垂直ＮＡＮＤチャンネルとこれを含む不揮発性メモリー装置、及び垂直ＮＡＮＤメモリー装置
【課題】高集積化され、動作速度が速い垂直ＮＡＮＤチャンネルとこれを含む不揮発性メモリー装置、及び垂直ＮＡＮＤメモリー装置を提供する。
【解決手段】本発明の不揮発性メモリー装置は、単一の上部選択ゲートライン又は単一の下部選択ゲートラインに電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する。
【解決手段】本発明の不揮発性メモリー装置は、単一の上部選択ゲートライン又は単一の下部選択ゲートラインに電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、垂直ＮＡＮＤチャンネルとこれを含む不揮発性メモリー装置、及び垂直ＮＡＮＤメモリー装置に関する。
【背景技術】
【０００２】
垂直ＮＡＮＤチャンネル構成は、不揮発性メモリーの集積度を増加させることに研究がなされて来た。このような垂直ＮＡＮＤチャンネル構造の一つは、非特許文献１に開示されている。一方、発明の名称が“垂直型不揮発性メモリー装置”である特許文献１には、メタルゲートを有するＶＮＡＮＤ及びその製造方法が開示されている。これらの文献の内容は、本明細書中に記載している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００９／１２１２７１号明細書
【特許文献２】米国特許出願公開第２００９／３１０４２５号明細書
【非特許文献】
【０００４】
【非特許文献１】“Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ Ｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ Ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ，” ｂｙ Ｈ． Ｔａｎａｋａ ｅｔ ａｌ． ｉｎ Ｓｙｍｐ． ｏｎ ＶＬＳＩ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ１４〜１５（２００７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、更に高集積化され、動作速度が速い垂直ＮＡＮＤチャンネルとこれを含む不揮発性メモリー装置、及び垂直ＮＡＮＤメモリー装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一特徴による不揮発性メモリー装置は、不揮発性メモリー装置の１つの上部選択ゲートライン又は１つの下部選択ゲートラインに電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する。
本発明の実施形態において、不揮発性メモリー装置は、前記不揮発性メモリー装置の１つの上部選択ゲートライン又は１つの下部選択ゲートラインに電気的に結合された複数の直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを含むことができる。
他の実施形態において、不揮発性メモリー装置は、１つの上部選択ゲートライン又は１つの下部選択ゲートラインに電気的に結合された、ビットライン方向に互いに（ａｌｔｅｒｎａｔｉｎｇｌｙ）オフセットされた複数の直に隣接する垂直ＮＡＮＤチャンネルを含むことができる。
【０００７】
本発明の実施形態において、不揮発性メモリー装置の垂直ＮＡＮＤチャンネルは、このようなチャンネルを動作させるために使われる各々の上部又は下部選択ゲートライン内で前記垂直ＮＡＮＤチャンネルをより近くなるようなオフセット方法で配列できる。例えば、特定の上部選択ゲートライン内で直に隣接する前記各々の垂直ＮＡＮＤチャンネルは、複数の上部選択ゲートラインに結合されるビットラインの方向に互いにオフセットできる。
前記垂直ＮＡＮＤチャンネルの交互のオフセットは、前記上部選択ゲートライン内で前記メモリーセルの密度を増加させることができる。例えば、前記ビットライン方向のオフセットは、前記垂直ＮＡＮＤチャンネルが上部選択ゲートライン方向に全て整列されている時に可能な場合よりも（前記上部選択ゲートライン方向に）前記チャンネルが互いにより近く離隔するようにすることができる。
【発明の効果】
【０００８】
本発明によれば、一般的な不揮発性メモリーより更に高集積化され、又動作速度が速い垂直ＮＡＮＤチャンネルを含む不揮発性メモリー装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態において、複数の垂直ＮＡＮＤチャンネルが各々の上部及び下部選択ゲートライン内で互いに交互にオフセットされた複数の垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子を示す概略平面図である。
【図２】本発明の一実施形態において、複数の垂直ＮＡＮＤチャンネルが各々の上部及び下部選択ゲートライン内で互いに交互にオフセットされた複数の垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子を示す断面図である。
【図３】本発明の一実施形態において、オフセットされた毎３つの垂直ＮＡＮＤチャンネルを有する各々の上部及び下部選択ゲートラインに結合された複数のオフセット垂直ＮＡＮＤチャンネルを各々示す概略平面図である。
【図４】本発明の一実施形態において、オフセットされた毎３つの垂直ＮＡＮＤチャンネルを有する各々の上部及び下部選択ゲートラインに結合された複数のオフセット垂直ＮＡＮＤチャンネルを各々示す斜視図である。
【図５】本発明の一実施形態において、オフセットされた毎３つの垂直ＮＡＮＤチャンネルを有する各々の上部及び下部選択ゲートラインに結合された複数のオフセット垂直ＮＡＮＤチャンネルを各々示す概略斜視図である。
【図６】本発明の他の実施形態において、各々の上部及び下部ゲートライン内に互いの反復模様（ｄｕｐｌｉｃａｔｅ）を提供するために対称的に配列された複数のオフセット垂直ＮＡＮＤチャンネルを示す概略平面図である。
【図７】本発明の他の実施形態において、各々の上部及び下部ゲートライン内に互いの反復模様を提供するために対称的に配列された複数のオフセット垂直ＮＡＮＤチャンネルを示す斜視図である。
【図８】本発明の他の実施形態において、各々の上部及び下部ゲートライン内に互いの反復模様を提供するために対称的に配列された複数のオフセット垂直ＮＡＮＤチャンネルを示す概略斜視図である。
【図９】本発明の他の実施形態において、各々の上部及び下部ゲートライン内に互いの反復模様を提供するために対称的に配列された複数のオフセット垂直ＮＡＮＤチャンネルを示す平面図である。
【図１０】本発明の他の実施形態において、各々の上部及び下部ゲートライン内に互いの反復模様を提供するために対称的に配列された複数のオフセット垂直ＮＡＮＤチャンネルを示す断面図である。
【図１１】本発明の一実施形態において、互いのミラー配列を提供するために対称的に配列されたオフセット垂直ＮＡＮＤチャンネルを示す概略平面図である。
【図１２】本発明の一実施形態において、別々の上部選択ゲートラインと一対をなす別々の下部選択ゲートラインを有する複数のオフセット垂直ＮＡＮＤチャンネルを示す斜視図である。
【図１３】本発明の一実施形態において、別々の上部選択ゲートラインと一対をなす別々の下部選択ゲートラインを有する複数のオフセット垂直ＮＡＮＤチャンネルを示す概略斜視図である。
【図１４】本発明の一実施形態において、別々の上部選択ゲートラインと一対をなす別々の下部選択ゲートラインを有する複数のオフセット垂直ＮＡＮＤチャンネルを示す平面図である。
【図１５】本発明の一実施形態において、別々の上部選択ゲートラインと一対をなす別々の下部選択ゲートラインを有する複数のオフセット垂直ＮＡＮＤチャンネルを示す断面図である。
【図１６】本発明の一実施形態において、垂直ＮＡＮＤチャンネルの方向に互いにオフセットされた別々の上部選択ゲートラインに結合された複数の交互にオフセットされた垂直ＮＡＮＤチャンネルを示す概略平面図である。
【図１７】本発明の一実施形態において、垂直ＮＡＮＤチャンネルの方向に互いにオフセットされた別々の上部選択ゲートラインに結合された複数の交互にオフセットされた垂直ＮＡＮＤチャンネルを示す斜視図である。
【図１８】本発明の一実施形態において、垂直ＮＡＮＤチャンネルの方向に互いにオフセットされた別々の上部選択ゲートラインに結合された複数の交互にオフセットされた垂直ＮＡＮＤチャンネルを示す概略斜視図である。
【図１９】本発明の一実施形態において、垂直ＮＡＮＤチャンネルの方向に互いにオフセットされた別々の上部選択ゲートラインに結合された複数の交互にオフセットされた垂直ＮＡＮＤチャンネルを示す平面図である。
【図２０】本発明の一実施形態において、垂直ＮＡＮＤチャンネルの方向に互いにオフセットされた別々の上部選択ゲートラインに結合された複数の交互にオフセットされた垂直ＮＡＮＤチャンネルを示す断面図である。
【図２１】本発明の一実施形態において、スプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す概略平面図である。
【図２２】本発明の一実施形態において、スプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す斜視図である。
【図２３】本発明の一実施形態において、スプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す平面図である。
【図２４】本発明の一実施形態において、上部選択ゲートラインが互いに分離され、類似して分離された下部選択ゲートラインと一対をなすスプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す斜視図である。
【図２５】本発明の一実施形態において、上部選択ゲートラインが互いに分離され、類似して分離された下部選択ゲートラインと一対をなすスプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す平面図である。
【図２６】本発明の一実施形態において、噛み合った複数の上部選択ゲートラインに結合され、スプリットされた複数のオフセット垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す概略平面図である。
【図２７】本発明の一実施形態において、噛み合った複数の上部選択ゲートラインに結合され、スプリットされた複数のオフセット垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す斜視図である。
【図２８】本発明の一実施形態において、噛み合った複数の上部選択ゲートラインに結合され、スプリットされた複数のオフセット垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す平面図である。
【図２９】本発明の一実施形態において、互いに一対をなし、噛み合った別々の上部選択及び下部選択ゲートラインに結合され、スプリットされた複数のオフセット垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す斜視図である。
【図３０】本発明の一実施形態において、互いに一対をなし、噛み合った別々の上部選択及び下部選択ゲートラインに結合され、スプリットされた複数のオフセット垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す平面図である。
【図３１】本発明の一実施形態において、互いに一対をなす別々の上部選択及び下部選択ゲートラインに結合され、スプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す概略平面図である。
【図３２】本発明の一実施形態において、互いに一対をなす別々の上部選択及び下部選択ゲートラインに結合され、スプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す斜視図である。
【図３３】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを有する不揮発性メモリー素子を含む標準フォーム−ファクターのメモリーカードを概略的に示す図面である。
【図３４】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを有する不揮発性メモリーシステムを含むシステムを概略的に示す図面である。
【図３５】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図３６】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図３７】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図３８】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図３９】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図４０】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図４１】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図４２】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図４３】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図４４】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図４５】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルの形成過程を示す断面図である。
【図４６】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルの形成過程を示す断面図である。
【図４７】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルの形成過程を示す断面図である。
【図４８】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルの形成過程を示す断面図である。
【図４９】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルの形成過程を示す断面図である。
【図５０】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルの形成過程を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の垂直ＮＡＮＤチャンネルを含む不揮発性メモリー装置を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は、以下に開示する特定の実施形態に制限しようという意図はなく、本発明の技術的範囲及び思想が適用される全ての変形、同等物、代替物を含むものとして理解しなければならない。
【００１１】
本発明は、発明の実施形態を示す図面を参照しながら以下に、より完全になるように説明する。しかし、本発明は、多くの他の形態で具体化でき、ここで開示する実施形態に制限されるものと理解してはならない。ここで紹介する実施形態は、開示する内容が徹底して完全になるように、そして当業者に本発明の思想が十分に伝えることができるようにするために提供するものである。図面において、大きさ、層、及び領域の相対的な大きさは、効果的な説明のために誇張することがある。全体に亘って同一参照符号は、同一構成要素を表す。
【００１２】
層、領域、又は基板のような何れかの構成要素が“上”にあるか、或いは他の構成要素の“上”に延長されるということは、他の構成要素の真上にあるか、或いは真上に延長される構成要素が介在していることを表現する。反対に、何れかの構成要素が他の構成要素の“真上”にあるか、又は“真上”に延長されるということは、他の構成要素を介在していないことを示す。又は、何れかの構成要素が他の構成要素に“接続される”か、或いは“結合される”と説明する時は、他の構成要素に直接的に接続されるか、或いは結合されることであり得、他の構成要素が介在していることを表現する。反対に、何れかの構成要素が他の構成要素に“直接接続される”か、或いは“直接結合される”ということは、他の構成要素が介在していないことを示す。
【００１３】
“下”、“上”、“上部”、“下部”、“水平的”、“側面の”、又は“垂直の”のような相対的な用語は、図面で表現した他の構成要素、層、又は領域に対して何れかの構成要素、層、又は領域の関係を示すために使うことができる。このような用語は、図面で描写した方向のみでなく装置の他の方向を含むものと理解できる。
【００１４】
多様な構成要素、成分、領域、層、又は部分を説明するために第１、第２のような用語が使われても、このような構成要素、成分、領域、層、又は部分は、このような用語によって制限できないものと理解できる。このような用語は、何れかの構成要素、成分、領域、層、又は部分を他の領域、層、又は部分と区別するために使われただけである。従って、以下で説明する第１構成要素、成分、領域、層、又は部分は、本発明の思想を逸脱しない範囲で第２構成要素、成分、領域、層、又は部分と称することもある。
【００１５】
他の方法で定義しなかったが、ここで使われる（技術的な、科学的な用語を含む）あらゆる用語は、この発明が属する技術分野で通常の知識を有する者によって一般的に理解できる意味を持つ。ここで使われる用語は、本明細書の本文と関連技術での意味と一致する意味を持つものと理解しならなければならないし、ここで特別に定義しない限り、理想的に、又は過度に形式的な意味で理解してはならない。
【００１６】
本発明の実施形態は、本発明の理想的な実施形態の概略的な断面図を参照して説明する。図面で層、及び領域の厚さは、明確性のために誇張することがある。更に、例えば、製造技術、及び／又は誤差許容度の結果として示す形状は、変形できる。従って、本発明の実施形態は、ここで示した領域の特定の形状に制限されるものと理解してはならず、むしろ例えば、製造から起因できる形状での変形を含まなければならない。
【００１７】
本明細書で詳細に説明するように、不揮発性メモリー装置の垂直ＮＡＮＤチャンネルは、そのチャンネルを動作させるために使われる各々の上部又は下部選択ゲートライン内に、垂直ＮＡＮＤチャンネルをより近くに満たし、交互にオフセットする方法で配列できる。例えば、特定の上部選択ゲートライン内に、垂直ＮＡＮＤチャンネルに直に隣接するチャンネルは、多数のチャンネルに結合されるビットライン方向に互いにオフセットできる。このような観点で、チャンネルが形成される“活性領域”（ａｃｔｉｖｅ ｒｅｇｉｏｎ）、トンネル絶縁膜、電荷貯蔵膜、ブロッキング絶縁膜、制御ゲートの導電膜を含む構成は、“メモリーストリング（ｍｅｍｏｒｙ ｓｔｒｉｎｇ）”、又は“ストリング（ｓｔｒｉｎｇ）”と称する。
【００１８】
垂直ＮＡＮＤチャンネルのオフセットは、上部選択ゲートライン内にメモリーセルの密度を増加させることができる。例えば、ビットライン方向でのオフセットは、チャンネルが上部選択ゲートライン方向に全て整列されている配列に比べ、より密度を高くすることができる。
【００１９】
更に、直に隣接する垂直ＮＡＮＤチャンネルのオフセットは、より多くのチャンネルが１つの選択ゲートラインによって作動するようにし、これによってページの大きさが増加し、不揮発性メモリー装置の効果的な読み出し／書き込みの動作を向上させることができる。言いかえると、（多くの垂直ＮＡＮＤストリングを１つの上部選択ゲートライン内に満たすことによって）ページの大きさの増加は、より多くのデータの単一動作の間の不揮発性メモリー装置の読み出しと書き込みとを可能にする。
【００２０】
又は、直に隣接する垂直ＮＡＮＤチャンネルに使われるオフセットの多くの他のパターンが上述する長所を提供するために使われ得る。例えば、本発明の一実施形態において、複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、パターンが上部選択ゲートライン内で反復されて２つの垂直ＮＡＮＤチャンネルがビットライン方向にオフセットされるように提供される。本発明の他の実施形態において、３つの垂直ＮＡＮＤチャンネルは、パターンが反復されてビットライン方向にオフセットされる。更に、本発明による他の実施形態において、４つの垂直ＮＡＮＤチャンネルは、パターンが上部選択ゲートラインで反復されてビットライン方向にオフセットできる。他の反復的なパターンも使われ得る。
【００２１】
本発明の他の実施形態において、複数のＮＡＮＤチャンネルの中で直に隣接してオフセットするために使われたパターンは、互いの反復模様を提供するように直に隣接する上部選択ゲートライン内で反復することができる。本発明の他の実施形態において、上部選択ゲートラインの中の１つに採用されるパターンは、直に隣接する上部選択ゲートラインの中の１つに使われたパターンのミラーイメージ（ｍｉｒｒｏｒ ｉｍａｇｅ）である。本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルは、非規則性のパターンによって構成することができる。
【００２２】
本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルは、１つの共通下部選択ゲートラインと対をなす別々の上部選択ゲートライン内に配列できる。本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルは、各々別の下部選択内で、或いはその下部選択ゲートラインと一対をなす別々の上部選択ゲートライン内で結合することができる。
【００２３】
本発明の他の実施形態において、（オフセット垂直ＮＡＮＤチャンネルが採用される）直に隣接する上部選択ゲートラインは、チャンネル方向に互いにオフセットされる。本発明の一実施形態において、直に隣接するオフセット垂直ＮＡＮＤチャンネルは、直に隣接する垂直ＮＡＮＤチャンネルをプログラムする際に使われるワードラインが絶縁物質によって互いに分離される不揮発性メモリー装置内で採用される。本発明の他の実施形態において、直に隣接するチャンネルをプログラムする際に使われるワードラインは一緒に結ばれて、共通のワードラインとされる。本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルを採用する上部選択ゲートラインは、互いの内に噛み合っている。本発明の他の実施形態において、直に隣接する上部ＮＡＮＤチャンネルを動作させるのに使われる上部選択ゲートラインは、互いの内に噛み合っていない。
【００２４】
図１及び図２は、本発明の一実施形態において、複数の垂直ＮＡＮＤチャンネルが各々の上部及び下部選択ゲートライン内で互いに交互にオフセットされた複数の垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子を各々示す概略平面図、及び断面図である。図１によると、ビットラインＢＬは、上部選択ゲートラインＵＳＧ１、ＵＳＧ２を横切るＤ方向に延長される。上部選択ゲートラインＵＳＧ１、ＵＳＧ２は、Ｄ方向に対して直角な方向に延長される。各々のビットラインＢＬは、各々の上部選択ゲートラインＵＳＧ１、ＵＳＧ２毎の内の１つの垂直ＮＡＮＤストリングに電気的に結合される。例えば、ビットラインＢＬ１は、上部選択ゲートラインＵＳＧ１を横切るＤ方向に延長されて第１垂直ＮＡＮＤチャンネルＰＬ１に電気的に接触する。ビットラインＢＬ２は、Ｄ方向に継続して延長されて上部選択ゲートラインＵＳＧ２の上を横切り、第２垂直ＮＡＮＤチャンネルＰＬ２に電気的に接触する。
【００２５】
図１に示すように、各々の上部選択ゲートラインＵＳＧ１、ＵＳＧ２は、複数の垂直ＮＡＮＤチャンネルＰＬに電気的に結合され、各々の上部選択ゲートラインは、Ｄ方向に延長された各々のビットラインＢＬに結合される。本実施形態において、上部選択ゲートラインＵＳＧ１、ＵＳＧ２に結合され、複数の垂直ＮＡＮＤチャンネルＰＬの中の直に隣接する複数の垂直ＮＡＮＤチャンネルは、Ｄ方向に互いに交互にオフセットされる。特に、ＵＳＧ１に結合された第１垂直ＮＡＮＤチャンネルＰＬ１は、Ｄ方向に直に隣接する垂直ＮＡＮＤチャンネルＰＬ３からオフセットされる。更に、直に隣接する垂直ＮＡＮＤチャンネルＰＬ４は、垂直ＮＡＮＤチャンネルＰＬ３からオフセットされる。従って、複数の垂直ＮＡＮＤチャンネルの各々に提供されたオフセットは、Ｄ方向に直交する上部選択ゲートラインＵＳＧ１の方向に延長された複数の垂直ＮＡＮＤチャンネルのジグザグ（ｚｉｇ−ｚａｇ）パターン、又は千鳥状の（ｓｔａｇｇｅｒ）パターンを提供する。
【００２６】
垂直ＮＡＮＤチャンネルをオフセットすると、従来技術のように隣のチャンネルを配列する方式より垂直ＮＡＮＤチャンネルを最も近く密度を高く離隔することが出来る。図１に示すように、複数の垂直ＮＡＮＤチャンネルＰＬに交互にオフセットする方式は、周期的に反復して提供することができる。例えば、上部選択ゲートラインＵＳＧ１に結合された複数の垂直ＮＡＮＤチャンネルＰＬは、交互する方式でオフセットされ、各々の２つの直に隣接するチャンネルが互いにオフセットされる。更に、図１のような互いにオフセットされて交互するパターンは、上部選択ゲートラインＵＳＧ１及び上部選択ゲートラインＵＳＧ２内で反復される。不揮発性メモリー装置で全般的な目的と効果は、複数の垂直ＮＡＮＤチャンネルの密度を増加させるためであり、それによってセルの集積度を増加させ、更に上部選択ゲートラインをより多くのチャンネルに接触させることによって、不揮発性メモリー装置でのページの大きさを増加させることができる。不揮発性メモリー装置でページの大きさを増加させることは、より多くのデータを不揮発性メモリー装置から読み出す、又は不揮発性メモリー装置に書き込むことを同時に可能にし、これによって、不揮発性メモリー装置の有効速度を増加させることができる。
【００２７】
図２に示すように、（幅Ｆを有する）垂直ＮＡＮＤチャンネルＰＬは、上部選択ゲートラインＵＳＧが制御ゲートＣＧによって制御される複数のセルの上に配置され、下部選択ゲートラインＬＳＧは、制御ゲートによって制御されるセルの下に位置するように配列される。
【００２８】
本実施形態において、ここで説明する構成によるビットラインが延長される方向に垂直ＮＡＮＤチャンネルをオフセットすることは、複数のチャンネルが接触するビットラインとこれに隣接したビットラインがより近くに配置され得る。例えば、上から見た時、チャンネルが円形（円柱形状含む）、又はシリンダー形状（チューブ型、及び底が塞がったシリンダー型を含む）でその直径をＦとすると、有効面積（ｅｆｆｅｃｔｉｖｅ ａｒｅａ）は、上部面の上で１つのチャンネルが占める平均面積で定義することができる。図１を参照すると、１つのチャンネルに対する有効面積は、通常のＶＮＡＮＤ配置のレイアウトでは６Ｆ２（２Ｆ×３Ｆ／１チャンネル）であるのに対し、２個のチャンネルを反復単位にする本発明の不揮発性メモリー装置では、５Ｆ２（２Ｆ×５Ｆ／２チャンネル）となって有効面積が減る。図３及び図６を参照すると、３個のチャンネルを反復単位にする本発明の不揮発性メモリー装置で、１つのチャンネル当たり必要な面積は４．７Ｆ２（２Ｆ×７Ｆ／３チャンネル）であり、４つのチャンネルを反復単位にする不揮発性メモリー装置で、１つのチャンネル当たり必要な面積は、４．５Ｆ２（２Ｆ×９Ｆ／４チャンネル）である。このように半導体装置、例えばＮＡＮＤのような不揮発性メモリー装置の集積度が向上する。本発明によると、ページの大きさが倍数化される分だけ、プログラミング及び読み出し速度も増加する。
【００２９】
図３〜図５は、本発明の一実施形態において、互いにオフセットされた毎３つの垂直ＮＡＮＤチャンネルを有し、複数のオフセット垂直ＮＡＮＤチャンネルの各々が上部及び下部選択ゲートラインに結合されたことを示す各々概略平面図、斜視図、及び概略斜視図である。特に、図３は、垂直ＮＡＮＤチャンネルが、３つのチャンネルの反復パターンで、ビットライン方向Ｄにオフセットされた構成を示す。オフセットパターンは、上部選択ゲートラインＵＳＧ１、ＵＳＧ２方向に延長されて毎３番目チャンネルずつ反復する。言いかえると、複数のチャンネルの列の中の１つは、３個おきに整列できるが、パターン内の他の２つのチャンネルは、１番目のチャンネルからオフセットされ、３つの垂直チャンネルの中の２つは、整列されたチャンネルからオフセットされる。
【００３０】
図３〜図５に示す通り、ここで示すパターンは、各々の上部選択ゲートライン内のチャンネルの数を増加させることによって、セルの集積度（そして、対応する不揮発性メモリー装置の性能）を向上させる。更に、図３〜図５は、上部選択ゲートラインの両方に提供された直に隣接する垂直ＮＡＮＤチャンネルの配列が互いに対称的であるので、上部選択ゲートラインＵＳＧ１に示す配列は、上部選択ゲートＵＳＧ２に示す配列と同じ模様である。
【００３１】
図６〜図１０は、オフセット垂直ＮＡＮＤチャンネルを採用する本発明の他の実施形態を示す概略平面図、斜視図、概略斜視図、平面図、及び断面図である。特に、図６〜図１０は、毎４個ずつオフセット配列になる垂直ＮＡＮＤチャンネルの配列を示す。また、図６〜図１０に示すように、別々の上部選択ゲートラインＵＳＧ１、ＵＳＧ２は、単一の共通下部選択ゲートラインＬＳＧと対をなす。
【００３２】
また、上部選択ゲートラインＵＳＧ１及び上部選択ゲートラインＵＳＧ２内に示す配列は、各々が、その他の反復模様になるように対称的である。更に、図６の領域Ａに示すように、直に隣接するＮＡＮＤチャンネルに適用されたオフセットは、セルの密度を増加させることができるので、領域Ａ内の４個のセルは、約４．５の標準チャンネル面積（４．５Ｆ２）、つまり有効面積が４．５Ｆ２になることができ、通常的な方法に比べて密度を増加させることができる。
【００３３】
図１１は、本発明の一実施形態による複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを示す概略平面図である。図１１に示す配列は、オフセットされた４個のチャンネルの方式である。特に、上部選択ゲートラインＵＳＧ１に結合されたチャンネルＰＬ１〜ＰＬ４は、ビットライン方向Ｄに互いに各々オフセットされる。更に、このパターンは、ビットライン方向Ｄと直角な方向に反復される。また、上部選択ゲートラインＵＳＧ１及び上部選択ゲートラインＵＳＧ２内の配列は、基準線Ｍを境に互いにミラーイメージである。
【００３４】
図１２〜図１５は、本発明の一実施形態において、上部選択ゲートラインと同様に分離された別々の下部選択ゲートラインと一対をなす別々の上部選択ゲートライン内に配列された複数の直に隣接するオフセットＮＡＮＤチャンネルを示す斜視図、概略斜視図、平面図、及び断面図であり、分離された下部選択ゲートラインを除けば、図６〜図１０と類似である。言いかえると、図１２〜図１５は、複数のオフセット垂直ＮＡＮＤチャンネルＰＬが別々の上部選択ゲートラインＵＳＧ１、ＵＳＧ２の各々に結合され、更に、各々の上部選択ゲートラインＵＳＧ１、ＵＳＧ２が、別々の下部選択ゲートラインＬＳＧ１、ＬＳＧ２と一対をなすことを示す。
【００３５】
図１６〜図２０は、各々本発明の一実施形態において、互いにオフセットされた上部選択ゲートラインに結合された直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを示す概略平面図、斜視図、概略斜視図、平面図、及び断面図である。特に、図１６〜図２０は、第２上部選択ゲートラインＵＳＧ２、ＵＳＧ４、…、に直に隣接する第１上部選択ゲートラインＵＳＧ１、ＵＳＧ３、…を示す。ビットラインＢＬは、垂直ＮＡＮＤチャンネルＰＬに電気的に接触するように方向Ｄに上部選択ゲートラインＵＳＧ１、ＵＳＧ２を横切って延長される。上部選択ゲートラインＵＳＧ１、ＵＳＧ２は、垂直ＮＡＮＤチャンネルＰＬの方向に互いにオフセットすることが分かるはずである。例えば、図１７に示すように、上部選択ゲートラインＵＳＧ１は、上部選択ゲートラインＵＳＧ２の上に示す。従って、本実施形態において、複数の直に隣接する垂直ＮＡＮＤチャンネルが交互にオフセットされることに加えて、このような複数のチャンネルを動作させるために使われる上部選択ゲートラインも、複数のチャンネル方向に互いにオフセットされる。
【００３６】
図２１〜図２３は、本発明の一実施形態において、分割（スプリット）されて直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを示す概略平面図、斜視図、及び平面図である。特に、図２１に示すように、単一チャンネルＰＬＳが形成されるものと異なり、スプリットされたチャンネルは、互いに絶縁された２つの別々のチャンネルになるように分離することによって提供することができる。図１〜図２０に示したように、チャンネルが形成される垂直チャンネルが柱型又はチューブ型である場合には、ＵＳＧ又はＬＳＧが垂直チャンネルを囲む。それに対し、図２１〜図２３に示すように、垂直チャンネルがスプリット型であり、スプリットされたチャンネルが対向していると、同一ビットラインと同一ワードラインとに結合されているので、スプリットチャンネルは、他のＵＳＧ又はＬＳＧに結合されなければならない。そして、動作において、ＮＡＮＤスプリットチャンネルに接触する上部選択ゲートラインは、互いに独立的に作動する。例えば、図２２に示すように、スプリットチャンネルＰＬは、例えば、図１２に示したような単一チャンネルとは異なって形成される。更に、別々の上部選択ゲートラインＵＳＧ１〜ＵＳＧ４は、各々のスプリットチャンネルに電気的に接触するので、各々が独立的に作動できる。例えば、上部選択ゲートラインＵＳＧ１は、スプリットチャンネルＰＬの一側に電気的に結合される一方、上部選択ゲートラインＵＳＧ２は、スプリットチャンネルＰＬの反対側に結合される。また、下部選択ゲートラインＬＳＧは、別々の上部選択ゲートラインの各々に共通に提供することができる。
【００３７】
図２４及び図２５は、本発明の一実施形態において、別々の上部ゲート選択ラインと一対をなす別々の下部選択ゲートラインを有し、スプリットされて直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを示す斜視図、及び平面図である。例えば、図２４に示すように、上部選択ゲートラインＵＳＧ１は、スプリットチャンネルＰＬの一側に結合される一方、上部選択ゲートラインＵＳＧ２は、スプリットチャンネルの反対側に結合される。更に、下部選択ゲートラインＬＳＧ１は、上部選択ゲートラインＵＳＧ１と一対をなし、下部選択ゲートラインＬＳＧ２は、上部選択ゲートラインＵＳＧ２と一対をなす。従って、本実施形態において、別々の下部選択ゲートラインは、別々の上部選択ゲートラインと一対をなすことができる。このような実施形態は“超高密度フラッシュメモリーに対するパンチ及びプラグプロセスを使用したビット費用減少技術（“Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ Ｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ Ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ” ｂｙ Ｈ． Ｔａｎａｋａ ｅｔ ａｌ． ｉｎ Ｓｙｍｐ． ｏｎ ＶＬＳＩ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ１４〜１５（２００７））”に開示された不揮発性メモリー装置に適用することができる。
【００３８】
図２６〜図２８は、本発明の一実施形態において、噛み合った上部選択ゲートラインを有し、スプリットされた直に隣接するオフセット垂直ＮＡＮＤチャンネルを示す概略平面図、斜視図、及び平面図を各々示す。例えば、図２６に示すように、単一チャンネルＰＬＳの一部と異なるスプリットチャンネルの対向する側のＰＬ１、及びＰＬ２は、他の上部選択ゲートラインＵＳＧ１及びＵＳＧ２に結合される。更に、（互いに電気的に結合された）上部選択ゲートラインＵＳＧ１及びＵＳＧ３は、上部選択ゲートラインＵＳＧ２と互いに噛み合い、少なくとも上部選択ゲートラインＵＳＧ２の一部は、上部選択ゲートラインＵＳＧ１及びＵＳＧ３のレイアウトによって定義された開口部内へ延長される。類似して、上部選択ゲートラインＵＳＧ３は、上部選択ゲートラインＵＳＧ２及びＵＳＧ４と互いに噛み合い、少なくとも上部選択ゲートラインＵＳＧ３の一部は、上部選択ゲートラインＵＳＧ２及びＵＳＧ４のレイアウトによって定義された開口部内へ延長される。従って、他のチャンネルＰＬＳから形成された直に隣接するスプリットチャンネルＰＬは、他の上部選択ゲートラインによって電気的に結合される。更に、例えば、図２７に示すように、別々の上部選択ゲートラインは、共通の下部選択ゲートラインＬＳＧ１と対をなすことができる。
【００３９】
図２９及び図３０は、本発明の一実施形態において、類似して分離された互いに噛み合った下部選択ゲートラインＬＳＧと一対をなす噛み合った形態の上部選択ゲートラインと結合され、スプリットされた複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを示す斜視図、及び平面図である。
【００４０】
図３１及び図３２は、本発明の一実施形態において、互いに噛み合わない上部選択ゲートラインに結合され、スプリットされた複数の直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを示す概略平面図、及び斜視図である。特に、図３１に示すように、他の柱から形成され、互いに直に隣接するスプリットチャンネルは、互いに結合された上部選択ゲートラインと電気的に結合される。特に、図３１に示すように、例えば、上部選択ゲートＵＳＧ２は、複数の第１スプリットチャンネルＰＬ１と電気的に結合される一方、上部選択ゲートラインＵＳＧ３は、複数の第１スプリットチャンネルに隣接する別の（ｓｅｐａｒａｔｅ）複数のスプリットチャンネルＰＬ２と電気的に結合される。更に、複数の第１及び第２スプリットチャンネルＰＬ１及びＰＬ２は、スプリットチャンネルを形成するのに使われる他の柱のＰＬＳ１及びＰＬＳ２と関連する。また、上部選択ゲートラインＵＳＧ２と上部選択ゲートラインＵＳＧ３とが電気的に接続される。全体的に、直に隣接するスプリットチャンネルを共に接続した上部選択ゲートラインは、本実施形態で、図２９及び図３０に例示的に示した配列とは対照的に互いに噛み合ってない。ＵＳＧ２とＵＳＧ３を電気的に接続する方法は限定されず、本発明によって多様に変更される。例えば、ＵＳＧ２とＵＳＧ３は、１つのラインを形成するようにパターンできる。他の方法として、それらは、“ビアー（ｖｉａ）”のような他の延長配線によって接続することができる。このような実施形態は、メタルゲートの分離のためのトレンチが更に必要な”不揮発性メモリー装置（Ｖｅｒｔｉｃａｌ−ｔｙｐｅ ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ）”という名称の特許文献１に開示された装置に適用することができる。
【００４１】
図３３は、本発明の一実施形態において、（スプリット、又はスプリット形態でない）直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する不揮発性メモリー装置を含むことができる標準フォーム−ファクターのメモリーカード１０を概略的に示す。動作において、標準フォーム−ファクターのメモリーカード１０は、そのエッジに沿ってデータピン１３を提供してデータがカードに提供されるか、或いは受けることができる。また、プロセス回路（コートローラー）１１は、メモリーカード１０の動作を調整することができ、メモリーカード１０に提供されたデータは、取り出されたデータと命令によって不揮発性メモリー１２に格納できる。また、プロセス回路１１は、本実施形態において、データピン１３を通じて、メモリーカード１０から順に提供された要請データを検索するために不揮発性メモリー１２に命令を送ることができる。
【００４２】
メモリーカードは、メモリーカードと互換されるマルチ−メディアカード（ＭＭＣ）／セキュアデジタル（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）フォーム−ファクターでありうる。ここで使われる、“フォーム−ファクター”という用語は、メモリーカードの物理的な大きさ及び形態を意味する。また、本実施形態によるメモリーカードのフォーム−ファクターは、このようなメモリーカードのリーダーのような他の随伴（ｃｏｍｐｌｉａｎｔ）装置と一緒に使うことができるようにする大きさ及び形態を有するマルチ−メディアカード／セキュアデジタル（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリーカードとして記述される。当業者によく知らされた通り、ＳＤは、ＭＭＣがメモリーカードとして互換され、ＳＤ互換装置として使用できるようにするＭＭＣ標準の次回開発バージョンを表す。本発明の一実施形態において、ＭＭＣ／ＳＤフォーム−ファクターと互換される装置は、約３２ｍｍ×２４ｍｍ×１．４ｍｍの大きさを有することができ、図３３に示すように実質的に形状化できる。ＭＭＣ、及びＳＤ標準は、“ｍｍｃａ．ｏｒｇ”のウェブ（ｗｅｂ）上により詳細に開示されている。
【００４３】
図３４は、本発明の一実施形態において、（スプリット、又はスプリットされない）直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する不揮発性メモリー２２を含むシステム２０を概略的に示すものである。特に、プロセス回路（プロセッサー）２１は、例えば、システム２０の外部からデータを受信するＩ／Ｏサブシステム２３を通してシステム２０からデータを提供するためにバス２４を通してシステム２０の多様な下位構成要素と相互に作用できる。また、プロセス回路２１は、例えば、それからデータを検索するか、或いはデータを格納するために、バス２４を通して不揮発性メモリー２２に、又は不揮発性メモリー２２からデータを提供できる。データは、Ｉ／Ｏサブシステム２３を通して外部から提供されるか、不揮発性メモリー２２から読み出すことができる。データは、プロセス回路２１の制御の下で、Ｉ／Ｏサブシステム２３を通してシステム２０の外部に提供できる。不揮発性メモリー２２は、本実施形態において、（スプリット、又はスプリットされない）直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する不揮発性メモリー装置を含むものと理解できる。
【００４４】
本発明による複数の直に隣接するオフセットされた垂直チャンネルを有する垂直ＮＡＮＤ装置は、ページの大きさを増加させて読み取り及び書き込み動作を向上させることができる。図５を参照すると、制御ゲートＣＧと下部選択ゲートラインＬＳＧは、チャンネルを共有する。ビットラインＢＬ及び上部選択ゲートＵＳＧなどに印加できる例示的な電圧値を下の表１に示す。表１でＶｃｃは、上部選択ゲートのターン−オン電圧を意味し、Ｖｐａｓｓは、プログラムディスターバンス（ｄｉｓｔｕｒｂａｎｃｅ）を減少させるパス電圧を意味し、Ｖｐｇｍは、プログラム電圧を意味し、Ｖｅｒａｓｅは、消去電圧を意味し、Ｖｒｅａｄは、選択ＣＧに印加される読み取り電圧を意味し、Ｖｒｅａｄ−ｐａｓｓは、非選択ＣＧに印加される電圧を各々意味する。浮動（Ｆｌｏａｔｉｎｇ）は、対応する構成要素に電圧が印加されずにある電圧まで浮遊できる状態を示す。垂直ＮＡＮＤ装置の動作方法は、出願人が譲り受けた“垂直フィラを含むメモリー装置、製造方法、及びその動作方法”の名称の特許文献２に詳細に記載されている。
【００４５】
【表１】
【００４６】
図３５〜図４４は、本発明の一実施形態において、直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを含む不揮発性メモリー装置の形成過程を示す斜視図である。
【００４７】
図３５によると、層１４００の交互する積層が形成される。これは、本発明の一実施形態で、複数の直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを含む不揮発性メモリー装置を最終的に提供するように、その特徴を使うことができる。図３６によると、層１４００の積層は、不揮発性メモリーのために最終的にオフセットチャンネルが形成される所にコンタクト１５０１、１５０２を形成するためにその一部を選択的にパターニングして除去できる。パターニングに使われるマスクの形状は、この実施形態でコンタクトがオフセットする形状を有するように形成することができる。
【００４８】
図３７によると、リセスに物質を入れ込み形成され、ここで記述するオフセットチャンネルを最終的に提供する。例えば、物質は、柱（ｐｉｌｌａｒ）形状、又はチューブ（ｔｕｂｅ）形状を有する活性領域のためのシリコンでありうる。チューブ形状の活性領域の場合に、リセスされる部分は、シリコン酸化膜のような絶縁膜で満たすことができる。
【００４９】
図３８によると、チャンネルの間の領域を除去してリセス１７００を形成し、ワードライン（制御ゲート）が最終的に形成される層１４００の一部分が接近することが出来るようにする。
【００５０】
図３９によると、（シリコン窒化膜で形成された）複数の積層された層１４００が選択的に除去されて側方向のリセス１８００を形成し、制御ゲート構造、例えば、金属制御ゲートが最終的に形成されうる。図４０によると、（トンネル膜、電荷格納膜、ブロッキング酸化膜のような）マルチ層が、制御ゲートが最終的に形成される側方向のリセス１８００に連続的に形成される。図４１によると、ゲート金属物質２０００が側方向のリセス１８００に残存する空隙内部とチャンネルとの間のリセス１７００内に形成される。物質が側方向のリセス１８００を完全に満たすように、ゲート金属物質を部分的に又は全部蒸着できる。図４２によると、ゲート金属物質２０００の一部が隣接するチャンネルとの間のリセス１７００から除去されて、側方向のリセス１８００に蒸着されたゲート金属物質２０００を電気的に分離する。
【００５１】
図４３によると、絶縁物質２２００がチャンネルとの間のリセス１７００に蒸着されて、直に隣接するチャンネルの各々を制御するために使われる制御ゲートを互いに絶縁できる。図４４によると、チャンネルの上に上部選択ゲートラインＵＳＧを形成し、上部選択ゲートラインＵＳＧとチャンネルを結合した後、ビットライン２４００がチャンネルを横切る方向に延長されて形成される。ビットラインとチャンネルとの間の上部選択ゲートラインの形成は、説明を簡単にするために示さなかった。
【００５２】
図４５〜図５０は、本発明の一実施形態において、複数の直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを含む不揮発性メモリー装置の形成過程を示す断面図である。特に、図４５〜図５０は、不揮発性メモリー装置の形成工程を示すものであって、直に隣接するチャンネルの各々を制御するために使用する制御ゲートが、図３５〜図４４を参照して記述したものと対照的に絶縁物質によって分離されない。
【００５３】
図４５によると、交互に積層された層２５００は、図３５を参照して説明したものと類似して形成される。図３５〜図４４に示した実施形態とは異なり、積層された層２５００は、シリコンのような導電層、及びシリコン酸化膜のような絶縁層でありうる。図４６によると、積層された層１４００の一部が除去され、チャンネルが最終的に形成されるところのオフセットパターンにコンタクト２６００を提供する。図４７によると、マルチ層２７００は、コンタクト２６００に形成され、制御ゲートとチャンネル物質との間に層を提供する。
【００５４】
図４８によると、高農度のドーピングが垂直ＮＡＮＤチャンネルの上に形成された層２８００に提供され、上部選択ゲートラインにベースを提供する。図４９によると、積層の上部層２９００は、互いに上部選択ゲートラインを分離されるためにパターンされ、別々のチャンネルを独立に制御できる。図５０によると、ビットラインがストリング選択ラインの上に形成され、ストリング選択ラインと直角な方向に延長される。図５０に示すように、直に隣接する垂直ＮＡＮＤチャンネルは、互いに分離されない交互に積層された層２５００によって定義された制御ゲートによって制御される。言いかえると、直に隣接するチャンネル３０００は、絶縁物質によって分離されず、直に隣接するチャンネル３０００との間に延びて結合される、積層された層２５００内の制御ゲートによって制御される。
【００５５】
更に詳細に説明すると、不揮発性メモリー装置の垂直ＮＡＮＤチャンネルは、そのチャンネルを作動させるために使われる各々の上部又は下部選択ゲートライン内に垂直ＮＡＮＤチャンネルをより近く満たし、オフセットする方法で配列できる。例えば、特定の上部選択ゲートライン内の垂直ＮＡＮＤチャンネルの中の直に隣接するものは、複数の上部選択ゲートラインに結合するビットライン方向に互いにオフセットできる。
【００５６】
垂直ＮＡＮＤチャンネルのオフセットは、上部選択ゲートライン内のチャンネルの密度を増加させることができる。例えば、ビットライン方向でのオフセットは、垂直ＮＡＮＤチャンネルが上部選択ゲートライン方向に全て整列されている時より（上部選択ゲートライン方向に）チャンネルが互いに更に近くに離隔するようにできる。
【００５７】
更に、直に隣接する垂直ＮＡＮＤチャンネルのオフセットは、より多くのチャンネルを１つの選択ゲートラインによって作動するようにし、これによってページの大きさが増加し、不揮発性メモリー装置の効果的な読み出し／書き込み動作を向上させることができる。言いかえると、（多くの垂直ＮＡＮＤチャンネルを１つの上部選択ゲートラインに満たすことによって）ページの大きさの増加は、単一動作の間に、より多くのデータが不揮発性メモリー装置から使われて読み出すことを可能にする。
【００５８】
また、直に隣接する垂直ＮＡＮＤチャンネルに使われるオフセットの多くの他のパターンが、上述した長所を提供するために使われ得る。例えば、本発明の一実施形態において、複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、パターンが上部選択ゲートライン内で反復されて２つの垂直ＮＡＮＤチャンネルがビットライン方向にオフセットされるように提供される。本発明の他の実施形態において、３つの垂直ＮＡＮＤチャンネルは、パターンが反復されてビットライン方向にオフセットされる。更に、本発明の他の実施形態において、４つの垂直ＮＡＮＤチャンネルは、パターンが上部選択ゲートラインで反復されてビットライン方向にオフセットできる。他の反復的なパターンも利用することができる。
【００５９】
本発明の他の実施形態において、直に隣接する複数のＮＡＮＤチャンネルをオフセットするために使われるパターンは、互いの複製物を提供するために直に隣接する上部選択ゲートライン内で反復できる。本発明の他の実施形態において、上部選択ゲートラインの中の１つに採用されるパターンは、直に隣接する上部選択ゲートラインの中の１つに使われたパターンのミラーイメージである。本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルは、任意のパターンによって構成することができる
【００６０】
本発明の一実施形態において、オフセット垂直ＮＡＮＤチャンネルは、１つの共通下部選択ゲートラインと対をなす別々の上部選択ゲートライン内に配列できる。本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルは、各々別の下部選択ゲートライン内と一対をなす別々の上部選択ゲートラインと結合することができる。
【００６１】
本発明の他の実施形態において、（オフセット垂直ＮＡＮＤチャンネルが採用される）直に隣接する上部選択ゲートラインは、チャンネル方向に互いにオフセットされる。本発明の一実施形態において、直に隣接するオフセット垂直ＮＡＮＤチャンネルは、直に隣接する垂直ＮＡＮＤチャンネルをプログラムするのに使われるワードラインが絶縁物質によって互いに分離される不揮発性メモリー装置内で採用される。本発明の他の実施形態において、直に隣接するチャンネルをプログラムするのに使われるワードラインは一緒に結ばれて共通のワードラインとされる。本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルを採用する上部選択ゲートラインは、互いの内に噛み合っている。本発明の他の実施形態において、直に隣接する上部ＮＡＮＤチャンネルを動作させるのに使われる上部選択ゲートラインは、互いの内に噛み合っていない。
【００６２】
以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００６３】
１０ メモリーカード
１１ プロセス回路（コントローラー）
１２、２２ 不揮発性メモリー
１３ データピン
２０ システム
２１ プロセス回路（プロセッサー）
２３ Ｉ／Ｏサブシステム
２４ バス
４７５
１４００、２５００、２８００ 層
１５０１、１５０２、２６００ コンタクト
１７００ リセス
１８００ 側方向のリセス
２０００ ゲート金属物質
２２００ 絶縁物質
２４００ ビットライン
２７００ マルチ層
２９００ 上部層
３０００ チャンネル
ＢＬ、ＢＬ１、ＢＬ２ ビットライン
ＣＧ 制御ゲート
ＬＳＧ、ＬＳＧ１、ＬＳＧ２ 下部選択ゲートライン
ＵＳＧ、ＵＳＧ１、ＵＳＧ２ 上部選択ゲートライン
ＰＬ、ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４ 垂直ＮＡＮＤチャンネル
【技術分野】
【０００１】
本発明は、垂直ＮＡＮＤチャンネルとこれを含む不揮発性メモリー装置、及び垂直ＮＡＮＤメモリー装置に関する。
【背景技術】
【０００２】
垂直ＮＡＮＤチャンネル構成は、不揮発性メモリーの集積度を増加させることに研究がなされて来た。このような垂直ＮＡＮＤチャンネル構造の一つは、非特許文献１に開示されている。一方、発明の名称が“垂直型不揮発性メモリー装置”である特許文献１には、メタルゲートを有するＶＮＡＮＤ及びその製造方法が開示されている。これらの文献の内容は、本明細書中に記載している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００９／１２１２７１号明細書
【特許文献２】米国特許出願公開第２００９／３１０４２５号明細書
【非特許文献】
【０００４】
【非特許文献１】“Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ Ｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ Ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ，” ｂｙ Ｈ． Ｔａｎａｋａ ｅｔ ａｌ． ｉｎ Ｓｙｍｐ． ｏｎ ＶＬＳＩ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ１４〜１５（２００７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、更に高集積化され、動作速度が速い垂直ＮＡＮＤチャンネルとこれを含む不揮発性メモリー装置、及び垂直ＮＡＮＤメモリー装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一特徴による不揮発性メモリー装置は、不揮発性メモリー装置の１つの上部選択ゲートライン又は１つの下部選択ゲートラインに電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する。
本発明の実施形態において、不揮発性メモリー装置は、前記不揮発性メモリー装置の１つの上部選択ゲートライン又は１つの下部選択ゲートラインに電気的に結合された複数の直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを含むことができる。
他の実施形態において、不揮発性メモリー装置は、１つの上部選択ゲートライン又は１つの下部選択ゲートラインに電気的に結合された、ビットライン方向に互いに（ａｌｔｅｒｎａｔｉｎｇｌｙ）オフセットされた複数の直に隣接する垂直ＮＡＮＤチャンネルを含むことができる。
【０００７】
本発明の実施形態において、不揮発性メモリー装置の垂直ＮＡＮＤチャンネルは、このようなチャンネルを動作させるために使われる各々の上部又は下部選択ゲートライン内で前記垂直ＮＡＮＤチャンネルをより近くなるようなオフセット方法で配列できる。例えば、特定の上部選択ゲートライン内で直に隣接する前記各々の垂直ＮＡＮＤチャンネルは、複数の上部選択ゲートラインに結合されるビットラインの方向に互いにオフセットできる。
前記垂直ＮＡＮＤチャンネルの交互のオフセットは、前記上部選択ゲートライン内で前記メモリーセルの密度を増加させることができる。例えば、前記ビットライン方向のオフセットは、前記垂直ＮＡＮＤチャンネルが上部選択ゲートライン方向に全て整列されている時に可能な場合よりも（前記上部選択ゲートライン方向に）前記チャンネルが互いにより近く離隔するようにすることができる。
【発明の効果】
【０００８】
本発明によれば、一般的な不揮発性メモリーより更に高集積化され、又動作速度が速い垂直ＮＡＮＤチャンネルを含む不揮発性メモリー装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態において、複数の垂直ＮＡＮＤチャンネルが各々の上部及び下部選択ゲートライン内で互いに交互にオフセットされた複数の垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子を示す概略平面図である。
【図２】本発明の一実施形態において、複数の垂直ＮＡＮＤチャンネルが各々の上部及び下部選択ゲートライン内で互いに交互にオフセットされた複数の垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子を示す断面図である。
【図３】本発明の一実施形態において、オフセットされた毎３つの垂直ＮＡＮＤチャンネルを有する各々の上部及び下部選択ゲートラインに結合された複数のオフセット垂直ＮＡＮＤチャンネルを各々示す概略平面図である。
【図４】本発明の一実施形態において、オフセットされた毎３つの垂直ＮＡＮＤチャンネルを有する各々の上部及び下部選択ゲートラインに結合された複数のオフセット垂直ＮＡＮＤチャンネルを各々示す斜視図である。
【図５】本発明の一実施形態において、オフセットされた毎３つの垂直ＮＡＮＤチャンネルを有する各々の上部及び下部選択ゲートラインに結合された複数のオフセット垂直ＮＡＮＤチャンネルを各々示す概略斜視図である。
【図６】本発明の他の実施形態において、各々の上部及び下部ゲートライン内に互いの反復模様（ｄｕｐｌｉｃａｔｅ）を提供するために対称的に配列された複数のオフセット垂直ＮＡＮＤチャンネルを示す概略平面図である。
【図７】本発明の他の実施形態において、各々の上部及び下部ゲートライン内に互いの反復模様を提供するために対称的に配列された複数のオフセット垂直ＮＡＮＤチャンネルを示す斜視図である。
【図８】本発明の他の実施形態において、各々の上部及び下部ゲートライン内に互いの反復模様を提供するために対称的に配列された複数のオフセット垂直ＮＡＮＤチャンネルを示す概略斜視図である。
【図９】本発明の他の実施形態において、各々の上部及び下部ゲートライン内に互いの反復模様を提供するために対称的に配列された複数のオフセット垂直ＮＡＮＤチャンネルを示す平面図である。
【図１０】本発明の他の実施形態において、各々の上部及び下部ゲートライン内に互いの反復模様を提供するために対称的に配列された複数のオフセット垂直ＮＡＮＤチャンネルを示す断面図である。
【図１１】本発明の一実施形態において、互いのミラー配列を提供するために対称的に配列されたオフセット垂直ＮＡＮＤチャンネルを示す概略平面図である。
【図１２】本発明の一実施形態において、別々の上部選択ゲートラインと一対をなす別々の下部選択ゲートラインを有する複数のオフセット垂直ＮＡＮＤチャンネルを示す斜視図である。
【図１３】本発明の一実施形態において、別々の上部選択ゲートラインと一対をなす別々の下部選択ゲートラインを有する複数のオフセット垂直ＮＡＮＤチャンネルを示す概略斜視図である。
【図１４】本発明の一実施形態において、別々の上部選択ゲートラインと一対をなす別々の下部選択ゲートラインを有する複数のオフセット垂直ＮＡＮＤチャンネルを示す平面図である。
【図１５】本発明の一実施形態において、別々の上部選択ゲートラインと一対をなす別々の下部選択ゲートラインを有する複数のオフセット垂直ＮＡＮＤチャンネルを示す断面図である。
【図１６】本発明の一実施形態において、垂直ＮＡＮＤチャンネルの方向に互いにオフセットされた別々の上部選択ゲートラインに結合された複数の交互にオフセットされた垂直ＮＡＮＤチャンネルを示す概略平面図である。
【図１７】本発明の一実施形態において、垂直ＮＡＮＤチャンネルの方向に互いにオフセットされた別々の上部選択ゲートラインに結合された複数の交互にオフセットされた垂直ＮＡＮＤチャンネルを示す斜視図である。
【図１８】本発明の一実施形態において、垂直ＮＡＮＤチャンネルの方向に互いにオフセットされた別々の上部選択ゲートラインに結合された複数の交互にオフセットされた垂直ＮＡＮＤチャンネルを示す概略斜視図である。
【図１９】本発明の一実施形態において、垂直ＮＡＮＤチャンネルの方向に互いにオフセットされた別々の上部選択ゲートラインに結合された複数の交互にオフセットされた垂直ＮＡＮＤチャンネルを示す平面図である。
【図２０】本発明の一実施形態において、垂直ＮＡＮＤチャンネルの方向に互いにオフセットされた別々の上部選択ゲートラインに結合された複数の交互にオフセットされた垂直ＮＡＮＤチャンネルを示す断面図である。
【図２１】本発明の一実施形態において、スプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す概略平面図である。
【図２２】本発明の一実施形態において、スプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す斜視図である。
【図２３】本発明の一実施形態において、スプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す平面図である。
【図２４】本発明の一実施形態において、上部選択ゲートラインが互いに分離され、類似して分離された下部選択ゲートラインと一対をなすスプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す斜視図である。
【図２５】本発明の一実施形態において、上部選択ゲートラインが互いに分離され、類似して分離された下部選択ゲートラインと一対をなすスプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す平面図である。
【図２６】本発明の一実施形態において、噛み合った複数の上部選択ゲートラインに結合され、スプリットされた複数のオフセット垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す概略平面図である。
【図２７】本発明の一実施形態において、噛み合った複数の上部選択ゲートラインに結合され、スプリットされた複数のオフセット垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す斜視図である。
【図２８】本発明の一実施形態において、噛み合った複数の上部選択ゲートラインに結合され、スプリットされた複数のオフセット垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す平面図である。
【図２９】本発明の一実施形態において、互いに一対をなし、噛み合った別々の上部選択及び下部選択ゲートラインに結合され、スプリットされた複数のオフセット垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す斜視図である。
【図３０】本発明の一実施形態において、互いに一対をなし、噛み合った別々の上部選択及び下部選択ゲートラインに結合され、スプリットされた複数のオフセット垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す平面図である。
【図３１】本発明の一実施形態において、互いに一対をなす別々の上部選択及び下部選択ゲートラインに結合され、スプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す概略平面図である。
【図３２】本発明の一実施形態において、互いに一対をなす別々の上部選択及び下部選択ゲートラインに結合され、スプリットされた複数の交互にオフセットされた垂直ＮＡＮＤチャンネル（即ち、スプリットチャンネル）を示す斜視図である。
【図３３】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを有する不揮発性メモリー素子を含む標準フォーム−ファクターのメモリーカードを概略的に示す図面である。
【図３４】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを有する不揮発性メモリーシステムを含むシステムを概略的に示す図面である。
【図３５】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図３６】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図３７】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図３８】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図３９】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図４０】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図４１】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図４２】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図４３】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図４４】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子の形成過程を示す斜視図である。
【図４５】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルの形成過程を示す断面図である。
【図４６】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルの形成過程を示す断面図である。
【図４７】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルの形成過程を示す断面図である。
【図４８】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルの形成過程を示す断面図である。
【図４９】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルの形成過程を示す断面図である。
【図５０】本発明の一実施形態において、複数のオフセット垂直ＮＡＮＤチャンネルの形成過程を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の垂直ＮＡＮＤチャンネルを含む不揮発性メモリー装置を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は、以下に開示する特定の実施形態に制限しようという意図はなく、本発明の技術的範囲及び思想が適用される全ての変形、同等物、代替物を含むものとして理解しなければならない。
【００１１】
本発明は、発明の実施形態を示す図面を参照しながら以下に、より完全になるように説明する。しかし、本発明は、多くの他の形態で具体化でき、ここで開示する実施形態に制限されるものと理解してはならない。ここで紹介する実施形態は、開示する内容が徹底して完全になるように、そして当業者に本発明の思想が十分に伝えることができるようにするために提供するものである。図面において、大きさ、層、及び領域の相対的な大きさは、効果的な説明のために誇張することがある。全体に亘って同一参照符号は、同一構成要素を表す。
【００１２】
層、領域、又は基板のような何れかの構成要素が“上”にあるか、或いは他の構成要素の“上”に延長されるということは、他の構成要素の真上にあるか、或いは真上に延長される構成要素が介在していることを表現する。反対に、何れかの構成要素が他の構成要素の“真上”にあるか、又は“真上”に延長されるということは、他の構成要素を介在していないことを示す。又は、何れかの構成要素が他の構成要素に“接続される”か、或いは“結合される”と説明する時は、他の構成要素に直接的に接続されるか、或いは結合されることであり得、他の構成要素が介在していることを表現する。反対に、何れかの構成要素が他の構成要素に“直接接続される”か、或いは“直接結合される”ということは、他の構成要素が介在していないことを示す。
【００１３】
“下”、“上”、“上部”、“下部”、“水平的”、“側面の”、又は“垂直の”のような相対的な用語は、図面で表現した他の構成要素、層、又は領域に対して何れかの構成要素、層、又は領域の関係を示すために使うことができる。このような用語は、図面で描写した方向のみでなく装置の他の方向を含むものと理解できる。
【００１４】
多様な構成要素、成分、領域、層、又は部分を説明するために第１、第２のような用語が使われても、このような構成要素、成分、領域、層、又は部分は、このような用語によって制限できないものと理解できる。このような用語は、何れかの構成要素、成分、領域、層、又は部分を他の領域、層、又は部分と区別するために使われただけである。従って、以下で説明する第１構成要素、成分、領域、層、又は部分は、本発明の思想を逸脱しない範囲で第２構成要素、成分、領域、層、又は部分と称することもある。
【００１５】
他の方法で定義しなかったが、ここで使われる（技術的な、科学的な用語を含む）あらゆる用語は、この発明が属する技術分野で通常の知識を有する者によって一般的に理解できる意味を持つ。ここで使われる用語は、本明細書の本文と関連技術での意味と一致する意味を持つものと理解しならなければならないし、ここで特別に定義しない限り、理想的に、又は過度に形式的な意味で理解してはならない。
【００１６】
本発明の実施形態は、本発明の理想的な実施形態の概略的な断面図を参照して説明する。図面で層、及び領域の厚さは、明確性のために誇張することがある。更に、例えば、製造技術、及び／又は誤差許容度の結果として示す形状は、変形できる。従って、本発明の実施形態は、ここで示した領域の特定の形状に制限されるものと理解してはならず、むしろ例えば、製造から起因できる形状での変形を含まなければならない。
【００１７】
本明細書で詳細に説明するように、不揮発性メモリー装置の垂直ＮＡＮＤチャンネルは、そのチャンネルを動作させるために使われる各々の上部又は下部選択ゲートライン内に、垂直ＮＡＮＤチャンネルをより近くに満たし、交互にオフセットする方法で配列できる。例えば、特定の上部選択ゲートライン内に、垂直ＮＡＮＤチャンネルに直に隣接するチャンネルは、多数のチャンネルに結合されるビットライン方向に互いにオフセットできる。このような観点で、チャンネルが形成される“活性領域”（ａｃｔｉｖｅ ｒｅｇｉｏｎ）、トンネル絶縁膜、電荷貯蔵膜、ブロッキング絶縁膜、制御ゲートの導電膜を含む構成は、“メモリーストリング（ｍｅｍｏｒｙ ｓｔｒｉｎｇ）”、又は“ストリング（ｓｔｒｉｎｇ）”と称する。
【００１８】
垂直ＮＡＮＤチャンネルのオフセットは、上部選択ゲートライン内にメモリーセルの密度を増加させることができる。例えば、ビットライン方向でのオフセットは、チャンネルが上部選択ゲートライン方向に全て整列されている配列に比べ、より密度を高くすることができる。
【００１９】
更に、直に隣接する垂直ＮＡＮＤチャンネルのオフセットは、より多くのチャンネルが１つの選択ゲートラインによって作動するようにし、これによってページの大きさが増加し、不揮発性メモリー装置の効果的な読み出し／書き込みの動作を向上させることができる。言いかえると、（多くの垂直ＮＡＮＤストリングを１つの上部選択ゲートライン内に満たすことによって）ページの大きさの増加は、より多くのデータの単一動作の間の不揮発性メモリー装置の読み出しと書き込みとを可能にする。
【００２０】
又は、直に隣接する垂直ＮＡＮＤチャンネルに使われるオフセットの多くの他のパターンが上述する長所を提供するために使われ得る。例えば、本発明の一実施形態において、複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、パターンが上部選択ゲートライン内で反復されて２つの垂直ＮＡＮＤチャンネルがビットライン方向にオフセットされるように提供される。本発明の他の実施形態において、３つの垂直ＮＡＮＤチャンネルは、パターンが反復されてビットライン方向にオフセットされる。更に、本発明による他の実施形態において、４つの垂直ＮＡＮＤチャンネルは、パターンが上部選択ゲートラインで反復されてビットライン方向にオフセットできる。他の反復的なパターンも使われ得る。
【００２１】
本発明の他の実施形態において、複数のＮＡＮＤチャンネルの中で直に隣接してオフセットするために使われたパターンは、互いの反復模様を提供するように直に隣接する上部選択ゲートライン内で反復することができる。本発明の他の実施形態において、上部選択ゲートラインの中の１つに採用されるパターンは、直に隣接する上部選択ゲートラインの中の１つに使われたパターンのミラーイメージ（ｍｉｒｒｏｒ ｉｍａｇｅ）である。本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルは、非規則性のパターンによって構成することができる。
【００２２】
本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルは、１つの共通下部選択ゲートラインと対をなす別々の上部選択ゲートライン内に配列できる。本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルは、各々別の下部選択内で、或いはその下部選択ゲートラインと一対をなす別々の上部選択ゲートライン内で結合することができる。
【００２３】
本発明の他の実施形態において、（オフセット垂直ＮＡＮＤチャンネルが採用される）直に隣接する上部選択ゲートラインは、チャンネル方向に互いにオフセットされる。本発明の一実施形態において、直に隣接するオフセット垂直ＮＡＮＤチャンネルは、直に隣接する垂直ＮＡＮＤチャンネルをプログラムする際に使われるワードラインが絶縁物質によって互いに分離される不揮発性メモリー装置内で採用される。本発明の他の実施形態において、直に隣接するチャンネルをプログラムする際に使われるワードラインは一緒に結ばれて、共通のワードラインとされる。本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルを採用する上部選択ゲートラインは、互いの内に噛み合っている。本発明の他の実施形態において、直に隣接する上部ＮＡＮＤチャンネルを動作させるのに使われる上部選択ゲートラインは、互いの内に噛み合っていない。
【００２４】
図１及び図２は、本発明の一実施形態において、複数の垂直ＮＡＮＤチャンネルが各々の上部及び下部選択ゲートライン内で互いに交互にオフセットされた複数の垂直ＮＡＮＤチャンネルを含む不揮発性メモリー素子を各々示す概略平面図、及び断面図である。図１によると、ビットラインＢＬは、上部選択ゲートラインＵＳＧ１、ＵＳＧ２を横切るＤ方向に延長される。上部選択ゲートラインＵＳＧ１、ＵＳＧ２は、Ｄ方向に対して直角な方向に延長される。各々のビットラインＢＬは、各々の上部選択ゲートラインＵＳＧ１、ＵＳＧ２毎の内の１つの垂直ＮＡＮＤストリングに電気的に結合される。例えば、ビットラインＢＬ１は、上部選択ゲートラインＵＳＧ１を横切るＤ方向に延長されて第１垂直ＮＡＮＤチャンネルＰＬ１に電気的に接触する。ビットラインＢＬ２は、Ｄ方向に継続して延長されて上部選択ゲートラインＵＳＧ２の上を横切り、第２垂直ＮＡＮＤチャンネルＰＬ２に電気的に接触する。
【００２５】
図１に示すように、各々の上部選択ゲートラインＵＳＧ１、ＵＳＧ２は、複数の垂直ＮＡＮＤチャンネルＰＬに電気的に結合され、各々の上部選択ゲートラインは、Ｄ方向に延長された各々のビットラインＢＬに結合される。本実施形態において、上部選択ゲートラインＵＳＧ１、ＵＳＧ２に結合され、複数の垂直ＮＡＮＤチャンネルＰＬの中の直に隣接する複数の垂直ＮＡＮＤチャンネルは、Ｄ方向に互いに交互にオフセットされる。特に、ＵＳＧ１に結合された第１垂直ＮＡＮＤチャンネルＰＬ１は、Ｄ方向に直に隣接する垂直ＮＡＮＤチャンネルＰＬ３からオフセットされる。更に、直に隣接する垂直ＮＡＮＤチャンネルＰＬ４は、垂直ＮＡＮＤチャンネルＰＬ３からオフセットされる。従って、複数の垂直ＮＡＮＤチャンネルの各々に提供されたオフセットは、Ｄ方向に直交する上部選択ゲートラインＵＳＧ１の方向に延長された複数の垂直ＮＡＮＤチャンネルのジグザグ（ｚｉｇ−ｚａｇ）パターン、又は千鳥状の（ｓｔａｇｇｅｒ）パターンを提供する。
【００２６】
垂直ＮＡＮＤチャンネルをオフセットすると、従来技術のように隣のチャンネルを配列する方式より垂直ＮＡＮＤチャンネルを最も近く密度を高く離隔することが出来る。図１に示すように、複数の垂直ＮＡＮＤチャンネルＰＬに交互にオフセットする方式は、周期的に反復して提供することができる。例えば、上部選択ゲートラインＵＳＧ１に結合された複数の垂直ＮＡＮＤチャンネルＰＬは、交互する方式でオフセットされ、各々の２つの直に隣接するチャンネルが互いにオフセットされる。更に、図１のような互いにオフセットされて交互するパターンは、上部選択ゲートラインＵＳＧ１及び上部選択ゲートラインＵＳＧ２内で反復される。不揮発性メモリー装置で全般的な目的と効果は、複数の垂直ＮＡＮＤチャンネルの密度を増加させるためであり、それによってセルの集積度を増加させ、更に上部選択ゲートラインをより多くのチャンネルに接触させることによって、不揮発性メモリー装置でのページの大きさを増加させることができる。不揮発性メモリー装置でページの大きさを増加させることは、より多くのデータを不揮発性メモリー装置から読み出す、又は不揮発性メモリー装置に書き込むことを同時に可能にし、これによって、不揮発性メモリー装置の有効速度を増加させることができる。
【００２７】
図２に示すように、（幅Ｆを有する）垂直ＮＡＮＤチャンネルＰＬは、上部選択ゲートラインＵＳＧが制御ゲートＣＧによって制御される複数のセルの上に配置され、下部選択ゲートラインＬＳＧは、制御ゲートによって制御されるセルの下に位置するように配列される。
【００２８】
本実施形態において、ここで説明する構成によるビットラインが延長される方向に垂直ＮＡＮＤチャンネルをオフセットすることは、複数のチャンネルが接触するビットラインとこれに隣接したビットラインがより近くに配置され得る。例えば、上から見た時、チャンネルが円形（円柱形状含む）、又はシリンダー形状（チューブ型、及び底が塞がったシリンダー型を含む）でその直径をＦとすると、有効面積（ｅｆｆｅｃｔｉｖｅ ａｒｅａ）は、上部面の上で１つのチャンネルが占める平均面積で定義することができる。図１を参照すると、１つのチャンネルに対する有効面積は、通常のＶＮＡＮＤ配置のレイアウトでは６Ｆ２（２Ｆ×３Ｆ／１チャンネル）であるのに対し、２個のチャンネルを反復単位にする本発明の不揮発性メモリー装置では、５Ｆ２（２Ｆ×５Ｆ／２チャンネル）となって有効面積が減る。図３及び図６を参照すると、３個のチャンネルを反復単位にする本発明の不揮発性メモリー装置で、１つのチャンネル当たり必要な面積は４．７Ｆ２（２Ｆ×７Ｆ／３チャンネル）であり、４つのチャンネルを反復単位にする不揮発性メモリー装置で、１つのチャンネル当たり必要な面積は、４．５Ｆ２（２Ｆ×９Ｆ／４チャンネル）である。このように半導体装置、例えばＮＡＮＤのような不揮発性メモリー装置の集積度が向上する。本発明によると、ページの大きさが倍数化される分だけ、プログラミング及び読み出し速度も増加する。
【００２９】
図３〜図５は、本発明の一実施形態において、互いにオフセットされた毎３つの垂直ＮＡＮＤチャンネルを有し、複数のオフセット垂直ＮＡＮＤチャンネルの各々が上部及び下部選択ゲートラインに結合されたことを示す各々概略平面図、斜視図、及び概略斜視図である。特に、図３は、垂直ＮＡＮＤチャンネルが、３つのチャンネルの反復パターンで、ビットライン方向Ｄにオフセットされた構成を示す。オフセットパターンは、上部選択ゲートラインＵＳＧ１、ＵＳＧ２方向に延長されて毎３番目チャンネルずつ反復する。言いかえると、複数のチャンネルの列の中の１つは、３個おきに整列できるが、パターン内の他の２つのチャンネルは、１番目のチャンネルからオフセットされ、３つの垂直チャンネルの中の２つは、整列されたチャンネルからオフセットされる。
【００３０】
図３〜図５に示す通り、ここで示すパターンは、各々の上部選択ゲートライン内のチャンネルの数を増加させることによって、セルの集積度（そして、対応する不揮発性メモリー装置の性能）を向上させる。更に、図３〜図５は、上部選択ゲートラインの両方に提供された直に隣接する垂直ＮＡＮＤチャンネルの配列が互いに対称的であるので、上部選択ゲートラインＵＳＧ１に示す配列は、上部選択ゲートＵＳＧ２に示す配列と同じ模様である。
【００３１】
図６〜図１０は、オフセット垂直ＮＡＮＤチャンネルを採用する本発明の他の実施形態を示す概略平面図、斜視図、概略斜視図、平面図、及び断面図である。特に、図６〜図１０は、毎４個ずつオフセット配列になる垂直ＮＡＮＤチャンネルの配列を示す。また、図６〜図１０に示すように、別々の上部選択ゲートラインＵＳＧ１、ＵＳＧ２は、単一の共通下部選択ゲートラインＬＳＧと対をなす。
【００３２】
また、上部選択ゲートラインＵＳＧ１及び上部選択ゲートラインＵＳＧ２内に示す配列は、各々が、その他の反復模様になるように対称的である。更に、図６の領域Ａに示すように、直に隣接するＮＡＮＤチャンネルに適用されたオフセットは、セルの密度を増加させることができるので、領域Ａ内の４個のセルは、約４．５の標準チャンネル面積（４．５Ｆ２）、つまり有効面積が４．５Ｆ２になることができ、通常的な方法に比べて密度を増加させることができる。
【００３３】
図１１は、本発明の一実施形態による複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを示す概略平面図である。図１１に示す配列は、オフセットされた４個のチャンネルの方式である。特に、上部選択ゲートラインＵＳＧ１に結合されたチャンネルＰＬ１〜ＰＬ４は、ビットライン方向Ｄに互いに各々オフセットされる。更に、このパターンは、ビットライン方向Ｄと直角な方向に反復される。また、上部選択ゲートラインＵＳＧ１及び上部選択ゲートラインＵＳＧ２内の配列は、基準線Ｍを境に互いにミラーイメージである。
【００３４】
図１２〜図１５は、本発明の一実施形態において、上部選択ゲートラインと同様に分離された別々の下部選択ゲートラインと一対をなす別々の上部選択ゲートライン内に配列された複数の直に隣接するオフセットＮＡＮＤチャンネルを示す斜視図、概略斜視図、平面図、及び断面図であり、分離された下部選択ゲートラインを除けば、図６〜図１０と類似である。言いかえると、図１２〜図１５は、複数のオフセット垂直ＮＡＮＤチャンネルＰＬが別々の上部選択ゲートラインＵＳＧ１、ＵＳＧ２の各々に結合され、更に、各々の上部選択ゲートラインＵＳＧ１、ＵＳＧ２が、別々の下部選択ゲートラインＬＳＧ１、ＬＳＧ２と一対をなすことを示す。
【００３５】
図１６〜図２０は、各々本発明の一実施形態において、互いにオフセットされた上部選択ゲートラインに結合された直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを示す概略平面図、斜視図、概略斜視図、平面図、及び断面図である。特に、図１６〜図２０は、第２上部選択ゲートラインＵＳＧ２、ＵＳＧ４、…、に直に隣接する第１上部選択ゲートラインＵＳＧ１、ＵＳＧ３、…を示す。ビットラインＢＬは、垂直ＮＡＮＤチャンネルＰＬに電気的に接触するように方向Ｄに上部選択ゲートラインＵＳＧ１、ＵＳＧ２を横切って延長される。上部選択ゲートラインＵＳＧ１、ＵＳＧ２は、垂直ＮＡＮＤチャンネルＰＬの方向に互いにオフセットすることが分かるはずである。例えば、図１７に示すように、上部選択ゲートラインＵＳＧ１は、上部選択ゲートラインＵＳＧ２の上に示す。従って、本実施形態において、複数の直に隣接する垂直ＮＡＮＤチャンネルが交互にオフセットされることに加えて、このような複数のチャンネルを動作させるために使われる上部選択ゲートラインも、複数のチャンネル方向に互いにオフセットされる。
【００３６】
図２１〜図２３は、本発明の一実施形態において、分割（スプリット）されて直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを示す概略平面図、斜視図、及び平面図である。特に、図２１に示すように、単一チャンネルＰＬＳが形成されるものと異なり、スプリットされたチャンネルは、互いに絶縁された２つの別々のチャンネルになるように分離することによって提供することができる。図１〜図２０に示したように、チャンネルが形成される垂直チャンネルが柱型又はチューブ型である場合には、ＵＳＧ又はＬＳＧが垂直チャンネルを囲む。それに対し、図２１〜図２３に示すように、垂直チャンネルがスプリット型であり、スプリットされたチャンネルが対向していると、同一ビットラインと同一ワードラインとに結合されているので、スプリットチャンネルは、他のＵＳＧ又はＬＳＧに結合されなければならない。そして、動作において、ＮＡＮＤスプリットチャンネルに接触する上部選択ゲートラインは、互いに独立的に作動する。例えば、図２２に示すように、スプリットチャンネルＰＬは、例えば、図１２に示したような単一チャンネルとは異なって形成される。更に、別々の上部選択ゲートラインＵＳＧ１〜ＵＳＧ４は、各々のスプリットチャンネルに電気的に接触するので、各々が独立的に作動できる。例えば、上部選択ゲートラインＵＳＧ１は、スプリットチャンネルＰＬの一側に電気的に結合される一方、上部選択ゲートラインＵＳＧ２は、スプリットチャンネルＰＬの反対側に結合される。また、下部選択ゲートラインＬＳＧは、別々の上部選択ゲートラインの各々に共通に提供することができる。
【００３７】
図２４及び図２５は、本発明の一実施形態において、別々の上部ゲート選択ラインと一対をなす別々の下部選択ゲートラインを有し、スプリットされて直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを示す斜視図、及び平面図である。例えば、図２４に示すように、上部選択ゲートラインＵＳＧ１は、スプリットチャンネルＰＬの一側に結合される一方、上部選択ゲートラインＵＳＧ２は、スプリットチャンネルの反対側に結合される。更に、下部選択ゲートラインＬＳＧ１は、上部選択ゲートラインＵＳＧ１と一対をなし、下部選択ゲートラインＬＳＧ２は、上部選択ゲートラインＵＳＧ２と一対をなす。従って、本実施形態において、別々の下部選択ゲートラインは、別々の上部選択ゲートラインと一対をなすことができる。このような実施形態は“超高密度フラッシュメモリーに対するパンチ及びプラグプロセスを使用したビット費用減少技術（“Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ Ｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ Ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ” ｂｙ Ｈ． Ｔａｎａｋａ ｅｔ ａｌ． ｉｎ Ｓｙｍｐ． ｏｎ ＶＬＳＩ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ１４〜１５（２００７））”に開示された不揮発性メモリー装置に適用することができる。
【００３８】
図２６〜図２８は、本発明の一実施形態において、噛み合った上部選択ゲートラインを有し、スプリットされた直に隣接するオフセット垂直ＮＡＮＤチャンネルを示す概略平面図、斜視図、及び平面図を各々示す。例えば、図２６に示すように、単一チャンネルＰＬＳの一部と異なるスプリットチャンネルの対向する側のＰＬ１、及びＰＬ２は、他の上部選択ゲートラインＵＳＧ１及びＵＳＧ２に結合される。更に、（互いに電気的に結合された）上部選択ゲートラインＵＳＧ１及びＵＳＧ３は、上部選択ゲートラインＵＳＧ２と互いに噛み合い、少なくとも上部選択ゲートラインＵＳＧ２の一部は、上部選択ゲートラインＵＳＧ１及びＵＳＧ３のレイアウトによって定義された開口部内へ延長される。類似して、上部選択ゲートラインＵＳＧ３は、上部選択ゲートラインＵＳＧ２及びＵＳＧ４と互いに噛み合い、少なくとも上部選択ゲートラインＵＳＧ３の一部は、上部選択ゲートラインＵＳＧ２及びＵＳＧ４のレイアウトによって定義された開口部内へ延長される。従って、他のチャンネルＰＬＳから形成された直に隣接するスプリットチャンネルＰＬは、他の上部選択ゲートラインによって電気的に結合される。更に、例えば、図２７に示すように、別々の上部選択ゲートラインは、共通の下部選択ゲートラインＬＳＧ１と対をなすことができる。
【００３９】
図２９及び図３０は、本発明の一実施形態において、類似して分離された互いに噛み合った下部選択ゲートラインＬＳＧと一対をなす噛み合った形態の上部選択ゲートラインと結合され、スプリットされた複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを示す斜視図、及び平面図である。
【００４０】
図３１及び図３２は、本発明の一実施形態において、互いに噛み合わない上部選択ゲートラインに結合され、スプリットされた複数の直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを示す概略平面図、及び斜視図である。特に、図３１に示すように、他の柱から形成され、互いに直に隣接するスプリットチャンネルは、互いに結合された上部選択ゲートラインと電気的に結合される。特に、図３１に示すように、例えば、上部選択ゲートＵＳＧ２は、複数の第１スプリットチャンネルＰＬ１と電気的に結合される一方、上部選択ゲートラインＵＳＧ３は、複数の第１スプリットチャンネルに隣接する別の（ｓｅｐａｒａｔｅ）複数のスプリットチャンネルＰＬ２と電気的に結合される。更に、複数の第１及び第２スプリットチャンネルＰＬ１及びＰＬ２は、スプリットチャンネルを形成するのに使われる他の柱のＰＬＳ１及びＰＬＳ２と関連する。また、上部選択ゲートラインＵＳＧ２と上部選択ゲートラインＵＳＧ３とが電気的に接続される。全体的に、直に隣接するスプリットチャンネルを共に接続した上部選択ゲートラインは、本実施形態で、図２９及び図３０に例示的に示した配列とは対照的に互いに噛み合ってない。ＵＳＧ２とＵＳＧ３を電気的に接続する方法は限定されず、本発明によって多様に変更される。例えば、ＵＳＧ２とＵＳＧ３は、１つのラインを形成するようにパターンできる。他の方法として、それらは、“ビアー（ｖｉａ）”のような他の延長配線によって接続することができる。このような実施形態は、メタルゲートの分離のためのトレンチが更に必要な”不揮発性メモリー装置（Ｖｅｒｔｉｃａｌ−ｔｙｐｅ ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ）”という名称の特許文献１に開示された装置に適用することができる。
【００４１】
図３３は、本発明の一実施形態において、（スプリット、又はスプリット形態でない）直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する不揮発性メモリー装置を含むことができる標準フォーム−ファクターのメモリーカード１０を概略的に示す。動作において、標準フォーム−ファクターのメモリーカード１０は、そのエッジに沿ってデータピン１３を提供してデータがカードに提供されるか、或いは受けることができる。また、プロセス回路（コートローラー）１１は、メモリーカード１０の動作を調整することができ、メモリーカード１０に提供されたデータは、取り出されたデータと命令によって不揮発性メモリー１２に格納できる。また、プロセス回路１１は、本実施形態において、データピン１３を通じて、メモリーカード１０から順に提供された要請データを検索するために不揮発性メモリー１２に命令を送ることができる。
【００４２】
メモリーカードは、メモリーカードと互換されるマルチ−メディアカード（ＭＭＣ）／セキュアデジタル（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）フォーム−ファクターでありうる。ここで使われる、“フォーム−ファクター”という用語は、メモリーカードの物理的な大きさ及び形態を意味する。また、本実施形態によるメモリーカードのフォーム−ファクターは、このようなメモリーカードのリーダーのような他の随伴（ｃｏｍｐｌｉａｎｔ）装置と一緒に使うことができるようにする大きさ及び形態を有するマルチ−メディアカード／セキュアデジタル（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリーカードとして記述される。当業者によく知らされた通り、ＳＤは、ＭＭＣがメモリーカードとして互換され、ＳＤ互換装置として使用できるようにするＭＭＣ標準の次回開発バージョンを表す。本発明の一実施形態において、ＭＭＣ／ＳＤフォーム−ファクターと互換される装置は、約３２ｍｍ×２４ｍｍ×１．４ｍｍの大きさを有することができ、図３３に示すように実質的に形状化できる。ＭＭＣ、及びＳＤ標準は、“ｍｍｃａ．ｏｒｇ”のウェブ（ｗｅｂ）上により詳細に開示されている。
【００４３】
図３４は、本発明の一実施形態において、（スプリット、又はスプリットされない）直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する不揮発性メモリー２２を含むシステム２０を概略的に示すものである。特に、プロセス回路（プロセッサー）２１は、例えば、システム２０の外部からデータを受信するＩ／Ｏサブシステム２３を通してシステム２０からデータを提供するためにバス２４を通してシステム２０の多様な下位構成要素と相互に作用できる。また、プロセス回路２１は、例えば、それからデータを検索するか、或いはデータを格納するために、バス２４を通して不揮発性メモリー２２に、又は不揮発性メモリー２２からデータを提供できる。データは、Ｉ／Ｏサブシステム２３を通して外部から提供されるか、不揮発性メモリー２２から読み出すことができる。データは、プロセス回路２１の制御の下で、Ｉ／Ｏサブシステム２３を通してシステム２０の外部に提供できる。不揮発性メモリー２２は、本実施形態において、（スプリット、又はスプリットされない）直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する不揮発性メモリー装置を含むものと理解できる。
【００４４】
本発明による複数の直に隣接するオフセットされた垂直チャンネルを有する垂直ＮＡＮＤ装置は、ページの大きさを増加させて読み取り及び書き込み動作を向上させることができる。図５を参照すると、制御ゲートＣＧと下部選択ゲートラインＬＳＧは、チャンネルを共有する。ビットラインＢＬ及び上部選択ゲートＵＳＧなどに印加できる例示的な電圧値を下の表１に示す。表１でＶｃｃは、上部選択ゲートのターン−オン電圧を意味し、Ｖｐａｓｓは、プログラムディスターバンス（ｄｉｓｔｕｒｂａｎｃｅ）を減少させるパス電圧を意味し、Ｖｐｇｍは、プログラム電圧を意味し、Ｖｅｒａｓｅは、消去電圧を意味し、Ｖｒｅａｄは、選択ＣＧに印加される読み取り電圧を意味し、Ｖｒｅａｄ−ｐａｓｓは、非選択ＣＧに印加される電圧を各々意味する。浮動（Ｆｌｏａｔｉｎｇ）は、対応する構成要素に電圧が印加されずにある電圧まで浮遊できる状態を示す。垂直ＮＡＮＤ装置の動作方法は、出願人が譲り受けた“垂直フィラを含むメモリー装置、製造方法、及びその動作方法”の名称の特許文献２に詳細に記載されている。
【００４５】
【表１】
【００４６】
図３５〜図４４は、本発明の一実施形態において、直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを含む不揮発性メモリー装置の形成過程を示す斜視図である。
【００４７】
図３５によると、層１４００の交互する積層が形成される。これは、本発明の一実施形態で、複数の直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを含む不揮発性メモリー装置を最終的に提供するように、その特徴を使うことができる。図３６によると、層１４００の積層は、不揮発性メモリーのために最終的にオフセットチャンネルが形成される所にコンタクト１５０１、１５０２を形成するためにその一部を選択的にパターニングして除去できる。パターニングに使われるマスクの形状は、この実施形態でコンタクトがオフセットする形状を有するように形成することができる。
【００４８】
図３７によると、リセスに物質を入れ込み形成され、ここで記述するオフセットチャンネルを最終的に提供する。例えば、物質は、柱（ｐｉｌｌａｒ）形状、又はチューブ（ｔｕｂｅ）形状を有する活性領域のためのシリコンでありうる。チューブ形状の活性領域の場合に、リセスされる部分は、シリコン酸化膜のような絶縁膜で満たすことができる。
【００４９】
図３８によると、チャンネルの間の領域を除去してリセス１７００を形成し、ワードライン（制御ゲート）が最終的に形成される層１４００の一部分が接近することが出来るようにする。
【００５０】
図３９によると、（シリコン窒化膜で形成された）複数の積層された層１４００が選択的に除去されて側方向のリセス１８００を形成し、制御ゲート構造、例えば、金属制御ゲートが最終的に形成されうる。図４０によると、（トンネル膜、電荷格納膜、ブロッキング酸化膜のような）マルチ層が、制御ゲートが最終的に形成される側方向のリセス１８００に連続的に形成される。図４１によると、ゲート金属物質２０００が側方向のリセス１８００に残存する空隙内部とチャンネルとの間のリセス１７００内に形成される。物質が側方向のリセス１８００を完全に満たすように、ゲート金属物質を部分的に又は全部蒸着できる。図４２によると、ゲート金属物質２０００の一部が隣接するチャンネルとの間のリセス１７００から除去されて、側方向のリセス１８００に蒸着されたゲート金属物質２０００を電気的に分離する。
【００５１】
図４３によると、絶縁物質２２００がチャンネルとの間のリセス１７００に蒸着されて、直に隣接するチャンネルの各々を制御するために使われる制御ゲートを互いに絶縁できる。図４４によると、チャンネルの上に上部選択ゲートラインＵＳＧを形成し、上部選択ゲートラインＵＳＧとチャンネルを結合した後、ビットライン２４００がチャンネルを横切る方向に延長されて形成される。ビットラインとチャンネルとの間の上部選択ゲートラインの形成は、説明を簡単にするために示さなかった。
【００５２】
図４５〜図５０は、本発明の一実施形態において、複数の直に隣接する交互にオフセットされた垂直ＮＡＮＤチャンネルを含む不揮発性メモリー装置の形成過程を示す断面図である。特に、図４５〜図５０は、不揮発性メモリー装置の形成工程を示すものであって、直に隣接するチャンネルの各々を制御するために使用する制御ゲートが、図３５〜図４４を参照して記述したものと対照的に絶縁物質によって分離されない。
【００５３】
図４５によると、交互に積層された層２５００は、図３５を参照して説明したものと類似して形成される。図３５〜図４４に示した実施形態とは異なり、積層された層２５００は、シリコンのような導電層、及びシリコン酸化膜のような絶縁層でありうる。図４６によると、積層された層１４００の一部が除去され、チャンネルが最終的に形成されるところのオフセットパターンにコンタクト２６００を提供する。図４７によると、マルチ層２７００は、コンタクト２６００に形成され、制御ゲートとチャンネル物質との間に層を提供する。
【００５４】
図４８によると、高農度のドーピングが垂直ＮＡＮＤチャンネルの上に形成された層２８００に提供され、上部選択ゲートラインにベースを提供する。図４９によると、積層の上部層２９００は、互いに上部選択ゲートラインを分離されるためにパターンされ、別々のチャンネルを独立に制御できる。図５０によると、ビットラインがストリング選択ラインの上に形成され、ストリング選択ラインと直角な方向に延長される。図５０に示すように、直に隣接する垂直ＮＡＮＤチャンネルは、互いに分離されない交互に積層された層２５００によって定義された制御ゲートによって制御される。言いかえると、直に隣接するチャンネル３０００は、絶縁物質によって分離されず、直に隣接するチャンネル３０００との間に延びて結合される、積層された層２５００内の制御ゲートによって制御される。
【００５５】
更に詳細に説明すると、不揮発性メモリー装置の垂直ＮＡＮＤチャンネルは、そのチャンネルを作動させるために使われる各々の上部又は下部選択ゲートライン内に垂直ＮＡＮＤチャンネルをより近く満たし、オフセットする方法で配列できる。例えば、特定の上部選択ゲートライン内の垂直ＮＡＮＤチャンネルの中の直に隣接するものは、複数の上部選択ゲートラインに結合するビットライン方向に互いにオフセットできる。
【００５６】
垂直ＮＡＮＤチャンネルのオフセットは、上部選択ゲートライン内のチャンネルの密度を増加させることができる。例えば、ビットライン方向でのオフセットは、垂直ＮＡＮＤチャンネルが上部選択ゲートライン方向に全て整列されている時より（上部選択ゲートライン方向に）チャンネルが互いに更に近くに離隔するようにできる。
【００５７】
更に、直に隣接する垂直ＮＡＮＤチャンネルのオフセットは、より多くのチャンネルを１つの選択ゲートラインによって作動するようにし、これによってページの大きさが増加し、不揮発性メモリー装置の効果的な読み出し／書き込み動作を向上させることができる。言いかえると、（多くの垂直ＮＡＮＤチャンネルを１つの上部選択ゲートラインに満たすことによって）ページの大きさの増加は、単一動作の間に、より多くのデータが不揮発性メモリー装置から使われて読み出すことを可能にする。
【００５８】
また、直に隣接する垂直ＮＡＮＤチャンネルに使われるオフセットの多くの他のパターンが、上述した長所を提供するために使われ得る。例えば、本発明の一実施形態において、複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、パターンが上部選択ゲートライン内で反復されて２つの垂直ＮＡＮＤチャンネルがビットライン方向にオフセットされるように提供される。本発明の他の実施形態において、３つの垂直ＮＡＮＤチャンネルは、パターンが反復されてビットライン方向にオフセットされる。更に、本発明の他の実施形態において、４つの垂直ＮＡＮＤチャンネルは、パターンが上部選択ゲートラインで反復されてビットライン方向にオフセットできる。他の反復的なパターンも利用することができる。
【００５９】
本発明の他の実施形態において、直に隣接する複数のＮＡＮＤチャンネルをオフセットするために使われるパターンは、互いの複製物を提供するために直に隣接する上部選択ゲートライン内で反復できる。本発明の他の実施形態において、上部選択ゲートラインの中の１つに採用されるパターンは、直に隣接する上部選択ゲートラインの中の１つに使われたパターンのミラーイメージである。本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルは、任意のパターンによって構成することができる
【００６０】
本発明の一実施形態において、オフセット垂直ＮＡＮＤチャンネルは、１つの共通下部選択ゲートラインと対をなす別々の上部選択ゲートライン内に配列できる。本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルは、各々別の下部選択ゲートライン内と一対をなす別々の上部選択ゲートラインと結合することができる。
【００６１】
本発明の他の実施形態において、（オフセット垂直ＮＡＮＤチャンネルが採用される）直に隣接する上部選択ゲートラインは、チャンネル方向に互いにオフセットされる。本発明の一実施形態において、直に隣接するオフセット垂直ＮＡＮＤチャンネルは、直に隣接する垂直ＮＡＮＤチャンネルをプログラムするのに使われるワードラインが絶縁物質によって互いに分離される不揮発性メモリー装置内で採用される。本発明の他の実施形態において、直に隣接するチャンネルをプログラムするのに使われるワードラインは一緒に結ばれて共通のワードラインとされる。本発明の他の実施形態において、オフセット垂直ＮＡＮＤチャンネルを採用する上部選択ゲートラインは、互いの内に噛み合っている。本発明の他の実施形態において、直に隣接する上部ＮＡＮＤチャンネルを動作させるのに使われる上部選択ゲートラインは、互いの内に噛み合っていない。
【００６２】
以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００６３】
１０ メモリーカード
１１ プロセス回路（コントローラー）
１２、２２ 不揮発性メモリー
１３ データピン
２０ システム
２１ プロセス回路（プロセッサー）
２３ Ｉ／Ｏサブシステム
２４ バス
４７５
１４００、２５００、２８００ 層
１５０１、１５０２、２６００ コンタクト
１７００ リセス
１８００ 側方向のリセス
２０００ ゲート金属物質
２２００ 絶縁物質
２４００ ビットライン
２７００ マルチ層
２９００ 上部層
３０００ チャンネル
ＢＬ、ＢＬ１、ＢＬ２ ビットライン
ＣＧ 制御ゲート
ＬＳＧ、ＬＳＧ１、ＬＳＧ２ 下部選択ゲートライン
ＵＳＧ、ＵＳＧ１、ＵＳＧ２ 上部選択ゲートライン
ＰＬ、ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４ 垂直ＮＡＮＤチャンネル
【特許請求の範囲】
【請求項１】
不揮発性メモリー装置の単一の選択ゲートラインに電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを有することを特徴とする不揮発性メモリー装置。
【請求項２】
前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、前記不揮発性メモリー装置で定義されたビットラインが延長される方向に互いにオフセットされることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項３】
前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、該複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルに含まれる１つのチャンネル幅の２倍より小さな距離で前記ビットラインが延長される方向と直角な方向にオフセットされることを特徴とする請求項２に記載の不揮発性メモリー装置。
【請求項４】
前記距離は、ビットラインの中心から直に隣接するビットラインに電気的に結合された前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルのうちの１つの中心までの距離であることを特徴とする請求項３に記載の不揮発性メモリー装置。
【請求項５】
第一選択ゲートライン及びこれに直に隣接する第二選択ゲートラインを含み、
前記第一選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルと、前記第二選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルとは、互いに対して対称的に配列されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項６】
第一選択ゲートライン及びこれに直に隣接する第二選択ゲートラインを含み、
前記第一選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルと、前記第二選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルとは、互いにミラーイメージの対称的に配列されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項７】
第一選択ゲートライン及びこれに直に隣接する第二選択ゲートラインを含み、
前記第一選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルと、前記第二選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルとは、互いに反復模様として配列されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項８】
第一選択ゲートライン及びこれに直に隣接する第二選択ゲートラインを含み、
前記第一選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルと、前記第二選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルとは、互いに対して非対称に配列されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項９】
第一選択ゲートライン及びこれに直に隣接する第二選択ゲートラインを含み、
前記第一選択ゲートラインと前記第二選択ゲートラインとは、前記複数の直に隣接する垂直ＮＡＮＤチャンネルの何れか一つの方向に互いに対してオフセットされることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１０】
前記直に隣接するオフセット垂直ＮＡＮＤチャンネルに結合された直に隣接するビットラインの幅は、前記チャンネルの幅より狭いことを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１１】
前記直に隣接するオフセット垂直ＮＡＮＤチャンネルは、前記不揮発性メモリー装置の単一ページを作動させるように論理的に配列されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１２】
前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、第１チャンネルと、該第１チャンネルからオフセットされた第２チャンネルと、前記第１及び第２チャンネルからオフセットされた第３チャンネルと、前記ビットライン方向と直角な方向で前記第１チャンネルに整列された第４チャンネルと、を含むことを特徴とする請求項２に記載の不揮発性メモリー装置。
【請求項１３】
前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、第１チャンネルと、該第１チャンネルからオフセットされた第２チャンネルと、前記第１及び第２チャンネルからオフセットされた第３チャンネルと、前記第１、第２、及び第３チャンネルからオフセットされた第４チャンネルと、前記ビットライン方向と直角な方向で前記第１チャンネルに整列された第５チャンネルと、を含むことを特徴とする請求項２に記載の不揮発性メモリー装置。
【請求項１４】
前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、第１チャンネルと、該第１チャンネルからオフセットされた第２チャンネルと、前記第１及び第２チャンネルからオフセットされた第３チャンネルと、前記第１、第２、及び第３チャンネルからオフセットされた第４チャンネルと、前記第１、第２、第３、及び第４チャンネルからオフセットされた第５チャンネルと、前記ビットライン方向と直角な方向で前記第１チャンネルに整列された第６チャンネルと、を含むことを特徴とする請求項２に記載の不揮発性メモリー装置。
【請求項１５】
前記チャンネルは、柱形状のチャンネル又はシリンダー形状のチャンネルを含むことを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１６】
前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルの何れか一つは、前記不揮発性メモリー装置の１つの上部選択ゲートラインに電気的に結合されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１７】
前記チャンネルは、スプリットチャンネルを含むことを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１８】
下部選択ゲートラインは、各々の垂直チャンネルに結合されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１９】
前記複数のチャンネルの各々に結合された複数の制御ゲートと、
前記複数の制御ゲートに電気的に結合された複数のワードラインと、を更に含み、
前記複数のワードラインのうちの直に隣接する各ワードラインは、互いに電気的に結合されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項２０】
前記複数のチャンネルの各々に結合された複数の制御ゲートと、
前記複数の制御ゲートに電気的に結合された複数のワードラインと、
前記複数のワードラインのうちの直に隣接する各ワードラインを互いに分離させる電気的絶縁膜と、を更に含むことを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項２１】
単一の選択ゲートラインに電気的に結合され、複数のチャンネルのうちの直に隣接する各チャンネルは、ビットラインが延びる方向と直角な方向に互いにオフセットされることを特徴とする複数の垂直ＮＡＮＤチャンネル。
【請求項２２】
ビットライン方向と直角な方向に延長されて反復された千鳥状のパターンに配列され、不揮発性メモリー装置の単一の選択ゲートラインに電気的に結合された複数の隣接する垂直ＮＡＮＤチャンネルを有することを特徴とする不揮発性メモリー装置。
【請求項２３】
不揮発性メモリー装置の単一のページ内に、複数のチャンネルのうちの直に隣接する各チャンネルを含むように定義されてジグザグパターンに配列された複数の垂直ＮＡＮＤチャンネルを有することを特徴とする不揮発性メモリー装置。
【請求項２４】
前記複数の垂直ＮＡＮＤチャンネルは、前記不揮発性メモリー装置の１つの上部選択ゲートラインを利用して選択されることを特徴とする請求項２３に記載の不揮発性メモリー装置。
【請求項２５】
基板と、
垂直ＮＡＮＤ装置の１つの選択ゲートラインに電気的に結合され、前記基板から上方に延長された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルと、を有し、
前記チャンネルが円型又はシリンダー型であり、チャンネルの幅がＦに定義される時、上から見た時の１つのチャンネルに対する有効面積は、４Ｆ２より大きく６Ｆ２より小さいことを特徴とする垂直ＮＡＮＤメモリー装置。
【請求項１】
不揮発性メモリー装置の単一の選択ゲートラインに電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを有することを特徴とする不揮発性メモリー装置。
【請求項２】
前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、前記不揮発性メモリー装置で定義されたビットラインが延長される方向に互いにオフセットされることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項３】
前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、該複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルに含まれる１つのチャンネル幅の２倍より小さな距離で前記ビットラインが延長される方向と直角な方向にオフセットされることを特徴とする請求項２に記載の不揮発性メモリー装置。
【請求項４】
前記距離は、ビットラインの中心から直に隣接するビットラインに電気的に結合された前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルのうちの１つの中心までの距離であることを特徴とする請求項３に記載の不揮発性メモリー装置。
【請求項５】
第一選択ゲートライン及びこれに直に隣接する第二選択ゲートラインを含み、
前記第一選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルと、前記第二選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルとは、互いに対して対称的に配列されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項６】
第一選択ゲートライン及びこれに直に隣接する第二選択ゲートラインを含み、
前記第一選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルと、前記第二選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルとは、互いにミラーイメージの対称的に配列されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項７】
第一選択ゲートライン及びこれに直に隣接する第二選択ゲートラインを含み、
前記第一選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルと、前記第二選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルとは、互いに反復模様として配列されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項８】
第一選択ゲートライン及びこれに直に隣接する第二選択ゲートラインを含み、
前記第一選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルと、前記第二選択ゲートライン内に電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルとは、互いに対して非対称に配列されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項９】
第一選択ゲートライン及びこれに直に隣接する第二選択ゲートラインを含み、
前記第一選択ゲートラインと前記第二選択ゲートラインとは、前記複数の直に隣接する垂直ＮＡＮＤチャンネルの何れか一つの方向に互いに対してオフセットされることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１０】
前記直に隣接するオフセット垂直ＮＡＮＤチャンネルに結合された直に隣接するビットラインの幅は、前記チャンネルの幅より狭いことを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１１】
前記直に隣接するオフセット垂直ＮＡＮＤチャンネルは、前記不揮発性メモリー装置の単一ページを作動させるように論理的に配列されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１２】
前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、第１チャンネルと、該第１チャンネルからオフセットされた第２チャンネルと、前記第１及び第２チャンネルからオフセットされた第３チャンネルと、前記ビットライン方向と直角な方向で前記第１チャンネルに整列された第４チャンネルと、を含むことを特徴とする請求項２に記載の不揮発性メモリー装置。
【請求項１３】
前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、第１チャンネルと、該第１チャンネルからオフセットされた第２チャンネルと、前記第１及び第２チャンネルからオフセットされた第３チャンネルと、前記第１、第２、及び第３チャンネルからオフセットされた第４チャンネルと、前記ビットライン方向と直角な方向で前記第１チャンネルに整列された第５チャンネルと、を含むことを特徴とする請求項２に記載の不揮発性メモリー装置。
【請求項１４】
前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルは、第１チャンネルと、該第１チャンネルからオフセットされた第２チャンネルと、前記第１及び第２チャンネルからオフセットされた第３チャンネルと、前記第１、第２、及び第３チャンネルからオフセットされた第４チャンネルと、前記第１、第２、第３、及び第４チャンネルからオフセットされた第５チャンネルと、前記ビットライン方向と直角な方向で前記第１チャンネルに整列された第６チャンネルと、を含むことを特徴とする請求項２に記載の不揮発性メモリー装置。
【請求項１５】
前記チャンネルは、柱形状のチャンネル又はシリンダー形状のチャンネルを含むことを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１６】
前記複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルの何れか一つは、前記不揮発性メモリー装置の１つの上部選択ゲートラインに電気的に結合されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１７】
前記チャンネルは、スプリットチャンネルを含むことを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１８】
下部選択ゲートラインは、各々の垂直チャンネルに結合されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項１９】
前記複数のチャンネルの各々に結合された複数の制御ゲートと、
前記複数の制御ゲートに電気的に結合された複数のワードラインと、を更に含み、
前記複数のワードラインのうちの直に隣接する各ワードラインは、互いに電気的に結合されることを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項２０】
前記複数のチャンネルの各々に結合された複数の制御ゲートと、
前記複数の制御ゲートに電気的に結合された複数のワードラインと、
前記複数のワードラインのうちの直に隣接する各ワードラインを互いに分離させる電気的絶縁膜と、を更に含むことを特徴とする請求項１に記載の不揮発性メモリー装置。
【請求項２１】
単一の選択ゲートラインに電気的に結合され、複数のチャンネルのうちの直に隣接する各チャンネルは、ビットラインが延びる方向と直角な方向に互いにオフセットされることを特徴とする複数の垂直ＮＡＮＤチャンネル。
【請求項２２】
ビットライン方向と直角な方向に延長されて反復された千鳥状のパターンに配列され、不揮発性メモリー装置の単一の選択ゲートラインに電気的に結合された複数の隣接する垂直ＮＡＮＤチャンネルを有することを特徴とする不揮発性メモリー装置。
【請求項２３】
不揮発性メモリー装置の単一のページ内に、複数のチャンネルのうちの直に隣接する各チャンネルを含むように定義されてジグザグパターンに配列された複数の垂直ＮＡＮＤチャンネルを有することを特徴とする不揮発性メモリー装置。
【請求項２４】
前記複数の垂直ＮＡＮＤチャンネルは、前記不揮発性メモリー装置の１つの上部選択ゲートラインを利用して選択されることを特徴とする請求項２３に記載の不揮発性メモリー装置。
【請求項２５】
基板と、
垂直ＮＡＮＤ装置の１つの選択ゲートラインに電気的に結合され、前記基板から上方に延長された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルと、を有し、
前記チャンネルが円型又はシリンダー型であり、チャンネルの幅がＦに定義される時、上から見た時の１つのチャンネルに対する有効面積は、４Ｆ２より大きく６Ｆ２より小さいことを特徴とする垂直ＮＡＮＤメモリー装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【公開番号】特開２０１０−１８７０００（Ｐ２０１０−１８７０００Ａ）
【公開日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願番号】特願２０１０−２８１９３（Ｐ２０１０−２８１９３）
【出願日】平成２２年２月１０日（２０１０．２．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願日】平成２２年２月１０日（２０１０．２．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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