基板上にチップを移動する方法
【課題】本発明の課題は、部品がウエハ上に移動されることができる新規な方法を見出すことである。
【解決手段】本発明は、少なくとも２つの回路のステージの積層体を形成する方法であって、各々のステージが、基板と、この基板内または基板上に形成された少なくとも１つの部品（１０、２０）及び金属接続とを含み、前記ステージの組立体が前のステージ上に移動される方法であって、（ａ）弱体化領域（３０）を形成するように、前記部品（１０、２０）の少なくとも一部を介した、移動される前記ステージの基板（２、２５）内におけるイオン注入（２９）と、（ｂ）前記部品の金属接続の形成と、（ｃ）前記前のステージへの、この基板の部分の移動及び組立と、（ｄ）前記弱体化領域（３０）に沿った破砕による、前記基板の移動される部分を薄くする段階と、を含む方法に関連する。
【解決手段】本発明は、少なくとも２つの回路のステージの積層体を形成する方法であって、各々のステージが、基板と、この基板内または基板上に形成された少なくとも１つの部品（１０、２０）及び金属接続とを含み、前記ステージの組立体が前のステージ上に移動される方法であって、（ａ）弱体化領域（３０）を形成するように、前記部品（１０、２０）の少なくとも一部を介した、移動される前記ステージの基板（２、２５）内におけるイオン注入（２９）と、（ｂ）前記部品の金属接続の形成と、（ｃ）前記前のステージへの、この基板の部分の移動及び組立と、（ｄ）前記弱体化領域（３０）に沿った破砕による、前記基板の移動される部分を薄くする段階と、を含む方法に関連する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層半導体回路、及び、このような積層体を製造する技術の分野に関し、特にウエハ上に半導体材料からなる部品またはチップを移動するための技術に関連する。
【背景技術】
【０００２】
回路は、現在２つのタイプの技術、すなわち、ウエハからウエハへの移動を行う技術、及び、ボード上にチップを移動する技術によって積層される。
【０００３】
ウエハからウエハへの移動は、技術的には単純であるが、それは、重大な制限に制約されている：
−移動されるボードにおけるチップは、同一のサイズでなければならず、これは、設計上非常に大きな制約をもたらし、特に、それらを組み立てるために様々な供給者からボードを購入することを不可能にする、
−移動されるチップの効率は、直ぐにこの技術を受け入れ不能にし、例えば、８５％の効率を有するチップ（成熟システム）の場合において、互いの上に５つのボードを移動するための動作は、たった４４％の最終総効率しかもたらさない。
【０００４】
ウエハにチップを移動するための技術は、他の解決方法を提供するが、それは、他の問題を生じさせるますます薄いチップを使用しなければならない。ますます薄いチップを移動する傾向は、
−Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａｓ（“ＴＳＶ”）の相互接続の製造を容易にすること、
−これらのビアの密度を増加させること（所定の形状の比において、それらの深さが低下した場合、その直径も低下され、それによってそれらの繰り返しピッチが減少し、従ってそれらの密度が増加する）、
−標準的なリソグラフィ装置を用いて薄くされたチップを用いた位置合わせを可能にすること、
−チップ間の再平坦化動作を容易にすること（この場合、これは、表面上にチップを移動した後に再び表面を平面にすることからなる段階である）、
に対する要望によって説明される。
【０００５】
現在処理されることができる最も薄いチップは、５０μｍのオーダーの厚さである。この厚さは、一時的な移動ハンドルを用いることによってさらに低減することができ；犠牲的なハンドルは、薄くされる回路の活性表面に結合され、このハンドルの役割は、薄くされるウエハ（それは、通常シリコンウエハである）における機械的支持として作用することである。移動される回路の受動表面が薄くされると、このチップは切断され、次いで結合される。この次の段階は、各々のチップを堅くさせるハンドルのピースを取り除くことである。
【０００６】
現在、ハンドルを一次的に結合／分解するための２つの技術がある：
−除去可能な結合であると言われている、セパレータ（例えばブレード）を挿入することによるハンドルの機械的除去を伴う分子又は直接結合。その主たる欠点は、各々のチップのハンドルが、個々に分離されなければならないという事実による；例えば、もし１×１ｃｍ２のチップが３００ｍｍの直径のウエハに１．５ｃｍのピッチで移動される場合、約３１０のチップが、ウエハ毎に個々に分離されなければならず、これは許容不能である。
−しばしば機械的に支援される（せん断される）、熱処理により一時的なハンドルの分解を用いた“樹脂”タイプの結合。この困難性は、個々の機械的な動作及び結合樹脂残留物の管理の両方による。
【０００７】
さらに、薄いボードに使用される破砕技術は、それでも十分ではない５から１０μｍまでの薄くされたチップ厚さをもたらす薄膜化において、最良の場合に＋／−１μｍの厚さの変化を導入する。このような厚さ変化は、密度を制限し、コストを増加させるビアのスーパーエッチングを必要とし、製造及び後の平坦化の正確性を制限する。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従って、生じる課題は、特に部品ステージを積層するために、部品がウエハ上に移動されることができる新規な方法を見出すことである。
【課題を解決するための手段】
【０００９】
従って、本発明は、少なくとも２つの回路のステージまたはレベルの積層体を形成する方法であって、各々のステージが、基板と、この基板内または基板上に形成された、例えばトランジスタタイプの少なくとも１つの部品及び金属接続とを含み、前記ステージの１つの組立体が前のステージ上に移動される方法であって、（ａ）この基板の前記部品の下に弱体化領域を形成するように、注入表面であると考えられるこの基板の表面を介した、及び、前記部品の少なくとも一部を介した、移動される前記ステージの基板内におけるイオン注入と、（ｂ）これらの部品を他の部品、特に前記前のステージの１つ又はそれ以上の部品に接続するための及び／又は互いの間のこの基板内の前記部品の金属接続の形成と、（ｃ）その注入表面を介した前記前のステージへの、部品又は部品群を含むこの基板の一部または部分の組立と、（ｄ）前記弱体化領域における破砕による、前記基板の移動される部分を薄くする熱処理段階と、を含む方法に関連する。
【００１０】
前記金属接続を形成する（段階ｂ）前の注入（段階ａ）は、前記接続が形成するスクリーン効果を避け、十分な注入深さを達成する。それは、この破砕を得るために適用される熱負荷を最小化することによって後続の破砕を保証することができる。
【００１１】
本発明によれば、移動される前記ステージまたはレベルの基板内の部品のいくつかは、前記注入段階前に形成され、一方、同一基板内の金属接続がこの注入段階後に生成される。最後に、部品を備えるこの注入された基板は、前記前のステージに移動され、薄くされる。
【００１２】
前記注入は、前記基板全体にわたって均一に行われ、又は、マスクされた方式で行われ得る。例えば、それは、移動される前記ステージの基板の表面下に１．５μｍから２．５μｍの深さに対して行われ得る。
【００１３】
段階（ｃ）は、移動され組み立てられるこの基板の部分を個別化する基板切断段階の前に行われ得る。
【００１４】
段階（ｂ）は、例えば７つのレベルである一連の金属レベルの製造を含み、これらの金属レベルの各々の製造は、約１０から１２分間の期間にわたって約４００℃の温度を有する熱負荷を使用し（すなわち、７つの金属レベルに対する総負荷は、１時間３０分にわたって約４００℃に等しい）、段階（ｄ）の破砕における熱負荷は、約２時間の期間にわたって約４５０℃の温度である。これは、シリコン基板であって、数１０１６から数１０１７イオン／ｃｍ２、有利には、５×１０１６から１０１７イオン／ｃｍ２、好ましくは、７×１０１６から９×１０１６イオン／ｃｍ２の範囲内の幾つかの水素注入条件における場合である。
【００１５】
段階（ｂ）における熱負荷は、注入によって引き起こされる弱体化を増加させることができ、弱体化領域に沿った破砕を得るために必要な総熱負荷の約８５％から９０％に相当する。
【００１６】
段階（ｃ）は、２つのＳｉＯ２／ＳｉＯ２又は酸化物／酸化物の誘電体層間の結合、または、局所的な金属−金属結合（金属が、表面全体にわたって存在せず、通常接続パッドにのみ存在する）を含み得る。
【００１７】
移動される前記ステージの部品及び場合によっては前のステージの部品は、例えばＣＭＯＳトランジスタである、１つ又はそれ以上のトランジスタであり得る。
【００１８】
次いで、前記注入段階（ａ）は、前記基板を覆う誘電体を平坦化した後であって前記トランジスタのソース、ドレイン及びゲートのビア（またはプラグ）のリソグラフィの前に行われ得る。
【００１９】
形成される前記積層体は、ｎ個のステージ（ｎ≧２）を含み、従って、段階（ａ）から（ｄ）は、ｎ個のステージのこの積層体が得られるまで繰り返され得る。例えば、一例によれば、５≦ｎ≦１１であり、例えばｎ＝７である。
【００２０】
この場合、前記前のステージに誘電体を堆積する段階、及び、この方法を繰り返す前にこの誘電体を平坦化する段階が含まれ得る（例えば、段階（ｄ）の直後又は後に）。
【００２１】
前記前のステージにおける１つ又は幾つかの相互接続レベルは、この方法を繰り返す前に行われ得る。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明による方法の段階を示す。
【図２Ａ】図２Ａは、本発明による方法の段階を行う方法の例を示す。
【図２Ｂ】図２Ｂは、本発明による方法の段階を行う方法の例を示す。
【図２Ｃ】図２Ｃは、本発明による方法の段階を行う方法の例を示す。
【図２Ｄ】図２Ｄは、本発明による方法の段階を行う方法の例を示す。
【図２Ｅ】図２Ｅは、本発明による方法の段階を行う方法の例を示す。
【図２Ｆ】図２Ｆは、本発明による方法の段階を行う方法の例を示す。
【図２Ｇ】図２Ｇは、本発明による方法の段階を行う方法の例を示す。
【図２Ｈ】図２Ｈは、本発明による方法の段階を行う方法の例を示す。
【図３Ａ】図３Ａは、注入前のＭＯＳＦＥＴの断面図を示す。
【図３Ｂ】図３Ｂは、注入前のＭＯＳＦＥＴの断面図を示す。
【図３Ｃ】図３Ｃは、注入後のＭＯＳＦＥＴの断面図を示す。
【図３Ｄ】図３Ｄは、図３Ａ及び図３Ｂにおける部分平面の位置を特定する上面図を示す。
【図４Ａ】１／ｋＴ、ｌｎ（１／ｔ）座標におけるバブリング及び破砕曲線を示す。
【図４Ｂ】１／ｋＴ、ｌｎ（１／ｔ）座標におけるバブリング及び破砕曲線を示す。
【図５】図５は、本発明による方法における時間の関数として温度の変化及び破砕を表す図を示す。
【発明を実施するための形態】
【００２３】
図１は、本発明による方法の段階を示す。
【００２４】
これらの段階の各々は、図２Ａから図２Ｈを繋ぐ単純な例の枠組み内でより詳細な形式で示される。図２Ａから図２Ｈにおけるこの例は、図１に沿って記載され、理解を容易にするために意図的に単純化されるだろう。
【００２５】
この記載は、ＣＭＯＳ部品の製造に関連する。
【００２６】
第１段階（Ｓ１）において、ゲート１２、２２、ドーピングによって形成されたドレイン及びソースをそれぞれ備える複数のＣＭＯＳ部品１０、２０は、例えばシリコンである半導体材料で作られる基板２内又は基板２上に形成され、次いで、ドレインシリサイド１４、２４及びソースシリサイド１６、２６はそれぞれ、前記ドレイン及び前記ソースの上部に形成される（図２Ａ）。例えば、これらのシリサイドの各々は、Ｐｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｔｉシリサイドなどから作られる。図２Ａは、トランジスタ絶縁酸化物１５（ＳＴＩ酸化物）も示す。誘電体２５（ＰＭＤすなわち“Ｐｒｅ Ｍｅｔａｌ Ｄｅｐｏｓｉｔｉｏｎ”と呼ばれる）が形成され、この組立体上で平坦化される。このタイプのＣＭＯＳ構造は、より詳細に図３Ａ及び図３Ｂに記載される。
【００２７】
すなわち、図２Ａは、ドレイン及びソースシリサイドの形成並びに平坦化層２５の堆積の後に“高温”段階（４００℃を超える温度で実行される）が停止される、ＣＭＯＳウエハ２を実際に示す。次いで、ウエハ上の起伏は、基本的に一組のゲート１２、２２、ドレイン１４、２４、及び、ソース１６、２６から構成される。
【００２８】
誘電体２５を平坦化した後であって、ソース、ドレイン及びゲートのコンタクトパッドのリソグラフィの前に、単独で、又は、例えばヘリウムなどの他の種との共注入（Ｓ２）で、例えば水素であるガス種２９の注入が行われる（図２Ｂ）。その後、図３Ａから３Ｃを参照して、どのようにして基板２内または基板２上に既に形成されたパターン又は要素が、既に形成されたパターン、要素又は部品１０、２０の下であって、このウエハ又はこの基板内における均一な注入を行うための障害物を形成しないかを記載する。次いで、行われる注入は、良好な条件下で破砕を行うために使用することができる弱体化領域３０を定義する。
【００２９】
例えば、シリコン基板におけるイオン注入において、１０１６または数１０１６イオン／ｃｍ２から１０１７または数１０１７イオン／ｃｍ２、例えば５×１０１７イオン／ｃｍ２、有利には、５×１０１６イオン／ｃｍ２から１０１７イオン／ｃｍ２、好ましくは、７×１０１６イオン／ｃｍ２から９×１０１６イオン／ｃｍ２の投与量で水素を注入することを選択することができる。注入エネルギーは、一般的には３００ｋｅＶ未満、例えば３０から２００ｋｅＶである。
【００３０】
この注入または共注入の結果は、弱体化領域３０の形成によって図２Ｂに示される。この領域は、それがウエハ全体に延長し、注入がウエハ全体にわたって均一に行われるという意味において連続である。この領域は、この基板を２つの部分、弱体化領域３０の下の部分２”と、この弱体化領域３０と部品１０、２０などとの間の部分２’に分離する。
【００３１】
変形例として、水素注入に影響を受け易い領域を保護するために、例えばＭＯＳＦＥＴトランジスタのゲート１２、２２を保護するために、マスキングレベルを形成することが可能である。次いで、文献ＦＲ２７５８９０７に記載された技術が使用され得る。不連続の弱体化領域３０が得られる、この注入又は共注入の結果は、図２Ｃに示されるが、２つの近接する弱体化領域３０１、３０２間の距離は、後に行われる破砕の品質を低下させないだろう。
【００３２】
次の段階中（段階Ｓ３）、方法の“最終段階”は、シリコン基板の場合、例えば４００℃未満の低温で行われ、プラグ、すなわちソース、ドレイン及びゲートコンタクトパッドが形成される。これらのパッドは、例えばリソグラフィ及びエッチング、及び、導電層の、例えば、Ｔｉ／ＴｉＮ／ＷまたはＴａ／ＴａＮ／Ｗ積層体をもたらす、Ｔｉ、ＴｉＮ、Ｗ、又は、Ｔａ、ＴａＮ、Ｗの連続的な堆積によって形成される。次の段階は、堆積された過剰な材料を除去するものである（例えば、ＰＭＤ絶縁体２５で停止する化学機械的研磨ＣＭＰによって）。
【００３３】
また、金属接続４０（例えば、Ａｌ、ＡｌＣｕまたはＣｕ）の水平トラック（基板のｘｙ平面に略平行）は、予め形成された要素１２、２２、１４、２４、１６、２６の上に形成される（図２Ｄ）。また、ビア４０’（垂直トラック）は、基板のｘｙ平面に垂直なｚ軸に略沿って形成される。これらの金属接続は、既に形成された部品１０、２０または要素を互いに接続し、又は後に他の部品と接続するために使用される。
【００３４】
次いで、使用される熱負荷が、弱体化領域３０、３０ｉに破砕、又は、次の組立体の品質を低下させる表面変形をもたらなさいように、使用される熱負荷は、十分に制限される。
【００３５】
次いで、このように形成されたチップは、試験され、切断され得る（段階Ｓ４）：作動するチップのみが次の組立段階用に選択される。
【００３６】
次いで、選択され切断された各々のチップは、例えばボンディングによってホスト基板上に組み立てられる（段階Ｓ５）。このホスト基板（この方法が繰り返される場合、前の積層ステージ）は、詳細に記載されないが、それは、基板２１上の部品１０１、２０１及び絶縁層２５１内に金属接続４０１を備え得る（図２Ｅ）。誘電体２５の自由表面２５’は、ホスト基板の表面に、次いで、この方法が繰り返される場合、より正確に前のステージの誘電体層２５１に組み立てられるだろう。図２Ｅに示される場合、ボンディングは、例えば２つの親水性表面間の分子結合によって２つの誘電層（例えば、ＳｉＯ２）間で行われる。これを達成するために、これらの表面は、それらが接触される前に、化学洗浄、ＣＭＰ、プラズマ活性化、オゾンＵＶ処理技術の１つ又はそれ以上を用いて下処理された。参照符号２７は、結合界面を示す。
【００３７】
変形例として、絶縁表面２５、２５１が金属膜（例えば銅）によって覆われる場合、金属−金属（使用される例では銅−銅）結合が形成され得る。ＩＣＴＣ ０８における“三次元集積における銅の直接結合”というタイトルのＰ．Ｇｕｅｇｕｅｎらよる文献（Ｐ．Ｇｕｅｇｕｅｎ ｅｔ ａｌ ｅｎｔｉｔｌｅｄ “ｃｏｐｐｅｒ ｄｉｒｅｃｔ ｂｏｎｄｉｎｇ ｆｏｒ ３Ｄ ｉｎｔｅｇｒａｔｉｏｎ”， ＩＣＴＣ ０８）は、このような結合の形成の方法の詳細に関して参照され得る。図２Ｅは、コンタクトパッドタイプ（ビアではない）のＣｕ／Ｃｕタイプのコンタクト領域２９、２９’も示す。ｘｙ平面における各々のパッドのコンタクト領域は、ビアのコンタクト領域より非常に大きく、それは、良好な接触をもたらし得る。
【００３８】
一変形例は、幾つかの材料から構成される異なる表面を共に結合すること（例えば、酸化物及び銅材料）、または、トポロジーを有する表面を結合することである。
【００３９】
あらゆる適切な技術は、例えば、所謂“ピックアンドプレース”またはセルフアライン技術によってホスト基板にチップを位置させるために使用することができる。
【００４０】
チップは、チップ毎に又はチップ群によってホスト基板に移動され得る。図２Ｅは、ホスト基板に組み立てられたチップを示し、それ自体が本発明による方法によって得られるものである。
【００４１】
チップがホスト基板に配置されていると、破砕熱処理段階（段階Ｓ６）は、弱体化領域に沿って各々のチップを破砕する低温で行われる。この熱処理は、例えばセパレータを挿入し、又は、破砕を加速することができるあらゆる他の技術を用いることによる機械的な歪みによって支援される。
【００４２】
この破砕動作は、好ましくは以下に記載の熱負荷条件下で行われるだろう。
【００４３】
使用されるこの破砕技術は、“Ｓｍａｒｔ Ｃｕｔ（登録商標）”という用語で知られ、それは、例えば“Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆ Ｈｉｇｈ Ｓｐｅｅｄ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｓｙｓｔｅｍｓ， Ｖｏｌ． １０， Ｎｏ．１（２０００）， ｐ．１３１−１４６”で公開された“Ａ．Ｊ． Ａｕｂｅｒｔｏｎ−Ｈｅｒｖｅ ｅｔ ａｌ “Ｗｈｙ ｃａｎ Ｓｍａｒｔ−Ｃｕｔ ｃｈａｎｇｅ ｔｈｅ ｆｕｔｕｒｅ ｏｆ ｔｈｅ ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ””に記載されている。
【００４４】
図２Ｆは、破砕後における、移されたチップの状態を示す。初期基板２の部分２’は、部品１０、２０に固定されたままである。
【００４５】
次いで、破砕によって自由にされた表面において平坦化段階を行うことができる（段階Ｓ７）。例えば酸化物である層２００が堆積され（図２Ｇ）、次いで、補足として又は一変形例として、新規表面２００’を形成するために平坦化が行われ得る。
【００４６】
次いで、ビア４００、４００’は、表面２００’と、移動が丁度行われたホスト基板の部品、又は、移動された基板の移動されたチップまたは部分の部品との間の接続を達成するために形成され得る（図２Ｈ）。
【００４７】
特に補足的な又はより複雑な接続を形成するために１つ又は幾つかの金属レベルも形成され得る。
【００４８】
これらの段階は、要求される積層を得るために必要なだけ多く繰り返され得る。例えば、前の段階の終わりに得られる基板（図２Ｈ）が使用され、最初に、チップ移動動作が図２Ｆ及びその後の図の他の段階が続く図２Ｅに示されるように行われ、特に現在移動されるチップの基板の弱体化領域の破砕が行われる。
【００４９】
図３Ａ及び図３Ｂは、上記のイオン注入段階前におけるＭＯＥＦＥＴ構造をより詳細に示し、図３Ａは、ＭＯＳＦＥＴの活性領域の断面図であり、一方、図３Ｂは、ゲートパッドにおける断面である。図３Ｄは、図３Ａ及び図３Ｂの部分平面ＰＡ及びＰＢが示される上面図を示す。
【００５０】
これらの図で使用される参照符号は、上記で既に使用されたものと同一である。ソース１６及びドレイン１４は、より正確に示され得る。符号１５は、トランジスタの絶縁酸化物（ＳＴＩ酸化物）を再び示す。符号１３は、例えばＳｉ３Ｎ４からなるスペーサを示す。
【００５１】
一般的に、例えばシリコン酸化物及び／又はＰＳＧからなる誘電層２５（ＰＭＤ）は、約４００ｎｍの厚さであり、ポリシリコンゲート１２の最大厚さは、約１００ｎｍであり、ソース及びドレインシリサイドの最大厚さは、約２０ｎｍである。
【００５２】
発明者は、破砕が修正されないように、その部品が、注入段階中に大きなスクリーンを形成せず、注入プロファイルが、注入が行われる領域の均一性の欠如にかかわらず大幅に阻害されないことを実現した。それどころか、その全ての金属レベル（技術の完成度に依存して同時に５から１１、典型的には７）を有する出来上がったＣＭＯＳ回路は、ＭＯＳＦＥＴの下（典型的には表面の下の少なくとも２００ｎｍ）の破砕と適合する金属レベルを用いた弱体化注入を行うために十分ではない。次いで、注入イオンがＭＯＳＦＥＴレベル以下のレベルにおいて基板２のシリコンに達する前にそれらが（この場合、水素であるが、あらゆる他の元素においても同じ問題が生じる）停止されるように、様々な金属化レベルの蓄積された厚さは、約数μｍである。従って、ＭＯＳＦＥＴにおける破砕は不可能である。
【００５３】
発明者は、水素注入を停止するための銅の容量を示すために、固体の銅における非常に高エネルギー（２５０ｋｅＶ）の注入の、ＳＲＩＭと呼ばれる原子モンテカルロタイプシュミレーション（それは、様々な積層レベルと関係する銅の挙動に対応する）を行った。彼らは、銅の表面下に２μｍのオーダーのＲｐ値（注入深さ又は“投影飛程”）を見出した。従って、水素注入が、全ての金属化レベルが存在する、すなわち、数ミクロンの蓄積された厚さを有する、停止されたＣＭＯＳウエハにおいて行われた場合、水素イオンは、それらがシリコンに達する前に停止される。
【００５４】
図３Ｃは、弱体化領域３０の形成後における、図３Ａと同一の断面を示す。この図は、イオンの軌道における金属の欠如が、Ｒｐを十分に深く、典型的には基板２の表面の下の２μｍより若干大きくあり得る深さであって注入エネルギーに比例する深さに位置させる手段を提供することを示す。例えば、この注入は、移動されるステージの基板２の表面の下の１μｍまたは１．５μｍから２．５μｍまたは３μｍの間の深さで行われる。
【００５５】
使用される総熱負荷に関して、発明者は、本発明によれば、それが、結合段階前の熱負荷に対応する第１の熱負荷（図４Ａの領域Ａ）であって、この負荷が、結合と適合しないあらゆる表面変形を誘発しない（この熱負荷は、金属レベルの熱負荷に等しいかそのｎ倍であり、ここで、ｎは、金属レベルの数である）第１の熱負荷と、前の段階Ｓ１からＳ５中に得られる全ての構造体の完全性に関係する段階Ｓ６において破砕が誘発される熱負荷に対応する第２の負荷（図４Ａの領域Ｂ）と、を含むものであることを示すことができている。第１の負荷の温度は、約１時間３０分にわたり約４００℃であり（７つの金属レベルにおいて、それは、回路の３Ｄ積層の場合に完全に適合できる）、第２の負荷における温度は、約２時間にわたって約４５０℃に等しい（熱結合負荷が無視できない場合、この負荷は、熱結合負荷の関数として適合され得る）。
【００５６】
この熱負荷範囲は、事前のバブリングなしで使用される材料によって受け入れ可能な
条件下で破砕を形成する手段を提供する。それは、示された温度及び期間の値によって厳格に制限されない。
【００５７】
図４Ａ及び図４Ｂは、記載された問題がどのようにして解決されるかを理解するのに役立つ。
【００５８】
これらの図において、曲線Ｉｂ及びＩｆはそれぞれ、本発明によって用意され、例えば水素などのガス種が注入された、図２Ｃに示されるような基板試料におけるバブリング曲線及び破砕曲線である。バブリング（曲線Ｉｂ）は、注入よって弱体化された領域内に成長するマイクロキャビティの重要な成熟に相当する。この表面は、これらのキャビティに沿って一直線の又はこれらのキャビティ上における十分な硬化の欠如で変形し、この変形は、次の分子結合に不適合になり得る。
【００５９】
補強剤（結合によって加えられる）が十分に効果的である場合、このメカニズムによって破砕が生じる（曲線Ｉｆ）。
【００６０】
バブリング及び／又は破砕現象は、以下のタイプのアレニウス則によって支配される。
１／ｔ＝Ａ×ｅｘｐ（−Ｅａ／ｋＴ）
ここで、
ｔ＝破砕またはバブリング時間、
Ａ＝前指数項、時間の逆数と同次、
Ｅａ＝ｅＶにおける活性化エネルギー、
ｋ＝ボルツマン定数、
Ｔ＝Ｋにおける絶対温度。
【００６１】
Ｅａ及びＡは、アレニウス破砕則のパラメータであり、Ｅａ’及びＡ’は、アレニウスバブリング則のパラメータである。
【００６２】
従って、これらの２つの曲線は、座標面に表される直線（１／ｋＴ、ｌｎ（１／ｔ））であり、ここで、ｔは、期間、Ｔは、Ｋにおける絶対温度である。
【００６３】
図４Ａにおいて、これらの２つの直線は、それらが３つの領域に分かれる平面を分離する。
−具体的には比較的弱い熱負荷状態に対応する、言い換えると、他の２つの領域より短い期間と低い温度とを有する所謂“非バブリング”領域Ａ、
−比較的高い熱負荷状態に対応する、言い換えると、他の領域より高い温度と若干長い期間とを有する所謂“破砕”領域Ｂ、
−バブリング現象（キャビティの熟成）が生じる２つの曲線の間の中間領域Ｃ。
【００６４】
注入深さ（従って注入エネルギー）が増加するのに伴って、曲線Ｉｂは、曲線Ｉｆに近づいてくる。
【００６５】
結合（段階Ｓ５）に先立つ段階の熱負荷は、弱体化領域における破砕及び結合に不適合な表面変形の出現を避けるために領域Ａに位置する。
【００６６】
この熱破砕負荷は、破砕を可能にするために領域Ｂに位置する。
【００６７】
本発明との関連で起り得る熱負荷の点（Ｔ、ｔ）を位置合わせするために、７つのレベルまでの金属接続を備える積層体における６５ｎｍ技術を用いた周知の製造方法の熱負荷を同定するための試みが行われた。
【００６８】
各々のレベルで使用される技術的な順序は、略以下の通りであり、各々の段階における熱負荷、温度及び期間に言及する。
−誘電体の堆積：典型的には０．４μｍのＳｉＯＣ；熱負荷＝３８０℃−４分間、
−ポロゲンを自由にするための焼鈍し；熱負荷＝４００℃−１０分間、
−ラインのリソグラフフィ／誘電体の部分的なエッチング／樹脂の除去；熱負荷なし、
−ビアのリソグラフィ及び誘電体の部分的なエッチング、次いで、樹脂の除去；熱負荷なし、
−障壁（典型的にはＴａＮ、ＰＶＤ）及び銅を堆積する；熱負荷なし、
−銅を焼鈍しする；熱負荷＝２５０℃−２分間、
−銅の化学機械的研磨；熱負荷なし。
【００６９】
全てのこれらの熱負荷を組み合わせることによって、７つの金属レベルを有する本発明による方法の等価熱負荷がおおよそ（４００℃、１時間３０分）＝（Ｔ１、ｔ１）（それは、各々の金属レベルにおいて１０から１２分間にわたった約４００℃である）であることを予想することができる。この熱負荷は、直接結合に適合しないあらゆる表面変形も生じないに違いない。図４Ｂにおける点Ｐ１は、これらの段階における起こり得る熱負荷に相当する。
【００７０】
許容できる最大の熱負荷は、それ自体の構造によって与えられる。特に、安定なニッケルシリサイドが約４５０℃の温度で形成されることに注意されたい。このシリサイドは、約５５０℃で０．５時間安定である。このシリサイドの安定性は、フッ化物が注入され、少量の白金が加えられた場合、０．５時間にわって６５０℃まで増加される。
【００７１】
さらに、プロゲン（ＳｉＯＣタイプの絶縁体）において許容される最大の熱負荷は、約（４５０℃、２時間）である。
【００７２】
（４５０℃、２時間）の最大の熱負荷は、繰り返されるべきである。図４Ｂにおける点Ｐ２は、このような負荷に相当する。
【００７３】
本発明による方法の動作点は、好ましくは以下の基準を満足する（これらの式は、上に既に紹介されたものと同一である）：
−点Ｐ１において、１／ｔ１＞Ａ’×ｅｘｐ（−Ｅａ’／ｋＴ１）：金属接続４０の形成中に、後続の結合に有害であろうバブリングを生じることないキャビティ成熟条件（図２Ｄ）、
−点Ｐ２において、１／ｔ２＜Ａ×ｅｘｐ（−Ｅａ／ｋＴ２）：チップの金属接続４０において、段階Ｓ１からＳ５に関して許容可能な熱負荷を有する破砕条件。
【００７４】
上述の温度および期間の条件（Ｔ１、ｔ１）、（Ｔ２、ｔ２）は、これらの不等式を満足し；従って、図４Ｂは、結合に不適合であろう破砕及びバブリングなしの処理段階及び破砕段階の連鎖に対応すること熱負荷（Ｔ１、ｔ１）及び熱負荷（Ｔ２、ｔ２）を示す。
【００７５】
本発明の例示的な実施形態が与えられ、この例は、時間の関数として温度の変化（曲線Ｉ、左側の縦軸）、第２に時間の関数としてａ％の弱体化の割合（曲線ＩＩ、右側の縦軸）を示す図５に示される。
【００７６】
図２Ａに示されるような構造体から出発して、第１段階（図２Ｂ）は、８×１０−１６イオン／ｃｍ２の投与量を有する、２１０ｋｅＶのエネルギーでの水素注入である。
【００７７】
金属レベルの熱処理（図２Ｄの段階）は、図５に示されるように、４００℃−１時間３０分の熱負荷と等しい熱負荷で行われる。この熱処理は、図５において、水平ラインＦ０，１によって示されるように１０％のオーダーの弱体化を引き起こす。この熱負荷は、破砕を得るために必要な熱負荷の１０％に相当し；例えば、結合がその間に行われる場合、この温度において破砕を得るためにこの温度において必要であろう時間の１０％に相当する。このような弱体化は、その注入エネルギー（すなわち、弱体化領域３０の深さ）のためにバブリングを生じさせない。従って、それは、本発明による方法及び特に後続の直接（分子）結合に適合するままである（図２Ｅの段階）。
【００７８】
（４５０℃、１時間３０分）のオーダーの熱負荷を有する結合の後における追加の熱処理が破砕を引き起こす。この熱負荷は、金属レベルを有するＣＭＯＳ構造体における許容可能な熱処理に適合する。弱体化点が４５０℃における１時間３０分後に１００％に達するので、この第２の熱処理は、図５の直線Ｆ１によって示される弱体化領域における完全な破裂をもたらす。
【００７９】
次いで、この温度は、その周囲の値まで戻される。
【符号の説明】
【００８０】
２ 基板
２１ ステージ
１０ ＣＭＯＳ部品
１２ ゲート
１３ スペーサ
１４ ドレインシリサイド
１５ トランジスタ絶縁酸化物
１６ ソースシリサイド
２０ ＣＭＯＳ部品
２２ ゲート
２４ ドレインシリサイド
２５ 誘電体
２６ ソースシリサイド
２７ 結合界面
２９ イオン注入
３０ 弱体化領域
４０ 金属接続
２００ 酸化物層
４００ ビア
【技術分野】
【０００１】
本発明は、積層半導体回路、及び、このような積層体を製造する技術の分野に関し、特にウエハ上に半導体材料からなる部品またはチップを移動するための技術に関連する。
【背景技術】
【０００２】
回路は、現在２つのタイプの技術、すなわち、ウエハからウエハへの移動を行う技術、及び、ボード上にチップを移動する技術によって積層される。
【０００３】
ウエハからウエハへの移動は、技術的には単純であるが、それは、重大な制限に制約されている：
−移動されるボードにおけるチップは、同一のサイズでなければならず、これは、設計上非常に大きな制約をもたらし、特に、それらを組み立てるために様々な供給者からボードを購入することを不可能にする、
−移動されるチップの効率は、直ぐにこの技術を受け入れ不能にし、例えば、８５％の効率を有するチップ（成熟システム）の場合において、互いの上に５つのボードを移動するための動作は、たった４４％の最終総効率しかもたらさない。
【０００４】
ウエハにチップを移動するための技術は、他の解決方法を提供するが、それは、他の問題を生じさせるますます薄いチップを使用しなければならない。ますます薄いチップを移動する傾向は、
−Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａｓ（“ＴＳＶ”）の相互接続の製造を容易にすること、
−これらのビアの密度を増加させること（所定の形状の比において、それらの深さが低下した場合、その直径も低下され、それによってそれらの繰り返しピッチが減少し、従ってそれらの密度が増加する）、
−標準的なリソグラフィ装置を用いて薄くされたチップを用いた位置合わせを可能にすること、
−チップ間の再平坦化動作を容易にすること（この場合、これは、表面上にチップを移動した後に再び表面を平面にすることからなる段階である）、
に対する要望によって説明される。
【０００５】
現在処理されることができる最も薄いチップは、５０μｍのオーダーの厚さである。この厚さは、一時的な移動ハンドルを用いることによってさらに低減することができ；犠牲的なハンドルは、薄くされる回路の活性表面に結合され、このハンドルの役割は、薄くされるウエハ（それは、通常シリコンウエハである）における機械的支持として作用することである。移動される回路の受動表面が薄くされると、このチップは切断され、次いで結合される。この次の段階は、各々のチップを堅くさせるハンドルのピースを取り除くことである。
【０００６】
現在、ハンドルを一次的に結合／分解するための２つの技術がある：
−除去可能な結合であると言われている、セパレータ（例えばブレード）を挿入することによるハンドルの機械的除去を伴う分子又は直接結合。その主たる欠点は、各々のチップのハンドルが、個々に分離されなければならないという事実による；例えば、もし１×１ｃｍ２のチップが３００ｍｍの直径のウエハに１．５ｃｍのピッチで移動される場合、約３１０のチップが、ウエハ毎に個々に分離されなければならず、これは許容不能である。
−しばしば機械的に支援される（せん断される）、熱処理により一時的なハンドルの分解を用いた“樹脂”タイプの結合。この困難性は、個々の機械的な動作及び結合樹脂残留物の管理の両方による。
【０００７】
さらに、薄いボードに使用される破砕技術は、それでも十分ではない５から１０μｍまでの薄くされたチップ厚さをもたらす薄膜化において、最良の場合に＋／−１μｍの厚さの変化を導入する。このような厚さ変化は、密度を制限し、コストを増加させるビアのスーパーエッチングを必要とし、製造及び後の平坦化の正確性を制限する。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従って、生じる課題は、特に部品ステージを積層するために、部品がウエハ上に移動されることができる新規な方法を見出すことである。
【課題を解決するための手段】
【０００９】
従って、本発明は、少なくとも２つの回路のステージまたはレベルの積層体を形成する方法であって、各々のステージが、基板と、この基板内または基板上に形成された、例えばトランジスタタイプの少なくとも１つの部品及び金属接続とを含み、前記ステージの１つの組立体が前のステージ上に移動される方法であって、（ａ）この基板の前記部品の下に弱体化領域を形成するように、注入表面であると考えられるこの基板の表面を介した、及び、前記部品の少なくとも一部を介した、移動される前記ステージの基板内におけるイオン注入と、（ｂ）これらの部品を他の部品、特に前記前のステージの１つ又はそれ以上の部品に接続するための及び／又は互いの間のこの基板内の前記部品の金属接続の形成と、（ｃ）その注入表面を介した前記前のステージへの、部品又は部品群を含むこの基板の一部または部分の組立と、（ｄ）前記弱体化領域における破砕による、前記基板の移動される部分を薄くする熱処理段階と、を含む方法に関連する。
【００１０】
前記金属接続を形成する（段階ｂ）前の注入（段階ａ）は、前記接続が形成するスクリーン効果を避け、十分な注入深さを達成する。それは、この破砕を得るために適用される熱負荷を最小化することによって後続の破砕を保証することができる。
【００１１】
本発明によれば、移動される前記ステージまたはレベルの基板内の部品のいくつかは、前記注入段階前に形成され、一方、同一基板内の金属接続がこの注入段階後に生成される。最後に、部品を備えるこの注入された基板は、前記前のステージに移動され、薄くされる。
【００１２】
前記注入は、前記基板全体にわたって均一に行われ、又は、マスクされた方式で行われ得る。例えば、それは、移動される前記ステージの基板の表面下に１．５μｍから２．５μｍの深さに対して行われ得る。
【００１３】
段階（ｃ）は、移動され組み立てられるこの基板の部分を個別化する基板切断段階の前に行われ得る。
【００１４】
段階（ｂ）は、例えば７つのレベルである一連の金属レベルの製造を含み、これらの金属レベルの各々の製造は、約１０から１２分間の期間にわたって約４００℃の温度を有する熱負荷を使用し（すなわち、７つの金属レベルに対する総負荷は、１時間３０分にわたって約４００℃に等しい）、段階（ｄ）の破砕における熱負荷は、約２時間の期間にわたって約４５０℃の温度である。これは、シリコン基板であって、数１０１６から数１０１７イオン／ｃｍ２、有利には、５×１０１６から１０１７イオン／ｃｍ２、好ましくは、７×１０１６から９×１０１６イオン／ｃｍ２の範囲内の幾つかの水素注入条件における場合である。
【００１５】
段階（ｂ）における熱負荷は、注入によって引き起こされる弱体化を増加させることができ、弱体化領域に沿った破砕を得るために必要な総熱負荷の約８５％から９０％に相当する。
【００１６】
段階（ｃ）は、２つのＳｉＯ２／ＳｉＯ２又は酸化物／酸化物の誘電体層間の結合、または、局所的な金属−金属結合（金属が、表面全体にわたって存在せず、通常接続パッドにのみ存在する）を含み得る。
【００１７】
移動される前記ステージの部品及び場合によっては前のステージの部品は、例えばＣＭＯＳトランジスタである、１つ又はそれ以上のトランジスタであり得る。
【００１８】
次いで、前記注入段階（ａ）は、前記基板を覆う誘電体を平坦化した後であって前記トランジスタのソース、ドレイン及びゲートのビア（またはプラグ）のリソグラフィの前に行われ得る。
【００１９】
形成される前記積層体は、ｎ個のステージ（ｎ≧２）を含み、従って、段階（ａ）から（ｄ）は、ｎ個のステージのこの積層体が得られるまで繰り返され得る。例えば、一例によれば、５≦ｎ≦１１であり、例えばｎ＝７である。
【００２０】
この場合、前記前のステージに誘電体を堆積する段階、及び、この方法を繰り返す前にこの誘電体を平坦化する段階が含まれ得る（例えば、段階（ｄ）の直後又は後に）。
【００２１】
前記前のステージにおける１つ又は幾つかの相互接続レベルは、この方法を繰り返す前に行われ得る。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明による方法の段階を示す。
【図２Ａ】図２Ａは、本発明による方法の段階を行う方法の例を示す。
【図２Ｂ】図２Ｂは、本発明による方法の段階を行う方法の例を示す。
【図２Ｃ】図２Ｃは、本発明による方法の段階を行う方法の例を示す。
【図２Ｄ】図２Ｄは、本発明による方法の段階を行う方法の例を示す。
【図２Ｅ】図２Ｅは、本発明による方法の段階を行う方法の例を示す。
【図２Ｆ】図２Ｆは、本発明による方法の段階を行う方法の例を示す。
【図２Ｇ】図２Ｇは、本発明による方法の段階を行う方法の例を示す。
【図２Ｈ】図２Ｈは、本発明による方法の段階を行う方法の例を示す。
【図３Ａ】図３Ａは、注入前のＭＯＳＦＥＴの断面図を示す。
【図３Ｂ】図３Ｂは、注入前のＭＯＳＦＥＴの断面図を示す。
【図３Ｃ】図３Ｃは、注入後のＭＯＳＦＥＴの断面図を示す。
【図３Ｄ】図３Ｄは、図３Ａ及び図３Ｂにおける部分平面の位置を特定する上面図を示す。
【図４Ａ】１／ｋＴ、ｌｎ（１／ｔ）座標におけるバブリング及び破砕曲線を示す。
【図４Ｂ】１／ｋＴ、ｌｎ（１／ｔ）座標におけるバブリング及び破砕曲線を示す。
【図５】図５は、本発明による方法における時間の関数として温度の変化及び破砕を表す図を示す。
【発明を実施するための形態】
【００２３】
図１は、本発明による方法の段階を示す。
【００２４】
これらの段階の各々は、図２Ａから図２Ｈを繋ぐ単純な例の枠組み内でより詳細な形式で示される。図２Ａから図２Ｈにおけるこの例は、図１に沿って記載され、理解を容易にするために意図的に単純化されるだろう。
【００２５】
この記載は、ＣＭＯＳ部品の製造に関連する。
【００２６】
第１段階（Ｓ１）において、ゲート１２、２２、ドーピングによって形成されたドレイン及びソースをそれぞれ備える複数のＣＭＯＳ部品１０、２０は、例えばシリコンである半導体材料で作られる基板２内又は基板２上に形成され、次いで、ドレインシリサイド１４、２４及びソースシリサイド１６、２６はそれぞれ、前記ドレイン及び前記ソースの上部に形成される（図２Ａ）。例えば、これらのシリサイドの各々は、Ｐｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｔｉシリサイドなどから作られる。図２Ａは、トランジスタ絶縁酸化物１５（ＳＴＩ酸化物）も示す。誘電体２５（ＰＭＤすなわち“Ｐｒｅ Ｍｅｔａｌ Ｄｅｐｏｓｉｔｉｏｎ”と呼ばれる）が形成され、この組立体上で平坦化される。このタイプのＣＭＯＳ構造は、より詳細に図３Ａ及び図３Ｂに記載される。
【００２７】
すなわち、図２Ａは、ドレイン及びソースシリサイドの形成並びに平坦化層２５の堆積の後に“高温”段階（４００℃を超える温度で実行される）が停止される、ＣＭＯＳウエハ２を実際に示す。次いで、ウエハ上の起伏は、基本的に一組のゲート１２、２２、ドレイン１４、２４、及び、ソース１６、２６から構成される。
【００２８】
誘電体２５を平坦化した後であって、ソース、ドレイン及びゲートのコンタクトパッドのリソグラフィの前に、単独で、又は、例えばヘリウムなどの他の種との共注入（Ｓ２）で、例えば水素であるガス種２９の注入が行われる（図２Ｂ）。その後、図３Ａから３Ｃを参照して、どのようにして基板２内または基板２上に既に形成されたパターン又は要素が、既に形成されたパターン、要素又は部品１０、２０の下であって、このウエハ又はこの基板内における均一な注入を行うための障害物を形成しないかを記載する。次いで、行われる注入は、良好な条件下で破砕を行うために使用することができる弱体化領域３０を定義する。
【００２９】
例えば、シリコン基板におけるイオン注入において、１０１６または数１０１６イオン／ｃｍ２から１０１７または数１０１７イオン／ｃｍ２、例えば５×１０１７イオン／ｃｍ２、有利には、５×１０１６イオン／ｃｍ２から１０１７イオン／ｃｍ２、好ましくは、７×１０１６イオン／ｃｍ２から９×１０１６イオン／ｃｍ２の投与量で水素を注入することを選択することができる。注入エネルギーは、一般的には３００ｋｅＶ未満、例えば３０から２００ｋｅＶである。
【００３０】
この注入または共注入の結果は、弱体化領域３０の形成によって図２Ｂに示される。この領域は、それがウエハ全体に延長し、注入がウエハ全体にわたって均一に行われるという意味において連続である。この領域は、この基板を２つの部分、弱体化領域３０の下の部分２”と、この弱体化領域３０と部品１０、２０などとの間の部分２’に分離する。
【００３１】
変形例として、水素注入に影響を受け易い領域を保護するために、例えばＭＯＳＦＥＴトランジスタのゲート１２、２２を保護するために、マスキングレベルを形成することが可能である。次いで、文献ＦＲ２７５８９０７に記載された技術が使用され得る。不連続の弱体化領域３０が得られる、この注入又は共注入の結果は、図２Ｃに示されるが、２つの近接する弱体化領域３０１、３０２間の距離は、後に行われる破砕の品質を低下させないだろう。
【００３２】
次の段階中（段階Ｓ３）、方法の“最終段階”は、シリコン基板の場合、例えば４００℃未満の低温で行われ、プラグ、すなわちソース、ドレイン及びゲートコンタクトパッドが形成される。これらのパッドは、例えばリソグラフィ及びエッチング、及び、導電層の、例えば、Ｔｉ／ＴｉＮ／ＷまたはＴａ／ＴａＮ／Ｗ積層体をもたらす、Ｔｉ、ＴｉＮ、Ｗ、又は、Ｔａ、ＴａＮ、Ｗの連続的な堆積によって形成される。次の段階は、堆積された過剰な材料を除去するものである（例えば、ＰＭＤ絶縁体２５で停止する化学機械的研磨ＣＭＰによって）。
【００３３】
また、金属接続４０（例えば、Ａｌ、ＡｌＣｕまたはＣｕ）の水平トラック（基板のｘｙ平面に略平行）は、予め形成された要素１２、２２、１４、２４、１６、２６の上に形成される（図２Ｄ）。また、ビア４０’（垂直トラック）は、基板のｘｙ平面に垂直なｚ軸に略沿って形成される。これらの金属接続は、既に形成された部品１０、２０または要素を互いに接続し、又は後に他の部品と接続するために使用される。
【００３４】
次いで、使用される熱負荷が、弱体化領域３０、３０ｉに破砕、又は、次の組立体の品質を低下させる表面変形をもたらなさいように、使用される熱負荷は、十分に制限される。
【００３５】
次いで、このように形成されたチップは、試験され、切断され得る（段階Ｓ４）：作動するチップのみが次の組立段階用に選択される。
【００３６】
次いで、選択され切断された各々のチップは、例えばボンディングによってホスト基板上に組み立てられる（段階Ｓ５）。このホスト基板（この方法が繰り返される場合、前の積層ステージ）は、詳細に記載されないが、それは、基板２１上の部品１０１、２０１及び絶縁層２５１内に金属接続４０１を備え得る（図２Ｅ）。誘電体２５の自由表面２５’は、ホスト基板の表面に、次いで、この方法が繰り返される場合、より正確に前のステージの誘電体層２５１に組み立てられるだろう。図２Ｅに示される場合、ボンディングは、例えば２つの親水性表面間の分子結合によって２つの誘電層（例えば、ＳｉＯ２）間で行われる。これを達成するために、これらの表面は、それらが接触される前に、化学洗浄、ＣＭＰ、プラズマ活性化、オゾンＵＶ処理技術の１つ又はそれ以上を用いて下処理された。参照符号２７は、結合界面を示す。
【００３７】
変形例として、絶縁表面２５、２５１が金属膜（例えば銅）によって覆われる場合、金属−金属（使用される例では銅−銅）結合が形成され得る。ＩＣＴＣ ０８における“三次元集積における銅の直接結合”というタイトルのＰ．Ｇｕｅｇｕｅｎらよる文献（Ｐ．Ｇｕｅｇｕｅｎ ｅｔ ａｌ ｅｎｔｉｔｌｅｄ “ｃｏｐｐｅｒ ｄｉｒｅｃｔ ｂｏｎｄｉｎｇ ｆｏｒ ３Ｄ ｉｎｔｅｇｒａｔｉｏｎ”， ＩＣＴＣ ０８）は、このような結合の形成の方法の詳細に関して参照され得る。図２Ｅは、コンタクトパッドタイプ（ビアではない）のＣｕ／Ｃｕタイプのコンタクト領域２９、２９’も示す。ｘｙ平面における各々のパッドのコンタクト領域は、ビアのコンタクト領域より非常に大きく、それは、良好な接触をもたらし得る。
【００３８】
一変形例は、幾つかの材料から構成される異なる表面を共に結合すること（例えば、酸化物及び銅材料）、または、トポロジーを有する表面を結合することである。
【００３９】
あらゆる適切な技術は、例えば、所謂“ピックアンドプレース”またはセルフアライン技術によってホスト基板にチップを位置させるために使用することができる。
【００４０】
チップは、チップ毎に又はチップ群によってホスト基板に移動され得る。図２Ｅは、ホスト基板に組み立てられたチップを示し、それ自体が本発明による方法によって得られるものである。
【００４１】
チップがホスト基板に配置されていると、破砕熱処理段階（段階Ｓ６）は、弱体化領域に沿って各々のチップを破砕する低温で行われる。この熱処理は、例えばセパレータを挿入し、又は、破砕を加速することができるあらゆる他の技術を用いることによる機械的な歪みによって支援される。
【００４２】
この破砕動作は、好ましくは以下に記載の熱負荷条件下で行われるだろう。
【００４３】
使用されるこの破砕技術は、“Ｓｍａｒｔ Ｃｕｔ（登録商標）”という用語で知られ、それは、例えば“Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆ Ｈｉｇｈ Ｓｐｅｅｄ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｓｙｓｔｅｍｓ， Ｖｏｌ． １０， Ｎｏ．１（２０００）， ｐ．１３１−１４６”で公開された“Ａ．Ｊ． Ａｕｂｅｒｔｏｎ−Ｈｅｒｖｅ ｅｔ ａｌ “Ｗｈｙ ｃａｎ Ｓｍａｒｔ−Ｃｕｔ ｃｈａｎｇｅ ｔｈｅ ｆｕｔｕｒｅ ｏｆ ｔｈｅ ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ””に記載されている。
【００４４】
図２Ｆは、破砕後における、移されたチップの状態を示す。初期基板２の部分２’は、部品１０、２０に固定されたままである。
【００４５】
次いで、破砕によって自由にされた表面において平坦化段階を行うことができる（段階Ｓ７）。例えば酸化物である層２００が堆積され（図２Ｇ）、次いで、補足として又は一変形例として、新規表面２００’を形成するために平坦化が行われ得る。
【００４６】
次いで、ビア４００、４００’は、表面２００’と、移動が丁度行われたホスト基板の部品、又は、移動された基板の移動されたチップまたは部分の部品との間の接続を達成するために形成され得る（図２Ｈ）。
【００４７】
特に補足的な又はより複雑な接続を形成するために１つ又は幾つかの金属レベルも形成され得る。
【００４８】
これらの段階は、要求される積層を得るために必要なだけ多く繰り返され得る。例えば、前の段階の終わりに得られる基板（図２Ｈ）が使用され、最初に、チップ移動動作が図２Ｆ及びその後の図の他の段階が続く図２Ｅに示されるように行われ、特に現在移動されるチップの基板の弱体化領域の破砕が行われる。
【００４９】
図３Ａ及び図３Ｂは、上記のイオン注入段階前におけるＭＯＥＦＥＴ構造をより詳細に示し、図３Ａは、ＭＯＳＦＥＴの活性領域の断面図であり、一方、図３Ｂは、ゲートパッドにおける断面である。図３Ｄは、図３Ａ及び図３Ｂの部分平面ＰＡ及びＰＢが示される上面図を示す。
【００５０】
これらの図で使用される参照符号は、上記で既に使用されたものと同一である。ソース１６及びドレイン１４は、より正確に示され得る。符号１５は、トランジスタの絶縁酸化物（ＳＴＩ酸化物）を再び示す。符号１３は、例えばＳｉ３Ｎ４からなるスペーサを示す。
【００５１】
一般的に、例えばシリコン酸化物及び／又はＰＳＧからなる誘電層２５（ＰＭＤ）は、約４００ｎｍの厚さであり、ポリシリコンゲート１２の最大厚さは、約１００ｎｍであり、ソース及びドレインシリサイドの最大厚さは、約２０ｎｍである。
【００５２】
発明者は、破砕が修正されないように、その部品が、注入段階中に大きなスクリーンを形成せず、注入プロファイルが、注入が行われる領域の均一性の欠如にかかわらず大幅に阻害されないことを実現した。それどころか、その全ての金属レベル（技術の完成度に依存して同時に５から１１、典型的には７）を有する出来上がったＣＭＯＳ回路は、ＭＯＳＦＥＴの下（典型的には表面の下の少なくとも２００ｎｍ）の破砕と適合する金属レベルを用いた弱体化注入を行うために十分ではない。次いで、注入イオンがＭＯＳＦＥＴレベル以下のレベルにおいて基板２のシリコンに達する前にそれらが（この場合、水素であるが、あらゆる他の元素においても同じ問題が生じる）停止されるように、様々な金属化レベルの蓄積された厚さは、約数μｍである。従って、ＭＯＳＦＥＴにおける破砕は不可能である。
【００５３】
発明者は、水素注入を停止するための銅の容量を示すために、固体の銅における非常に高エネルギー（２５０ｋｅＶ）の注入の、ＳＲＩＭと呼ばれる原子モンテカルロタイプシュミレーション（それは、様々な積層レベルと関係する銅の挙動に対応する）を行った。彼らは、銅の表面下に２μｍのオーダーのＲｐ値（注入深さ又は“投影飛程”）を見出した。従って、水素注入が、全ての金属化レベルが存在する、すなわち、数ミクロンの蓄積された厚さを有する、停止されたＣＭＯＳウエハにおいて行われた場合、水素イオンは、それらがシリコンに達する前に停止される。
【００５４】
図３Ｃは、弱体化領域３０の形成後における、図３Ａと同一の断面を示す。この図は、イオンの軌道における金属の欠如が、Ｒｐを十分に深く、典型的には基板２の表面の下の２μｍより若干大きくあり得る深さであって注入エネルギーに比例する深さに位置させる手段を提供することを示す。例えば、この注入は、移動されるステージの基板２の表面の下の１μｍまたは１．５μｍから２．５μｍまたは３μｍの間の深さで行われる。
【００５５】
使用される総熱負荷に関して、発明者は、本発明によれば、それが、結合段階前の熱負荷に対応する第１の熱負荷（図４Ａの領域Ａ）であって、この負荷が、結合と適合しないあらゆる表面変形を誘発しない（この熱負荷は、金属レベルの熱負荷に等しいかそのｎ倍であり、ここで、ｎは、金属レベルの数である）第１の熱負荷と、前の段階Ｓ１からＳ５中に得られる全ての構造体の完全性に関係する段階Ｓ６において破砕が誘発される熱負荷に対応する第２の負荷（図４Ａの領域Ｂ）と、を含むものであることを示すことができている。第１の負荷の温度は、約１時間３０分にわたり約４００℃であり（７つの金属レベルにおいて、それは、回路の３Ｄ積層の場合に完全に適合できる）、第２の負荷における温度は、約２時間にわたって約４５０℃に等しい（熱結合負荷が無視できない場合、この負荷は、熱結合負荷の関数として適合され得る）。
【００５６】
この熱負荷範囲は、事前のバブリングなしで使用される材料によって受け入れ可能な
条件下で破砕を形成する手段を提供する。それは、示された温度及び期間の値によって厳格に制限されない。
【００５７】
図４Ａ及び図４Ｂは、記載された問題がどのようにして解決されるかを理解するのに役立つ。
【００５８】
これらの図において、曲線Ｉｂ及びＩｆはそれぞれ、本発明によって用意され、例えば水素などのガス種が注入された、図２Ｃに示されるような基板試料におけるバブリング曲線及び破砕曲線である。バブリング（曲線Ｉｂ）は、注入よって弱体化された領域内に成長するマイクロキャビティの重要な成熟に相当する。この表面は、これらのキャビティに沿って一直線の又はこれらのキャビティ上における十分な硬化の欠如で変形し、この変形は、次の分子結合に不適合になり得る。
【００５９】
補強剤（結合によって加えられる）が十分に効果的である場合、このメカニズムによって破砕が生じる（曲線Ｉｆ）。
【００６０】
バブリング及び／又は破砕現象は、以下のタイプのアレニウス則によって支配される。
１／ｔ＝Ａ×ｅｘｐ（−Ｅａ／ｋＴ）
ここで、
ｔ＝破砕またはバブリング時間、
Ａ＝前指数項、時間の逆数と同次、
Ｅａ＝ｅＶにおける活性化エネルギー、
ｋ＝ボルツマン定数、
Ｔ＝Ｋにおける絶対温度。
【００６１】
Ｅａ及びＡは、アレニウス破砕則のパラメータであり、Ｅａ’及びＡ’は、アレニウスバブリング則のパラメータである。
【００６２】
従って、これらの２つの曲線は、座標面に表される直線（１／ｋＴ、ｌｎ（１／ｔ））であり、ここで、ｔは、期間、Ｔは、Ｋにおける絶対温度である。
【００６３】
図４Ａにおいて、これらの２つの直線は、それらが３つの領域に分かれる平面を分離する。
−具体的には比較的弱い熱負荷状態に対応する、言い換えると、他の２つの領域より短い期間と低い温度とを有する所謂“非バブリング”領域Ａ、
−比較的高い熱負荷状態に対応する、言い換えると、他の領域より高い温度と若干長い期間とを有する所謂“破砕”領域Ｂ、
−バブリング現象（キャビティの熟成）が生じる２つの曲線の間の中間領域Ｃ。
【００６４】
注入深さ（従って注入エネルギー）が増加するのに伴って、曲線Ｉｂは、曲線Ｉｆに近づいてくる。
【００６５】
結合（段階Ｓ５）に先立つ段階の熱負荷は、弱体化領域における破砕及び結合に不適合な表面変形の出現を避けるために領域Ａに位置する。
【００６６】
この熱破砕負荷は、破砕を可能にするために領域Ｂに位置する。
【００６７】
本発明との関連で起り得る熱負荷の点（Ｔ、ｔ）を位置合わせするために、７つのレベルまでの金属接続を備える積層体における６５ｎｍ技術を用いた周知の製造方法の熱負荷を同定するための試みが行われた。
【００６８】
各々のレベルで使用される技術的な順序は、略以下の通りであり、各々の段階における熱負荷、温度及び期間に言及する。
−誘電体の堆積：典型的には０．４μｍのＳｉＯＣ；熱負荷＝３８０℃−４分間、
−ポロゲンを自由にするための焼鈍し；熱負荷＝４００℃−１０分間、
−ラインのリソグラフフィ／誘電体の部分的なエッチング／樹脂の除去；熱負荷なし、
−ビアのリソグラフィ及び誘電体の部分的なエッチング、次いで、樹脂の除去；熱負荷なし、
−障壁（典型的にはＴａＮ、ＰＶＤ）及び銅を堆積する；熱負荷なし、
−銅を焼鈍しする；熱負荷＝２５０℃−２分間、
−銅の化学機械的研磨；熱負荷なし。
【００６９】
全てのこれらの熱負荷を組み合わせることによって、７つの金属レベルを有する本発明による方法の等価熱負荷がおおよそ（４００℃、１時間３０分）＝（Ｔ１、ｔ１）（それは、各々の金属レベルにおいて１０から１２分間にわたった約４００℃である）であることを予想することができる。この熱負荷は、直接結合に適合しないあらゆる表面変形も生じないに違いない。図４Ｂにおける点Ｐ１は、これらの段階における起こり得る熱負荷に相当する。
【００７０】
許容できる最大の熱負荷は、それ自体の構造によって与えられる。特に、安定なニッケルシリサイドが約４５０℃の温度で形成されることに注意されたい。このシリサイドは、約５５０℃で０．５時間安定である。このシリサイドの安定性は、フッ化物が注入され、少量の白金が加えられた場合、０．５時間にわって６５０℃まで増加される。
【００７１】
さらに、プロゲン（ＳｉＯＣタイプの絶縁体）において許容される最大の熱負荷は、約（４５０℃、２時間）である。
【００７２】
（４５０℃、２時間）の最大の熱負荷は、繰り返されるべきである。図４Ｂにおける点Ｐ２は、このような負荷に相当する。
【００７３】
本発明による方法の動作点は、好ましくは以下の基準を満足する（これらの式は、上に既に紹介されたものと同一である）：
−点Ｐ１において、１／ｔ１＞Ａ’×ｅｘｐ（−Ｅａ’／ｋＴ１）：金属接続４０の形成中に、後続の結合に有害であろうバブリングを生じることないキャビティ成熟条件（図２Ｄ）、
−点Ｐ２において、１／ｔ２＜Ａ×ｅｘｐ（−Ｅａ／ｋＴ２）：チップの金属接続４０において、段階Ｓ１からＳ５に関して許容可能な熱負荷を有する破砕条件。
【００７４】
上述の温度および期間の条件（Ｔ１、ｔ１）、（Ｔ２、ｔ２）は、これらの不等式を満足し；従って、図４Ｂは、結合に不適合であろう破砕及びバブリングなしの処理段階及び破砕段階の連鎖に対応すること熱負荷（Ｔ１、ｔ１）及び熱負荷（Ｔ２、ｔ２）を示す。
【００７５】
本発明の例示的な実施形態が与えられ、この例は、時間の関数として温度の変化（曲線Ｉ、左側の縦軸）、第２に時間の関数としてａ％の弱体化の割合（曲線ＩＩ、右側の縦軸）を示す図５に示される。
【００７６】
図２Ａに示されるような構造体から出発して、第１段階（図２Ｂ）は、８×１０−１６イオン／ｃｍ２の投与量を有する、２１０ｋｅＶのエネルギーでの水素注入である。
【００７７】
金属レベルの熱処理（図２Ｄの段階）は、図５に示されるように、４００℃−１時間３０分の熱負荷と等しい熱負荷で行われる。この熱処理は、図５において、水平ラインＦ０，１によって示されるように１０％のオーダーの弱体化を引き起こす。この熱負荷は、破砕を得るために必要な熱負荷の１０％に相当し；例えば、結合がその間に行われる場合、この温度において破砕を得るためにこの温度において必要であろう時間の１０％に相当する。このような弱体化は、その注入エネルギー（すなわち、弱体化領域３０の深さ）のためにバブリングを生じさせない。従って、それは、本発明による方法及び特に後続の直接（分子）結合に適合するままである（図２Ｅの段階）。
【００７８】
（４５０℃、１時間３０分）のオーダーの熱負荷を有する結合の後における追加の熱処理が破砕を引き起こす。この熱負荷は、金属レベルを有するＣＭＯＳ構造体における許容可能な熱処理に適合する。弱体化点が４５０℃における１時間３０分後に１００％に達するので、この第２の熱処理は、図５の直線Ｆ１によって示される弱体化領域における完全な破裂をもたらす。
【００７９】
次いで、この温度は、その周囲の値まで戻される。
【符号の説明】
【００８０】
２ 基板
２１ ステージ
１０ ＣＭＯＳ部品
１２ ゲート
１３ スペーサ
１４ ドレインシリサイド
１５ トランジスタ絶縁酸化物
１６ ソースシリサイド
２０ ＣＭＯＳ部品
２２ ゲート
２４ ドレインシリサイド
２５ 誘電体
２６ ソースシリサイド
２７ 結合界面
２９ イオン注入
３０ 弱体化領域
４０ 金属接続
２００ 酸化物層
４００ ビア
【特許請求の範囲】
【請求項１】
少なくとも２つの回路のステージの積層体を形成する方法であって、各々のステージが、基板と、この基板内または基板上に形成された少なくとも１つの部品（１０、２０）及び金属接続（４０）とを含み、前記ステージの組立体が前のステージ（２１、２５１）上に移動される方法であって、
（ａ）この基板の前記部品の下に弱体化領域（３０、３０ｉ）を形成するように、注入表面であるこの基板の表面（２５’）を介した、及び、前記部品（１０、２０）の少なくとも一部を介した、移動される前記ステージの基板（２、２５）内におけるイオン注入（２９）と、
（ｂ）これらの部品を他の部品に接続するための及び／又は互いの間のこの基板内の前記部品の金属接続（４０）の形成と、
（ｃ）その注入表面（２５’）を介した前記前のステージ（２１、２５１）への、部品又は部品群を含むこの基板の部分の移動及び組立と、
（ｄ）前記弱体化領域（３０、３０ｉ）に沿った破砕による、前記基板の移動される部分を薄くする段階と、を含む方法。
【請求項２】
前記注入が、前記基板全体にわたって均一に行われる、又は、マスクされた方式で行われる、請求項１に記載の方法。
【請求項３】
段階（ｃ）が、移動され組み立てられるこの基板の部分を個別化する基板切断段階の前に行われる、請求項１または２に記載の方法。
【請求項４】
前記基板が、シリコンからなり、前記注入が、１０１６イオン／ｃｍ２から５×１０１７イオン／ｃｍ２の範囲内の水素注入である、請求項１から３の何れか一項に記載の方法。
【請求項５】
前記注入が、５×１０１６イオン／ｃｍ２から１０１７イオン／ｃｍ２または７×１０１６イオン／ｃｍ２から９×１０１６イオン／ｃｍ２の範囲内の水素注入である、請求項４に記載の方法。
【請求項６】
段階（ｂ）が、その温度が約１時間３０分の期間にわたって約４００℃に等しい熱負荷を用いて行われ、段階（ｄ）における破砕が、その温度が約２時間にわたって約４５０℃に等しい熱負荷を用いて行われる、請求項１から５の何れか一項に記載の方法。
【請求項７】
段階（ｂ）が、前記弱体化された領域（３０、３０ｉ）に沿った部分的な破砕を可能にする温度で行われる、請求項１から６の何れか一項に記載の方法。
【請求項８】
段階（ｃ）が、２つのＳｉＯ２／ＳｉＯ２又は酸化物／酸化物の誘電体層（２５、２５１）間の結合、または、局所的な金属−金属結合を含む、請求項１から７の何れか一項に記載の方法。
【請求項９】
移動される前記ステージの部品が、ＣＭＯＳトランジスタであり、前記注入段階（ａ）が、前記基板を覆う誘電体（２５）を平坦化した後であって前記トランジスタのソース（１６、２６）、ドレイン（１４、２４）及びゲート（１２、２２）のコンタクトパッドのリソグラフィの前に行われる、請求項１から８の何れか一項に記載の方法。
【請求項１０】
形成される前記積層体が、ｎ個のステージを含み、ここでｎ≧２であり、段階（ａ）から（ｄ）が、ｎ個のステージのこの積層体が得られるまで繰り返される、請求項１から９の何れか一項に記載の方法。
【請求項１１】
平坦化段階が、段階（ａ）から（ｄ）を繰り返す前に行われる、請求項１０に記載の方法。
【請求項１２】
１つ又は幾つかの相互接続が、段階（ａ）から（ｄ）を繰り返す前に前記前のステージ上で行われる、請求項１０または１１に記載の方法。
【請求項１】
少なくとも２つの回路のステージの積層体を形成する方法であって、各々のステージが、基板と、この基板内または基板上に形成された少なくとも１つの部品（１０、２０）及び金属接続（４０）とを含み、前記ステージの組立体が前のステージ（２１、２５１）上に移動される方法であって、
（ａ）この基板の前記部品の下に弱体化領域（３０、３０ｉ）を形成するように、注入表面であるこの基板の表面（２５’）を介した、及び、前記部品（１０、２０）の少なくとも一部を介した、移動される前記ステージの基板（２、２５）内におけるイオン注入（２９）と、
（ｂ）これらの部品を他の部品に接続するための及び／又は互いの間のこの基板内の前記部品の金属接続（４０）の形成と、
（ｃ）その注入表面（２５’）を介した前記前のステージ（２１、２５１）への、部品又は部品群を含むこの基板の部分の移動及び組立と、
（ｄ）前記弱体化領域（３０、３０ｉ）に沿った破砕による、前記基板の移動される部分を薄くする段階と、を含む方法。
【請求項２】
前記注入が、前記基板全体にわたって均一に行われる、又は、マスクされた方式で行われる、請求項１に記載の方法。
【請求項３】
段階（ｃ）が、移動され組み立てられるこの基板の部分を個別化する基板切断段階の前に行われる、請求項１または２に記載の方法。
【請求項４】
前記基板が、シリコンからなり、前記注入が、１０１６イオン／ｃｍ２から５×１０１７イオン／ｃｍ２の範囲内の水素注入である、請求項１から３の何れか一項に記載の方法。
【請求項５】
前記注入が、５×１０１６イオン／ｃｍ２から１０１７イオン／ｃｍ２または７×１０１６イオン／ｃｍ２から９×１０１６イオン／ｃｍ２の範囲内の水素注入である、請求項４に記載の方法。
【請求項６】
段階（ｂ）が、その温度が約１時間３０分の期間にわたって約４００℃に等しい熱負荷を用いて行われ、段階（ｄ）における破砕が、その温度が約２時間にわたって約４５０℃に等しい熱負荷を用いて行われる、請求項１から５の何れか一項に記載の方法。
【請求項７】
段階（ｂ）が、前記弱体化された領域（３０、３０ｉ）に沿った部分的な破砕を可能にする温度で行われる、請求項１から６の何れか一項に記載の方法。
【請求項８】
段階（ｃ）が、２つのＳｉＯ２／ＳｉＯ２又は酸化物／酸化物の誘電体層（２５、２５１）間の結合、または、局所的な金属−金属結合を含む、請求項１から７の何れか一項に記載の方法。
【請求項９】
移動される前記ステージの部品が、ＣＭＯＳトランジスタであり、前記注入段階（ａ）が、前記基板を覆う誘電体（２５）を平坦化した後であって前記トランジスタのソース（１６、２６）、ドレイン（１４、２４）及びゲート（１２、２２）のコンタクトパッドのリソグラフィの前に行われる、請求項１から８の何れか一項に記載の方法。
【請求項１０】
形成される前記積層体が、ｎ個のステージを含み、ここでｎ≧２であり、段階（ａ）から（ｄ）が、ｎ個のステージのこの積層体が得られるまで繰り返される、請求項１から９の何れか一項に記載の方法。
【請求項１１】
平坦化段階が、段階（ａ）から（ｄ）を繰り返す前に行われる、請求項１０に記載の方法。
【請求項１２】
１つ又は幾つかの相互接続が、段階（ａ）から（ｄ）を繰り返す前に前記前のステージ上で行われる、請求項１０または１１に記載の方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図５】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図５】
【公開番号】特開２０１０−１１４４２６（Ｐ２０１０−１１４４２６Ａ）
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【外国語出願】
【出願番号】特願２００９−２１９３１３（Ｐ２００９−２１９３１３）
【出願日】平成２１年９月２４日（２００９．９．２４）
【出願人】（５９００００５１４）コミツサリア タ レネルジー アトミーク (429)
【Ｆターム（参考）】
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願番号】特願２００９−２１９３１３（Ｐ２００９−２１９３１３）
【出願日】平成２１年９月２４日（２００９．９．２４）
【出願人】（５９００００５１４）コミツサリア タ レネルジー アトミーク (429)
【Ｆターム（参考）】
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