打込みされた側壁を有する半導体デバイスを製造する方法およびそれによって製造されたデバイス
半導体デバイスおよびそのデバイスを製造する方法が提供される。デバイスは、接合型電界効果トランジスタ（ＪＦＥＴ）、または接合型バリアショットキー（ＪＢＳ）ダイオードまたはＰｉＮダイオードのようなダイオードであり得る。デバイスは、打込みマスクを用いる選択的イオン注入を使用して製造される。デバイスは、打込みマスクからの通常の入射イオンの散乱によって形成された打込み側壁を有する。長いチャネル長の縦型接合型電界効果トランジスタが記載される。デバイスは、シリコンカーバイド（ＳｉＣ）のようなワイドバンドギャップ半導体材料から製造されることができ、高温および高出力の用途において使用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００９年１１月８日に出願された米国仮特許出願第６１／２６７，５２４号の利益を主張し、その出願は、全体が参照として本明細書に組み込まれる。
【０００２】
本明細書において使用される節の見出しは、構成目的のためのみに用いられ、本明細書に説明された内容を制限するものとして解釈されるべきではない。
【０００３】
本出願は、概して、半導体デバイス及びそのデバイスの製造方法に関する。
【背景技術】
【０００４】
電界効果トランジスタ（ＦＥＴ）は、弱い信号増幅のために（例えば、無線信号の増幅のために）一般に使用される一種のトランジスタである。デバイスは、アナログまたはデジタルの信号を増幅することができる。それはまた、発振器としてＤＣまたはファンクション（ｆｕｎｃｔｉｏｎ）を切り替えることができる。ＦＥＴにおいて、電流は、チャネルと呼ばれる半導体経路に沿って流れる。チャネルの一方の端には、ソースと呼ばれる電極がある。チャネルのもう一方の端には、ドレインと呼ばれる電極がある。チャネルの物理的な直径は固定されているが、その有効な電気的な直径は、ゲートと呼ばれる制御電極への電圧の印加によって変えることができる。ＦＥＴの導電率は、任意の所与の瞬間で、チャネルの電気的な直径に依存する。ゲート電圧の小さな変化は、ソースからドレインへの電流の大きな変化を引き起こし、それによって信号の増幅を可能にする。
【０００５】
ＰｉＮダイオードは、ｐ型半導体領域とｎ型半導体領域との間の、幅広い、わずかにドープされた「接近した（ｎｅａｒ）」真性半導体領域を有するダイオードである。接合バリアショットキー（ＪＢＳ）ダイオードはまた、それがＰｉＮとショットキーバリア（すなわち、金属−半導体）の接合の両方を含んでいるので、統合されたＰｉＮショットキーダイオード（ａ ｍｅｒｇｅｄ ＰｉＮ Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）と呼ばれる。
【０００６】
縦型接合型電界効果トランジスタ（ＶＪＦＥＴ）および静電誘導トランジスタ（ＳＩＴ）のデバイスは、米国特許第５，９０３，０２０号および第６，７６７，７８３号；および米国特許出願公開２００７／０１８７７１５Ａ１に記載されている。ＳＩＴの場合には、周波数特性を高く維持するために、典型的に、短いチャネル長が好ましい。従って、溝を掘られた（ｔｒｅｎｃｈｅｄ）ソースフィンガー（ｓｏｕｒｃｅ ｆｉｎｇｅｒｓ）の上に側壁打込み（ｉｍｐｌａｎｔａｔｉｏｎ）を作り出さない浅いｐ＋ゲート打込み（ｉｍｐｌａｎｔ）が好まれる。しかしながら、パワーＶＪＦＥＴ構造において、高い逆バイアスの下での電界がチャネルバリアを減少させること、および増加したドレイン−ソース間漏れ電流または完全なブレークダウンを引き起こすことを防ぐことをデバイスができるように、長いチャネル長を有することが好ましい。米国特許出願公開２００７／０１８７７１５Ａ１において、ソースフィンガー側壁上への角度をつけた打込みは、ソースチャネル長に沿った長いゲートドーピング特性を生み出す方法として開示されている。しかしながら、この方法にはいくつかの欠点がある。すなわち、打込みが溝を掘られた構造において覆うことを防ぐために、打込みの間、ウエハーを回転させなければならない。さらに、角度をつけた打込みは、チャネルからソース領域の中へ構造の縦軸に沿った均一な打込みを引き起こし、２つの隣接した多くドープされた領域（ソースとゲート）をもたらす。これらの２つの領域の類似した性質は、劣った電圧処理能力を結果としてもたらす。さらに、この軸に沿って角度をつけた打込みは、特に、（例えば、２−８度の角で）典型的にカットオフされた軸であるＳｉＣ基板に対して、非対称的なゲート−ソース接合を結果として生じる顕著なイオンチャネリングを生み出し得る。
【０００７】
従って、半導体デバイスを製造する改良された方法のニーズが依然として存在する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５，９０３，０２０号
【特許文献２】米国特許第６，７６７，７８３号
【特許文献３】米国特許出願公開２００７／０１８７７１５Ａ１
【発明の概要】
【課題を解決するための手段】
【０００９】
以下の工程を含む半導体デバイスの製造方法が提供される：
打込みマスク層（ｉｍｐｌａｎｔ ｍａｓｋ ｌａｙｅｒ）上にエッチマスクをパターニング処理する工程、ここで、打込みマスク層は、第１導電型の半導体材料のチャネル層上にあり、および、そのチャネル層は、第１導電型の半導体基板の上面上にあり；
上面と、底面を各々有するチャネル層のエッチングされた領域に隣接した側壁とを各々有する１以上の隆起したソース領域を形成するために、エッチマスクを用いて、打込みマスク層を介してチャネル層へ選択的にエッチングする工程；
エッチングされた領域の底面上の半導体材料中の第２導電型の打込み領域を形成するために、打込みマスク層を介してチャネル層へイオンを打込む工程、ここで、イオンは、半導体基板の上面に対して垂直から＋／−１０°の角度で打込みされ、打込みマスク層に衝突する（ｉｍｐｉｎｇｉｎｇ）少なくとも幾つかのイオンは、隆起した領域の側壁上に第２導電型の打込み領域を形成するために、打込みマスクによって散乱され、エッチングされた領域の底面上の打込み領域は、隆起した領域の隣接した側壁上の打込み領域に繋がっている。
【００１０】
上で説明した方法によって製造された半導体デバイスも提供される。
【００１１】
本教示のこれらの特徴および他の特徴が本明細書に詳しく説明される。
【００１２】
当業者は、以下に記載の図面は、例示目的のみのためであることを理解するだろう。図面が、いかなる方法でも本教示内容の範囲を制限することは、意図されない。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａ−１Ｅは、ＶＪＦＥＴデバイスの製造を図示する概略図であり、図１Ａは打込み前の最初のデバイス構造を示す。
【図１Ｂ】図１Ａ−１Ｅは、ＶＪＦＥＴデバイスの製造を図示する概略図であり、図１Ｂは、ソースフィンガーの幅ピッチ（ｐｉｔｃｈ）を確定するために使用されるパターニング処理されたエッチマスクの成膜（ｄｉｐｏｓｉｔｉｏｎ）を示す。
【図１Ｃ】図１Ａ−１Ｅは、ＶＪＦＥＴデバイスの製造を図示する概略図であり、図１Ｃは、打込みマスクおよびチャネル層のエッチングを示す。
【図１Ｄ】図１Ａ−１Ｅは、ＶＪＦＥＴデバイスの製造を図示する概略図であり、図１Ｄは、０°の角度（すなわち、基板表面に対して垂直）でのイオン注入を用いたｐ＋ゲートの打込みを示す。
【図１Ｅ】図１Ａ−１Ｅは、ＶＪＦＥＴデバイスの製造を図示する概略図であり、図１Ｅは、打込みおよび打込みマスクの除去の後のデバイスにおける結果として生じるドーパント輪郭を示す。
【図２】図２は、各ソースフィンガーの側壁上の十分な散乱打込みを可能にする周期的な配列構造を有するソースフィンガーアレーの典型的なレイアウトの平面図を示す概略図である。
【図３Ａ】図３Ａは、有意な散乱打込み（ｉｍｐｌａｎｔ）が生じて、かつ側壁をドープすることを可能にするために、十分な打込みマスクおよびフィンガーピッチを有する溝を掘られた構造体へのほぼ垂直の打込みの結果として得られるドーパント輪郭を示すシミュレーションである。
【図３Ｂ】図３Ｂは、図３Ａの条件と類似しているが、デバイスは、イオン注入を提供するための隣接したソースフィンガーを有さない条件下で行われたシミュレーションである。
【図４】図４は、ＳｉＣ ＶＪＦＥＴの閾値電圧に対する散乱の効果を示すグラフである。
【発明を実施するための形態】
【００１４】
本明細書を解釈する目的のために、本明細書中の「又は（ｏｒ）」の使用は、別段の定めをした場合を除き、又は「及び／又は（ａｎｄ／ｏｒ）」が明らかに不適切である場合を除き、「及び／又は（ａｎｄ／ｏｒ）」を意味する。本明細書中の「１つの（ａ）」の使用は、別段の定めをした場合を除き、又は「１又はそれより多い（ｏｎｅ ｏｒ ｍｏｒｅ）」が明らかに不適切な場合を除き、「１又はそれより多い（ｏｎｅ ｏｒ ｍｏｒｅ）」ことを意味する。「包含する（ｃｏｍｐｒｉｓｅ／ｃｏｍｐｒｉｓｅｓ／ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ／ｉｎｃｌｕｄｅｓ）」の使用は、代替可能であり、制限を意図するものではない。さらに、１又はそれより多い実施形態の記載が「包含する（ｃｏｍｐｒｉｓｉｎｇ）」の用語を用いる場合、当業者は、いくつかの具体的な例において、実施形態が「から基本的に成る（ｃｏｎｓｉｓｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」及び／又は「から成る（ｃｏｎｓｉｓｔ ｏｆ）」という表現を用いて代替的に示されることを理解する。いくつかの実施形態において、工程の順序又は特定の動作を実行するための順序は、本発明の教示内容が実施可能である限り重要でないことがまた理解されるべきである。さらに、いくつかの実施形態において、２又はそれより多い工程又は動作は、同時に行うことが可能である。
【００１５】
隣接した構造物からのイオンの計画的な散乱を用いて、０度の打込みによる長いチャネル長を有する縦型接合型電界効果トランジスタ（ＶＪＦＥＴ）を製造する方法、およびそれによって製造されたデバイスが提供される。
【００１６】
本発明は、打込みを必要とする露出した側壁を有する任意の縦型デバイス（例えば、ダイオード、トランジスタ、縦型抵抗器）に適用可能であり得るが、本発明の具体的な実施例は、改良モードまたはデプレションモードのいずれかにおいて作ることができる長いチャネルＶＪＦＥＴを可能にする。デバイスの長いチャネルは、高い逆バイアスの下でドレインからソースまでの漏れ電流に対する長い高電位バリヤを維持しつつ、高い「阻止利得（ｂｌｏｃｋｉｎｇ ｇａｉｎ）」（順方向の導通から逆阻止工程（ｒｅｖｅｒｓｅ ｂｌｏｃｋｉｎｇ ｓｔａｇｅ）への鋭い変化（ｔｒａｎｓｉｔｉｏｎ）を可能とする。
【００１７】
半導体デバイス内の垂直のトレンチ側壁上でイオン注入（すなわち、ドーピング）を作り出すために、トレンチを使用する方法および構造をマスキングする方法が記載される。幾つか実施形態によると、角度を付けた側壁打込みが利用されない、ＳｉＣ内の長い溝を掘られたチャネル縦型接合型電界効果トランジスタが提供される。
【００１８】
本明細書に記載されるように、マスキング層によってイオンが外に散乱することは、溝を掘られた半導体側壁の縁部にドーピング特性を生み出す。本明細書に記載されている方法は、ＶＪＦＥＴのゲート領域において使用することができる。しかしながら、本明細書に記載されている方法は、打込み側壁から益を得る任意の半導体構造を製造するために使用することがで、それらは、限定されないが、静電誘導トランジスタ（ＳＩＴ）、バイポーラ接合トランジスタ（ＢＪＴ）および接合バリアショットキーダイオード（ＪＢＳ）を含む。
【００１９】
ＶＪＦＥＴを製造する方法は、図１Ａ−１Ｅに示され、以下に記載される。
【００２０】
図１Ａは打込み工程（ｐｒｏｃｅｓｓ）前の最初のデバイス構造を示す。図１Ａに示されるように、打込み前のデバイスは，チャネル層（１２）上に打込みマスク層（ｍｐｌａｎｔ ｍａｓｋ ｌａｙｅｒ）（１０）を含む。また図１Ａに示されるように、チャネル層（１２）はドリフト層（１４）の上にあり、ドリフト層（１４）は半導体基板（１６）上にある。ドレインコンタクト（１８）がドリフト層（１４）の反対側の基板上に示される。ドリフト層が図１Ａに示されるが、ドリフト層は省略可能である（すなわち、チャネルとドリフト層は単層であることもある）。
【００２１】
ドリフト層（１４）およびチャネル層（１２）は、エピタキシャル成長させることができる。ドーピングの型および濃度は、デバイスに対して所望の特徴を提供するために変更することができる。ｎ型チャネルＶＪＦＥＴのために、基板は、１ｘ１０１８／ｃｍ３から１ｘ１０２０／ｃｍ３までの窒素ドーピング濃度を有するｎ型であり得る。ドリフトおよびチャネルの窒素ドーピングレベルは、１ｘ１０１４／ｃｍ３と１ｘ１０１８／ｃｍ３の間であり得る。ドリフト層の厚さは＜１００μｍであり得、チャネル層の厚さは０．２５μｍと５μｍの間であり得る。
【００２２】
チャネル層（１２）の上に、５ｘ１０１８を超えて多くドープされたｎ＋キャップ層（図示せず）を有することも可能である。
【００２３】
打込みマスクは、フォトレジスト材、酸化物、窒化物および溶着金属を含む任意の様々な材料であり得る。打込みマスキング材料の厚さは＞０．５μｍであることもある。打込みマスキング材料の厚さは半導体トレンチ構造の深さに依存して変えることができる。
【００２４】
図１Ｂは、打込みマスク層（１０）上のパターニング処理されたエッチマスク（２０）の堆積を示す。パターニング処理されたエッチマスク（２０）は、ソースフィンガーの幅およびピッチを確定するために使用される。パターニング処理されたエッチマスク（２０）のために使用される材料は、酸化物、金属またはフォトレジストのような従来の半導体エッチマスク材料であり得る。
【００２５】
図１Ｃは、エッチマスク（２０）を使用する、選択的にエッチングされている打込みマスク層（１０）およびチャネル層（１２）を示す概略図である。典型的に、ＳｉＣ材料のために、エッチング工程は、ドライ反応イオンエッチ（ｄｒｙ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ）（ＲＩＥ）または誘導結合高周波プラズマ（ＩＣＰ）に基づくプラズマエッチによって行なわれる。エッチングは、打込み／エッチマスクを介して続けられ、所定の深さまでチャネル層（１２）のＳｉＣをエッチングするように続ける。エッチングされたチャネルの深さ（２２）は、デバイスの設計に依存する。典型的なエッチングされたチャネルの高さは、０．２５〜５μｍである。
【００２６】
図１Ｄに示されるように、チャネルエッチが終了した後、ｐ＋ゲートの打込み（２４）は、０度でイオン注入を用いて行なわれる。０°の打込みが示されているが、代替的なわずかな角度が使用され得る。角度をつけた打込みが使用される場合、ウエハーは打込み工程の間に回転されることがある。
【００２７】
図１Ｄに示されるように、イオンは、０度の角度（すなわち、ウエハー表面に対して垂直）で構造体に達し、ソースフィンガーの間の半導体表面内に入り、それによってゲート特性の底部（ｔｈｅ ｂｏｔｔｏｍ）を作り出すか、またはソースフィンガーの上部の打込みマスクへと入るかのいずれかである。打込みマスクに入るイオンのうちのいくつかは、散乱事象に遭遇し、ソースフィンガー側壁に打込まれているイオンを結果として生じる角度で打込みマスクを出るのに十分なエネルギーを有する。打込みドーズおよびエネルギーは、意図した側壁打込みの量および深さに可変的に依存する。より深い接合を得るために、打込みエネルギーは高くあるべきである（例えば、２５０ｋｅＶ−２ＭｅＶ）。
【００２８】
図１Ｅは、打込みおよび打込みマスク（２０）の除去の後の、結果として生じたドーピング輪郭を示すデバイスの概略の断面図である。図１Ｅからわかるように、ｐ＋打込み領域は、目下、ソースフィンガーの側壁に沿って、およびフィンガーの底部に形成される。図１Ｅに示されるように、打込み側壁領域は、トレンチの底部の打込み領域に繋がる。このことによって、ソースフィンガーの側壁に沿った長いチャネル長（３２）が可能となる。これは、米国特許第５，９０３，０２０号に記載の短チャネルと比較され、米国特許第５，９０３，０２０号では、打込みは、ＳＩＴデバイスに最適な短チャネルデバイスを結果として生じるトレンチの底部に存在するのみである。
【００２９】
続く加工は、打込みの活発化（ａｃｔｉｖａｔｉｏｎ）と、デバイスのゲート（３０）、ドレイン（１９）、およびソース（２８）上にコンタクト形成することを含み得る。
【００３０】
図２は、各ソースフィンガー上の十分な散乱打込みを可能にする周期的な配列構造を備えるソースフィンガーアレーデバイスの上からの概略図である。
【００３１】
構造は縦型アレーとして示されるが、側壁への打込みの散乱を引き起こす、隣接した構造である限り、環状、六角形などであることもある。
【００３２】
打込みは、０−１０度傾けられることがあり、確実に構造体の側面がすべて等しくドープされるように、打込み工程の間、基板を回転させることがある。
【００３３】
上に述べられるように、ＶＪＦＥＴ構造において、別々のチャネルとドリフト層である必要はない。
【００３４】
本明細書に記載されるデバイスの様々な層のドーパント濃度及び厚さは、具体的な用途のための所望の特性を有するデバイスを製造するために変更され得る。同様に、デバイスの様々な特徴の寸法もまた、具体的な用途のための所望の特徴を有するデバイスを製造するために変更され得る。
【００３５】
半導体材料の層は、適切な基板上にエピタキシャル成長させることで形成され得る。層は、エピタキシャル成長の間ドープされる。
【実施例】
【００３６】
本教示の態様は、以下の実施例に照らしてさらに理解されるだろうが、実施例は、いかなる点においても、本教示の範囲を制限するものとして解釈されるべきでない。
【００３７】
打込みマスクからの散乱による効果を実証し、ドーピング輪郭の正確な説明を与えるために、数値シミュレーションを行った。図３Ａは、かなりの散乱打込みが生じて、側壁をドープすることを可能にするために、十分な打込みマスクおよびフィンガーピッチを有する溝を掘られたＳｉＣ構造へのほぼ垂直の打込みを用いるドーピング輪郭のシミュレーションを示す。図３Ａに示されるように、側壁のドーピングは、トレンチの底部から半導体表面のほぼ上部に延びる長いチャネルを生み出す。
【００３８】
図３Ｂは、図３Ａと同じシミュレーションであるが、イオン散乱を提供するための隣接した散乱フィンガーがないシミュレーションである。ソースフィンガーの側壁上に最低限の打込みがあり、結果として短チャネルを生じることに注目すべきである。
【００３９】
図４は、ＳｉＣ ＶＪＦＥＴの閾値電圧に対する散乱の効果を示すグラフである。図４から分かるように、トレンチ間隔が増すにつれて、デバイスの閾値電圧は減少する。理論によって結びつけられないが、この現象は、トレンチ間隔が増えるにつれて、隣接したフィンガー特性からの散乱した側壁ド―スが減少することに起因すると考えられる。反対に、すべての隣接したフィンガーの上での高レベルのドーピング（およびより長いチャネル）を引き起こす、増加した打込み散乱の結果として、図４に示されるように、トレンチ間隔が減少するにつれて、閾値電圧は増える。
【００４０】
打込みマスクの厚さは０．５μｍから５μｍの範囲であり、適用可能な打込みエネルギーで打込み阻止に適した酸化物、フォトレジスト、金属層または多層のスタックからなることもある。
【００４１】
散乱効果を最適化するために使用される打込みエネルギーは、より短いフィンガーおよび近接して配置されたトレンチ構造に対しての６０ｋｅＶ−３８０ｋｅＶから、かなりの散乱効果が望まれる深く、かつ均一な打込みに対しての、１ＭｅＶまでの範囲であり得る。
【００４２】
前述の詳説は、説明の目的のために提供される実施例を用いて、本発明の原理を教示するが、当業者は、本開示を読むことで、形式及び詳細の様々な変更が本発明の真の範囲から逸脱することなくなされ得ることを理解する。
【技術分野】
【０００１】
本出願は、２００９年１１月８日に出願された米国仮特許出願第６１／２６７，５２４号の利益を主張し、その出願は、全体が参照として本明細書に組み込まれる。
【０００２】
本明細書において使用される節の見出しは、構成目的のためのみに用いられ、本明細書に説明された内容を制限するものとして解釈されるべきではない。
【０００３】
本出願は、概して、半導体デバイス及びそのデバイスの製造方法に関する。
【背景技術】
【０００４】
電界効果トランジスタ（ＦＥＴ）は、弱い信号増幅のために（例えば、無線信号の増幅のために）一般に使用される一種のトランジスタである。デバイスは、アナログまたはデジタルの信号を増幅することができる。それはまた、発振器としてＤＣまたはファンクション（ｆｕｎｃｔｉｏｎ）を切り替えることができる。ＦＥＴにおいて、電流は、チャネルと呼ばれる半導体経路に沿って流れる。チャネルの一方の端には、ソースと呼ばれる電極がある。チャネルのもう一方の端には、ドレインと呼ばれる電極がある。チャネルの物理的な直径は固定されているが、その有効な電気的な直径は、ゲートと呼ばれる制御電極への電圧の印加によって変えることができる。ＦＥＴの導電率は、任意の所与の瞬間で、チャネルの電気的な直径に依存する。ゲート電圧の小さな変化は、ソースからドレインへの電流の大きな変化を引き起こし、それによって信号の増幅を可能にする。
【０００５】
ＰｉＮダイオードは、ｐ型半導体領域とｎ型半導体領域との間の、幅広い、わずかにドープされた「接近した（ｎｅａｒ）」真性半導体領域を有するダイオードである。接合バリアショットキー（ＪＢＳ）ダイオードはまた、それがＰｉＮとショットキーバリア（すなわち、金属−半導体）の接合の両方を含んでいるので、統合されたＰｉＮショットキーダイオード（ａ ｍｅｒｇｅｄ ＰｉＮ Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）と呼ばれる。
【０００６】
縦型接合型電界効果トランジスタ（ＶＪＦＥＴ）および静電誘導トランジスタ（ＳＩＴ）のデバイスは、米国特許第５，９０３，０２０号および第６，７６７，７８３号；および米国特許出願公開２００７／０１８７７１５Ａ１に記載されている。ＳＩＴの場合には、周波数特性を高く維持するために、典型的に、短いチャネル長が好ましい。従って、溝を掘られた（ｔｒｅｎｃｈｅｄ）ソースフィンガー（ｓｏｕｒｃｅ ｆｉｎｇｅｒｓ）の上に側壁打込み（ｉｍｐｌａｎｔａｔｉｏｎ）を作り出さない浅いｐ＋ゲート打込み（ｉｍｐｌａｎｔ）が好まれる。しかしながら、パワーＶＪＦＥＴ構造において、高い逆バイアスの下での電界がチャネルバリアを減少させること、および増加したドレイン−ソース間漏れ電流または完全なブレークダウンを引き起こすことを防ぐことをデバイスができるように、長いチャネル長を有することが好ましい。米国特許出願公開２００７／０１８７７１５Ａ１において、ソースフィンガー側壁上への角度をつけた打込みは、ソースチャネル長に沿った長いゲートドーピング特性を生み出す方法として開示されている。しかしながら、この方法にはいくつかの欠点がある。すなわち、打込みが溝を掘られた構造において覆うことを防ぐために、打込みの間、ウエハーを回転させなければならない。さらに、角度をつけた打込みは、チャネルからソース領域の中へ構造の縦軸に沿った均一な打込みを引き起こし、２つの隣接した多くドープされた領域（ソースとゲート）をもたらす。これらの２つの領域の類似した性質は、劣った電圧処理能力を結果としてもたらす。さらに、この軸に沿って角度をつけた打込みは、特に、（例えば、２−８度の角で）典型的にカットオフされた軸であるＳｉＣ基板に対して、非対称的なゲート−ソース接合を結果として生じる顕著なイオンチャネリングを生み出し得る。
【０００７】
従って、半導体デバイスを製造する改良された方法のニーズが依然として存在する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５，９０３，０２０号
【特許文献２】米国特許第６，７６７，７８３号
【特許文献３】米国特許出願公開２００７／０１８７７１５Ａ１
【発明の概要】
【課題を解決するための手段】
【０００９】
以下の工程を含む半導体デバイスの製造方法が提供される：
打込みマスク層（ｉｍｐｌａｎｔ ｍａｓｋ ｌａｙｅｒ）上にエッチマスクをパターニング処理する工程、ここで、打込みマスク層は、第１導電型の半導体材料のチャネル層上にあり、および、そのチャネル層は、第１導電型の半導体基板の上面上にあり；
上面と、底面を各々有するチャネル層のエッチングされた領域に隣接した側壁とを各々有する１以上の隆起したソース領域を形成するために、エッチマスクを用いて、打込みマスク層を介してチャネル層へ選択的にエッチングする工程；
エッチングされた領域の底面上の半導体材料中の第２導電型の打込み領域を形成するために、打込みマスク層を介してチャネル層へイオンを打込む工程、ここで、イオンは、半導体基板の上面に対して垂直から＋／−１０°の角度で打込みされ、打込みマスク層に衝突する（ｉｍｐｉｎｇｉｎｇ）少なくとも幾つかのイオンは、隆起した領域の側壁上に第２導電型の打込み領域を形成するために、打込みマスクによって散乱され、エッチングされた領域の底面上の打込み領域は、隆起した領域の隣接した側壁上の打込み領域に繋がっている。
【００１０】
上で説明した方法によって製造された半導体デバイスも提供される。
【００１１】
本教示のこれらの特徴および他の特徴が本明細書に詳しく説明される。
【００１２】
当業者は、以下に記載の図面は、例示目的のみのためであることを理解するだろう。図面が、いかなる方法でも本教示内容の範囲を制限することは、意図されない。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａ−１Ｅは、ＶＪＦＥＴデバイスの製造を図示する概略図であり、図１Ａは打込み前の最初のデバイス構造を示す。
【図１Ｂ】図１Ａ−１Ｅは、ＶＪＦＥＴデバイスの製造を図示する概略図であり、図１Ｂは、ソースフィンガーの幅ピッチ（ｐｉｔｃｈ）を確定するために使用されるパターニング処理されたエッチマスクの成膜（ｄｉｐｏｓｉｔｉｏｎ）を示す。
【図１Ｃ】図１Ａ−１Ｅは、ＶＪＦＥＴデバイスの製造を図示する概略図であり、図１Ｃは、打込みマスクおよびチャネル層のエッチングを示す。
【図１Ｄ】図１Ａ−１Ｅは、ＶＪＦＥＴデバイスの製造を図示する概略図であり、図１Ｄは、０°の角度（すなわち、基板表面に対して垂直）でのイオン注入を用いたｐ＋ゲートの打込みを示す。
【図１Ｅ】図１Ａ−１Ｅは、ＶＪＦＥＴデバイスの製造を図示する概略図であり、図１Ｅは、打込みおよび打込みマスクの除去の後のデバイスにおける結果として生じるドーパント輪郭を示す。
【図２】図２は、各ソースフィンガーの側壁上の十分な散乱打込みを可能にする周期的な配列構造を有するソースフィンガーアレーの典型的なレイアウトの平面図を示す概略図である。
【図３Ａ】図３Ａは、有意な散乱打込み（ｉｍｐｌａｎｔ）が生じて、かつ側壁をドープすることを可能にするために、十分な打込みマスクおよびフィンガーピッチを有する溝を掘られた構造体へのほぼ垂直の打込みの結果として得られるドーパント輪郭を示すシミュレーションである。
【図３Ｂ】図３Ｂは、図３Ａの条件と類似しているが、デバイスは、イオン注入を提供するための隣接したソースフィンガーを有さない条件下で行われたシミュレーションである。
【図４】図４は、ＳｉＣ ＶＪＦＥＴの閾値電圧に対する散乱の効果を示すグラフである。
【発明を実施するための形態】
【００１４】
本明細書を解釈する目的のために、本明細書中の「又は（ｏｒ）」の使用は、別段の定めをした場合を除き、又は「及び／又は（ａｎｄ／ｏｒ）」が明らかに不適切である場合を除き、「及び／又は（ａｎｄ／ｏｒ）」を意味する。本明細書中の「１つの（ａ）」の使用は、別段の定めをした場合を除き、又は「１又はそれより多い（ｏｎｅ ｏｒ ｍｏｒｅ）」が明らかに不適切な場合を除き、「１又はそれより多い（ｏｎｅ ｏｒ ｍｏｒｅ）」ことを意味する。「包含する（ｃｏｍｐｒｉｓｅ／ｃｏｍｐｒｉｓｅｓ／ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ／ｉｎｃｌｕｄｅｓ）」の使用は、代替可能であり、制限を意図するものではない。さらに、１又はそれより多い実施形態の記載が「包含する（ｃｏｍｐｒｉｓｉｎｇ）」の用語を用いる場合、当業者は、いくつかの具体的な例において、実施形態が「から基本的に成る（ｃｏｎｓｉｓｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」及び／又は「から成る（ｃｏｎｓｉｓｔ ｏｆ）」という表現を用いて代替的に示されることを理解する。いくつかの実施形態において、工程の順序又は特定の動作を実行するための順序は、本発明の教示内容が実施可能である限り重要でないことがまた理解されるべきである。さらに、いくつかの実施形態において、２又はそれより多い工程又は動作は、同時に行うことが可能である。
【００１５】
隣接した構造物からのイオンの計画的な散乱を用いて、０度の打込みによる長いチャネル長を有する縦型接合型電界効果トランジスタ（ＶＪＦＥＴ）を製造する方法、およびそれによって製造されたデバイスが提供される。
【００１６】
本発明は、打込みを必要とする露出した側壁を有する任意の縦型デバイス（例えば、ダイオード、トランジスタ、縦型抵抗器）に適用可能であり得るが、本発明の具体的な実施例は、改良モードまたはデプレションモードのいずれかにおいて作ることができる長いチャネルＶＪＦＥＴを可能にする。デバイスの長いチャネルは、高い逆バイアスの下でドレインからソースまでの漏れ電流に対する長い高電位バリヤを維持しつつ、高い「阻止利得（ｂｌｏｃｋｉｎｇ ｇａｉｎ）」（順方向の導通から逆阻止工程（ｒｅｖｅｒｓｅ ｂｌｏｃｋｉｎｇ ｓｔａｇｅ）への鋭い変化（ｔｒａｎｓｉｔｉｏｎ）を可能とする。
【００１７】
半導体デバイス内の垂直のトレンチ側壁上でイオン注入（すなわち、ドーピング）を作り出すために、トレンチを使用する方法および構造をマスキングする方法が記載される。幾つか実施形態によると、角度を付けた側壁打込みが利用されない、ＳｉＣ内の長い溝を掘られたチャネル縦型接合型電界効果トランジスタが提供される。
【００１８】
本明細書に記載されるように、マスキング層によってイオンが外に散乱することは、溝を掘られた半導体側壁の縁部にドーピング特性を生み出す。本明細書に記載されている方法は、ＶＪＦＥＴのゲート領域において使用することができる。しかしながら、本明細書に記載されている方法は、打込み側壁から益を得る任意の半導体構造を製造するために使用することがで、それらは、限定されないが、静電誘導トランジスタ（ＳＩＴ）、バイポーラ接合トランジスタ（ＢＪＴ）および接合バリアショットキーダイオード（ＪＢＳ）を含む。
【００１９】
ＶＪＦＥＴを製造する方法は、図１Ａ−１Ｅに示され、以下に記載される。
【００２０】
図１Ａは打込み工程（ｐｒｏｃｅｓｓ）前の最初のデバイス構造を示す。図１Ａに示されるように、打込み前のデバイスは，チャネル層（１２）上に打込みマスク層（ｍｐｌａｎｔ ｍａｓｋ ｌａｙｅｒ）（１０）を含む。また図１Ａに示されるように、チャネル層（１２）はドリフト層（１４）の上にあり、ドリフト層（１４）は半導体基板（１６）上にある。ドレインコンタクト（１８）がドリフト層（１４）の反対側の基板上に示される。ドリフト層が図１Ａに示されるが、ドリフト層は省略可能である（すなわち、チャネルとドリフト層は単層であることもある）。
【００２１】
ドリフト層（１４）およびチャネル層（１２）は、エピタキシャル成長させることができる。ドーピングの型および濃度は、デバイスに対して所望の特徴を提供するために変更することができる。ｎ型チャネルＶＪＦＥＴのために、基板は、１ｘ１０１８／ｃｍ３から１ｘ１０２０／ｃｍ３までの窒素ドーピング濃度を有するｎ型であり得る。ドリフトおよびチャネルの窒素ドーピングレベルは、１ｘ１０１４／ｃｍ３と１ｘ１０１８／ｃｍ３の間であり得る。ドリフト層の厚さは＜１００μｍであり得、チャネル層の厚さは０．２５μｍと５μｍの間であり得る。
【００２２】
チャネル層（１２）の上に、５ｘ１０１８を超えて多くドープされたｎ＋キャップ層（図示せず）を有することも可能である。
【００２３】
打込みマスクは、フォトレジスト材、酸化物、窒化物および溶着金属を含む任意の様々な材料であり得る。打込みマスキング材料の厚さは＞０．５μｍであることもある。打込みマスキング材料の厚さは半導体トレンチ構造の深さに依存して変えることができる。
【００２４】
図１Ｂは、打込みマスク層（１０）上のパターニング処理されたエッチマスク（２０）の堆積を示す。パターニング処理されたエッチマスク（２０）は、ソースフィンガーの幅およびピッチを確定するために使用される。パターニング処理されたエッチマスク（２０）のために使用される材料は、酸化物、金属またはフォトレジストのような従来の半導体エッチマスク材料であり得る。
【００２５】
図１Ｃは、エッチマスク（２０）を使用する、選択的にエッチングされている打込みマスク層（１０）およびチャネル層（１２）を示す概略図である。典型的に、ＳｉＣ材料のために、エッチング工程は、ドライ反応イオンエッチ（ｄｒｙ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ）（ＲＩＥ）または誘導結合高周波プラズマ（ＩＣＰ）に基づくプラズマエッチによって行なわれる。エッチングは、打込み／エッチマスクを介して続けられ、所定の深さまでチャネル層（１２）のＳｉＣをエッチングするように続ける。エッチングされたチャネルの深さ（２２）は、デバイスの設計に依存する。典型的なエッチングされたチャネルの高さは、０．２５〜５μｍである。
【００２６】
図１Ｄに示されるように、チャネルエッチが終了した後、ｐ＋ゲートの打込み（２４）は、０度でイオン注入を用いて行なわれる。０°の打込みが示されているが、代替的なわずかな角度が使用され得る。角度をつけた打込みが使用される場合、ウエハーは打込み工程の間に回転されることがある。
【００２７】
図１Ｄに示されるように、イオンは、０度の角度（すなわち、ウエハー表面に対して垂直）で構造体に達し、ソースフィンガーの間の半導体表面内に入り、それによってゲート特性の底部（ｔｈｅ ｂｏｔｔｏｍ）を作り出すか、またはソースフィンガーの上部の打込みマスクへと入るかのいずれかである。打込みマスクに入るイオンのうちのいくつかは、散乱事象に遭遇し、ソースフィンガー側壁に打込まれているイオンを結果として生じる角度で打込みマスクを出るのに十分なエネルギーを有する。打込みドーズおよびエネルギーは、意図した側壁打込みの量および深さに可変的に依存する。より深い接合を得るために、打込みエネルギーは高くあるべきである（例えば、２５０ｋｅＶ−２ＭｅＶ）。
【００２８】
図１Ｅは、打込みおよび打込みマスク（２０）の除去の後の、結果として生じたドーピング輪郭を示すデバイスの概略の断面図である。図１Ｅからわかるように、ｐ＋打込み領域は、目下、ソースフィンガーの側壁に沿って、およびフィンガーの底部に形成される。図１Ｅに示されるように、打込み側壁領域は、トレンチの底部の打込み領域に繋がる。このことによって、ソースフィンガーの側壁に沿った長いチャネル長（３２）が可能となる。これは、米国特許第５，９０３，０２０号に記載の短チャネルと比較され、米国特許第５，９０３，０２０号では、打込みは、ＳＩＴデバイスに最適な短チャネルデバイスを結果として生じるトレンチの底部に存在するのみである。
【００２９】
続く加工は、打込みの活発化（ａｃｔｉｖａｔｉｏｎ）と、デバイスのゲート（３０）、ドレイン（１９）、およびソース（２８）上にコンタクト形成することを含み得る。
【００３０】
図２は、各ソースフィンガー上の十分な散乱打込みを可能にする周期的な配列構造を備えるソースフィンガーアレーデバイスの上からの概略図である。
【００３１】
構造は縦型アレーとして示されるが、側壁への打込みの散乱を引き起こす、隣接した構造である限り、環状、六角形などであることもある。
【００３２】
打込みは、０−１０度傾けられることがあり、確実に構造体の側面がすべて等しくドープされるように、打込み工程の間、基板を回転させることがある。
【００３３】
上に述べられるように、ＶＪＦＥＴ構造において、別々のチャネルとドリフト層である必要はない。
【００３４】
本明細書に記載されるデバイスの様々な層のドーパント濃度及び厚さは、具体的な用途のための所望の特性を有するデバイスを製造するために変更され得る。同様に、デバイスの様々な特徴の寸法もまた、具体的な用途のための所望の特徴を有するデバイスを製造するために変更され得る。
【００３５】
半導体材料の層は、適切な基板上にエピタキシャル成長させることで形成され得る。層は、エピタキシャル成長の間ドープされる。
【実施例】
【００３６】
本教示の態様は、以下の実施例に照らしてさらに理解されるだろうが、実施例は、いかなる点においても、本教示の範囲を制限するものとして解釈されるべきでない。
【００３７】
打込みマスクからの散乱による効果を実証し、ドーピング輪郭の正確な説明を与えるために、数値シミュレーションを行った。図３Ａは、かなりの散乱打込みが生じて、側壁をドープすることを可能にするために、十分な打込みマスクおよびフィンガーピッチを有する溝を掘られたＳｉＣ構造へのほぼ垂直の打込みを用いるドーピング輪郭のシミュレーションを示す。図３Ａに示されるように、側壁のドーピングは、トレンチの底部から半導体表面のほぼ上部に延びる長いチャネルを生み出す。
【００３８】
図３Ｂは、図３Ａと同じシミュレーションであるが、イオン散乱を提供するための隣接した散乱フィンガーがないシミュレーションである。ソースフィンガーの側壁上に最低限の打込みがあり、結果として短チャネルを生じることに注目すべきである。
【００３９】
図４は、ＳｉＣ ＶＪＦＥＴの閾値電圧に対する散乱の効果を示すグラフである。図４から分かるように、トレンチ間隔が増すにつれて、デバイスの閾値電圧は減少する。理論によって結びつけられないが、この現象は、トレンチ間隔が増えるにつれて、隣接したフィンガー特性からの散乱した側壁ド―スが減少することに起因すると考えられる。反対に、すべての隣接したフィンガーの上での高レベルのドーピング（およびより長いチャネル）を引き起こす、増加した打込み散乱の結果として、図４に示されるように、トレンチ間隔が減少するにつれて、閾値電圧は増える。
【００４０】
打込みマスクの厚さは０．５μｍから５μｍの範囲であり、適用可能な打込みエネルギーで打込み阻止に適した酸化物、フォトレジスト、金属層または多層のスタックからなることもある。
【００４１】
散乱効果を最適化するために使用される打込みエネルギーは、より短いフィンガーおよび近接して配置されたトレンチ構造に対しての６０ｋｅＶ−３８０ｋｅＶから、かなりの散乱効果が望まれる深く、かつ均一な打込みに対しての、１ＭｅＶまでの範囲であり得る。
【００４２】
前述の詳説は、説明の目的のために提供される実施例を用いて、本発明の原理を教示するが、当業者は、本開示を読むことで、形式及び詳細の様々な変更が本発明の真の範囲から逸脱することなくなされ得ることを理解する。
【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、前記方法は、
打込みマスク層上にエッチマスクをパターニング処理する工程、
を含み、ここで、打込みマスク層は、第１導電型の半導体材料のチャネル層上にあり、および、チャネル層は、第１導電型の半導体基板の上面上にあり、
前記方法は、さらに、
上面と、底面を各々有するチャネル層のエッチングされた領域に隣接した側壁とを各々有する１以上の隆起したソース領域を形成するために、エッチマスクを用いて、打込みマスク層を介してチャネル層へ選択的にエッチングする工程と、
エッチングされた領域の底面上の半導体材料中の第２導電型の打込み領域を形成するために、打込みマスク層を介してチャネル層へイオンを打込む工程と、
を含み、ここで、イオンは、半導体基板の上面に対して垂直から＋／−１０°以内の角度で打込まれ、打込みマスク層に衝突する少なくとも幾つかのイオンは、隆起した領域の側壁上に第２導電型の打込み領域を形成するために、打込みマスクによって散乱され、エッチングされた領域の底面上の打込み領域は、隆起した領域の隣接した側壁上の打込み領域に繋がっていることを特徴とする方法。
【請求項２】
チャネル層が、半導体基板上にある第１導電型の半導体材料のドリフト層上にあることを特徴とする請求項1に記載の方法。
【請求項３】
チャネル層とドリフト層は、各々、ドーパント濃度を有し、およびチャネル層のドーパント濃度は、ドリフト層のドーパント濃度より低いことを特徴とする請求項２に記載の方法。
【請求項４】
打込み中のイオンのエネルギーが、２５０ｋｅＶから２ＭｅＶであることを特徴とする請求項1に記載の方法。
【請求項５】
打込みマスク層は、第１導電型の半導体材料のソース層上にあり、およびソース層はチャネル層上にあることを特徴とする請求項1に記載の方法。
【請求項６】
ソース層およびチャンネル層は、各々、ドーパント濃度を有し、およびソース層のドーパント濃度は、チャネル層のドーパント濃度より高いことを特徴とする請求項５に記載の方法。
【請求項７】
第１導電型はｎ型であり、および第２導電型はｐ型であることを特徴とする請求項１に記載の方法。
【請求項８】
チャネル層および半導体基板が、ＳｉＣを含むことを特徴とする請求項１に記載の方法。
【請求項９】
打込みマスク層が、少なくとも０．５μｍの厚さを有することを特徴とする請求項１に記載の方法。
【請求項１０】
チャネル層が、０．２５μｍ〜５μｍの厚さおよび１ｘ１０１４／ｃｍ３〜１ｘ１０１８／ｃｍ３のドーパント濃度を有することを特徴とする請求項１に記載の方法。
【請求項１１】
ドリフト層が、２００μｍ未満の厚さおよび１ｘ１０１４／ｃｍ３〜１ｘ１０１８／ｃｍ３のドーパント濃度を有することを特徴とする請求項２に記載の方法。
【請求項１２】
ソース層が、５ｘ１０１８／ｃｍ３より大きなドーパント濃度を有することを特徴とする請求項５に記載の方法。
【請求項１３】
打込みマスクが、フォトレジスト材、酸化物、窒化物または金属を含むことを特徴とする請求項１に記載の方法。
【請求項１４】
基板は、１ｘ１０１８／ｃｍ３〜１ｘ１０２０／ｃｍ３のドーパント濃度を有することを特徴とする請求項１に記載の方法。
【請求項１５】
打込みマスク層が、第１導電型の半導体材料のソース層上にあり、およびソース層はチャネル層上にあることを特徴とする請求項２に記載の方法。
【請求項１６】
打込まれたイオンを活性化するためにデバイスをアニーリングする工程をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１７】
隆起したソース領域の上面上にソースコンタクトを形成する工程と、
エッチングされた領域の底面上の打込み領域上にゲートコンタクトを形成する工程と、
チャネル層の反対側の基板上にドレインコンタクトを形成する工程と、
をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１８】
１以上の隆起したソース領域が、フィンガーの形態の複数の離間した細長い部分を含むことを特徴とする請求項１に記載の方法。
【請求項１９】
イオンが、半導体基板の上面に対して垂直から＋／−０．１°の角度でチャネル層へ打込まれることを特徴とする請求項１に記載の方法。
【請求項２０】
打込み中に基板を回転させる工程をさらに含むことを特徴とする請求項１に記載の方法。
【請求項２１】
請求項1の方法によって製造された半導体デバイス。
【請求項１】
半導体デバイスの製造方法であって、前記方法は、
打込みマスク層上にエッチマスクをパターニング処理する工程、
を含み、ここで、打込みマスク層は、第１導電型の半導体材料のチャネル層上にあり、および、チャネル層は、第１導電型の半導体基板の上面上にあり、
前記方法は、さらに、
上面と、底面を各々有するチャネル層のエッチングされた領域に隣接した側壁とを各々有する１以上の隆起したソース領域を形成するために、エッチマスクを用いて、打込みマスク層を介してチャネル層へ選択的にエッチングする工程と、
エッチングされた領域の底面上の半導体材料中の第２導電型の打込み領域を形成するために、打込みマスク層を介してチャネル層へイオンを打込む工程と、
を含み、ここで、イオンは、半導体基板の上面に対して垂直から＋／−１０°以内の角度で打込まれ、打込みマスク層に衝突する少なくとも幾つかのイオンは、隆起した領域の側壁上に第２導電型の打込み領域を形成するために、打込みマスクによって散乱され、エッチングされた領域の底面上の打込み領域は、隆起した領域の隣接した側壁上の打込み領域に繋がっていることを特徴とする方法。
【請求項２】
チャネル層が、半導体基板上にある第１導電型の半導体材料のドリフト層上にあることを特徴とする請求項1に記載の方法。
【請求項３】
チャネル層とドリフト層は、各々、ドーパント濃度を有し、およびチャネル層のドーパント濃度は、ドリフト層のドーパント濃度より低いことを特徴とする請求項２に記載の方法。
【請求項４】
打込み中のイオンのエネルギーが、２５０ｋｅＶから２ＭｅＶであることを特徴とする請求項1に記載の方法。
【請求項５】
打込みマスク層は、第１導電型の半導体材料のソース層上にあり、およびソース層はチャネル層上にあることを特徴とする請求項1に記載の方法。
【請求項６】
ソース層およびチャンネル層は、各々、ドーパント濃度を有し、およびソース層のドーパント濃度は、チャネル層のドーパント濃度より高いことを特徴とする請求項５に記載の方法。
【請求項７】
第１導電型はｎ型であり、および第２導電型はｐ型であることを特徴とする請求項１に記載の方法。
【請求項８】
チャネル層および半導体基板が、ＳｉＣを含むことを特徴とする請求項１に記載の方法。
【請求項９】
打込みマスク層が、少なくとも０．５μｍの厚さを有することを特徴とする請求項１に記載の方法。
【請求項１０】
チャネル層が、０．２５μｍ〜５μｍの厚さおよび１ｘ１０１４／ｃｍ３〜１ｘ１０１８／ｃｍ３のドーパント濃度を有することを特徴とする請求項１に記載の方法。
【請求項１１】
ドリフト層が、２００μｍ未満の厚さおよび１ｘ１０１４／ｃｍ３〜１ｘ１０１８／ｃｍ３のドーパント濃度を有することを特徴とする請求項２に記載の方法。
【請求項１２】
ソース層が、５ｘ１０１８／ｃｍ３より大きなドーパント濃度を有することを特徴とする請求項５に記載の方法。
【請求項１３】
打込みマスクが、フォトレジスト材、酸化物、窒化物または金属を含むことを特徴とする請求項１に記載の方法。
【請求項１４】
基板は、１ｘ１０１８／ｃｍ３〜１ｘ１０２０／ｃｍ３のドーパント濃度を有することを特徴とする請求項１に記載の方法。
【請求項１５】
打込みマスク層が、第１導電型の半導体材料のソース層上にあり、およびソース層はチャネル層上にあることを特徴とする請求項２に記載の方法。
【請求項１６】
打込まれたイオンを活性化するためにデバイスをアニーリングする工程をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１７】
隆起したソース領域の上面上にソースコンタクトを形成する工程と、
エッチングされた領域の底面上の打込み領域上にゲートコンタクトを形成する工程と、
チャネル層の反対側の基板上にドレインコンタクトを形成する工程と、
をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１８】
１以上の隆起したソース領域が、フィンガーの形態の複数の離間した細長い部分を含むことを特徴とする請求項１に記載の方法。
【請求項１９】
イオンが、半導体基板の上面に対して垂直から＋／−０．１°の角度でチャネル層へ打込まれることを特徴とする請求項１に記載の方法。
【請求項２０】
打込み中に基板を回転させる工程をさらに含むことを特徴とする請求項１に記載の方法。
【請求項２１】
請求項1の方法によって製造された半導体デバイス。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【公表番号】特表２０１３−５１３２５２（Ｐ２０１３−５１３２５２Ａ）
【公表日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１２−５４３２２５（Ｐ２０１２−５４３２２５）
【出願日】平成２２年１２月８日（２０１０．１２．８）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５９３７４
【国際公開番号】ＷＯ２０１１／０７１９７３
【国際公開日】平成２３年６月１６日（２０１１．６．１６）
【出願人】（３１１０１５８４９）エスエス エスシー アイピー、エルエルシー (7)
【Ｆターム（参考）】
【公表日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２２年１２月８日（２０１０．１２．８）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５９３７４
【国際公開番号】ＷＯ２０１１／０７１９７３
【国際公開日】平成２３年６月１６日（２０１１．６．１６）
【出願人】（３１１０１５８４９）エスエス エスシー アイピー、エルエルシー (7)
【Ｆターム（参考）】
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