液晶表示装置
【課題】走査信号線の本数を大幅には増大させずにデータ信号線の本数を削減する。
【解決手段】第1の走査信号線G(2)及び第2の走査信号線G(1)に対して交差するように配置されたデータ信号線S(1)と、前記データ信号線S(1)に、一端が前記第1の走査信号線G(2)に接続された第1の薄膜トランジスタT(1,2,a)を介して接続され、該接続されているデータ信号線S(1)に供給される階調信号が印加される第1の画素電極E(1,2,a)と、前記第1の画素電極E(1,2,a)に、前記第2の走査信号線G(1)に一端が接続された第2の薄膜トランジスタT(1,1,b)を介して接続され、前記第1の画素電極E(1,2,a)を介して前記階調信号が印加される第2の画素電極E(1,1,b)と、を備える。
【解決手段】第1の走査信号線G(2)及び第2の走査信号線G(1)に対して交差するように配置されたデータ信号線S(1)と、前記データ信号線S(1)に、一端が前記第1の走査信号線G(2)に接続された第1の薄膜トランジスタT(1,2,a)を介して接続され、該接続されているデータ信号線S(1)に供給される階調信号が印加される第1の画素電極E(1,2,a)と、前記第1の画素電極E(1,2,a)に、前記第2の走査信号線G(1)に一端が接続された第2の薄膜トランジスタT(1,1,b)を介して接続され、前記第1の画素電極E(1,2,a)を介して前記階調信号が印加される第2の画素電極E(1,1,b)と、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクティブマトリクス型の液晶表示装置に関する。
【背景技術】
【0002】
液晶表示装置等に用いられるアクティブマトリクス方式の表示装置では、表示部の行方向に対して配設される複数の走査信号線と表示部の列方向に対して配設される複数のデータ信号線との交点近傍に表示画素を接続し、該表示画素に所定の電圧を印加することで表示を行っている。従来の表示装置では、各表示画素のそれぞれに対応するデータ信号線と走査信号線とを必要としている。したがって、データ信号線に接続され該データ信号線を駆動するためのソースドライバの出力端子数(ソースドライバとデータ信号線との接続端子数)もデータ信号線の本数分必要であるとともに、走査信号線に接続され該走査信号線を駆動するためのゲートドライバの出力端子数(ゲートドライバと走査信号線との接続端子数)も走査信号線の本数分必要であった。
【0003】
出力端子数(接続端子数)の総計を減らす提案の1つとして、例えば特許文献1の手法がある。特許文献1では、1本のデータ信号線の両側に2つのTFTを設けるとともに、これら2つのTFTの一方に第1走査信号線を接続し、また、他方のTFTに第2走査信号線を接続している。さらに、4画素分の画像信号を印加する画像出力回路を設けるとともに、このデータ信号線に印加する画像信号を切り替える第1スイッチング素子と第2スイッチング素子を設け、第1制御線と第2制御線からの制御信号によって前記第1スイッチング素子と第2スイッチング素子の切り替えを行うことで、1本のデータ信号線を2つのTFT、即ち2つの表示画素で共用できるようにしている。即ち、比較的行数が少なく設計される画素行に対応させて走査信号線の数を2倍とする代わりに、比較的列数が多く設計される画素列に対応させてデータ信号線の数を1/2にすることで出力端子数の総計が増加することを防止している。
【0004】
【特許文献1】特開2006−201315号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかし、特許文献1の手法では、上述したようにデータ信号線の本数を1行分の表示画素の数に対して半分の本数にすることが可能であるが、走査信号線の本数が1列分の表示画素の数に対して2倍の本数だけ必要となり、必ずしも出力端子数(接続端子数)の総計を削減することが可能なものではない。
【0006】
本発明は、上記の事情に鑑みてなされたもので、走査信号線の本数を大幅には増大させずにデータ信号線の本数を削減することができる表示装置及び表示装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記の目的を達成するために、請求項1に記載の液晶表示装置は、
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、を備え、
前記第2の薄膜トランジスタがオン状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV1とし、
前記第1の薄膜トランジスタがオフ状態の際に前記第2の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV2とし、
前記第2の薄膜トランジスタがオフ状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第1の画素電極における電圧シフト量をΔV3とした場合に、
ΔV1とΔV2とが、ともにΔV3よりも小さい値であることを特徴とする。
【0008】
また、請求項2に記載の液晶表示装置は、請求項1に記載の液晶表示装置であって、ΔV3=ΔV1+ΔV2を満たすことを特徴とする。
【0009】
また、請求項3に記載の液晶表示装置は、
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、を備え、
前記第2の薄膜トランジスタがオン状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV1とし、
前記第1の薄膜トランジスタがオフ状態の際に前記第2の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV2とし、
前記第2の薄膜トランジスタがオフ状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第1の画素電極における電圧シフト量をΔV3とした場合に、
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする。
【0010】
また、請求項4に記載の液晶表示装置は、
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、を備え、
前記第2の走査信号線に前記第2の薄膜トランジスタをオン状態にする走査信号が供給されている際に前記第1の走査信号線に供給される走査信号を前記第1の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第2の画素電極における電圧シフト量をΔV1とし、
前記第1の走査信号線に前記第1の薄膜トランジスタをオフ状態にする走査信号が供給されている際に前記第2の走査信号線に供給される走査信号を前記第2の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第2の画素電極における電圧シフト量をΔV2とし、
前記第2の走査信号線に前記第2の薄膜トランジスタをオフ状態にする走査信号が供給されている際に前記第1の走査信号線に供給される走査信号を前記第1の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第1の画素電極における電圧シフト量をΔV3とした場合に、
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする。
【0011】
また、請求項5に記載の液晶表示装置は、
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、
前記第1の画素電極または前記第2の画素電極に液晶を介して対向配置され、各表示画素間で等しい電位に設定される共通電極と、
前記第1の画素電極または前記第2の画素電極に絶縁膜を介して対向配置され、各表示画素間で等しい電位に設定される補助容量電極と、を備え、
前記第1の薄膜トランジスタをオン状態にする走査信号の電圧レベルをVghaとし、
前記第1の薄膜トランジスタをオフ状態にする走査信号の電圧レベルをVglaとし、
前記第2の薄膜トランジスタをオン状態にする走査信号の電圧レベルをVghbとし、
前記第2の薄膜トランジスタをオフ状態にする走査信号の電圧レベルをVglbとし、
前記第1の薄膜トランジスタのゲート電極と前記第1の画素電極との間の寄生容量をCgsaとし、
前記第2の薄膜トランジスタのゲート電極と前記第2の画素電極との間の寄生容量をCgsbとし、
前記第2の薄膜トランジスタのゲート電極と前記第1の画素電極との間の寄生容量をCgdとし、
前記第1の画素電極と前記共通電極との間の液晶容量をClcaとし、
前記第2の画素電極と前記共通電極との間の液晶容量をClcbとし
前記第1の画素電極と前記補助容量電極との間の補助容量をCsaとし、
前記第2の画素電極と前記補助容量電極との間の補助容量をCsbとし、
(Vgha−Vgla)×(Cgsa/(Cgsa+Csa+Clca+Cgd+Cgsb+Csb+Clcb))=ΔV1とし、
(Vghb−Vglb)×(Cgsb/(Cgsb+Csb+Clcb))=ΔV2とし、
(Vgha−Vgla)×(Cgsa/(Cgsa+Csa+Clca+Cgd))=ΔV3とした場合に、
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする。
【0012】
また、請求項6に記載の液晶表示装置は、請求項5に記載の液晶表示装置であって、前記各液晶容量は、対応する前記画素電極と前記共通電極との間に所定の電圧が印加されているときの液晶容量であることを特徴とする。
【発明の効果】
【0013】
本発明によれば、走査信号線の本数を大幅には増大させずにデータ信号線の本数を削減することができる。
【発明を実施するための最良の形態】
【0014】
以下、図面を参照して本発明の実施形態を説明する。
[第1の実施形態]
本発明に係る表示装置1の概略全体構成は図1に示すように、表示パネル10と、ソースドライバ20と、ゲートドライバ30と、画素データ発生回路40と、コモン電圧生成回路50と、タイミング制御回路60と、電源発生回路70とを有している。
【0015】
表示パネル10は、図2に示すように、対向配置され、シール材15により接着された2枚の透明基板間16、17に液晶LCが挟持された構成となっている。そして、一方の基板16には、行方向に延伸配設された複数の走査信号線G(例えばn本の走査信号線)と、列方向に延伸配設された複数のデータ信号線S(例えばm本のデータ信号線)と、それぞれが各表示画素Pに対応するようにマトリクス状に配置された複数の画素電極Eと、それぞれに対応する画素電極Eにソース電極が接続された複数の薄膜トランジスタ(TFT)を有して構成されている。また、他方の基板17には、各表示画素P間で共通の電位に設定される共通電極18が各画素電極Eと対向するように形成されている。なお、画素電極E及び共通電極18の対向面側にはそれぞれ液晶の初期配向を規定する配向膜13、14が形成されている。
【0016】
また、表示パネル10では、図3に示すように、行方向に延伸配設された複数の走査信号線G(j)と列方向に延伸配設された複数のデータ信号線S(i)とは、互いに交差するように、より具体的には直交するように配設されている。そして、走査信号線G(j)とデータ信号線S(i)との各交点(i,j)に対応するように、2つの薄膜トランジスタに接続される第1の画素電極E(i,j,a)を備えた第1の表示画素P(i,j,a)と1つの薄膜トランジスタに接続される第2の画素電極E(i,j,b)を備えた第2の表示画素P(i,j,b)とが走査信号線G(j)の延伸方向に隣接して形成されている。即ち、表示パネル10の各画素行では、第1の表示画素P(i,j,a)と第2の表示画素P(i,j,b)とが交互に繰り返すように配置されている。また、各画素列では、第1の表示画素P(i,j,a)または第2の表示画素P(i,j,b)の何れか一方が連続するように配置されている。ここで、i=1,2,・・・,m、j=1,2,・・・,n。
【0017】
第1の表示画素P(i,j,a)は、第1の画素電極E(i,j,a)と第1の薄膜トランジスタT(i,j,a)とが形成され、第1の画素電極E(i,j,a)が第1の薄膜トランジスタT(i,j,a)のソース電極に接続されている。そして、第1の薄膜トランジスタT(i,j,a)は、ゲート電極が走査信号線G(j)に、ドレイン電極がデータ信号線S(i)に、それぞれ接続されている。
【0018】
また、第2の表示画素P(i,j,b)は、第2の画素電極E(i,j,b)と第2の薄膜トランジスタT(i,j,b)とが形成され、第2の画素電極E(i,j,b)が第2の薄膜トランジスタT(i,j,b)のソース電極に接続されている。そして、第2の薄膜トランジスタT(i,j,b)は、ゲート電極が走査信号線G(j)に、ドレイン電極が後段側の画素行として配置される第1の画素電極E(i,j+1,a)に、それぞれ接続されている。即ち、第2の表示画素P(i,j,b)は、データ信号線S(i)に供給される階調信号が後段側の画素行として配置される第1の画素電極E(i,j+1,a)を介して第2の画素電極E(i,j,b)に書き込まれるように構成されている。
【0019】
即ち、表示パネル10では、表示画素2列に対して1本のデータ信号線を割り当てている。そして、このような表示パネル10の画素構成では、表示画素の各列に対して1本のデータ信号線を割り当てる場合と比較して、データ信号線の本数を1/2とすることが可能である。換言すると、1行分の表示画素数に対してデータ信号線の本数を1/2とすることが可能である。またこのとき、走査信号線の本数を大幅に増加させる必要はない。即ち、例えば表示画素が240行であれば、走査信号線の本数は240+1本とすればよく、走査信号線の本数を1列分の表示画素数と大凡等しくすることができる。
【0020】
ここで、図4、図5、図6に基づいて各表示画素の具体的な構成について説明する。一方の基板16にはゲート電極51を含む走査信号線G(j)が設けられている。この走査信号線G(j)と同一層には補助容量線48が設けられている。つまり、走査信号線G(j)と補助容量線48とは一括形成される。そして、その上面全体にはゲート絶縁膜52が設けられている。ゲート絶縁膜52の上面には真性アモルファスシリコンからなる半導体薄膜53が設けられている。半導体薄膜53の上面における走査信号線G(j)との重畳領域のほぼ中央部にはチャネル保護膜54が設けられている。チャネル保護膜54の上面両側およびその両側における半導体薄膜53の上面にはn型アモルファスシリコンからなるコンタクト層55、56が設けられている。一方のコンタクト層55の上面にはソース電極57が設けられている。また、他方のコンタクト層56の上面にはドレイン電極58を含むデータ信号線S(i)または接続配線Lが設けられている。そして、ゲート電極51、ゲート絶縁膜52、半導体薄膜53、チャネル保護膜54、コンタクト層55、56、ソース電極57およびドレイン電極58により、第1の薄膜トランジスタT(i,j,a)または第2の薄膜トランジスタT(i,j,b)が構成されている。第1の薄膜トランジスタT(i,j,a)のソース電極57及び前段側の画素行に形成される第2の薄膜トランジスタT(i,j−1,b)のドレイン電極56は、それぞれを互いに電気的に接続するための接続配線Lを兼ねている。
【0021】
第1の薄膜トランジスタT(i,j,a)や第2の薄膜トランジスタT(i,j,b)等を含むゲート絶縁膜52の上面全体には平坦化膜59が設けられている。そして、平坦化膜59には、ソース電極57に対応する箇所にコンタクトホール60が設けられている。平坦化膜59の上面にはITOからなる画素電極E(i,j,a)、E(i,j,b)が設けられ、この画素電極E(i,j,a)、E(i,j,b)はコンタクトホール60を介してソース電極57と電気的に接続されている。
【0022】
ここで、補助容量ライン48のうちの画素電極E(i,j,a)、E(i,j,b)と重ね合わされた部分は補助容量電極となっている。そして、この重ね合わされた部分によって補助容量Csa、Csbが形成されている。そして、各表示画素P(i,j,a)、P(i,j,b)では、画素電極E(i,j,a)、E(i,j,b)と共通電極18との間に配されることとなる液晶LCの配向状態を、画素電極E(i,j,a)、E(i,j,b)と共通電極18との間の電位差に基づいて変化させることによって、その表示状態の制御が可能となるように構成されている。なお、補助容量電極は、共通電極18に供給されるコモン信号Vcomが当該補助容量電極にも供給されるように、共通電極18と電気的に接続されている。そして、各第1の表示画素P(i,j,a)では、図7(a)に示すように、第1の画素電極E(i,j,a)と共通電極18との間に挟持された液晶層によって、補助容量Csaと並列的に接続される液晶容量Clcaが形成される。また、各第2の表示画素P(i,j,b)では、図7(b)に示すように、第2の画素電極E(i,j,b)と共通電極18との間に挟持された液晶層によって、補助容量Csbと並列的に接続される液晶容量Clcbが形成される。
【0023】
ソースドライバ20は、各データ信号線S(i)が接続され、タイミング制御回路60から出力される水平制御信号(クロック信号、スタート信号、ラッチ動作制御信号等)に基づいて、画素データ発生回路40から供給される各表示画素に対応する画素データを所定の単位で取り込み、この取り込んだ画素データに対応する階調信号を所定のタイミングでデータ信号線に供給する。
【0024】
ゲートドライバ30は、各走査信号線G(j)が接続され、タイミング制御回路60からの垂直制御信号を受け、走査信号線G(j)に接続された第1の薄膜トランジスタT(i,j,a)及び第2の薄膜トランジスタT(i,j,b)をオン又はオフするための走査信号を走査信号線G(j)に供給する。
【0025】
画素データ発生回路40は、例えば表示装置1の外部から供給される映像信号(アナログ又はデジタル)から各表示画素に対応する画素データを生成してソースドライバ20に出力する。ここで、画素データ発生回路40には、所定期間(例えば、1フレームや1フィールド、1ライン)毎にタイミング制御回路60から反転信号(FRP)が入力される。画素データ発生回路40は、反転信号が入力される毎にソースドライバ20に出力する画素データのビット値を反転する。このようにして所定期間毎に画素データのビット値を反転させることにより、表示画素に印加される階調信号の極性を所定期間毎に反転させる。これにより、各表示画素における液晶への印加電圧を交流駆動することが可能である。
【0026】
コモン電圧生成回路50は、タイミング制御回路60から出力される反転信号に基づいて、所定期間毎に極性が反転するコモン信号Vcomを生成して共通電極18に供給する。
【0027】
タイミング制御回路60は、垂直制御信号、水平制御信号、反転信号等の各種の制御信号を生成し、例えば、反転信号を画素データ発生回路40及びコモン信号生成回路50に、垂直制御信号をゲートドライバ30に、水平制御信号をソースドライバ20に出力する。
【0028】
電源発生回路70は、走査信号を生成するために必要な電源電圧Vgh、Vglを生成してゲートドライバ30に供給するとともに、階調信号を生成するために必要な電源電圧Vshを生成してソースドライバ20に供給する。また、電源発生回路70は、ロジック電源Vccを生成してソースドライバ20及びゲートドライバ30に供給する。
【0029】
次に、図8に示すタイミングチャートに基づいて表示装置1の動作について説明する。ここで、図8においては、上から順に、データ信号線S(i)に供給される階調信号、1段目の走査信号線G(1)に供給される走査信号、2段目の走査信号線G(2)に供給される走査信号、3段目の走査信号線G(3)に供給される走査信号、4段目の走査信号線G(4)に供給される走査信号、5段目の走査信号線G(5)に供給される走査信号、6段目の走査信号線G(6)に供給される走査信号、3段目の画素行に対応する第1の画素電極E(i,3,a)における階調信号の印加状態、3段目の画素行に対応する第2の画素電極E(i,3,b)における階調信号の印加状態、4段目の画素行に対応する第1の画素電極E(i,4,a)における階調信号の印加状態、4段目の画素行に対応する第2の画素電極E(i,4,b)における階調信号の印加状態、5段目の画素行に対応する第1の画素電極E(i,5,a)における階調信号の印加状態、5段目の画素行に対応する第2の画素電極E(i,5,b)における階調信号の印加状態、6段目の画素行に対応する第1の画素電極E(i,6,a)における階調信号の印加状態、6段目の画素行に対応する第2の画素電極E(i,6,b)における階調信号の印加状態、共通電極18に供給されるコモン信号Vcomを示している。また、図8においてデータ信号線S(i)が供給する各階調信号は、画素データに対応した表示パネル10上での座標値で示している。なお、oldは、前回フレームに書き込まれた階調信号に基づいた印加状態を示している。
【0030】
また、表示装置1においては、第1の画素電極E(i,j,a)に係る画素データと第2の画素電極E(i,j,b)に係る画素データとを1/2水平期間毎に交互にソースドライバ20に入力する。即ち、各水平期間の前半に、所定の画素行に対応した第2の画素電極E(i,j,b)に係る画素データを入力し、各水平期間の後半に、前記所定の画素行と同一の画素行に対応した第1の画素電極E(i,j,a)に係る画素データを入力する。また、1フレーム毎に、入力される画素データのビット値(即ち階調信号の極性)が反転するように反転信号を制御する。そして、図8においては、画素データのビット反転が行なわれていない場合の階調信号に「+」の符号を付し、画素データのビット反転が行われた場合の階調信号に「−」の符号を付している。また、コモン信号Vcomの電圧レベルと階調信号の電圧レベルとの関係は例えば図9のように示される。
【0031】
ここで、本実施形態では、第1の表示画素P(i,j,a)の表示のために第1の画素電極E(i,j,a)に書き込まれる階調信号の極性と、第2の表示画素P(i,j,b)の表示のために第2の画素電極E(i,j,b)に書き込まれる階調信号の極性とが、当該フレーム内で異なるように反転信号が制御されている。
【0032】
以上により、図8に示すように、当該フレームでの各画素行における第1の画素電極E(i,j,a)に係る階調信号と第2の画素電極E(i,j,b)に係る階調信号とが、+(i,1,b)、−(i,1,a)、+(i,2,b)、−(i,2,a)、+(i,3,b)、−(i,3,a)、…の順にデータ信号線S(i)へ時分割的に供給されることとなる。そして、このような階調信号のデータ信号線S(i)への供給が各フレームで繰り返し実行される。なお、各階調信号の極性はフレーム毎に反転されている。
【0033】
一方、各走査信号線G(j)に入力する走査信号は、各フレームで2回ずつHigh(Vgh)とする。
【0034】
まず、各フレームの所定の水平期間では、例えば3段目の画素行に対応する第1の表示画素P(i,3,a)及び第2の表示画素P(i,3,b)での表示のための階調信号の書き込みを行う。当該水平期間では、当該水平期間の開始タイミングT11aに同期させて、3段目の走査信号線G(3)の走査信号と4段目の走査信号線G(4)の走査信号とをそれぞれHighにする。ここで、当該水平期間において、3段目の走査信号線G(3)の走査信号をHighとする期間は、例えばデータ信号線S(i)に階調信号+(i,3,b)の供給が開始されてから当該階調信号+(i,3,b)の次に供給されることとなる階調信号−(i,3,a)の供給が終了する直前までの期間とする。また、当該水平期間において、4段目の走査信号線G(4)の走査信号をHighとする期間は、例えばデータ信号線S(i)に階調信号+(i,3,b)の供給が開始されてから当該階調信号+(i,3,b)の供給が終了する直前までの期間とする。
【0035】
タイミングT11aで3段目の走査信号線G(3)の走査信号をHighとすることにより、3段目の走査信号線G(3)に接続された第1の薄膜トランジスタT(i,3,a)及び第2の薄膜トランジスタT(i,3,b)がオン状態となる。また、4段目の走査信号線G(4)の走査信号をHighとすることにより、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)及び第2の薄膜トランジスタT(i,4,b)がオン状態となる。これにより、データ信号線S(i)に供給されている階調信号+(i,3,b)が3段目の画素行に対応する第1の画素電極E(i,3,a)及び第2の画素電極E(i,3,b)と、4段目の画素行に対応する第1の画素電極E(i,4,a)とに書き込まれ、3段目の画素行に対応する第1の表示画素P(i,3,a)及び第2の表示画素P(i,3,b)と、4段目の画素行に対応する第1の表示画素P(i,4,a)とにおいて階調信号+(i,3,b)に対応した表示が行われる。
【0036】
次にタイミングT11bにおいて、3段目の走査信号線G(3)の走査信号をHighとしたままで4段目の走査信号線G(4)の走査信号をHighからLow(Vgl)にする。このタイミングT11bにおいては、3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)はオン状態のままであるが、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)がオフ状態となる。このため、3段目の画素行に対応する第2の画素電極E(i,3,b)に当該座標に対応する階調信号+(i,3,b)が保持される。なお、4段目の画素行に対応する第1の画素電極E(i,4,a)においては、当該座標とは異なる階調信号+(i,3,b)が保持されることになるが、この状態は後述するように、大凡1水平期間から2水平期間のうちに解消される。
【0037】
また、タイミングT11bでは、その直後にデータ信号線S(i)に印加される階調信号が、+(i,3,b)から−(i,3,a)に切り換えられる。このため、3段目の画素行に対応する第1の画素電極E(i,3,a)には、引き続きオン状態になっている3段目の走査信号線G(3)に接続された第1の薄膜トランジスタT(i,3,a)を介して階調信号−(i,3,a)が書き込まれ、3段目の画素行に対応する第1の表示画素P(i,3,a)において階調信号−(i,3,a)に対応した表示が行われる。
【0038】
次にタイミングT11cにおいて、3段目の走査信号線G(3)の走査信号をHighからLowにする。これにより、3段目の画素行に対応する第1の画素電極E(i,3,a)に階調信号−(i,3,a)が保持される。また、3段目の画素行に対応する第2の画素電極E(i,3,b)と4段目の画素行に対応する第1の画素電極E(i,4,a)との間の電気的な接続が3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)により遮断される。
【0039】
このようにして、当該水平期間において、3段目の画素行に対応する第1の表示画素P(i,3,a)及び第2の表示画素P(i,3,b)の表示を行うための書き込みが行われる。
【0040】
また、次の水平期間では、4段目の画素行に対応する第1の表示画素P(i,4,a)及び第2の表示画素P(i,4,b)の表示を行うための階調信号の書き込みが行われる。当該水平期間では、当該水平期間の開始タイミングT12aに同期させて、4段目の走査信号線G(4)の走査信号と5段目の走査信号線G(5)の走査信号とをそれぞれHighにする。ここで、当該水平期間において、4段目の走査信号線G(4)の走査信号をHighとする期間は、例えばデータ信号線S(i)に階調信号+(i,4,b)の供給が開始されてから当該階調信号+(i,4,b)の次に供給されることとなる階調信号−(i,4,a)の供給が終了する直前までの期間とする。また、当該水平期間において、5段目の走査信号線G(5)の走査信号をHighとする期間は、例えばデータ信号線S(i)に階調信号+(i,4,b)の供給が開始されてから当該階調信号+(i,4,b)の供給が終了する直前までの期間とする。
【0041】
タイミングT12aで4段目の走査信号線G(4)の走査信号をHighとすることにより、上述したように、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)及び第2の薄膜トランジスタT(i,4,b)がオン状態となる。また、5段目の走査信号線G(5)の走査信号をHighとすることにより、5段目の走査信号線G(5)に接続された第1の薄膜トランジスタT(i,5,a)及び第2の薄膜トランジスタT(i,5,b)がオン状態となる。これにより、データ信号線S(i)に供給されている階調信号+(i,4,b)が4段目の画素行に対応する第1の画素電極E(i,4,a)及び第2の画素電極E(i,4,b)と、5段目の画素行に対応する第1の画素電極E(i,5,a)とに書き込まれ、4段目の画素行に対応する第1の表示画素P(i,4,a)及び第2の表示画素P(i,4,b)と、5段目の画素行に対応する第1の表示画素P(i,5,a)とにおいて階調信号+(i,4,b)に対応した表示が行われる。
【0042】
次にタイミングT12bにおいて、4段目の走査信号線G(4)の走査信号をHighとしたままで5段目の走査信号線G(5)の走査信号をHighからLowにする。このタイミングT12bにおいては、4段目の走査信号線G(4)に接続された第2の薄膜トランジスタT(i,4,b)がオン状態のままであるが、5段目の走査信号線G(5)に接続された第1の薄膜トランジスタT(i,5,a)がオフ状態となる。このため、4段目の画素行に対応する第2の画素電極E(i,4,b)に当該座標に対応する階調信号+(i,4,b)が保持される。なお、5段目の画素行に対応する第1の画素電極E(i,5,a)においては、当該座標とは異なる階調信号+(i,4,b)が保持されることになるが、この状態も、大凡1水平期間から2水平期間のうちに解消される。
【0043】
また、タイミングT12bでは、その直後にデータ信号線S(i)に印加される階調信号が、+(i,4,b)から−(i,4,a)に切り換えられる。このため、4段目の画素行に対応する第1の画素電極E(i,4,a)には、引き続きオン状態になっている4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)を介して階調信号−(i,4,a)が書き込まれ、4段目の画素行に対応する第1の表示画素P(i,4,a)において階調信号−(i,4,a)に対応した表示が行われる。即ち、当該座標とは異なる階調信号に基づいた表示が解消され、当該座標に対応した階調信号に基づいた表示が行われる。
【0044】
次にタイミングT12cにおいて、4段目の走査信号線G(4)の走査信号をHighからLowにする。これにより、4段目の画素行に対応する第1の画素電極E(i,4,a)に階調信号−(i,4,a)が保持される。また、4段目の画素行に対応する第2の画素電極E(i,4,b)と5段目の画素行に対応する第1の画素電極E(i,5,a)との間の電気的な接続が4段目の走査信号線G(4)に接続された第2の薄膜トランジスタT(i,4,b)により遮断される。
【0045】
このようにして、当該水平期間において、4段目の画素行に対応する第1の表示画素P(i,4,a)及び第2の表示画素P(i,4,b)の表示を行うための書き込みが行われる。
【0046】
そして、以後の水平期間についても各段に対応した表示画素に対して順に上述したような階調信号の書き込みを行うことにより、当該表示装置1において映像信号に基づいた表示すべき適正な映像表示がなされることになる。
【0047】
以上説明したように、表示装置1においては、所定のデータ信号線に接続された表示画素に薄膜トランジスタを介してさらに別の表示画素を接続することにより、走査信号線の本数を大幅には増大させることなく、データ信号線の本数及びソースドライバの出力端子数を削減することが可能である。これにより、ソースドライバを構成するLSIの接合ピッチ幅を広くすることも可能になり、表示パネル10上にソースドライバを構成するLSIを搭載して接合する場合に、その接合を容易に行うことも可能になる。また、ソースドライバの出力端子数を削減できるのでソースドライバ20を構成するLSIの小型化も実現可能になる。
【0048】
[第2の実施形態]
第2の実施形態に係る表示装置の概略全体構成は、上述の第1の実施形態と大凡同様である。そして、上述の第1の実施形態では、薄膜トランジスタと画素電極との間に発生する寄生容量を考慮しない場合について説明したが、第2の実施形態では、薄膜トランジスタのゲート電極と画素電極との間に発生する寄生容量を考慮した場合について説明する。即ち、図10に示すように、第1の薄膜トランジスタT(i,j,a)のゲート電極と当該第1の薄膜トランジスタT(i,j,a)に接続された第1の画素電極E(i,j,a)との間に寄生容量Cgsaが発生し、第2の薄膜トランジスタT(i,j,b)のゲート電極と当該第2の薄膜トランジスタT(i,j,b)に接続された第2の画素電極E(i,j,b)との間に寄生容量Cgsbが発生し、第2の薄膜トランジスタT(i,j,b)のゲート電極と当該第2の薄膜トランジスタT(i,j,b)に接続された第1の画素電極E(i,j+1,a)との間に寄生容量Cgdが発生する場合について説明する。なお、各箇所で発生する寄生容量Cgsa、Cgsb、Cgdの値は、それぞれ対応する表示画素間では等しいものとする。
【0049】
また、図7(a)、図7(b)に基づいて説明したように、第1の画素電極E(i,j,a)と補助容量電極との間には補助容量Csaが形成され、第2の画素電極E(i,j,b)と補助容量電極との間には補助容量Csbが形成されているものとする。さらに、第1の画素電極E(i,j,a)と共通電極18との間に液晶容量Clcaが形成され、第2の画素電極E(i,j,b)と共通電極18との間に液晶容量Clcbが形成されているものとする。
【0050】
以下、図8及び図11に基づいて、3段目の走査信号線G(3)にゲート電極が接続された第2の薄膜トランジスタT(i,3,b)を介して接続される3段目の画素行に対応する第2の画素電極E(i,3,b)と4段目の画素行に対応する第1の画素電極E(i,4,a)との間での寄生容量の影響による電位変動の発生の違いについて具体的に説明する。なお、説明を簡略化するために、各表示画素に供給する階調信号の電圧レベルは、極性毎に等しい電圧レベルの階調信号が供給されるものとして説明する。即ち、表示装置1においては、ベタ画像が表示されるように階調信号が供給されるものとして説明する。また、図11では、共通電極18での電位を基準電位としたときの画素電極E(i,3,b)、E(i,4,a)での電位変化を示している。即ち、図11は、共通信号Vcomの振幅による画素電極の電位変化が省略されるように示されている。
【0051】
各フレームにおいて、3段目の画素行に対応する第2の画素電極E(i,3,b)は、タイミングT11bで3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)をオン状態に維持したまま4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)がオン状態からオフ状態に切り換えられることにより当該座標に対応する階調信号+(i,3,b)または階調信号−(i,3,b)が保持される。しかし、このとき、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)のゲート電極と当該第1の薄膜トランジスタT(i,4,a)に接続された第1の画素電極E(i,4,a)との間には寄生容量Cgsaが存在するため、当該寄生容量Cgsaの影響により3段目の画素行に対応する第2の画素電極E(i,3,b)には、4段目の画素行に対応する第1の画素電極E(i,4,a)とともに第1の電圧シフトが発生する。この第1の電圧シフトで発生する電圧シフト量ΔV1は、(数1)によって導出することができる。
【0052】
(数1)
ΔV1=(Vgha−Vgla)×(Cgsa/(Cgsa+Csa+Clca+Cgd+Cgsb+Csb+Clcb))
【0053】
ここで、Vghaは、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)をオン状態にする走査信号の電圧レベルであり、本実施形態では、3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)をオン状態にする際の走査信号の電圧レベルと等しい電圧レベルVghとする。また、Vglaは、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)をオフ状態にする走査信号の電圧レベルであり、本実施形態では、3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)をオフ状態にする際の走査信号の電圧レベルと等しい電圧レベルVglとする。
【0054】
また、各フレームにおいて、タイミングT11cで4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)をオフ状態に維持したまま3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)がオン状態からオフ状態に切り換えられる。このとき、3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)のゲート電極と当該第2の薄膜トランジスタT(i,3,b)に接続された第2の画素電極E(i,3,b)との間には寄生容量Cgsbが存在するため、当該寄生容量Cgsbの影響により3段目の画素行に対応する第2の画素電極E(i,3,b)には、第2の電圧シフトが発生する。この第2の電圧シフトで発生する電圧シフト量ΔV2は、(数2)によって導出することができる。
【0055】
(数2)
ΔV2=(Vghb−Vglb)×(Cgsb/(Cgsb+Csb+Clcb))
【0056】
ここで、Vghbは、3段目の走査信号線G(3)に接続された第1の薄膜トランジスタT(i,3,b)をオン状態にする走査信号の電圧レベルであり、本実施形態では、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)をオン状態にする際の走査信号の電圧レベルと等しい電圧レベルVghとする。また、Vglbは、3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)をオフ状態にする走査信号の電圧レベルであり、本実施形態では、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)をオフ状態にする際の走査信号の電圧レベルと等しい電圧レベルVglとする。
【0057】
このように、3段目の画素行に対応する第2の画素電極E(i,3,b)では、フレーム毎に、保持すべき階調信号に対してΔV1+ΔV2だけ電圧シフトする。
【0058】
一方、4段目の画素行に対応する第1の画素電極E(i,4,a)は、各フレームにおいてタイミングT12cで3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)をオフ状態に維持したまま4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)がオン状態からオフ状態に切り換えられることにより当該座標に対応する階調信号+(i,4,a)または階調信号−(i,4,a)が保持される。しかし、このとき、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)のゲート電極と当該第1の薄膜トランジスタT(i,4,a)に接続された第1の画素電極E(i,4,a)との間には寄生容量Cgsaが存在するため、4段目の画素行に対応する第1の画素電極E(i,4,a)では、第3の電圧シフトが発生する。この第3の電圧シフトで発生する電圧シフト量ΔV3は、(数3)によって導出することができる。
【0059】
(数3)
ΔV3=(Vgha−Vgla)×(Cgsa/(Cgsa+Csa+Clca+Cgd))
【0060】
なお、タイミングT12cでは、3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)はオフ状態になっているため、第3の電圧シフトが3段目の画素行に対応する第2の画素電極E(i,3,b)に与える影響は軽微であるため、ここでは省略する。
【0061】
このように、4段目の画素行に対応する第1の画素電極E(i,4,a)では、フレーム毎に、保持すべき階調信号に対してΔV3だけ電圧シフトする。
【0062】
ところで、正極性書き込みフレームと負極性書き込みフレームとの間で液晶に印加される実効電圧が異なると、この実効電圧の違いがフリッカとして認識され表示品位が低下してしまう。そこで、3段目の画素行に対応する第2の表示画素P(i,3,b)に対して、正極性書き込みフレームと負極性書き込みフレームとの間で液晶に印加される実効電圧を等しくするためには、コモン信号Vcom振幅中心電圧を、3段目の画素行に対応する第2の画素電極E(i,3,b)での電圧振幅Vppbの中心電圧と一致させることが好ましい。即ち、図12(a)に示すように、データ信号線S(i)に供給される階調信号の振幅中心電圧VscからΔV1+ΔV2だけ、電圧シフトの発生方向にコモン信号Vcomの振幅中心電圧Vccが予めシフトしているように、コモン信号Vcomを設定することが好ましい。
【0063】
また、4段目の画素行に対応する第1の表示画素P(i,4,a)に対して、正極性書き込みフレームと負極性書き込みフレームとの間で液晶に印加される実効電圧を等しくするためには、コモン信号Vcomの振幅中心電圧を、4段目の画素行に対応する第1の画素電極E(i,4,a)での電圧振幅Vppaの中心電圧と一致させることが好ましい。即ち、図12(b)に示すように、データ信号線S(i)に供給される階調信号の振幅中心電圧VscからΔV3だけ、電圧シフトの発生方向にコモン信号Vcomの振幅中心電圧Vccが予めシフトしているように、コモン信号Vcomを設定することが好ましい。
【0064】
そして、ΔV3=ΔV1+ΔV2とすれば、3段目の画素行に対応する第2の画素電極E(i,3,b)での電圧振幅Vppbの中心電圧と4段目の画素行に対応する第1の画素電極E(i,4,a)での電圧振幅Vppaの中心電圧とを一致させることができ、コモン信号Vcom振幅中心電圧Vccを3段目の画素行に対応する第2の表示画素P(i,3,b)と4段目の画素行に対応する第1の表示画素P(i,4,a)とで共通に設定することができ好ましい。即ち、3段目の画素行に対応する第2の表示画素P(i,3,b)と4段目の画素行に対応する第1の表示画素P(i,4,a)とで同時にフリッカの発生を防止することができる。
【0065】
なお、寄生容量Cgsaは、第1の薄膜トランジスタT(i,j,a)に対応する走査信号線G(j)と当該第1の薄膜トランジスタT(i,j,a)に接続された第1の画素電極E(i,j,a)との間隔や、これらの間に設けられる絶縁膜の誘電率を調整することにより適宜容量値を調整することが可能である。また、寄生容量Cgsbは、第2の薄膜トランジスタT(i,j,b)に対応する走査信号線G(j)と当該第2の薄膜トランジスタT(i,j,b)に接続された第2の画素電極E(i,j,b)との間隔や、これらの間に設けられる絶縁膜の誘電率を調整することにより適宜容量値を調整することが可能である。また、寄生容量Cgdは、第2の薄膜トランジスタT(i,j,b)に対応する走査信号線G(j)と当該第2の薄膜トランジスタT(i,j,b)に接続された第1の画素電極E(i,j−1,b)との間隔や、これらの間に設けられる絶縁膜の誘電率を調整することにより適宜容量値を調整することが可能である。また、補助容量Csaは、第1の画素電極E(i,j,a)と重畳配置される補助容量電極の面積や、これらの間に設けられる絶縁膜の誘電率、膜厚等を調整することにより適宜容量値を調整することが可能である。また、補助容量Csbは、第2の画素電極E(i,j,b)と重畳配置される補助容量電極の面積や、これらの間に設けられる絶縁膜の誘電率、膜厚等を調整することにより適宜容量値を調整することが可能である。
【0066】
このように、各寄生容量や補助容量、更には、所定の電圧が液晶に印加された状態での液晶容量を適宜調整することによりΔV3=ΔV1+ΔV2を満たすことが可能となり、各フレームにおいて第1の表示画素P(i,j,a)で発生する電圧シフト量と第2の表示画素P(i,j,b)で発生する電圧シフト量とを等しくすることができる。
【0067】
また、ΔV1とΔV2とが、ともに、少なくともΔV3よりも小さい値になるように調整することにより、たとえΔV3=ΔV1+ΔV2を満たすことができなかったとしても、ΔV3と比較して、ΔV1+ΔV2の値が極端に大きくなってしまうことを防止できる。即ち、各フレームにおいて第1の表示画素P(i,j,a)で発生する電圧シフト量と第2の表示画素P(i,j,b)で発生する電圧シフト量との差が極端に大きくなってしまうことを防止できる。
【0068】
また、さらに精度よくΔV3=ΔV1+ΔV2を実現させるために、電圧シフトの前後での液晶容量変化を考慮してもよい。具体的には、電圧シフトの前後では、液晶に印加される電圧が変化するため、画素電極または共通電極18に対する液晶分子の傾斜角が電圧シフトの前後で異なり、誘電率異方性を有する液晶の見かけ上の誘電率も異なる。そして、このことにより発生する液晶容量変化をも考慮してΔV3=ΔV1+ΔV2を実現させる。
【0069】
この場合、ΔV1は(数4)により、ΔV2は(数5)により、ΔV3は(数6)により導出することができる。
【0070】
(数4)
ΔV1=(Vgha×(Cgsa/(Cgsa+Csa+Clcah+Cgd+Cgsb+Csb+Clcbh))−(Vgla×(Cgsa/(Cgsa+Csa+Clcam+Cgd+Cgsb+Csb+Clcbm))
【0071】
(数5)
ΔV2=(Vghb×(Cgsb/(Cgsb+Csb+Clcbm))−(Vglb×(Cgsb/(Cgsb+Csb+Clcbl))
【0072】
(数6)
ΔV3=(Vgha×(Cgsa/(Cgsa+Csa+Clcah+Cgd))−(Vgla×(Cgsa/(Cgsa+Csa+Clcal+Cgd))
【0073】
ここで、Clcah、Clcam、Clcal、Clcbh、Clcbm、Clcblについて、図11に基づいた具体例として説明する。Clcahは、タイミングT11bまたはタイミングT12cで電圧シフトが発生する直前の第1の表示画素P(i,4,a)における液晶容量である。Clcamは、タイミングT11bで電圧シフトが発生した直後の第1の表示画素P(i,4,a)における液晶容量である。Clcalは、タイミングT12cで電圧シフトが発生した直後の第1の表示画素P(i,4,a)における液晶容量である。Clcbhは、タイミングT11bで電圧シフトが発生する直前の第2の表示画素P(i,3,b)における液晶容量である。Clcbmは、タイミングT11bで電圧シフトが発生した直後、または、タイミングT11cで電圧シフトが発生する直前の第2の表示画素P(i,3,b)における液晶容量である。Clcblは、タイミングT11cで電圧シフトが発生した直後の第2の表示画素P(i,3,b)における液晶容量である。
【0074】
ところで、図11において、タイミングTxからタイミングTyの間は、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)がオフ状態を維持したまま3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)がオン状態にされている。このため、第1の薄膜トランジスタT(i,4,a)と第2の薄膜トランジスタT(i,3,b)との間では、前回フレームに互いに逆極性の階調信号として保持した階調信号が中和される。即ち、第2の表示画素P(i,j,b)に対しては、当該フレームで保持する階調信号が切り換えられるのに先立って、予め、第2の画素電極E(i,j,b)の電圧レベルを当該フレームで保持する階調信号の極性側に遷移させておくという、予備充電的な効果を得ることができる。
【図面の簡単な説明】
【0075】
【図1】表示装置の概略全体構成を示す図である。
【図2】表示パネルの断面構成を示す図である。
【図3】画素配列を示す図である。
【図4】画素構造を示す平面図である。
【図5】画素構造を示す断面図であり、図4におけるX−X’断面である。
【図6】画素構造を示す断面図であり、図4におけるY−Y’断面である。
【図7】液晶容量と補助容量との接続関係を示す図であり、(a)は第1の表示画素、(b)は第2の表示画素。
【図8】表示装置の動作について示すタイミングチャートである。
【図9】階調信号の電圧レベルとコモン信号の電圧レベルとの関係図である。
【図10】寄生容量を考慮した画素配列を示す図である。
【図11】共通電極での電位を基準電位としたときの画素電極での電位変化を示すタイミングチャートである。
【図12】寄生容量を考慮した場合における階調信号の電圧レベルとコモン信号の電圧レベルとの関係図であり、(a)は第2の表示画素、(b)は第1の表示画素。
【符号の説明】
【0076】
10:表示パネル
18:共通電極
20:ソースドライバ
30:ゲートドライバ
40:画素データ発生回路
50:コモン信号生成回路
60:タイミング制御回路
70:電源発生回
E、E(i,j,a)、E(i,j,b):画素電極
P、P(i,j,a)、P(i,j,b):表示画素
T(i,j,a)、T(i,j,b):薄膜トランジスタ
G(j):走査信号線
S(i):データ信号線
L:接続配線
【技術分野】
【0001】
本発明は、アクティブマトリクス型の液晶表示装置に関する。
【背景技術】
【0002】
液晶表示装置等に用いられるアクティブマトリクス方式の表示装置では、表示部の行方向に対して配設される複数の走査信号線と表示部の列方向に対して配設される複数のデータ信号線との交点近傍に表示画素を接続し、該表示画素に所定の電圧を印加することで表示を行っている。従来の表示装置では、各表示画素のそれぞれに対応するデータ信号線と走査信号線とを必要としている。したがって、データ信号線に接続され該データ信号線を駆動するためのソースドライバの出力端子数(ソースドライバとデータ信号線との接続端子数)もデータ信号線の本数分必要であるとともに、走査信号線に接続され該走査信号線を駆動するためのゲートドライバの出力端子数(ゲートドライバと走査信号線との接続端子数)も走査信号線の本数分必要であった。
【0003】
出力端子数(接続端子数)の総計を減らす提案の1つとして、例えば特許文献1の手法がある。特許文献1では、1本のデータ信号線の両側に2つのTFTを設けるとともに、これら2つのTFTの一方に第1走査信号線を接続し、また、他方のTFTに第2走査信号線を接続している。さらに、4画素分の画像信号を印加する画像出力回路を設けるとともに、このデータ信号線に印加する画像信号を切り替える第1スイッチング素子と第2スイッチング素子を設け、第1制御線と第2制御線からの制御信号によって前記第1スイッチング素子と第2スイッチング素子の切り替えを行うことで、1本のデータ信号線を2つのTFT、即ち2つの表示画素で共用できるようにしている。即ち、比較的行数が少なく設計される画素行に対応させて走査信号線の数を2倍とする代わりに、比較的列数が多く設計される画素列に対応させてデータ信号線の数を1/2にすることで出力端子数の総計が増加することを防止している。
【0004】
【特許文献1】特開2006−201315号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかし、特許文献1の手法では、上述したようにデータ信号線の本数を1行分の表示画素の数に対して半分の本数にすることが可能であるが、走査信号線の本数が1列分の表示画素の数に対して2倍の本数だけ必要となり、必ずしも出力端子数(接続端子数)の総計を削減することが可能なものではない。
【0006】
本発明は、上記の事情に鑑みてなされたもので、走査信号線の本数を大幅には増大させずにデータ信号線の本数を削減することができる表示装置及び表示装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記の目的を達成するために、請求項1に記載の液晶表示装置は、
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、を備え、
前記第2の薄膜トランジスタがオン状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV1とし、
前記第1の薄膜トランジスタがオフ状態の際に前記第2の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV2とし、
前記第2の薄膜トランジスタがオフ状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第1の画素電極における電圧シフト量をΔV3とした場合に、
ΔV1とΔV2とが、ともにΔV3よりも小さい値であることを特徴とする。
【0008】
また、請求項2に記載の液晶表示装置は、請求項1に記載の液晶表示装置であって、ΔV3=ΔV1+ΔV2を満たすことを特徴とする。
【0009】
また、請求項3に記載の液晶表示装置は、
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、を備え、
前記第2の薄膜トランジスタがオン状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV1とし、
前記第1の薄膜トランジスタがオフ状態の際に前記第2の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV2とし、
前記第2の薄膜トランジスタがオフ状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第1の画素電極における電圧シフト量をΔV3とした場合に、
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする。
【0010】
また、請求項4に記載の液晶表示装置は、
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、を備え、
前記第2の走査信号線に前記第2の薄膜トランジスタをオン状態にする走査信号が供給されている際に前記第1の走査信号線に供給される走査信号を前記第1の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第2の画素電極における電圧シフト量をΔV1とし、
前記第1の走査信号線に前記第1の薄膜トランジスタをオフ状態にする走査信号が供給されている際に前記第2の走査信号線に供給される走査信号を前記第2の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第2の画素電極における電圧シフト量をΔV2とし、
前記第2の走査信号線に前記第2の薄膜トランジスタをオフ状態にする走査信号が供給されている際に前記第1の走査信号線に供給される走査信号を前記第1の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第1の画素電極における電圧シフト量をΔV3とした場合に、
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする。
【0011】
また、請求項5に記載の液晶表示装置は、
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、
前記第1の画素電極または前記第2の画素電極に液晶を介して対向配置され、各表示画素間で等しい電位に設定される共通電極と、
前記第1の画素電極または前記第2の画素電極に絶縁膜を介して対向配置され、各表示画素間で等しい電位に設定される補助容量電極と、を備え、
前記第1の薄膜トランジスタをオン状態にする走査信号の電圧レベルをVghaとし、
前記第1の薄膜トランジスタをオフ状態にする走査信号の電圧レベルをVglaとし、
前記第2の薄膜トランジスタをオン状態にする走査信号の電圧レベルをVghbとし、
前記第2の薄膜トランジスタをオフ状態にする走査信号の電圧レベルをVglbとし、
前記第1の薄膜トランジスタのゲート電極と前記第1の画素電極との間の寄生容量をCgsaとし、
前記第2の薄膜トランジスタのゲート電極と前記第2の画素電極との間の寄生容量をCgsbとし、
前記第2の薄膜トランジスタのゲート電極と前記第1の画素電極との間の寄生容量をCgdとし、
前記第1の画素電極と前記共通電極との間の液晶容量をClcaとし、
前記第2の画素電極と前記共通電極との間の液晶容量をClcbとし
前記第1の画素電極と前記補助容量電極との間の補助容量をCsaとし、
前記第2の画素電極と前記補助容量電極との間の補助容量をCsbとし、
(Vgha−Vgla)×(Cgsa/(Cgsa+Csa+Clca+Cgd+Cgsb+Csb+Clcb))=ΔV1とし、
(Vghb−Vglb)×(Cgsb/(Cgsb+Csb+Clcb))=ΔV2とし、
(Vgha−Vgla)×(Cgsa/(Cgsa+Csa+Clca+Cgd))=ΔV3とした場合に、
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする。
【0012】
また、請求項6に記載の液晶表示装置は、請求項5に記載の液晶表示装置であって、前記各液晶容量は、対応する前記画素電極と前記共通電極との間に所定の電圧が印加されているときの液晶容量であることを特徴とする。
【発明の効果】
【0013】
本発明によれば、走査信号線の本数を大幅には増大させずにデータ信号線の本数を削減することができる。
【発明を実施するための最良の形態】
【0014】
以下、図面を参照して本発明の実施形態を説明する。
[第1の実施形態]
本発明に係る表示装置1の概略全体構成は図1に示すように、表示パネル10と、ソースドライバ20と、ゲートドライバ30と、画素データ発生回路40と、コモン電圧生成回路50と、タイミング制御回路60と、電源発生回路70とを有している。
【0015】
表示パネル10は、図2に示すように、対向配置され、シール材15により接着された2枚の透明基板間16、17に液晶LCが挟持された構成となっている。そして、一方の基板16には、行方向に延伸配設された複数の走査信号線G(例えばn本の走査信号線)と、列方向に延伸配設された複数のデータ信号線S(例えばm本のデータ信号線)と、それぞれが各表示画素Pに対応するようにマトリクス状に配置された複数の画素電極Eと、それぞれに対応する画素電極Eにソース電極が接続された複数の薄膜トランジスタ(TFT)を有して構成されている。また、他方の基板17には、各表示画素P間で共通の電位に設定される共通電極18が各画素電極Eと対向するように形成されている。なお、画素電極E及び共通電極18の対向面側にはそれぞれ液晶の初期配向を規定する配向膜13、14が形成されている。
【0016】
また、表示パネル10では、図3に示すように、行方向に延伸配設された複数の走査信号線G(j)と列方向に延伸配設された複数のデータ信号線S(i)とは、互いに交差するように、より具体的には直交するように配設されている。そして、走査信号線G(j)とデータ信号線S(i)との各交点(i,j)に対応するように、2つの薄膜トランジスタに接続される第1の画素電極E(i,j,a)を備えた第1の表示画素P(i,j,a)と1つの薄膜トランジスタに接続される第2の画素電極E(i,j,b)を備えた第2の表示画素P(i,j,b)とが走査信号線G(j)の延伸方向に隣接して形成されている。即ち、表示パネル10の各画素行では、第1の表示画素P(i,j,a)と第2の表示画素P(i,j,b)とが交互に繰り返すように配置されている。また、各画素列では、第1の表示画素P(i,j,a)または第2の表示画素P(i,j,b)の何れか一方が連続するように配置されている。ここで、i=1,2,・・・,m、j=1,2,・・・,n。
【0017】
第1の表示画素P(i,j,a)は、第1の画素電極E(i,j,a)と第1の薄膜トランジスタT(i,j,a)とが形成され、第1の画素電極E(i,j,a)が第1の薄膜トランジスタT(i,j,a)のソース電極に接続されている。そして、第1の薄膜トランジスタT(i,j,a)は、ゲート電極が走査信号線G(j)に、ドレイン電極がデータ信号線S(i)に、それぞれ接続されている。
【0018】
また、第2の表示画素P(i,j,b)は、第2の画素電極E(i,j,b)と第2の薄膜トランジスタT(i,j,b)とが形成され、第2の画素電極E(i,j,b)が第2の薄膜トランジスタT(i,j,b)のソース電極に接続されている。そして、第2の薄膜トランジスタT(i,j,b)は、ゲート電極が走査信号線G(j)に、ドレイン電極が後段側の画素行として配置される第1の画素電極E(i,j+1,a)に、それぞれ接続されている。即ち、第2の表示画素P(i,j,b)は、データ信号線S(i)に供給される階調信号が後段側の画素行として配置される第1の画素電極E(i,j+1,a)を介して第2の画素電極E(i,j,b)に書き込まれるように構成されている。
【0019】
即ち、表示パネル10では、表示画素2列に対して1本のデータ信号線を割り当てている。そして、このような表示パネル10の画素構成では、表示画素の各列に対して1本のデータ信号線を割り当てる場合と比較して、データ信号線の本数を1/2とすることが可能である。換言すると、1行分の表示画素数に対してデータ信号線の本数を1/2とすることが可能である。またこのとき、走査信号線の本数を大幅に増加させる必要はない。即ち、例えば表示画素が240行であれば、走査信号線の本数は240+1本とすればよく、走査信号線の本数を1列分の表示画素数と大凡等しくすることができる。
【0020】
ここで、図4、図5、図6に基づいて各表示画素の具体的な構成について説明する。一方の基板16にはゲート電極51を含む走査信号線G(j)が設けられている。この走査信号線G(j)と同一層には補助容量線48が設けられている。つまり、走査信号線G(j)と補助容量線48とは一括形成される。そして、その上面全体にはゲート絶縁膜52が設けられている。ゲート絶縁膜52の上面には真性アモルファスシリコンからなる半導体薄膜53が設けられている。半導体薄膜53の上面における走査信号線G(j)との重畳領域のほぼ中央部にはチャネル保護膜54が設けられている。チャネル保護膜54の上面両側およびその両側における半導体薄膜53の上面にはn型アモルファスシリコンからなるコンタクト層55、56が設けられている。一方のコンタクト層55の上面にはソース電極57が設けられている。また、他方のコンタクト層56の上面にはドレイン電極58を含むデータ信号線S(i)または接続配線Lが設けられている。そして、ゲート電極51、ゲート絶縁膜52、半導体薄膜53、チャネル保護膜54、コンタクト層55、56、ソース電極57およびドレイン電極58により、第1の薄膜トランジスタT(i,j,a)または第2の薄膜トランジスタT(i,j,b)が構成されている。第1の薄膜トランジスタT(i,j,a)のソース電極57及び前段側の画素行に形成される第2の薄膜トランジスタT(i,j−1,b)のドレイン電極56は、それぞれを互いに電気的に接続するための接続配線Lを兼ねている。
【0021】
第1の薄膜トランジスタT(i,j,a)や第2の薄膜トランジスタT(i,j,b)等を含むゲート絶縁膜52の上面全体には平坦化膜59が設けられている。そして、平坦化膜59には、ソース電極57に対応する箇所にコンタクトホール60が設けられている。平坦化膜59の上面にはITOからなる画素電極E(i,j,a)、E(i,j,b)が設けられ、この画素電極E(i,j,a)、E(i,j,b)はコンタクトホール60を介してソース電極57と電気的に接続されている。
【0022】
ここで、補助容量ライン48のうちの画素電極E(i,j,a)、E(i,j,b)と重ね合わされた部分は補助容量電極となっている。そして、この重ね合わされた部分によって補助容量Csa、Csbが形成されている。そして、各表示画素P(i,j,a)、P(i,j,b)では、画素電極E(i,j,a)、E(i,j,b)と共通電極18との間に配されることとなる液晶LCの配向状態を、画素電極E(i,j,a)、E(i,j,b)と共通電極18との間の電位差に基づいて変化させることによって、その表示状態の制御が可能となるように構成されている。なお、補助容量電極は、共通電極18に供給されるコモン信号Vcomが当該補助容量電極にも供給されるように、共通電極18と電気的に接続されている。そして、各第1の表示画素P(i,j,a)では、図7(a)に示すように、第1の画素電極E(i,j,a)と共通電極18との間に挟持された液晶層によって、補助容量Csaと並列的に接続される液晶容量Clcaが形成される。また、各第2の表示画素P(i,j,b)では、図7(b)に示すように、第2の画素電極E(i,j,b)と共通電極18との間に挟持された液晶層によって、補助容量Csbと並列的に接続される液晶容量Clcbが形成される。
【0023】
ソースドライバ20は、各データ信号線S(i)が接続され、タイミング制御回路60から出力される水平制御信号(クロック信号、スタート信号、ラッチ動作制御信号等)に基づいて、画素データ発生回路40から供給される各表示画素に対応する画素データを所定の単位で取り込み、この取り込んだ画素データに対応する階調信号を所定のタイミングでデータ信号線に供給する。
【0024】
ゲートドライバ30は、各走査信号線G(j)が接続され、タイミング制御回路60からの垂直制御信号を受け、走査信号線G(j)に接続された第1の薄膜トランジスタT(i,j,a)及び第2の薄膜トランジスタT(i,j,b)をオン又はオフするための走査信号を走査信号線G(j)に供給する。
【0025】
画素データ発生回路40は、例えば表示装置1の外部から供給される映像信号(アナログ又はデジタル)から各表示画素に対応する画素データを生成してソースドライバ20に出力する。ここで、画素データ発生回路40には、所定期間(例えば、1フレームや1フィールド、1ライン)毎にタイミング制御回路60から反転信号(FRP)が入力される。画素データ発生回路40は、反転信号が入力される毎にソースドライバ20に出力する画素データのビット値を反転する。このようにして所定期間毎に画素データのビット値を反転させることにより、表示画素に印加される階調信号の極性を所定期間毎に反転させる。これにより、各表示画素における液晶への印加電圧を交流駆動することが可能である。
【0026】
コモン電圧生成回路50は、タイミング制御回路60から出力される反転信号に基づいて、所定期間毎に極性が反転するコモン信号Vcomを生成して共通電極18に供給する。
【0027】
タイミング制御回路60は、垂直制御信号、水平制御信号、反転信号等の各種の制御信号を生成し、例えば、反転信号を画素データ発生回路40及びコモン信号生成回路50に、垂直制御信号をゲートドライバ30に、水平制御信号をソースドライバ20に出力する。
【0028】
電源発生回路70は、走査信号を生成するために必要な電源電圧Vgh、Vglを生成してゲートドライバ30に供給するとともに、階調信号を生成するために必要な電源電圧Vshを生成してソースドライバ20に供給する。また、電源発生回路70は、ロジック電源Vccを生成してソースドライバ20及びゲートドライバ30に供給する。
【0029】
次に、図8に示すタイミングチャートに基づいて表示装置1の動作について説明する。ここで、図8においては、上から順に、データ信号線S(i)に供給される階調信号、1段目の走査信号線G(1)に供給される走査信号、2段目の走査信号線G(2)に供給される走査信号、3段目の走査信号線G(3)に供給される走査信号、4段目の走査信号線G(4)に供給される走査信号、5段目の走査信号線G(5)に供給される走査信号、6段目の走査信号線G(6)に供給される走査信号、3段目の画素行に対応する第1の画素電極E(i,3,a)における階調信号の印加状態、3段目の画素行に対応する第2の画素電極E(i,3,b)における階調信号の印加状態、4段目の画素行に対応する第1の画素電極E(i,4,a)における階調信号の印加状態、4段目の画素行に対応する第2の画素電極E(i,4,b)における階調信号の印加状態、5段目の画素行に対応する第1の画素電極E(i,5,a)における階調信号の印加状態、5段目の画素行に対応する第2の画素電極E(i,5,b)における階調信号の印加状態、6段目の画素行に対応する第1の画素電極E(i,6,a)における階調信号の印加状態、6段目の画素行に対応する第2の画素電極E(i,6,b)における階調信号の印加状態、共通電極18に供給されるコモン信号Vcomを示している。また、図8においてデータ信号線S(i)が供給する各階調信号は、画素データに対応した表示パネル10上での座標値で示している。なお、oldは、前回フレームに書き込まれた階調信号に基づいた印加状態を示している。
【0030】
また、表示装置1においては、第1の画素電極E(i,j,a)に係る画素データと第2の画素電極E(i,j,b)に係る画素データとを1/2水平期間毎に交互にソースドライバ20に入力する。即ち、各水平期間の前半に、所定の画素行に対応した第2の画素電極E(i,j,b)に係る画素データを入力し、各水平期間の後半に、前記所定の画素行と同一の画素行に対応した第1の画素電極E(i,j,a)に係る画素データを入力する。また、1フレーム毎に、入力される画素データのビット値(即ち階調信号の極性)が反転するように反転信号を制御する。そして、図8においては、画素データのビット反転が行なわれていない場合の階調信号に「+」の符号を付し、画素データのビット反転が行われた場合の階調信号に「−」の符号を付している。また、コモン信号Vcomの電圧レベルと階調信号の電圧レベルとの関係は例えば図9のように示される。
【0031】
ここで、本実施形態では、第1の表示画素P(i,j,a)の表示のために第1の画素電極E(i,j,a)に書き込まれる階調信号の極性と、第2の表示画素P(i,j,b)の表示のために第2の画素電極E(i,j,b)に書き込まれる階調信号の極性とが、当該フレーム内で異なるように反転信号が制御されている。
【0032】
以上により、図8に示すように、当該フレームでの各画素行における第1の画素電極E(i,j,a)に係る階調信号と第2の画素電極E(i,j,b)に係る階調信号とが、+(i,1,b)、−(i,1,a)、+(i,2,b)、−(i,2,a)、+(i,3,b)、−(i,3,a)、…の順にデータ信号線S(i)へ時分割的に供給されることとなる。そして、このような階調信号のデータ信号線S(i)への供給が各フレームで繰り返し実行される。なお、各階調信号の極性はフレーム毎に反転されている。
【0033】
一方、各走査信号線G(j)に入力する走査信号は、各フレームで2回ずつHigh(Vgh)とする。
【0034】
まず、各フレームの所定の水平期間では、例えば3段目の画素行に対応する第1の表示画素P(i,3,a)及び第2の表示画素P(i,3,b)での表示のための階調信号の書き込みを行う。当該水平期間では、当該水平期間の開始タイミングT11aに同期させて、3段目の走査信号線G(3)の走査信号と4段目の走査信号線G(4)の走査信号とをそれぞれHighにする。ここで、当該水平期間において、3段目の走査信号線G(3)の走査信号をHighとする期間は、例えばデータ信号線S(i)に階調信号+(i,3,b)の供給が開始されてから当該階調信号+(i,3,b)の次に供給されることとなる階調信号−(i,3,a)の供給が終了する直前までの期間とする。また、当該水平期間において、4段目の走査信号線G(4)の走査信号をHighとする期間は、例えばデータ信号線S(i)に階調信号+(i,3,b)の供給が開始されてから当該階調信号+(i,3,b)の供給が終了する直前までの期間とする。
【0035】
タイミングT11aで3段目の走査信号線G(3)の走査信号をHighとすることにより、3段目の走査信号線G(3)に接続された第1の薄膜トランジスタT(i,3,a)及び第2の薄膜トランジスタT(i,3,b)がオン状態となる。また、4段目の走査信号線G(4)の走査信号をHighとすることにより、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)及び第2の薄膜トランジスタT(i,4,b)がオン状態となる。これにより、データ信号線S(i)に供給されている階調信号+(i,3,b)が3段目の画素行に対応する第1の画素電極E(i,3,a)及び第2の画素電極E(i,3,b)と、4段目の画素行に対応する第1の画素電極E(i,4,a)とに書き込まれ、3段目の画素行に対応する第1の表示画素P(i,3,a)及び第2の表示画素P(i,3,b)と、4段目の画素行に対応する第1の表示画素P(i,4,a)とにおいて階調信号+(i,3,b)に対応した表示が行われる。
【0036】
次にタイミングT11bにおいて、3段目の走査信号線G(3)の走査信号をHighとしたままで4段目の走査信号線G(4)の走査信号をHighからLow(Vgl)にする。このタイミングT11bにおいては、3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)はオン状態のままであるが、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)がオフ状態となる。このため、3段目の画素行に対応する第2の画素電極E(i,3,b)に当該座標に対応する階調信号+(i,3,b)が保持される。なお、4段目の画素行に対応する第1の画素電極E(i,4,a)においては、当該座標とは異なる階調信号+(i,3,b)が保持されることになるが、この状態は後述するように、大凡1水平期間から2水平期間のうちに解消される。
【0037】
また、タイミングT11bでは、その直後にデータ信号線S(i)に印加される階調信号が、+(i,3,b)から−(i,3,a)に切り換えられる。このため、3段目の画素行に対応する第1の画素電極E(i,3,a)には、引き続きオン状態になっている3段目の走査信号線G(3)に接続された第1の薄膜トランジスタT(i,3,a)を介して階調信号−(i,3,a)が書き込まれ、3段目の画素行に対応する第1の表示画素P(i,3,a)において階調信号−(i,3,a)に対応した表示が行われる。
【0038】
次にタイミングT11cにおいて、3段目の走査信号線G(3)の走査信号をHighからLowにする。これにより、3段目の画素行に対応する第1の画素電極E(i,3,a)に階調信号−(i,3,a)が保持される。また、3段目の画素行に対応する第2の画素電極E(i,3,b)と4段目の画素行に対応する第1の画素電極E(i,4,a)との間の電気的な接続が3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)により遮断される。
【0039】
このようにして、当該水平期間において、3段目の画素行に対応する第1の表示画素P(i,3,a)及び第2の表示画素P(i,3,b)の表示を行うための書き込みが行われる。
【0040】
また、次の水平期間では、4段目の画素行に対応する第1の表示画素P(i,4,a)及び第2の表示画素P(i,4,b)の表示を行うための階調信号の書き込みが行われる。当該水平期間では、当該水平期間の開始タイミングT12aに同期させて、4段目の走査信号線G(4)の走査信号と5段目の走査信号線G(5)の走査信号とをそれぞれHighにする。ここで、当該水平期間において、4段目の走査信号線G(4)の走査信号をHighとする期間は、例えばデータ信号線S(i)に階調信号+(i,4,b)の供給が開始されてから当該階調信号+(i,4,b)の次に供給されることとなる階調信号−(i,4,a)の供給が終了する直前までの期間とする。また、当該水平期間において、5段目の走査信号線G(5)の走査信号をHighとする期間は、例えばデータ信号線S(i)に階調信号+(i,4,b)の供給が開始されてから当該階調信号+(i,4,b)の供給が終了する直前までの期間とする。
【0041】
タイミングT12aで4段目の走査信号線G(4)の走査信号をHighとすることにより、上述したように、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)及び第2の薄膜トランジスタT(i,4,b)がオン状態となる。また、5段目の走査信号線G(5)の走査信号をHighとすることにより、5段目の走査信号線G(5)に接続された第1の薄膜トランジスタT(i,5,a)及び第2の薄膜トランジスタT(i,5,b)がオン状態となる。これにより、データ信号線S(i)に供給されている階調信号+(i,4,b)が4段目の画素行に対応する第1の画素電極E(i,4,a)及び第2の画素電極E(i,4,b)と、5段目の画素行に対応する第1の画素電極E(i,5,a)とに書き込まれ、4段目の画素行に対応する第1の表示画素P(i,4,a)及び第2の表示画素P(i,4,b)と、5段目の画素行に対応する第1の表示画素P(i,5,a)とにおいて階調信号+(i,4,b)に対応した表示が行われる。
【0042】
次にタイミングT12bにおいて、4段目の走査信号線G(4)の走査信号をHighとしたままで5段目の走査信号線G(5)の走査信号をHighからLowにする。このタイミングT12bにおいては、4段目の走査信号線G(4)に接続された第2の薄膜トランジスタT(i,4,b)がオン状態のままであるが、5段目の走査信号線G(5)に接続された第1の薄膜トランジスタT(i,5,a)がオフ状態となる。このため、4段目の画素行に対応する第2の画素電極E(i,4,b)に当該座標に対応する階調信号+(i,4,b)が保持される。なお、5段目の画素行に対応する第1の画素電極E(i,5,a)においては、当該座標とは異なる階調信号+(i,4,b)が保持されることになるが、この状態も、大凡1水平期間から2水平期間のうちに解消される。
【0043】
また、タイミングT12bでは、その直後にデータ信号線S(i)に印加される階調信号が、+(i,4,b)から−(i,4,a)に切り換えられる。このため、4段目の画素行に対応する第1の画素電極E(i,4,a)には、引き続きオン状態になっている4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)を介して階調信号−(i,4,a)が書き込まれ、4段目の画素行に対応する第1の表示画素P(i,4,a)において階調信号−(i,4,a)に対応した表示が行われる。即ち、当該座標とは異なる階調信号に基づいた表示が解消され、当該座標に対応した階調信号に基づいた表示が行われる。
【0044】
次にタイミングT12cにおいて、4段目の走査信号線G(4)の走査信号をHighからLowにする。これにより、4段目の画素行に対応する第1の画素電極E(i,4,a)に階調信号−(i,4,a)が保持される。また、4段目の画素行に対応する第2の画素電極E(i,4,b)と5段目の画素行に対応する第1の画素電極E(i,5,a)との間の電気的な接続が4段目の走査信号線G(4)に接続された第2の薄膜トランジスタT(i,4,b)により遮断される。
【0045】
このようにして、当該水平期間において、4段目の画素行に対応する第1の表示画素P(i,4,a)及び第2の表示画素P(i,4,b)の表示を行うための書き込みが行われる。
【0046】
そして、以後の水平期間についても各段に対応した表示画素に対して順に上述したような階調信号の書き込みを行うことにより、当該表示装置1において映像信号に基づいた表示すべき適正な映像表示がなされることになる。
【0047】
以上説明したように、表示装置1においては、所定のデータ信号線に接続された表示画素に薄膜トランジスタを介してさらに別の表示画素を接続することにより、走査信号線の本数を大幅には増大させることなく、データ信号線の本数及びソースドライバの出力端子数を削減することが可能である。これにより、ソースドライバを構成するLSIの接合ピッチ幅を広くすることも可能になり、表示パネル10上にソースドライバを構成するLSIを搭載して接合する場合に、その接合を容易に行うことも可能になる。また、ソースドライバの出力端子数を削減できるのでソースドライバ20を構成するLSIの小型化も実現可能になる。
【0048】
[第2の実施形態]
第2の実施形態に係る表示装置の概略全体構成は、上述の第1の実施形態と大凡同様である。そして、上述の第1の実施形態では、薄膜トランジスタと画素電極との間に発生する寄生容量を考慮しない場合について説明したが、第2の実施形態では、薄膜トランジスタのゲート電極と画素電極との間に発生する寄生容量を考慮した場合について説明する。即ち、図10に示すように、第1の薄膜トランジスタT(i,j,a)のゲート電極と当該第1の薄膜トランジスタT(i,j,a)に接続された第1の画素電極E(i,j,a)との間に寄生容量Cgsaが発生し、第2の薄膜トランジスタT(i,j,b)のゲート電極と当該第2の薄膜トランジスタT(i,j,b)に接続された第2の画素電極E(i,j,b)との間に寄生容量Cgsbが発生し、第2の薄膜トランジスタT(i,j,b)のゲート電極と当該第2の薄膜トランジスタT(i,j,b)に接続された第1の画素電極E(i,j+1,a)との間に寄生容量Cgdが発生する場合について説明する。なお、各箇所で発生する寄生容量Cgsa、Cgsb、Cgdの値は、それぞれ対応する表示画素間では等しいものとする。
【0049】
また、図7(a)、図7(b)に基づいて説明したように、第1の画素電極E(i,j,a)と補助容量電極との間には補助容量Csaが形成され、第2の画素電極E(i,j,b)と補助容量電極との間には補助容量Csbが形成されているものとする。さらに、第1の画素電極E(i,j,a)と共通電極18との間に液晶容量Clcaが形成され、第2の画素電極E(i,j,b)と共通電極18との間に液晶容量Clcbが形成されているものとする。
【0050】
以下、図8及び図11に基づいて、3段目の走査信号線G(3)にゲート電極が接続された第2の薄膜トランジスタT(i,3,b)を介して接続される3段目の画素行に対応する第2の画素電極E(i,3,b)と4段目の画素行に対応する第1の画素電極E(i,4,a)との間での寄生容量の影響による電位変動の発生の違いについて具体的に説明する。なお、説明を簡略化するために、各表示画素に供給する階調信号の電圧レベルは、極性毎に等しい電圧レベルの階調信号が供給されるものとして説明する。即ち、表示装置1においては、ベタ画像が表示されるように階調信号が供給されるものとして説明する。また、図11では、共通電極18での電位を基準電位としたときの画素電極E(i,3,b)、E(i,4,a)での電位変化を示している。即ち、図11は、共通信号Vcomの振幅による画素電極の電位変化が省略されるように示されている。
【0051】
各フレームにおいて、3段目の画素行に対応する第2の画素電極E(i,3,b)は、タイミングT11bで3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)をオン状態に維持したまま4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)がオン状態からオフ状態に切り換えられることにより当該座標に対応する階調信号+(i,3,b)または階調信号−(i,3,b)が保持される。しかし、このとき、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)のゲート電極と当該第1の薄膜トランジスタT(i,4,a)に接続された第1の画素電極E(i,4,a)との間には寄生容量Cgsaが存在するため、当該寄生容量Cgsaの影響により3段目の画素行に対応する第2の画素電極E(i,3,b)には、4段目の画素行に対応する第1の画素電極E(i,4,a)とともに第1の電圧シフトが発生する。この第1の電圧シフトで発生する電圧シフト量ΔV1は、(数1)によって導出することができる。
【0052】
(数1)
ΔV1=(Vgha−Vgla)×(Cgsa/(Cgsa+Csa+Clca+Cgd+Cgsb+Csb+Clcb))
【0053】
ここで、Vghaは、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)をオン状態にする走査信号の電圧レベルであり、本実施形態では、3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)をオン状態にする際の走査信号の電圧レベルと等しい電圧レベルVghとする。また、Vglaは、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)をオフ状態にする走査信号の電圧レベルであり、本実施形態では、3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)をオフ状態にする際の走査信号の電圧レベルと等しい電圧レベルVglとする。
【0054】
また、各フレームにおいて、タイミングT11cで4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)をオフ状態に維持したまま3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)がオン状態からオフ状態に切り換えられる。このとき、3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)のゲート電極と当該第2の薄膜トランジスタT(i,3,b)に接続された第2の画素電極E(i,3,b)との間には寄生容量Cgsbが存在するため、当該寄生容量Cgsbの影響により3段目の画素行に対応する第2の画素電極E(i,3,b)には、第2の電圧シフトが発生する。この第2の電圧シフトで発生する電圧シフト量ΔV2は、(数2)によって導出することができる。
【0055】
(数2)
ΔV2=(Vghb−Vglb)×(Cgsb/(Cgsb+Csb+Clcb))
【0056】
ここで、Vghbは、3段目の走査信号線G(3)に接続された第1の薄膜トランジスタT(i,3,b)をオン状態にする走査信号の電圧レベルであり、本実施形態では、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)をオン状態にする際の走査信号の電圧レベルと等しい電圧レベルVghとする。また、Vglbは、3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)をオフ状態にする走査信号の電圧レベルであり、本実施形態では、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)をオフ状態にする際の走査信号の電圧レベルと等しい電圧レベルVglとする。
【0057】
このように、3段目の画素行に対応する第2の画素電極E(i,3,b)では、フレーム毎に、保持すべき階調信号に対してΔV1+ΔV2だけ電圧シフトする。
【0058】
一方、4段目の画素行に対応する第1の画素電極E(i,4,a)は、各フレームにおいてタイミングT12cで3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)をオフ状態に維持したまま4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)がオン状態からオフ状態に切り換えられることにより当該座標に対応する階調信号+(i,4,a)または階調信号−(i,4,a)が保持される。しかし、このとき、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)のゲート電極と当該第1の薄膜トランジスタT(i,4,a)に接続された第1の画素電極E(i,4,a)との間には寄生容量Cgsaが存在するため、4段目の画素行に対応する第1の画素電極E(i,4,a)では、第3の電圧シフトが発生する。この第3の電圧シフトで発生する電圧シフト量ΔV3は、(数3)によって導出することができる。
【0059】
(数3)
ΔV3=(Vgha−Vgla)×(Cgsa/(Cgsa+Csa+Clca+Cgd))
【0060】
なお、タイミングT12cでは、3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)はオフ状態になっているため、第3の電圧シフトが3段目の画素行に対応する第2の画素電極E(i,3,b)に与える影響は軽微であるため、ここでは省略する。
【0061】
このように、4段目の画素行に対応する第1の画素電極E(i,4,a)では、フレーム毎に、保持すべき階調信号に対してΔV3だけ電圧シフトする。
【0062】
ところで、正極性書き込みフレームと負極性書き込みフレームとの間で液晶に印加される実効電圧が異なると、この実効電圧の違いがフリッカとして認識され表示品位が低下してしまう。そこで、3段目の画素行に対応する第2の表示画素P(i,3,b)に対して、正極性書き込みフレームと負極性書き込みフレームとの間で液晶に印加される実効電圧を等しくするためには、コモン信号Vcom振幅中心電圧を、3段目の画素行に対応する第2の画素電極E(i,3,b)での電圧振幅Vppbの中心電圧と一致させることが好ましい。即ち、図12(a)に示すように、データ信号線S(i)に供給される階調信号の振幅中心電圧VscからΔV1+ΔV2だけ、電圧シフトの発生方向にコモン信号Vcomの振幅中心電圧Vccが予めシフトしているように、コモン信号Vcomを設定することが好ましい。
【0063】
また、4段目の画素行に対応する第1の表示画素P(i,4,a)に対して、正極性書き込みフレームと負極性書き込みフレームとの間で液晶に印加される実効電圧を等しくするためには、コモン信号Vcomの振幅中心電圧を、4段目の画素行に対応する第1の画素電極E(i,4,a)での電圧振幅Vppaの中心電圧と一致させることが好ましい。即ち、図12(b)に示すように、データ信号線S(i)に供給される階調信号の振幅中心電圧VscからΔV3だけ、電圧シフトの発生方向にコモン信号Vcomの振幅中心電圧Vccが予めシフトしているように、コモン信号Vcomを設定することが好ましい。
【0064】
そして、ΔV3=ΔV1+ΔV2とすれば、3段目の画素行に対応する第2の画素電極E(i,3,b)での電圧振幅Vppbの中心電圧と4段目の画素行に対応する第1の画素電極E(i,4,a)での電圧振幅Vppaの中心電圧とを一致させることができ、コモン信号Vcom振幅中心電圧Vccを3段目の画素行に対応する第2の表示画素P(i,3,b)と4段目の画素行に対応する第1の表示画素P(i,4,a)とで共通に設定することができ好ましい。即ち、3段目の画素行に対応する第2の表示画素P(i,3,b)と4段目の画素行に対応する第1の表示画素P(i,4,a)とで同時にフリッカの発生を防止することができる。
【0065】
なお、寄生容量Cgsaは、第1の薄膜トランジスタT(i,j,a)に対応する走査信号線G(j)と当該第1の薄膜トランジスタT(i,j,a)に接続された第1の画素電極E(i,j,a)との間隔や、これらの間に設けられる絶縁膜の誘電率を調整することにより適宜容量値を調整することが可能である。また、寄生容量Cgsbは、第2の薄膜トランジスタT(i,j,b)に対応する走査信号線G(j)と当該第2の薄膜トランジスタT(i,j,b)に接続された第2の画素電極E(i,j,b)との間隔や、これらの間に設けられる絶縁膜の誘電率を調整することにより適宜容量値を調整することが可能である。また、寄生容量Cgdは、第2の薄膜トランジスタT(i,j,b)に対応する走査信号線G(j)と当該第2の薄膜トランジスタT(i,j,b)に接続された第1の画素電極E(i,j−1,b)との間隔や、これらの間に設けられる絶縁膜の誘電率を調整することにより適宜容量値を調整することが可能である。また、補助容量Csaは、第1の画素電極E(i,j,a)と重畳配置される補助容量電極の面積や、これらの間に設けられる絶縁膜の誘電率、膜厚等を調整することにより適宜容量値を調整することが可能である。また、補助容量Csbは、第2の画素電極E(i,j,b)と重畳配置される補助容量電極の面積や、これらの間に設けられる絶縁膜の誘電率、膜厚等を調整することにより適宜容量値を調整することが可能である。
【0066】
このように、各寄生容量や補助容量、更には、所定の電圧が液晶に印加された状態での液晶容量を適宜調整することによりΔV3=ΔV1+ΔV2を満たすことが可能となり、各フレームにおいて第1の表示画素P(i,j,a)で発生する電圧シフト量と第2の表示画素P(i,j,b)で発生する電圧シフト量とを等しくすることができる。
【0067】
また、ΔV1とΔV2とが、ともに、少なくともΔV3よりも小さい値になるように調整することにより、たとえΔV3=ΔV1+ΔV2を満たすことができなかったとしても、ΔV3と比較して、ΔV1+ΔV2の値が極端に大きくなってしまうことを防止できる。即ち、各フレームにおいて第1の表示画素P(i,j,a)で発生する電圧シフト量と第2の表示画素P(i,j,b)で発生する電圧シフト量との差が極端に大きくなってしまうことを防止できる。
【0068】
また、さらに精度よくΔV3=ΔV1+ΔV2を実現させるために、電圧シフトの前後での液晶容量変化を考慮してもよい。具体的には、電圧シフトの前後では、液晶に印加される電圧が変化するため、画素電極または共通電極18に対する液晶分子の傾斜角が電圧シフトの前後で異なり、誘電率異方性を有する液晶の見かけ上の誘電率も異なる。そして、このことにより発生する液晶容量変化をも考慮してΔV3=ΔV1+ΔV2を実現させる。
【0069】
この場合、ΔV1は(数4)により、ΔV2は(数5)により、ΔV3は(数6)により導出することができる。
【0070】
(数4)
ΔV1=(Vgha×(Cgsa/(Cgsa+Csa+Clcah+Cgd+Cgsb+Csb+Clcbh))−(Vgla×(Cgsa/(Cgsa+Csa+Clcam+Cgd+Cgsb+Csb+Clcbm))
【0071】
(数5)
ΔV2=(Vghb×(Cgsb/(Cgsb+Csb+Clcbm))−(Vglb×(Cgsb/(Cgsb+Csb+Clcbl))
【0072】
(数6)
ΔV3=(Vgha×(Cgsa/(Cgsa+Csa+Clcah+Cgd))−(Vgla×(Cgsa/(Cgsa+Csa+Clcal+Cgd))
【0073】
ここで、Clcah、Clcam、Clcal、Clcbh、Clcbm、Clcblについて、図11に基づいた具体例として説明する。Clcahは、タイミングT11bまたはタイミングT12cで電圧シフトが発生する直前の第1の表示画素P(i,4,a)における液晶容量である。Clcamは、タイミングT11bで電圧シフトが発生した直後の第1の表示画素P(i,4,a)における液晶容量である。Clcalは、タイミングT12cで電圧シフトが発生した直後の第1の表示画素P(i,4,a)における液晶容量である。Clcbhは、タイミングT11bで電圧シフトが発生する直前の第2の表示画素P(i,3,b)における液晶容量である。Clcbmは、タイミングT11bで電圧シフトが発生した直後、または、タイミングT11cで電圧シフトが発生する直前の第2の表示画素P(i,3,b)における液晶容量である。Clcblは、タイミングT11cで電圧シフトが発生した直後の第2の表示画素P(i,3,b)における液晶容量である。
【0074】
ところで、図11において、タイミングTxからタイミングTyの間は、4段目の走査信号線G(4)に接続された第1の薄膜トランジスタT(i,4,a)がオフ状態を維持したまま3段目の走査信号線G(3)に接続された第2の薄膜トランジスタT(i,3,b)がオン状態にされている。このため、第1の薄膜トランジスタT(i,4,a)と第2の薄膜トランジスタT(i,3,b)との間では、前回フレームに互いに逆極性の階調信号として保持した階調信号が中和される。即ち、第2の表示画素P(i,j,b)に対しては、当該フレームで保持する階調信号が切り換えられるのに先立って、予め、第2の画素電極E(i,j,b)の電圧レベルを当該フレームで保持する階調信号の極性側に遷移させておくという、予備充電的な効果を得ることができる。
【図面の簡単な説明】
【0075】
【図1】表示装置の概略全体構成を示す図である。
【図2】表示パネルの断面構成を示す図である。
【図3】画素配列を示す図である。
【図4】画素構造を示す平面図である。
【図5】画素構造を示す断面図であり、図4におけるX−X’断面である。
【図6】画素構造を示す断面図であり、図4におけるY−Y’断面である。
【図7】液晶容量と補助容量との接続関係を示す図であり、(a)は第1の表示画素、(b)は第2の表示画素。
【図8】表示装置の動作について示すタイミングチャートである。
【図9】階調信号の電圧レベルとコモン信号の電圧レベルとの関係図である。
【図10】寄生容量を考慮した画素配列を示す図である。
【図11】共通電極での電位を基準電位としたときの画素電極での電位変化を示すタイミングチャートである。
【図12】寄生容量を考慮した場合における階調信号の電圧レベルとコモン信号の電圧レベルとの関係図であり、(a)は第2の表示画素、(b)は第1の表示画素。
【符号の説明】
【0076】
10:表示パネル
18:共通電極
20:ソースドライバ
30:ゲートドライバ
40:画素データ発生回路
50:コモン信号生成回路
60:タイミング制御回路
70:電源発生回
E、E(i,j,a)、E(i,j,b):画素電極
P、P(i,j,a)、P(i,j,b):表示画素
T(i,j,a)、T(i,j,b):薄膜トランジスタ
G(j):走査信号線
S(i):データ信号線
L:接続配線
【特許請求の範囲】
【請求項1】
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、を備え、
前記第2の薄膜トランジスタがオン状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV1とし、
前記第1の薄膜トランジスタがオフ状態の際に前記第2の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV2とし、
前記第2の薄膜トランジスタがオフ状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第1の画素電極における電圧シフト量をΔV3とした場合に、
ΔV1とΔV2とが、ともにΔV3よりも小さい値であることを特徴とする液晶表示装置。
【請求項2】
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする請求項1に記載の液晶表示装置。
【請求項3】
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、を備え、
前記第2の薄膜トランジスタがオン状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV1とし、
前記第1の薄膜トランジスタがオフ状態の際に前記第2の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV2とし、
前記第2の薄膜トランジスタがオフ状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第1の画素電極における電圧シフト量をΔV3とした場合に、
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする液晶表示装置。
【請求項4】
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、を備え、
前記第2の走査信号線に前記第2の薄膜トランジスタをオン状態にする走査信号が供給されている際に前記第1の走査信号線に供給される走査信号を前記第1の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第2の画素電極における電圧シフト量をΔV1とし、
前記第1の走査信号線に前記第1の薄膜トランジスタをオフ状態にする走査信号が供給されている際に前記第2の走査信号線に供給される走査信号を前記第2の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第2の画素電極における電圧シフト量をΔV2とし、
前記第2の走査信号線に前記第2の薄膜トランジスタをオフ状態にする走査信号が供給されている際に前記第1の走査信号線に供給される走査信号を前記第1の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第1の画素電極における電圧シフト量をΔV3とした場合に、
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする液晶表示装置。
【請求項5】
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、
前記第1の画素電極または前記第2の画素電極に液晶を介して対向配置され、各表示画素間で等しい電位に設定される共通電極と、
前記第1の画素電極または前記第2の画素電極に絶縁膜を介して対向配置され、各表示画素間で等しい電位に設定される補助容量電極と、を備え、
前記第1の薄膜トランジスタをオン状態にする走査信号の電圧レベルをVghaとし、
前記第1の薄膜トランジスタをオフ状態にする走査信号の電圧レベルをVglaとし、
前記第2の薄膜トランジスタをオン状態にする走査信号の電圧レベルをVghbとし、
前記第2の薄膜トランジスタをオフ状態にする走査信号の電圧レベルをVglbとし、
前記第1の薄膜トランジスタのゲート電極と前記第1の画素電極との間の寄生容量をCgsaとし、
前記第2の薄膜トランジスタのゲート電極と前記第2の画素電極との間の寄生容量をCgsbとし、
前記第2の薄膜トランジスタのゲート電極と前記第1の画素電極との間の寄生容量をCgdとし、
前記第1の画素電極と前記共通電極との間の液晶容量をClcaとし、
前記第2の画素電極と前記共通電極との間の液晶容量をClcbとし
前記第1の画素電極と前記補助容量電極との間の補助容量をCsaとし、
前記第2の画素電極と前記補助容量電極との間の補助容量をCsbとし、
(Vgha−Vgla)×(Cgsa/(Cgsa+Csa+Clca+Cgd+Cgsb+Csb+Clcb))=ΔV1とし、
(Vghb−Vglb)×(Cgsb/(Cgsb+Csb+Clcb))=ΔV2とし、
(Vgha−Vgla)×(Cgsa/(Cgsa+Csa+Clca+Cgd))=ΔV3とした場合に、
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする液晶表示装置。
【請求項6】
前記各液晶容量は、対応する前記画素電極と前記共通電極との間に所定の電圧が印加されているときの液晶容量であることを特徴とする請求項5に記載の液晶表示装置。
【請求項1】
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、を備え、
前記第2の薄膜トランジスタがオン状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV1とし、
前記第1の薄膜トランジスタがオフ状態の際に前記第2の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV2とし、
前記第2の薄膜トランジスタがオフ状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第1の画素電極における電圧シフト量をΔV3とした場合に、
ΔV1とΔV2とが、ともにΔV3よりも小さい値であることを特徴とする液晶表示装置。
【請求項2】
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする請求項1に記載の液晶表示装置。
【請求項3】
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、を備え、
前記第2の薄膜トランジスタがオン状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV1とし、
前記第1の薄膜トランジスタがオフ状態の際に前記第2の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第2の画素電極における電圧シフト量をΔV2とし、
前記第2の薄膜トランジスタがオフ状態の際に前記第1の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第1の画素電極における電圧シフト量をΔV3とした場合に、
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする液晶表示装置。
【請求項4】
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、を備え、
前記第2の走査信号線に前記第2の薄膜トランジスタをオン状態にする走査信号が供給されている際に前記第1の走査信号線に供給される走査信号を前記第1の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第2の画素電極における電圧シフト量をΔV1とし、
前記第1の走査信号線に前記第1の薄膜トランジスタをオフ状態にする走査信号が供給されている際に前記第2の走査信号線に供給される走査信号を前記第2の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第2の画素電極における電圧シフト量をΔV2とし、
前記第2の走査信号線に前記第2の薄膜トランジスタをオフ状態にする走査信号が供給されている際に前記第1の走査信号線に供給される走査信号を前記第1の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第1の画素電極における電圧シフト量をΔV3とした場合に、
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする液晶表示装置。
【請求項5】
所定の方向に延伸配置された第1の走査信号線及び第2の走査信号線と、
前記第1の走査信号線及び前記第2の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第1の走査信号線に接続された第1の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第1の画素電極と、
前記第1の画素電極に、前記第2の走査信号線に一端が接続された第2の薄膜トランジスタを介して接続され、前記第1の画素電極を介して前記階調信号が印加される第2の画素電極と、
前記第1の画素電極または前記第2の画素電極に液晶を介して対向配置され、各表示画素間で等しい電位に設定される共通電極と、
前記第1の画素電極または前記第2の画素電極に絶縁膜を介して対向配置され、各表示画素間で等しい電位に設定される補助容量電極と、を備え、
前記第1の薄膜トランジスタをオン状態にする走査信号の電圧レベルをVghaとし、
前記第1の薄膜トランジスタをオフ状態にする走査信号の電圧レベルをVglaとし、
前記第2の薄膜トランジスタをオン状態にする走査信号の電圧レベルをVghbとし、
前記第2の薄膜トランジスタをオフ状態にする走査信号の電圧レベルをVglbとし、
前記第1の薄膜トランジスタのゲート電極と前記第1の画素電極との間の寄生容量をCgsaとし、
前記第2の薄膜トランジスタのゲート電極と前記第2の画素電極との間の寄生容量をCgsbとし、
前記第2の薄膜トランジスタのゲート電極と前記第1の画素電極との間の寄生容量をCgdとし、
前記第1の画素電極と前記共通電極との間の液晶容量をClcaとし、
前記第2の画素電極と前記共通電極との間の液晶容量をClcbとし
前記第1の画素電極と前記補助容量電極との間の補助容量をCsaとし、
前記第2の画素電極と前記補助容量電極との間の補助容量をCsbとし、
(Vgha−Vgla)×(Cgsa/(Cgsa+Csa+Clca+Cgd+Cgsb+Csb+Clcb))=ΔV1とし、
(Vghb−Vglb)×(Cgsb/(Cgsb+Csb+Clcb))=ΔV2とし、
(Vgha−Vgla)×(Cgsa/(Cgsa+Csa+Clca+Cgd))=ΔV3とした場合に、
ΔV3=ΔV1+ΔV2
を満たすことを特徴とする液晶表示装置。
【請求項6】
前記各液晶容量は、対応する前記画素電極と前記共通電極との間に所定の電圧が印加されているときの液晶容量であることを特徴とする請求項5に記載の液晶表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2010−96793(P2010−96793A)
【公開日】平成22年4月30日(2010.4.30)
【国際特許分類】
【出願番号】特願2008−264819(P2008−264819)
【出願日】平成20年10月14日(2008.10.14)
【出願人】(000001443)カシオ計算機株式会社 (8,748)
【Fターム(参考)】
【公開日】平成22年4月30日(2010.4.30)
【国際特許分類】
【出願日】平成20年10月14日(2008.10.14)
【出願人】(000001443)カシオ計算機株式会社 (8,748)
【Fターム(参考)】
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