画像表示装置
【課題】多階調化に伴う駆動回路の回路サイズの増加を抑制する。
【解決手段】上位分割抵抗２６は非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮの間の所定区間をＭ等分した変調回路用参照電圧ＶＩ０〜ＶＩＭの各区間を等分割し、上位階調電圧ｖ０からｖ８Ｍを発生する。上位デコーダ部４１はデータラッチに保持された上位Ｊビットのデータに応じ高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１を選択する。下位分割抵抗４３は選択された高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１の間を等分割し階調電圧ｖｌ０からｖｌｎ−１を発生する。下位デコーダ部４４はデータラッチに保持された下位Ｋビットのデータに応じ分割抵抗により発生した階調電圧から出力電圧を選択出力する。下位分割抵抗４３と上位デコーダ部４１の間にバッファアンプ４２−１と４２−２を設けた。
【解決手段】上位分割抵抗２６は非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮの間の所定区間をＭ等分した変調回路用参照電圧ＶＩ０〜ＶＩＭの各区間を等分割し、上位階調電圧ｖ０からｖ８Ｍを発生する。上位デコーダ部４１はデータラッチに保持された上位Ｊビットのデータに応じ高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１を選択する。下位分割抵抗４３は選択された高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１の間を等分割し階調電圧ｖｌ０からｖｌｎ−１を発生する。下位デコーダ部４４はデータラッチに保持された下位Ｋビットのデータに応じ分割抵抗により発生した階調電圧から出力電圧を選択出力する。下位分割抵抗４３と上位デコーダ部４１の間にバッファアンプ４２−１と４２−２を設けた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置に係り、特に多階調化に伴う駆動回路の回路サイズの増加を抑制した画像表示装置に関する。
【背景技術】
【０００２】
フラット・パネル・ディスプレイ（ＦＰＤ）と呼ばれる画像表示装置において、電圧振幅信号を変調して階調を表示する振幅変調型駆動回路の一種に、外部より入力された参照電圧を抵抗により分圧し、発生した階調電圧を選択回路により選択して表示パネルに出力し、画像を表示する抵抗分割方式が知られている。
【０００３】
この抵抗分割方式は、薄膜トランジスタ（ＴＦＴ）型（すなわち、アクティブマトリクス型）の液晶表示装置の駆動回路に広く用いられている。また、ＭＩＭ（金属‐絶縁体−金属）等の電子放出素子を用いた画像表示装置の駆動回路への適用も検討されている。近年、この種の駆動回路には、色再現性の拡大、コントラスト比の向上といったパネル性能の向上に対応して１０ビットを越える多階調化が望まれている。しかし、抵抗分割方式では、多階調化に伴って階調電圧の選択回路を構成するスイッチ数と抵抗から選択回路まで電圧を伝える配線が２のビット数乗で増加するため、駆動回路を構成する半導体集積回路のチップサイズが増大し、駆動回路のコストが上昇する。
【０００４】
この分野の従来技術を開示したものとして、特許文献１、特許文献２を挙げることができる。特許文献１では、画像情報を上位画像情報と下位画像情報に分け、上位画像情報のビット数に応じた複数の上位階調電圧から上位画像情報に応じた２つの隣接上位階調電圧を選択し、選択された２上位階調電圧間を下位画像情報のビット数に応じて抵抗を用い分圧し画像信号を生成出力することにより、多階調化に伴う駆動回路を構成する半導体集積回路のチップサイズの増大と駆動回路のコスト上昇を防いでいる。
【０００５】
また、特許文献２では、液晶表示装置においてコモン電圧を一定とし画素電極にコモン電圧に対し正極性と負極性の電圧を交互に印加し液晶に印加される電圧を交流化するコモン一定駆動を行う際、隣接して正極性電圧と負極性電圧を発生するディジタルアナログ変換手段を設け、これらの変換手段から出力される正極電圧と負極電圧を所定の周期で交互に信号線に印加して、回路規模とチップサイズの小型化を図っている。
【特許文献１】特開平２−１３０５８６号公報
【特許文献２】特許第３４３３３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１の方法において、上位階調電圧を外部より入力された参照電圧間を抵抗により分割し発生させると、選択された２つの隣接上位階調電圧間に上位階調電圧間分圧のための抵抗が並列接続されるため上位階調電圧が変化し階調特性が正しく再現できなくなるという問題が生じる。また、特許文献２では、特許文献１の方法を実施する事には何ら考慮がなされていない。
【０００７】
本発明の目的は、多階調化に伴う駆動回路の回路サイズの増加を抑制した画像表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の画像表示装置は、互いに平行な複数本の行配線と、該行配線に交差する複数本の列配線と、前記行配線と前記列配線の交点近傍に表示素子を配置して表示領域を形成した背面板と、該背面板の少なくとも前記表示領域を覆って重ね合わせた前面板を有する表示パネルを備えている。前記背面板には、前記行配線に接続されて行選択を行う走査回路と、前記列配線に接続されて振幅変調電圧を出力する変調回路を有する。
【０００９】
前記変調回路は、外部から入力される変調回路用参照電圧間を分割し上位階調電圧を生成する上位分割抵抗を有する上位階調電圧生成部と、表示データを保持するデータラッチと、データラッチに保持された上位ビットのデータに応じ上位階調電圧から隣接する２電圧を選択する上位デコーダ部と、選択された２上位階調電圧間を分割し階調電圧を発生する下位分割抵抗と、データラッチに保持された下位ビットのデータに応じ発生した階調電圧から出力電圧を選択出力する下位デコーダ部とを有するデコーダとを備える。そして、前記上位分割抵抗と前記下位分割抵抗の間にバッファアンプを有する。
【００１０】
前記バッファアンプは、前記上位デコーダ部の出力と前記下位分割抵抗の入力端子間に配置される。
【００１１】
前記デコーダは、各上位階調電圧を前記下位分割抵抗の高電圧端子に入力する場合と低電圧端子に入力する場合のいずれの場合にも同一の前記バッファアンブを介し入力するための信号経路切り替え手段を有する。
【００１２】
前記信号経路切り替え手段は、上記上位デコーダ部に設けられた上位デコーダ部の奇数番もしくは偶数番の上位階調電圧より高いか低いかいずれかの隣接偶数番もしくは奇数番の上位階調電圧を選択するためのスイッチと、バッファアンプ出力に設けた選択スイッチとから構成される。
【００１３】
前記上位デコーダ部は、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴからなり、前記下位デコーダ部はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴとから構成される。
【発明の効果】
【００１４】
上位デコーダ部の出力と下位分割抵抗の入力端子間にバッファアンプを配置し、同一のバッファアンブを介し入力するための信号経路切り替え手段を有することで、下位分割抵抗が隣接２上位階調間に並列接続され上位階調電圧は変化しない。
【００１５】
上記上位デコーダ部に設けられた当該上位デコーダ部の奇数番もしくは偶数番の上位階調電圧より高いか低いかいずれかの隣接偶数番もしくは奇数番の上位階調電圧を選択するためのスイッチと、バッファアンプ出力に設けた選択スイッチとから信号経路切り替え手段を構成したことで、バッファアンプ出力電圧偏差が大きくとも、両電圧間電圧ばらつきが他の階調間より大きくなり、画質が劣化することがない。
【００１６】
上位デコーダ部を、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴから構成し、下位デコーダ部はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴとから構成したことで、データドライバのチップサイズが小さくなる。また、入力される電圧の固定された上位デコーダ部のＭＯＳＦＥＴの構成を簡略化され、下位デコーダ部へ入力される上位階調電圧が変化しても選択時のオン抵抗は上昇しない。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の最良の実施形態を実施例の図面を参照して詳細に説明する。
【実施例１】
【００１８】
実施例１は、本発明をＭＩＭ（Metal Insulator Metal）型電子放出素子を用いた画像表示装置に適用したものである。図１は、本発明にかかる画像表示装置の実施例１の全体回路構成を示すブロック図である。表示パネル４は、列線に印加された変調電圧により発光強度が変調するＭＩＭ型電子放出素子３、ＭＩＭ型電子放出素子３の下部電極に接続された列配線１、ＭＩＭ型電子放出素子３の上部電極に接続された行配線２を備える背面板を有する。背面板はガラスを好適とする絶縁板で構成される。
【００１９】
また、この背面板と重ね合わされて、ＭＩＭ型電子放出素子３の対向面に蛍光膜１０と蛍光膜１０を覆う様に形成されたメタルバック１１を備える前面板（図示せず）を備える。さらに、パネル４の内部を真空にするためにパネル周辺間に設けられた側壁（枠体、図示せず）を有する。前面板と側壁も背面板と同様のガラスを好適とする絶縁板で構成される。
【００２０】
前面板に有する蛍光膜１０は、ＭＩＭ型電子放出素子３の各列毎に塗分けられた赤、緑、青の３原色から成る。参照符号５は列配線に振幅変調電圧を出力する変調回路、６は行選択を行う走査回路である。ドライバ電源７は、走査回路６に選択電圧ＶＧＯＮ、非選択電圧ＶＧＯＦＦ、論理回路用電圧Ｖｃｃを、変調回路５と表示コントローラ８に発光電圧ＶＥＯＮ、非発光電圧ＶＥＯＦＦ、論理回路用電圧Ｖｃｃを供給する。
【００２１】
表示コントローラ８は、走査回路６に垂直クロックＶＣＬＫ、スタートパルスＶＩＯ、出力切り替え信号ＳＴＢを、変調回路５に水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、変調回路用参照電圧ＶＩ０〜ＶＩＭ、赤、緑、青に対応する３出力Ｉビットの表示データＤ０、Ｄ１、Ｄ２を出力する。これらの制御信号とデータ中変調回路用参照電圧ＶＩ０〜ＶＩＭ以外の信号は全て論理回路用電圧Ｖｃｃの振幅を持つ。また、アノード電源９はメタルバック１１に蛍光体を発光させるためのアノード電圧ＶＡを供給する。
【００２２】
図２は、図１における変調回路５の構成図である。変調回路５は、半導体集積回路からなるデータドライバの直列接続で構成される。参照符号２５は表示データを取り込むためのラッチ信号を生成するシフトレジスタである。参照符号２４は表示コントローラから同時に入力される赤、緑、青に対応するＤ００〜Ｄ０Ｉ−１、Ｄ１０〜Ｄ１Ｉ−１、Ｄ２０〜Ｄ２Ｉ−１の３出力Ｉビットの表示データを順次取り込むデータレジスタである。参照符号２３はデータレジスタの表示データを出力切り替え信号ＳＴＢに同期して取り込み保持するデータラッチである。
【００２３】
また、参照符号２６は表示コントローラ８の出力する変調回路用参照電圧ＶＩ０〜ＶＩＭから抵抗分割により２J＋１個の上位階調電圧を発生させる上位階調電圧生成部、２２はデータラッチの出力するＩビットの表示データに応じ２J＋１個の上位階調電圧を用い２I（Ｉ＞Ｊ）通りの電圧を生成出力するデコーダである。参照符号２１はデコーダ出力電圧を出力電圧Ｙ１〜Ｙｍとして表示パネル４の列配線１の各々に出力するためのボルテージフォロワーカラーなる出力回路である。ＨＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃまたは接地電圧ＧＮＤに固定されている。
【００２４】
一水平走査期間が開始されると、スタートパルスＨＩＯが第１のデータドライバのＨＩＯ１（あるいはＨＩＯ２）信号として入力されシフトレジスタ２５内を水平クロックＨＣＬＫに同期してシフトする。そして、ラッチ信号が出力されると、３出力同時にＩビットの表示データが順次データレジスタ２４に取り込まれる。第１のデータドライバのデータレジスタ２４への表示データ取り込みが終了すると、ＨＩＯ２（あるいはＨＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり第２のデータドライバのＨＩＯ１（あるいはＨＩＯ２）に入力され、第２のデータドライバへの表示データ取り込みが開始される。
【００２５】
この様にして全表示データのデータレジスタ２４への取り込みが終了すると、一水平走査期間の直前に、出力切り替え信号ＳＴＢの立ち上がりに同期して全表示データがデータレジスタ２４からデータラッチ２３に取り込まれる。取り込まれた表示データはそれぞれデコーダ２２により階調電圧に変換され、階調電圧は出力回路２１により各列配線に出力される。
【００２６】
図３は、図１における走査回路６の構成図である。走査回路６は半導体集積回路からなるスキャンドライバの直列接続で構成される。参照符号３３は一水平走査期間ごとに選択行を順次切り替えるための選択信号を生成するシフトレジスタ、参照符号３２はシフトレジスタ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから選択電圧ＶＧＯＮ−非選択電圧ＶＧＯＦＦのレベルに変換するレベルシフタである。参照符号３１はレベルシフトされたシフトレジスタ出力に応じ選択電圧ＶＧＯＮもしくは非選択電圧ＶＧＯＦＦを出力電圧Ｇ１〜Ｇnとして表示パネル４の行配線２の各々に出力するための出力回路である。ＶＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃまたは接地電圧ＧＮＤに固定されている。
【００２７】
一垂直走査期間が開始されると、スタートパルスＶＩＯが第１のスキャンドライバのＶＩＯ１（あるいはＶＩＯ２）信号として入力され、一水平走査期間毎にシフトレジスタ３３内を垂直クロックＶＣＬＫに同期してシフトし、選択信号が順次出力される。出力された選択信号と出力切り替え信号ＳＴＢの反転信号との論理積がレベルシフタ３２により選択電圧ＶＧＯＮ−非選択電圧ＶＧＯＦＦのレベルにレベルシフトされ、表示パネル４の選択行配線に選択電圧ＶＧＯＮとして出力される。他方、表示パネル４の非選択行配線には非選択電圧ＶＧＯＦＦが出力される。第１のスキャンドライバ内のシフトが終了するとＶＩＯ２（あるいはＶＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり第２のスキャンドライバのＶＩＯ１（あるいはＶＩＯ２）に入力され、第２のスキャンドライバ内のシフトが開始される。この様にして全行が順次選択される。
【００２８】
図４は、図２に示すデータドライバ内の上位階調電圧生成部２６とデコーダ２２の各列毎のユニット２２−１の詳細を説明する構成図である。図４において、ＶＩ０〜ＶＩＭは非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮの間の所定区間をＭ等分した変調回路用参照電圧である。参照符号４０は変調回路用参照電圧ＶＩ０〜ＶＩＭ（ＶＩ０＞ＶＩ１・・・＞ＶＩＭ−１＞ＶＩＭ）の各区間を等分割し２J＋１個の上位階調電圧ｖ０からｖ８Ｍ（８Ｍは２Jに等しい）を発生する上位分割抵抗である。参照符号４５，４６はデータラッチ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから、非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮのレベルに変換するレベルシフタ、参照符号４１はデータラッチに保持された上位Ｊビットのデータに応じ上位階調電圧から隣接する２電圧ｖｌとｖｌ＋１を選択する上位デコーダ部である。
【００２９】
ｖｌとｖｌ＋１はそれぞれ選択された高電圧上位階調電圧と低電圧上位階調電圧、４２−１と４２−２はボルテージフォロワーからなるバッファアンプである。参照符号４３は選択された高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１の間を等分割し２K個の階調電圧ｖｌ０カラーｖｌｎ−１（ｎは２Kに等しい）を発生する下位分割抵抗である。参照符号４４はデータラッチに保持された下位Ｋビットのデータに応じ分割抵抗により発生した階調電圧から出力電圧を選択出力する下位デコーダ部である。
【００３０】
各変調回路用参照電圧ＶＩ０〜ＶＩＭ間が上位分圧抵抗４０により等分割され上位階調電圧ｖ０からｖ８Ｍが生成される。生成された上位階調電圧からデータラッチに保持された上位Ｊビットデータに応じ上位デコーダ部４１により隣接する２上位階調電圧ｖｌとｖｌ＋１が選択される。高電圧上位階調電圧ｖｌはバッファアンプ４２−１を介して下位分割抵抗４３の高電圧側端子に入力され、低電圧上位階調電圧ｖｌ＋１はバッファアンプ４２−２を介し下位分割抵抗４３の低電圧側入力端子に印加される。入力された２電圧間は下位分割抵抗４３により等分割され階調電圧ｖｌ０からｖｌｎ−１が生成され、生成された階調電圧から下位デコーダ部４４により下位Ｋビットのデータに応じ出力電圧が選択出力される。
【００３１】
図５は、図４における上位デコーダ部４１の詳細を示す回路図である。図５において、符号の上部に横線を付して示すものは、当該符号で示される信号の反転信号である。しかし、以下の明細書中では〔・・・〕のように〔〕で括った表記とする。すなわち、ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕はそれぞれ上位Ｊビットのデータラッチ出力をレベルシフトした信号とその反転信号を示す。
【００３２】
ｄ０が最上位ビットに、ｄＪ−１が最下位ビットに対応している。また、ｖ０からｖ８Ｍは上位階調電圧である。参照符号５１はｐチャネルＭＯＳＦＥＴ選択スイッチ、５２はｎチャネルＭＯＳＦＥＴ選択スイッチである。電圧の高い上位階調電圧ｖ０からｖ８Ｍ／２の８Ｍ個の電圧はｐチャネルＭＯＳＦＥＴ５１により、電圧の低い上位階調電圧ｖ８Ｍ／２からｖ８Ｍの８Ｍ個の電圧はｎチャネルＭＯＳＦＥＴ５２により選択がなされる。レベルシフトした信号またはその反転信号はそれぞれ各ＭＯＳＦＥＴのゲートに入力され、上位階調電圧ｖ０からｖ８Ｍの中から隣接する２電圧ｖｌとｖｌ＋１が選択される。
【００３３】
図６は、図４における下位デコーダ部４４の詳細を示す回路図である。ｄＪ、ｄＪ＋１、・・、ｄＪ＋Ｋ−３、ｄＪ＋Ｋ−２、ｄＪ＋Ｋ−１と〔ｄＪ〕、〔ｄＪ＋１〕、・・、〔ｄＪ＋Ｋ−３〕、〔ｄＪ＋Ｋ−２〕、〔ｄＪ＋Ｋ−１〕は、それぞれ下位Ｋビットのデータラッチ出力をレベルシフトした信号とその反転信号を示す。ｄＪが最上位ビットに、ｄＪ＋Ｋ−１が最下位ビットに対応している。参照符号６１はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴ選択スイッチである。レベルシフトした信号またはその反転信号はそれぞれ各ＭＯＳＦＥＴのゲートに入力され、上位デコーダ部により選択された隣接する２上位階調電圧ｖｌとｖｌ＋１の間を等分割し生成した階調電圧ｖｌ０からｖｌｎ−１の中から出力電圧を選択出力する。
【００３４】
本実施例では、上位デコーダ部出力と下位分割抵抗の入力間にバッファアンプを備え、上位分割抵抗により発生した電圧から上位デコーダ部により選択した隣接２上位階調電圧をバッファアンプを介して下位分割抵抗の両端に印加し階調電圧を発生させ下位デコーダ部により選択している。この結果、上位デコーダ部により選択された隣接２上位階調は高インピーダンスのバッファアンプを介して下位分割抵抗の両端に印加されるため、下位分割抵抗が隣接２上位階調間に並列接続され上位階調電圧が変化することはない。
【００３５】
また、上位デコーダ部は、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴからなり、下位デコーダ部は全てｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴで構成されている。この構成により入力される電圧の固定された上位デコーダ部のＭＯＳＦＥＴの構成を簡略化するとともに、下位デコーダ部へ入力される上位階調電圧が変化しても選択時のオン抵抗の上昇を防ぐことができる。
【実施例２】
【００３６】
実施例２は、バッファアンプを上位階調電圧生成部に設けたものである。図７は、本発明にかかる画像表示装置の実施例２の全体回路構成を示すブロック図である。図７中、ＶＩ０〜ＶＩＭ、ｖ０からｖ８Ｍ、ｖｌ０からｖｌｎ−１、４０、４１、４３から４６は図４と同様である。また、７２は上位分割抵抗４０から出力される上位階調電圧毎に設けられたバッファアンプである。
【００３７】
各変調回路用参照電圧ＶＩ０〜ＶＩＭ間を上位分圧抵抗４０により等分割して上位階調電圧ｖ０からｖ８Ｍを生成する。生成された各上位階調電圧はバッフアンプ７２を介し各列に設けられたデコーダの各列毎のユニット２２−１に入力され、データラッチに保持された上位Ｊビットデータに応じ上位デコーダ部４１により隣接する２上位階調電圧ｖｌとｖｌ＋１が選択される。選択された２上位階調電圧間は下位分割抵抗４３により等分割され階調電圧が生成される。この階調電圧カラー下位Ｋビットのデータに応じ下位デコーダ部により出力電圧が選択出力される。
【００３８】
本実施例では、上位分割抵抗により分圧生成された各上位階調電圧をバッファアンプを介しデコーダの各列毎のユニットに入力し、上位デコーダ部により選択した隣接２上位階調電圧を下位分割抵抗の両端に印加し階調電圧を発生させ下位デコーダ部により選択している。上位分割抵抗出力は高インピーダンスのバッファアンプを介して下位分割抵抗の両端に印加されるため、第１の実施例と同様に上位デコーダ部により選択された２上位隣接階調間に下位分割抵抗が並列接続され上位階調電圧が変化することはない。
【実施例３】
【００３９】
図４で説明した実施例１では、上位デコーダ部により選択された２上位階調電圧ｖｌとｖｌ＋１のうち高電圧上位階調電圧ｖｌがバッファアンプ４２−１を介して、また低電圧上位階調電圧ｖｌ＋１がバッファアンプ４２−２を介して下位分割抵抗４３の両端に入力される。この結果、各上位階調電圧が下位分割抵抗４３の高電圧端子に入力される場合と低電圧端子に入力される場合とで異なるバッファアンプを介して下位分割抵抗４３に入力されることになる。
【００４０】
このため、高電圧上位階調電圧としてｖｌが選ばれた時の下位デコーダ部の出力する最大電圧ｖｌ０とその１階調前の高電圧上位階調電圧としてｖｌ−１が選ばれた時の下位デコーダ部の出力する最低電圧ｖｌ−１ｎ−１は異なるバッファアンプ４２−１、４２−２の出力電圧偏差の影響を受け、他の階調間より電圧ばらつきが大きくなって、画質が劣化する場合がある。このような画質劣化を防ぐため、本実施例では各上位階調電圧を常に同一のバッファアンプを介して下位分割抵抗４３の両端に印加する構成とした。
【００４１】
図８は、本発明にかかる画像表示装置の実施例３の図４に示すデコーダ２２の各列毎のユニット２２−１の詳細を示す構成図である。図中、ｖ０からｖ８Ｍ、ｖｌ０からｖｌｎ−１、４１、４３から４６は図４と同様である。また、８２−１、８２−２はボルテージフォロワーからなるバッファアンプ、８１−１、８１−２、８３−１、８３−２はバッファアンプの入出力に設けられた上位デコーダ部に入力される最下位ビットデータにより開閉し相補型ＭＯＳＦＥＴ選択スイッチである。
【００４２】
実施例１と同様に上位デコーダ部４１により隣接する２上位階調電圧ｖｌとｖｌ＋１が選択される。最下位ビットが０（ｌが偶数２Ｌ）の時は、レベルシフトした反転信号ｄＪ−１が高レベルとなり選択スイッチ８１−１と８３−１がオンし、高電圧上位階調電圧ｖ２Ｌはバッファアンプ８２−１により下位分割抵抗４３の高電圧側端子に入力され、低電圧上位階調電圧ｖ２Ｌ＋１はバッファアンプ８２−２により下位分割抵抗４３の低電圧側端子に入力される。他方、最下位ビットが１（ｌが奇数２Ｌ＋１）の時は、信号ｄＪ−１が高レベルとなり選択スイッチ８１−２と８３−２がオンし、高電圧上位階調電圧ｖ２Ｌ＋１はバッファアンプ８２−２により下位分割抵抗４３の高電圧側端子に入力され、低電圧上位階調電圧ｖ２Ｌ＋２はバッファアンプ８２−１により下位分割抵抗４３の低電圧側端子に入力される。
【００４３】
以上の結果、下位分割抵抗４３の高電圧端子に入力される場合と低電圧端子に入力される場合のいずれの場合にも、偶数番の上位階調電圧はバッファアンプ８２−１を介し、奇数番の上位階調電圧はバッファアンプ８２−２を介し、下位分割抵抗４３に入力される。
【００４４】
本実施例では、上位デコーダ部により選択した２隣接上位階調電圧をバッファアンプを介して下位分割抵抗の両端に印加し階調電圧を発生させるに際し、バッファアンプの入出力に上位デコーダ部に入力される最下位ビットデータにより開閉する選択スイッチを設け、各上位階調電圧を下位分割抵抗４３の高電圧端子に入力される場合と低電圧端子に入力される場合のいずれの場合にも同一のバッファアンブを介し入力されるように信号経路を切り替えた。
【００４５】
この結果、特定の上位階調電圧が高電圧上位階調電圧として選ばれた時の下位デコーダ部の出力する最大電圧ｖｌ０とその１階調前の特定階調電圧が低電圧上位階調電圧として選ばれた時の下位デコーダ部の出力する最低電圧ｖｌ−１ｎ−１は同一のバッファアンプ４２−１または４２−２の出力電圧偏差の影響をうけるため、バッファアンプ出力電圧偏差が大きくとも、両電圧間電圧ばらつきが他の階調間より大きくなり、画質が悪くなるということがない。
【実施例４】
【００４６】
実施例４は、本発明の実施例３におけるバッファアンプ入力側の選択スイッチの切り替え機能を上位デコーダ部に持たし、装置の簡略化を図ったものである。図９は、本発明の実施例４の図４に示すデコーダ２２の各列毎のユニット２２−１の詳細を説明する構成図である。図中、ｖ０からｖ８Ｍ、ｖｌ０からｖｌｎ−１、参照符号４３から４６は図４と、参照符号８２−１，８２−２、８１−１、８１−２、８３−１、８３−２は図８と同様である。参照符号９１は、選択スイッチの切り替え機能を有する上位デコーダ部である。
【００４７】
図１０は、図９における上位デコーダ部９１の詳細を示す回路図である。ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕、参照符号５１および５２は図５と同様である。参照符号１０１と１０２は上位デコーダ部に入力される最下位ビットデータに応じ奇数番の上位階調電圧より高いか低いか何れかの隣接偶数番の上位階調電圧を選択するためのｐチャネルＭＯＳＦＥＴ選択スイッチとｎチャネルＭＯＳＦＥＴ選択スイッチである。
【００４８】
電圧の高い上位階調電圧ｖ０からｖ８Ｍ／２−１の８Ｍ／２個の電圧はｐチャネルＭＯＳＦＥＴ５１と１０１により、電圧の低い上位階調電圧ｖ８Ｍ／２からｖ８Ｍの８Ｍ／２＋１個の電圧はｎチャネルＭＯＳＦＥＴ５２と１０２により選択がなされる。
【００４９】
上位階調電圧ｖ０からｖ８Ｍよりデータラッチに保持された上位Ｊビットデータに応じ上位デコーダ部９１により隣接する２上位階調電圧ｖｌとｖｌ＋１が選択される。最下位ビットが０（ｌが偶数２Ｌ）の時は、レベルシフトした信号ｄＪ−１が低レベルとなり、高電圧上位階調電圧ｖ２Ｌはバッファアンプ８２−１に入力され選択スイッチ８３−１を介して下位分割抵抗４３の高電圧側に印加される。また、低電圧上位階調電圧ｖ２Ｌ＋１はバッファアンプ８２−２に入力され選択スイッチ８３−１を介して下位分割抵抗４３の低電圧側に印加される。
【００５０】
他方、最下位ビットが１（ｌが奇数２Ｌ＋１）の時は、反転信号ｄＪ−１が低レベルとなり高電圧上位階調電圧ｖ２Ｌ＋１はバッファアンプ８２−２に入力され選択スイッチ８３−２を介して下位分割抵抗４３の高電圧入力端子に印加される。また、低電圧上位階調電圧ｖ２Ｌ＋２はバッファアンプ８２−１に入力され選択スイッチ８３−１を介して下位分割抵抗４３の低電圧側入力端子に印加される。以上の結果、下位分割抵抗４３の高電圧端子に入力される場合と低電圧端子に入力される場合のいずれの場合にも、偶数番の上位階調電圧はバッファアンプ８２−１を介し、奇数番の上位階調電圧はバッファアンプ８２−２を介し、下位分割抵抗４３に入力される。
【００５１】
本実施例では、各上位階調電圧を下位分割抵抗４３の高電圧端子に入力される場合と低電圧端子に入力される場合のいずれの場合にも同一のバッファアンブを介し入力するための信号経路切り替え手段を、上位デコーダ部内に設けた上位デコーダ部の奇数番の上位階調電圧より高いか低いかいずれかの隣接偶数番の上位階調電圧を選択するためのスイッチとバッファアンプ出力に設けた選択スイッチにより構成し、上位デコーダ部に入力される最下位ビットデータに応じ切り替え得た。
【００５２】
この結果、図５に示す様に従来２系列必要であった上位デコーダ部中の選択スイッチを一系統としデコーダを構成するスイッチを半減し、また、バッファアンプ入力側の選択スイッチを不要とできる。この結果、データドライバのチップサイズを小さくできる。
【実施例５】
【００５３】
本発明は上位デコーダ部の構成によらず実施できる。本実施例は第４の実施例で上位デコーダ部を別の構成としたものである。図１１は、本発明にかかる画像表示装置の実施例５の上位デコーダ部９１の詳細を示す回路図である。ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕、ｖ０からｖ８Ｍ、参照符号５１、５２は図５と同様の機能部分を、参照符号１０１、１０２は図１０と同様の機能部分を示す。
【００５４】
本実施例でも、実施例４と同様に、デコーダを構成するスイッチが半減し、また、バッファアンプ入力側の選択スイッチが不要となる。この結果、データドライバのチップサイズを小さくすることができる。
【実施例６】
【００５５】
本発明は振幅変調により駆動されるものであれば、どのような形式の表示パネルを用いても実施できる。実施例６はドット反転駆動ＴＦＴ液晶表示装置に本発明を適用した例である。ドット反転駆動はコモン一定駆動の一種で、各列毎各行毎に画素電極に印加される電圧の極性を反転する方式である。
【００５６】
図１２は、本発明にかかる画像表示装置の実施例６の全体回路構成を示すブロック図である。表示パネル１２４は、ＴＦＴ１２３、ＴＦＴ１２３に接続された列配線１２１、ＴＦＴ１２３のゲ−ト電極に接続された行配線１２２、列配線１２２に印加された変調電圧が印加される画素電極１２１２を備える背面板と、背面板の対向面にコモン電極１２１１を備える前面板と、背面板と前面板間に封じされ画素電極に保持された変調電圧により光透過率の変化する液晶１２１０からなる。
【００５７】
参照符号１２５は列配線１２２に振幅変調電圧を出力する変調回路、参照符号１２６は行選択を行う走査回路である。ドライバ電源１２７は、走査回路１２６に選択電圧ＶＧＯＮ、非選択電圧ＶＧＯＦＦ、論理回路用電圧Ｖｃｃを印加し、変調回路１２５と表示コントローラ１２８に正負の発光電圧±ＶＥＯＮ、論理回路用電圧Ｖｃｃを供給する。表示コントローラ１２８は、走査回路１２６に垂直クロックＶＣＬＫ、スタートパルスＶＩＯを印加し、変調回路１２５に水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、出力正負切り替え信号ＰＯＬＥ、正負変調回路用参照電圧±ＶＩ０〜ＶＩＭ、表示データＤ０を出力する。これらの制御信号とデータ中の変調回路用参照電圧±ＶＩ０〜ＶＩＭ以外の信号は、全て論理回路用電圧Ｖｃｃの振幅を持つ。また、コモン電源１２９はコモン電極１２１１に液晶１２１０に印加される電圧の基準となるコモン電圧ＶＣＯＭを供給する。
【００５８】
図１３は、図１２における変調回路を構成するデータドライバの構成図である。このデータドライバは、参照符号２５、２４、２３は図２と同様の機能部分である。＋ＶＩ０〜＋ＶＩＭ（＋ＶＩ０＞＋ＶＩ１・・・＞＋ＶＩＭ−１＞＋ＶＩＭ）は正の最大発光電圧ＶＥＯＮからコモン電圧間の間の所定区間を分割した正の変調回路用参照電圧である。−ＶＩ０〜−ＶＩＭ（−ＶＩ０＜−ＶＩ１・・・＜−ＶＩＭ−１＜−ＶＩＭ）は負の最大発光電圧−ＶＥＯＮからコモン電圧間の間の所定区間を分割した負の変調回路用参照電圧である。参照符号１３６−１と１３６−２はそれぞれ正の変調回路用参照電圧＋ＶＩ０〜ＶＩＭまたは負の変調回路用参照電圧−ＶＩ０〜ＶＩＭカラー抵抗分割により２J＋１個の正または負の上位階調電圧を発生させる正極側または負極側上位階調電圧生成部である。
【００５９】
参照符号１３２−１と１３２−２はそれぞれデータラッチの出力するＩビットの表示データに応じ２J＋１個の正または負の上位階調電圧を用い２I（Ｉ＞Ｊ）通りの電圧を生成出力する正極側または負極側デコーダ部である。参照符号１３１−１と１３１−２はそれぞれデコーダ出力電圧を出力電圧Ｙ１〜Ｙｍとして表示パネル１２４の列配線１２１の各々に出力するためのボルテージフォロワーカラーなる正極側または負極側出力回路部である。正極側デコーダ部および出力回路と負極側デコーダ部および出力回路は列毎に交互に配置されている。ＨＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃまたは接地電圧ＧＮＤに固定されている。
【００６０】
一水平走査期間が開始されると、スタートパルスＨＩＯが第１のデータドライバのＨＩＯ１（あるいはＨＩＯ２）信号として入力されシフトレジスタ２５内を水平クロックＨＣＬＫに同期してシフトし、ラッチ信号が出力されると、Ｉビットの表示データが順次データレジスタ２４に取り込まれる。第１のデータドライバのデータレジスタ２４への表示データ取り込みが終了するとＨＩＯ２（あるいはＨＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなって、第２のデータドライバのＨＩＯ１（あるいはＨＩＯ２）に入力されて第２のデータドライバへの表示データ取り込みが開始される。
【００６１】
この様にして全表示データのデータレジスタ２４への取り込みが終了すると、一水平走査期間の直前に、出力切り替え信号ＳＴＢの立ち上がりに同期して全表示データがデータレジスタ２４からデータラッチ２３に取り込まれる。データラッチ２３に取り込まれた表示データは正極側デコーダ部１３２−１または負極側デコーダ部１３２−２により階調電圧に変換され、変換された階調電圧はそれぞれ正極側出力回路部１３１−１または負極側出力回路部１３１−２により各列配線に出力される。以上の結果、各列配線には交互にコモン電圧ＶＣＯＭに対して正または負の電圧が出力される。
【００６２】
出力正負切り替え信号ＰＯＬＥは各水平走査期間ごとに交互に０と１となり、各列配線への出力電圧を各水平走査線ごとに正または負とする。出力正負切り替え信号ＰＯＬＥが０の時は、奇数番列配線への出力に対応する表示データは、データレジスタ２４の奇数番地に取り込まれ、正極側デコーダ部１３２−１と正極側出力回路部１３１−１により正電圧として各奇数番列配線Ｙ１、Ｙ３、・・に出力される。また、偶数番列配線への出力に対応する表示データは、データレジスタ２４の偶数番地に取り込まれ、負極側デコーダ部１３２−２と負極側出力回路部１３１−２により負電圧に変換され負電圧として各偶数番列配線Ｙ２、・・に出力される。他方、出力正負切り替え信号ＰＯＬＥが１の時は、奇数番列配線への出力に対応する表示データは、データレジスタ２４の偶数番地に取り込まれ、負極側デコーダ部１３２−２と負極側出力回路部１３１−２により負電圧として各奇数番列配線Ｙ１、Ｙ３、・・に出力される。
【００６３】
また、偶数番列配線への出力に対応する表示データは、データレジスタ２４の奇数番地に取り込まれ、正極側デコーダ部１３２−１と正極側出力回路部１３１−２により負電圧に変換され負電圧として各偶数番列配線Ｙ２、・・に出力される。以上の結果、出力正負切り替え信号ＰＯＬＥの切り替えにより、各列配線への出力電圧を各水平走査線ごとに正または負となる。
【００６４】
図１３に示すデータドライバ内の正極側または負極側上位階調電圧生成部１３６−１と１３６−２は図４の２６と同様、正極側または負極側デコーダ部１３２−１と１３２−２の各列毎のユニットの構成は図９の２２−１と同様の機能部分である。正極側デコーダ部１３２−１では、選択スイッチ８１−１、８１−２、８３−１、８３−２はＰチャネルＭＯＳＦＥＴにより構成されている。
【００６５】
図１４は、本発明の実施例６における正極側上位デコーダ部の構成を説明する回路図である。上位デコーダ部９１において、ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕はそれぞれ上位Ｊビットのデータラッチ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから正の最大発光電圧＋ＶＥＯＮから負の最大発光電圧−ＶＥＯＮのレベルに変換した信号とその反転信号を示す。ｄ０が最上位ビットに、ｄＪ−１が最下位ビットに対応している。
【００６６】
また、＋ｖ０から＋ｖ８Ｍは正の上位階調電圧である。参照符号５１は図５と同様の、参照符号１０１は図１０と同様のｐチャネルＭＯＳＦＥＴ選択スイッチである。レベルシフトした信号またはその反転信号はそれぞれ各ｐチャネルＭＯＳＦＥＴのゲートに入力され、図１０と同様正の上位階調電圧＋ｖ０から＋ｖ８Ｍの中から隣接する２電圧ｖ２Ｌ＋１とｖ２Ｌまたはｖ２Ｌ＋２が選択される。
【００６７】
図１５は、本発明にかかる実施例６の正極側デコーダ部における図９に示す下位デコーダ部４４の詳細を説明する回路図である。ｄＪ、ｄＪ＋１、・・、ｄＪ＋Ｋ−３、ｄＪ＋Ｋ−２、ｄＪ＋Ｋ−１と〔ｄＪ〕、〔ｄＪ＋１〕、・・、〔ｄＪ＋Ｋ−３〕、〔ｄＪ＋Ｋ−２〕、〔ｄＪ＋Ｋ−１〕はそれぞれ下位Ｋビットのデータラッチ出力をレベルシフトした信号とその反転信号を示す。ｄＪが最上位ビットに、ｄＪ＋Ｋ−１が最下位ビットに対応している。参照符号１５１はｐチャネルＭＯＳＦＥＴ選択スイッチである。レベルシフトした信号またはその反転信号はそれぞれ各ＭＯＳＦＥＴのゲ−トに入力され、上位デコーダ部により選択された隣接する２上位階調電圧ｖｌとｖｌ＋１の間を等分割し生成した階調電圧ｖｌ０からｖｌｎ−１の中から出力電圧を選択出力する。
【００６８】
他方、負極側デコーダ部においては、図９の選択スイッチ８１−１、８１−２、８３−１、８３−２、図１４に示す上位デコーダ部の選択スイッチ５１、１０１、図１５に示す下位デコーダ部の選択スイッチ１５１が全てＮチャネルＭＯＳＦＥＴで構成されている。また、上位デコーダ部と下位デコーダ部にはデータラッチ出力をレベルシフト信号とその反転信号の極性を反転した信号が入力される。
【００６９】
実施例６では、正極側デコーダ部の上位デコーダ部と下位デコーダ部をｐチャネルＭＯＳＦＥＴにより、負極側デコーダ部の上位デコーダ部と下位デコーダ部をＮチャネルＭＯＳＦＥＴにより構成することで、デコーダの構成を簡略化し、データドライバのチップサイズを縮小できる。
【００７０】
実施例１から５では、変調回路用参照電圧ＶＩ０〜ＶＩＭを非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮの間の所定区間をＭ等分した電圧としたが、電子放出素子の電圧対前面板への放出電流特性と必要な表示画質に応じ不均等としてもよい。また、上位分割抵抗４０により変調回路用参照電圧ＶＩ０〜ＶＩＭの各区間を等分割し上位階調電圧ｖ０からｖ８Ｍを発生したが、同様に、電子放出素子の電圧対前面板への放出電流特性と必要な表示画質に応じ不均等分割としてもよい。
【００７１】
実施例６では、単色表示に対応して表示コントローラ８が表示データＤＯを出力する場合について述べたが、カラー表示に対応する３出力の表示データＤ０、Ｄ１、Ｄ２を出力する場合についても本発明は同様に実施できる。
【００７２】
また、実施例６では、コモン電極１２１１を前面板に設けたが、横電界方式液晶表示パネルのようにコモン電極が前面板にある場合でも本発明は同様に実施できる。さらに、実施例４から６では、信号経路切り替え手段として、上位デコーダ部に上位デコーダ部の奇数番の上位階調電圧より高いか低いかいずれかの隣接偶数番の上位階調電圧を選択するためのスイッチを設けたが、上位デコーダ部の偶数番の上位階調電圧より高いか低いかいずれかの隣接奇数番の上位階調電圧を選択するためのスイッチを設けてもよいことは言うまでもない。
【図面の簡単な説明】
【００７３】
【図１】本発明にかかる画像表示装置の実施例１の全体回路構成を示すブロック図である。
【図２】図１における変調回路の構成図である。
【図３】図１における走査回路の構成図である。
【図４】図２に示すデータドライバ内の上位階調電圧生成部とデコーダの各列毎のユニットの詳細を説明する構成図である。
【図５】図４における上位デコーダ部の詳細を示す回路図である。
【図６】図４における下位デコーダ部の詳細を示す回路図である。
【図７】本発明にかかる画像表示装置の実施例２の全体回路構成を示すブロック図である。
【図８】本発明にかかる画像表示装置の実施例３の図４に示すデコーダの各列毎のユニットの詳細を示す構成図である。
【図９】本発明の実施例４の図４に示すデコーダの各列毎のユニットの詳細を説明する構成図である。
【図１０】図９における上位デコーダ部９１の詳細を示す回路図である。
【図１１】本発明にかかる画像表示装置の実施例５の上位デコーダ部の詳細を示す回路図である。
【図１２】本発明にかかる画像表示装置の実施例６の全体回路構成を示すブロック図である。
【図１３】図１２における変調回路を構成するデータドライバの構成図である。
【図１４】本発明の実施例６における正極側上位デコーダ部の構成を説明する回路図である。
【図１５】本発明の実施例６における正極側デコーダ部の図９に示す下位デコーダ部の詳細を説明する回路図である。
【符号の説明】
【００７４】
２２−１・・・デコーダの各列毎のユニット、２６・・・上位分割抵抗、４１・・・上位デコーダ部、４２−１と４２−２・・・バッファアンプ、４４・・・下位デコーダ部、４５，４６・・・レベルシフタ。
【技術分野】
【０００１】
本発明は、画像表示装置に係り、特に多階調化に伴う駆動回路の回路サイズの増加を抑制した画像表示装置に関する。
【背景技術】
【０００２】
フラット・パネル・ディスプレイ（ＦＰＤ）と呼ばれる画像表示装置において、電圧振幅信号を変調して階調を表示する振幅変調型駆動回路の一種に、外部より入力された参照電圧を抵抗により分圧し、発生した階調電圧を選択回路により選択して表示パネルに出力し、画像を表示する抵抗分割方式が知られている。
【０００３】
この抵抗分割方式は、薄膜トランジスタ（ＴＦＴ）型（すなわち、アクティブマトリクス型）の液晶表示装置の駆動回路に広く用いられている。また、ＭＩＭ（金属‐絶縁体−金属）等の電子放出素子を用いた画像表示装置の駆動回路への適用も検討されている。近年、この種の駆動回路には、色再現性の拡大、コントラスト比の向上といったパネル性能の向上に対応して１０ビットを越える多階調化が望まれている。しかし、抵抗分割方式では、多階調化に伴って階調電圧の選択回路を構成するスイッチ数と抵抗から選択回路まで電圧を伝える配線が２のビット数乗で増加するため、駆動回路を構成する半導体集積回路のチップサイズが増大し、駆動回路のコストが上昇する。
【０００４】
この分野の従来技術を開示したものとして、特許文献１、特許文献２を挙げることができる。特許文献１では、画像情報を上位画像情報と下位画像情報に分け、上位画像情報のビット数に応じた複数の上位階調電圧から上位画像情報に応じた２つの隣接上位階調電圧を選択し、選択された２上位階調電圧間を下位画像情報のビット数に応じて抵抗を用い分圧し画像信号を生成出力することにより、多階調化に伴う駆動回路を構成する半導体集積回路のチップサイズの増大と駆動回路のコスト上昇を防いでいる。
【０００５】
また、特許文献２では、液晶表示装置においてコモン電圧を一定とし画素電極にコモン電圧に対し正極性と負極性の電圧を交互に印加し液晶に印加される電圧を交流化するコモン一定駆動を行う際、隣接して正極性電圧と負極性電圧を発生するディジタルアナログ変換手段を設け、これらの変換手段から出力される正極電圧と負極電圧を所定の周期で交互に信号線に印加して、回路規模とチップサイズの小型化を図っている。
【特許文献１】特開平２−１３０５８６号公報
【特許文献２】特許第３４３３３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１の方法において、上位階調電圧を外部より入力された参照電圧間を抵抗により分割し発生させると、選択された２つの隣接上位階調電圧間に上位階調電圧間分圧のための抵抗が並列接続されるため上位階調電圧が変化し階調特性が正しく再現できなくなるという問題が生じる。また、特許文献２では、特許文献１の方法を実施する事には何ら考慮がなされていない。
【０００７】
本発明の目的は、多階調化に伴う駆動回路の回路サイズの増加を抑制した画像表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の画像表示装置は、互いに平行な複数本の行配線と、該行配線に交差する複数本の列配線と、前記行配線と前記列配線の交点近傍に表示素子を配置して表示領域を形成した背面板と、該背面板の少なくとも前記表示領域を覆って重ね合わせた前面板を有する表示パネルを備えている。前記背面板には、前記行配線に接続されて行選択を行う走査回路と、前記列配線に接続されて振幅変調電圧を出力する変調回路を有する。
【０００９】
前記変調回路は、外部から入力される変調回路用参照電圧間を分割し上位階調電圧を生成する上位分割抵抗を有する上位階調電圧生成部と、表示データを保持するデータラッチと、データラッチに保持された上位ビットのデータに応じ上位階調電圧から隣接する２電圧を選択する上位デコーダ部と、選択された２上位階調電圧間を分割し階調電圧を発生する下位分割抵抗と、データラッチに保持された下位ビットのデータに応じ発生した階調電圧から出力電圧を選択出力する下位デコーダ部とを有するデコーダとを備える。そして、前記上位分割抵抗と前記下位分割抵抗の間にバッファアンプを有する。
【００１０】
前記バッファアンプは、前記上位デコーダ部の出力と前記下位分割抵抗の入力端子間に配置される。
【００１１】
前記デコーダは、各上位階調電圧を前記下位分割抵抗の高電圧端子に入力する場合と低電圧端子に入力する場合のいずれの場合にも同一の前記バッファアンブを介し入力するための信号経路切り替え手段を有する。
【００１２】
前記信号経路切り替え手段は、上記上位デコーダ部に設けられた上位デコーダ部の奇数番もしくは偶数番の上位階調電圧より高いか低いかいずれかの隣接偶数番もしくは奇数番の上位階調電圧を選択するためのスイッチと、バッファアンプ出力に設けた選択スイッチとから構成される。
【００１３】
前記上位デコーダ部は、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴからなり、前記下位デコーダ部はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴとから構成される。
【発明の効果】
【００１４】
上位デコーダ部の出力と下位分割抵抗の入力端子間にバッファアンプを配置し、同一のバッファアンブを介し入力するための信号経路切り替え手段を有することで、下位分割抵抗が隣接２上位階調間に並列接続され上位階調電圧は変化しない。
【００１５】
上記上位デコーダ部に設けられた当該上位デコーダ部の奇数番もしくは偶数番の上位階調電圧より高いか低いかいずれかの隣接偶数番もしくは奇数番の上位階調電圧を選択するためのスイッチと、バッファアンプ出力に設けた選択スイッチとから信号経路切り替え手段を構成したことで、バッファアンプ出力電圧偏差が大きくとも、両電圧間電圧ばらつきが他の階調間より大きくなり、画質が劣化することがない。
【００１６】
上位デコーダ部を、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴから構成し、下位デコーダ部はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴとから構成したことで、データドライバのチップサイズが小さくなる。また、入力される電圧の固定された上位デコーダ部のＭＯＳＦＥＴの構成を簡略化され、下位デコーダ部へ入力される上位階調電圧が変化しても選択時のオン抵抗は上昇しない。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の最良の実施形態を実施例の図面を参照して詳細に説明する。
【実施例１】
【００１８】
実施例１は、本発明をＭＩＭ（Metal Insulator Metal）型電子放出素子を用いた画像表示装置に適用したものである。図１は、本発明にかかる画像表示装置の実施例１の全体回路構成を示すブロック図である。表示パネル４は、列線に印加された変調電圧により発光強度が変調するＭＩＭ型電子放出素子３、ＭＩＭ型電子放出素子３の下部電極に接続された列配線１、ＭＩＭ型電子放出素子３の上部電極に接続された行配線２を備える背面板を有する。背面板はガラスを好適とする絶縁板で構成される。
【００１９】
また、この背面板と重ね合わされて、ＭＩＭ型電子放出素子３の対向面に蛍光膜１０と蛍光膜１０を覆う様に形成されたメタルバック１１を備える前面板（図示せず）を備える。さらに、パネル４の内部を真空にするためにパネル周辺間に設けられた側壁（枠体、図示せず）を有する。前面板と側壁も背面板と同様のガラスを好適とする絶縁板で構成される。
【００２０】
前面板に有する蛍光膜１０は、ＭＩＭ型電子放出素子３の各列毎に塗分けられた赤、緑、青の３原色から成る。参照符号５は列配線に振幅変調電圧を出力する変調回路、６は行選択を行う走査回路である。ドライバ電源７は、走査回路６に選択電圧ＶＧＯＮ、非選択電圧ＶＧＯＦＦ、論理回路用電圧Ｖｃｃを、変調回路５と表示コントローラ８に発光電圧ＶＥＯＮ、非発光電圧ＶＥＯＦＦ、論理回路用電圧Ｖｃｃを供給する。
【００２１】
表示コントローラ８は、走査回路６に垂直クロックＶＣＬＫ、スタートパルスＶＩＯ、出力切り替え信号ＳＴＢを、変調回路５に水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、変調回路用参照電圧ＶＩ０〜ＶＩＭ、赤、緑、青に対応する３出力Ｉビットの表示データＤ０、Ｄ１、Ｄ２を出力する。これらの制御信号とデータ中変調回路用参照電圧ＶＩ０〜ＶＩＭ以外の信号は全て論理回路用電圧Ｖｃｃの振幅を持つ。また、アノード電源９はメタルバック１１に蛍光体を発光させるためのアノード電圧ＶＡを供給する。
【００２２】
図２は、図１における変調回路５の構成図である。変調回路５は、半導体集積回路からなるデータドライバの直列接続で構成される。参照符号２５は表示データを取り込むためのラッチ信号を生成するシフトレジスタである。参照符号２４は表示コントローラから同時に入力される赤、緑、青に対応するＤ００〜Ｄ０Ｉ−１、Ｄ１０〜Ｄ１Ｉ−１、Ｄ２０〜Ｄ２Ｉ−１の３出力Ｉビットの表示データを順次取り込むデータレジスタである。参照符号２３はデータレジスタの表示データを出力切り替え信号ＳＴＢに同期して取り込み保持するデータラッチである。
【００２３】
また、参照符号２６は表示コントローラ８の出力する変調回路用参照電圧ＶＩ０〜ＶＩＭから抵抗分割により２J＋１個の上位階調電圧を発生させる上位階調電圧生成部、２２はデータラッチの出力するＩビットの表示データに応じ２J＋１個の上位階調電圧を用い２I（Ｉ＞Ｊ）通りの電圧を生成出力するデコーダである。参照符号２１はデコーダ出力電圧を出力電圧Ｙ１〜Ｙｍとして表示パネル４の列配線１の各々に出力するためのボルテージフォロワーカラーなる出力回路である。ＨＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃまたは接地電圧ＧＮＤに固定されている。
【００２４】
一水平走査期間が開始されると、スタートパルスＨＩＯが第１のデータドライバのＨＩＯ１（あるいはＨＩＯ２）信号として入力されシフトレジスタ２５内を水平クロックＨＣＬＫに同期してシフトする。そして、ラッチ信号が出力されると、３出力同時にＩビットの表示データが順次データレジスタ２４に取り込まれる。第１のデータドライバのデータレジスタ２４への表示データ取り込みが終了すると、ＨＩＯ２（あるいはＨＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり第２のデータドライバのＨＩＯ１（あるいはＨＩＯ２）に入力され、第２のデータドライバへの表示データ取り込みが開始される。
【００２５】
この様にして全表示データのデータレジスタ２４への取り込みが終了すると、一水平走査期間の直前に、出力切り替え信号ＳＴＢの立ち上がりに同期して全表示データがデータレジスタ２４からデータラッチ２３に取り込まれる。取り込まれた表示データはそれぞれデコーダ２２により階調電圧に変換され、階調電圧は出力回路２１により各列配線に出力される。
【００２６】
図３は、図１における走査回路６の構成図である。走査回路６は半導体集積回路からなるスキャンドライバの直列接続で構成される。参照符号３３は一水平走査期間ごとに選択行を順次切り替えるための選択信号を生成するシフトレジスタ、参照符号３２はシフトレジスタ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから選択電圧ＶＧＯＮ−非選択電圧ＶＧＯＦＦのレベルに変換するレベルシフタである。参照符号３１はレベルシフトされたシフトレジスタ出力に応じ選択電圧ＶＧＯＮもしくは非選択電圧ＶＧＯＦＦを出力電圧Ｇ１〜Ｇnとして表示パネル４の行配線２の各々に出力するための出力回路である。ＶＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃまたは接地電圧ＧＮＤに固定されている。
【００２７】
一垂直走査期間が開始されると、スタートパルスＶＩＯが第１のスキャンドライバのＶＩＯ１（あるいはＶＩＯ２）信号として入力され、一水平走査期間毎にシフトレジスタ３３内を垂直クロックＶＣＬＫに同期してシフトし、選択信号が順次出力される。出力された選択信号と出力切り替え信号ＳＴＢの反転信号との論理積がレベルシフタ３２により選択電圧ＶＧＯＮ−非選択電圧ＶＧＯＦＦのレベルにレベルシフトされ、表示パネル４の選択行配線に選択電圧ＶＧＯＮとして出力される。他方、表示パネル４の非選択行配線には非選択電圧ＶＧＯＦＦが出力される。第１のスキャンドライバ内のシフトが終了するとＶＩＯ２（あるいはＶＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり第２のスキャンドライバのＶＩＯ１（あるいはＶＩＯ２）に入力され、第２のスキャンドライバ内のシフトが開始される。この様にして全行が順次選択される。
【００２８】
図４は、図２に示すデータドライバ内の上位階調電圧生成部２６とデコーダ２２の各列毎のユニット２２−１の詳細を説明する構成図である。図４において、ＶＩ０〜ＶＩＭは非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮの間の所定区間をＭ等分した変調回路用参照電圧である。参照符号４０は変調回路用参照電圧ＶＩ０〜ＶＩＭ（ＶＩ０＞ＶＩ１・・・＞ＶＩＭ−１＞ＶＩＭ）の各区間を等分割し２J＋１個の上位階調電圧ｖ０からｖ８Ｍ（８Ｍは２Jに等しい）を発生する上位分割抵抗である。参照符号４５，４６はデータラッチ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから、非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮのレベルに変換するレベルシフタ、参照符号４１はデータラッチに保持された上位Ｊビットのデータに応じ上位階調電圧から隣接する２電圧ｖｌとｖｌ＋１を選択する上位デコーダ部である。
【００２９】
ｖｌとｖｌ＋１はそれぞれ選択された高電圧上位階調電圧と低電圧上位階調電圧、４２−１と４２−２はボルテージフォロワーからなるバッファアンプである。参照符号４３は選択された高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１の間を等分割し２K個の階調電圧ｖｌ０カラーｖｌｎ−１（ｎは２Kに等しい）を発生する下位分割抵抗である。参照符号４４はデータラッチに保持された下位Ｋビットのデータに応じ分割抵抗により発生した階調電圧から出力電圧を選択出力する下位デコーダ部である。
【００３０】
各変調回路用参照電圧ＶＩ０〜ＶＩＭ間が上位分圧抵抗４０により等分割され上位階調電圧ｖ０からｖ８Ｍが生成される。生成された上位階調電圧からデータラッチに保持された上位Ｊビットデータに応じ上位デコーダ部４１により隣接する２上位階調電圧ｖｌとｖｌ＋１が選択される。高電圧上位階調電圧ｖｌはバッファアンプ４２−１を介して下位分割抵抗４３の高電圧側端子に入力され、低電圧上位階調電圧ｖｌ＋１はバッファアンプ４２−２を介し下位分割抵抗４３の低電圧側入力端子に印加される。入力された２電圧間は下位分割抵抗４３により等分割され階調電圧ｖｌ０からｖｌｎ−１が生成され、生成された階調電圧から下位デコーダ部４４により下位Ｋビットのデータに応じ出力電圧が選択出力される。
【００３１】
図５は、図４における上位デコーダ部４１の詳細を示す回路図である。図５において、符号の上部に横線を付して示すものは、当該符号で示される信号の反転信号である。しかし、以下の明細書中では〔・・・〕のように〔〕で括った表記とする。すなわち、ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕はそれぞれ上位Ｊビットのデータラッチ出力をレベルシフトした信号とその反転信号を示す。
【００３２】
ｄ０が最上位ビットに、ｄＪ−１が最下位ビットに対応している。また、ｖ０からｖ８Ｍは上位階調電圧である。参照符号５１はｐチャネルＭＯＳＦＥＴ選択スイッチ、５２はｎチャネルＭＯＳＦＥＴ選択スイッチである。電圧の高い上位階調電圧ｖ０からｖ８Ｍ／２の８Ｍ個の電圧はｐチャネルＭＯＳＦＥＴ５１により、電圧の低い上位階調電圧ｖ８Ｍ／２からｖ８Ｍの８Ｍ個の電圧はｎチャネルＭＯＳＦＥＴ５２により選択がなされる。レベルシフトした信号またはその反転信号はそれぞれ各ＭＯＳＦＥＴのゲートに入力され、上位階調電圧ｖ０からｖ８Ｍの中から隣接する２電圧ｖｌとｖｌ＋１が選択される。
【００３３】
図６は、図４における下位デコーダ部４４の詳細を示す回路図である。ｄＪ、ｄＪ＋１、・・、ｄＪ＋Ｋ−３、ｄＪ＋Ｋ−２、ｄＪ＋Ｋ−１と〔ｄＪ〕、〔ｄＪ＋１〕、・・、〔ｄＪ＋Ｋ−３〕、〔ｄＪ＋Ｋ−２〕、〔ｄＪ＋Ｋ−１〕は、それぞれ下位Ｋビットのデータラッチ出力をレベルシフトした信号とその反転信号を示す。ｄＪが最上位ビットに、ｄＪ＋Ｋ−１が最下位ビットに対応している。参照符号６１はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴ選択スイッチである。レベルシフトした信号またはその反転信号はそれぞれ各ＭＯＳＦＥＴのゲートに入力され、上位デコーダ部により選択された隣接する２上位階調電圧ｖｌとｖｌ＋１の間を等分割し生成した階調電圧ｖｌ０からｖｌｎ−１の中から出力電圧を選択出力する。
【００３４】
本実施例では、上位デコーダ部出力と下位分割抵抗の入力間にバッファアンプを備え、上位分割抵抗により発生した電圧から上位デコーダ部により選択した隣接２上位階調電圧をバッファアンプを介して下位分割抵抗の両端に印加し階調電圧を発生させ下位デコーダ部により選択している。この結果、上位デコーダ部により選択された隣接２上位階調は高インピーダンスのバッファアンプを介して下位分割抵抗の両端に印加されるため、下位分割抵抗が隣接２上位階調間に並列接続され上位階調電圧が変化することはない。
【００３５】
また、上位デコーダ部は、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴからなり、下位デコーダ部は全てｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴで構成されている。この構成により入力される電圧の固定された上位デコーダ部のＭＯＳＦＥＴの構成を簡略化するとともに、下位デコーダ部へ入力される上位階調電圧が変化しても選択時のオン抵抗の上昇を防ぐことができる。
【実施例２】
【００３６】
実施例２は、バッファアンプを上位階調電圧生成部に設けたものである。図７は、本発明にかかる画像表示装置の実施例２の全体回路構成を示すブロック図である。図７中、ＶＩ０〜ＶＩＭ、ｖ０からｖ８Ｍ、ｖｌ０からｖｌｎ−１、４０、４１、４３から４６は図４と同様である。また、７２は上位分割抵抗４０から出力される上位階調電圧毎に設けられたバッファアンプである。
【００３７】
各変調回路用参照電圧ＶＩ０〜ＶＩＭ間を上位分圧抵抗４０により等分割して上位階調電圧ｖ０からｖ８Ｍを生成する。生成された各上位階調電圧はバッフアンプ７２を介し各列に設けられたデコーダの各列毎のユニット２２−１に入力され、データラッチに保持された上位Ｊビットデータに応じ上位デコーダ部４１により隣接する２上位階調電圧ｖｌとｖｌ＋１が選択される。選択された２上位階調電圧間は下位分割抵抗４３により等分割され階調電圧が生成される。この階調電圧カラー下位Ｋビットのデータに応じ下位デコーダ部により出力電圧が選択出力される。
【００３８】
本実施例では、上位分割抵抗により分圧生成された各上位階調電圧をバッファアンプを介しデコーダの各列毎のユニットに入力し、上位デコーダ部により選択した隣接２上位階調電圧を下位分割抵抗の両端に印加し階調電圧を発生させ下位デコーダ部により選択している。上位分割抵抗出力は高インピーダンスのバッファアンプを介して下位分割抵抗の両端に印加されるため、第１の実施例と同様に上位デコーダ部により選択された２上位隣接階調間に下位分割抵抗が並列接続され上位階調電圧が変化することはない。
【実施例３】
【００３９】
図４で説明した実施例１では、上位デコーダ部により選択された２上位階調電圧ｖｌとｖｌ＋１のうち高電圧上位階調電圧ｖｌがバッファアンプ４２−１を介して、また低電圧上位階調電圧ｖｌ＋１がバッファアンプ４２−２を介して下位分割抵抗４３の両端に入力される。この結果、各上位階調電圧が下位分割抵抗４３の高電圧端子に入力される場合と低電圧端子に入力される場合とで異なるバッファアンプを介して下位分割抵抗４３に入力されることになる。
【００４０】
このため、高電圧上位階調電圧としてｖｌが選ばれた時の下位デコーダ部の出力する最大電圧ｖｌ０とその１階調前の高電圧上位階調電圧としてｖｌ−１が選ばれた時の下位デコーダ部の出力する最低電圧ｖｌ−１ｎ−１は異なるバッファアンプ４２−１、４２−２の出力電圧偏差の影響を受け、他の階調間より電圧ばらつきが大きくなって、画質が劣化する場合がある。このような画質劣化を防ぐため、本実施例では各上位階調電圧を常に同一のバッファアンプを介して下位分割抵抗４３の両端に印加する構成とした。
【００４１】
図８は、本発明にかかる画像表示装置の実施例３の図４に示すデコーダ２２の各列毎のユニット２２−１の詳細を示す構成図である。図中、ｖ０からｖ８Ｍ、ｖｌ０からｖｌｎ−１、４１、４３から４６は図４と同様である。また、８２−１、８２−２はボルテージフォロワーからなるバッファアンプ、８１−１、８１−２、８３−１、８３−２はバッファアンプの入出力に設けられた上位デコーダ部に入力される最下位ビットデータにより開閉し相補型ＭＯＳＦＥＴ選択スイッチである。
【００４２】
実施例１と同様に上位デコーダ部４１により隣接する２上位階調電圧ｖｌとｖｌ＋１が選択される。最下位ビットが０（ｌが偶数２Ｌ）の時は、レベルシフトした反転信号ｄＪ−１が高レベルとなり選択スイッチ８１−１と８３−１がオンし、高電圧上位階調電圧ｖ２Ｌはバッファアンプ８２−１により下位分割抵抗４３の高電圧側端子に入力され、低電圧上位階調電圧ｖ２Ｌ＋１はバッファアンプ８２−２により下位分割抵抗４３の低電圧側端子に入力される。他方、最下位ビットが１（ｌが奇数２Ｌ＋１）の時は、信号ｄＪ−１が高レベルとなり選択スイッチ８１−２と８３−２がオンし、高電圧上位階調電圧ｖ２Ｌ＋１はバッファアンプ８２−２により下位分割抵抗４３の高電圧側端子に入力され、低電圧上位階調電圧ｖ２Ｌ＋２はバッファアンプ８２−１により下位分割抵抗４３の低電圧側端子に入力される。
【００４３】
以上の結果、下位分割抵抗４３の高電圧端子に入力される場合と低電圧端子に入力される場合のいずれの場合にも、偶数番の上位階調電圧はバッファアンプ８２−１を介し、奇数番の上位階調電圧はバッファアンプ８２−２を介し、下位分割抵抗４３に入力される。
【００４４】
本実施例では、上位デコーダ部により選択した２隣接上位階調電圧をバッファアンプを介して下位分割抵抗の両端に印加し階調電圧を発生させるに際し、バッファアンプの入出力に上位デコーダ部に入力される最下位ビットデータにより開閉する選択スイッチを設け、各上位階調電圧を下位分割抵抗４３の高電圧端子に入力される場合と低電圧端子に入力される場合のいずれの場合にも同一のバッファアンブを介し入力されるように信号経路を切り替えた。
【００４５】
この結果、特定の上位階調電圧が高電圧上位階調電圧として選ばれた時の下位デコーダ部の出力する最大電圧ｖｌ０とその１階調前の特定階調電圧が低電圧上位階調電圧として選ばれた時の下位デコーダ部の出力する最低電圧ｖｌ−１ｎ−１は同一のバッファアンプ４２−１または４２−２の出力電圧偏差の影響をうけるため、バッファアンプ出力電圧偏差が大きくとも、両電圧間電圧ばらつきが他の階調間より大きくなり、画質が悪くなるということがない。
【実施例４】
【００４６】
実施例４は、本発明の実施例３におけるバッファアンプ入力側の選択スイッチの切り替え機能を上位デコーダ部に持たし、装置の簡略化を図ったものである。図９は、本発明の実施例４の図４に示すデコーダ２２の各列毎のユニット２２−１の詳細を説明する構成図である。図中、ｖ０からｖ８Ｍ、ｖｌ０からｖｌｎ−１、参照符号４３から４６は図４と、参照符号８２−１，８２−２、８１−１、８１−２、８３−１、８３−２は図８と同様である。参照符号９１は、選択スイッチの切り替え機能を有する上位デコーダ部である。
【００４７】
図１０は、図９における上位デコーダ部９１の詳細を示す回路図である。ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕、参照符号５１および５２は図５と同様である。参照符号１０１と１０２は上位デコーダ部に入力される最下位ビットデータに応じ奇数番の上位階調電圧より高いか低いか何れかの隣接偶数番の上位階調電圧を選択するためのｐチャネルＭＯＳＦＥＴ選択スイッチとｎチャネルＭＯＳＦＥＴ選択スイッチである。
【００４８】
電圧の高い上位階調電圧ｖ０からｖ８Ｍ／２−１の８Ｍ／２個の電圧はｐチャネルＭＯＳＦＥＴ５１と１０１により、電圧の低い上位階調電圧ｖ８Ｍ／２からｖ８Ｍの８Ｍ／２＋１個の電圧はｎチャネルＭＯＳＦＥＴ５２と１０２により選択がなされる。
【００４９】
上位階調電圧ｖ０からｖ８Ｍよりデータラッチに保持された上位Ｊビットデータに応じ上位デコーダ部９１により隣接する２上位階調電圧ｖｌとｖｌ＋１が選択される。最下位ビットが０（ｌが偶数２Ｌ）の時は、レベルシフトした信号ｄＪ−１が低レベルとなり、高電圧上位階調電圧ｖ２Ｌはバッファアンプ８２−１に入力され選択スイッチ８３−１を介して下位分割抵抗４３の高電圧側に印加される。また、低電圧上位階調電圧ｖ２Ｌ＋１はバッファアンプ８２−２に入力され選択スイッチ８３−１を介して下位分割抵抗４３の低電圧側に印加される。
【００５０】
他方、最下位ビットが１（ｌが奇数２Ｌ＋１）の時は、反転信号ｄＪ−１が低レベルとなり高電圧上位階調電圧ｖ２Ｌ＋１はバッファアンプ８２−２に入力され選択スイッチ８３−２を介して下位分割抵抗４３の高電圧入力端子に印加される。また、低電圧上位階調電圧ｖ２Ｌ＋２はバッファアンプ８２−１に入力され選択スイッチ８３−１を介して下位分割抵抗４３の低電圧側入力端子に印加される。以上の結果、下位分割抵抗４３の高電圧端子に入力される場合と低電圧端子に入力される場合のいずれの場合にも、偶数番の上位階調電圧はバッファアンプ８２−１を介し、奇数番の上位階調電圧はバッファアンプ８２−２を介し、下位分割抵抗４３に入力される。
【００５１】
本実施例では、各上位階調電圧を下位分割抵抗４３の高電圧端子に入力される場合と低電圧端子に入力される場合のいずれの場合にも同一のバッファアンブを介し入力するための信号経路切り替え手段を、上位デコーダ部内に設けた上位デコーダ部の奇数番の上位階調電圧より高いか低いかいずれかの隣接偶数番の上位階調電圧を選択するためのスイッチとバッファアンプ出力に設けた選択スイッチにより構成し、上位デコーダ部に入力される最下位ビットデータに応じ切り替え得た。
【００５２】
この結果、図５に示す様に従来２系列必要であった上位デコーダ部中の選択スイッチを一系統としデコーダを構成するスイッチを半減し、また、バッファアンプ入力側の選択スイッチを不要とできる。この結果、データドライバのチップサイズを小さくできる。
【実施例５】
【００５３】
本発明は上位デコーダ部の構成によらず実施できる。本実施例は第４の実施例で上位デコーダ部を別の構成としたものである。図１１は、本発明にかかる画像表示装置の実施例５の上位デコーダ部９１の詳細を示す回路図である。ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕、ｖ０からｖ８Ｍ、参照符号５１、５２は図５と同様の機能部分を、参照符号１０１、１０２は図１０と同様の機能部分を示す。
【００５４】
本実施例でも、実施例４と同様に、デコーダを構成するスイッチが半減し、また、バッファアンプ入力側の選択スイッチが不要となる。この結果、データドライバのチップサイズを小さくすることができる。
【実施例６】
【００５５】
本発明は振幅変調により駆動されるものであれば、どのような形式の表示パネルを用いても実施できる。実施例６はドット反転駆動ＴＦＴ液晶表示装置に本発明を適用した例である。ドット反転駆動はコモン一定駆動の一種で、各列毎各行毎に画素電極に印加される電圧の極性を反転する方式である。
【００５６】
図１２は、本発明にかかる画像表示装置の実施例６の全体回路構成を示すブロック図である。表示パネル１２４は、ＴＦＴ１２３、ＴＦＴ１２３に接続された列配線１２１、ＴＦＴ１２３のゲ−ト電極に接続された行配線１２２、列配線１２２に印加された変調電圧が印加される画素電極１２１２を備える背面板と、背面板の対向面にコモン電極１２１１を備える前面板と、背面板と前面板間に封じされ画素電極に保持された変調電圧により光透過率の変化する液晶１２１０からなる。
【００５７】
参照符号１２５は列配線１２２に振幅変調電圧を出力する変調回路、参照符号１２６は行選択を行う走査回路である。ドライバ電源１２７は、走査回路１２６に選択電圧ＶＧＯＮ、非選択電圧ＶＧＯＦＦ、論理回路用電圧Ｖｃｃを印加し、変調回路１２５と表示コントローラ１２８に正負の発光電圧±ＶＥＯＮ、論理回路用電圧Ｖｃｃを供給する。表示コントローラ１２８は、走査回路１２６に垂直クロックＶＣＬＫ、スタートパルスＶＩＯを印加し、変調回路１２５に水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、出力正負切り替え信号ＰＯＬＥ、正負変調回路用参照電圧±ＶＩ０〜ＶＩＭ、表示データＤ０を出力する。これらの制御信号とデータ中の変調回路用参照電圧±ＶＩ０〜ＶＩＭ以外の信号は、全て論理回路用電圧Ｖｃｃの振幅を持つ。また、コモン電源１２９はコモン電極１２１１に液晶１２１０に印加される電圧の基準となるコモン電圧ＶＣＯＭを供給する。
【００５８】
図１３は、図１２における変調回路を構成するデータドライバの構成図である。このデータドライバは、参照符号２５、２４、２３は図２と同様の機能部分である。＋ＶＩ０〜＋ＶＩＭ（＋ＶＩ０＞＋ＶＩ１・・・＞＋ＶＩＭ−１＞＋ＶＩＭ）は正の最大発光電圧ＶＥＯＮからコモン電圧間の間の所定区間を分割した正の変調回路用参照電圧である。−ＶＩ０〜−ＶＩＭ（−ＶＩ０＜−ＶＩ１・・・＜−ＶＩＭ−１＜−ＶＩＭ）は負の最大発光電圧−ＶＥＯＮからコモン電圧間の間の所定区間を分割した負の変調回路用参照電圧である。参照符号１３６−１と１３６−２はそれぞれ正の変調回路用参照電圧＋ＶＩ０〜ＶＩＭまたは負の変調回路用参照電圧−ＶＩ０〜ＶＩＭカラー抵抗分割により２J＋１個の正または負の上位階調電圧を発生させる正極側または負極側上位階調電圧生成部である。
【００５９】
参照符号１３２−１と１３２−２はそれぞれデータラッチの出力するＩビットの表示データに応じ２J＋１個の正または負の上位階調電圧を用い２I（Ｉ＞Ｊ）通りの電圧を生成出力する正極側または負極側デコーダ部である。参照符号１３１−１と１３１−２はそれぞれデコーダ出力電圧を出力電圧Ｙ１〜Ｙｍとして表示パネル１２４の列配線１２１の各々に出力するためのボルテージフォロワーカラーなる正極側または負極側出力回路部である。正極側デコーダ部および出力回路と負極側デコーダ部および出力回路は列毎に交互に配置されている。ＨＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃまたは接地電圧ＧＮＤに固定されている。
【００６０】
一水平走査期間が開始されると、スタートパルスＨＩＯが第１のデータドライバのＨＩＯ１（あるいはＨＩＯ２）信号として入力されシフトレジスタ２５内を水平クロックＨＣＬＫに同期してシフトし、ラッチ信号が出力されると、Ｉビットの表示データが順次データレジスタ２４に取り込まれる。第１のデータドライバのデータレジスタ２４への表示データ取り込みが終了するとＨＩＯ２（あるいはＨＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなって、第２のデータドライバのＨＩＯ１（あるいはＨＩＯ２）に入力されて第２のデータドライバへの表示データ取り込みが開始される。
【００６１】
この様にして全表示データのデータレジスタ２４への取り込みが終了すると、一水平走査期間の直前に、出力切り替え信号ＳＴＢの立ち上がりに同期して全表示データがデータレジスタ２４からデータラッチ２３に取り込まれる。データラッチ２３に取り込まれた表示データは正極側デコーダ部１３２−１または負極側デコーダ部１３２−２により階調電圧に変換され、変換された階調電圧はそれぞれ正極側出力回路部１３１−１または負極側出力回路部１３１−２により各列配線に出力される。以上の結果、各列配線には交互にコモン電圧ＶＣＯＭに対して正または負の電圧が出力される。
【００６２】
出力正負切り替え信号ＰＯＬＥは各水平走査期間ごとに交互に０と１となり、各列配線への出力電圧を各水平走査線ごとに正または負とする。出力正負切り替え信号ＰＯＬＥが０の時は、奇数番列配線への出力に対応する表示データは、データレジスタ２４の奇数番地に取り込まれ、正極側デコーダ部１３２−１と正極側出力回路部１３１−１により正電圧として各奇数番列配線Ｙ１、Ｙ３、・・に出力される。また、偶数番列配線への出力に対応する表示データは、データレジスタ２４の偶数番地に取り込まれ、負極側デコーダ部１３２−２と負極側出力回路部１３１−２により負電圧に変換され負電圧として各偶数番列配線Ｙ２、・・に出力される。他方、出力正負切り替え信号ＰＯＬＥが１の時は、奇数番列配線への出力に対応する表示データは、データレジスタ２４の偶数番地に取り込まれ、負極側デコーダ部１３２−２と負極側出力回路部１３１−２により負電圧として各奇数番列配線Ｙ１、Ｙ３、・・に出力される。
【００６３】
また、偶数番列配線への出力に対応する表示データは、データレジスタ２４の奇数番地に取り込まれ、正極側デコーダ部１３２−１と正極側出力回路部１３１−２により負電圧に変換され負電圧として各偶数番列配線Ｙ２、・・に出力される。以上の結果、出力正負切り替え信号ＰＯＬＥの切り替えにより、各列配線への出力電圧を各水平走査線ごとに正または負となる。
【００６４】
図１３に示すデータドライバ内の正極側または負極側上位階調電圧生成部１３６−１と１３６−２は図４の２６と同様、正極側または負極側デコーダ部１３２−１と１３２−２の各列毎のユニットの構成は図９の２２−１と同様の機能部分である。正極側デコーダ部１３２−１では、選択スイッチ８１−１、８１−２、８３−１、８３−２はＰチャネルＭＯＳＦＥＴにより構成されている。
【００６５】
図１４は、本発明の実施例６における正極側上位デコーダ部の構成を説明する回路図である。上位デコーダ部９１において、ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕はそれぞれ上位Ｊビットのデータラッチ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから正の最大発光電圧＋ＶＥＯＮから負の最大発光電圧−ＶＥＯＮのレベルに変換した信号とその反転信号を示す。ｄ０が最上位ビットに、ｄＪ−１が最下位ビットに対応している。
【００６６】
また、＋ｖ０から＋ｖ８Ｍは正の上位階調電圧である。参照符号５１は図５と同様の、参照符号１０１は図１０と同様のｐチャネルＭＯＳＦＥＴ選択スイッチである。レベルシフトした信号またはその反転信号はそれぞれ各ｐチャネルＭＯＳＦＥＴのゲートに入力され、図１０と同様正の上位階調電圧＋ｖ０から＋ｖ８Ｍの中から隣接する２電圧ｖ２Ｌ＋１とｖ２Ｌまたはｖ２Ｌ＋２が選択される。
【００６７】
図１５は、本発明にかかる実施例６の正極側デコーダ部における図９に示す下位デコーダ部４４の詳細を説明する回路図である。ｄＪ、ｄＪ＋１、・・、ｄＪ＋Ｋ−３、ｄＪ＋Ｋ−２、ｄＪ＋Ｋ−１と〔ｄＪ〕、〔ｄＪ＋１〕、・・、〔ｄＪ＋Ｋ−３〕、〔ｄＪ＋Ｋ−２〕、〔ｄＪ＋Ｋ−１〕はそれぞれ下位Ｋビットのデータラッチ出力をレベルシフトした信号とその反転信号を示す。ｄＪが最上位ビットに、ｄＪ＋Ｋ−１が最下位ビットに対応している。参照符号１５１はｐチャネルＭＯＳＦＥＴ選択スイッチである。レベルシフトした信号またはその反転信号はそれぞれ各ＭＯＳＦＥＴのゲ−トに入力され、上位デコーダ部により選択された隣接する２上位階調電圧ｖｌとｖｌ＋１の間を等分割し生成した階調電圧ｖｌ０からｖｌｎ−１の中から出力電圧を選択出力する。
【００６８】
他方、負極側デコーダ部においては、図９の選択スイッチ８１−１、８１−２、８３−１、８３−２、図１４に示す上位デコーダ部の選択スイッチ５１、１０１、図１５に示す下位デコーダ部の選択スイッチ１５１が全てＮチャネルＭＯＳＦＥＴで構成されている。また、上位デコーダ部と下位デコーダ部にはデータラッチ出力をレベルシフト信号とその反転信号の極性を反転した信号が入力される。
【００６９】
実施例６では、正極側デコーダ部の上位デコーダ部と下位デコーダ部をｐチャネルＭＯＳＦＥＴにより、負極側デコーダ部の上位デコーダ部と下位デコーダ部をＮチャネルＭＯＳＦＥＴにより構成することで、デコーダの構成を簡略化し、データドライバのチップサイズを縮小できる。
【００７０】
実施例１から５では、変調回路用参照電圧ＶＩ０〜ＶＩＭを非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮの間の所定区間をＭ等分した電圧としたが、電子放出素子の電圧対前面板への放出電流特性と必要な表示画質に応じ不均等としてもよい。また、上位分割抵抗４０により変調回路用参照電圧ＶＩ０〜ＶＩＭの各区間を等分割し上位階調電圧ｖ０からｖ８Ｍを発生したが、同様に、電子放出素子の電圧対前面板への放出電流特性と必要な表示画質に応じ不均等分割としてもよい。
【００７１】
実施例６では、単色表示に対応して表示コントローラ８が表示データＤＯを出力する場合について述べたが、カラー表示に対応する３出力の表示データＤ０、Ｄ１、Ｄ２を出力する場合についても本発明は同様に実施できる。
【００７２】
また、実施例６では、コモン電極１２１１を前面板に設けたが、横電界方式液晶表示パネルのようにコモン電極が前面板にある場合でも本発明は同様に実施できる。さらに、実施例４から６では、信号経路切り替え手段として、上位デコーダ部に上位デコーダ部の奇数番の上位階調電圧より高いか低いかいずれかの隣接偶数番の上位階調電圧を選択するためのスイッチを設けたが、上位デコーダ部の偶数番の上位階調電圧より高いか低いかいずれかの隣接奇数番の上位階調電圧を選択するためのスイッチを設けてもよいことは言うまでもない。
【図面の簡単な説明】
【００７３】
【図１】本発明にかかる画像表示装置の実施例１の全体回路構成を示すブロック図である。
【図２】図１における変調回路の構成図である。
【図３】図１における走査回路の構成図である。
【図４】図２に示すデータドライバ内の上位階調電圧生成部とデコーダの各列毎のユニットの詳細を説明する構成図である。
【図５】図４における上位デコーダ部の詳細を示す回路図である。
【図６】図４における下位デコーダ部の詳細を示す回路図である。
【図７】本発明にかかる画像表示装置の実施例２の全体回路構成を示すブロック図である。
【図８】本発明にかかる画像表示装置の実施例３の図４に示すデコーダの各列毎のユニットの詳細を示す構成図である。
【図９】本発明の実施例４の図４に示すデコーダの各列毎のユニットの詳細を説明する構成図である。
【図１０】図９における上位デコーダ部９１の詳細を示す回路図である。
【図１１】本発明にかかる画像表示装置の実施例５の上位デコーダ部の詳細を示す回路図である。
【図１２】本発明にかかる画像表示装置の実施例６の全体回路構成を示すブロック図である。
【図１３】図１２における変調回路を構成するデータドライバの構成図である。
【図１４】本発明の実施例６における正極側上位デコーダ部の構成を説明する回路図である。
【図１５】本発明の実施例６における正極側デコーダ部の図９に示す下位デコーダ部の詳細を説明する回路図である。
【符号の説明】
【００７４】
２２−１・・・デコーダの各列毎のユニット、２６・・・上位分割抵抗、４１・・・上位デコーダ部、４２−１と４２−２・・・バッファアンプ、４４・・・下位デコーダ部、４５，４６・・・レベルシフタ。
【特許請求の範囲】
【請求項１】
互いに平行な複数本の行配線と、該行配線に交差する複数本の列配線と、前記行配線と前記列配線の交点近傍に表示素子を配置して表示領域を形成した背面板と、該背面板の少なくとも前記表示領域を覆って重ね合わせた前面板を有する表示パネルを備え、
前記背面板に、前記行配線に接続されて行選択を行う走査回路と、前記列配線に接続されて振幅変調電圧を出力する変調回路を有し、
前記変調回路は、外部から入力される変調回路用参照電圧間を分割して上位階調電圧を生成する上位分割抵抗を有する上位階調電圧生成部と、表示データを保持するデータラッチと、該データラッチに保持された上位ビットのデータに応じて上位階調電圧から隣接する２電圧を選択する上位デコーダ部および選択された２上位階調電圧間を分割し階調電圧を発生して前記データラッチに保持された下位ビットのデータに応じて発生した階調電圧を出力する電圧分割手段の出力電圧を選択出力する下位デコーダ部とからなるデコーダを有し、
前記上位分割抵抗と前記下位分割抵抗の間にバッファアンプを有する事を特徴とする画像表示装置。
【請求項２】
請求項１において、
前記バッファアンプが前記上位デコーダ部の出力と前記下位分割抵抗の入力端子間に配置されていることを特徴とする画像表示装置。
【請求項３】
請求項１又は２において、
前記デコーダが、各上位階調電圧を前記下位分割抵抗の高電圧端子に入力する場合と低電圧端子に入力する場合の何れの場合にも同一の前記バッファアンブを介し入力するための信号経路切り替え手段を有することを特徴とする画像表示装置。
【請求項４】
請求項１において、
前記信号経路切り替え手段が、上記上位デコーダ部に設けられた当該上位デコーダ部の奇数番もしくは偶数番の上位階調電圧より高いか低いか何れかの隣接偶数番もしくは奇数番の上位階調電圧を選択するためのスイッチと、前記バッファアンプ出力に設けた選択スイッチとからなることを特徴とする画像表示装置。
【請求項５】
請求項１において、
前記上位デコーダ部は、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴからなり、前記下位デコーダ部はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴとからなることを特徴とする画像表示装置。
【請求項６】
請求項１において、
前記背面板に有する前記表示素子は、前記列配線に接続して前記行配線の上に絶縁膜を介して積層する薄膜電極で構成された薄膜型電子源であり、
前記前面板に、前記薄膜型電子源から放出される電子を加速する電圧を印加する対向電極を有することを特徴とする画像表示装置。
【請求項７】
請求項６において、
前記前面板に、前記薄膜型電子源から放出される電子で励起されて発光する蛍光体を有することを特徴とする画像表示装置。
【請求項８】
請求項７において、前記蛍光体は前記薄膜型電子源ごとに区画して形成されていることを特徴とする画像表示装置。
【請求項９】
請求項１において、
前記背面板に有する前記表示素子は、前記列配線で選択されて前記行配線を通して表示データが供給される薄膜トランジスタで駆動される画素電極と前記前面板との間に封入された液晶を有し、前記画素電極と共通電極との間に形成される電界で前記液晶の配向を制御する光シャッタ素子であることを特徴とする画像表示装置。
【請求項１０】
請求項９において、
前記共通電極は、前記背面板に前記画素電極と隣接して形成されていることを特徴とする画像表示装置。
【請求項１１】
請求項９において、
前記共通電極は、前記前面板に形成されていることを特徴とする画像表示装置。
【請求項１】
互いに平行な複数本の行配線と、該行配線に交差する複数本の列配線と、前記行配線と前記列配線の交点近傍に表示素子を配置して表示領域を形成した背面板と、該背面板の少なくとも前記表示領域を覆って重ね合わせた前面板を有する表示パネルを備え、
前記背面板に、前記行配線に接続されて行選択を行う走査回路と、前記列配線に接続されて振幅変調電圧を出力する変調回路を有し、
前記変調回路は、外部から入力される変調回路用参照電圧間を分割して上位階調電圧を生成する上位分割抵抗を有する上位階調電圧生成部と、表示データを保持するデータラッチと、該データラッチに保持された上位ビットのデータに応じて上位階調電圧から隣接する２電圧を選択する上位デコーダ部および選択された２上位階調電圧間を分割し階調電圧を発生して前記データラッチに保持された下位ビットのデータに応じて発生した階調電圧を出力する電圧分割手段の出力電圧を選択出力する下位デコーダ部とからなるデコーダを有し、
前記上位分割抵抗と前記下位分割抵抗の間にバッファアンプを有する事を特徴とする画像表示装置。
【請求項２】
請求項１において、
前記バッファアンプが前記上位デコーダ部の出力と前記下位分割抵抗の入力端子間に配置されていることを特徴とする画像表示装置。
【請求項３】
請求項１又は２において、
前記デコーダが、各上位階調電圧を前記下位分割抵抗の高電圧端子に入力する場合と低電圧端子に入力する場合の何れの場合にも同一の前記バッファアンブを介し入力するための信号経路切り替え手段を有することを特徴とする画像表示装置。
【請求項４】
請求項１において、
前記信号経路切り替え手段が、上記上位デコーダ部に設けられた当該上位デコーダ部の奇数番もしくは偶数番の上位階調電圧より高いか低いか何れかの隣接偶数番もしくは奇数番の上位階調電圧を選択するためのスイッチと、前記バッファアンプ出力に設けた選択スイッチとからなることを特徴とする画像表示装置。
【請求項５】
請求項１において、
前記上位デコーダ部は、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴからなり、前記下位デコーダ部はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴとからなることを特徴とする画像表示装置。
【請求項６】
請求項１において、
前記背面板に有する前記表示素子は、前記列配線に接続して前記行配線の上に絶縁膜を介して積層する薄膜電極で構成された薄膜型電子源であり、
前記前面板に、前記薄膜型電子源から放出される電子を加速する電圧を印加する対向電極を有することを特徴とする画像表示装置。
【請求項７】
請求項６において、
前記前面板に、前記薄膜型電子源から放出される電子で励起されて発光する蛍光体を有することを特徴とする画像表示装置。
【請求項８】
請求項７において、前記蛍光体は前記薄膜型電子源ごとに区画して形成されていることを特徴とする画像表示装置。
【請求項９】
請求項１において、
前記背面板に有する前記表示素子は、前記列配線で選択されて前記行配線を通して表示データが供給される薄膜トランジスタで駆動される画素電極と前記前面板との間に封入された液晶を有し、前記画素電極と共通電極との間に形成される電界で前記液晶の配向を制御する光シャッタ素子であることを特徴とする画像表示装置。
【請求項１０】
請求項９において、
前記共通電極は、前記背面板に前記画素電極と隣接して形成されていることを特徴とする画像表示装置。
【請求項１１】
請求項９において、
前記共通電極は、前記前面板に形成されていることを特徴とする画像表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−３６９３６（Ｐ２００９−３６９３６Ａ）
【公開日】平成２１年２月１９日（２００９．２．１９）
【国際特許分類】
【出願番号】特願２００７−２００３４０（Ｐ２００７−２００３４０）
【出願日】平成１９年８月１日（２００７．８．１）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
【公開日】平成２１年２月１９日（２００９．２．１９）
【国際特許分類】
【出願日】平成１９年８月１日（２００７．８．１）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
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