画素駆動回路及び画像表示装置
【課題】表示画素（画素駆動回路）の駆動時に生じる電圧変化に起因する書込電流（指定電流）と発光駆動電流（出力電流）の差異を抑制して、表示データに応じた適切な輝度階調で発光素子を発光動作させることができる画素駆動回路及び画像表示装置を提供する。
【解決手段】画素駆動回路ＤＣは、発光駆動用のスイッチング手段としてのダブルゲート型トランジスタＴｒ１３と有機ＥＬ素子ＯＬＥＤが直列に接続され、当該ダブルゲート型トランジスタＴｒ１３は、ボトムゲート端子ＢＧが制御電圧が印加される接点Ｎ１１に、ドレイン端子Ｄが電源電圧ラインＶＬに、トップゲート端子ＴＧ及びソース端子Ｓが、有機ＥＬ素子ＯＬＥＤのアノード端子が接続された接点Ｎ１２に各々接続されている。
【解決手段】画素駆動回路ＤＣは、発光駆動用のスイッチング手段としてのダブルゲート型トランジスタＴｒ１３と有機ＥＬ素子ＯＬＥＤが直列に接続され、当該ダブルゲート型トランジスタＴｒ１３は、ボトムゲート端子ＢＧが制御電圧が印加される接点Ｎ１１に、ドレイン端子Ｄが電源電圧ラインＶＬに、トップゲート端子ＴＧ及びソース端子Ｓが、有機ＥＬ素子ＯＬＥＤのアノード端子が接続された接点Ｎ１２に各々接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素駆動回路及び画像表示装置に関し、特に、階調信号に応じた発光駆動電流に基づいて、電流制御型の発光素子を所定の輝度階調で発光動作させるための画素駆動回路、及び、該画素駆動回路と上記発光素子とからなる表示画素を２次元配列した表示パネルを備えた画像表示装置に関する。
【背景技術】
【０００２】
従来、有機エレクトロルミネッセント素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード（ＬＥＤ）等のように、供給される駆動電流の電流値に応じて所定の輝度階調で発光動作する電流制御型の発光素子を具備する表示画素を、２次元配列した表示パネルを備えた発光素子型のディスプレイ（画像表示装置）が知られている。
【０００３】
特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイは、近年携帯機器を始め、様々な電子機器に広く利用されている液晶表示装置（ＬＣＤ）に比較して、表示応答速度が速く、また、視野角依存性も少なく、高輝度・高コントラスト化、表示画質の高精細化等が可能であるとともに、液晶表示装置の場合のように、バックライトを必要としないので、一層の薄型軽量化が可能である、という極めて優位な特徴を有しており、次世代のディスプレイとして研究開発が盛んに行われている。
【０００４】
そして、このような発光素子型ディスプレイにおいては、上述した電流制御型の発光素子を発光制御するための駆動制御機構や制御方法が種々提案されている。例えば、特許文献１等に記載されているように、表示パネルを構成する各表示画素ごとに、上記発光素子に加えて、該発光素子を発光制御するための複数のスイッチング手段からなる駆動回路（画素駆動回路、又は、発光駆動回路）を備えたものが知られている。
【０００５】
以下、従来技術における画素駆動回路を備えた表示装置について簡単に説明する。
図１２は、従来技術における発光素子型ディスプレイの要部を示す概略構成図であり、図１３は、従来技術における発光素子型ディスプレイに適用可能な表示画素（画素駆動回路及び発光素子）の構成例を示す等価回路図である。
【０００６】
特許文献１等に記載されたアクティブマトリクス型の発光素子型ディスプレイは、概略、図１２に示すように、行、列方向に配設された複数の走査ライン（選択ライン）ＳＬｐ及びデータライン（信号ライン）ＤＬｐの各交点近傍に、複数の表示画素ＥＭｐがマトリクス状に配置された表示パネル１１０Ｐと、各走査ラインＳＬｐに接続された走査ドライバ（走査線駆動回路）１２０Ｐと、各データラインＤＬｐに接続されたデータドライバ（データ線駆動回路）１３０Ｐと、を備え、データドライバ１３０Ｐにおいて表示データに応じた階調信号電圧Ｖpixを生成して、各データラインＤＬｐを介して各表示画素ＥＭｐに供給する構成を有している。
【０００７】
ここで、各表示画素ＥＭｐは、例えば図１３に示すように、ゲート端子が走査ラインＳＬｐに、ソース端子及びドレイン端子がデータラインＤＬｐ及び接点Ｎ１１１に各々接続された薄膜トランジスタ（ＴＦＴ）Ｔｒ１１１と、ゲート端子が接点Ｎ１１１に接続され、ソース端子に接地電位Ｖgndが印加された薄膜トランジスタＴｒ１１２と、を備えた画素駆動回路ＤＣｐ、及び、該画素駆動回路ＤＣｐの薄膜トランジスタＴｒ１１２のドレイン端子にアノード端子が接続され、カソード端子に接地電位Ｖgndよりも低電位の低電源電圧Ｖssが印加された有機ＥＬ素子（電流制御型の発光素子）ＯＬＥＤを有して構成されている。
【０００８】
なお、図１３において、Ｃｐは、薄膜トランジスタＴｒ１１２のゲート−ソース電極間に形成される寄生容量（保持容量）である。また、薄膜トランジスタＴｒ１１１は、ｎチャネル型の電界効果型トランジスタにより構成され、薄膜トランジスタＴｒ１１２は、ｐチャネル型の電界効果型トランジスタにより構成されている。
【０００９】
そして、このような構成を有する表示画素ＥＭｐからなる表示パネル１１０Ｐを備えた表示装置においては、まず、走査ドライバ１２０Ｐから各行の走査ラインＳＬｐに選択レベル（ハイレベル）の走査信号Ｖselを順次印加することにより、行ごとの表示画素ＥＭｐ（画素駆動回路ＤＣｐ）の薄膜トランジスタＴｒ１１１がオン動作して、当該表示画素ＥＭｐが選択状態に設定される。
【００１０】
この選択タイミングに同期して、データドライバ１３０Ｐにより表示データに応じた電圧値を有する階調信号Ｖpixを生成して、各列のデータラインＤＬｐに印加することにより、当該階調信号Ｖpixが各表示画素ＥＭｐ（画素駆動回路ＤＣｐ）の薄膜トランジスタＴｒ１１１を介して、接点Ｎ１１１（すなわち、薄膜トランジスタＴｒ１１２のゲート端子）に印加される。これにより、薄膜トランジスタＴｒ１１２が当該階調信号Ｖpixに応じた導通状態でオン動作して、接地電位Ｖgndから所定の発光駆動電流が薄膜トランジスタＴｒ１１２及び有機ＥＬ素子ＯＬＥＤを介して低電源電圧Ｖssに流れ、有機ＥＬ素子ＯＬＥＤが表示データに応じた輝度階調で発光動作する。
【００１１】
次いで、走査ドライバ１２０Ｐから走査ラインＳＬｐに非選択レベル（ローレベル）の走査信号Ｖselを印加することにより、行ごとの各行の表示画素ＥＭｐの薄膜トランジスタＴｒ１１１がオフ動作して、当該表示画素ＥＭｐが非選択状態に設定され、データラインＤＬｐと画素駆動回路ＤＣｐとが電気的に遮断される。このとき、薄膜トランジスタＴｒ１１２のゲート端子に印加され、寄生容量Ｃｐに保持された電圧に基づいて、薄膜トランジスタＴｒ１１２は、オン状態を持続することになり、上記選択状態と同様に、接地電位Ｖgndから所定の発光駆動電流が薄膜トランジスタＴｒ１１２を介して有機ＥＬ素子ＯＬＥＤに流れて、発光動作が継続される。この発光動作は、次の表示データに応じた階調信号電圧Ｖpixが各行の表示画素ＥＭｐに印加される（書き込まれる）まで、例えば、１フレーム期間継続するように制御される。
【００１２】
このような駆動制御方法は、各表示画素ＥＭｐ（画素駆動回路ＤＣｐの薄膜トランジスタＴｒ１１２のゲート端子）に印加する電圧（階調信号電圧Ｖpix）を調整することにより、有機ＥＬ素子ＯＬＥＤに流す発光駆動電流の電流値を制御して、所定の輝度階調で発光動作させていることから、電圧指定型（又は、電圧印加型）の階調制御方法と呼ばれている。
【００１３】
ところで、このような電圧指定型の階調制御方法に対応した画素駆動回路ＤＣｐを備えた表示画素ＥＭｐにおいては、選択機能を有する薄膜トランジスタＴｒ１１１や発光駆動機能を有する薄膜トランジスタＴｒ１１２の素子特性（チャネル抵抗等）が、外部環境（周囲の温度等）や使用時間等に依存してバラツキや変動（劣化）を生じた場合には、発光素子（有機ＥＬ素子ＯＬＥＤ）に供給される発光駆動電流が変動することになり、長期間にわたり安定的に所望の発光特性（所定の輝度階調での表示）を実現することが困難になるという問題を有している。
【００１４】
また、表示パネルの高精細化を図るために、各表示画素を微細化すると、画素駆動回路ＤＣｐを構成する薄膜トランジスタＴｒ１１１及びＴｒ１１２の動作特性（ソース−ドレイン間電流等）のバラツキが大きくなるため、適正な階調制御が行えなくなり、各表示画素の発光特性にバラツキが生じて表示画質の劣化を招くという問題を有している。
【００１５】
そこで、このような問題点を解決する構成として、電流指定型（又は、電流印加型）の階調制御方法に対応した画素駆動回路の構成が知られている。なお、この電流指定型の階調制御方法に対応した表示画素（画素駆動回路）の具体的な構成例については、後述する「発明を実施するための最良の形態」において詳しく説明するが、概略、以下のような構成及び動作（機能）を有するものである。
【００１６】
すなわち、電流指定型の階調制御方法に対応した画素駆動回路においては、例えば、少なくとも、表示画素を選択状態に設定し、表示データに応じた階調信号の表示画素（画素駆動回路）への書込動作を制御する選択制御手段（上述した薄膜トランジスタＴｒ１１１に対応する）と、書き込まれた階調信号に基づいて、発光素子（有機ＥＬ素子等）に供給する発光駆動電流の電流値及びその供給状態を制御する駆動電流制御手段（上述した薄膜トランジスタＴｒ１１２及び寄生容量Ｃｐに対応する）を備え、上記選択制御手段に選択レベルの走査信号が印加されることにより、選択状態に設定されるタイミングで、表示データに応じた電流値を指定した階調電流（階調信号）を流すことにより、駆動電流制御手段により電圧成分に変換して保持するとともに、非選択状態において該電圧成分に基づく電流値を有する発光駆動電流を発光素子に供給することにより、発光素子を所定の輝度階調で継続的に発光動作させるように構成されている。
【００１７】
したがって、上記駆動電流制御手段において、各表示画素に供給される表示データに応じた階調電流の電流レベルを電圧レベルに変換する機能（電流／電圧変換機能）と、該電圧レベルに基づく所定の電流値を有する発光駆動電流を発光素子に供給する機能（発光駆動機能）の双方が実現されることになるので、該駆動電流制御手段を単一の能動素子（薄膜トランジスタ）により構成することにより、図１３に示したような画素駆動回路ＤＣｐにおける複数の薄膜トランジスタ間で生じる動作特性のバラツキに起因して、発光駆動電流が変動し、表示画質が劣化するという現象を抑制することができるという利点を有している。
【００１８】
【特許文献１】特開２００２−１５６９２３号公報 （第３頁〜第４頁、図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上述したような画素駆動回路を有する表示画素が２次元配列された表示パネルを備えた画像表示装置においては、以下に示すような問題を有していた。
すなわち、各表示画素において、画素駆動回路（駆動電流制御手段）により生成された発光駆動電流を発光素子に流すことにより、表示データに応じた輝度階調で発光動作させる駆動制御方法においては、駆動電流制御手段となる薄膜トランジスタの電流路が発光素子（有機ＥＬ素子等）に対して直列に接続され、さらに、当該薄膜トランジスタと発光素子からなる直列回路が所定の電圧源（一定の電位差間）に接続された回路構成が採用されている。
【００２０】
このような回路構成においては、駆動電流制御手段となる薄膜トランジスタがオン、オフ動作することにより（スイッチング制御されることにより）、発光素子に印加される電圧が相対的に変動する現象が生じる。具体的には後述するが、例えば上述した電流指定型の階調制御方法において、駆動電流制御手段のスイッチング制御に伴って、薄膜トランジスタに印加される制御電圧（ゲート電圧）が変化するとともに、薄膜トランジスタの電流路の両端に印加される電圧が変化することにより、書込動作における階調電流（書込電流）の指定電流値に対して、発光素子に供給される発光駆動電流の出力電流値に差異が生じるため、表示データに応じた適切な輝度階調で発光素子を発光動作させることができなくなり、コントラストの低下等を生じて表示画質の劣化を招くという問題を有していた。
【００２１】
そこで、本発明は、上述した問題点に鑑み、表示パネルに２次元配列された表示画素（画素駆動回路）の駆動時に生じる電圧変化に起因して生じる書込電流（指定電流）と発光駆動電流（出力電流）の差異を抑制して、表示データに応じた適切な輝度階調で発光素子を発光動作させることができる画素駆動回路、及び、表示画質の劣化を抑制することができる画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
請求項１記載の発明は、表示画素に設けられた電流制御型の発光素子に対して、階調信号に応じた電流値を有する発光駆動電流を供給して、前記階調信号に基づく所定の輝度階調で発光動作させる画素駆動回路において、少なくとも、前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、を備え、前記駆動電流制御手段は、半導体層を挟んで対向して設けられた第１のゲート電極及び第２のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造を有し、前記ソース電極が前記発光素子の一端に接続され、前記第１のゲート電極が前記ソース電極の電位と同一になるように設定されていることを特徴とする。
【００２３】
請求項２記載の発明は、請求項１記載の画素駆動回路において、前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が電気的に接続されていることを特徴とする。
請求項３記載の発明は、請求項１又は２記載の画素駆動回路において、前記発光素子は、画素電極と、該画素電極上に設けられた発光層と、前記発光層を介して前記画素電極に対向するように設けられた対向電極とを備え、前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が前記画素電極に電気的に接続されていることを特徴とする。
【００２４】
請求項４記載の発明は、請求項３記載の画素駆動回路において、前記駆動電流制御手段は、前記第１のゲート電極が前記画素電極と一体的に形成されていることを特徴とする。
請求項５記載の発明は、請求項３又は４記載の画素駆動回路において、前記発光素子は、前記画素電極が光透過特性を有する電極材料により形成されていることを特徴とする。
【００２５】
請求項６記載の発明は、請求項３又は４記載の画素駆動回路において、前記発光素子は、前記画素電極が光反射特性を有する電極材料により形成されていることを特徴とする。
請求項７記載の発明は、請求項１乃至６のいずれかに記載の画素駆動回路において、前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に延在するように設けられていることを特徴とする。
【００２６】
請求項８記載の発明は、請求項７記載の画素駆動回路において、前記駆動電流制御手段は、前記半導体層上にブロック絶縁膜を有し、前記ソース電極及び前記ドレイン電極が前記ブロック絶縁膜上に延在するように設けられていることを特徴とする。
請求項９記載の発明は、請求項１乃至８のいずれかに記載の画素駆動回路において、前記画素駆動回路は、前記階調信号を前記電荷保持手段に供給するタイミングを制御する階調信号制御手段を備えていることを特徴とする。
【００２７】
請求項１０記載の発明は、請求項９記載の画素駆動回路において、前記階調信号制御手段は、ダブルゲート型の薄膜トランジスタ構造を有し、半導体層の上方に設けられたゲート電極が遮光性の電極材料により形成されていることを特徴とする。
請求項１１記載の発明は、請求項１又は１０記載の画素駆動回路において、前記ダブルゲート型の薄膜トランジスタは、前記半導体層がアモルファスシリコンからなることを特徴とする。
請求項１２記載の発明は、請求項１乃至１１のいずれかに記載の画素駆動回路において、前記階調信号は、前記輝度階調に応じた電流値を有する信号電流であることを特徴とする。
【００２８】
請求項１３記載の発明は、表示パネルに互いに直行するように配設された複数の走査ライン及び複数の信号ラインの各交点近傍に配置された複数の表示画素に対して、前記各信号ラインを介して、表示データに応じた階調信号を供給することにより、前記表示パネルに所望の画像情報を表示する画像表示装置において、前記各表示画素は、電流制御型の発光素子と、前記発光素子の発光動作を制御する画素駆動回路と、を備え、前記画素駆動回路は、少なくとも、前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、前記階調信号を前記電荷保持手段に供給するタイミングを制御する階調信号制御手段と、を備え、前記駆動電流制御手段は、半導体層を挟んで対向して設けられた第１のゲート電極及び第２のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造を有し、前記ソース電極が前記発光素子の一端に接続され、前記第１のゲート電極が前記ソース電極の電位と同一になるように設定されていることを特徴とする。
【００２９】
請求項１４記載の発明は、請求項１３記載の画像表示装置において、前記画像表示装置は、少なくとも、前記走査ラインに選択信号を印加して、前記走査ラインに接続された前記表示画素に設けられた前記階調信号制御手段により、前記階調信号の当該表示画素への書き込みを可能とする選択状態に設定する走査駆動手段と、前記選択状態に設定された前記表示画素に対応した前記表示データに基づく前記階調信号を生成して、前記信号ラインに供給する信号駆動手段と、を備えることを特徴とする。
【００３０】
請求項１５記載の発明は、請求項１４記載の画像表示装置において、前記信号駆動手段から供給される前記階調信号は、前記表示データに応じた電流値を有する信号電流であることを特徴とする。
請求項１６記載の発明は、請求項１３乃至１５のいずれかに記載の画像表示装置において、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が電気的に接続されていることを特徴とする。
【００３１】
請求項１７記載の発明は、請求項１５又は１６記載の画像表示装置において、前記発光素子は、画素電極と、該画素電極上に設けられた発光層と、前記発光層を介して前記画素電極に対向するように設けられた対向電極とを備え、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が前記画素電極に電気的に接続されていることを特徴とする。
【００３２】
請求項１８記載の発明は、請求項１７記載の画像表示装置において、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極が前記画素電極と一体的に形成されていることを特徴とする。
請求項１９記載の発明は、請求項１３乃至１８のいずれかに記載の画像表示装置において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする。
【発明の効果】
【００３３】
本発明に係る画素駆動回路及び画像表示装置によれば、表示パネルに２次元配列された表示画素（画素駆動回路）の駆動時に生じる電圧変化に起因して生じる書込電流（指定電流）と発光駆動電流（出力電流）の差異を抑制して、表示データに応じた適切な輝度階調で発光素子を発光動作させることができ、表示画質の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明に係る画素駆動回路及び該画素駆動回路を含む表示画素が２次元配列された表示パネルを備えた画像表示装置について、実施の形態を示して詳しく説明する。
＜画像表示装置＞
まず、本発明に係る画像表示装置の概略構成について、図面を参照して説明する。
図１は、本発明に係る画像表示装置の一実施形態を示す概略ブロック図である。ここでは、電流指定型の階調制御方法に対応した構成を有する画像表示装置について説明する。
【００３５】
図１に示すように、本発明に係る画像表示装置１００は、概略、行方向（図面左右方向）に配設された複数の走査ラインＳＬと列方向（図面上下方向）に配設された複数のデータライン（信号ライン）ＤＬとの各交点近傍に、複数の表示画素ＥＭがｎ行×ｍ列（ｎ、ｍは、任意の正の整数）のマトリクス状に配列された表示パネル１１０と、各走査ラインＳＬに所定のタイミングで順次走査信号（選択信号）Ｖselを印加することにより、行ごとの表示画素ＥＭを選択状態に設定（走査）する走査ドライバ（走査駆動手段）１２０と、走査ラインＳＬに並行して行方向に配設された複数の電源電圧ラインＶＬに所定のタイミングで所定の電圧レベルの電源電圧Ｖscを印加する電源ドライバ（電源駆動手段）１３０と、表示データに基づく電流値が指定された階調電流（階調信号、信号電流）Ｉpixを生成して、各データラインＤＬに供給するデータドライバ（信号駆動手段）１４０と、後述する表示信号生成回路１６０から供給されるタイミング信号に基づいて、少なくとも走査ドライバ１２０、電源ドライバ１３０及びデータドライバ１４０の動作状態を制御するための走査制御信号、電源制御信号及びデータ制御信号を生成して出力するシステムコントローラ１５０と、例えば画像表示装置１００の外部から供給される映像信号に基づいて、デジタル信号からなる表示データ（輝度階調データ）を生成し、上記データドライバ１４０に供給するとともに、該表示データに基づいて表示パネル１１０に所定の画像情報を表示するためのタイミング信号（システムクロック等）を抽出、又は、生成して上記システムコントローラ１５０に供給する表示信号生成回路１６０と、を備えている。
【００３６】
（表示パネル１１０）
表示パネル１１０にマトリクス状に２次元配列された各表示画素ＥＭは、例えば有機ＥＬ素子等の電流制御型の発光素子と、走査ドライバ１２０から走査ラインＳＬに印加される走査信号Ｖsel、電源ドライバ１３０から電源電圧ラインＶＬに印加される電源電圧Ｖsc、及び、データドライバ１４０からデータラインＤＬに供給される階調電流Ｉpixに基づいて、該階調電流Ｉpixに応じた電圧成分を保持する書込動作、及び、該電圧成分に基づいて、所定の電流値を有する発光駆動電流を上記発光素子に供給して所定の輝度階調で発光させる発光動作を、選択的に実行する画素駆動回路と、を有している。なお、本発明に適用可能な表示画素（画素駆動回路及び発光素子）の具体例については後述する。
【００３７】
（走査ドライバ１２０）
走査ドライバ１２０は、システムコントローラ１５０から供給される走査制御信号に基づいて、各走査ラインＳＬに選択レベル（例えば、ハイレベル）の走査信号Ｖselを順次印加することにより、各行ごとの表示画素ＥＭを選択状態に設定し、データドライバ１４０により各データラインＤＬを介して供給される、表示データに基づく階調電流Ｉpixを、各表示画素ＥＭ（画素駆動回路）に書き込むように制御する。
【００３８】
ここで、走査ドライバ１２０は、例えば、後述するシステムコントローラ１５０から供給される走査制御信号に基づいて、各行の走査ラインＳＬに対応するシフト信号を順次出力するシフトレジスタと、該シフト信号を所定の電圧レベル（選択レベル）に変換して、各行の走査ラインＳＬに走査信号Ｖselとして順次出力する出力回路部（出力バッファ）と、を備えたものを適用することができる。
【００３９】
（電源ドライバ１３０）
電源ドライバ１３０は、システムコントローラ１５０から供給される電源制御信号に基づいて、各電源電圧ラインＶＬに、後述する書込動作期間においては、ローレベルの電源電圧Ｖsc（＝Ｖscw）を印加することにより、データドライバ１４０により供給される階調電流Ｉpixが表示画素ＥＭ（画素駆動回路）に書き込まれるように制御し、発光動作期間中においては、ハイレベルの電源電圧Ｖsc（＝Ｖsce）を印加することにより、表示データ（階調電流Ｉpix）に応じた電流値を有する発光駆動電流が発光素子に供給されるように制御する。
【００４０】
ここで、電源ドライバ１３０は、例えば、システムコントローラ１５０から供給される電源制御信号に基づいて、各行の電源電圧ラインＶＬに対応するシフト信号を順次出力するシフトレジスタと、該シフト信号を所定の電圧レベルに変換して、各行の電源電圧ラインＶＬに電源電圧Ｖscとして出力する出力回路部（出力バッファ）と、を備えたものを適用することができる。
【００４１】
（データドライバ１４０）
データドライバ１４０は、システムコントローラ１５０から供給されるデータ制御信号に基づいて、表示信号生成回路１６０から供給される各表示画素ＥＭごとの表示データを所定のタイミングで取り込んで保持し、該表示データの階調値に応じた電流値を有する階調電流Ｉpixを生成して、上記各走査ラインＳＬごとに設定される選択期間内に各データラインＤＬに供給する。
【００４２】
ここで、データドライバ１４０は、例えば、システムコントローラ１５０から供給されるデータ制御信号に基づいて、順次シフト信号を出力するシフトレジスタと、該シフト信号の入力タイミングに基づいて、表示信号生成回路１６０から供給される１行分の表示データを順次取り込むデータレジスタと、取り込まれた１行分の表示データを保持するデータラッチ回路と、階調基準電圧に基づいて、上記保持された表示データを所定のアナログ信号電圧に変換するＤ／Ａコンバ−タ（デジタル−アナログ変換器）と、アナログ信号電圧に対応する電流値を有する階調電流Ｉpixを生成し、データラインＤＬを介して各表示画素ＥＭに供給する電圧電流変換・電流供給回路と、を備えたものを適用することができる。
【００４３】
（システムコントローラ１５０）
システムコントローラ１５０は、例えば、表示信号生成回路１６０から供給されるタイミング信号に基づいて、少なくとも走査ドライバ１２０、電源ドライバ１３０及びデータドライバ１４０に対して、動作状態を制御する走査制御信号、電源制御信号及びデータ制御信号を生成して出力することにより、各ドライバを所定のタイミングで動作させて、走査信号Ｖsel、電源電圧Ｖsc及び階調電流Ｉpixを生成させ、各走査ラインＳＬ、電源電圧ラインＶＬ及びデータラインＤＬに印加して各表示画素（画素駆動回路及び発光素子）ＥＭにおける一連の駆動制御動作（書込動作及び発光動作）を実行させて、映像信号に基づく画像情報を表示パネル１１０に表示させる制御を行う。
【００４４】
（表示信号生成回路１６０）
表示信号生成回路１６０は、例えば画像表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出して、表示パネル１１０の１行分ごとに、該輝度階調信号成分をデジタル信号からなる表示データ（輝度階調データ）としてデータドライバ１４０に供給する。ここで、上記映像信号が、例えばテレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成回路１６０は、図１に示すように、上記輝度階調信号成分を抽出する機能のほかに、タイミング信号成分を抽出してシステムコントローラ１５０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１５０は、表示信号生成回路１６０から供給されるタイミング信号に基づいて、走査ドライバ１２０や電源ドライバ１３０、データドライバ１４０に対して個別に供給する各制御信号を生成する。
【００４５】
なお、画像表示装置１００の外部から供給される映像信号がデジタル信号により形成され、また、タイミング信号が映像信号とは別に供給されている場合には、当該映像信号（デジタル信号）をそのまま表示データとして、データドライバ１４０に供給するとともに、当該タイミング信号を直接システムコントローラ１５０に供給するようにして、表示信号生成回路１６０を省略するようにしてもよい。
【００４６】
＜表示画素＞
次いで、上述した画像表示装置に適用される表示パネルに２次元配列される表示画素の具体回路例について、図面を参照して詳しく説明する。
図２は、本実施形態に係る表示装置に適用可能な表示画素（画素駆動回路）の具体回路例を示す回路構成図であり、図３は、本実施形態に係る画素駆動回路に適用可能なダブルゲート型トランジスタの素子構造の例を示す断面構成図である。
【００４７】
本実施形態に係る表示画素ＥＭは、図２に示すように、上述した表示パネル１１０に相互に直交するように配設された走査ラインＳＬとデータラインＤＬとの各交点近傍に、例えば、ゲート端子が走査ラインＳＬに、ドレイン端子が電源電圧ラインＶＬに、ソース端子が接点Ｎ１１に各々接続されたトランジスタ（階調信号制御手段）Ｔｒ１１と、ゲート端子が走査ラインＳＬに、ドレイン端子がデータラインＤＬに、ソース端子が接点Ｎ１２に各々接続されたトランジスタ（階調信号制御手段）Ｔｒ１２と、ボトムゲート端子ＢＧが接点Ｎ１１に、ドレイン端子Ｄが電源電圧ラインＶＬに、トップゲート端子ＴＧ及びソース端子Ｓが接点Ｎ１２に各々接続されたダブルゲート型のトランジスタ（ダブルゲート型トランジスタ；駆動電流制御手段）Ｔｒ１３と、接点Ｎ１１と接点Ｎ１２の間（すなわち、ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間）に接続されたキャパシタ（電荷保持手段）Ｃｓと、を備えた画素駆動回路ＤＣ、及び、アノード端子が上記画素駆動回路ＤＣの接点Ｎ１２に接続され、カソード端子が所定の低電圧（例えば接地電位ＧＮＤ）に接続された有機ＥＬ素子（電流制御型の発光素子）ＯＬＥＤを有している。
【００４８】
ここで、有機ＥＬ素子ＯＬＥＤに直列に接続され、発光駆動用のスイッチング素子として機能するダブルゲート型トランジスタＴｒ１３の第１の素子構造の例は、例えば図３（ａ）に示すように、アモルファスシリコンやポリシリコン等からなるｎチャネル型の半導体層（チャネル領域）ＳＭＣと、半導体層ＳＭＣの両端に、各々ｎ＋シリコンからなる不純物層（オーミックコンタクト層）ＯＨＭを介して形成されたソース電極Ｔｒ１３ｓ（ソース端子Ｓ）及びドレイン電極Ｔｒ１３ｄ（ドレイン端子Ｄ）と、半導体層ＳＭＣの上方（図面上方）に絶縁膜（トップゲート絶縁膜）１３を介して形成されたトップゲート電極Ｔｒ１３ｔｇ（トップゲート端子ＴＧ、後述する画素電極１４と一体的に形成される；第１のゲート電極）と、半導体層ＳＭＣの下方（図面下方）に絶縁膜（ボトムゲート絶縁膜）１２を介して形成されたボトムゲート電極Ｔｒ１３ｂｇ（ボトムゲート端子ＢＧ；第２のゲート電極）と、を有して構成されている。
【００４９】
また、ダブルゲート型トランジスタＴｒ１３の第２の素子構造の例は、例えば図３（ｂ）に示すように、上述した第１の素子構造（図３（ａ））に加え、半導体層ＳＭＣ上にブロック絶縁膜（エッチングストッパ膜）ＢＬが設けられ、半導体層ＳＭＣの上方（図面上方）に該ブロック絶縁膜ＢＬ及び絶縁膜１３を介してトップゲート電極Ｔｒ１３ｔｇ（後述する画素電極１４と一体的に形成される）が形成されている。ここで、ブロック絶縁膜ＢＬは、半導体層ＳＭＣ上に設けられるソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄをパターニング形成する際のエッチング工程において、エッチングストッパとしての機能を有するとともに、当該エッチングによる半導体層ＳＭＣへのダメージを防止するための機能を有するものである。
【００５０】
このような構成を有するダブルゲート型トランジスタＴｒ１３は、図３（ａ）、（ｂ）に示すように、ガラス基板等の絶縁性基板１１上に形成されている。また、少なくとも該ダブルゲート型トランジスタＴｒ１３のトップゲート電極Ｔｒ１３ｔｇ上には絶縁膜１５が被覆形成されている。
【００５１】
そして、本発明においては、このような構成を有するダブルゲート型トランジスタＴｒ１３において、例えば、トップゲート電極Ｔｒ１３ｔｇ（画素電極１４）とソース電極Ｔｒ１３ｓが電気的に接続（短絡）され、同電位になるように構成されている。詳しくは後述するが、この場合、例えば、図３（ａ）、（ｂ）に示した素子構造において、トップゲート絶縁膜となる絶縁膜１３に形成されたコンタクトホールを介して、上層側のトップゲート電極Ｔｒ１３ｔｇ（画素電極１４）と下層側のソース電極Ｔｒ１３ｓとが電気的に接続された構成を適用することができる。
【００５２】
また、トランジスタＴｒ１１、Ｔｒ１２は、周知の電界効果型のトランジスタ（薄膜トランジスタ）を適用することができる。また、キャパシタＣｓは、ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間に形成される寄生容量であってもよいし、該寄生容量に加えて接点Ｎ１１及び接点Ｎ１２間にさらに容量素子を並列に接続したものであってもよい。
【００５３】
なお、本実施形態に係る画素駆動回路ＤＣに適用されるトランジスタＴｒ１１〜Ｔｒ１３については、特に限定するものではないが、以下の説明においては、いずれのトランジスタもｎチャネル型の半導体層をチャネル領域として備えたトランジスタ構造を適用した場合について説明する。
【００５４】
次いで、上述したような回路構成を有する表示画素（画素駆動回路及び発光素子）の具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。
図４は、本実施形態に係る表示装置（表示パネル）に適用可能な表示画素の一例を示す平面レイアウト図であり、図５は、図４に示した平面レイアウトを有する表示画素におけるＡ−Ａ断面を示す概略断面図である。なお、図４においては、表示画素ＥＭ（画素駆動回路）の素子構造を明確にするために、画素駆動回路の各トランジスタ及び配線層等が形成された層を中心に示す。
【００５５】
表示画素ＥＭは、例えば図４に示すように、絶縁性基板１１の一面側に設定された表示画素の形成領域（画素形成領域）Ｒpxにおいて、上方及び下方の縁辺領域のＸ方向（図４の左右方向；図１における行方向に対応する）に延在するように走査ラインＳＬ及び電源電圧ラインＶＬが各々配設されるとともに、これらに直交するように、上記画素形成領域Ｒpxの左方の縁辺領域のＹ方向（図４の上下方向：図１における列方向に対応する）に延在するようにデータラインＤＬ及びが配設されている。また、図２に示したトランジスタＴｒ１１及びトランジスタＴｒ１２は、データラインＤＬに沿ってＹ方向に延在するように配置され、トランジスタＴｒ１３は、画素形成領域Ｒpxの右方の縁辺領域のＹ方向に延在するように配置されている。
【００５６】
ここで、上述したように、トランジスタＴｒ１１、Ｔｒ１２は、周知の電界効果型トランジスタ構造を有し、図５においてはトランジスタＴｒ１２のみを示すが、各々、ガラス基板等の透明な絶縁性基板１１上に形成されたゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと、ゲート絶縁膜１２を介して各ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域に形成された半導体層ＳＭＣと、該半導体層ＳＭＣの両端部に延在するように形成されたソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと、を有している。
【００５７】
また、トランジスタＴｒ１３は、図３（ａ）、（ｂ）に示したような素子構造を有し、図５に示すように、絶縁性基板１１上に形成されたボトムゲート電極Ｔｒ１３ｂｇと、ゲート絶縁膜１２を介してボトムゲート電極Ｔｒ１３ｂｇに対応する領域に形成された半導体層ＳＭＣと、該半導体層ＳＭＣの両端部に延在するように形成されたソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄと、絶縁膜１３を介して半導体層ＳＭＣに対応する領域に形成されたトップゲート電極Ｔｒ１３ｔｇと、を有している。
【００５８】
なお、図５においては図示を簡略化して示したが、各トランジスタＴｒ１１、Ｔｒ１２及びダブルゲート型トランジスタＴｒ１３のソース電極とドレイン電極が対向する半導体層ＳＭＣ上には当該半導体層ＳＭＣへのエッチングダメージを防止するための酸化シリコン又は窒化シリコン等のブロッキング層が形成され、また、ソース電極とドレイン電極が接触する半導体層ＳＭＣ上には、当該半導体層ＳＭＣとソース電極及びドレイン電極とのオーミック接続を実現するための不純物層が形成されているものであってもよい（ダブルゲート型トランジスタＴｒ１３においては、図３（ｂ）に示した素子構造に対応する）。
【００５９】
ここで、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、及び、ダブルゲート型トランジスタＴｒ１３のボトムゲート電極Ｔｒ１３ｂｇ、並びに、データラインＤＬは、いずれも同一のゲートメタル層をパターニングすることによって形成されている。また、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、ダブルゲート型トランジスタＴｒ１３のソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄ、並びに、走査ラインＳＬ、電源電圧ラインＶＬは、いずれも同一のソース、ドレインメタル層をパターニングすることによって形成されている。また、ダブルゲート型トランジスタＴｒ１３のトップゲート電極Ｔｒ１３ｔｇ及び後述する有機ＥＬ素子ＯＬＥＤの画素電極（例えばアノード電極）１４は、同一の電極材料により一体的に形成されている。さらに、図４、図５に示すように、電源電圧ラインＶＬは、ダブルゲート型トランジスタＴｒ１３のドレイン電極Ｔｒ１３ｄと一体的に形成され、走査ラインＳＬ及び電源電圧ラインＶＬは、データラインＤＬよりも上層側に設けられている。
【００６０】
そして、図２に示した画素駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ１１は、例えば図４、図５に示すように、ゲート電極Ｔｒ１１ｇがゲート絶縁膜１２に設けられたコンタクトホールＨＬＡを介して走査ラインＳＬに接続され、同ソース電極Ｔｒ１１ｓがゲート絶縁膜１２に設けられたコンタクトホールＨＬＢを介してキャパシタＣｓの一端側（接点Ｎ１１側）の電極ＥＣＡに接続され、同ドレイン電極Ｔｒ１１ｄが電源電圧ラインＶＬと一体的に形成されている。
【００６１】
また、トランジスタＴｒ１２は、例えば図４、図５に示すように、ゲート電極Ｔｒ１２ｇがゲート絶縁膜１２に設けられたコンタクトホールＨＬＡを介して走査ラインＳＬに接続され、同ソース電極Ｔｒ１２ｓがキャパシタＣｓの他端側（接点Ｎ１２側）の電極ＥＣＢと一体的に形成され、同ドレイン電極Ｔｒ１２ｄがゲート絶縁膜１２に設けられたコンタクトホールＨＬＣを介してデータラインＤＬに接続されている。
【００６２】
ダブルゲート型トランジスタＴｒ１３は、例えば図４、図５に示すように、ボトムゲート電極Ｔｒ１３ｂｇがキャパシタＣｓの一端側（接点Ｎ１１側）の電極ＥＣＡと一体的に形成され、同ソース電極Ｔｒ１３ｓがキャパシタＣｓの他端側（接点Ｎ１２側）の電極ＥＣＢと一体的に形成され、同ドレイン電極Ｔｒ１３ｄが電源電圧ラインＶＬと一体的に形成され、トップゲート電極Ｔｒ１３ｔｇが有機ＥＬ素子ＯＬＥＤの画素電極１４と一体的に形成されるとともに、絶縁膜１３に設けられたコンタクトホールＨＬＤを介して上記ソース電極Ｔｒ１３ｓに接続されている。
【００６３】
また、キャパシタＣｓは、ダブルゲート型トランジスタＴｒ１３のボトムゲート電極Ｔｒ１３ｂｇと一体的に形成されるとともに、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓに接続された一端側の電極ＥＣＡと、ダブルゲート型トランジスタＴｒ１３のソース電極Ｔｒ１３ｓ及びトランジスタＴｒ１２のソース電極Ｔｒ１２ｓと一体的に形成された他端側の電極ＥＣＢと、がゲート絶縁膜１２を介して対向するように延在して形成されている。
【００６４】
そして、画素形成領域Ｒpxのうち、有機ＥＬ素子ＯＬＥＤの形成領域には、上述したダブルゲート型トランジスタＴｒ１３のトップゲート電極Ｔｒ１３ｔｇと一体的に形成された画素電極（例えばアノード電極）１４、正孔輸送層１６ａ（電荷輸送層）及び電子輸送性発光層１６ｂ（電荷輸送層）からなる有機ＥＬ層（発光層）１６、及び、対向電極（例えばカソード電極）１７を順次積層した有機ＥＬ素子ＯＬＥＤが設けられ、一方、有機ＥＬ素子ＯＬＥＤの形成領域以外の領域には、上述したトランジスタＴｒ、Ｔｒ１２及びダブルゲート型トランジスタＴｒ１３、走査ラインＳＬ、電源電圧ラインＶＬ、データラインＤＬ上に層間絶縁膜１５が被覆形成され、当該層間絶縁膜１５上に、上記対向電極１７が延在するように形成されている。
【００６５】
すなわち、対向電極１７は、絶縁性基板１１上に２次元配列された複数の表示画素ＥＭ（各画素電極１４）に対して共通に対向するように単一の平面電極（べた電極）により形成されている。そして、上記画素駆動回路ＤＣ、有機ＥＬ素子ＯＬＥＤが形成された絶縁性基板１１の全域には、例えば図５に示すように、絶縁性の封止層１８が被覆形成されている。
【００６６】
ここで、表示パネル１１０（表示画素ＥＭ）がボトムエミッション構造の場合、画素電極１４が例えば錫ドープ酸化インジウム（Indium Thin Oxide；ＩＴＯ）や亜鉛ドープ酸化インジウム（Indium Zinc Oxide；ＩＺＯ）等の透明な（光透過特性を有する）電極材料により形成され、対向電極１７が例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）、パラジウム銀（ＡｇＰｄ）系の合金等の光反射特性を有する電極材料により形成されることにより、有機ＥＬ層１６において発光した光が絶縁性基板１１を介して視野側である絶縁性基板１１の他面側（図５の図面下方）に出射され、一方、表示パネル１１０（表示画素ＥＭ）がトップエミッション構造の場合、画素電極１４が光反射特性を有し、対向電極１７が光透過特性を有する電極材料により形成されることにより、有機ＥＬ層１６において発光した光が封止層１８を介して絶縁性基板１１の一面側（図５の図面上方）に出射される。
【００６７】
なお、表示パネル１１０に配列される発光素子として、高分子系の有機材料を塗布して形成される有機ＥＬ層を備えた有機ＥＬ素子を適用した場合においては、上述した有機ＥＬ素子ＯＬＥＤの形成領域（すなわち、有機ＥＬ層１６となる正孔輸送層１６ａ及び電子輸送性発光層１６ｂを塗布形成する領域）を画定するために、有機ＥＬ素子ＯＬＥＤの形成領域間の各配線層やトランジスタ上に形成される層間絶縁膜１５を、絶縁性基板１１表面から突出するように隔壁状又はバンク状に形成するものであってもよい。
【００６８】
図６は、本実施形態に係る画素駆動回路を適用した表示画素の基本動作を示すタイミングチャ−トであり、図７は、本実施形態に係る画素駆動回路の動作状態を示す概念図である。ここで、図６においては、表示パネル１１０のｉ行ｊ列、及び、（ｉ＋１）行ｊ列（ｉは１≦ｉ≦ｎとなる正の整数、ｊは１≦ｊ≦ｍとなる正の整数）の表示画素ＥＭにおける駆動制御動作を示す。
【００６９】
このような構成を有する画素駆動回路ＤＣにおける発光素子（有機ＥＬ素子ＯＬＥＤ）の発光駆動制御（駆動制御方法）は、例えば、図６に示すように、一走査期間Ｔscを１サイクルとして、該一走査期間Ｔsc内に、走査ラインＳＬに接続された表示画素ＥＭを選択して表示データに応じた階調電流Ｉpixを流して、表示データに応じた電圧成分を保持させる書込動作期間（選択期間）Ｔseと、該書込動作期間Ｔseに保持された電圧成分に基づいて、上記表示データに応じた発光駆動電流を生成して有機ＥＬ素子ＯＬＥＤに供給し、所定の輝度階調で発光動作させる発光動作期間（非選択期間）Ｔnseと、を含むように設定することにより実行される（Ｔsc≧Ｔse＋Ｔnse）。ここで、各行の走査ラインＳＬごとに設定される書込動作期間Ｔseは、相互に時間的な重なりが生じないように設定される。
【００７０】
（書込動作期間）
表示画素ＥＭの書込動作期間Ｔseにおいては、図６に示すように、まず、走査ドライバ１２０から特定の走査ライン（例えば、ｉ行目の走査ライン）ＳＬに対して、ハイレベルの走査信号Ｖselが印加されて当該行の表示画素ＥＭが選択状態に設定されるとともに、電源ドライバ１３０から当該行の表示画素ＥＭの電源電圧ラインＶＬに対して、ローレベルの電源電圧Ｖsc（＝Ｖscw）が印加される。また、このタイミングに同期して、データドライバ１４０により当該行の各表示画素ＥＭに対応する表示データに基づいた電流値を有する階調電流Ｉpixを各データラインＤＬから引き込む。
【００７１】
これにより、画素駆動回路ＤＣを構成するトランジスタＴｒ１１、Ｔｒ１２がオン動作して、ローレベルの電源電圧Ｖscが接点Ｎ１１（すなわち、ダブルゲート型トランジスタＴｒ１３のボトムゲート端子ＢＧ及びキャパシタＣｓの一端側）に印加されるとともに、データドライバ１４０によりデータラインＤＬ側から階調電流Ｉpixを引き込む動作が行われることにより、ローレベルの電源電圧Ｖscよりも低電位の電圧レベルが接点Ｎ１２（すなわち、ダブルゲート型トランジスタＴｒ１３のソース端子Ｓ、及び、キャパシタＣｓの他端）に印加される。
【００７２】
このように、接点Ｎ１１及びＮ１２間（ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間）に電位差が生じることにより、ダブルゲート型トランジスタＴｒ１３がオン動作して、図７（ａ）に示すように、電源電圧ラインＶＬからダブルゲート型トランジスタＴｒ１３、接点Ｎ１２、トランジスタＴｒ１２、データラインＤＬを介して、データドライバ１４０に、階調電流Ｉpixの電流値に対応した書込電流（指定電流）Ｉａが流れる。
【００７３】
このとき、キャパシタＣｓには、接点Ｎ１１及びＮ１２間（ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。また、電源電圧ラインＶＬには、接地電位以下の電圧レベルを有するローレベルの電源電圧Ｖsc（＝Ｖscw）が印加され、さらに、書込電流ＩａがデータラインＤＬ方向に流れるように制御されることから、有機ＥＬ素子ＯＬＥＤのアノード端子（接点Ｎ１２）に印加される電位はカソード端子の電位（接地電位ＧＮＤ）よりも低くなり、有機ＥＬ素子ＯＬＥＤに逆バイアス電圧が印加されることになるため、有機ＥＬ素子ＯＬＥＤには発光駆動電流が流れず、発光動作は行われない。
【００７４】
（発光動作期間）
次いで、書込動作期間Ｔse終了後の発光動作期間Ｔnseにおいては、図６に示すように、走査ドライバ１２０から上記書込動作が行われた走査ラインＳＬに対して、ローレベルの走査信号Ｖselが印加されて表示画素ＥＭが非選択状態に設定されるとともに、当該行の表示画素ＥＭの電源電圧ラインＶＬに対して、ハイレベルの電源電圧Ｖsc（＝Ｖsce）が印加される。また、このタイミングに同期して、データドライバ１４０による階調電流Ｉpixの引き込み動作が停止される。
【００７５】
これにより、画素駆動回路ＤＣを構成するトランジスタＴｒ１１及びＴｒ１２がオフ動作して、接点Ｎ１１（すなわち、ダブルゲート型トランジスタＴｒ１３のボトムゲート端子ＢＧ及びキャパシタＣｓの一端側）への電源電圧Ｖscの印加が遮断されるとともに、接点Ｎ１２（すなわち、ダブルゲート型トランジスタＴｒ１３のソース端子Ｓ及びキャパシタＣｓの他端側）へのデータドライバ１４０による階調電流Ｉpixの引き込み動作に起因する電圧レベルの印加が遮断されるので、キャパシタＣｓは、上述した書込動作期間において蓄積された電荷を保持する。
【００７６】
このように、キャパシタＣｓが書込動作時の充電電圧を保持することにより、接点Ｎ１１及びＮ１２間（ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間）の電位差が保持されることになり、ダブルゲート型トランジスタＴｒ１３はオン状態を維持する。また、電源電圧ラインＶＬには、接地電位よりも高い電圧レベルを有するハイレベルの電源電圧Ｖsc（＝Ｖsce）が印加されるので、有機ＥＬ素子ＯＬＥＤのアノード端子（接点Ｎ１２）に印加される電位はカソード端子の電位（接地電位）よりも高くなる。
【００７７】
したがって、図７（ｂ）に示すように、電源電圧ラインＶＬからダブルゲート型トランジスタＴｒ１３、接点Ｎ１２を介して、有機ＥＬ素子ＯＬＥＤに順バイアス方向に所定の発光駆動電流（出力電流）Ｉｂが流れ、有機ＥＬ素子ＯＬＥＤが発光する。ここで、キャパシタＣｓにより蓄積された電荷に基づく電位差（充電電圧）は、ダブルゲート型トランジスタＴｒ１３において階調電流Ｉpixに対応した書込電流Ｉａを流す場合の電位差に相当するので、有機ＥＬ素子ＯＬＥＤに供給される発光駆動電流Ｉｂは、上記書込電流Ｉａと同等の電流値を有することになる。これにより、書込動作期間Ｔse後の非選択期間Ｔnseにおいては、書込動作期間Ｔseに書き込まれた表示データ（階調電流Ｉpix）に対応する電圧成分に基づいて、ダブルゲート型トランジスタＴｒ１３を介して、発光駆動電流Ｉｂが継続的に供給されることになり、有機ＥＬ素子ＯＬＥＤは表示データに対応する輝度階調で発光する動作を継続する。
そして、上述した一連の動作を、（ｉ＋１）行目以降の表示パネル１１０の全ての行（走査ラインＳＬ）について順次繰り返し実行することにより、表示パネル一画面分の表示データが書き込まれて、所定の輝度階調で発光動作し、所望の画像情報が表示される。
【００７８】
ここで、本実施形態に係る画素駆動回路ＤＣにおいては、トランジスタＴｒ２１、Ｔｒ２２及びダブルゲート型トランジスタＴｒ１３の半導体層（チャネル層）がいずれもｎチャネル型により形成されている場合について示したが、この場合、半導体層としてアモルファスシリコンを適用し、すでに確立されたアモルファスシリコン製造技術を適用して、素子特性（電子移動度等）の安定した画素駆動回路を比較的安価に製造することができる。
【００７９】
また、本実施形態に係る画素駆動回路ＤＣにおいては、上述したように（図６参照）、電源電圧ラインＶＬに所定の電圧値を有する電源電圧Ｖscを印加する必要があり、そのための構成として、図１に示したように、電源ドライバ１３０を備えた構成を示したが、これに限定されるものではなく、例えば、電源電圧Ｖscが走査信号Ｖselに同期するタイミングで電源電圧ラインＶＬに印加されることから、走査ドライバ１２０において、走査信号Ｖsel（又は、走査信号を生成するためのシフト信号）を反転処理し、所定の電圧レベルに増幅して、電源電圧Ｖscとして各電源電圧ラインＶＬに印加するようにした構成を有するものであってもよい。
【００８０】
なお、上述した表示画素ＥＭにおいては、電流指定型の階調制御方式に対応した画素駆動回路の一例として、同一のチャネル極性を有する３個のトランジスタを備え、表示画素ＥＭ（画素駆動回路ＤＣ）からデータラインＤＬを介してデータドライバ１４０方向に表示データに応じた階調電流Ｉpixを引き込む形態の回路構成を示したが、本発明はこれに限定されるものではなく、例えば４個のトランジスタを備えた回路構成を有するものであってもよいし、さらには、データドライバからデータラインを介して表示画素（画素駆動回路）方向に階調電流を流し込む形態の回路構成を有するものであってもよい。
【００８１】
また、上述した表示画素ＥＭにおいては、電流制御型の発光素子として、有機ＥＬ素子を適用した構成を示したが、これに限定されるものではなく、画素駆動回路から供給される発光駆動電流の電流値に応じて所定の輝度階調で発光動作する発光素子であれば、例えば、発光ダイオードやその他の発光素子を適用するものであってもよい。
【００８２】
＜本発明における効果の検証＞
次に、本実施形態に係る表示画素（画素駆動回路）及び該表示画素を２次元配列した表示パネルを備えた画像表示装置の効果について具体的に説明する。
まず、上述した回路構成を有する画素駆動回路における容量成分（保持容量及び寄生容量）の接続状態について詳しく検討する。
【００８３】
図８は、同一の素子構造を有するトランジスタを適用した画素駆動回路（比較対象）における容量成分の接続状態を示す概念図である。ここで、図８においては、図２に示した本発明に係る画素駆動回路ＤＣと同等の回路構成において、発光駆動用のスイッチング素子であるダブルゲート型トランジスタＴｒ１３に替えて、トランジスタＴｒ１１、Ｔｒ１２と同様の電界効果型のトランジスタを適用した場合の画素駆動回路ＤＣｘを示し、本発明に対する比較対象として説明する。なお、図８に示した画素駆動回路においては、図２に対応する回路構成については、同等の符号を付して説明を簡略化する。
【００８４】
まず、発光駆動用のスイッチング素子として、図２に示した画素駆動回路ＤＣにおけるダブルゲート型トランジスタＴｒ１３に替えて、トランジスタＴｒ１１、Ｔｒ１２と同様に、周知の電界効果型のトランジスタＴｒ２３を適用した場合の回路構成を図８（ａ）に示す。ここで、電界効果型のトランジスタＴｒ２１〜Ｔｒ２３は、ゲート電極とソース電極、及び、ゲート電極とドレイン電極がいずれもゲート絶縁膜を介して対向するように形成されているため、ゲート−ソース間、及び、ゲート−ドレイン間にそれぞれ寄生容量が生じる。
【００８５】
そのため、図８（ａ）に示した回路構成を有する表示画素ＥＭｘ（画素駆動回路ＤＣｘ）においては、図８（ｂ）に示すように、トランジスタＴｒ２１には、走査ラインＳＬに接続されたゲート電極と接点Ｎ２１に接続されたソース電極との間に寄生容量Ｃgs1が形成され、該ゲート電極と電源電圧ラインＶＬに接続されたドレイン電極との間に寄生容量Ｃgd1が形成される。また、トランジスタＴｒ２２においては、走査ラインＳＬに接続されたゲート電極と接点Ｎ２２に接続されたソース電極との間に寄生容量Ｃgs2が形成され、該ゲート電極とデータラインＤＬに接続されたドレイン電極との間に寄生容量Ｃgd2が形成される。また、トランジスタＴｒ２３においては、接点Ｎ２１に接続されたゲート電極と接点Ｎ２２に接続されたソース電極との間に寄生容量Ｃgs3が形成され、該ゲート電極と電源電圧ラインＶＬに接続されたドレイン電極との間に寄生容量Ｃgd3が形成される。
【００８６】
また、有機ＥＬ素子ＯＬＥＤは、ダイオード接合構造を有しているので、アノード電極とカソード電極との間に、接合容量に起因する寄生容量Ｃoledが形成され、また、データラインＤＬと走査ラインＳＬ間、データラインＤＬと電源電圧ラインＶＬ間にも配線容量（寄生容量）Ｃd-s、Ｃd-vが形成される。また、接点Ｎ２１とＮ２２との間には、保持容量としてのキャパシタＣｘが接続されている。
【００８７】
そして、このような各種の容量成分が表示画素ＥＭｘ（画素駆動回路ＤＣｘ）の駆動制御動作（上述した画素駆動回路ＤＣと同等の駆動制御動作）に及ぼす影響は、概ね、次のように説明することができる。
上述した画素駆動回路ＤＣの駆動制御方法として図６のタイミングチャートに示したように、図８（ａ）、（ｂ）に示した表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を選択状態から非選択状態に切り替えた場合の走査信号Ｖselの電圧の差ΔＶselは、次の（１）式により表される。
【００８８】
ΔＶsel＝Ｖsel(L)−Ｖsel(H) ・・・（１）
ここで、Ｖsel(L)は選択状態解除直後（非選択状態）における走査信号Ｖselの電圧値であり、Ｖsel(H)は選択状態解除直前（選択状態）における走査信号Ｖselの電圧値である。
この電位変動に伴って各寄生容量、保持容量間に変位電流が流れるが、選択状態と非選択状態とでキャパシタＣｘに蓄積された電荷が保持され、各接点Ｎ２１、Ｎ２２に流れ込む変位電流の和は０であることから、次の（２）、（３）式が得られる。
【００８９】
【数１】
【００９０】
ここで、ΔＶn21、ΔＶn22は各々接点Ｎ２１、Ｎ２２における電位変化であり、ΔＶscは表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を選択状態から非選択状態に切り替えた場合の電源電圧Ｖscの差である。なお、電位変動が瞬時にではなく緩やかに生じる場合には変位電流の他に、コンダクタンスに起因する電流も流れることになるが、ここでは上記の電位変動が瞬時に生じるものとする。
次いで、上記（２）、（３）式において、接点Ｎ２１、Ｎ２２における電位変化ΔＶn21、ΔＶn22について解いて、（４）式に示すように、差分Δ（Ｖn21−Ｖn22）＝ΔＶn21−ΔＶn22を求める。
【００９１】
【数２】
【００９２】
ここで、（４）式で差分ΔＶn21−ΔＶn22として表される電位変動は、トランジスタＴｒ２３におけるゲート電圧（ゲート−ソース間電圧）の変動ΔＶgs-T3に相当し、当該トランジスタＴｒ２３のドレイン−ソース間に流れる電流変動に対応している。
このように、表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を選択状態と非選択状態との間で切換制御することにより、発光駆動用のスイッチング素子であるトランジスタＴｒ２３のゲート電極に印加されるゲート電圧（ゲート−ソース間電圧）Ｖgsが変化する。
【００９３】
一方、図８（ａ）に示した画素駆動回路ＤＣｘにおいては、トランジスタＴｒ２３の電流路（ソース−ドレイン）が接点Ｎ２２を介して有機ＥＬ素子ＯＬＥＤのアノード電極に接続され、これらのトランジスタＴｒ２３と有機ＥＬ素子ＯＬＥＤからなる直列回路が電源電圧ライン（電源電圧Ｖsc）と接地電位ＧＮＤ）との間に接続されている。ここで、図６に示したような駆動制御動作を実行した場合、走査信号Ｖselの切換タイミングに同期して電源電圧Ｖscが変化するため、トランジスタＴｒ２３の電流路の両端（ドレイン−ソース間）に印加される電圧Ｖdsが変化することになる。
【００９４】
そのため、当該表示画素ＥＭｘ（画素駆動回路ＤＣｘ）への書込電流（指定電流）に対する発光駆動電流（出力電流）に差異が生じ、表示データに応じた適切な輝度階調で発光素子を発光動作させることができず、コントラストの低下等を生じて表示画質の劣化を招くという問題を有していた。
【００９５】
ここで、発光駆動用のスイッチング素子であるトランジスタＴｒ２３の動作特性について詳しく検証する。
図９は、比較対象として示した画素駆動回路に適用される発光駆動用トランジスタの動作特性を示す図である。ここで、図９（ａ）に示した電界効果型トランジスタの断面構造においては、図３、図５に対応する構成については、同等の符号を付して示す。また、図９（ｂ）は、表１に示したようなパラメータ（絶縁膜の比誘電率と膜厚、及び、素子寸法）を有するトランジスタを適用した場合の動作特性（電圧−電流特性）を示すものである。
【００９６】
【表１】
【００９７】
すなわち、図９（ａ）に示すような素子構造を有する電界効果型のトランジスタＴｒ２３において、表１に示すように、絶縁性基板１１に形成されたゲート電極Ｔｒ２３ｇ上に形成されたゲート絶縁膜１２（ＬＹＲ１）は、比誘電率ε＝７．５、膜厚ｄ１＝２５０ｎｍ（２５００Å）に設定され、ゲート絶縁膜１２上に形成されたアモルファスシリコンからなる半導体層ＳＭＣ（ＬＹＲ２）は、比誘電率ε＝１２、膜厚ｄ２＝５０ｎｍ（５００Å）に設定され、半導体層ＳＭＣ上に形成されたブロック絶縁膜ＢＬ（ＬＹＲ３）は、比誘電率ε＝７．５、膜厚ｄ３＝１７０ｎｍ（１７００Å）に設定され、ブロック絶縁膜ＢＬ上に形成された絶縁膜１３（ＬＹＲ４）は、比誘電率ε＝７．５、膜厚ｄ４＝２００ｎｍ（２０００Å）に設定されている。
【００９８】
また、電界効果型のトランジスタＴｒ２３において、図９（ａ）の左右方向（ソース−ドレイン間方向）におけるブロック絶縁膜ＢＬと半導体層ＳＭＣとの重なり長さに相当するチャネル長Ｌは７μｍに設定され、図９（ａ）の紙面に垂直方向（ソース、ドレインに並行する方向）におけるブロック絶縁膜ＢＬと半導体層ＳＭＣとの重なり長さに相当するチャネル幅Ｗは６００μｍに設定され、図９（ａ）の左右方向（ソース−ドレイン間方向）におけるソース電極Ｔｒ２３ｓとチャネル領域の重なり長さＸｓ、及び、ドレイン電極Ｔｒ２３ｄとチャネル領域の重なり長さＸｄはいずれも２μｍに設定されている。
【００９９】
このようなトランジスタＴｒ２３におけるドレイン・ソース間電圧Ｖdsとドレイン・ソース間電流Ｉdsの関係（電圧−電流特性）は、図９（ｂ）中、実線で示した特性線ＳＰｘ、ＳＰｙのように、ドレイン・ソース間電圧Ｖdsの低い領域では、ドレイン・ソース間電圧Ｖdsの増加に伴ってドレイン・ソース間電流Ｉdsが急峻に増加する傾向を示し、ドレイン・ソース間電圧Ｖdsの高い領域では、ドレイン・ソース間電圧Ｖdsの増加に伴ってドレイン・ソース間電流Ｉdsが徐々に収束する飽和傾向を示す。
【０１００】
また、図９（ｂ）中、一点鎖線で示した特性線ＳＰｗは、表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を選択状態に設定して（つまり、トランジスタＴｒ２１をオン動作して、トランジスタＴｒ２３のゲート−ドレイン間を接続した状態に設定して）、表示データに応じた指定電流を引き抜く書込動作時におけるドレイン・ソース間電圧Ｖdsとドレイン・ソース間電流Ｉdsの関係を示す特性線であり、ドレイン・ソース間電圧Ｖdsの増加に伴い、ドレイン・ソース間電流Ｉdsが非線形的に増加する。
【０１０１】
ここで、図９（ｂ）に示した特性線ＳＰｘは、表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を選択状態に設定し、表示データに応じた階調電流を引き抜いて書込動作を実行する際の、トランジスタＴｒ２３の動作特性（ゲート電圧Ｖｇ＝８．１Ｖにおけるドレイン・ソース間電圧Ｖdsに対するドレイン・ソース間電流Ｉds）を示し、特性線ＳＰｙは、表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を非選択状態に設定した際の、トランジスタＴｒ２３の動作特性（ゲート電圧Ｖｇ＝８．６Ｖにおけるドレイン・ソース間電圧Ｖdsに対するドレイン・ソース間電流Ｉds）を示している。
【０１０２】
そして、表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を選択状態から非選択状態に切換制御した場合、上述したように、トランジスタＴｒ２３に印加されるゲート電圧（ゲート−ソース間電圧）Ｖgs、及び、トランジスタＴｒ２３の電流路の両端（ドレイン−ソース間）に印加される電圧Ｖdsが変化することになるため、図９（ｂ）に示すように、表示画素ＥＭｘ（画素駆動回路ＤＣｘ）への書込電流（階調電流）として、例えば３μＡ（３．０Ｅ−０６Ａ）の電流値を指定した場合（図中、特性線ＳＰｘ上に白丸で表記）であっても、表１に示したパラメータを有するトランジスタＴｒ２３においては、上記ゲート電圧Ｖｇに０．５Ｖの電圧変化（８．６−８．１Ｖ）が発生する。
【０１０３】
これにより、トランジスタＴｒ２３の動作特性が変化して（特性線ＳＰｘ→ＳＰｙ）、５．１μＡの電流値（図中、特性線ＳＰｙ上に黒丸で表記）を有する発光駆動電流（出力電流）が有機ＥＬ素子ＯＬＥＤに供給されることになり、書込電流に対する発光駆動電流に差異が生じて、表示データに応じた適切な輝度階調で発光素子を発光動作させることができなかった。
【０１０４】
そこで、本発明においては、図２〜図５に示したように、発光駆動用のスイッチング素子としてダブルゲート型トランジスタＴｒ１３を適用し、半導体層ＳＭＣの上方及び下方に設けられた一対のゲート電極（トップゲート電極、ボトムゲート電極）のうち、いずれか一方に選択制御に基づく制御電圧（ゲート電圧）を印加し、また、他方のゲート電極を有機ＥＬ素子ＯＬＥＤに接続された接点Ｎ１２又は該ダブルゲート型トランジスタＴｒ１３のソース電極に接続した回路構成を有していることにより、表示画素ＥＭ（画素駆動回路ＤＣ）の駆動制御動作に起因する電圧変化が、ダブルゲート型トランジスタＴｒ１３のゲート電圧に及ぼす影響を抑制するようにしている。
【０１０５】
図１０は、本実施形態に係る画素駆動回路に適用される発光駆動用トランジスタの動作特性を示す図である。ここで、図１０（ａ）に示した電界効果型トランジスタの断面構造においては、図３、図５に対応する構成については、同等の符号を付して示す。また、図１０（ｂ）は、表２に示したようなパラメータ（絶縁膜の比誘電率と膜厚、及び、素子寸法）を有するトランジスタを適用した場合の動作特性（電圧−電流特性）を示すものである。
【０１０６】
【表２】
【０１０７】
すなわち、図１０（ａ）に示すような素子構造を有するダブルゲート型トランジスタＴｒ１３において、表２に示すように、絶縁性基板１１に形成されたボトムゲート電極Ｔｒ１３ｂｇ上に形成されたゲート絶縁膜（ボトムゲート絶縁膜）１２（ＬＹＲ１）は、比誘電率ε＝７．５、膜厚ｄ１＝２５０ｎｍ（２５００Å）に設定され、ゲート絶縁膜１２上に形成されたアモルファスシリコンからなる半導体層ＳＭＣ（ＬＹＲ２）は、比誘電率ε＝１２、膜厚ｄ２＝５０ｎｍ（５００Å）に設定され、半導体層ＳＭＣ上に形成されたブロック絶縁膜ＢＬ（ＬＹＲ３）は、比誘電率ε＝７．５、膜厚ｄ３＝１７０ｎｍ（１７００Å）に設定され、ブロック絶縁膜ＢＬ上に形成された絶縁膜１３（ＬＹＲ４）は、比誘電率ε＝７．５、膜厚ｄ４＝２００ｎｍ（２０００Å）に設定されている。
【０１０８】
なお、ダブルゲート型トランジスタＴｒ１３におけるチャネル長Ｌ、チャネル幅Ｗ、及び、ソース電極Ｔｒ１３ｓとチャネル領域の重なり長さＸｓ、及び、ドレイン電極Ｔｒ１３ｄとチャネル領域の重なり長さＸｄは、表２に示すように、上述した比較対象となるトランジスタＴｒ２３と同一の寸法（表１参照）になるように設定されている。
【０１０９】
このようなダブルゲート型トランジスタＴｒ１３におけるドレイン・ソース間電圧Ｖdsとドレイン・ソース間電流Ｉdsの関係（電圧−電流特性）は、上述した比較対象における場合と同様に、図１０（ｂ）中、実線で示した特性線ＳＰａ、ＳＰｂのように、ドレイン・ソース間電圧Ｖdsの低い領域では、ドレイン・ソース間電圧Ｖdsの増加に伴ってドレイン・ソース間電流Ｉdsが急峻に増加する傾向を示し、ドレイン・ソース間電圧Ｖdsの高い領域では、ドレイン・ソース間電圧Ｖdsの増加に伴ってドレイン・ソース間電流Ｉdsが徐々に収束する飽和傾向を示す。特に、飽和領域においては、図９（ｂ）に示した比較対象における場合に比較して、ドレイン・ソース間電圧Ｖdsに対するドレイン・ソース間電流Ｉdsの増加量が小さく抑制される。
【０１１０】
ここで、図１０（ｂ）に示した特性線ＳＰａは、表示画素ＥＭ（画素駆動回路ＤＣ）を選択状態に設定し、表示データに応じた階調電流を引き抜いて書込動作を実行する際の、ダブルゲート型トランジスタＴｒ１３の動作特性（ゲート電圧Ｖｇ＝８．３Ｖにおけるドレイン・ソース間電圧Ｖdsに対するドレイン・ソース間電流Ｉds）を示し、特性線ＳＰｂは、表示画素ＥＭ（画素駆動回路ＤＣ）を非選択状態に設定した際の、トランジスタＴｒ２３の動作特性（ゲート電圧Ｖｇ＝８．８Ｖにおけるドレイン・ソース間電圧Ｖdsに対するドレイン・ソース間電流Ｉds）を示している。
【０１１１】
そして、表示画素ＥＭ（画素駆動回路ＤＣ）を選択状態から非選択状態に切換制御した場合、上述したように、ダブルゲート型トランジスタＴｒ１３に印加されるゲート電圧（ゲート−ソース間電圧）Ｖgs、及び、トランジスタＴｒ１３の電流路の両端（ドレイン−ソース間）に印加される電圧Ｖdsが変化することになるが、図１０（ｂ）に示すように、表示画素ＥＭ（画素駆動回路ＤＣ）への書込電流（階調電流）として、例えば３μＡ（３．０Ｅ−０６Ａ）の電流値を指定した場合（図中、特性線ＳＰａ上に白丸で表記）、表２に示したパラメータを有するダブルゲート型トランジスタＴｒ１３を発光駆動用トランジスタに適用した場合おいては、上記ゲート電圧Ｖｇに０．５Ｖの電圧変化（８．８−８．３Ｖ）が発生して、ダブルゲート型トランジスタＴｒ１３における動作特性が変化（特性線ＳＰａ→ＳＰｂ）するものの、４．７μＡの電流値（図中、特性線ＳＰｂ上に黒丸で表記）を有する発光駆動電流が有機ＥＬ素子ＯＬＥＤに供給されて、上述した比較対象よりも小さく抑制される。
【０１１２】
すなわち、発光駆動用のスイッチング手段として、トップゲート電極がソース電極に接続されたダブルゲート型トランジスタを用いた場合、電界効果型トランジスタを用いた場合（比較対象）に比較して、書込電流に対する発光駆動電流の差異が小さく抑制されるので、表示データに比較的対応した輝度階調で発光素子を発光動作させることができる。このようなダブルゲート型トランジスタ特有の効果は、次のように説明することができる。
【０１１３】
図１１は、本実施形態に係る画素駆動回路に適用されるダブルゲート型トランジスタにおける素子構造とチャネル電位との関係を説明するための図である。ここで、図１１（ａ）においては、図示の都合上、断面図のハッチングの一部を省略して示す。
すなわち、例えば図１１（ａ）に示すような薄膜トランジスタ構造（すなわち、ダブルゲート型トランジスタＴｒ１３のトップゲート電極Ｔｒ１３ｔｇを取り除いた素子構造、もしくは、ダブルゲート型トランジスタＴｒ１３において、トップゲート端子Ｔｒ１３ｔｇに独立したゲート電圧を印加していない状態）において、ソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄが半導体層ＳＭＣ上のブロック絶縁膜ＢＬ上に延在することにより、擬似的なトップゲート電極としての役割を果たすことに起因するものと説明することができる。
【０１１４】
具体的には、図１１（ａ）に示した素子構造を有するトランジスタにおいては、半導体層ＳＭＣ上にブロック絶縁膜ＢＬを介してソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄが重なっている領域では、これら電極に印加された電圧により半導体層ＳＭＣにチャネル領域が形成され、ソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄが形成されていない領域に形成される本来のチャネル領域（すなわち、トップゲート電極Ｔｒ１３ｔｇに印加されたゲート電圧により半導体層ＳＭＣに形成されるチャネル領域）に加え、ソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄに対応する領域にもチャネル領域が形成されることにより、ソース電極Ｔｒ１３ｓからドレイン電極Ｔｒ１３ｄに至る領域の半導体層ＳＭＣにチャネル領域Ｒchが形成される。このとき、チャネル領域Ｒchには、ソース−ドレイン間に印加されるバイアス電圧（ソース電圧及びドレイン電圧）に応じた電位変化が生じる。
【０１１５】
図１１（ｂ）に示すように、ソース−ドレイン間に所定のバイアス電圧が印加され、ソース電極Ｔｒ１３ｓに低電位電圧Ｖsl（例えば０Ｖ）が、また、ドレイン電極Ｔｒ１３ｄに高電位電圧Ｖdhが印加されると、低電位電圧Ｖslが印加されるソース電極Ｔｒ１３ｓ側（ソース電極Ｔｒ１３ｓとブロック絶縁膜ＢＬが重なる領域）ではチャネル電位を下げる方向（負の方向）、すなわち電圧Ｖslに収束（近似）する方向に作用して、オン電流（ドレイン・ソース間電流Ｉds）が抑制され、一方、高電位電圧Ｖdhが印加されるドレイン電極Ｔｒ１３ｄ側（ドレイン電極Ｔｒ１３ｄとブロック絶縁膜ＢＬが重なる領域）ではチャネル電位を上げる方向（正の方向）、すなわち電圧Ｖdhに収束（近似）する方向に作用して、オン電流が増大する。なお、図１１（ｂ）において、細い実線で示した特性線ＳＰｖは、チャネル領域における（チャネル位置に対する）電位変化の理想値を示す。
【０１１６】
これに対し、上述したダブルゲート型トランジスタＴｒ１３においては、トップゲート電極Ｔｒ１３ｔｇがソース電極Ｔｒ１３ｓに接続された構成を有している。これにより、図１１（ｂ）に示した、ソース電極Ｔｒ１３ｓ側での、チャネル電位を下げてオン電流を抑制する効果がトップゲート電極Ｔｒ１３ｔｇによって更に助長され、ドレイン・ソース間電圧Ｖdsに対するドレイン−ソース間電流Ｉdsの増加量が抑制される。
【０１１７】
このことから、画素駆動回路ＤＣの発光駆動用のスイッチング素子として、図３、図５に示したようなダブルゲート型トランジスタを適用し、かつ、当該ダブルゲート型トランジスタのトップゲート電極にソース電極と同一の電位を印加することにより、電圧−電流特性の飽和領域におけるドレイン・ソース間電圧Ｖdsに対するドレイン−ソース間電流（出力電流）Ｉdsの増加量を抑制することができるとともに、ゲート−ソース間電圧（ゲート電圧）Ｖgsの変化に対するドレイン−ソース間電流Ｉdsの増加量を抑制することができる。
【０１１８】
したがって、表示画素ＥＭ（画素駆動回路ＤＣ）の駆動制御動作において、選択状態から非選択状態へ切換制御する際に、発光駆動用のスイッチング素子であるダブルゲート型トランジスタのゲート電極に印加される電圧が変化した場合であっても、発光駆動用のスイッチング素子として周知の電界効果型トランジスタを適用した場合（上述した比較対象）に比較して、上記電圧変化が同じであっても書込電流（指定電流）に対する発光駆動電流（出力電流）の差異が低減されるので、表示データに比較的対応した輝度階調で発光素子を発光動作させることができる。
【０１１９】
また、この場合、図５に示したように、発光駆動用のスイッチング素子となるダブルゲート型トランジスタＴｒ１３のトップゲート電極Ｔｒ１３ｔｇとして、ソース電極Ｔｒ１３ｓに電気的に接続された画素電極（有機ＥＬ素子ＯＬＥＤのアノード電極）１４をダブルゲート型トランジスタＴｒ１３の半導体層ＳＭＣ上にまで延在させて、当該画素電極１４と一体的に形成することができるので、画素電極１４のパターニング用のマスクを変更するのみで、新たな工程を付加することなく、従来技術の製造プロセスをそのまま適用して簡易に形成することができる。
【０１２０】
なお、上述した実施形態においては、画素駆動回路に発光駆動用のスイッチング素子として設けられたダブルゲート型トランジスタの、トップゲート電極とソース電極を電気的に接続した回路構成及び素子構造を示したが、本発明はこれに限定されるものではなく、ダブルゲート型トランジスタを構成する半導体層のチャネル極性に応じて、トップゲート電極とドレイン電極を接続するものであってもよい。
【０１２１】
また、上記ダブルゲート型トランジスタのトップゲート電極と一体的に形成される画素電極について、表示パネル（表示画素）の発光構造に応じて、トップゲート電極（画素電極）を光反射特性（すなわち、光遮断特性）を有する電極材料により形成することができることを説明したが、この場合、ダブルゲート型トランジスタのチャネル領域（半導体層）が遮光されるので、外光の入射に起因する光誘起リーク電流を低減することができるとともに、外部電界の影響（例えば近接する電極や配線による影響）を遮蔽（シールド）することができる。
【０１２２】
また、上述した実施形態においては、画素駆動回路に発光駆動用のスイッチング素子にのみダブルゲート型トランジスタを適用した回路構成及び素子構造を示したが、本発明はこれに限定されるものではなく、画素駆動回路を構成する他のトランジスタ（すなわちトランジスタＴｒ１１、Ｔｒ１２）としてダブルゲート型トランジスタを適用するものであってもよい。この場合、トランジスタＴｒ１１、Ｔｒ１２に適用されるダブルゲート型トランジスタのトップゲート電極を不透明な電極材料を用いて形成することにより、外光のチャネル領域への入射が遮光され、光誘起リーク電流の低減や、外部電界の影響を遮蔽することができる。
【図面の簡単な説明】
【０１２３】
【図１】本発明に係る画像表示装置の一実施形態を示す概略ブロック図である。
【図２】本実施形態に係る表示装置に適用可能な表示画素（画素駆動回路）の具体回路例を示す回路構成図である。
【図３】本実施形態に係る画素駆動回路に適用可能なダブルゲート型トランジスタの素子構造の例を示す断面構成図である。
【図４】本実施形態に係る表示装置（表示パネル）に適用可能な表示画素の一例を示す平面レイアウト図である。
【図５】図４に示した平面レイアウトを有する表示画素におけるＡ−Ａ断面を示す概略断面図である。
【図６】本実施形態に係る画素駆動回路を適用した表示画素の基本動作を示すタイミングチャ−トである。
【図７】本実施形態に係る画素駆動回路の動作状態を示す概念図である。
【図８】同一の素子構造を有するトランジスタを適用した画素駆動回路（比較対象）における容量成分の接続状態を示す概念図である。
【図９】比較対象として示した画素駆動回路に適用される発光駆動用トランジスタの動作特性を示す図である。
【図１０】本実施形態に係る画素駆動回路に適用される発光駆動用トランジスタの動作特性を示す図である。
【図１１】本実施形態に係る画素駆動回路に適用されるダブルゲート型トランジスタにおける素子構造とチャネル電位との関係を説明するための図である。
【図１２】従来技術における発光素子型ディスプレイの要部を示す概略構成図である。
【図１３】従来技術における発光素子型ディスプレイに適用可能な表示画素（画素駆動回路及び発光素子）の構成例を示す等価回路図である。
【符号の説明】
【０１２４】
１００ 画像表示装置
１１０ 表示パネル
１２０ 走査ドライバ
１３０ 電源ドライバ
１４０ データドライバ
ＥＭ 表示画素
ＤＣ 画素駆動回路
ＯＬＥＤ 有機ＥＬ素子
ＳＬ 走査ライン
ＶＬ 電源電圧ライン
ＤＬ データライン
Ｔｒ１１、Ｔｒ１２ 電界効果型のトランジスタ
Ｔｒ１３ ダブルゲート型トランジスタ
Ｔｒ１３ｔｇ トップゲート電極
Ｔｒ１３ｂｇ ボトムゲート電極
１４ 画素電極（アノード電極）
１７ 対向電極（カソード電極）
【技術分野】
【０００１】
本発明は、画素駆動回路及び画像表示装置に関し、特に、階調信号に応じた発光駆動電流に基づいて、電流制御型の発光素子を所定の輝度階調で発光動作させるための画素駆動回路、及び、該画素駆動回路と上記発光素子とからなる表示画素を２次元配列した表示パネルを備えた画像表示装置に関する。
【背景技術】
【０００２】
従来、有機エレクトロルミネッセント素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード（ＬＥＤ）等のように、供給される駆動電流の電流値に応じて所定の輝度階調で発光動作する電流制御型の発光素子を具備する表示画素を、２次元配列した表示パネルを備えた発光素子型のディスプレイ（画像表示装置）が知られている。
【０００３】
特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイは、近年携帯機器を始め、様々な電子機器に広く利用されている液晶表示装置（ＬＣＤ）に比較して、表示応答速度が速く、また、視野角依存性も少なく、高輝度・高コントラスト化、表示画質の高精細化等が可能であるとともに、液晶表示装置の場合のように、バックライトを必要としないので、一層の薄型軽量化が可能である、という極めて優位な特徴を有しており、次世代のディスプレイとして研究開発が盛んに行われている。
【０００４】
そして、このような発光素子型ディスプレイにおいては、上述した電流制御型の発光素子を発光制御するための駆動制御機構や制御方法が種々提案されている。例えば、特許文献１等に記載されているように、表示パネルを構成する各表示画素ごとに、上記発光素子に加えて、該発光素子を発光制御するための複数のスイッチング手段からなる駆動回路（画素駆動回路、又は、発光駆動回路）を備えたものが知られている。
【０００５】
以下、従来技術における画素駆動回路を備えた表示装置について簡単に説明する。
図１２は、従来技術における発光素子型ディスプレイの要部を示す概略構成図であり、図１３は、従来技術における発光素子型ディスプレイに適用可能な表示画素（画素駆動回路及び発光素子）の構成例を示す等価回路図である。
【０００６】
特許文献１等に記載されたアクティブマトリクス型の発光素子型ディスプレイは、概略、図１２に示すように、行、列方向に配設された複数の走査ライン（選択ライン）ＳＬｐ及びデータライン（信号ライン）ＤＬｐの各交点近傍に、複数の表示画素ＥＭｐがマトリクス状に配置された表示パネル１１０Ｐと、各走査ラインＳＬｐに接続された走査ドライバ（走査線駆動回路）１２０Ｐと、各データラインＤＬｐに接続されたデータドライバ（データ線駆動回路）１３０Ｐと、を備え、データドライバ１３０Ｐにおいて表示データに応じた階調信号電圧Ｖpixを生成して、各データラインＤＬｐを介して各表示画素ＥＭｐに供給する構成を有している。
【０００７】
ここで、各表示画素ＥＭｐは、例えば図１３に示すように、ゲート端子が走査ラインＳＬｐに、ソース端子及びドレイン端子がデータラインＤＬｐ及び接点Ｎ１１１に各々接続された薄膜トランジスタ（ＴＦＴ）Ｔｒ１１１と、ゲート端子が接点Ｎ１１１に接続され、ソース端子に接地電位Ｖgndが印加された薄膜トランジスタＴｒ１１２と、を備えた画素駆動回路ＤＣｐ、及び、該画素駆動回路ＤＣｐの薄膜トランジスタＴｒ１１２のドレイン端子にアノード端子が接続され、カソード端子に接地電位Ｖgndよりも低電位の低電源電圧Ｖssが印加された有機ＥＬ素子（電流制御型の発光素子）ＯＬＥＤを有して構成されている。
【０００８】
なお、図１３において、Ｃｐは、薄膜トランジスタＴｒ１１２のゲート−ソース電極間に形成される寄生容量（保持容量）である。また、薄膜トランジスタＴｒ１１１は、ｎチャネル型の電界効果型トランジスタにより構成され、薄膜トランジスタＴｒ１１２は、ｐチャネル型の電界効果型トランジスタにより構成されている。
【０００９】
そして、このような構成を有する表示画素ＥＭｐからなる表示パネル１１０Ｐを備えた表示装置においては、まず、走査ドライバ１２０Ｐから各行の走査ラインＳＬｐに選択レベル（ハイレベル）の走査信号Ｖselを順次印加することにより、行ごとの表示画素ＥＭｐ（画素駆動回路ＤＣｐ）の薄膜トランジスタＴｒ１１１がオン動作して、当該表示画素ＥＭｐが選択状態に設定される。
【００１０】
この選択タイミングに同期して、データドライバ１３０Ｐにより表示データに応じた電圧値を有する階調信号Ｖpixを生成して、各列のデータラインＤＬｐに印加することにより、当該階調信号Ｖpixが各表示画素ＥＭｐ（画素駆動回路ＤＣｐ）の薄膜トランジスタＴｒ１１１を介して、接点Ｎ１１１（すなわち、薄膜トランジスタＴｒ１１２のゲート端子）に印加される。これにより、薄膜トランジスタＴｒ１１２が当該階調信号Ｖpixに応じた導通状態でオン動作して、接地電位Ｖgndから所定の発光駆動電流が薄膜トランジスタＴｒ１１２及び有機ＥＬ素子ＯＬＥＤを介して低電源電圧Ｖssに流れ、有機ＥＬ素子ＯＬＥＤが表示データに応じた輝度階調で発光動作する。
【００１１】
次いで、走査ドライバ１２０Ｐから走査ラインＳＬｐに非選択レベル（ローレベル）の走査信号Ｖselを印加することにより、行ごとの各行の表示画素ＥＭｐの薄膜トランジスタＴｒ１１１がオフ動作して、当該表示画素ＥＭｐが非選択状態に設定され、データラインＤＬｐと画素駆動回路ＤＣｐとが電気的に遮断される。このとき、薄膜トランジスタＴｒ１１２のゲート端子に印加され、寄生容量Ｃｐに保持された電圧に基づいて、薄膜トランジスタＴｒ１１２は、オン状態を持続することになり、上記選択状態と同様に、接地電位Ｖgndから所定の発光駆動電流が薄膜トランジスタＴｒ１１２を介して有機ＥＬ素子ＯＬＥＤに流れて、発光動作が継続される。この発光動作は、次の表示データに応じた階調信号電圧Ｖpixが各行の表示画素ＥＭｐに印加される（書き込まれる）まで、例えば、１フレーム期間継続するように制御される。
【００１２】
このような駆動制御方法は、各表示画素ＥＭｐ（画素駆動回路ＤＣｐの薄膜トランジスタＴｒ１１２のゲート端子）に印加する電圧（階調信号電圧Ｖpix）を調整することにより、有機ＥＬ素子ＯＬＥＤに流す発光駆動電流の電流値を制御して、所定の輝度階調で発光動作させていることから、電圧指定型（又は、電圧印加型）の階調制御方法と呼ばれている。
【００１３】
ところで、このような電圧指定型の階調制御方法に対応した画素駆動回路ＤＣｐを備えた表示画素ＥＭｐにおいては、選択機能を有する薄膜トランジスタＴｒ１１１や発光駆動機能を有する薄膜トランジスタＴｒ１１２の素子特性（チャネル抵抗等）が、外部環境（周囲の温度等）や使用時間等に依存してバラツキや変動（劣化）を生じた場合には、発光素子（有機ＥＬ素子ＯＬＥＤ）に供給される発光駆動電流が変動することになり、長期間にわたり安定的に所望の発光特性（所定の輝度階調での表示）を実現することが困難になるという問題を有している。
【００１４】
また、表示パネルの高精細化を図るために、各表示画素を微細化すると、画素駆動回路ＤＣｐを構成する薄膜トランジスタＴｒ１１１及びＴｒ１１２の動作特性（ソース−ドレイン間電流等）のバラツキが大きくなるため、適正な階調制御が行えなくなり、各表示画素の発光特性にバラツキが生じて表示画質の劣化を招くという問題を有している。
【００１５】
そこで、このような問題点を解決する構成として、電流指定型（又は、電流印加型）の階調制御方法に対応した画素駆動回路の構成が知られている。なお、この電流指定型の階調制御方法に対応した表示画素（画素駆動回路）の具体的な構成例については、後述する「発明を実施するための最良の形態」において詳しく説明するが、概略、以下のような構成及び動作（機能）を有するものである。
【００１６】
すなわち、電流指定型の階調制御方法に対応した画素駆動回路においては、例えば、少なくとも、表示画素を選択状態に設定し、表示データに応じた階調信号の表示画素（画素駆動回路）への書込動作を制御する選択制御手段（上述した薄膜トランジスタＴｒ１１１に対応する）と、書き込まれた階調信号に基づいて、発光素子（有機ＥＬ素子等）に供給する発光駆動電流の電流値及びその供給状態を制御する駆動電流制御手段（上述した薄膜トランジスタＴｒ１１２及び寄生容量Ｃｐに対応する）を備え、上記選択制御手段に選択レベルの走査信号が印加されることにより、選択状態に設定されるタイミングで、表示データに応じた電流値を指定した階調電流（階調信号）を流すことにより、駆動電流制御手段により電圧成分に変換して保持するとともに、非選択状態において該電圧成分に基づく電流値を有する発光駆動電流を発光素子に供給することにより、発光素子を所定の輝度階調で継続的に発光動作させるように構成されている。
【００１７】
したがって、上記駆動電流制御手段において、各表示画素に供給される表示データに応じた階調電流の電流レベルを電圧レベルに変換する機能（電流／電圧変換機能）と、該電圧レベルに基づく所定の電流値を有する発光駆動電流を発光素子に供給する機能（発光駆動機能）の双方が実現されることになるので、該駆動電流制御手段を単一の能動素子（薄膜トランジスタ）により構成することにより、図１３に示したような画素駆動回路ＤＣｐにおける複数の薄膜トランジスタ間で生じる動作特性のバラツキに起因して、発光駆動電流が変動し、表示画質が劣化するという現象を抑制することができるという利点を有している。
【００１８】
【特許文献１】特開２００２−１５６９２３号公報 （第３頁〜第４頁、図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上述したような画素駆動回路を有する表示画素が２次元配列された表示パネルを備えた画像表示装置においては、以下に示すような問題を有していた。
すなわち、各表示画素において、画素駆動回路（駆動電流制御手段）により生成された発光駆動電流を発光素子に流すことにより、表示データに応じた輝度階調で発光動作させる駆動制御方法においては、駆動電流制御手段となる薄膜トランジスタの電流路が発光素子（有機ＥＬ素子等）に対して直列に接続され、さらに、当該薄膜トランジスタと発光素子からなる直列回路が所定の電圧源（一定の電位差間）に接続された回路構成が採用されている。
【００２０】
このような回路構成においては、駆動電流制御手段となる薄膜トランジスタがオン、オフ動作することにより（スイッチング制御されることにより）、発光素子に印加される電圧が相対的に変動する現象が生じる。具体的には後述するが、例えば上述した電流指定型の階調制御方法において、駆動電流制御手段のスイッチング制御に伴って、薄膜トランジスタに印加される制御電圧（ゲート電圧）が変化するとともに、薄膜トランジスタの電流路の両端に印加される電圧が変化することにより、書込動作における階調電流（書込電流）の指定電流値に対して、発光素子に供給される発光駆動電流の出力電流値に差異が生じるため、表示データに応じた適切な輝度階調で発光素子を発光動作させることができなくなり、コントラストの低下等を生じて表示画質の劣化を招くという問題を有していた。
【００２１】
そこで、本発明は、上述した問題点に鑑み、表示パネルに２次元配列された表示画素（画素駆動回路）の駆動時に生じる電圧変化に起因して生じる書込電流（指定電流）と発光駆動電流（出力電流）の差異を抑制して、表示データに応じた適切な輝度階調で発光素子を発光動作させることができる画素駆動回路、及び、表示画質の劣化を抑制することができる画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
請求項１記載の発明は、表示画素に設けられた電流制御型の発光素子に対して、階調信号に応じた電流値を有する発光駆動電流を供給して、前記階調信号に基づく所定の輝度階調で発光動作させる画素駆動回路において、少なくとも、前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、を備え、前記駆動電流制御手段は、半導体層を挟んで対向して設けられた第１のゲート電極及び第２のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造を有し、前記ソース電極が前記発光素子の一端に接続され、前記第１のゲート電極が前記ソース電極の電位と同一になるように設定されていることを特徴とする。
【００２３】
請求項２記載の発明は、請求項１記載の画素駆動回路において、前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が電気的に接続されていることを特徴とする。
請求項３記載の発明は、請求項１又は２記載の画素駆動回路において、前記発光素子は、画素電極と、該画素電極上に設けられた発光層と、前記発光層を介して前記画素電極に対向するように設けられた対向電極とを備え、前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が前記画素電極に電気的に接続されていることを特徴とする。
【００２４】
請求項４記載の発明は、請求項３記載の画素駆動回路において、前記駆動電流制御手段は、前記第１のゲート電極が前記画素電極と一体的に形成されていることを特徴とする。
請求項５記載の発明は、請求項３又は４記載の画素駆動回路において、前記発光素子は、前記画素電極が光透過特性を有する電極材料により形成されていることを特徴とする。
【００２５】
請求項６記載の発明は、請求項３又は４記載の画素駆動回路において、前記発光素子は、前記画素電極が光反射特性を有する電極材料により形成されていることを特徴とする。
請求項７記載の発明は、請求項１乃至６のいずれかに記載の画素駆動回路において、前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に延在するように設けられていることを特徴とする。
【００２６】
請求項８記載の発明は、請求項７記載の画素駆動回路において、前記駆動電流制御手段は、前記半導体層上にブロック絶縁膜を有し、前記ソース電極及び前記ドレイン電極が前記ブロック絶縁膜上に延在するように設けられていることを特徴とする。
請求項９記載の発明は、請求項１乃至８のいずれかに記載の画素駆動回路において、前記画素駆動回路は、前記階調信号を前記電荷保持手段に供給するタイミングを制御する階調信号制御手段を備えていることを特徴とする。
【００２７】
請求項１０記載の発明は、請求項９記載の画素駆動回路において、前記階調信号制御手段は、ダブルゲート型の薄膜トランジスタ構造を有し、半導体層の上方に設けられたゲート電極が遮光性の電極材料により形成されていることを特徴とする。
請求項１１記載の発明は、請求項１又は１０記載の画素駆動回路において、前記ダブルゲート型の薄膜トランジスタは、前記半導体層がアモルファスシリコンからなることを特徴とする。
請求項１２記載の発明は、請求項１乃至１１のいずれかに記載の画素駆動回路において、前記階調信号は、前記輝度階調に応じた電流値を有する信号電流であることを特徴とする。
【００２８】
請求項１３記載の発明は、表示パネルに互いに直行するように配設された複数の走査ライン及び複数の信号ラインの各交点近傍に配置された複数の表示画素に対して、前記各信号ラインを介して、表示データに応じた階調信号を供給することにより、前記表示パネルに所望の画像情報を表示する画像表示装置において、前記各表示画素は、電流制御型の発光素子と、前記発光素子の発光動作を制御する画素駆動回路と、を備え、前記画素駆動回路は、少なくとも、前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、前記階調信号を前記電荷保持手段に供給するタイミングを制御する階調信号制御手段と、を備え、前記駆動電流制御手段は、半導体層を挟んで対向して設けられた第１のゲート電極及び第２のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造を有し、前記ソース電極が前記発光素子の一端に接続され、前記第１のゲート電極が前記ソース電極の電位と同一になるように設定されていることを特徴とする。
【００２９】
請求項１４記載の発明は、請求項１３記載の画像表示装置において、前記画像表示装置は、少なくとも、前記走査ラインに選択信号を印加して、前記走査ラインに接続された前記表示画素に設けられた前記階調信号制御手段により、前記階調信号の当該表示画素への書き込みを可能とする選択状態に設定する走査駆動手段と、前記選択状態に設定された前記表示画素に対応した前記表示データに基づく前記階調信号を生成して、前記信号ラインに供給する信号駆動手段と、を備えることを特徴とする。
【００３０】
請求項１５記載の発明は、請求項１４記載の画像表示装置において、前記信号駆動手段から供給される前記階調信号は、前記表示データに応じた電流値を有する信号電流であることを特徴とする。
請求項１６記載の発明は、請求項１３乃至１５のいずれかに記載の画像表示装置において、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が電気的に接続されていることを特徴とする。
【００３１】
請求項１７記載の発明は、請求項１５又は１６記載の画像表示装置において、前記発光素子は、画素電極と、該画素電極上に設けられた発光層と、前記発光層を介して前記画素電極に対向するように設けられた対向電極とを備え、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が前記画素電極に電気的に接続されていることを特徴とする。
【００３２】
請求項１８記載の発明は、請求項１７記載の画像表示装置において、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極が前記画素電極と一体的に形成されていることを特徴とする。
請求項１９記載の発明は、請求項１３乃至１８のいずれかに記載の画像表示装置において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする。
【発明の効果】
【００３３】
本発明に係る画素駆動回路及び画像表示装置によれば、表示パネルに２次元配列された表示画素（画素駆動回路）の駆動時に生じる電圧変化に起因して生じる書込電流（指定電流）と発光駆動電流（出力電流）の差異を抑制して、表示データに応じた適切な輝度階調で発光素子を発光動作させることができ、表示画質の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明に係る画素駆動回路及び該画素駆動回路を含む表示画素が２次元配列された表示パネルを備えた画像表示装置について、実施の形態を示して詳しく説明する。
＜画像表示装置＞
まず、本発明に係る画像表示装置の概略構成について、図面を参照して説明する。
図１は、本発明に係る画像表示装置の一実施形態を示す概略ブロック図である。ここでは、電流指定型の階調制御方法に対応した構成を有する画像表示装置について説明する。
【００３５】
図１に示すように、本発明に係る画像表示装置１００は、概略、行方向（図面左右方向）に配設された複数の走査ラインＳＬと列方向（図面上下方向）に配設された複数のデータライン（信号ライン）ＤＬとの各交点近傍に、複数の表示画素ＥＭがｎ行×ｍ列（ｎ、ｍは、任意の正の整数）のマトリクス状に配列された表示パネル１１０と、各走査ラインＳＬに所定のタイミングで順次走査信号（選択信号）Ｖselを印加することにより、行ごとの表示画素ＥＭを選択状態に設定（走査）する走査ドライバ（走査駆動手段）１２０と、走査ラインＳＬに並行して行方向に配設された複数の電源電圧ラインＶＬに所定のタイミングで所定の電圧レベルの電源電圧Ｖscを印加する電源ドライバ（電源駆動手段）１３０と、表示データに基づく電流値が指定された階調電流（階調信号、信号電流）Ｉpixを生成して、各データラインＤＬに供給するデータドライバ（信号駆動手段）１４０と、後述する表示信号生成回路１６０から供給されるタイミング信号に基づいて、少なくとも走査ドライバ１２０、電源ドライバ１３０及びデータドライバ１４０の動作状態を制御するための走査制御信号、電源制御信号及びデータ制御信号を生成して出力するシステムコントローラ１５０と、例えば画像表示装置１００の外部から供給される映像信号に基づいて、デジタル信号からなる表示データ（輝度階調データ）を生成し、上記データドライバ１４０に供給するとともに、該表示データに基づいて表示パネル１１０に所定の画像情報を表示するためのタイミング信号（システムクロック等）を抽出、又は、生成して上記システムコントローラ１５０に供給する表示信号生成回路１６０と、を備えている。
【００３６】
（表示パネル１１０）
表示パネル１１０にマトリクス状に２次元配列された各表示画素ＥＭは、例えば有機ＥＬ素子等の電流制御型の発光素子と、走査ドライバ１２０から走査ラインＳＬに印加される走査信号Ｖsel、電源ドライバ１３０から電源電圧ラインＶＬに印加される電源電圧Ｖsc、及び、データドライバ１４０からデータラインＤＬに供給される階調電流Ｉpixに基づいて、該階調電流Ｉpixに応じた電圧成分を保持する書込動作、及び、該電圧成分に基づいて、所定の電流値を有する発光駆動電流を上記発光素子に供給して所定の輝度階調で発光させる発光動作を、選択的に実行する画素駆動回路と、を有している。なお、本発明に適用可能な表示画素（画素駆動回路及び発光素子）の具体例については後述する。
【００３７】
（走査ドライバ１２０）
走査ドライバ１２０は、システムコントローラ１５０から供給される走査制御信号に基づいて、各走査ラインＳＬに選択レベル（例えば、ハイレベル）の走査信号Ｖselを順次印加することにより、各行ごとの表示画素ＥＭを選択状態に設定し、データドライバ１４０により各データラインＤＬを介して供給される、表示データに基づく階調電流Ｉpixを、各表示画素ＥＭ（画素駆動回路）に書き込むように制御する。
【００３８】
ここで、走査ドライバ１２０は、例えば、後述するシステムコントローラ１５０から供給される走査制御信号に基づいて、各行の走査ラインＳＬに対応するシフト信号を順次出力するシフトレジスタと、該シフト信号を所定の電圧レベル（選択レベル）に変換して、各行の走査ラインＳＬに走査信号Ｖselとして順次出力する出力回路部（出力バッファ）と、を備えたものを適用することができる。
【００３９】
（電源ドライバ１３０）
電源ドライバ１３０は、システムコントローラ１５０から供給される電源制御信号に基づいて、各電源電圧ラインＶＬに、後述する書込動作期間においては、ローレベルの電源電圧Ｖsc（＝Ｖscw）を印加することにより、データドライバ１４０により供給される階調電流Ｉpixが表示画素ＥＭ（画素駆動回路）に書き込まれるように制御し、発光動作期間中においては、ハイレベルの電源電圧Ｖsc（＝Ｖsce）を印加することにより、表示データ（階調電流Ｉpix）に応じた電流値を有する発光駆動電流が発光素子に供給されるように制御する。
【００４０】
ここで、電源ドライバ１３０は、例えば、システムコントローラ１５０から供給される電源制御信号に基づいて、各行の電源電圧ラインＶＬに対応するシフト信号を順次出力するシフトレジスタと、該シフト信号を所定の電圧レベルに変換して、各行の電源電圧ラインＶＬに電源電圧Ｖscとして出力する出力回路部（出力バッファ）と、を備えたものを適用することができる。
【００４１】
（データドライバ１４０）
データドライバ１４０は、システムコントローラ１５０から供給されるデータ制御信号に基づいて、表示信号生成回路１６０から供給される各表示画素ＥＭごとの表示データを所定のタイミングで取り込んで保持し、該表示データの階調値に応じた電流値を有する階調電流Ｉpixを生成して、上記各走査ラインＳＬごとに設定される選択期間内に各データラインＤＬに供給する。
【００４２】
ここで、データドライバ１４０は、例えば、システムコントローラ１５０から供給されるデータ制御信号に基づいて、順次シフト信号を出力するシフトレジスタと、該シフト信号の入力タイミングに基づいて、表示信号生成回路１６０から供給される１行分の表示データを順次取り込むデータレジスタと、取り込まれた１行分の表示データを保持するデータラッチ回路と、階調基準電圧に基づいて、上記保持された表示データを所定のアナログ信号電圧に変換するＤ／Ａコンバ−タ（デジタル−アナログ変換器）と、アナログ信号電圧に対応する電流値を有する階調電流Ｉpixを生成し、データラインＤＬを介して各表示画素ＥＭに供給する電圧電流変換・電流供給回路と、を備えたものを適用することができる。
【００４３】
（システムコントローラ１５０）
システムコントローラ１５０は、例えば、表示信号生成回路１６０から供給されるタイミング信号に基づいて、少なくとも走査ドライバ１２０、電源ドライバ１３０及びデータドライバ１４０に対して、動作状態を制御する走査制御信号、電源制御信号及びデータ制御信号を生成して出力することにより、各ドライバを所定のタイミングで動作させて、走査信号Ｖsel、電源電圧Ｖsc及び階調電流Ｉpixを生成させ、各走査ラインＳＬ、電源電圧ラインＶＬ及びデータラインＤＬに印加して各表示画素（画素駆動回路及び発光素子）ＥＭにおける一連の駆動制御動作（書込動作及び発光動作）を実行させて、映像信号に基づく画像情報を表示パネル１１０に表示させる制御を行う。
【００４４】
（表示信号生成回路１６０）
表示信号生成回路１６０は、例えば画像表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出して、表示パネル１１０の１行分ごとに、該輝度階調信号成分をデジタル信号からなる表示データ（輝度階調データ）としてデータドライバ１４０に供給する。ここで、上記映像信号が、例えばテレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成回路１６０は、図１に示すように、上記輝度階調信号成分を抽出する機能のほかに、タイミング信号成分を抽出してシステムコントローラ１５０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１５０は、表示信号生成回路１６０から供給されるタイミング信号に基づいて、走査ドライバ１２０や電源ドライバ１３０、データドライバ１４０に対して個別に供給する各制御信号を生成する。
【００４５】
なお、画像表示装置１００の外部から供給される映像信号がデジタル信号により形成され、また、タイミング信号が映像信号とは別に供給されている場合には、当該映像信号（デジタル信号）をそのまま表示データとして、データドライバ１４０に供給するとともに、当該タイミング信号を直接システムコントローラ１５０に供給するようにして、表示信号生成回路１６０を省略するようにしてもよい。
【００４６】
＜表示画素＞
次いで、上述した画像表示装置に適用される表示パネルに２次元配列される表示画素の具体回路例について、図面を参照して詳しく説明する。
図２は、本実施形態に係る表示装置に適用可能な表示画素（画素駆動回路）の具体回路例を示す回路構成図であり、図３は、本実施形態に係る画素駆動回路に適用可能なダブルゲート型トランジスタの素子構造の例を示す断面構成図である。
【００４７】
本実施形態に係る表示画素ＥＭは、図２に示すように、上述した表示パネル１１０に相互に直交するように配設された走査ラインＳＬとデータラインＤＬとの各交点近傍に、例えば、ゲート端子が走査ラインＳＬに、ドレイン端子が電源電圧ラインＶＬに、ソース端子が接点Ｎ１１に各々接続されたトランジスタ（階調信号制御手段）Ｔｒ１１と、ゲート端子が走査ラインＳＬに、ドレイン端子がデータラインＤＬに、ソース端子が接点Ｎ１２に各々接続されたトランジスタ（階調信号制御手段）Ｔｒ１２と、ボトムゲート端子ＢＧが接点Ｎ１１に、ドレイン端子Ｄが電源電圧ラインＶＬに、トップゲート端子ＴＧ及びソース端子Ｓが接点Ｎ１２に各々接続されたダブルゲート型のトランジスタ（ダブルゲート型トランジスタ；駆動電流制御手段）Ｔｒ１３と、接点Ｎ１１と接点Ｎ１２の間（すなわち、ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間）に接続されたキャパシタ（電荷保持手段）Ｃｓと、を備えた画素駆動回路ＤＣ、及び、アノード端子が上記画素駆動回路ＤＣの接点Ｎ１２に接続され、カソード端子が所定の低電圧（例えば接地電位ＧＮＤ）に接続された有機ＥＬ素子（電流制御型の発光素子）ＯＬＥＤを有している。
【００４８】
ここで、有機ＥＬ素子ＯＬＥＤに直列に接続され、発光駆動用のスイッチング素子として機能するダブルゲート型トランジスタＴｒ１３の第１の素子構造の例は、例えば図３（ａ）に示すように、アモルファスシリコンやポリシリコン等からなるｎチャネル型の半導体層（チャネル領域）ＳＭＣと、半導体層ＳＭＣの両端に、各々ｎ＋シリコンからなる不純物層（オーミックコンタクト層）ＯＨＭを介して形成されたソース電極Ｔｒ１３ｓ（ソース端子Ｓ）及びドレイン電極Ｔｒ１３ｄ（ドレイン端子Ｄ）と、半導体層ＳＭＣの上方（図面上方）に絶縁膜（トップゲート絶縁膜）１３を介して形成されたトップゲート電極Ｔｒ１３ｔｇ（トップゲート端子ＴＧ、後述する画素電極１４と一体的に形成される；第１のゲート電極）と、半導体層ＳＭＣの下方（図面下方）に絶縁膜（ボトムゲート絶縁膜）１２を介して形成されたボトムゲート電極Ｔｒ１３ｂｇ（ボトムゲート端子ＢＧ；第２のゲート電極）と、を有して構成されている。
【００４９】
また、ダブルゲート型トランジスタＴｒ１３の第２の素子構造の例は、例えば図３（ｂ）に示すように、上述した第１の素子構造（図３（ａ））に加え、半導体層ＳＭＣ上にブロック絶縁膜（エッチングストッパ膜）ＢＬが設けられ、半導体層ＳＭＣの上方（図面上方）に該ブロック絶縁膜ＢＬ及び絶縁膜１３を介してトップゲート電極Ｔｒ１３ｔｇ（後述する画素電極１４と一体的に形成される）が形成されている。ここで、ブロック絶縁膜ＢＬは、半導体層ＳＭＣ上に設けられるソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄをパターニング形成する際のエッチング工程において、エッチングストッパとしての機能を有するとともに、当該エッチングによる半導体層ＳＭＣへのダメージを防止するための機能を有するものである。
【００５０】
このような構成を有するダブルゲート型トランジスタＴｒ１３は、図３（ａ）、（ｂ）に示すように、ガラス基板等の絶縁性基板１１上に形成されている。また、少なくとも該ダブルゲート型トランジスタＴｒ１３のトップゲート電極Ｔｒ１３ｔｇ上には絶縁膜１５が被覆形成されている。
【００５１】
そして、本発明においては、このような構成を有するダブルゲート型トランジスタＴｒ１３において、例えば、トップゲート電極Ｔｒ１３ｔｇ（画素電極１４）とソース電極Ｔｒ１３ｓが電気的に接続（短絡）され、同電位になるように構成されている。詳しくは後述するが、この場合、例えば、図３（ａ）、（ｂ）に示した素子構造において、トップゲート絶縁膜となる絶縁膜１３に形成されたコンタクトホールを介して、上層側のトップゲート電極Ｔｒ１３ｔｇ（画素電極１４）と下層側のソース電極Ｔｒ１３ｓとが電気的に接続された構成を適用することができる。
【００５２】
また、トランジスタＴｒ１１、Ｔｒ１２は、周知の電界効果型のトランジスタ（薄膜トランジスタ）を適用することができる。また、キャパシタＣｓは、ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間に形成される寄生容量であってもよいし、該寄生容量に加えて接点Ｎ１１及び接点Ｎ１２間にさらに容量素子を並列に接続したものであってもよい。
【００５３】
なお、本実施形態に係る画素駆動回路ＤＣに適用されるトランジスタＴｒ１１〜Ｔｒ１３については、特に限定するものではないが、以下の説明においては、いずれのトランジスタもｎチャネル型の半導体層をチャネル領域として備えたトランジスタ構造を適用した場合について説明する。
【００５４】
次いで、上述したような回路構成を有する表示画素（画素駆動回路及び発光素子）の具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。
図４は、本実施形態に係る表示装置（表示パネル）に適用可能な表示画素の一例を示す平面レイアウト図であり、図５は、図４に示した平面レイアウトを有する表示画素におけるＡ−Ａ断面を示す概略断面図である。なお、図４においては、表示画素ＥＭ（画素駆動回路）の素子構造を明確にするために、画素駆動回路の各トランジスタ及び配線層等が形成された層を中心に示す。
【００５５】
表示画素ＥＭは、例えば図４に示すように、絶縁性基板１１の一面側に設定された表示画素の形成領域（画素形成領域）Ｒpxにおいて、上方及び下方の縁辺領域のＸ方向（図４の左右方向；図１における行方向に対応する）に延在するように走査ラインＳＬ及び電源電圧ラインＶＬが各々配設されるとともに、これらに直交するように、上記画素形成領域Ｒpxの左方の縁辺領域のＹ方向（図４の上下方向：図１における列方向に対応する）に延在するようにデータラインＤＬ及びが配設されている。また、図２に示したトランジスタＴｒ１１及びトランジスタＴｒ１２は、データラインＤＬに沿ってＹ方向に延在するように配置され、トランジスタＴｒ１３は、画素形成領域Ｒpxの右方の縁辺領域のＹ方向に延在するように配置されている。
【００５６】
ここで、上述したように、トランジスタＴｒ１１、Ｔｒ１２は、周知の電界効果型トランジスタ構造を有し、図５においてはトランジスタＴｒ１２のみを示すが、各々、ガラス基板等の透明な絶縁性基板１１上に形成されたゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと、ゲート絶縁膜１２を介して各ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域に形成された半導体層ＳＭＣと、該半導体層ＳＭＣの両端部に延在するように形成されたソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと、を有している。
【００５７】
また、トランジスタＴｒ１３は、図３（ａ）、（ｂ）に示したような素子構造を有し、図５に示すように、絶縁性基板１１上に形成されたボトムゲート電極Ｔｒ１３ｂｇと、ゲート絶縁膜１２を介してボトムゲート電極Ｔｒ１３ｂｇに対応する領域に形成された半導体層ＳＭＣと、該半導体層ＳＭＣの両端部に延在するように形成されたソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄと、絶縁膜１３を介して半導体層ＳＭＣに対応する領域に形成されたトップゲート電極Ｔｒ１３ｔｇと、を有している。
【００５８】
なお、図５においては図示を簡略化して示したが、各トランジスタＴｒ１１、Ｔｒ１２及びダブルゲート型トランジスタＴｒ１３のソース電極とドレイン電極が対向する半導体層ＳＭＣ上には当該半導体層ＳＭＣへのエッチングダメージを防止するための酸化シリコン又は窒化シリコン等のブロッキング層が形成され、また、ソース電極とドレイン電極が接触する半導体層ＳＭＣ上には、当該半導体層ＳＭＣとソース電極及びドレイン電極とのオーミック接続を実現するための不純物層が形成されているものであってもよい（ダブルゲート型トランジスタＴｒ１３においては、図３（ｂ）に示した素子構造に対応する）。
【００５９】
ここで、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、及び、ダブルゲート型トランジスタＴｒ１３のボトムゲート電極Ｔｒ１３ｂｇ、並びに、データラインＤＬは、いずれも同一のゲートメタル層をパターニングすることによって形成されている。また、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、ダブルゲート型トランジスタＴｒ１３のソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄ、並びに、走査ラインＳＬ、電源電圧ラインＶＬは、いずれも同一のソース、ドレインメタル層をパターニングすることによって形成されている。また、ダブルゲート型トランジスタＴｒ１３のトップゲート電極Ｔｒ１３ｔｇ及び後述する有機ＥＬ素子ＯＬＥＤの画素電極（例えばアノード電極）１４は、同一の電極材料により一体的に形成されている。さらに、図４、図５に示すように、電源電圧ラインＶＬは、ダブルゲート型トランジスタＴｒ１３のドレイン電極Ｔｒ１３ｄと一体的に形成され、走査ラインＳＬ及び電源電圧ラインＶＬは、データラインＤＬよりも上層側に設けられている。
【００６０】
そして、図２に示した画素駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ１１は、例えば図４、図５に示すように、ゲート電極Ｔｒ１１ｇがゲート絶縁膜１２に設けられたコンタクトホールＨＬＡを介して走査ラインＳＬに接続され、同ソース電極Ｔｒ１１ｓがゲート絶縁膜１２に設けられたコンタクトホールＨＬＢを介してキャパシタＣｓの一端側（接点Ｎ１１側）の電極ＥＣＡに接続され、同ドレイン電極Ｔｒ１１ｄが電源電圧ラインＶＬと一体的に形成されている。
【００６１】
また、トランジスタＴｒ１２は、例えば図４、図５に示すように、ゲート電極Ｔｒ１２ｇがゲート絶縁膜１２に設けられたコンタクトホールＨＬＡを介して走査ラインＳＬに接続され、同ソース電極Ｔｒ１２ｓがキャパシタＣｓの他端側（接点Ｎ１２側）の電極ＥＣＢと一体的に形成され、同ドレイン電極Ｔｒ１２ｄがゲート絶縁膜１２に設けられたコンタクトホールＨＬＣを介してデータラインＤＬに接続されている。
【００６２】
ダブルゲート型トランジスタＴｒ１３は、例えば図４、図５に示すように、ボトムゲート電極Ｔｒ１３ｂｇがキャパシタＣｓの一端側（接点Ｎ１１側）の電極ＥＣＡと一体的に形成され、同ソース電極Ｔｒ１３ｓがキャパシタＣｓの他端側（接点Ｎ１２側）の電極ＥＣＢと一体的に形成され、同ドレイン電極Ｔｒ１３ｄが電源電圧ラインＶＬと一体的に形成され、トップゲート電極Ｔｒ１３ｔｇが有機ＥＬ素子ＯＬＥＤの画素電極１４と一体的に形成されるとともに、絶縁膜１３に設けられたコンタクトホールＨＬＤを介して上記ソース電極Ｔｒ１３ｓに接続されている。
【００６３】
また、キャパシタＣｓは、ダブルゲート型トランジスタＴｒ１３のボトムゲート電極Ｔｒ１３ｂｇと一体的に形成されるとともに、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓに接続された一端側の電極ＥＣＡと、ダブルゲート型トランジスタＴｒ１３のソース電極Ｔｒ１３ｓ及びトランジスタＴｒ１２のソース電極Ｔｒ１２ｓと一体的に形成された他端側の電極ＥＣＢと、がゲート絶縁膜１２を介して対向するように延在して形成されている。
【００６４】
そして、画素形成領域Ｒpxのうち、有機ＥＬ素子ＯＬＥＤの形成領域には、上述したダブルゲート型トランジスタＴｒ１３のトップゲート電極Ｔｒ１３ｔｇと一体的に形成された画素電極（例えばアノード電極）１４、正孔輸送層１６ａ（電荷輸送層）及び電子輸送性発光層１６ｂ（電荷輸送層）からなる有機ＥＬ層（発光層）１６、及び、対向電極（例えばカソード電極）１７を順次積層した有機ＥＬ素子ＯＬＥＤが設けられ、一方、有機ＥＬ素子ＯＬＥＤの形成領域以外の領域には、上述したトランジスタＴｒ、Ｔｒ１２及びダブルゲート型トランジスタＴｒ１３、走査ラインＳＬ、電源電圧ラインＶＬ、データラインＤＬ上に層間絶縁膜１５が被覆形成され、当該層間絶縁膜１５上に、上記対向電極１７が延在するように形成されている。
【００６５】
すなわち、対向電極１７は、絶縁性基板１１上に２次元配列された複数の表示画素ＥＭ（各画素電極１４）に対して共通に対向するように単一の平面電極（べた電極）により形成されている。そして、上記画素駆動回路ＤＣ、有機ＥＬ素子ＯＬＥＤが形成された絶縁性基板１１の全域には、例えば図５に示すように、絶縁性の封止層１８が被覆形成されている。
【００６６】
ここで、表示パネル１１０（表示画素ＥＭ）がボトムエミッション構造の場合、画素電極１４が例えば錫ドープ酸化インジウム（Indium Thin Oxide；ＩＴＯ）や亜鉛ドープ酸化インジウム（Indium Zinc Oxide；ＩＺＯ）等の透明な（光透過特性を有する）電極材料により形成され、対向電極１７が例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）、パラジウム銀（ＡｇＰｄ）系の合金等の光反射特性を有する電極材料により形成されることにより、有機ＥＬ層１６において発光した光が絶縁性基板１１を介して視野側である絶縁性基板１１の他面側（図５の図面下方）に出射され、一方、表示パネル１１０（表示画素ＥＭ）がトップエミッション構造の場合、画素電極１４が光反射特性を有し、対向電極１７が光透過特性を有する電極材料により形成されることにより、有機ＥＬ層１６において発光した光が封止層１８を介して絶縁性基板１１の一面側（図５の図面上方）に出射される。
【００６７】
なお、表示パネル１１０に配列される発光素子として、高分子系の有機材料を塗布して形成される有機ＥＬ層を備えた有機ＥＬ素子を適用した場合においては、上述した有機ＥＬ素子ＯＬＥＤの形成領域（すなわち、有機ＥＬ層１６となる正孔輸送層１６ａ及び電子輸送性発光層１６ｂを塗布形成する領域）を画定するために、有機ＥＬ素子ＯＬＥＤの形成領域間の各配線層やトランジスタ上に形成される層間絶縁膜１５を、絶縁性基板１１表面から突出するように隔壁状又はバンク状に形成するものであってもよい。
【００６８】
図６は、本実施形態に係る画素駆動回路を適用した表示画素の基本動作を示すタイミングチャ−トであり、図７は、本実施形態に係る画素駆動回路の動作状態を示す概念図である。ここで、図６においては、表示パネル１１０のｉ行ｊ列、及び、（ｉ＋１）行ｊ列（ｉは１≦ｉ≦ｎとなる正の整数、ｊは１≦ｊ≦ｍとなる正の整数）の表示画素ＥＭにおける駆動制御動作を示す。
【００６９】
このような構成を有する画素駆動回路ＤＣにおける発光素子（有機ＥＬ素子ＯＬＥＤ）の発光駆動制御（駆動制御方法）は、例えば、図６に示すように、一走査期間Ｔscを１サイクルとして、該一走査期間Ｔsc内に、走査ラインＳＬに接続された表示画素ＥＭを選択して表示データに応じた階調電流Ｉpixを流して、表示データに応じた電圧成分を保持させる書込動作期間（選択期間）Ｔseと、該書込動作期間Ｔseに保持された電圧成分に基づいて、上記表示データに応じた発光駆動電流を生成して有機ＥＬ素子ＯＬＥＤに供給し、所定の輝度階調で発光動作させる発光動作期間（非選択期間）Ｔnseと、を含むように設定することにより実行される（Ｔsc≧Ｔse＋Ｔnse）。ここで、各行の走査ラインＳＬごとに設定される書込動作期間Ｔseは、相互に時間的な重なりが生じないように設定される。
【００７０】
（書込動作期間）
表示画素ＥＭの書込動作期間Ｔseにおいては、図６に示すように、まず、走査ドライバ１２０から特定の走査ライン（例えば、ｉ行目の走査ライン）ＳＬに対して、ハイレベルの走査信号Ｖselが印加されて当該行の表示画素ＥＭが選択状態に設定されるとともに、電源ドライバ１３０から当該行の表示画素ＥＭの電源電圧ラインＶＬに対して、ローレベルの電源電圧Ｖsc（＝Ｖscw）が印加される。また、このタイミングに同期して、データドライバ１４０により当該行の各表示画素ＥＭに対応する表示データに基づいた電流値を有する階調電流Ｉpixを各データラインＤＬから引き込む。
【００７１】
これにより、画素駆動回路ＤＣを構成するトランジスタＴｒ１１、Ｔｒ１２がオン動作して、ローレベルの電源電圧Ｖscが接点Ｎ１１（すなわち、ダブルゲート型トランジスタＴｒ１３のボトムゲート端子ＢＧ及びキャパシタＣｓの一端側）に印加されるとともに、データドライバ１４０によりデータラインＤＬ側から階調電流Ｉpixを引き込む動作が行われることにより、ローレベルの電源電圧Ｖscよりも低電位の電圧レベルが接点Ｎ１２（すなわち、ダブルゲート型トランジスタＴｒ１３のソース端子Ｓ、及び、キャパシタＣｓの他端）に印加される。
【００７２】
このように、接点Ｎ１１及びＮ１２間（ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間）に電位差が生じることにより、ダブルゲート型トランジスタＴｒ１３がオン動作して、図７（ａ）に示すように、電源電圧ラインＶＬからダブルゲート型トランジスタＴｒ１３、接点Ｎ１２、トランジスタＴｒ１２、データラインＤＬを介して、データドライバ１４０に、階調電流Ｉpixの電流値に対応した書込電流（指定電流）Ｉａが流れる。
【００７３】
このとき、キャパシタＣｓには、接点Ｎ１１及びＮ１２間（ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。また、電源電圧ラインＶＬには、接地電位以下の電圧レベルを有するローレベルの電源電圧Ｖsc（＝Ｖscw）が印加され、さらに、書込電流ＩａがデータラインＤＬ方向に流れるように制御されることから、有機ＥＬ素子ＯＬＥＤのアノード端子（接点Ｎ１２）に印加される電位はカソード端子の電位（接地電位ＧＮＤ）よりも低くなり、有機ＥＬ素子ＯＬＥＤに逆バイアス電圧が印加されることになるため、有機ＥＬ素子ＯＬＥＤには発光駆動電流が流れず、発光動作は行われない。
【００７４】
（発光動作期間）
次いで、書込動作期間Ｔse終了後の発光動作期間Ｔnseにおいては、図６に示すように、走査ドライバ１２０から上記書込動作が行われた走査ラインＳＬに対して、ローレベルの走査信号Ｖselが印加されて表示画素ＥＭが非選択状態に設定されるとともに、当該行の表示画素ＥＭの電源電圧ラインＶＬに対して、ハイレベルの電源電圧Ｖsc（＝Ｖsce）が印加される。また、このタイミングに同期して、データドライバ１４０による階調電流Ｉpixの引き込み動作が停止される。
【００７５】
これにより、画素駆動回路ＤＣを構成するトランジスタＴｒ１１及びＴｒ１２がオフ動作して、接点Ｎ１１（すなわち、ダブルゲート型トランジスタＴｒ１３のボトムゲート端子ＢＧ及びキャパシタＣｓの一端側）への電源電圧Ｖscの印加が遮断されるとともに、接点Ｎ１２（すなわち、ダブルゲート型トランジスタＴｒ１３のソース端子Ｓ及びキャパシタＣｓの他端側）へのデータドライバ１４０による階調電流Ｉpixの引き込み動作に起因する電圧レベルの印加が遮断されるので、キャパシタＣｓは、上述した書込動作期間において蓄積された電荷を保持する。
【００７６】
このように、キャパシタＣｓが書込動作時の充電電圧を保持することにより、接点Ｎ１１及びＮ１２間（ダブルゲート型トランジスタＴｒ１３のボトムゲート−ソース間）の電位差が保持されることになり、ダブルゲート型トランジスタＴｒ１３はオン状態を維持する。また、電源電圧ラインＶＬには、接地電位よりも高い電圧レベルを有するハイレベルの電源電圧Ｖsc（＝Ｖsce）が印加されるので、有機ＥＬ素子ＯＬＥＤのアノード端子（接点Ｎ１２）に印加される電位はカソード端子の電位（接地電位）よりも高くなる。
【００７７】
したがって、図７（ｂ）に示すように、電源電圧ラインＶＬからダブルゲート型トランジスタＴｒ１３、接点Ｎ１２を介して、有機ＥＬ素子ＯＬＥＤに順バイアス方向に所定の発光駆動電流（出力電流）Ｉｂが流れ、有機ＥＬ素子ＯＬＥＤが発光する。ここで、キャパシタＣｓにより蓄積された電荷に基づく電位差（充電電圧）は、ダブルゲート型トランジスタＴｒ１３において階調電流Ｉpixに対応した書込電流Ｉａを流す場合の電位差に相当するので、有機ＥＬ素子ＯＬＥＤに供給される発光駆動電流Ｉｂは、上記書込電流Ｉａと同等の電流値を有することになる。これにより、書込動作期間Ｔse後の非選択期間Ｔnseにおいては、書込動作期間Ｔseに書き込まれた表示データ（階調電流Ｉpix）に対応する電圧成分に基づいて、ダブルゲート型トランジスタＴｒ１３を介して、発光駆動電流Ｉｂが継続的に供給されることになり、有機ＥＬ素子ＯＬＥＤは表示データに対応する輝度階調で発光する動作を継続する。
そして、上述した一連の動作を、（ｉ＋１）行目以降の表示パネル１１０の全ての行（走査ラインＳＬ）について順次繰り返し実行することにより、表示パネル一画面分の表示データが書き込まれて、所定の輝度階調で発光動作し、所望の画像情報が表示される。
【００７８】
ここで、本実施形態に係る画素駆動回路ＤＣにおいては、トランジスタＴｒ２１、Ｔｒ２２及びダブルゲート型トランジスタＴｒ１３の半導体層（チャネル層）がいずれもｎチャネル型により形成されている場合について示したが、この場合、半導体層としてアモルファスシリコンを適用し、すでに確立されたアモルファスシリコン製造技術を適用して、素子特性（電子移動度等）の安定した画素駆動回路を比較的安価に製造することができる。
【００７９】
また、本実施形態に係る画素駆動回路ＤＣにおいては、上述したように（図６参照）、電源電圧ラインＶＬに所定の電圧値を有する電源電圧Ｖscを印加する必要があり、そのための構成として、図１に示したように、電源ドライバ１３０を備えた構成を示したが、これに限定されるものではなく、例えば、電源電圧Ｖscが走査信号Ｖselに同期するタイミングで電源電圧ラインＶＬに印加されることから、走査ドライバ１２０において、走査信号Ｖsel（又は、走査信号を生成するためのシフト信号）を反転処理し、所定の電圧レベルに増幅して、電源電圧Ｖscとして各電源電圧ラインＶＬに印加するようにした構成を有するものであってもよい。
【００８０】
なお、上述した表示画素ＥＭにおいては、電流指定型の階調制御方式に対応した画素駆動回路の一例として、同一のチャネル極性を有する３個のトランジスタを備え、表示画素ＥＭ（画素駆動回路ＤＣ）からデータラインＤＬを介してデータドライバ１４０方向に表示データに応じた階調電流Ｉpixを引き込む形態の回路構成を示したが、本発明はこれに限定されるものではなく、例えば４個のトランジスタを備えた回路構成を有するものであってもよいし、さらには、データドライバからデータラインを介して表示画素（画素駆動回路）方向に階調電流を流し込む形態の回路構成を有するものであってもよい。
【００８１】
また、上述した表示画素ＥＭにおいては、電流制御型の発光素子として、有機ＥＬ素子を適用した構成を示したが、これに限定されるものではなく、画素駆動回路から供給される発光駆動電流の電流値に応じて所定の輝度階調で発光動作する発光素子であれば、例えば、発光ダイオードやその他の発光素子を適用するものであってもよい。
【００８２】
＜本発明における効果の検証＞
次に、本実施形態に係る表示画素（画素駆動回路）及び該表示画素を２次元配列した表示パネルを備えた画像表示装置の効果について具体的に説明する。
まず、上述した回路構成を有する画素駆動回路における容量成分（保持容量及び寄生容量）の接続状態について詳しく検討する。
【００８３】
図８は、同一の素子構造を有するトランジスタを適用した画素駆動回路（比較対象）における容量成分の接続状態を示す概念図である。ここで、図８においては、図２に示した本発明に係る画素駆動回路ＤＣと同等の回路構成において、発光駆動用のスイッチング素子であるダブルゲート型トランジスタＴｒ１３に替えて、トランジスタＴｒ１１、Ｔｒ１２と同様の電界効果型のトランジスタを適用した場合の画素駆動回路ＤＣｘを示し、本発明に対する比較対象として説明する。なお、図８に示した画素駆動回路においては、図２に対応する回路構成については、同等の符号を付して説明を簡略化する。
【００８４】
まず、発光駆動用のスイッチング素子として、図２に示した画素駆動回路ＤＣにおけるダブルゲート型トランジスタＴｒ１３に替えて、トランジスタＴｒ１１、Ｔｒ１２と同様に、周知の電界効果型のトランジスタＴｒ２３を適用した場合の回路構成を図８（ａ）に示す。ここで、電界効果型のトランジスタＴｒ２１〜Ｔｒ２３は、ゲート電極とソース電極、及び、ゲート電極とドレイン電極がいずれもゲート絶縁膜を介して対向するように形成されているため、ゲート−ソース間、及び、ゲート−ドレイン間にそれぞれ寄生容量が生じる。
【００８５】
そのため、図８（ａ）に示した回路構成を有する表示画素ＥＭｘ（画素駆動回路ＤＣｘ）においては、図８（ｂ）に示すように、トランジスタＴｒ２１には、走査ラインＳＬに接続されたゲート電極と接点Ｎ２１に接続されたソース電極との間に寄生容量Ｃgs1が形成され、該ゲート電極と電源電圧ラインＶＬに接続されたドレイン電極との間に寄生容量Ｃgd1が形成される。また、トランジスタＴｒ２２においては、走査ラインＳＬに接続されたゲート電極と接点Ｎ２２に接続されたソース電極との間に寄生容量Ｃgs2が形成され、該ゲート電極とデータラインＤＬに接続されたドレイン電極との間に寄生容量Ｃgd2が形成される。また、トランジスタＴｒ２３においては、接点Ｎ２１に接続されたゲート電極と接点Ｎ２２に接続されたソース電極との間に寄生容量Ｃgs3が形成され、該ゲート電極と電源電圧ラインＶＬに接続されたドレイン電極との間に寄生容量Ｃgd3が形成される。
【００８６】
また、有機ＥＬ素子ＯＬＥＤは、ダイオード接合構造を有しているので、アノード電極とカソード電極との間に、接合容量に起因する寄生容量Ｃoledが形成され、また、データラインＤＬと走査ラインＳＬ間、データラインＤＬと電源電圧ラインＶＬ間にも配線容量（寄生容量）Ｃd-s、Ｃd-vが形成される。また、接点Ｎ２１とＮ２２との間には、保持容量としてのキャパシタＣｘが接続されている。
【００８７】
そして、このような各種の容量成分が表示画素ＥＭｘ（画素駆動回路ＤＣｘ）の駆動制御動作（上述した画素駆動回路ＤＣと同等の駆動制御動作）に及ぼす影響は、概ね、次のように説明することができる。
上述した画素駆動回路ＤＣの駆動制御方法として図６のタイミングチャートに示したように、図８（ａ）、（ｂ）に示した表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を選択状態から非選択状態に切り替えた場合の走査信号Ｖselの電圧の差ΔＶselは、次の（１）式により表される。
【００８８】
ΔＶsel＝Ｖsel(L)−Ｖsel(H) ・・・（１）
ここで、Ｖsel(L)は選択状態解除直後（非選択状態）における走査信号Ｖselの電圧値であり、Ｖsel(H)は選択状態解除直前（選択状態）における走査信号Ｖselの電圧値である。
この電位変動に伴って各寄生容量、保持容量間に変位電流が流れるが、選択状態と非選択状態とでキャパシタＣｘに蓄積された電荷が保持され、各接点Ｎ２１、Ｎ２２に流れ込む変位電流の和は０であることから、次の（２）、（３）式が得られる。
【００８９】
【数１】
【００９０】
ここで、ΔＶn21、ΔＶn22は各々接点Ｎ２１、Ｎ２２における電位変化であり、ΔＶscは表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を選択状態から非選択状態に切り替えた場合の電源電圧Ｖscの差である。なお、電位変動が瞬時にではなく緩やかに生じる場合には変位電流の他に、コンダクタンスに起因する電流も流れることになるが、ここでは上記の電位変動が瞬時に生じるものとする。
次いで、上記（２）、（３）式において、接点Ｎ２１、Ｎ２２における電位変化ΔＶn21、ΔＶn22について解いて、（４）式に示すように、差分Δ（Ｖn21−Ｖn22）＝ΔＶn21−ΔＶn22を求める。
【００９１】
【数２】
【００９２】
ここで、（４）式で差分ΔＶn21−ΔＶn22として表される電位変動は、トランジスタＴｒ２３におけるゲート電圧（ゲート−ソース間電圧）の変動ΔＶgs-T3に相当し、当該トランジスタＴｒ２３のドレイン−ソース間に流れる電流変動に対応している。
このように、表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を選択状態と非選択状態との間で切換制御することにより、発光駆動用のスイッチング素子であるトランジスタＴｒ２３のゲート電極に印加されるゲート電圧（ゲート−ソース間電圧）Ｖgsが変化する。
【００９３】
一方、図８（ａ）に示した画素駆動回路ＤＣｘにおいては、トランジスタＴｒ２３の電流路（ソース−ドレイン）が接点Ｎ２２を介して有機ＥＬ素子ＯＬＥＤのアノード電極に接続され、これらのトランジスタＴｒ２３と有機ＥＬ素子ＯＬＥＤからなる直列回路が電源電圧ライン（電源電圧Ｖsc）と接地電位ＧＮＤ）との間に接続されている。ここで、図６に示したような駆動制御動作を実行した場合、走査信号Ｖselの切換タイミングに同期して電源電圧Ｖscが変化するため、トランジスタＴｒ２３の電流路の両端（ドレイン−ソース間）に印加される電圧Ｖdsが変化することになる。
【００９４】
そのため、当該表示画素ＥＭｘ（画素駆動回路ＤＣｘ）への書込電流（指定電流）に対する発光駆動電流（出力電流）に差異が生じ、表示データに応じた適切な輝度階調で発光素子を発光動作させることができず、コントラストの低下等を生じて表示画質の劣化を招くという問題を有していた。
【００９５】
ここで、発光駆動用のスイッチング素子であるトランジスタＴｒ２３の動作特性について詳しく検証する。
図９は、比較対象として示した画素駆動回路に適用される発光駆動用トランジスタの動作特性を示す図である。ここで、図９（ａ）に示した電界効果型トランジスタの断面構造においては、図３、図５に対応する構成については、同等の符号を付して示す。また、図９（ｂ）は、表１に示したようなパラメータ（絶縁膜の比誘電率と膜厚、及び、素子寸法）を有するトランジスタを適用した場合の動作特性（電圧−電流特性）を示すものである。
【００９６】
【表１】
【００９７】
すなわち、図９（ａ）に示すような素子構造を有する電界効果型のトランジスタＴｒ２３において、表１に示すように、絶縁性基板１１に形成されたゲート電極Ｔｒ２３ｇ上に形成されたゲート絶縁膜１２（ＬＹＲ１）は、比誘電率ε＝７．５、膜厚ｄ１＝２５０ｎｍ（２５００Å）に設定され、ゲート絶縁膜１２上に形成されたアモルファスシリコンからなる半導体層ＳＭＣ（ＬＹＲ２）は、比誘電率ε＝１２、膜厚ｄ２＝５０ｎｍ（５００Å）に設定され、半導体層ＳＭＣ上に形成されたブロック絶縁膜ＢＬ（ＬＹＲ３）は、比誘電率ε＝７．５、膜厚ｄ３＝１７０ｎｍ（１７００Å）に設定され、ブロック絶縁膜ＢＬ上に形成された絶縁膜１３（ＬＹＲ４）は、比誘電率ε＝７．５、膜厚ｄ４＝２００ｎｍ（２０００Å）に設定されている。
【００９８】
また、電界効果型のトランジスタＴｒ２３において、図９（ａ）の左右方向（ソース−ドレイン間方向）におけるブロック絶縁膜ＢＬと半導体層ＳＭＣとの重なり長さに相当するチャネル長Ｌは７μｍに設定され、図９（ａ）の紙面に垂直方向（ソース、ドレインに並行する方向）におけるブロック絶縁膜ＢＬと半導体層ＳＭＣとの重なり長さに相当するチャネル幅Ｗは６００μｍに設定され、図９（ａ）の左右方向（ソース−ドレイン間方向）におけるソース電極Ｔｒ２３ｓとチャネル領域の重なり長さＸｓ、及び、ドレイン電極Ｔｒ２３ｄとチャネル領域の重なり長さＸｄはいずれも２μｍに設定されている。
【００９９】
このようなトランジスタＴｒ２３におけるドレイン・ソース間電圧Ｖdsとドレイン・ソース間電流Ｉdsの関係（電圧−電流特性）は、図９（ｂ）中、実線で示した特性線ＳＰｘ、ＳＰｙのように、ドレイン・ソース間電圧Ｖdsの低い領域では、ドレイン・ソース間電圧Ｖdsの増加に伴ってドレイン・ソース間電流Ｉdsが急峻に増加する傾向を示し、ドレイン・ソース間電圧Ｖdsの高い領域では、ドレイン・ソース間電圧Ｖdsの増加に伴ってドレイン・ソース間電流Ｉdsが徐々に収束する飽和傾向を示す。
【０１００】
また、図９（ｂ）中、一点鎖線で示した特性線ＳＰｗは、表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を選択状態に設定して（つまり、トランジスタＴｒ２１をオン動作して、トランジスタＴｒ２３のゲート−ドレイン間を接続した状態に設定して）、表示データに応じた指定電流を引き抜く書込動作時におけるドレイン・ソース間電圧Ｖdsとドレイン・ソース間電流Ｉdsの関係を示す特性線であり、ドレイン・ソース間電圧Ｖdsの増加に伴い、ドレイン・ソース間電流Ｉdsが非線形的に増加する。
【０１０１】
ここで、図９（ｂ）に示した特性線ＳＰｘは、表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を選択状態に設定し、表示データに応じた階調電流を引き抜いて書込動作を実行する際の、トランジスタＴｒ２３の動作特性（ゲート電圧Ｖｇ＝８．１Ｖにおけるドレイン・ソース間電圧Ｖdsに対するドレイン・ソース間電流Ｉds）を示し、特性線ＳＰｙは、表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を非選択状態に設定した際の、トランジスタＴｒ２３の動作特性（ゲート電圧Ｖｇ＝８．６Ｖにおけるドレイン・ソース間電圧Ｖdsに対するドレイン・ソース間電流Ｉds）を示している。
【０１０２】
そして、表示画素ＥＭｘ（画素駆動回路ＤＣｘ）を選択状態から非選択状態に切換制御した場合、上述したように、トランジスタＴｒ２３に印加されるゲート電圧（ゲート−ソース間電圧）Ｖgs、及び、トランジスタＴｒ２３の電流路の両端（ドレイン−ソース間）に印加される電圧Ｖdsが変化することになるため、図９（ｂ）に示すように、表示画素ＥＭｘ（画素駆動回路ＤＣｘ）への書込電流（階調電流）として、例えば３μＡ（３．０Ｅ−０６Ａ）の電流値を指定した場合（図中、特性線ＳＰｘ上に白丸で表記）であっても、表１に示したパラメータを有するトランジスタＴｒ２３においては、上記ゲート電圧Ｖｇに０．５Ｖの電圧変化（８．６−８．１Ｖ）が発生する。
【０１０３】
これにより、トランジスタＴｒ２３の動作特性が変化して（特性線ＳＰｘ→ＳＰｙ）、５．１μＡの電流値（図中、特性線ＳＰｙ上に黒丸で表記）を有する発光駆動電流（出力電流）が有機ＥＬ素子ＯＬＥＤに供給されることになり、書込電流に対する発光駆動電流に差異が生じて、表示データに応じた適切な輝度階調で発光素子を発光動作させることができなかった。
【０１０４】
そこで、本発明においては、図２〜図５に示したように、発光駆動用のスイッチング素子としてダブルゲート型トランジスタＴｒ１３を適用し、半導体層ＳＭＣの上方及び下方に設けられた一対のゲート電極（トップゲート電極、ボトムゲート電極）のうち、いずれか一方に選択制御に基づく制御電圧（ゲート電圧）を印加し、また、他方のゲート電極を有機ＥＬ素子ＯＬＥＤに接続された接点Ｎ１２又は該ダブルゲート型トランジスタＴｒ１３のソース電極に接続した回路構成を有していることにより、表示画素ＥＭ（画素駆動回路ＤＣ）の駆動制御動作に起因する電圧変化が、ダブルゲート型トランジスタＴｒ１３のゲート電圧に及ぼす影響を抑制するようにしている。
【０１０５】
図１０は、本実施形態に係る画素駆動回路に適用される発光駆動用トランジスタの動作特性を示す図である。ここで、図１０（ａ）に示した電界効果型トランジスタの断面構造においては、図３、図５に対応する構成については、同等の符号を付して示す。また、図１０（ｂ）は、表２に示したようなパラメータ（絶縁膜の比誘電率と膜厚、及び、素子寸法）を有するトランジスタを適用した場合の動作特性（電圧−電流特性）を示すものである。
【０１０６】
【表２】
【０１０７】
すなわち、図１０（ａ）に示すような素子構造を有するダブルゲート型トランジスタＴｒ１３において、表２に示すように、絶縁性基板１１に形成されたボトムゲート電極Ｔｒ１３ｂｇ上に形成されたゲート絶縁膜（ボトムゲート絶縁膜）１２（ＬＹＲ１）は、比誘電率ε＝７．５、膜厚ｄ１＝２５０ｎｍ（２５００Å）に設定され、ゲート絶縁膜１２上に形成されたアモルファスシリコンからなる半導体層ＳＭＣ（ＬＹＲ２）は、比誘電率ε＝１２、膜厚ｄ２＝５０ｎｍ（５００Å）に設定され、半導体層ＳＭＣ上に形成されたブロック絶縁膜ＢＬ（ＬＹＲ３）は、比誘電率ε＝７．５、膜厚ｄ３＝１７０ｎｍ（１７００Å）に設定され、ブロック絶縁膜ＢＬ上に形成された絶縁膜１３（ＬＹＲ４）は、比誘電率ε＝７．５、膜厚ｄ４＝２００ｎｍ（２０００Å）に設定されている。
【０１０８】
なお、ダブルゲート型トランジスタＴｒ１３におけるチャネル長Ｌ、チャネル幅Ｗ、及び、ソース電極Ｔｒ１３ｓとチャネル領域の重なり長さＸｓ、及び、ドレイン電極Ｔｒ１３ｄとチャネル領域の重なり長さＸｄは、表２に示すように、上述した比較対象となるトランジスタＴｒ２３と同一の寸法（表１参照）になるように設定されている。
【０１０９】
このようなダブルゲート型トランジスタＴｒ１３におけるドレイン・ソース間電圧Ｖdsとドレイン・ソース間電流Ｉdsの関係（電圧−電流特性）は、上述した比較対象における場合と同様に、図１０（ｂ）中、実線で示した特性線ＳＰａ、ＳＰｂのように、ドレイン・ソース間電圧Ｖdsの低い領域では、ドレイン・ソース間電圧Ｖdsの増加に伴ってドレイン・ソース間電流Ｉdsが急峻に増加する傾向を示し、ドレイン・ソース間電圧Ｖdsの高い領域では、ドレイン・ソース間電圧Ｖdsの増加に伴ってドレイン・ソース間電流Ｉdsが徐々に収束する飽和傾向を示す。特に、飽和領域においては、図９（ｂ）に示した比較対象における場合に比較して、ドレイン・ソース間電圧Ｖdsに対するドレイン・ソース間電流Ｉdsの増加量が小さく抑制される。
【０１１０】
ここで、図１０（ｂ）に示した特性線ＳＰａは、表示画素ＥＭ（画素駆動回路ＤＣ）を選択状態に設定し、表示データに応じた階調電流を引き抜いて書込動作を実行する際の、ダブルゲート型トランジスタＴｒ１３の動作特性（ゲート電圧Ｖｇ＝８．３Ｖにおけるドレイン・ソース間電圧Ｖdsに対するドレイン・ソース間電流Ｉds）を示し、特性線ＳＰｂは、表示画素ＥＭ（画素駆動回路ＤＣ）を非選択状態に設定した際の、トランジスタＴｒ２３の動作特性（ゲート電圧Ｖｇ＝８．８Ｖにおけるドレイン・ソース間電圧Ｖdsに対するドレイン・ソース間電流Ｉds）を示している。
【０１１１】
そして、表示画素ＥＭ（画素駆動回路ＤＣ）を選択状態から非選択状態に切換制御した場合、上述したように、ダブルゲート型トランジスタＴｒ１３に印加されるゲート電圧（ゲート−ソース間電圧）Ｖgs、及び、トランジスタＴｒ１３の電流路の両端（ドレイン−ソース間）に印加される電圧Ｖdsが変化することになるが、図１０（ｂ）に示すように、表示画素ＥＭ（画素駆動回路ＤＣ）への書込電流（階調電流）として、例えば３μＡ（３．０Ｅ−０６Ａ）の電流値を指定した場合（図中、特性線ＳＰａ上に白丸で表記）、表２に示したパラメータを有するダブルゲート型トランジスタＴｒ１３を発光駆動用トランジスタに適用した場合おいては、上記ゲート電圧Ｖｇに０．５Ｖの電圧変化（８．８−８．３Ｖ）が発生して、ダブルゲート型トランジスタＴｒ１３における動作特性が変化（特性線ＳＰａ→ＳＰｂ）するものの、４．７μＡの電流値（図中、特性線ＳＰｂ上に黒丸で表記）を有する発光駆動電流が有機ＥＬ素子ＯＬＥＤに供給されて、上述した比較対象よりも小さく抑制される。
【０１１２】
すなわち、発光駆動用のスイッチング手段として、トップゲート電極がソース電極に接続されたダブルゲート型トランジスタを用いた場合、電界効果型トランジスタを用いた場合（比較対象）に比較して、書込電流に対する発光駆動電流の差異が小さく抑制されるので、表示データに比較的対応した輝度階調で発光素子を発光動作させることができる。このようなダブルゲート型トランジスタ特有の効果は、次のように説明することができる。
【０１１３】
図１１は、本実施形態に係る画素駆動回路に適用されるダブルゲート型トランジスタにおける素子構造とチャネル電位との関係を説明するための図である。ここで、図１１（ａ）においては、図示の都合上、断面図のハッチングの一部を省略して示す。
すなわち、例えば図１１（ａ）に示すような薄膜トランジスタ構造（すなわち、ダブルゲート型トランジスタＴｒ１３のトップゲート電極Ｔｒ１３ｔｇを取り除いた素子構造、もしくは、ダブルゲート型トランジスタＴｒ１３において、トップゲート端子Ｔｒ１３ｔｇに独立したゲート電圧を印加していない状態）において、ソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄが半導体層ＳＭＣ上のブロック絶縁膜ＢＬ上に延在することにより、擬似的なトップゲート電極としての役割を果たすことに起因するものと説明することができる。
【０１１４】
具体的には、図１１（ａ）に示した素子構造を有するトランジスタにおいては、半導体層ＳＭＣ上にブロック絶縁膜ＢＬを介してソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄが重なっている領域では、これら電極に印加された電圧により半導体層ＳＭＣにチャネル領域が形成され、ソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄが形成されていない領域に形成される本来のチャネル領域（すなわち、トップゲート電極Ｔｒ１３ｔｇに印加されたゲート電圧により半導体層ＳＭＣに形成されるチャネル領域）に加え、ソース電極Ｔｒ１３ｓ及びドレイン電極Ｔｒ１３ｄに対応する領域にもチャネル領域が形成されることにより、ソース電極Ｔｒ１３ｓからドレイン電極Ｔｒ１３ｄに至る領域の半導体層ＳＭＣにチャネル領域Ｒchが形成される。このとき、チャネル領域Ｒchには、ソース−ドレイン間に印加されるバイアス電圧（ソース電圧及びドレイン電圧）に応じた電位変化が生じる。
【０１１５】
図１１（ｂ）に示すように、ソース−ドレイン間に所定のバイアス電圧が印加され、ソース電極Ｔｒ１３ｓに低電位電圧Ｖsl（例えば０Ｖ）が、また、ドレイン電極Ｔｒ１３ｄに高電位電圧Ｖdhが印加されると、低電位電圧Ｖslが印加されるソース電極Ｔｒ１３ｓ側（ソース電極Ｔｒ１３ｓとブロック絶縁膜ＢＬが重なる領域）ではチャネル電位を下げる方向（負の方向）、すなわち電圧Ｖslに収束（近似）する方向に作用して、オン電流（ドレイン・ソース間電流Ｉds）が抑制され、一方、高電位電圧Ｖdhが印加されるドレイン電極Ｔｒ１３ｄ側（ドレイン電極Ｔｒ１３ｄとブロック絶縁膜ＢＬが重なる領域）ではチャネル電位を上げる方向（正の方向）、すなわち電圧Ｖdhに収束（近似）する方向に作用して、オン電流が増大する。なお、図１１（ｂ）において、細い実線で示した特性線ＳＰｖは、チャネル領域における（チャネル位置に対する）電位変化の理想値を示す。
【０１１６】
これに対し、上述したダブルゲート型トランジスタＴｒ１３においては、トップゲート電極Ｔｒ１３ｔｇがソース電極Ｔｒ１３ｓに接続された構成を有している。これにより、図１１（ｂ）に示した、ソース電極Ｔｒ１３ｓ側での、チャネル電位を下げてオン電流を抑制する効果がトップゲート電極Ｔｒ１３ｔｇによって更に助長され、ドレイン・ソース間電圧Ｖdsに対するドレイン−ソース間電流Ｉdsの増加量が抑制される。
【０１１７】
このことから、画素駆動回路ＤＣの発光駆動用のスイッチング素子として、図３、図５に示したようなダブルゲート型トランジスタを適用し、かつ、当該ダブルゲート型トランジスタのトップゲート電極にソース電極と同一の電位を印加することにより、電圧−電流特性の飽和領域におけるドレイン・ソース間電圧Ｖdsに対するドレイン−ソース間電流（出力電流）Ｉdsの増加量を抑制することができるとともに、ゲート−ソース間電圧（ゲート電圧）Ｖgsの変化に対するドレイン−ソース間電流Ｉdsの増加量を抑制することができる。
【０１１８】
したがって、表示画素ＥＭ（画素駆動回路ＤＣ）の駆動制御動作において、選択状態から非選択状態へ切換制御する際に、発光駆動用のスイッチング素子であるダブルゲート型トランジスタのゲート電極に印加される電圧が変化した場合であっても、発光駆動用のスイッチング素子として周知の電界効果型トランジスタを適用した場合（上述した比較対象）に比較して、上記電圧変化が同じであっても書込電流（指定電流）に対する発光駆動電流（出力電流）の差異が低減されるので、表示データに比較的対応した輝度階調で発光素子を発光動作させることができる。
【０１１９】
また、この場合、図５に示したように、発光駆動用のスイッチング素子となるダブルゲート型トランジスタＴｒ１３のトップゲート電極Ｔｒ１３ｔｇとして、ソース電極Ｔｒ１３ｓに電気的に接続された画素電極（有機ＥＬ素子ＯＬＥＤのアノード電極）１４をダブルゲート型トランジスタＴｒ１３の半導体層ＳＭＣ上にまで延在させて、当該画素電極１４と一体的に形成することができるので、画素電極１４のパターニング用のマスクを変更するのみで、新たな工程を付加することなく、従来技術の製造プロセスをそのまま適用して簡易に形成することができる。
【０１２０】
なお、上述した実施形態においては、画素駆動回路に発光駆動用のスイッチング素子として設けられたダブルゲート型トランジスタの、トップゲート電極とソース電極を電気的に接続した回路構成及び素子構造を示したが、本発明はこれに限定されるものではなく、ダブルゲート型トランジスタを構成する半導体層のチャネル極性に応じて、トップゲート電極とドレイン電極を接続するものであってもよい。
【０１２１】
また、上記ダブルゲート型トランジスタのトップゲート電極と一体的に形成される画素電極について、表示パネル（表示画素）の発光構造に応じて、トップゲート電極（画素電極）を光反射特性（すなわち、光遮断特性）を有する電極材料により形成することができることを説明したが、この場合、ダブルゲート型トランジスタのチャネル領域（半導体層）が遮光されるので、外光の入射に起因する光誘起リーク電流を低減することができるとともに、外部電界の影響（例えば近接する電極や配線による影響）を遮蔽（シールド）することができる。
【０１２２】
また、上述した実施形態においては、画素駆動回路に発光駆動用のスイッチング素子にのみダブルゲート型トランジスタを適用した回路構成及び素子構造を示したが、本発明はこれに限定されるものではなく、画素駆動回路を構成する他のトランジスタ（すなわちトランジスタＴｒ１１、Ｔｒ１２）としてダブルゲート型トランジスタを適用するものであってもよい。この場合、トランジスタＴｒ１１、Ｔｒ１２に適用されるダブルゲート型トランジスタのトップゲート電極を不透明な電極材料を用いて形成することにより、外光のチャネル領域への入射が遮光され、光誘起リーク電流の低減や、外部電界の影響を遮蔽することができる。
【図面の簡単な説明】
【０１２３】
【図１】本発明に係る画像表示装置の一実施形態を示す概略ブロック図である。
【図２】本実施形態に係る表示装置に適用可能な表示画素（画素駆動回路）の具体回路例を示す回路構成図である。
【図３】本実施形態に係る画素駆動回路に適用可能なダブルゲート型トランジスタの素子構造の例を示す断面構成図である。
【図４】本実施形態に係る表示装置（表示パネル）に適用可能な表示画素の一例を示す平面レイアウト図である。
【図５】図４に示した平面レイアウトを有する表示画素におけるＡ−Ａ断面を示す概略断面図である。
【図６】本実施形態に係る画素駆動回路を適用した表示画素の基本動作を示すタイミングチャ−トである。
【図７】本実施形態に係る画素駆動回路の動作状態を示す概念図である。
【図８】同一の素子構造を有するトランジスタを適用した画素駆動回路（比較対象）における容量成分の接続状態を示す概念図である。
【図９】比較対象として示した画素駆動回路に適用される発光駆動用トランジスタの動作特性を示す図である。
【図１０】本実施形態に係る画素駆動回路に適用される発光駆動用トランジスタの動作特性を示す図である。
【図１１】本実施形態に係る画素駆動回路に適用されるダブルゲート型トランジスタにおける素子構造とチャネル電位との関係を説明するための図である。
【図１２】従来技術における発光素子型ディスプレイの要部を示す概略構成図である。
【図１３】従来技術における発光素子型ディスプレイに適用可能な表示画素（画素駆動回路及び発光素子）の構成例を示す等価回路図である。
【符号の説明】
【０１２４】
１００ 画像表示装置
１１０ 表示パネル
１２０ 走査ドライバ
１３０ 電源ドライバ
１４０ データドライバ
ＥＭ 表示画素
ＤＣ 画素駆動回路
ＯＬＥＤ 有機ＥＬ素子
ＳＬ 走査ライン
ＶＬ 電源電圧ライン
ＤＬ データライン
Ｔｒ１１、Ｔｒ１２ 電界効果型のトランジスタ
Ｔｒ１３ ダブルゲート型トランジスタ
Ｔｒ１３ｔｇ トップゲート電極
Ｔｒ１３ｂｇ ボトムゲート電極
１４ 画素電極（アノード電極）
１７ 対向電極（カソード電極）
【特許請求の範囲】
【請求項１】
表示画素に設けられた電流制御型の発光素子に対して、階調信号に応じた電流値を有する発光駆動電流を供給して、前記階調信号に基づく所定の輝度階調で発光動作させる画素駆動回路において、
少なくとも、
前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、
該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、
を備え、
前記駆動電流制御手段は、半導体層を挟んで対向して設けられた第１のゲート電極及び第２のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造を有し、
前記ソース電極が前記発光素子の一端に接続され、前記第１のゲート電極が前記ソース電極の電位と同一になるように設定されていることを特徴とする画素駆動回路。
【請求項２】
前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が電気的に接続されていることを特徴とする請求項１記載の画素駆動回路。
【請求項３】
前記発光素子は、画素電極と、該画素電極上に設けられた発光層と、前記発光層を介して前記画素電極に対向するように設けられた対向電極とを備え、
前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が前記画素電極に電気的に接続されていることを特徴とする請求項１又は２記載の画素駆動回路。
【請求項４】
前記駆動電流制御手段は、前記第１のゲート電極が前記画素電極と一体的に形成されていることを特徴とする請求項３記載の画素駆動回路。
【請求項５】
前記発光素子は、前記画素電極が光透過特性を有する電極材料により形成されていることを特徴とする請求項３又は４記載の画素駆動回路。
【請求項６】
前記発光素子は、前記画素電極が光反射特性を有する電極材料により形成されていることを特徴とする請求項３又は４記載の画素駆動回路。
【請求項７】
前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に延在するように設けられていることを特徴とする請求項１乃至６のいずれかに記載の画素駆動回路。
【請求項８】
前記駆動電流制御手段は、前記半導体層上にブロック絶縁膜を有し、前記ソース電極及び前記ドレイン電極が前記ブロック絶縁膜上に延在するように設けられていることを特徴とする請求項７記載の画素駆動回路。
【請求項９】
前記画素駆動回路は、前記階調信号を前記電荷保持手段に供給するタイミングを制御する階調信号制御手段を備えていることを特徴とする請求項１乃至８のいずれかに記載の画素駆動回路。
【請求項１０】
前記階調信号制御手段は、ダブルゲート型の薄膜トランジスタ構造を有し、半導体層の上方に設けられたゲート電極が遮光性の電極材料により形成されていることを特徴とする請求項９記載の画素駆動回路。
【請求項１１】
前記ダブルゲート型の薄膜トランジスタは、前記半導体層がアモルファスシリコンからなることを特徴とする請求項１又は１０記載の画素駆動回路。
【請求項１２】
前記階調信号は、前記輝度階調に応じた電流値を有する信号電流であることを特徴とする請求項１乃至１１のいずれかに記載の画素駆動回路。
【請求項１３】
表示パネルに互いに直行するように配設された複数の走査ライン及び複数の信号ラインの各交点近傍に配置された複数の表示画素に対して、前記各信号ラインを介して、表示データに応じた階調信号を供給することにより、前記表示パネルに所望の画像情報を表示する画像表示装置において、
前記各表示画素は、電流制御型の発光素子と、前記発光素子の発光動作を制御する画素駆動回路と、を備え、
前記画素駆動回路は、少なくとも、前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、前記階調信号を前記電荷保持手段に供給するタイミングを制御する階調信号制御手段と、を備え、
前記駆動電流制御手段は、半導体層を挟んで対向して設けられた第１のゲート電極及び第２のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造を有し、
前記ソース電極が前記発光素子の一端に接続され、前記第１のゲート電極が前記ソース電極の電位と同一になるように設定されていることを特徴とする画像表示装置。
【請求項１４】
前記画像表示装置は、少なくとも、
前記走査ラインに選択信号を印加して、前記走査ラインに接続された前記表示画素に設けられた前記階調信号制御手段により、前記階調信号の当該表示画素への書き込みを可能とする選択状態に設定する走査駆動手段と、
前記選択状態に設定された前記表示画素に対応した前記表示データに基づく前記階調信号を生成して、前記信号ラインに供給する信号駆動手段と、
を備えることを特徴とする請求項１３記載の画像表示装置。
【請求項１５】
前記信号駆動手段から供給される前記階調信号は、前記表示データに応じた電流値を有する信号電流であることを特徴とする請求項１４記載の画像表示装置。
【請求項１６】
前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が電気的に接続されていることを特徴とする請求項１３乃至１５のいずれかに記載の画像表示装置。
【請求項１７】
前記発光素子は、画素電極と、該画素電極上に設けられた発光層と、前記発光層を介して前記画素電極に対向するように設けられた対向電極とを備え、
前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が前記画素電極に電気的に接続されていることを特徴とする請求項１５又は１６記載の画像表示装置。
【請求項１８】
前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極が前記画素電極と一体的に形成されていることを特徴とする請求項１７記載の画像表示装置。
【請求項１９】
前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項１３乃至１８のいずれかに記載の画像表示装置。
【請求項１】
表示画素に設けられた電流制御型の発光素子に対して、階調信号に応じた電流値を有する発光駆動電流を供給して、前記階調信号に基づく所定の輝度階調で発光動作させる画素駆動回路において、
少なくとも、
前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、
該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、
を備え、
前記駆動電流制御手段は、半導体層を挟んで対向して設けられた第１のゲート電極及び第２のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造を有し、
前記ソース電極が前記発光素子の一端に接続され、前記第１のゲート電極が前記ソース電極の電位と同一になるように設定されていることを特徴とする画素駆動回路。
【請求項２】
前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が電気的に接続されていることを特徴とする請求項１記載の画素駆動回路。
【請求項３】
前記発光素子は、画素電極と、該画素電極上に設けられた発光層と、前記発光層を介して前記画素電極に対向するように設けられた対向電極とを備え、
前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が前記画素電極に電気的に接続されていることを特徴とする請求項１又は２記載の画素駆動回路。
【請求項４】
前記駆動電流制御手段は、前記第１のゲート電極が前記画素電極と一体的に形成されていることを特徴とする請求項３記載の画素駆動回路。
【請求項５】
前記発光素子は、前記画素電極が光透過特性を有する電極材料により形成されていることを特徴とする請求項３又は４記載の画素駆動回路。
【請求項６】
前記発光素子は、前記画素電極が光反射特性を有する電極材料により形成されていることを特徴とする請求項３又は４記載の画素駆動回路。
【請求項７】
前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に延在するように設けられていることを特徴とする請求項１乃至６のいずれかに記載の画素駆動回路。
【請求項８】
前記駆動電流制御手段は、前記半導体層上にブロック絶縁膜を有し、前記ソース電極及び前記ドレイン電極が前記ブロック絶縁膜上に延在するように設けられていることを特徴とする請求項７記載の画素駆動回路。
【請求項９】
前記画素駆動回路は、前記階調信号を前記電荷保持手段に供給するタイミングを制御する階調信号制御手段を備えていることを特徴とする請求項１乃至８のいずれかに記載の画素駆動回路。
【請求項１０】
前記階調信号制御手段は、ダブルゲート型の薄膜トランジスタ構造を有し、半導体層の上方に設けられたゲート電極が遮光性の電極材料により形成されていることを特徴とする請求項９記載の画素駆動回路。
【請求項１１】
前記ダブルゲート型の薄膜トランジスタは、前記半導体層がアモルファスシリコンからなることを特徴とする請求項１又は１０記載の画素駆動回路。
【請求項１２】
前記階調信号は、前記輝度階調に応じた電流値を有する信号電流であることを特徴とする請求項１乃至１１のいずれかに記載の画素駆動回路。
【請求項１３】
表示パネルに互いに直行するように配設された複数の走査ライン及び複数の信号ラインの各交点近傍に配置された複数の表示画素に対して、前記各信号ラインを介して、表示データに応じた階調信号を供給することにより、前記表示パネルに所望の画像情報を表示する画像表示装置において、
前記各表示画素は、電流制御型の発光素子と、前記発光素子の発光動作を制御する画素駆動回路と、を備え、
前記画素駆動回路は、少なくとも、前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、前記階調信号を前記電荷保持手段に供給するタイミングを制御する階調信号制御手段と、を備え、
前記駆動電流制御手段は、半導体層を挟んで対向して設けられた第１のゲート電極及び第２のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造を有し、
前記ソース電極が前記発光素子の一端に接続され、前記第１のゲート電極が前記ソース電極の電位と同一になるように設定されていることを特徴とする画像表示装置。
【請求項１４】
前記画像表示装置は、少なくとも、
前記走査ラインに選択信号を印加して、前記走査ラインに接続された前記表示画素に設けられた前記階調信号制御手段により、前記階調信号の当該表示画素への書き込みを可能とする選択状態に設定する走査駆動手段と、
前記選択状態に設定された前記表示画素に対応した前記表示データに基づく前記階調信号を生成して、前記信号ラインに供給する信号駆動手段と、
を備えることを特徴とする請求項１３記載の画像表示装置。
【請求項１５】
前記信号駆動手段から供給される前記階調信号は、前記表示データに応じた電流値を有する信号電流であることを特徴とする請求項１４記載の画像表示装置。
【請求項１６】
前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が電気的に接続されていることを特徴とする請求項１３乃至１５のいずれかに記載の画像表示装置。
【請求項１７】
前記発光素子は、画素電極と、該画素電極上に設けられた発光層と、前記発光層を介して前記画素電極に対向するように設けられた対向電極とを備え、
前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極と前記ソース電極が前記画素電極に電気的に接続されていることを特徴とする請求項１５又は１６記載の画像表示装置。
【請求項１８】
前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極が前記画素電極と一体的に形成されていることを特徴とする請求項１７記載の画像表示装置。
【請求項１９】
前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項１３乃至１８のいずれかに記載の画像表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−８３１７１（Ｐ２００８−８３１７１Ａ）
【公開日】平成２０年４月１０日（２００８．４．１０）
【国際特許分類】
【出願番号】特願２００６−２６０６３２（Ｐ２００６−２６０６３２）
【出願日】平成１８年９月２６日（２００６．９．２６）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２０年４月１０日（２００８．４．１０）
【国際特許分類】
【出願日】平成１８年９月２６日（２００６．９．２６）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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