発振回路および発振器
【課題】低消費電流化した発振回路および発振器を提供すると共に、外部との通信による誤動作の防止および高精度な発振回路および発振器を提供する。
【解決手段】発振回路１０は、外部との通信を行うインターフェース回路１２と、発振段２０とを備えたものであって、インターフェース回路１２に接続し、インターフェース回路１２に入力または出力する通信信号の外部通信端子４０と、インターフェース回路１２の制御信号入力端子に接続し、インターフェース回路１２をアクティブ状態またはスリープ状態に切り替える制御信号を入力する外部制御端子３８とを備えた構成である。そしてインターフェース回路１２は、外部制御端子３８および制御信号入力端子を介してインターフェース回路１２に入力した制御信号にしたがってアクティブまたはスリープのいずれかの状態になる。
【解決手段】発振回路１０は、外部との通信を行うインターフェース回路１２と、発振段２０とを備えたものであって、インターフェース回路１２に接続し、インターフェース回路１２に入力または出力する通信信号の外部通信端子４０と、インターフェース回路１２の制御信号入力端子に接続し、インターフェース回路１２をアクティブ状態またはスリープ状態に切り替える制御信号を入力する外部制御端子３８とを備えた構成である。そしてインターフェース回路１２は、外部制御端子３８および制御信号入力端子を介してインターフェース回路１２に入力した制御信号にしたがってアクティブまたはスリープのいずれかの状態になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路および発振器に関するものである。
【背景技術】
【０００２】
発振回路や発振器等の電子デバイスは、他の集積回路（ＩＣ）や演算処理装置（ＣＰＵ）等の電子デバイスと共に実装基板に実装され、電子機器は、この実装基板を搭載している。なお各電子デバイス１は、図６に示すように、信号線で相互に接続している。また図６に示すリアルタイムクロック２は発振回路や発振器を備えており、これから出力される源振を利用して計時を行っている。そして電子デバイス１の相互通信に用いられる信号線の数が多くなると、この信号線が実装基板の面積に占める割合が大きくなる。このため電子機器が特に小型の場合には、実装基板上に信号線が占める割合を小さくするために、データラインとクロックラインの信号線を２本だけ用いて相互通信を行えるＩ２Ｃバスがしばしば用いられる。
【０００３】
なお特許文献１には、Ｉ２Ｃインターフェースを備えたＥＥＰＲＯＭ等を有し、このＥＥＰＲＯＭには、ＳＤＡ端子からの制御のみで書き込みが可能になってしまうのを防止するために、書き込みを制御できる書き込み制御端子を設けたことが記載されている。
【０００４】
また特許文献２には、Ｉ２ＣバスにつながるスレイブＩＣは、このＩ２Ｃバスに流れるデータの中から自身に必要なデータを見つけるために、常にデータを受信可能な状態になっていなければならないので、スレイブＩＣをＩ２Ｃバスに接続する制御を行うスイッチを設けて、スレイブＩＣがバス上のデータを必要なときだけスイッチを制御して、スレイブＩＣとＩ２Ｃバスとを接続することが記載されている。
【特許文献１】特開平１０−１５０１４３号公報
【特許文献２】特開２０００−５９４１０号公報（５〜６頁）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述したように、信号線には、複数の電子デバイスが接続している。このため信号線が２本だけでは、ある１つの電子デバイスから他の１つの電子デバイスに信号を出力した場合でも、これら以外の電子デバイスにとってこの信号がスタート条件やストップ条件等のシンプルなコマンドと誤認識する可能性がある。このため信号線が２本だけでは、誤認識される可能性のある信号が意図せず生成される可能性が極めて高かった。この結果、相互に接続された電子デバイスがＩ２Ｃ（Inter-Integrated Circuit）コマンドを誤認識して、動作モードが変化してしまうことがあった。
【０００６】
すなわち図７に一例を示すように、リアルタイムクロック２とＤＳＰ（Digital Signal Processor）３が信号線で接続している場合において、ＤＳＰ３からリアルタイムクロック２以外の他の電子デバイスに対して信号を出力したときであっても、リアルタイムクロック２がこの信号を自身への信号と誤認識して、動作状態等を変えてしまうことがあった。また、この誤動作は一般的に再現性が低いので、原因の特定が困難である。このため誤動作対策の実施が困難となり、システムの信頼性を高める事が困難であった。
【０００７】
またＩ２Ｃコマンドの誤認識を原因とする不具合現象が発生しても、再現性の低いエラーであるため、そのエラーの原因が特定できない場合がある。その結果、誤認識の対策実施が行われないので、システムの信頼性を向上できないという課題があった。
【０００８】
またリアルタイムクロック等に利用される発振回路や発振器は、図８に示すように、発振段４と、この発振段４に接続した外部振動子５と、発振段４に電気信号を供給するレギュレータ６と、外部とデータの入出力を行うＩ２Ｃバス用の回路ブロック７とを備えている。このレギュレータ６やＩ２Ｃバス用の回路ブロック７には主電源が供給されている。このレギュレータ６は、主電源をこれよりも低い電圧や電流に落として安定化し、発振段４に供給している。
【０００９】
このような発振器では、Ｉ２Ｃバス用の回路ブロック７が動作するのに伴って電流が消費されるので、レギュレータ６に供給される主電源が減少することになる。すなわちＩ２Ｃバス用の回路ブロック７がデータを送受信する等して動作する度に電流が消費されると、この電流消費に伴ってレギュレータ６に供給される主電源が変動してしまう。そして主電源が極端に変動すると、この変動にレギュレータ６が追従できなくなって、発振器全体の電圧が変動してしまう。またＩ２Ｃバス用の回路ブロック７で消費する電流が定常的に変動すると、レギュレータ６等に供給される主電源も定常的に変動するので、発振周波数が所望の周波数からずれてしまい、発振周波数の精度を維持できない。
【００１０】
また、このような発振周波数の精度の悪化を防止するには、レギュレータ６から発振段４に供給する電力を増加すればよいが、このためには主電源を大きくしなければならず、レギュレータ６の消費電力が大きくなってしまう。またＩ２Ｃバス用の回路ブロック７がデータを送受信していないときであっても、非同期的に発生する通信開始に備えてＩ２Ｃバス用の回路ブロック７を起動させておかなければならないので、この回路ブロック７が電力をムダに消費しているという課題があった。
【００１１】
また特許文献１は、誤書き込みを防止するものであり、低消費電流化をするものでない。さらに特許文献２ではノイズの影響を防止するものであり、低消費電流化をするものでない。
【００１２】
本発明は、低消費電流化した発振回路および発振器を提供することを目的とする。
また本発明は、前記の目的に加えて、外部との通信による誤動作を防止すると共に、高精度な発振回路および発振器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【００１４】
［適用例１］発振段を備えた発振回路であって、外部通信端子と、前記外部通信端子を介して外部との通信を行うインターフェース回路と、前記インターフェース回路に接続し、前記インターフェース回路をアクティブ状態またはスリープ状態に切り替える前記制御信号が外部から入力される外部制御端子と、を備え、前記外部制御端子を介して前記インターフェース回路に入力される前記制御信号にしたがって、前記インターフェース回路は前記アクティブ状態または前記スリープ状態のいずれかの状態になることを特徴とする発振回路。
インターフェース回路は、制御信号にしたがって通信を行う処理を停止するスリープ状態にできるので、通信を可能な状態を維持する場合に比べて、消費電流を低減できる。また通信処理が不要なときにスリープ状態にすれば、不要な通信信号を入力しないので、誤作動が発生するのを防止できる。さらにスリープ状態になったときには、不要な通信信号を入力して主電源が変動することがないので、発振周波数が変動するのを防止できる。
【００１５】
［適用例２］前記インターフェース回路は、前記外部通信端子に接続された信号線上に、前記外部制御端子に接続され前記制御信号によって開閉が制御されるスイッチ部を設けたことを特徴とする適用例１に記載の発振回路。
これによりスイッチ部が開放になると、スイッチ部の後段に通信信号が伝送されないので、この後段に接続する回路の動作を停止できる。したがって発振回路は低消費電流化できる。
【００１６】
［適用例３］前記インターフェース回路は、前記外部通信端子に接続された信号線上に、前記外部制御端子に接続され前記制御信号によって動作が制御されるトライステートバッファを設けたことを特徴とする適用例１に記載の発振回路。
これによりトライステートバッファは、制御信号にしたがってオン／オフの制御がされる。そしてスリープ状態のときには、トライステートバッファを構成するバッファが動作しないので、発振回路は低消費電流化できる。
【００１７】
［適用例４］前記発振段に電源を供給し、前記外部制御端子に接続されたレギュレータを備え、前記レギュレータは、前記インターフェース回路を前記スリープ状態にする前記制御信号が入力された場合、前記インターフェース回路が前記アクティブ状態のときに前記レギュレータから前記発振段に供給する電圧よりも低い電圧を、前記発振段に供給することを特徴とする適用例１ないし３のいずれかに記載の発振回路。
これによりレギュレータは、インターフェース回路が制御信号にしたがってスリープ状態になっているときには主電源の変動がなくなるので、発振段への電力供給を低電力にできる。すなわちレギュレータでの消費電流を低減できる。また発振周波数の変動を防止できる。
【００１８】
［適用例５］前記発振回路内で伝送される信号の電圧を変えるレベルシフト回路を備え、前記レベルシフト回路は、前記外部制御端子に接続され、前記制御信号にしたがって動作するか否かを切り替えることを特徴とする適用例１ないし４のいずれかに記載の発振回路。
これにより制御信号にしたがってレベルシフト回路を動作させれば、発振回路を低消費電流化できる。
【００１９】
［適用例６］前記外部制御端子に接続され、前記制御信号にしたがって前記発振段の出力信号を外部に出力するか否かを切り替える外部出力用スイッチ部を前記発振段の出力側に設けたことを特徴とする適用例１ないし５のいずれかに記載の発振回路。
これにより発振回路は、アウトプットイネーブル機能を備えることができ、制御信号にしたがって出力信号の出力を停止することによって低消費電流化できる。
【００２０】
［適用例７］適用例１ないし６のいずれかに記載の発振回路を備え、前記発振段に接続された振動子を設け、前記発振回路と前記振動子とをパッケージ内に設けたことを特徴とする発振器。
これにより低消費電流化された発振器を得ることができる。また発振器は、誤動作を防止できると共に、主電源の変動を低下できる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明に係る発振回路および発振器の最良の実施形態について説明する。まず第１の実施形態として、発振回路について説明する。図１は発振回路の構成を説明するブロック図である。発振回路１０は、インターフェース回路１２、発振段２０、レギュレータ２２、レベルシフト回路２４、機能ブロック３６を主に備えた構成である。
【００２２】
インターフェース回路１２は、外部との間で通信を行う回路であり、データの入出力を行っている。そしてインターフェース回路１２は、例えばＩ２Ｃバス用の回路になっていればよいので、発振回路１０に設けた２つの外部通信端子４０と信号線によって接続している。この場合、２つの信号線のうちの一方はデータライン（ＳＤＡ）となり、他方はクロックライン（ＳＣＬ）となり、これらの信号線で通信信号が伝送される。
【００２３】
またインターフェース回路１２は、外部から制御信号を入力する制御信号入力端子１４（図２を参照）を備えており、この制御信号入力端子１４が発振回路１０に設けた外部制御端子３８と信号線によって接続している。インターフェース回路１２は、制御信号を入力することによってアクティブまたはスリープのいずれかの状態に切り替わる。
【００２４】
図２はインターフェース回路をアクティブ状態またはスリープ状態に切り替える手段の説明図である。図２（Ａ）に示すインターフェース回路１２は、アクティブ状態またはスリープ状態を切り替える手段としてスイッチ部１６（１６ａ，１６ｂ）を有している。そしてＳＤＡの信号線は、第１スイッチ部１６ａを介して、第１入力用バッファ１８ａおよび出力用バッファ１８ｂに接続している。またＳＣＬの信号線は、第２スイッチ部１６ｂを介して、第２入力用バッファ１８ｃに接続している。これらのスイッチ部１６を制御する信号（制御信号）は、制御信号入力端子１４を介して入力するようになっており、制御信号を入力するとスイッチが開くようになっている。したがってスイッチ部１６は、入力した制御信号によって、信号線を接続または開放することができるものであればよく、例えばＣ−ＭＯＳ回路で構成することができる。これによりインターフェース回路１２は、制御信号にしたがってスイッチ部１６を開放していれば、外部通信端子４０を介してデータ信号を入力しても各バッファ１８が動作しない。
【００２５】
また図２（Ｂ）に示すインターフェース回路１２は、これに設けられたバッファ１８がインターフェース回路１２をアクティブ状態またはスリープ状態に切り替える手段を備えた構成（トライステートバッファ）になっている。そしてＳＤＡの信号線は、第１入力用トライステートバッファ１８ｄおよび出力用トライステートバッファ１８ｅに接続している。またＳＣＬの信号線は、第２入力用トライステートバッファ１８ｆに接続している。これらのトライステートバッファ１８ｄ〜１８ｆを制御する信号（制御信号）は、制御信号入力端子１４を介して入力するようになっており、制御信号を入力するとトライステートバッファ１８ｄ〜１８ｆが動作しないようになっている。これによりインターフェース回路１２は、制御信号を入力すれば、外部通信端子４０を介してデータ信号を入力してもバッファ１８が動作しない。
【００２６】
さらにインターフェース回路１２は、制御信号を入力すると、このインターフェース回路１２の電源を停止するように構成することもできる。このような構成であってもインターフェース回路１２は、制御信号を入力すれば、外部通信端子４０を介してデータ信号を入力してもバッファ１８が動作しない。
したがってインターフェース回路１２は、入力した制御信号にしたがってデータ信号の入力動作を行わなくなるので、低消費電流化できる。また誤動作を防止でき、主電源の変動を低下できる。
【００２７】
また図１に示す発振段２０は、発振回路１０の外部に設けた振動子である外部振動子５４（図５を参照）と接続して、この外部振動子５４との間でループを構成している。そして発振段２０は、外部振動子５４に電気信号を供給することで振動させ、外部振動子５４の出力信号を入力して増幅を行うことで発振する。外部振動子５４は、例えば圧電体に励振電極を形成して構成される圧電振動子である。
【００２８】
レギュレータ２２は、発振段２０に接続して電力を供給すると共に、外部制御端子３８に接続して制御信号を入力するようになっている。このレギュレータ２２は、発振段２０に対して高電圧または高電流を供給する場合と、低電圧または低電流を供給する場合とを、制御信号によって選択できるようになっている。なお高電圧または高電流は、インターフェース回路１２に制御信号が入力されてなく、このインターフェース回路１２が動作している場合（通信状態がアクティブな状態）において、主電源が変動したときでも発振段２０に供給する電力が変動しない値に設定してあればよい。また低電圧または低電流は、前述した高電圧と低電流よりも低い値となっており、且つ、前記外部振動子５４に接続した発振段２０が発振できる最低限の値以上に設定してあればよい。そしてレギュレータ２２は、制御信号を入力しない場合に発振段２０へ高電圧または高電流を供給し、制御信号を入力した場合に発振段２０へ低電圧または低電流を供給する構成になっている。
【００２９】
このような構成にすると、インターフェース回路１２が制御信号を入力して動作を停止している（スリープ状態）ときには主電源の変動がなくなるので、レギュレータ２２から発振段２０への電力供給を低電圧または低電流にできる。そしてレギュレータ２２での消費電流を低減できる。なお、このようなレギュレータ２２では、従来の発振回路に用いられているレギュレータ、すなわち高電圧のみを発振段に出力するレギュレータに比べて、消費電力を７０％に低減できた。
またレギュレータ２２が発振段２０に供給する電力を高くした場合または低くした場合のいずれであっても、発振段２０の発振周波数が所望の周波数からずれてしまうことを防止できる。
【００３０】
またレベルシフト回路２４は、外部制御端子３８に接続し、制御信号を入力するようになっている。図３はレベルシフト回路を説明するための発振回路の概略ブロック図である。図３に示すように発振回路１０は、低電圧回路２６と高電圧回路２８を備えており、これらの回路２６，２８の間にレベルシフト回路２４を接続している。低電圧回路２６を構成する回路は、例えば発振段２０や、この発振段２０の出力信号を分周する分周段３０（図４を参照）等である。また高電圧回路２８を構成する回路は、例えばインターフェース回路１２等である。そしてレベルシフト回路２４は、低電圧回路２６と高電圧回路２８で使用される電圧が異なっているので、これらの回路２６，２８の間のインターフェースとなっている。したがってレベルシフト回路２４は、低電圧回路２６から高電圧回路２８へ、または高電圧回路２８から低電圧回路２６へ信号が伝送されるときに、この信号レベルを調整している。
【００３１】
このようなレベルシフト回路２４は、制御信号を入力するとその動作を停止してスリープ状態になり、制御信号を入力しないと低電圧回路２６と高電圧回路２８との間を伝送する信号のレベルを調整する構成になっている。このためレベルシフト回路２４は、インターフェース回路１２が制御信号を入力して動作を停止しているのに連動して、信号レベルの調整を停止することもできる。これによりレベルシフト回路２４での消費電流を低減できる。
【００３２】
また発振段２０の出力信号は、クロック信号として発振回路１０の外部に出力できる。そして発振回路１０は、アウトプットイネーブル（ＯＥ）機能を備えることにより、このクロック信号を外部に出力するか否か選択できる構成になっている。図４は発振段の出力側に接続する回路構成を説明するブロック図である。発振段２０の出力信号は、分周されることなくそのままの周波数で発振回路１０から出力することができ、また発振段２０の後段に分周段３０を接続して出力信号を分周することで、出力信号の周波数を変えて発振回路１０から出力することもできる。
【００３３】
なお出力信号を分周する分周比は、予め設定してあってもよく、外部から入力された信号によって適宜設定してもよい。そして発振段２０の出力信号をそのまま出力するか、または分周して出力するかは、発振段２０や分周段３０に接続した切替手段３２を用いて切り替えている。この切替手段３２は、入力される切替信号に基づいて、いずれかの信号を出力するか選択している。
【００３４】
そして切替手段３２には、クロック信号を外部に出力するか否かを選択する外部出力用スイッチ部３４が接続している。この外部出力用スイッチ部３４は、図４に示すように外部出力用バッファをトライステートバッファで構成し、さらに動作をするか否かを制御する信号（制御信号）を入力するために、外部制御端子３８に接続した構成であればよい。これは、外部出力用スイッチ部３４が制御信号を入力しないと、外部出力用バッファを動作させてクロック信号を外部出力できる構成にし、また制御信号を入力すると、外部出力用バッファの動作を停止させてクロック信号を外部出力できない構成にしておけばよい。
【００３５】
また外部出力用スイッチ部３４は、図４に示す形態の他に、切替手段３２と外部出力用バッファの間に、信号線を接続または開放するスイッチを設け、これの接続または開放を制御信号によって制御する構成にしてもよい。このような外部出力用スイッチ部３４は、例えばＣ−ＭＯＳ回路で構成することができる。このような外部出力用スイッチ部３４であっても制御信号が入力することにより、外部出力用バッファが停止して、クロック信号の外部出力を停止できる。
よって外部出力用スイッチ部３４は、インターフェース回路１２が制御信号を入力して動作を停止するのに連動して、外部出力用バッファが停止するので、この外部出力用バッファの消費電流を低減できる。
【００３６】
また発振回路１０は、図１に示すように機能ブロック３６を備えている。この機能ブロック３６は、発振段２０に接続しており、発振段２０の出力信号を入力するようになっている。この機能ブロック３６は、例えば計時回路やメモリ等であればよい。そして計時回路は、例えば、図４に示すような分周段３０を介して発振段２０に接続してあればよい。より具体的には、計時回路は、発振段２０が約３２［ｋＨｚ］の発振周波数を有し、これを源振として出力する場合には、分周段３０で源振を１［Ｈｚ］に分周し、この１［Ｈｚ］のクロック信号を用いて計時を行えばよい。これにより計時回路では、［秒］、［分］、［時］、［日］、［曜日］、［月］、［年］等の時刻データを得ることができる。したがって発振回路１０は、リアルタイムクロックに利用されることができる。なお、この場合、外部通信端子４０を介してインターフェース回路１２に入力するデータは、例えば、時刻データや修正データ、メモリに記憶するデータ等となる。
【００３７】
以上に説明した発振回路１０によれば、各回路１２，２２，２４，３４等が制御信号を入力したときにそれぞれが動作を停止しているので、低消費電流化できる。
またインターフェース回路１２は、外部通信端子４０を介してデータ信号を入力するときにアクティブ状態になり、データ信号を入力しないときに制御信号を入力してスリープ状態になる。このためインターフェース回路１２は制御信号を入力してスリープ状態になれば、データ信号の入力処理が行われないので、誤作動が起こるのを防止でき、システムの信頼性を向上できる。そしてインターフェース回路１２においてデータ信号の入力処理が行われないと、主電源の変動が生じないので、発振段２０における発振周波数の変化が生じるのを防止できる。したがって高精度な発振回路１０が得られる。
【００３８】
なお発振回路１０は、ＩＣチップ化することができる。この場合、外部通信端子４０や外部制御端子３８をＩＣチップの表面に設けて能動面を構成しておけばよい。
【００３９】
次に第２の実施形態として、発振器について説明する。図５は発振器の説明図である。発振器５０は、ＩＣチップ５２にした前記発振回路１０と、このＩＣチップ５２に導通した外部振動子５４とをパッケージ５６内に設けた構成である。
図５（Ａ）に示す発振器５０ａは、シングルシールタイプであり、ＩＣチップ５２と外部振動子５４を１つの凹陥部７２に収容した構成である。すなわち発振器５０ａはパッケージベース７０を備えており、このパッケージベース７０は凹陥部７２を備えている。この凹陥部７２の側面は階段状に形成してあり、下側の階段部７４ａの上面にパッド電極５８を設け、上側の階段部７４ｂの上面にパッケージ側マウント電極６０を設けている。そして複数のパッド電極５８のうちの２つは、パッケージ側マウント電極６０と１対１に導通している。また他のパッド電極５８は、パッケージベース７０の外面に設けた外部端子６２と導通している。
【００４０】
このような凹陥部７２の底面には、能動面を上方に向けたＩＣチップ５２が固着しており、外部通信端子４０や外部制御端子３８等のパッド５２ａとパッド電極５８にワイヤ６４を接合してこれらが導通している。またパッケージ側マウント電極６０の上に導電性接着剤６６を塗布しており、この導電性接着剤６６の上に外部振動子５４を配設している。これにより外部振動子５４とＩＣチップ５２が導通する。そしてパッケージベース７０の上面に蓋体６８を接合して、凹陥部７２を気密封止している。このような発振器５０ａは、前述した発振回路１０を備えているので低消費電流化できる。また発振器５０ａは、誤動作を防止できると共に、主電源の変動を低下できる。すなわち発振器５０ｂは、高精度にできる。
【００４１】
また図５（Ｂ）に示す発振器５０ｂは、ダブルシールタイプであり、ＩＣチップ５２と外部振動子５４をそれぞれ別の凹陥部７８に収容した構成である。すなわち発振器５０ｂはパッケージベース７６を備えており、このパッケージベース７６は上方に向けて開口した凹陥部７８（上側凹陥部７８ａ）と、下方に向けて開口した凹陥部７８（下側凹陥部７８ｂ）とを備えている。上側凹陥部７８ａにパッケージ側マウント電極６０が設けてあり、下側凹陥部７８ｂにパッド電極５８が設けてある。複数のパッド電極５８のうちの２つは、パッケージ側マウント電極６０と１対１に導通している。また他のパッド電極５８は、パッケージベース７６の外面に設けた外部端子６２と導通している。そしてパッケージ側マウント電極６０の上には導電性接着剤６６を塗布しており、この導電性接着剤６６の上に外部振動子５４を配設している。このパッケージベース７６の上面に蓋体６８を接合して、上側凹陥部７８ａを気密封止している。
【００４２】
また下側凹陥部７８ｂには、能動面を下方に向けたＩＣチップ５２が固着しており、外部通信端子４０や外部制御端子３８等のパッド５２ａとパッド電極５８にワイヤ６４を接合してこれらが導通している。これにより外部振動子５４とＩＣチップ５２が導通する。なお下側凹陥部７８ｂに封止材８０を注入すれば、ＩＣチップ５２やワイヤ６４等を保護できる。このような発振器５０ｂは、前述した発振回路１０を備えているので低消費電流化できる。また発振器５０ｂは、誤動作を防止できると共に、主電源の変動を低下できる。すなわち発振器５０ｂは、高精度にできる。
【００４３】
また発振器５０は、図５に示す構成に限定されることはない。このため発振器５０は、例えば外部振動子５４を収容したパッケージとＩＣチップ５２とをリードフレームで接合し、パッケージ、ＩＣチップ５２およびリードフレームを樹脂封止材でモールドした構成であってもよい。これによりＩＣチップ５２と外部振動子５４がモールドのパッケージ５６内に設けられる。このような発振器５０であっても、前述した発振回路１０を備えているので低消費電流化できる。また発振器５０は、誤動作を防止できると共に、主電源の変動を低下できる。すなわち発振器５０ｂは、高精度にできる。
【図面の簡単な説明】
【００４４】
【図１】発振回路の構成を説明するブロック図である。
【図２】インターフェース回路をアクティブ状態またはスリープ状態に切り替える手段の説明図である。
【図３】レベルシフト回路を説明するための発振回路の概略ブロック図である。
【図４】発振段の出力側に接続する回路構成を説明するブロック図である。
【図５】発振器の説明図である。
【図６】従来技術に係り、電子デバイスの接続を説明する図である。
【図７】従来技術に係り、２本の信号線で接続された電子デバイスの説明する図である。
【図８】従来技術に係り、発振器の概略構成を説明するブロック図である。
【符号の説明】
【００４５】
１０………発振回路、１２………インターフェース回路、１４………制御信号入力端子、１６………スイッチ部、１８………バッファ、２０………発振段、２２………レギュレータ、２４………レベルシフト回路、３４………外部出力用スイッチ部、３６………機能ブロック、３８………外部制御端子、４０………外部通信端子、５０………発振器、５２………ＩＣチップ、５４………外部振動子、５６………パッケージ。
【技術分野】
【０００１】
本発明は、発振回路および発振器に関するものである。
【背景技術】
【０００２】
発振回路や発振器等の電子デバイスは、他の集積回路（ＩＣ）や演算処理装置（ＣＰＵ）等の電子デバイスと共に実装基板に実装され、電子機器は、この実装基板を搭載している。なお各電子デバイス１は、図６に示すように、信号線で相互に接続している。また図６に示すリアルタイムクロック２は発振回路や発振器を備えており、これから出力される源振を利用して計時を行っている。そして電子デバイス１の相互通信に用いられる信号線の数が多くなると、この信号線が実装基板の面積に占める割合が大きくなる。このため電子機器が特に小型の場合には、実装基板上に信号線が占める割合を小さくするために、データラインとクロックラインの信号線を２本だけ用いて相互通信を行えるＩ２Ｃバスがしばしば用いられる。
【０００３】
なお特許文献１には、Ｉ２Ｃインターフェースを備えたＥＥＰＲＯＭ等を有し、このＥＥＰＲＯＭには、ＳＤＡ端子からの制御のみで書き込みが可能になってしまうのを防止するために、書き込みを制御できる書き込み制御端子を設けたことが記載されている。
【０００４】
また特許文献２には、Ｉ２ＣバスにつながるスレイブＩＣは、このＩ２Ｃバスに流れるデータの中から自身に必要なデータを見つけるために、常にデータを受信可能な状態になっていなければならないので、スレイブＩＣをＩ２Ｃバスに接続する制御を行うスイッチを設けて、スレイブＩＣがバス上のデータを必要なときだけスイッチを制御して、スレイブＩＣとＩ２Ｃバスとを接続することが記載されている。
【特許文献１】特開平１０−１５０１４３号公報
【特許文献２】特開２０００−５９４１０号公報（５〜６頁）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述したように、信号線には、複数の電子デバイスが接続している。このため信号線が２本だけでは、ある１つの電子デバイスから他の１つの電子デバイスに信号を出力した場合でも、これら以外の電子デバイスにとってこの信号がスタート条件やストップ条件等のシンプルなコマンドと誤認識する可能性がある。このため信号線が２本だけでは、誤認識される可能性のある信号が意図せず生成される可能性が極めて高かった。この結果、相互に接続された電子デバイスがＩ２Ｃ（Inter-Integrated Circuit）コマンドを誤認識して、動作モードが変化してしまうことがあった。
【０００６】
すなわち図７に一例を示すように、リアルタイムクロック２とＤＳＰ（Digital Signal Processor）３が信号線で接続している場合において、ＤＳＰ３からリアルタイムクロック２以外の他の電子デバイスに対して信号を出力したときであっても、リアルタイムクロック２がこの信号を自身への信号と誤認識して、動作状態等を変えてしまうことがあった。また、この誤動作は一般的に再現性が低いので、原因の特定が困難である。このため誤動作対策の実施が困難となり、システムの信頼性を高める事が困難であった。
【０００７】
またＩ２Ｃコマンドの誤認識を原因とする不具合現象が発生しても、再現性の低いエラーであるため、そのエラーの原因が特定できない場合がある。その結果、誤認識の対策実施が行われないので、システムの信頼性を向上できないという課題があった。
【０００８】
またリアルタイムクロック等に利用される発振回路や発振器は、図８に示すように、発振段４と、この発振段４に接続した外部振動子５と、発振段４に電気信号を供給するレギュレータ６と、外部とデータの入出力を行うＩ２Ｃバス用の回路ブロック７とを備えている。このレギュレータ６やＩ２Ｃバス用の回路ブロック７には主電源が供給されている。このレギュレータ６は、主電源をこれよりも低い電圧や電流に落として安定化し、発振段４に供給している。
【０００９】
このような発振器では、Ｉ２Ｃバス用の回路ブロック７が動作するのに伴って電流が消費されるので、レギュレータ６に供給される主電源が減少することになる。すなわちＩ２Ｃバス用の回路ブロック７がデータを送受信する等して動作する度に電流が消費されると、この電流消費に伴ってレギュレータ６に供給される主電源が変動してしまう。そして主電源が極端に変動すると、この変動にレギュレータ６が追従できなくなって、発振器全体の電圧が変動してしまう。またＩ２Ｃバス用の回路ブロック７で消費する電流が定常的に変動すると、レギュレータ６等に供給される主電源も定常的に変動するので、発振周波数が所望の周波数からずれてしまい、発振周波数の精度を維持できない。
【００１０】
また、このような発振周波数の精度の悪化を防止するには、レギュレータ６から発振段４に供給する電力を増加すればよいが、このためには主電源を大きくしなければならず、レギュレータ６の消費電力が大きくなってしまう。またＩ２Ｃバス用の回路ブロック７がデータを送受信していないときであっても、非同期的に発生する通信開始に備えてＩ２Ｃバス用の回路ブロック７を起動させておかなければならないので、この回路ブロック７が電力をムダに消費しているという課題があった。
【００１１】
また特許文献１は、誤書き込みを防止するものであり、低消費電流化をするものでない。さらに特許文献２ではノイズの影響を防止するものであり、低消費電流化をするものでない。
【００１２】
本発明は、低消費電流化した発振回路および発振器を提供することを目的とする。
また本発明は、前記の目的に加えて、外部との通信による誤動作を防止すると共に、高精度な発振回路および発振器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【００１４】
［適用例１］発振段を備えた発振回路であって、外部通信端子と、前記外部通信端子を介して外部との通信を行うインターフェース回路と、前記インターフェース回路に接続し、前記インターフェース回路をアクティブ状態またはスリープ状態に切り替える前記制御信号が外部から入力される外部制御端子と、を備え、前記外部制御端子を介して前記インターフェース回路に入力される前記制御信号にしたがって、前記インターフェース回路は前記アクティブ状態または前記スリープ状態のいずれかの状態になることを特徴とする発振回路。
インターフェース回路は、制御信号にしたがって通信を行う処理を停止するスリープ状態にできるので、通信を可能な状態を維持する場合に比べて、消費電流を低減できる。また通信処理が不要なときにスリープ状態にすれば、不要な通信信号を入力しないので、誤作動が発生するのを防止できる。さらにスリープ状態になったときには、不要な通信信号を入力して主電源が変動することがないので、発振周波数が変動するのを防止できる。
【００１５】
［適用例２］前記インターフェース回路は、前記外部通信端子に接続された信号線上に、前記外部制御端子に接続され前記制御信号によって開閉が制御されるスイッチ部を設けたことを特徴とする適用例１に記載の発振回路。
これによりスイッチ部が開放になると、スイッチ部の後段に通信信号が伝送されないので、この後段に接続する回路の動作を停止できる。したがって発振回路は低消費電流化できる。
【００１６】
［適用例３］前記インターフェース回路は、前記外部通信端子に接続された信号線上に、前記外部制御端子に接続され前記制御信号によって動作が制御されるトライステートバッファを設けたことを特徴とする適用例１に記載の発振回路。
これによりトライステートバッファは、制御信号にしたがってオン／オフの制御がされる。そしてスリープ状態のときには、トライステートバッファを構成するバッファが動作しないので、発振回路は低消費電流化できる。
【００１７】
［適用例４］前記発振段に電源を供給し、前記外部制御端子に接続されたレギュレータを備え、前記レギュレータは、前記インターフェース回路を前記スリープ状態にする前記制御信号が入力された場合、前記インターフェース回路が前記アクティブ状態のときに前記レギュレータから前記発振段に供給する電圧よりも低い電圧を、前記発振段に供給することを特徴とする適用例１ないし３のいずれかに記載の発振回路。
これによりレギュレータは、インターフェース回路が制御信号にしたがってスリープ状態になっているときには主電源の変動がなくなるので、発振段への電力供給を低電力にできる。すなわちレギュレータでの消費電流を低減できる。また発振周波数の変動を防止できる。
【００１８】
［適用例５］前記発振回路内で伝送される信号の電圧を変えるレベルシフト回路を備え、前記レベルシフト回路は、前記外部制御端子に接続され、前記制御信号にしたがって動作するか否かを切り替えることを特徴とする適用例１ないし４のいずれかに記載の発振回路。
これにより制御信号にしたがってレベルシフト回路を動作させれば、発振回路を低消費電流化できる。
【００１９】
［適用例６］前記外部制御端子に接続され、前記制御信号にしたがって前記発振段の出力信号を外部に出力するか否かを切り替える外部出力用スイッチ部を前記発振段の出力側に設けたことを特徴とする適用例１ないし５のいずれかに記載の発振回路。
これにより発振回路は、アウトプットイネーブル機能を備えることができ、制御信号にしたがって出力信号の出力を停止することによって低消費電流化できる。
【００２０】
［適用例７］適用例１ないし６のいずれかに記載の発振回路を備え、前記発振段に接続された振動子を設け、前記発振回路と前記振動子とをパッケージ内に設けたことを特徴とする発振器。
これにより低消費電流化された発振器を得ることができる。また発振器は、誤動作を防止できると共に、主電源の変動を低下できる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明に係る発振回路および発振器の最良の実施形態について説明する。まず第１の実施形態として、発振回路について説明する。図１は発振回路の構成を説明するブロック図である。発振回路１０は、インターフェース回路１２、発振段２０、レギュレータ２２、レベルシフト回路２４、機能ブロック３６を主に備えた構成である。
【００２２】
インターフェース回路１２は、外部との間で通信を行う回路であり、データの入出力を行っている。そしてインターフェース回路１２は、例えばＩ２Ｃバス用の回路になっていればよいので、発振回路１０に設けた２つの外部通信端子４０と信号線によって接続している。この場合、２つの信号線のうちの一方はデータライン（ＳＤＡ）となり、他方はクロックライン（ＳＣＬ）となり、これらの信号線で通信信号が伝送される。
【００２３】
またインターフェース回路１２は、外部から制御信号を入力する制御信号入力端子１４（図２を参照）を備えており、この制御信号入力端子１４が発振回路１０に設けた外部制御端子３８と信号線によって接続している。インターフェース回路１２は、制御信号を入力することによってアクティブまたはスリープのいずれかの状態に切り替わる。
【００２４】
図２はインターフェース回路をアクティブ状態またはスリープ状態に切り替える手段の説明図である。図２（Ａ）に示すインターフェース回路１２は、アクティブ状態またはスリープ状態を切り替える手段としてスイッチ部１６（１６ａ，１６ｂ）を有している。そしてＳＤＡの信号線は、第１スイッチ部１６ａを介して、第１入力用バッファ１８ａおよび出力用バッファ１８ｂに接続している。またＳＣＬの信号線は、第２スイッチ部１６ｂを介して、第２入力用バッファ１８ｃに接続している。これらのスイッチ部１６を制御する信号（制御信号）は、制御信号入力端子１４を介して入力するようになっており、制御信号を入力するとスイッチが開くようになっている。したがってスイッチ部１６は、入力した制御信号によって、信号線を接続または開放することができるものであればよく、例えばＣ−ＭＯＳ回路で構成することができる。これによりインターフェース回路１２は、制御信号にしたがってスイッチ部１６を開放していれば、外部通信端子４０を介してデータ信号を入力しても各バッファ１８が動作しない。
【００２５】
また図２（Ｂ）に示すインターフェース回路１２は、これに設けられたバッファ１８がインターフェース回路１２をアクティブ状態またはスリープ状態に切り替える手段を備えた構成（トライステートバッファ）になっている。そしてＳＤＡの信号線は、第１入力用トライステートバッファ１８ｄおよび出力用トライステートバッファ１８ｅに接続している。またＳＣＬの信号線は、第２入力用トライステートバッファ１８ｆに接続している。これらのトライステートバッファ１８ｄ〜１８ｆを制御する信号（制御信号）は、制御信号入力端子１４を介して入力するようになっており、制御信号を入力するとトライステートバッファ１８ｄ〜１８ｆが動作しないようになっている。これによりインターフェース回路１２は、制御信号を入力すれば、外部通信端子４０を介してデータ信号を入力してもバッファ１８が動作しない。
【００２６】
さらにインターフェース回路１２は、制御信号を入力すると、このインターフェース回路１２の電源を停止するように構成することもできる。このような構成であってもインターフェース回路１２は、制御信号を入力すれば、外部通信端子４０を介してデータ信号を入力してもバッファ１８が動作しない。
したがってインターフェース回路１２は、入力した制御信号にしたがってデータ信号の入力動作を行わなくなるので、低消費電流化できる。また誤動作を防止でき、主電源の変動を低下できる。
【００２７】
また図１に示す発振段２０は、発振回路１０の外部に設けた振動子である外部振動子５４（図５を参照）と接続して、この外部振動子５４との間でループを構成している。そして発振段２０は、外部振動子５４に電気信号を供給することで振動させ、外部振動子５４の出力信号を入力して増幅を行うことで発振する。外部振動子５４は、例えば圧電体に励振電極を形成して構成される圧電振動子である。
【００２８】
レギュレータ２２は、発振段２０に接続して電力を供給すると共に、外部制御端子３８に接続して制御信号を入力するようになっている。このレギュレータ２２は、発振段２０に対して高電圧または高電流を供給する場合と、低電圧または低電流を供給する場合とを、制御信号によって選択できるようになっている。なお高電圧または高電流は、インターフェース回路１２に制御信号が入力されてなく、このインターフェース回路１２が動作している場合（通信状態がアクティブな状態）において、主電源が変動したときでも発振段２０に供給する電力が変動しない値に設定してあればよい。また低電圧または低電流は、前述した高電圧と低電流よりも低い値となっており、且つ、前記外部振動子５４に接続した発振段２０が発振できる最低限の値以上に設定してあればよい。そしてレギュレータ２２は、制御信号を入力しない場合に発振段２０へ高電圧または高電流を供給し、制御信号を入力した場合に発振段２０へ低電圧または低電流を供給する構成になっている。
【００２９】
このような構成にすると、インターフェース回路１２が制御信号を入力して動作を停止している（スリープ状態）ときには主電源の変動がなくなるので、レギュレータ２２から発振段２０への電力供給を低電圧または低電流にできる。そしてレギュレータ２２での消費電流を低減できる。なお、このようなレギュレータ２２では、従来の発振回路に用いられているレギュレータ、すなわち高電圧のみを発振段に出力するレギュレータに比べて、消費電力を７０％に低減できた。
またレギュレータ２２が発振段２０に供給する電力を高くした場合または低くした場合のいずれであっても、発振段２０の発振周波数が所望の周波数からずれてしまうことを防止できる。
【００３０】
またレベルシフト回路２４は、外部制御端子３８に接続し、制御信号を入力するようになっている。図３はレベルシフト回路を説明するための発振回路の概略ブロック図である。図３に示すように発振回路１０は、低電圧回路２６と高電圧回路２８を備えており、これらの回路２６，２８の間にレベルシフト回路２４を接続している。低電圧回路２６を構成する回路は、例えば発振段２０や、この発振段２０の出力信号を分周する分周段３０（図４を参照）等である。また高電圧回路２８を構成する回路は、例えばインターフェース回路１２等である。そしてレベルシフト回路２４は、低電圧回路２６と高電圧回路２８で使用される電圧が異なっているので、これらの回路２６，２８の間のインターフェースとなっている。したがってレベルシフト回路２４は、低電圧回路２６から高電圧回路２８へ、または高電圧回路２８から低電圧回路２６へ信号が伝送されるときに、この信号レベルを調整している。
【００３１】
このようなレベルシフト回路２４は、制御信号を入力するとその動作を停止してスリープ状態になり、制御信号を入力しないと低電圧回路２６と高電圧回路２８との間を伝送する信号のレベルを調整する構成になっている。このためレベルシフト回路２４は、インターフェース回路１２が制御信号を入力して動作を停止しているのに連動して、信号レベルの調整を停止することもできる。これによりレベルシフト回路２４での消費電流を低減できる。
【００３２】
また発振段２０の出力信号は、クロック信号として発振回路１０の外部に出力できる。そして発振回路１０は、アウトプットイネーブル（ＯＥ）機能を備えることにより、このクロック信号を外部に出力するか否か選択できる構成になっている。図４は発振段の出力側に接続する回路構成を説明するブロック図である。発振段２０の出力信号は、分周されることなくそのままの周波数で発振回路１０から出力することができ、また発振段２０の後段に分周段３０を接続して出力信号を分周することで、出力信号の周波数を変えて発振回路１０から出力することもできる。
【００３３】
なお出力信号を分周する分周比は、予め設定してあってもよく、外部から入力された信号によって適宜設定してもよい。そして発振段２０の出力信号をそのまま出力するか、または分周して出力するかは、発振段２０や分周段３０に接続した切替手段３２を用いて切り替えている。この切替手段３２は、入力される切替信号に基づいて、いずれかの信号を出力するか選択している。
【００３４】
そして切替手段３２には、クロック信号を外部に出力するか否かを選択する外部出力用スイッチ部３４が接続している。この外部出力用スイッチ部３４は、図４に示すように外部出力用バッファをトライステートバッファで構成し、さらに動作をするか否かを制御する信号（制御信号）を入力するために、外部制御端子３８に接続した構成であればよい。これは、外部出力用スイッチ部３４が制御信号を入力しないと、外部出力用バッファを動作させてクロック信号を外部出力できる構成にし、また制御信号を入力すると、外部出力用バッファの動作を停止させてクロック信号を外部出力できない構成にしておけばよい。
【００３５】
また外部出力用スイッチ部３４は、図４に示す形態の他に、切替手段３２と外部出力用バッファの間に、信号線を接続または開放するスイッチを設け、これの接続または開放を制御信号によって制御する構成にしてもよい。このような外部出力用スイッチ部３４は、例えばＣ−ＭＯＳ回路で構成することができる。このような外部出力用スイッチ部３４であっても制御信号が入力することにより、外部出力用バッファが停止して、クロック信号の外部出力を停止できる。
よって外部出力用スイッチ部３４は、インターフェース回路１２が制御信号を入力して動作を停止するのに連動して、外部出力用バッファが停止するので、この外部出力用バッファの消費電流を低減できる。
【００３６】
また発振回路１０は、図１に示すように機能ブロック３６を備えている。この機能ブロック３６は、発振段２０に接続しており、発振段２０の出力信号を入力するようになっている。この機能ブロック３６は、例えば計時回路やメモリ等であればよい。そして計時回路は、例えば、図４に示すような分周段３０を介して発振段２０に接続してあればよい。より具体的には、計時回路は、発振段２０が約３２［ｋＨｚ］の発振周波数を有し、これを源振として出力する場合には、分周段３０で源振を１［Ｈｚ］に分周し、この１［Ｈｚ］のクロック信号を用いて計時を行えばよい。これにより計時回路では、［秒］、［分］、［時］、［日］、［曜日］、［月］、［年］等の時刻データを得ることができる。したがって発振回路１０は、リアルタイムクロックに利用されることができる。なお、この場合、外部通信端子４０を介してインターフェース回路１２に入力するデータは、例えば、時刻データや修正データ、メモリに記憶するデータ等となる。
【００３７】
以上に説明した発振回路１０によれば、各回路１２，２２，２４，３４等が制御信号を入力したときにそれぞれが動作を停止しているので、低消費電流化できる。
またインターフェース回路１２は、外部通信端子４０を介してデータ信号を入力するときにアクティブ状態になり、データ信号を入力しないときに制御信号を入力してスリープ状態になる。このためインターフェース回路１２は制御信号を入力してスリープ状態になれば、データ信号の入力処理が行われないので、誤作動が起こるのを防止でき、システムの信頼性を向上できる。そしてインターフェース回路１２においてデータ信号の入力処理が行われないと、主電源の変動が生じないので、発振段２０における発振周波数の変化が生じるのを防止できる。したがって高精度な発振回路１０が得られる。
【００３８】
なお発振回路１０は、ＩＣチップ化することができる。この場合、外部通信端子４０や外部制御端子３８をＩＣチップの表面に設けて能動面を構成しておけばよい。
【００３９】
次に第２の実施形態として、発振器について説明する。図５は発振器の説明図である。発振器５０は、ＩＣチップ５２にした前記発振回路１０と、このＩＣチップ５２に導通した外部振動子５４とをパッケージ５６内に設けた構成である。
図５（Ａ）に示す発振器５０ａは、シングルシールタイプであり、ＩＣチップ５２と外部振動子５４を１つの凹陥部７２に収容した構成である。すなわち発振器５０ａはパッケージベース７０を備えており、このパッケージベース７０は凹陥部７２を備えている。この凹陥部７２の側面は階段状に形成してあり、下側の階段部７４ａの上面にパッド電極５８を設け、上側の階段部７４ｂの上面にパッケージ側マウント電極６０を設けている。そして複数のパッド電極５８のうちの２つは、パッケージ側マウント電極６０と１対１に導通している。また他のパッド電極５８は、パッケージベース７０の外面に設けた外部端子６２と導通している。
【００４０】
このような凹陥部７２の底面には、能動面を上方に向けたＩＣチップ５２が固着しており、外部通信端子４０や外部制御端子３８等のパッド５２ａとパッド電極５８にワイヤ６４を接合してこれらが導通している。またパッケージ側マウント電極６０の上に導電性接着剤６６を塗布しており、この導電性接着剤６６の上に外部振動子５４を配設している。これにより外部振動子５４とＩＣチップ５２が導通する。そしてパッケージベース７０の上面に蓋体６８を接合して、凹陥部７２を気密封止している。このような発振器５０ａは、前述した発振回路１０を備えているので低消費電流化できる。また発振器５０ａは、誤動作を防止できると共に、主電源の変動を低下できる。すなわち発振器５０ｂは、高精度にできる。
【００４１】
また図５（Ｂ）に示す発振器５０ｂは、ダブルシールタイプであり、ＩＣチップ５２と外部振動子５４をそれぞれ別の凹陥部７８に収容した構成である。すなわち発振器５０ｂはパッケージベース７６を備えており、このパッケージベース７６は上方に向けて開口した凹陥部７８（上側凹陥部７８ａ）と、下方に向けて開口した凹陥部７８（下側凹陥部７８ｂ）とを備えている。上側凹陥部７８ａにパッケージ側マウント電極６０が設けてあり、下側凹陥部７８ｂにパッド電極５８が設けてある。複数のパッド電極５８のうちの２つは、パッケージ側マウント電極６０と１対１に導通している。また他のパッド電極５８は、パッケージベース７６の外面に設けた外部端子６２と導通している。そしてパッケージ側マウント電極６０の上には導電性接着剤６６を塗布しており、この導電性接着剤６６の上に外部振動子５４を配設している。このパッケージベース７６の上面に蓋体６８を接合して、上側凹陥部７８ａを気密封止している。
【００４２】
また下側凹陥部７８ｂには、能動面を下方に向けたＩＣチップ５２が固着しており、外部通信端子４０や外部制御端子３８等のパッド５２ａとパッド電極５８にワイヤ６４を接合してこれらが導通している。これにより外部振動子５４とＩＣチップ５２が導通する。なお下側凹陥部７８ｂに封止材８０を注入すれば、ＩＣチップ５２やワイヤ６４等を保護できる。このような発振器５０ｂは、前述した発振回路１０を備えているので低消費電流化できる。また発振器５０ｂは、誤動作を防止できると共に、主電源の変動を低下できる。すなわち発振器５０ｂは、高精度にできる。
【００４３】
また発振器５０は、図５に示す構成に限定されることはない。このため発振器５０は、例えば外部振動子５４を収容したパッケージとＩＣチップ５２とをリードフレームで接合し、パッケージ、ＩＣチップ５２およびリードフレームを樹脂封止材でモールドした構成であってもよい。これによりＩＣチップ５２と外部振動子５４がモールドのパッケージ５６内に設けられる。このような発振器５０であっても、前述した発振回路１０を備えているので低消費電流化できる。また発振器５０は、誤動作を防止できると共に、主電源の変動を低下できる。すなわち発振器５０ｂは、高精度にできる。
【図面の簡単な説明】
【００４４】
【図１】発振回路の構成を説明するブロック図である。
【図２】インターフェース回路をアクティブ状態またはスリープ状態に切り替える手段の説明図である。
【図３】レベルシフト回路を説明するための発振回路の概略ブロック図である。
【図４】発振段の出力側に接続する回路構成を説明するブロック図である。
【図５】発振器の説明図である。
【図６】従来技術に係り、電子デバイスの接続を説明する図である。
【図７】従来技術に係り、２本の信号線で接続された電子デバイスの説明する図である。
【図８】従来技術に係り、発振器の概略構成を説明するブロック図である。
【符号の説明】
【００４５】
１０………発振回路、１２………インターフェース回路、１４………制御信号入力端子、１６………スイッチ部、１８………バッファ、２０………発振段、２２………レギュレータ、２４………レベルシフト回路、３４………外部出力用スイッチ部、３６………機能ブロック、３８………外部制御端子、４０………外部通信端子、５０………発振器、５２………ＩＣチップ、５４………外部振動子、５６………パッケージ。
【特許請求の範囲】
【請求項１】
発振段を備えた発振回路であって、
外部通信端子と、
前記外部通信端子を介して外部との通信を行うインターフェース回路と、
前記インターフェース回路に接続し、前記インターフェース回路をアクティブ状態またはスリープ状態に切り替える前記制御信号が外部から入力される外部制御端子と、
を備え、
前記外部制御端子を介して前記インターフェース回路に入力される前記制御信号にしたがって、前記インターフェース回路は前記アクティブ状態または前記スリープ状態のいずれかの状態になる
ことを特徴とする発振回路。
【請求項２】
前記インターフェース回路は、前記外部通信端子に接続された信号線上に、前記外部制御端子に接続され前記制御信号によって開閉が制御されるスイッチ部を設けたことを特徴とする請求項１に記載の発振回路。
【請求項３】
前記インターフェース回路は、前記外部通信端子に接続された信号線上に、前記外部制御端子に接続され前記制御信号によって動作が制御されるトライステートバッファを設けたことを特徴とする請求項１に記載の発振回路。
【請求項４】
前記発振段に電源を供給し、前記外部制御端子に接続されたレギュレータを備え、
前記レギュレータは、前記インターフェース回路を前記スリープ状態にする前記制御信号が入力された場合、前記インターフェース回路が前記アクティブ状態のときに前記レギュレータから前記発振段に供給する電圧よりも低い電圧を、前記発振段に供給する
ことを特徴とする請求項１ないし３のいずれかに記載の発振回路。
【請求項５】
前記発振回路内で伝送される信号の電圧を変えるレベルシフト回路を備え、
前記レベルシフト回路は、前記外部制御端子に接続され、前記制御信号にしたがって動作するか否かを切り替える
ことを特徴とする請求項１ないし４のいずれかに記載の発振回路。
【請求項６】
前記外部制御端子に接続され、前記制御信号にしたがって前記発振段の出力信号を外部に出力するか否かを切り替える外部出力用スイッチ部を前記発振段の出力側に設けたことを特徴とする請求項１ないし５のいずれかに記載の発振回路。
【請求項７】
請求項１ないし６のいずれかに記載の発振回路を備え、前記発振段に接続された振動子を設け、前記発振回路と前記振動子とをパッケージ内に設けたことを特徴とする発振器。
【請求項１】
発振段を備えた発振回路であって、
外部通信端子と、
前記外部通信端子を介して外部との通信を行うインターフェース回路と、
前記インターフェース回路に接続し、前記インターフェース回路をアクティブ状態またはスリープ状態に切り替える前記制御信号が外部から入力される外部制御端子と、
を備え、
前記外部制御端子を介して前記インターフェース回路に入力される前記制御信号にしたがって、前記インターフェース回路は前記アクティブ状態または前記スリープ状態のいずれかの状態になる
ことを特徴とする発振回路。
【請求項２】
前記インターフェース回路は、前記外部通信端子に接続された信号線上に、前記外部制御端子に接続され前記制御信号によって開閉が制御されるスイッチ部を設けたことを特徴とする請求項１に記載の発振回路。
【請求項３】
前記インターフェース回路は、前記外部通信端子に接続された信号線上に、前記外部制御端子に接続され前記制御信号によって動作が制御されるトライステートバッファを設けたことを特徴とする請求項１に記載の発振回路。
【請求項４】
前記発振段に電源を供給し、前記外部制御端子に接続されたレギュレータを備え、
前記レギュレータは、前記インターフェース回路を前記スリープ状態にする前記制御信号が入力された場合、前記インターフェース回路が前記アクティブ状態のときに前記レギュレータから前記発振段に供給する電圧よりも低い電圧を、前記発振段に供給する
ことを特徴とする請求項１ないし３のいずれかに記載の発振回路。
【請求項５】
前記発振回路内で伝送される信号の電圧を変えるレベルシフト回路を備え、
前記レベルシフト回路は、前記外部制御端子に接続され、前記制御信号にしたがって動作するか否かを切り替える
ことを特徴とする請求項１ないし４のいずれかに記載の発振回路。
【請求項６】
前記外部制御端子に接続され、前記制御信号にしたがって前記発振段の出力信号を外部に出力するか否かを切り替える外部出力用スイッチ部を前記発振段の出力側に設けたことを特徴とする請求項１ないし５のいずれかに記載の発振回路。
【請求項７】
請求項１ないし６のいずれかに記載の発振回路を備え、前記発振段に接続された振動子を設け、前記発振回路と前記振動子とをパッケージ内に設けたことを特徴とする発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１７７４９１（Ｐ２００９−１７７４９１Ａ）
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願番号】特願２００８−１３９７６（Ｐ２００８−１３９７６）
【出願日】平成２０年１月２４日（２００８．１．２４）
【出願人】（０００００３１０４）エプソントヨコム株式会社 (1,528)
【Ｆターム（参考）】
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願日】平成２０年１月２４日（２００８．１．２４）
【出願人】（０００００３１０４）エプソントヨコム株式会社 (1,528)
【Ｆターム（参考）】
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