発振回路
【課題】自励発振が起こらず、出力対称性を確保できるようにした発振回路を提供する。
【解決手段】コルピッツ型の水晶発振回路において、ＣＭＯＳインバータＩＮＶ１の出力側（ノードＮ１）と電源ＶＤＤとの間に、ＣＭＯＳインバータＩＮＶ１の帰還バイアス電圧を高くするためのトランジスタＭＰ１と発振出力が無いときＯＮするトランジスタＭＰ２とを直列接続して、電源投入初期時にそのノードＮ１をＶＤＤ／２より高い電圧にプルアップし、正常発振が開始してノードＮ３の電圧が所定値に達すると、トランジスタＭＰ２をＯＦＦしてノードＮ１のプルアップを解除する。また、ＣＭＯＳインバータＩＮＶ１の出力を反転するＣＭＯＳインバータＩＮＶ２を接続し、その出力側のノードＮ２にアンド回路ＡＮＤ１を接続し、正常発振が開始してノードＮ３の電圧が所定値に達したとき、それから遅延回路ＤＬ１の遅延の後に、アンド回路ＡＮＤ１のゲートを開いて、ノードＮ２の発振信号を出力端子ＯＵＴに出力する。
【解決手段】コルピッツ型の水晶発振回路において、ＣＭＯＳインバータＩＮＶ１の出力側（ノードＮ１）と電源ＶＤＤとの間に、ＣＭＯＳインバータＩＮＶ１の帰還バイアス電圧を高くするためのトランジスタＭＰ１と発振出力が無いときＯＮするトランジスタＭＰ２とを直列接続して、電源投入初期時にそのノードＮ１をＶＤＤ／２より高い電圧にプルアップし、正常発振が開始してノードＮ３の電圧が所定値に達すると、トランジスタＭＰ２をＯＦＦしてノードＮ１のプルアップを解除する。また、ＣＭＯＳインバータＩＮＶ１の出力を反転するＣＭＯＳインバータＩＮＶ２を接続し、その出力側のノードＮ２にアンド回路ＡＮＤ１を接続し、正常発振が開始してノードＮ３の電圧が所定値に達したとき、それから遅延回路ＤＬ１の遅延の後に、アンド回路ＡＮＤ１のゲートを開いて、ノードＮ２の発振信号を出力端子ＯＵＴに出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＣ共振回路を備えるコルピッツ型の発振回路に関するものである。
【背景技術】
【０００２】
コルピッツ型の発振回路は、図５に示すように構成されている。ＩＮＶ１，ＩＮＶ２は電源ＶＤＤと接地ＧＮＤが接続されたＣＭＯＳインバータ、Ｘ１は水晶振動子、Ｒｆは帰還抵抗、Ｃｇ，Ｃｄは共振用のキャパシタである。
【０００３】
この発振回路では、帰還抵抗Ｒｆによって、初期ではＣＭＯＳインバータＩＮＶ１の入力側および出力側は同じ電圧であるが、その後、ＣＭＯＳインバータＩＮＶ１の入力側の信号が反転増幅されてノードＮ１に現れると、このノードＮ１の電圧変動がキャパシタＣｄを充電又は放電し、この動作が起因となって、水晶振動子Ｘ１の固有振動数でのインダクタンス成分とキャパシタＣｇ，Ｃｄによる並列共振回路が共振し、水晶振動子Ｘ１の固有振動数での発振が起こる。このような構成の水晶発振回路は、特許文献１に記載されている。
【特許文献１】実開平０３−０９８５１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のような発振回路では、ＣＭＯＳインバータＩＮＶ１の帰還バイアス電圧は、出力対称性（デューティ比）を５０％にするために、ＶＤＤ／２の電圧に設定される。また、次段のバッファとしてのＣＭＯＳインバータＩＮＶ２のスレッショルド電圧も出力対称性を５０％にするために、ＶＤＤ／２の電圧に設定される。この場合、電源電圧ＶＤＤの投入時に、以下の手順(a)〜(c)によって自励発振が起こる。図６に波形図を示した。
【０００５】
(a)電源電圧ＶＤＤの投入時の電源ノイズにより、ＣＭＯＳインバータＩＮＶ１の電源電圧ＶＤＤにノイズが入り、ノードＮ１の電圧（出力電圧）が揺らされる。
(b)ノードＮ１の電圧が揺れることにより、ＣＭＯＳインバータＩＮＶ２の出力が反転する。この時、ＣＭＯＳインバータＩＮＶ２の動作時に大きい貫通電流が流れる事により、さらに電源電圧ＶＤＤにノイズが乗る結果となる。
(c)以上の(a)、(b)の動作が繰り返されることにより、自励発振が引き起こされる。
【０００６】
以上より、水晶振動子Ｘ１の固有振動数と異なる周波数の自励発振が引き起こされることとなるため、この発振回路を使用した機器などに誤動作を発生させる問題があった。
【０００７】
そこで、ＣＭＯＳインバータＩＮＶ１を構成する２個のＭＯＳトランジスタのサイズ比を調整したり、次段のＣＭＯＳインバータＩＮＶ２のスレッショルド電圧を調整すること等により、ＣＭＯＳインバータＩＮＶ１の帰還バイアス電圧が、ＶＤＤ／２の電圧よりもノイズのレベル以上に高く（または低く）なるようにし、帰還バイアス電圧とＣＭＯＳインバータＩＮＶ２のスレッショルド電圧との間に大きな電圧差をつけることが行われている。
【０００８】
これにより、電源電圧ＶＤＤの投入時の電源ノイズによってＣＭＯＳインバータＩＮＶ１の帰還バイアスの電位（出力電圧）が揺らされても、その出力電圧（ノードＮ１の電圧）と次段のＣＭＯＳインバータＩＮＶ２のスレッショルド電圧との間に十分な電圧差が確保され、ＣＭＯＳインバータＩＮＶ２の出力が変化（反転）せず、自励発振が引き起こされないようにすることができる。この時のＣＭＯＳインバータＩＮＶ２の出力は、そのスレッショルド電圧がＶＤＤ／２であるとき、ＣＭＯＳインバータＩＮＶ１の帰還バイアス電圧がＶＤＤ／２より高く設定されていれば“Ｌ”（＝ＧＮＤ）、低く設定されていれば“Ｈ”（＝ＶＤＤ）となる。
【０００９】
しかし、上記の方法では、ＣＭＯＳインバータＩＮＶ１の帰還バイアス電圧がずれることにより、出力対称性が悪くなるという問題点があった。
【００１０】
本発明の目的は、上記問題点を解決するため、自励発振が起こらず、出力対称性を確保できるようにした発振回路を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１にかかる発明は、第１の電源と第２の電源が接続されるインバータ、該インバータの入力側と前記第２の電源との間に接続される第１のキャパシタ、前記インバータの出力側と前記第２の電源との間に接続される第２のキャパシタ、前記インバータの入出力間に並列接続される帰還抵抗および振動子とを有し、且つ前記インバータの出力側の帰還バイアス電圧が前記第１の電源の電圧と前記第２の電源の電圧の中間電圧に設定される発振回路本体と、該発振回路本体で発振された発振出力信号を検出する発振検出回路とを備え、前記発振回路本体に、前記発振検出回路が前記発振出力信号を検出しないとき、前記インバータの出力側電圧を前記中間電圧より高い電圧にプルアップし、前記発振検出回路が前記発振出力信号を検出したとき、前記プルアップを解除する電圧印加回路を設けたことを特徴とする。
請求項２にかかる発明は、第１の電源と第２の電源が接続されるインバータ、該インバータの入力側と前記第２の電源との間に接続される第１のキャパシタ、前記インバータの出力側と前記第２の電源との間に接続される第２のキャパシタ、前記インバータの入出力間に並列接続される帰還抵抗および振動子とを有し、且つ前記インバータの出力側の帰還バイアス電圧が前記第１の電源の電圧と前記第２の電源の電圧の中間電圧に設定される発振回路本体と、該発振回路本体で発振された発振出力信号を検出する発振検出回路とを備え、前記発振回路本体に、前記発振検出回路が前記発振出力信号を検出しないとき、前記インバータの出力側電圧を前記中間電圧より低い電圧にプルダウンし、前記発振検出回路が前記発振出力信号を検出したとき、前記プルダウンを解除する電圧印加回路を設けたことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の発振回路において、前記発振検出回路は、前記発振回路本体から出力する発振信号を積分する第１の時定数の積分回路と、該積分回路に積分された電荷を放電する第２の時定数の放電回路とを備え、前記第２の時定数は前記第１の時定数より大きく設定され、所定値に達した前記積分回路の積分電圧を、前記発振出力信号を検出した信号とすることを特徴とする。
請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載の発振回路において、前記電圧印加回路は、前記発振検出回路が前記発振出力信号を検出しないときＯＮし、検出したときＯＦＦするスイッチ素子であることを特徴とする。
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載の発振回路において、前記発振検出回路が前記発振出力信号を検出しないとき、前記発振回路本体の出力信号の出力を禁止する出力制御回路を備えることを特徴とする。
請求項６にかかる発明は、請求項５に記載の発振回路において、前記出力制御回路は、前記発振検出回路が前記発振出力信号を検出したとき、所定時間遅延の後に前記発振回路本体の出力信号の出力禁止を解除することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、インバータの帰還バイアス電圧を発振出力信号が出力しない電源投入時にプルアップし、又はプルダウンさせることにより、該インバータの出力電圧と次段インバータのスレッショルド電圧との間に所定の電圧差を持たせることができるので、当該インバータの出力電圧が、電源投入時の微小な電源ノイズなどの影響を受けて揺れても、次段インバータのスレッショルド電圧を横切るような動作が無くなり、自励発振を引き起こさない。また、通常動作での発振時は前記した帰還バイアス電圧のプルアップ又はプルダウンは解除されるので、出力対称性５０％の発振波形を得ることができる。また、出力制御回路を設けることにより、外部へは安定した出力対称性５０％の発振波形のみを出力させることができる。
【発明を実施するための最良の形態】
【００１３】
＜第１の実施例＞
図１は本発明の第１の実施例の発振回路の構成を示す回路図、図２はその動作波形図である。１Ａは発振回路本体であり、図５で説明したＣＭＯＳインバータＩＮＶ１，ＩＮＶ２、水晶振動子Ｘ１、帰還抵抗Ｒｆ、キャパシタＣｇ，Ｃｄに加えて、ノードＮ１に入力側が接続されたＣＭＯＳインバータＩＮＶ３、ソースが電源ＶＤＤに接続されゲートがＣＭＯＳインバータＩＮＶ１の入力側に接続されたＰＭＯＳトランジスタＭＰ１、ソースがトランジスタＭＰ１のドレインに接続されドレインがノードＮ１に接続されたＰＭＯＳトランジスタＭＰ２を有する。ＣＭＯＳインバータＩＮＶ１の帰還バイアス電圧は、当該ＣＭＯＳインバータＩＮＶ１を構成するトランジスタのサイズ比によって、ＶＤＤ／２に設定されている。トランジスタＭＰ１，ＭＰ２は電圧印加回路を構成する。なお、ＣＭＯＳインバータＩＮＶ１，２，３には正電源としてＶＤＤが、接地としてＧＮＤが接続されるが、ここでは図示を省略した。
【００１４】
２は発振検出回路であり、ＣＭＯＳインバータＩＮＶ３の出力側に片端が接続された抵抗Ｒ１、その抵抗Ｒ１の他端と接地ＧＮＤとの接続されたキャパシタＣ１、およびそのキャパシタＣ１に並列接続された抵抗Ｒ２からなる。キャパシタＣ１と抵抗Ｒ１，Ｒ２の共通接続点であるノードＮ３は、トランジスタＭＰ２のゲートに接続されている。なお、キャパシタＣ１と抵抗Ｒ１は積分回路を構成し、キャパシタＣ１と抵抗Ｒ２は放電回路を構成し、後者の時定数は前者の時定数より大きく設定されている。
【００１５】
３は出力制御回路であり、遅延回路ＤＬ１とアンド回路ＡＮＤ１からなり、アンド回路ＡＮＤ１の一方の入力側はＣＭＯＳインバータＩＮＶ２の出力であるノードＮ２に、他方の入力側は遅延回路ＤＬ１を経由して発振検出回路２のノードＮ３に接続されている。
【００１６】
さて、電源投入直後は、キャパシタＣ１の電荷が抵抗Ｒ２により放電されていて、ノードＮ３は“Ｌ”（＝ＧＮＤ）となっている。このため、ノードＮ３の電圧がゲートに印加するトランジスタＭＰ２はＯＮ状態となる。
【００１７】
よって、電源投入時は、トランジスタＭＰ１がＣＭＯＳインバータＩＮＶ１のＰＭＯＳトランジスタ（図示せず）に並列接続されるので、ノードＮ１の電圧が、投入された電源電圧ＶＤＤ側にプルアップされて、帰還バイアス電圧であるＶＤＤ／２よりも高電圧に設定される。この高電圧は、ＣＭＯＳインバータＩＮＶ２のスレッショルド電圧よりも高くなり、電源投入時の微小な電源ノイズなどによりノードＮ１の電圧が揺れても、当該ＣＭＯＳインバータＩＮＶ２のスレッショルド電圧より低下しないために、ＣＭＯＳインバータＩＮＶ２の出力電圧は変化しない。つまり、自励発振を起こさない。また、“Ｌ”となっているノードＮ３に接続された遅延回路ＤＬ１を経由して接続されたアンド回路ＡＮＤ１の出力は、“Ｌ”に固定され、出力端子ＯＵＴの出力電圧は発振出力停止状態となる。
【００１８】
上記構成における遅延回路ＤＬ１は、公知・周知の構成を有するものであるが、具体的な構成例について、図４を参照しつつ説明する。図４に示された構成例は、ＣＭＯＳインバータＩＮＶを必要とされる遅延時間に応じて、２Ｎ段直列接続したものである。なお、Ｎは１，２，３，・・・で表される整数である。
【００１９】
水晶振動子Ｘ１のインダクタンス成分とキャパシタＣｇ，Ｃｄによる並列共振回路が共振して水晶発振が始まると、ＶＤＤ／２より高い電圧に帰還バイアス電圧が引き上げられたＣＭＯＳインバータＩＮＶ１が動作を始める。このＣＭＯＳインバータＩＮＶ１の出力電圧がＣＭＯＳインバータＩＮＶ２で反転されると、その波形は、“Ｈ”の時間の長い波形となる。ＣＭＯＳインバータＩＮＶ３の出力信号の波形も同様であり、この出力信号が抵抗Ｒ１を経由してキャパシタＣ１に充電され始める。
【００２０】
キャパシタＣ１の電圧（ノードＮ３）が、所定値にまで充電されると、トランジスタＭＰ２はＯＦＦとなり、ノードＮ１のプルアップが解除され、帰還バイアス電圧がＶＤＤ／２の電圧へと戻る。これによって、ＣＭＯＳインバータＩＮＶ２の発振出力（ノードＮ２）の波形は、出力対称性が５０％となる。
【００２１】
このとき、ノードＮ３の“Ｈ”の電圧は、遅延回路ＤＬ１で所定の遅延を受けた後に、アンド回路ＡＮＤ１の一方の入力側に入力するので、そのアンド回路ＡＮＤ１がゲートを開き、ノードＮ２の発振波形が、出力対称性５０％となった時点から少し遅れて、出力端子ＯＵＴに出力される。このように、出力端子ＯＵＴからは安定した出力対称性５０％の発振波形が出力される。
【００２２】
＜第２の実施例＞
図３は本発明の第２の実施例の発振回路の構成を示す回路図である。１Ｂは発振回路本体であり、図１で説明したＣＭＯＳインバータＩＮＶ１，ＩＮＶ２、ＩＮＶ３、水晶振動子Ｘ、帰還抵抗Ｒｆ、キャパシタＣｇ，Ｃｄに加えて、ＣＭＯＳインバータＩＮＶ４、ソースがＧＮＤに接続されゲートがＣＭＯＳインバータＩＮＶ１の入力側に接続されたＮＭＯＳトランジスタＭＮ１、ソースがトランジスタＭＮ１のドレインに接続されドレインがノードＮ１に接続されゲートがＣＭＯＳインバータＩＮＶ４の出力に接続されたＮＭＯＳトランジスタＭＮ２を有する。ＣＭＯＳインバータＩＮＶ４の入力は発振検出回路２のノードＮ３に接続されている。トランジスタＭＮ１，ＭＮ２は電圧印加回路を構成する。なお、発振検出回路２と出力制御回路３は図１に示したものと同じである。
【００２３】
本実施例では、電源投入直後は、キャパシタＣ１の電荷が抵抗Ｒ２により放電されいて、ノードＮ３は“Ｌ”（＝ＧＮＤ）となっている。このため、ＣＭＯＳインバータＩＮＶ４の出力電圧がゲートに印加するトランジスタＭＮ２はＯＮ状態となる。
【００２４】
よって、電源投入時は、トランジスタＭＮ１がＣＭＯＳインバータＩＮＶ１のＮＭＯＳトランジスタ（図示せず）に並列接続されるので、ノードＮ１の電圧がＧＮＤ側にプルダウンされ、ＶＤＤ／２よりも低電圧に設定される。この低電圧は、ＣＭＯＳインバータＩＮＶ２のスレッショルド電圧よりも低くなり、電源投入時の微小な電源ノイズなどによりノードＮ１の電圧が揺れても、当該ＣＭＯＳインバータＩＮＶ２のスレッショルド電圧を超えないために、ＣＭＯＳインバータＩＮＶ２の出力は変化しない。つまり、自励発振を起こさない。また、“Ｌ”となっているノードＮ３に接続された遅延回路ＤＬ１を経由して接続されたアンド回路ＡＮＤ１の出力は、“Ｌ”に固定され、出力端子ＯＵＴの出力電圧は発振出力停止状態となる。
【００２５】
水晶振動子Ｘ１のインダクタンス成分とキャパシタＣｇ，Ｃｄによる並列共振回路が共振して水晶発振が始まると、帰還バイアス電圧がトランジスタＭＮ１，ＭＮ２によってＶＤＤ／２の電圧より低い電圧に引き下げられたＣＭＯＳインバータＩＮＶ１が動作を始める。このＣＭＯＳインバータＩＮＶ１の出力がＣＭＯＳインバータＩＮＶ２で反転されると、その波形は、“Ｌ”の時間の長い波形となる。ＣＭＯＳインバータＩＮＶ３の出力信号の波形も同様であり、この出力信号が抵抗Ｒ１を経由してキャパシタＣ１に充電され始める。
【００２６】
キャパシタＣ１の電圧（ノードＮ３）が、ＣＭＯＳインバータＩＮＶ４のスレッショルド電圧を超えるレベルにまで充電されると、そのＣＭＯＳインバータＩＮＶ４の出力が“Ｌ”となり、トランジスタＭＮ２がＯＦＦとなり、ノードＮ１のプルダウンが解除されて、帰還バイアス電圧がＶＤＤ／２の電圧へと戻る。これによって、ＣＭＯＳインバータＩＮＶ２の発振出力（ノードＮ２）の波形は、出力対称性が５０％となる。
【００２７】
このとき、ノードＮ３の“Ｈ”の電圧は遅延回路ＤＬ１で所定の遅延を受けた後に、アンド回路ＡＮＤ１の一方の入力側に入力するので、そのアンド回路ＡＮＤ１がゲートを開き、ノードＮ２の発振波形が、出力対称性５０％となった時点から少し遅れて、出力端子ＯＵＴに出力される。このように、出力端子ＯＵＴからは安定した出力対称性５０％の発振波形が出力される。
【００２８】
＜その他の実施例＞
なお、以上説明した第１および第２の実施例において、水晶発振子Ｘ１はこれに限られず、セラミック振動子等のように、固有の振動数で固有のインダクタンスを呈する振動子であればよい。また、各回路を構成するトランジスタは、電界効果トランジスタ以外にバイポーラトランジスタであってもよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施例の発振回路の回路図である。
【図２】図１の発振回路の動作波形図である。
【図３】本発明の第２の実施例の発振回路の回路図である。
【図４】遅延回路の構成を示すブロック図である。
【図５】従来の発振回路の回路図である。
【図６】図５の発振回路の動作波形図である。
【技術分野】
【０００１】
本発明は、ＬＣ共振回路を備えるコルピッツ型の発振回路に関するものである。
【背景技術】
【０００２】
コルピッツ型の発振回路は、図５に示すように構成されている。ＩＮＶ１，ＩＮＶ２は電源ＶＤＤと接地ＧＮＤが接続されたＣＭＯＳインバータ、Ｘ１は水晶振動子、Ｒｆは帰還抵抗、Ｃｇ，Ｃｄは共振用のキャパシタである。
【０００３】
この発振回路では、帰還抵抗Ｒｆによって、初期ではＣＭＯＳインバータＩＮＶ１の入力側および出力側は同じ電圧であるが、その後、ＣＭＯＳインバータＩＮＶ１の入力側の信号が反転増幅されてノードＮ１に現れると、このノードＮ１の電圧変動がキャパシタＣｄを充電又は放電し、この動作が起因となって、水晶振動子Ｘ１の固有振動数でのインダクタンス成分とキャパシタＣｇ，Ｃｄによる並列共振回路が共振し、水晶振動子Ｘ１の固有振動数での発振が起こる。このような構成の水晶発振回路は、特許文献１に記載されている。
【特許文献１】実開平０３−０９８５１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のような発振回路では、ＣＭＯＳインバータＩＮＶ１の帰還バイアス電圧は、出力対称性（デューティ比）を５０％にするために、ＶＤＤ／２の電圧に設定される。また、次段のバッファとしてのＣＭＯＳインバータＩＮＶ２のスレッショルド電圧も出力対称性を５０％にするために、ＶＤＤ／２の電圧に設定される。この場合、電源電圧ＶＤＤの投入時に、以下の手順(a)〜(c)によって自励発振が起こる。図６に波形図を示した。
【０００５】
(a)電源電圧ＶＤＤの投入時の電源ノイズにより、ＣＭＯＳインバータＩＮＶ１の電源電圧ＶＤＤにノイズが入り、ノードＮ１の電圧（出力電圧）が揺らされる。
(b)ノードＮ１の電圧が揺れることにより、ＣＭＯＳインバータＩＮＶ２の出力が反転する。この時、ＣＭＯＳインバータＩＮＶ２の動作時に大きい貫通電流が流れる事により、さらに電源電圧ＶＤＤにノイズが乗る結果となる。
(c)以上の(a)、(b)の動作が繰り返されることにより、自励発振が引き起こされる。
【０００６】
以上より、水晶振動子Ｘ１の固有振動数と異なる周波数の自励発振が引き起こされることとなるため、この発振回路を使用した機器などに誤動作を発生させる問題があった。
【０００７】
そこで、ＣＭＯＳインバータＩＮＶ１を構成する２個のＭＯＳトランジスタのサイズ比を調整したり、次段のＣＭＯＳインバータＩＮＶ２のスレッショルド電圧を調整すること等により、ＣＭＯＳインバータＩＮＶ１の帰還バイアス電圧が、ＶＤＤ／２の電圧よりもノイズのレベル以上に高く（または低く）なるようにし、帰還バイアス電圧とＣＭＯＳインバータＩＮＶ２のスレッショルド電圧との間に大きな電圧差をつけることが行われている。
【０００８】
これにより、電源電圧ＶＤＤの投入時の電源ノイズによってＣＭＯＳインバータＩＮＶ１の帰還バイアスの電位（出力電圧）が揺らされても、その出力電圧（ノードＮ１の電圧）と次段のＣＭＯＳインバータＩＮＶ２のスレッショルド電圧との間に十分な電圧差が確保され、ＣＭＯＳインバータＩＮＶ２の出力が変化（反転）せず、自励発振が引き起こされないようにすることができる。この時のＣＭＯＳインバータＩＮＶ２の出力は、そのスレッショルド電圧がＶＤＤ／２であるとき、ＣＭＯＳインバータＩＮＶ１の帰還バイアス電圧がＶＤＤ／２より高く設定されていれば“Ｌ”（＝ＧＮＤ）、低く設定されていれば“Ｈ”（＝ＶＤＤ）となる。
【０００９】
しかし、上記の方法では、ＣＭＯＳインバータＩＮＶ１の帰還バイアス電圧がずれることにより、出力対称性が悪くなるという問題点があった。
【００１０】
本発明の目的は、上記問題点を解決するため、自励発振が起こらず、出力対称性を確保できるようにした発振回路を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１にかかる発明は、第１の電源と第２の電源が接続されるインバータ、該インバータの入力側と前記第２の電源との間に接続される第１のキャパシタ、前記インバータの出力側と前記第２の電源との間に接続される第２のキャパシタ、前記インバータの入出力間に並列接続される帰還抵抗および振動子とを有し、且つ前記インバータの出力側の帰還バイアス電圧が前記第１の電源の電圧と前記第２の電源の電圧の中間電圧に設定される発振回路本体と、該発振回路本体で発振された発振出力信号を検出する発振検出回路とを備え、前記発振回路本体に、前記発振検出回路が前記発振出力信号を検出しないとき、前記インバータの出力側電圧を前記中間電圧より高い電圧にプルアップし、前記発振検出回路が前記発振出力信号を検出したとき、前記プルアップを解除する電圧印加回路を設けたことを特徴とする。
請求項２にかかる発明は、第１の電源と第２の電源が接続されるインバータ、該インバータの入力側と前記第２の電源との間に接続される第１のキャパシタ、前記インバータの出力側と前記第２の電源との間に接続される第２のキャパシタ、前記インバータの入出力間に並列接続される帰還抵抗および振動子とを有し、且つ前記インバータの出力側の帰還バイアス電圧が前記第１の電源の電圧と前記第２の電源の電圧の中間電圧に設定される発振回路本体と、該発振回路本体で発振された発振出力信号を検出する発振検出回路とを備え、前記発振回路本体に、前記発振検出回路が前記発振出力信号を検出しないとき、前記インバータの出力側電圧を前記中間電圧より低い電圧にプルダウンし、前記発振検出回路が前記発振出力信号を検出したとき、前記プルダウンを解除する電圧印加回路を設けたことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の発振回路において、前記発振検出回路は、前記発振回路本体から出力する発振信号を積分する第１の時定数の積分回路と、該積分回路に積分された電荷を放電する第２の時定数の放電回路とを備え、前記第２の時定数は前記第１の時定数より大きく設定され、所定値に達した前記積分回路の積分電圧を、前記発振出力信号を検出した信号とすることを特徴とする。
請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載の発振回路において、前記電圧印加回路は、前記発振検出回路が前記発振出力信号を検出しないときＯＮし、検出したときＯＦＦするスイッチ素子であることを特徴とする。
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載の発振回路において、前記発振検出回路が前記発振出力信号を検出しないとき、前記発振回路本体の出力信号の出力を禁止する出力制御回路を備えることを特徴とする。
請求項６にかかる発明は、請求項５に記載の発振回路において、前記出力制御回路は、前記発振検出回路が前記発振出力信号を検出したとき、所定時間遅延の後に前記発振回路本体の出力信号の出力禁止を解除することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、インバータの帰還バイアス電圧を発振出力信号が出力しない電源投入時にプルアップし、又はプルダウンさせることにより、該インバータの出力電圧と次段インバータのスレッショルド電圧との間に所定の電圧差を持たせることができるので、当該インバータの出力電圧が、電源投入時の微小な電源ノイズなどの影響を受けて揺れても、次段インバータのスレッショルド電圧を横切るような動作が無くなり、自励発振を引き起こさない。また、通常動作での発振時は前記した帰還バイアス電圧のプルアップ又はプルダウンは解除されるので、出力対称性５０％の発振波形を得ることができる。また、出力制御回路を設けることにより、外部へは安定した出力対称性５０％の発振波形のみを出力させることができる。
【発明を実施するための最良の形態】
【００１３】
＜第１の実施例＞
図１は本発明の第１の実施例の発振回路の構成を示す回路図、図２はその動作波形図である。１Ａは発振回路本体であり、図５で説明したＣＭＯＳインバータＩＮＶ１，ＩＮＶ２、水晶振動子Ｘ１、帰還抵抗Ｒｆ、キャパシタＣｇ，Ｃｄに加えて、ノードＮ１に入力側が接続されたＣＭＯＳインバータＩＮＶ３、ソースが電源ＶＤＤに接続されゲートがＣＭＯＳインバータＩＮＶ１の入力側に接続されたＰＭＯＳトランジスタＭＰ１、ソースがトランジスタＭＰ１のドレインに接続されドレインがノードＮ１に接続されたＰＭＯＳトランジスタＭＰ２を有する。ＣＭＯＳインバータＩＮＶ１の帰還バイアス電圧は、当該ＣＭＯＳインバータＩＮＶ１を構成するトランジスタのサイズ比によって、ＶＤＤ／２に設定されている。トランジスタＭＰ１，ＭＰ２は電圧印加回路を構成する。なお、ＣＭＯＳインバータＩＮＶ１，２，３には正電源としてＶＤＤが、接地としてＧＮＤが接続されるが、ここでは図示を省略した。
【００１４】
２は発振検出回路であり、ＣＭＯＳインバータＩＮＶ３の出力側に片端が接続された抵抗Ｒ１、その抵抗Ｒ１の他端と接地ＧＮＤとの接続されたキャパシタＣ１、およびそのキャパシタＣ１に並列接続された抵抗Ｒ２からなる。キャパシタＣ１と抵抗Ｒ１，Ｒ２の共通接続点であるノードＮ３は、トランジスタＭＰ２のゲートに接続されている。なお、キャパシタＣ１と抵抗Ｒ１は積分回路を構成し、キャパシタＣ１と抵抗Ｒ２は放電回路を構成し、後者の時定数は前者の時定数より大きく設定されている。
【００１５】
３は出力制御回路であり、遅延回路ＤＬ１とアンド回路ＡＮＤ１からなり、アンド回路ＡＮＤ１の一方の入力側はＣＭＯＳインバータＩＮＶ２の出力であるノードＮ２に、他方の入力側は遅延回路ＤＬ１を経由して発振検出回路２のノードＮ３に接続されている。
【００１６】
さて、電源投入直後は、キャパシタＣ１の電荷が抵抗Ｒ２により放電されていて、ノードＮ３は“Ｌ”（＝ＧＮＤ）となっている。このため、ノードＮ３の電圧がゲートに印加するトランジスタＭＰ２はＯＮ状態となる。
【００１７】
よって、電源投入時は、トランジスタＭＰ１がＣＭＯＳインバータＩＮＶ１のＰＭＯＳトランジスタ（図示せず）に並列接続されるので、ノードＮ１の電圧が、投入された電源電圧ＶＤＤ側にプルアップされて、帰還バイアス電圧であるＶＤＤ／２よりも高電圧に設定される。この高電圧は、ＣＭＯＳインバータＩＮＶ２のスレッショルド電圧よりも高くなり、電源投入時の微小な電源ノイズなどによりノードＮ１の電圧が揺れても、当該ＣＭＯＳインバータＩＮＶ２のスレッショルド電圧より低下しないために、ＣＭＯＳインバータＩＮＶ２の出力電圧は変化しない。つまり、自励発振を起こさない。また、“Ｌ”となっているノードＮ３に接続された遅延回路ＤＬ１を経由して接続されたアンド回路ＡＮＤ１の出力は、“Ｌ”に固定され、出力端子ＯＵＴの出力電圧は発振出力停止状態となる。
【００１８】
上記構成における遅延回路ＤＬ１は、公知・周知の構成を有するものであるが、具体的な構成例について、図４を参照しつつ説明する。図４に示された構成例は、ＣＭＯＳインバータＩＮＶを必要とされる遅延時間に応じて、２Ｎ段直列接続したものである。なお、Ｎは１，２，３，・・・で表される整数である。
【００１９】
水晶振動子Ｘ１のインダクタンス成分とキャパシタＣｇ，Ｃｄによる並列共振回路が共振して水晶発振が始まると、ＶＤＤ／２より高い電圧に帰還バイアス電圧が引き上げられたＣＭＯＳインバータＩＮＶ１が動作を始める。このＣＭＯＳインバータＩＮＶ１の出力電圧がＣＭＯＳインバータＩＮＶ２で反転されると、その波形は、“Ｈ”の時間の長い波形となる。ＣＭＯＳインバータＩＮＶ３の出力信号の波形も同様であり、この出力信号が抵抗Ｒ１を経由してキャパシタＣ１に充電され始める。
【００２０】
キャパシタＣ１の電圧（ノードＮ３）が、所定値にまで充電されると、トランジスタＭＰ２はＯＦＦとなり、ノードＮ１のプルアップが解除され、帰還バイアス電圧がＶＤＤ／２の電圧へと戻る。これによって、ＣＭＯＳインバータＩＮＶ２の発振出力（ノードＮ２）の波形は、出力対称性が５０％となる。
【００２１】
このとき、ノードＮ３の“Ｈ”の電圧は、遅延回路ＤＬ１で所定の遅延を受けた後に、アンド回路ＡＮＤ１の一方の入力側に入力するので、そのアンド回路ＡＮＤ１がゲートを開き、ノードＮ２の発振波形が、出力対称性５０％となった時点から少し遅れて、出力端子ＯＵＴに出力される。このように、出力端子ＯＵＴからは安定した出力対称性５０％の発振波形が出力される。
【００２２】
＜第２の実施例＞
図３は本発明の第２の実施例の発振回路の構成を示す回路図である。１Ｂは発振回路本体であり、図１で説明したＣＭＯＳインバータＩＮＶ１，ＩＮＶ２、ＩＮＶ３、水晶振動子Ｘ、帰還抵抗Ｒｆ、キャパシタＣｇ，Ｃｄに加えて、ＣＭＯＳインバータＩＮＶ４、ソースがＧＮＤに接続されゲートがＣＭＯＳインバータＩＮＶ１の入力側に接続されたＮＭＯＳトランジスタＭＮ１、ソースがトランジスタＭＮ１のドレインに接続されドレインがノードＮ１に接続されゲートがＣＭＯＳインバータＩＮＶ４の出力に接続されたＮＭＯＳトランジスタＭＮ２を有する。ＣＭＯＳインバータＩＮＶ４の入力は発振検出回路２のノードＮ３に接続されている。トランジスタＭＮ１，ＭＮ２は電圧印加回路を構成する。なお、発振検出回路２と出力制御回路３は図１に示したものと同じである。
【００２３】
本実施例では、電源投入直後は、キャパシタＣ１の電荷が抵抗Ｒ２により放電されいて、ノードＮ３は“Ｌ”（＝ＧＮＤ）となっている。このため、ＣＭＯＳインバータＩＮＶ４の出力電圧がゲートに印加するトランジスタＭＮ２はＯＮ状態となる。
【００２４】
よって、電源投入時は、トランジスタＭＮ１がＣＭＯＳインバータＩＮＶ１のＮＭＯＳトランジスタ（図示せず）に並列接続されるので、ノードＮ１の電圧がＧＮＤ側にプルダウンされ、ＶＤＤ／２よりも低電圧に設定される。この低電圧は、ＣＭＯＳインバータＩＮＶ２のスレッショルド電圧よりも低くなり、電源投入時の微小な電源ノイズなどによりノードＮ１の電圧が揺れても、当該ＣＭＯＳインバータＩＮＶ２のスレッショルド電圧を超えないために、ＣＭＯＳインバータＩＮＶ２の出力は変化しない。つまり、自励発振を起こさない。また、“Ｌ”となっているノードＮ３に接続された遅延回路ＤＬ１を経由して接続されたアンド回路ＡＮＤ１の出力は、“Ｌ”に固定され、出力端子ＯＵＴの出力電圧は発振出力停止状態となる。
【００２５】
水晶振動子Ｘ１のインダクタンス成分とキャパシタＣｇ，Ｃｄによる並列共振回路が共振して水晶発振が始まると、帰還バイアス電圧がトランジスタＭＮ１，ＭＮ２によってＶＤＤ／２の電圧より低い電圧に引き下げられたＣＭＯＳインバータＩＮＶ１が動作を始める。このＣＭＯＳインバータＩＮＶ１の出力がＣＭＯＳインバータＩＮＶ２で反転されると、その波形は、“Ｌ”の時間の長い波形となる。ＣＭＯＳインバータＩＮＶ３の出力信号の波形も同様であり、この出力信号が抵抗Ｒ１を経由してキャパシタＣ１に充電され始める。
【００２６】
キャパシタＣ１の電圧（ノードＮ３）が、ＣＭＯＳインバータＩＮＶ４のスレッショルド電圧を超えるレベルにまで充電されると、そのＣＭＯＳインバータＩＮＶ４の出力が“Ｌ”となり、トランジスタＭＮ２がＯＦＦとなり、ノードＮ１のプルダウンが解除されて、帰還バイアス電圧がＶＤＤ／２の電圧へと戻る。これによって、ＣＭＯＳインバータＩＮＶ２の発振出力（ノードＮ２）の波形は、出力対称性が５０％となる。
【００２７】
このとき、ノードＮ３の“Ｈ”の電圧は遅延回路ＤＬ１で所定の遅延を受けた後に、アンド回路ＡＮＤ１の一方の入力側に入力するので、そのアンド回路ＡＮＤ１がゲートを開き、ノードＮ２の発振波形が、出力対称性５０％となった時点から少し遅れて、出力端子ＯＵＴに出力される。このように、出力端子ＯＵＴからは安定した出力対称性５０％の発振波形が出力される。
【００２８】
＜その他の実施例＞
なお、以上説明した第１および第２の実施例において、水晶発振子Ｘ１はこれに限られず、セラミック振動子等のように、固有の振動数で固有のインダクタンスを呈する振動子であればよい。また、各回路を構成するトランジスタは、電界効果トランジスタ以外にバイポーラトランジスタであってもよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施例の発振回路の回路図である。
【図２】図１の発振回路の動作波形図である。
【図３】本発明の第２の実施例の発振回路の回路図である。
【図４】遅延回路の構成を示すブロック図である。
【図５】従来の発振回路の回路図である。
【図６】図５の発振回路の動作波形図である。
【特許請求の範囲】
【請求項１】
第１の電源と第２の電源が接続されるインバータ、該インバータの入力側と前記第２の電源との間に接続される第１のキャパシタ、前記インバータの出力側と前記第２の電源との間に接続される第２のキャパシタ、前記インバータの入出力間に並列接続される帰還抵抗および振動子とを有し、且つ前記インバータの出力側の帰還バイアス電圧が前記第１の電源の電圧と前記第２の電源の電圧の中間電圧に設定される発振回路本体と、該発振回路本体で発振された発振出力信号を検出する発振検出回路とを備え、
前記発振回路本体に、前記発振検出回路が前記発振出力信号を検出しないとき、前記インバータの出力側電圧を前記中間電圧より高い電圧にプルアップし、前記発振検出回路が前記発振出力信号を検出したとき、前記プルアップを解除する電圧印加回路を設けたことを特徴とする発振回路。
【請求項２】
第１の電源と第２の電源が接続されるインバータ、該インバータの入力側と前記第２の電源との間に接続される第１のキャパシタ、前記インバータの出力側と前記第２の電源との間に接続される第２のキャパシタ、前記インバータの入出力間に並列接続される帰還抵抗および振動子とを有し、且つ前記インバータの出力側の帰還バイアス電圧が前記第１の電源の電圧と前記第２の電源の電圧の中間電圧に設定される発振回路本体と、該発振回路本体で発振された発振出力信号を検出する発振検出回路とを備え、
前記発振回路本体に、前記発振検出回路が前記発振出力信号を検出しないとき、前記インバータの出力側電圧を前記中間電圧より低い電圧にプルダウンし、前記発振検出回路が前記発振出力信号を検出したとき、前記プルダウンを解除する電圧印加回路を設けたことを特徴とする発振回路。
【請求項３】
請求項１又は２に記載の発振回路において、
前記発振検出回路は、前記発振回路本体から出力する発振信号を積分する第１の時定数の積分回路と、該積分回路に積分された電荷を放電する第２の時定数の放電回路とを備え、前記第２の時定数は前記第１の時定数より大きく設定され、所定値に達した前記積分回路の積分電圧を、前記発振出力信号を検出した信号とすることを特徴とする発振回路。
【請求項４】
請求項１乃至３のいずれか１つに記載の発振回路において、
前記電圧印加回路は、前記発振検出回路が前記発振出力信号を検出しないときＯＮし、検出したときＯＦＦするスイッチ素子であることを特徴とする発振回路。
【請求項５】
請求項１乃至４のいずれか１つに記載の発振回路において、
前記発振検出回路が前記発振出力信号を検出しないとき、前記発振回路本体の出力信号の出力を禁止する出力制御回路を備えることを特徴とする発振回路。
【請求項６】
請求項５に記載の発振回路において、
前記出力制御回路は、前記発振検出回路が前記発振出力信号を検出したとき、所定時間遅延の後に前記発振回路本体の出力信号の出力禁止を解除することを特徴とする発振回路。
【請求項１】
第１の電源と第２の電源が接続されるインバータ、該インバータの入力側と前記第２の電源との間に接続される第１のキャパシタ、前記インバータの出力側と前記第２の電源との間に接続される第２のキャパシタ、前記インバータの入出力間に並列接続される帰還抵抗および振動子とを有し、且つ前記インバータの出力側の帰還バイアス電圧が前記第１の電源の電圧と前記第２の電源の電圧の中間電圧に設定される発振回路本体と、該発振回路本体で発振された発振出力信号を検出する発振検出回路とを備え、
前記発振回路本体に、前記発振検出回路が前記発振出力信号を検出しないとき、前記インバータの出力側電圧を前記中間電圧より高い電圧にプルアップし、前記発振検出回路が前記発振出力信号を検出したとき、前記プルアップを解除する電圧印加回路を設けたことを特徴とする発振回路。
【請求項２】
第１の電源と第２の電源が接続されるインバータ、該インバータの入力側と前記第２の電源との間に接続される第１のキャパシタ、前記インバータの出力側と前記第２の電源との間に接続される第２のキャパシタ、前記インバータの入出力間に並列接続される帰還抵抗および振動子とを有し、且つ前記インバータの出力側の帰還バイアス電圧が前記第１の電源の電圧と前記第２の電源の電圧の中間電圧に設定される発振回路本体と、該発振回路本体で発振された発振出力信号を検出する発振検出回路とを備え、
前記発振回路本体に、前記発振検出回路が前記発振出力信号を検出しないとき、前記インバータの出力側電圧を前記中間電圧より低い電圧にプルダウンし、前記発振検出回路が前記発振出力信号を検出したとき、前記プルダウンを解除する電圧印加回路を設けたことを特徴とする発振回路。
【請求項３】
請求項１又は２に記載の発振回路において、
前記発振検出回路は、前記発振回路本体から出力する発振信号を積分する第１の時定数の積分回路と、該積分回路に積分された電荷を放電する第２の時定数の放電回路とを備え、前記第２の時定数は前記第１の時定数より大きく設定され、所定値に達した前記積分回路の積分電圧を、前記発振出力信号を検出した信号とすることを特徴とする発振回路。
【請求項４】
請求項１乃至３のいずれか１つに記載の発振回路において、
前記電圧印加回路は、前記発振検出回路が前記発振出力信号を検出しないときＯＮし、検出したときＯＦＦするスイッチ素子であることを特徴とする発振回路。
【請求項５】
請求項１乃至４のいずれか１つに記載の発振回路において、
前記発振検出回路が前記発振出力信号を検出しないとき、前記発振回路本体の出力信号の出力を禁止する出力制御回路を備えることを特徴とする発振回路。
【請求項６】
請求項５に記載の発振回路において、
前記出力制御回路は、前記発振検出回路が前記発振出力信号を検出したとき、所定時間遅延の後に前記発振回路本体の出力信号の出力禁止を解除することを特徴とする発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００８−１９３４９９（Ｐ２００８−１９３４９９Ａ）
【公開日】平成２０年８月２１日（２００８．８．２１）
【国際特許分類】
【出願番号】特願２００７−２６９９３（Ｐ２００７−２６９９３）
【出願日】平成１９年２月６日（２００７．２．６）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
【公開日】平成２０年８月２１日（２００８．８．２１）
【国際特許分類】
【出願日】平成１９年２月６日（２００７．２．６）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
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