能動素子が実装された有機基板の製造方法
【課題】導電性接着剤を利用した能動素子を基板内に実装するときに発生する工程上の難点を解決し、新しい有機基板の製造方法を提供する。
【解決手段】本発明の能動素子が実装された有機基板の製造方法は、銅配線または銅配線及びビアが形成された第１銅箔積層板の上部に銅配線、ビア及び空洞が形成された第２銅箔積層板を積層する工程（ａ）と、半導体ウエハーの上部に異方性導電性接着剤または非導電性接着剤を塗布した後、個別のチップにダイシングされた半導体チップを第２銅箔積層板に形成された空洞の内部に位置させ、熱と圧力を加えて第１銅箔積層板の銅配線とフリップチップ接続させる工程（ｂ）と、半導体チップが接続された第２銅箔積層板の上部に銅配線または銅配線及びビアが形成された第３銅箔積層板を積層する工程（ｃ）と、を含むことを特徴とする。
【解決手段】本発明の能動素子が実装された有機基板の製造方法は、銅配線または銅配線及びビアが形成された第１銅箔積層板の上部に銅配線、ビア及び空洞が形成された第２銅箔積層板を積層する工程（ａ）と、半導体ウエハーの上部に異方性導電性接着剤または非導電性接着剤を塗布した後、個別のチップにダイシングされた半導体チップを第２銅箔積層板に形成された空洞の内部に位置させ、熱と圧力を加えて第１銅箔積層板の銅配線とフリップチップ接続させる工程（ｂ）と、半導体チップが接続された第２銅箔積層板の上部に銅配線または銅配線及びビアが形成された第３銅箔積層板を積層する工程（ｃ）と、を含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップのような能動素子を有機基板内に実装する技術に関する。
【背景技術】
【０００２】
電子パッケージング技術は、最終電子製品の性能、サイズ、価格及び信頼性を決定する上で非常に重要な技術であり、最近の高い電気的性能及び軽薄短小化の傾向と相俟って、その重要性はより強く認識されている。このような電子パッケージング技術のうち、ＳＩＰ（System in Package）技術は、文言通りパッケージ内に１つのシステムを具現するものであって、そのためには、シリコン貫通孔技術、チップ積層技術、能動素子及び受動素子の基板内への実装技術などを必要とする。なかでも、能動素子及び受動素子を有機基板などに実装する技術は、パッケージのサイズと厚さを減らすことができるとともに、寄生成分を減らしてノイズ、ディレイ（delay）などを減らすことができ、接続の長さを短くすることによって、電気的な特性及び高周波特性を向上させることのできるメリットを有している。図１は能動素子及び受動素子が有機基板上に形成されている従来のパッケージを示す模式図であり、図２は有機基板内に実装されている内蔵型パッケージを示す模式図である。
【０００３】
半導体チップのような能動素子を有機基板内に実装する内蔵技術は、モトローラ社（Motolora）、エンベラ社（Embera）などで活発に研究されているが、一般的には、複数層が積層されてなる有機基板の最上層に、凹状の空洞（cavity）を設けてその内部にチップを実装した後、チップの周りをエポキシ樹脂などでモールディングした後、さらに、上部に銅箔積層板（ＣＣＬ；Copper Clad Laminate）などを積層して、最終的にプリント回路基板（ＰＣＢ；Printed Circuit Board）を製造する。
【０００４】
このとき、半導体チップを基板内に実装して接続する方法は様々にあるが、例えば、ワイヤーボンティング、電解メッキ法、はんだバンプなどを利用したフリップチップ接続法などが一般的である。なかでも、ワイヤーボンディングの場合（図３）は、チップのＩ／Ｏ数に制限があり、ワイヤーの形状によって軽薄短小化することに難しさがある。また、電解メッキ法による接続法（図４）の場合も、シード層の蒸着工程、厚膜フォトレジスト（ＰＲ；Photo Resist）のコーティング及び露光工程、メッキ工程、エッチング工程などの複雑な工程が必要である。また、はんだバンプを利用したフリップチップ接続（図５）の場合も、複雑な工程のためにＩＣチップの実装に適用させることが難しい。即ち、はんだフラックスの塗布、チップと基板の整列、はんだリフロー、フラックスの洗浄、アンダーフィル材料の塗布及び硬化などの工程が必要であり、特に、凹状空洞のある内部にアンダーフィル材料をディスペンシングすることが難しく、さらに多数の工程を経ることになるため、コストアップの問題を有している。
【０００５】
これに反して、非はんだバンプと導電性接着剤を使用するフリップチップ接続技術は、前述のはんだフリップチップ技術と比べると、簡単な工程、無鉛（Lead-free）工程、環境フレンドリーな無フラックス（Fluxless）工程、低温工程、極微細ピッチの適用性などによって、その重要性は益々大きく認識されており、有機基板及びガラスなどの硬性基板（Rigid board）及び軟性基板（Flexible substrate）などにそれぞれＣＯＢ（Chip on Board）、ＣＯＧ（Chip on Glass）、ＣＯＦ（Chip on Flexible）など多様な形態で適用されている。したがって、ＬＣＤ（Liquid Crystal Display）、ＰＤＰ（Plasma Display Panel）などのディスプレイ用ＩＣ（Integrated Circuit）チップの接続だけでなく、最近では、半導体用ＩＣチップを利用したフリップチップ接続にも、このような接着剤の使用が増加している。
【０００６】
チップと基板の接続に利用される導電性接着剤は、導電ボールの有無によって異方性導電性接着剤（ＡＣＡ；Anisotropic Conductive Adhesives）と、非導電性接着剤（ＮＣＡ；Non-Conductive Adhesives）に大別され、これらは、それぞれの形態に従ってフィルム状のＡＣＦ（Anisotropic Conductive Film）及びＮＣＦ（Non-Conductive Film）と、ペースト状のＡＣＰ（Anisotropic Conductive Paste）及びＮＣＰ（Non-Conductive Paste）に分けられる。
【０００７】
内蔵型受動素子／能動素子のプリント回路基板（ＰＣＢ）などの能動素子（ＩＣチップ）の接続方法としては、現在、金属電極が形成されているチップの面を上面にしてワイヤーボンディングする方法と、反対にチップの面を下面にしてはんだバンプを利用するフリップチップ型の接続法とがあるが、これまで、導電性接着剤を利用した事例は見当たらない。
【０００８】
導電性接着剤を利用した接続法は、ワイヤーボンディングやはんだバンプの接続法と比べて工程上で有利ではあるが、ＩＣチップがマウンティングされる位置には部分的に空洞が存在するため、このような凹凸の有る構造に導電性接着剤を予め仮接着させ離型紙を取り外すなどの工程が必要であるため非常に煩雑である。したがって、実際に導電性接着剤を利用した接続法を内蔵型能動素子のプリント回路基板に適用することは難しい。
【０００９】
本発明者は、ウエハーレベルで低価の非はんだフリップチップバンプを形成し、異方性導電性接着剤を塗布した後、ダイシングして個別チップにパッケージ化させた後、このパッケージ化された個別チップを基板に接続させる方法を開示している（特許文献１）。
【００１０】
【特許文献１】韓国特許第１０−３６１６４０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ここで、本発明は、導電性接着剤を利用して能動素子を基板内に実装するときに発生する工程上の難点を解決するために、上述のパッケージ化された個別チップを利用する新しい能動素子の実装方法を提案するものである。
すなわち、本発明は、従来技術が有する上述の問題を解決するための発明であって、導電性接着剤によるフリップチップ接続における工程上の利点を活かしながら、有機基板内に能動素子を実装する工程において、導電性接着剤の仮接着及び切断、離型紙除去などの工程上の問題を解決することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の能動素子が実装された有機基板の製造方法は、銅配線または銅配線及びビア（via）が形成された第１銅箔積層板の上部に銅配線、ビア及び空洞（cavity）が形成された第２銅箔積層板を積層する工程（ａ）と、半導体ウエハーの上部に異方性導電性接着剤または非導電性接着剤を塗布した後、個別のチップにダイシングされた半導体チップを第２銅箔積層板に形成された空洞の内部に位置させ、熱と圧力を加えて第１銅箔積層板の銅配線とフリップチップ（ＦＣと略記することもある）接続させる工程（ｂ）と、半導体チップが接続された第２銅箔積層板の上部に銅配線または銅配線及びビアが形成された第３銅箔積層板を積層する工程（ｃ）と、を含むことを特徴とする。
工程（ｂ）の半導体チップは、２００μｍ以下の厚さに軽薄化させた半導体ウエハー上の各チップに形成されたＩ／Ｏ上に金ボンディングワイヤーまたはニッケルメッキ法又は金メッキ法を利用して非はんだバンプを形成する工程と、非はんだバンプが形成された半導体ウエハーの上部に異方性導電性接着剤または非導電性接着剤を半硬化（Ｂステージ化）状態に塗布する工程と、異方性導電性接着剤または非導電性接着剤が塗布された半導体ウエハーを個別の半導体チップにダイシング（Dicing）する工程とによって製造される。
【００１３】
工程（ｂ）の後かつ工程（ｃ）の前に、半導体チップが接続された第２銅箔積層板に形成された空洞とは異なる位置に空洞が形成され、銅配線及びビアが形成された第３銅箔積層板を積層して、工程（ｂ）と同一の方法を繰り返すことによって、望む積層数を有する能動素子が実装された有機基板を製造することができる。
上述した異方性導電性接着剤または非導電性接着剤は、フィルム状又はペースト状であることが好ましい。
なお、工程（ｂ）のＦＣ接続のときには、１５０〜２００℃の熱と、２０〜１００ｐｓｉの圧力を１０〜２０秒間加えることが好ましく、有機基板の材質はビスマレイミドおよびトリアジンを主成分とするもの（ビスマレイミドトリアジン、いわゆるＢＴ）、難燃性のガラスエポキシを主成分とするもの（いわゆるＦＲ０４またはＦＲ０５）であることが好ましい。
【発明の効果】
【００１４】
本発明によれば、まず、ウエハーレベルパッケージ工程を基盤とする内蔵型能動素子の集積技術をはじめ、これに必要な内蔵型能動素子／受動素子のプリント回路基板の設計及び製造技術、導電性接着剤が適用された多様な形態のウエハーレベルパッケージの製造技術などを確立することができる。また、本発明によって開発された内蔵型能動素子のプリント回路基板は、能動素子（半導体チップ）が基板の内部に埋め込みで内蔵されているので、パッケージの厚さが薄く、接続配線の長さが短いので高い電気的信頼性を期待することができる。一方、内蔵型能動素子／受動素子のプリント回路基板の製造技術を利用することにより、内蔵型能動素子／受動素子を含むプリント回路基板を基にして情報通信用モバイル製品のＳＩＰ（System in Package）モジュールの製造に使用することができる。これは、従前より高速のＴｂｐｓ（terabit per second）級大容量情報を処理することができる情報通信システムの次世代における核心的なパッケージ部品を提供することができることも期待される。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の能動素子が実装された有機基板の製造方法を詳細に説明する。別添の図面は、当業者をして本発明の思想を充分に理解させるための一例として提示されるものであって、本発明は、以下参照の図面と実施形態に限定されず、他の形態で具体化することもできる。なお、明細書全体にかけて同一の構成要素名称は同一の構成要素を示す。
また、ここで使用される技術用語及び科学用語は、別段の定義説明がない場合、本発明の属する技術分野で通常の知識を有する者が一般的に理解している意味を有し、下記の説明及び添付図面において、本発明の要旨を混同させるおそれのある公知機能及び構成に対する説明は省略する。
【００１６】
まず、本発明は、導電性接着剤を利用するフリップチップ接続方法によってプリント回路基板内に能動素子を実装する方法を基礎とする。
上述のように能動素子が実装された有機基板は、銅配線または銅配線及びビアが形成された第１銅箔積層板の上部に銅配線、ビア及び空洞が形成された第２銅箔積層板を積層する工程（ａ）と、半導体ウエハーの上部に異方性導電性接着剤または非導電性接着剤を塗布した後、個別のチップにダイシングされた半導体チップを第２銅箔積層板の空洞の内部に位置させ、熱と圧力を加えて第１銅箔積層板の銅配線とフリップチップ接続させる工程（ｂ）と、半導体チップが接続された第２銅箔積層板の上部に銅配線または銅配線及びビアが形成された第３銅箔積層板を積層する工程（ｃ）とによって製造されることにその特徴がある。
【００１７】
本発明による製造方法において、有機基板の内部に半導体チップ（能動素子）を実装させるために、空洞によって形成される凹凸のある基板の上部に導電性接着剤を塗布して仮接着した後、離型紙を取り除く従来の方法による工程ではなく、図６に図示したように、ウエハー状態で予め導電性接着剤を塗布して半硬化（Ｂステージ化）させた後、ダイシングして個別の半導体チップを作製し、導電性接着剤が予め塗布されている個別半導体チップを前記空洞に位置させた後、熱と圧力を加える方法の工程によって、基板と半導体チップの電気的接続と物理的接着を同時に実施することができる。
したがって、導電性接着剤の仮接着及び切断、離型紙除去などの煩雑な工程上の問題なしに、導電性接着剤を利用して半導体チップを基板内部に実装させることができ、単に熱と圧力を加える簡単な工程によって凹凸のある基板に半導体チップが実装されることができるのである。
【００１８】
プリント回路基板（以下ＰＣＢ基板と略記する）は、多数個のＰＣＢ層によって構成されている。これら、それぞれのＰＣＢ層は、銅箔積層板でなり、一般的には絶縁基板（コア、有機基板）材料の上下に金属配線のための銅層が薄く塗布されている。これらは銅層のエッチングとマイクロビア技術を使用して層間接続を形成している。
したがって、図７のように、半導体チップ（能動素子）をＰＣＢ基板内に内蔵するために、１〜２層の銅箔積層板を先ず積層して、チップが接続される部分に銅配線をエッチング工程によって形成する。多数個の銅箔積層板を積層するには、それぞれの銅箔積層板を整列させた後、３００℃以下の熱と、１０〜５０ｋｇ／ｃｍ２の圧力を付与してラミネーション法によって積層する。このとき、半導体チップが置かれる位置には、銅箔積層板に空洞が形成される。即ち、先に形成されたＰＣＢ基板上部の銅箔積層板を、チップが接続されるように予め機械的方法やレーザー加工法などによって、空洞を加工形成するとともに半導体チップの金属端子の配列に合う銅配線を形成する先行工程が実施される。
なお、空洞が形成された銅箔積層板を積層した後、前記空洞の内部に半導体チップを位置させて接続する方法だけではなく、空洞の形成なしに銅配線だけで形成された銅箔積層板上に、半導体チップを接続させた後、空洞が形成された銅箔積層板を前記半導体チップが空洞内に位置するように積層する方法も可能である。
【００１９】
銅箔積層板の積層は、一般的に高い熱と圧力を加えるラミネーション法によって行なわれる。
図６を参照して、工程（ｂ）における半導体チップの製造工程をより詳細に説明する。即ち、半導体チップの製造工程は、２００μｍ以下の厚さで軽薄化したウエハー上の各チップのＩ／Ｏ上に、金ボンディングワイヤーまたはニッケルメッキ法又は金メッキ法を利用して非はんだバンプを形成する工程と、非はんだバンプが形成されたウエハーの上部に異方性導電性接着剤または非導電性接着剤を半硬化（Ｂステージ化）状態に塗布する工程と、異方性導電性接着剤または非導電性接着剤が塗布されたウエハーを個別の半導体チップにダイシングする工程とを含む。
【００２０】
ウエハーの厚さは、最終的に作製される個別半導体チップの厚さを決定する。したがって、半導体チップを基板内に実装するとき、不要の厚さを除きながら柔軟性を得るために２００μｍ以下に軽薄化することが好ましい。さらに、１００μｍ以下に軽薄化することがより好ましい。また、ウエハー表面の周りに存在する不純物に対するドーピングによる素子の電気的特性を変化させることなく、かつ機械的取り扱いが容易になるようにウエハーの厚さは少なくとも１μｍ以上とすることが望ましい。
【００２１】
前記のように軽薄化させたウエハーにおけるそれぞれのチップは、Ａｌメタライゼーション（Metallization）が使用される半導体工程によって、Ａｌにて作られたＩ／Ｏを有することになるが、ＡｌからなるＩ／Ｏ上に金ボンディングワイヤーボンダーを使用して金バンプを形成するか、ニッケル及び金メッキ法を利用して非はんだバンプを形成した後、接着剤を塗布することになる。
【００２２】
接着剤には、異方性導電性接着剤または非導電性接着剤を用いることができる。異方性導電性接着剤は、フィルム状またはペースト状であり、非導電性接着剤も、フィルム状またはペースト状である。
【００２３】
例えば、非はんだバンプが形成されたウエハーの上部にペースト状の導電性接着剤を塗布する場合、スプレー、ドクターブレード法、メニスカス（meniscus）法などを利用して塗布することができ、フィルム状の導電性接着剤の場合は、ラミネーション法によって塗布することができる。
このとき、塗布された導電性接着剤は、熱または熱及び圧力を加えて、導電性接着剤を構成するレジンが５０％程度硬化された半硬化（Ｂステージ化）になるようにする。このような半硬化状態の導電性接着剤は、１５０〜２００℃の熱と２０〜１００ｐｓｉの圧力を１０〜２０秒の間、加えることによって完全硬化による硬化特性を有する。
【００２４】
次いで、フィルム状の異方性導電性接着剤または非導電性接着剤をウエハーに塗布し、離型紙を除去した後、ウエハーダイシングマシンを利用して個別の半導体チップにダイシングする。
つまり、工程（ｂ）のフリップチップ接続では、個別半導体チップを第２銅箔積層板内の空洞に位置させ、１５０〜２００℃の熱と、２０〜１００ｐｓｉの圧力を１０〜２０秒間加えて第１銅箔積層板の銅とのフリップチップ接続を行う。
このとき、単一の銅箔積層板に多数個の空洞が形成され、それぞれの空洞に半導体チップが位置することができ、工程（ｂ）の後かつ工程（ｃ）の前に、半導体チップが接続された第２銅箔積層板に形成された空洞と異なる位置に空洞が形成され、銅配線及びビアが形成された第３銅箔積層板を積層して、工程（ｂ）と同一の方法を繰り返して多数層に積層された銅箔積層板のそれぞれに空洞が形成され半導体チップがその空洞に内蔵される。
【００２５】
上述のように、空洞に半導体チップが接続されている銅箔積層板の積層が完了された時、工程（ｃ）が完了するが、半導体チップが接続された第２銅箔積層板の上部に銅配線または銅配線及びビアが形成された第３銅箔積層板を積層して半導体チップが基板の内部に実装されることになる。
なお、銅箔積層板の絶縁基板（有機基板）の材質は、上記したＢＴ、ＦＲ０４またはＦＲ０５である。
【００２６】
上述のように、本発明の能動素子が実装された有機基板の製造方法は、ウエハー状態で導電性接着剤を塗布した後、ダイシングして製造された半導体チップを基板の空洞に位置させた後、ただ熱と圧力を加えることによってフリップチップ接続を可能にし、その上部に銅箔積層板を積層して最終的に能動素子が実装された有機基板を製造する方法である。したがって、能動素子が実装された有機基板の製造方法において、導電性接着剤の仮接着、切断及び離型紙除去など複雑な工程を削減し、一定の熱と圧力とを加える単純工程によって機械的接着と電気的接続を同時に行うことができる。また、半導体チップが位置する空洞の内部をエポキシなどによるモールディングの工程が要らなく、半硬化（Ｂステージ化）状態の導電性接着剤の透明性によって半導体チップと基板の銅配線とのフリップチップ整列が容易である。
また、フリップチップ接続の形態であるため、半導体チップのＩ／Ｏ数及び形態の制約がなく、ウエハーの状態で厚さを減らした後、導電性接着剤を塗布・ダイシングして半導体チップを基板の銅配線とフリップチップ接続させることによって、軽薄短小化された基板を得ることができる。さらに、非はんだバンプと導電性接着剤を使用することによって無鉛工程、環境フレンドリー無フラックス工程、低温工程、極微細ピッチの可能な工程上のメリットを有することになる。
【図面の簡単な説明】
【００２７】
【図１】有機基板上に受動素子及び能動素子が形成された従来のパッケージ形態を示す模式図である。
【図２】有機基板内に受動素子及び能動素子が内蔵されたパッケージを示す模式図である。
【図３】ワイヤーボンディング技術を利用した内蔵型能動素子のプリント回路基板（ＰＣＢ）を示す模式図である。
【図４】電解メッキ法を利用した内蔵型能動素子のプリント回路基板（ＰＣＢ）を示す模式図である。
【図５】はんだバンプを使用したフリップチップ接続技術が適用された内蔵型能動素子のプリント回路基板（ＰＣＢ）を示す模式図である。
【図６】導電性接着剤を利用した半導体チップの製造方法を図示した一実施例の図面である。
【図７】本発明の一実施形態として、有機基板内に半導体チップ（能動素子）を実装する方法を示す工程の模式図である。
【技術分野】
【０００１】
本発明は、半導体チップのような能動素子を有機基板内に実装する技術に関する。
【背景技術】
【０００２】
電子パッケージング技術は、最終電子製品の性能、サイズ、価格及び信頼性を決定する上で非常に重要な技術であり、最近の高い電気的性能及び軽薄短小化の傾向と相俟って、その重要性はより強く認識されている。このような電子パッケージング技術のうち、ＳＩＰ（System in Package）技術は、文言通りパッケージ内に１つのシステムを具現するものであって、そのためには、シリコン貫通孔技術、チップ積層技術、能動素子及び受動素子の基板内への実装技術などを必要とする。なかでも、能動素子及び受動素子を有機基板などに実装する技術は、パッケージのサイズと厚さを減らすことができるとともに、寄生成分を減らしてノイズ、ディレイ（delay）などを減らすことができ、接続の長さを短くすることによって、電気的な特性及び高周波特性を向上させることのできるメリットを有している。図１は能動素子及び受動素子が有機基板上に形成されている従来のパッケージを示す模式図であり、図２は有機基板内に実装されている内蔵型パッケージを示す模式図である。
【０００３】
半導体チップのような能動素子を有機基板内に実装する内蔵技術は、モトローラ社（Motolora）、エンベラ社（Embera）などで活発に研究されているが、一般的には、複数層が積層されてなる有機基板の最上層に、凹状の空洞（cavity）を設けてその内部にチップを実装した後、チップの周りをエポキシ樹脂などでモールディングした後、さらに、上部に銅箔積層板（ＣＣＬ；Copper Clad Laminate）などを積層して、最終的にプリント回路基板（ＰＣＢ；Printed Circuit Board）を製造する。
【０００４】
このとき、半導体チップを基板内に実装して接続する方法は様々にあるが、例えば、ワイヤーボンティング、電解メッキ法、はんだバンプなどを利用したフリップチップ接続法などが一般的である。なかでも、ワイヤーボンディングの場合（図３）は、チップのＩ／Ｏ数に制限があり、ワイヤーの形状によって軽薄短小化することに難しさがある。また、電解メッキ法による接続法（図４）の場合も、シード層の蒸着工程、厚膜フォトレジスト（ＰＲ；Photo Resist）のコーティング及び露光工程、メッキ工程、エッチング工程などの複雑な工程が必要である。また、はんだバンプを利用したフリップチップ接続（図５）の場合も、複雑な工程のためにＩＣチップの実装に適用させることが難しい。即ち、はんだフラックスの塗布、チップと基板の整列、はんだリフロー、フラックスの洗浄、アンダーフィル材料の塗布及び硬化などの工程が必要であり、特に、凹状空洞のある内部にアンダーフィル材料をディスペンシングすることが難しく、さらに多数の工程を経ることになるため、コストアップの問題を有している。
【０００５】
これに反して、非はんだバンプと導電性接着剤を使用するフリップチップ接続技術は、前述のはんだフリップチップ技術と比べると、簡単な工程、無鉛（Lead-free）工程、環境フレンドリーな無フラックス（Fluxless）工程、低温工程、極微細ピッチの適用性などによって、その重要性は益々大きく認識されており、有機基板及びガラスなどの硬性基板（Rigid board）及び軟性基板（Flexible substrate）などにそれぞれＣＯＢ（Chip on Board）、ＣＯＧ（Chip on Glass）、ＣＯＦ（Chip on Flexible）など多様な形態で適用されている。したがって、ＬＣＤ（Liquid Crystal Display）、ＰＤＰ（Plasma Display Panel）などのディスプレイ用ＩＣ（Integrated Circuit）チップの接続だけでなく、最近では、半導体用ＩＣチップを利用したフリップチップ接続にも、このような接着剤の使用が増加している。
【０００６】
チップと基板の接続に利用される導電性接着剤は、導電ボールの有無によって異方性導電性接着剤（ＡＣＡ；Anisotropic Conductive Adhesives）と、非導電性接着剤（ＮＣＡ；Non-Conductive Adhesives）に大別され、これらは、それぞれの形態に従ってフィルム状のＡＣＦ（Anisotropic Conductive Film）及びＮＣＦ（Non-Conductive Film）と、ペースト状のＡＣＰ（Anisotropic Conductive Paste）及びＮＣＰ（Non-Conductive Paste）に分けられる。
【０００７】
内蔵型受動素子／能動素子のプリント回路基板（ＰＣＢ）などの能動素子（ＩＣチップ）の接続方法としては、現在、金属電極が形成されているチップの面を上面にしてワイヤーボンディングする方法と、反対にチップの面を下面にしてはんだバンプを利用するフリップチップ型の接続法とがあるが、これまで、導電性接着剤を利用した事例は見当たらない。
【０００８】
導電性接着剤を利用した接続法は、ワイヤーボンディングやはんだバンプの接続法と比べて工程上で有利ではあるが、ＩＣチップがマウンティングされる位置には部分的に空洞が存在するため、このような凹凸の有る構造に導電性接着剤を予め仮接着させ離型紙を取り外すなどの工程が必要であるため非常に煩雑である。したがって、実際に導電性接着剤を利用した接続法を内蔵型能動素子のプリント回路基板に適用することは難しい。
【０００９】
本発明者は、ウエハーレベルで低価の非はんだフリップチップバンプを形成し、異方性導電性接着剤を塗布した後、ダイシングして個別チップにパッケージ化させた後、このパッケージ化された個別チップを基板に接続させる方法を開示している（特許文献１）。
【００１０】
【特許文献１】韓国特許第１０−３６１６４０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ここで、本発明は、導電性接着剤を利用して能動素子を基板内に実装するときに発生する工程上の難点を解決するために、上述のパッケージ化された個別チップを利用する新しい能動素子の実装方法を提案するものである。
すなわち、本発明は、従来技術が有する上述の問題を解決するための発明であって、導電性接着剤によるフリップチップ接続における工程上の利点を活かしながら、有機基板内に能動素子を実装する工程において、導電性接着剤の仮接着及び切断、離型紙除去などの工程上の問題を解決することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の能動素子が実装された有機基板の製造方法は、銅配線または銅配線及びビア（via）が形成された第１銅箔積層板の上部に銅配線、ビア及び空洞（cavity）が形成された第２銅箔積層板を積層する工程（ａ）と、半導体ウエハーの上部に異方性導電性接着剤または非導電性接着剤を塗布した後、個別のチップにダイシングされた半導体チップを第２銅箔積層板に形成された空洞の内部に位置させ、熱と圧力を加えて第１銅箔積層板の銅配線とフリップチップ（ＦＣと略記することもある）接続させる工程（ｂ）と、半導体チップが接続された第２銅箔積層板の上部に銅配線または銅配線及びビアが形成された第３銅箔積層板を積層する工程（ｃ）と、を含むことを特徴とする。
工程（ｂ）の半導体チップは、２００μｍ以下の厚さに軽薄化させた半導体ウエハー上の各チップに形成されたＩ／Ｏ上に金ボンディングワイヤーまたはニッケルメッキ法又は金メッキ法を利用して非はんだバンプを形成する工程と、非はんだバンプが形成された半導体ウエハーの上部に異方性導電性接着剤または非導電性接着剤を半硬化（Ｂステージ化）状態に塗布する工程と、異方性導電性接着剤または非導電性接着剤が塗布された半導体ウエハーを個別の半導体チップにダイシング（Dicing）する工程とによって製造される。
【００１３】
工程（ｂ）の後かつ工程（ｃ）の前に、半導体チップが接続された第２銅箔積層板に形成された空洞とは異なる位置に空洞が形成され、銅配線及びビアが形成された第３銅箔積層板を積層して、工程（ｂ）と同一の方法を繰り返すことによって、望む積層数を有する能動素子が実装された有機基板を製造することができる。
上述した異方性導電性接着剤または非導電性接着剤は、フィルム状又はペースト状であることが好ましい。
なお、工程（ｂ）のＦＣ接続のときには、１５０〜２００℃の熱と、２０〜１００ｐｓｉの圧力を１０〜２０秒間加えることが好ましく、有機基板の材質はビスマレイミドおよびトリアジンを主成分とするもの（ビスマレイミドトリアジン、いわゆるＢＴ）、難燃性のガラスエポキシを主成分とするもの（いわゆるＦＲ０４またはＦＲ０５）であることが好ましい。
【発明の効果】
【００１４】
本発明によれば、まず、ウエハーレベルパッケージ工程を基盤とする内蔵型能動素子の集積技術をはじめ、これに必要な内蔵型能動素子／受動素子のプリント回路基板の設計及び製造技術、導電性接着剤が適用された多様な形態のウエハーレベルパッケージの製造技術などを確立することができる。また、本発明によって開発された内蔵型能動素子のプリント回路基板は、能動素子（半導体チップ）が基板の内部に埋め込みで内蔵されているので、パッケージの厚さが薄く、接続配線の長さが短いので高い電気的信頼性を期待することができる。一方、内蔵型能動素子／受動素子のプリント回路基板の製造技術を利用することにより、内蔵型能動素子／受動素子を含むプリント回路基板を基にして情報通信用モバイル製品のＳＩＰ（System in Package）モジュールの製造に使用することができる。これは、従前より高速のＴｂｐｓ（terabit per second）級大容量情報を処理することができる情報通信システムの次世代における核心的なパッケージ部品を提供することができることも期待される。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の能動素子が実装された有機基板の製造方法を詳細に説明する。別添の図面は、当業者をして本発明の思想を充分に理解させるための一例として提示されるものであって、本発明は、以下参照の図面と実施形態に限定されず、他の形態で具体化することもできる。なお、明細書全体にかけて同一の構成要素名称は同一の構成要素を示す。
また、ここで使用される技術用語及び科学用語は、別段の定義説明がない場合、本発明の属する技術分野で通常の知識を有する者が一般的に理解している意味を有し、下記の説明及び添付図面において、本発明の要旨を混同させるおそれのある公知機能及び構成に対する説明は省略する。
【００１６】
まず、本発明は、導電性接着剤を利用するフリップチップ接続方法によってプリント回路基板内に能動素子を実装する方法を基礎とする。
上述のように能動素子が実装された有機基板は、銅配線または銅配線及びビアが形成された第１銅箔積層板の上部に銅配線、ビア及び空洞が形成された第２銅箔積層板を積層する工程（ａ）と、半導体ウエハーの上部に異方性導電性接着剤または非導電性接着剤を塗布した後、個別のチップにダイシングされた半導体チップを第２銅箔積層板の空洞の内部に位置させ、熱と圧力を加えて第１銅箔積層板の銅配線とフリップチップ接続させる工程（ｂ）と、半導体チップが接続された第２銅箔積層板の上部に銅配線または銅配線及びビアが形成された第３銅箔積層板を積層する工程（ｃ）とによって製造されることにその特徴がある。
【００１７】
本発明による製造方法において、有機基板の内部に半導体チップ（能動素子）を実装させるために、空洞によって形成される凹凸のある基板の上部に導電性接着剤を塗布して仮接着した後、離型紙を取り除く従来の方法による工程ではなく、図６に図示したように、ウエハー状態で予め導電性接着剤を塗布して半硬化（Ｂステージ化）させた後、ダイシングして個別の半導体チップを作製し、導電性接着剤が予め塗布されている個別半導体チップを前記空洞に位置させた後、熱と圧力を加える方法の工程によって、基板と半導体チップの電気的接続と物理的接着を同時に実施することができる。
したがって、導電性接着剤の仮接着及び切断、離型紙除去などの煩雑な工程上の問題なしに、導電性接着剤を利用して半導体チップを基板内部に実装させることができ、単に熱と圧力を加える簡単な工程によって凹凸のある基板に半導体チップが実装されることができるのである。
【００１８】
プリント回路基板（以下ＰＣＢ基板と略記する）は、多数個のＰＣＢ層によって構成されている。これら、それぞれのＰＣＢ層は、銅箔積層板でなり、一般的には絶縁基板（コア、有機基板）材料の上下に金属配線のための銅層が薄く塗布されている。これらは銅層のエッチングとマイクロビア技術を使用して層間接続を形成している。
したがって、図７のように、半導体チップ（能動素子）をＰＣＢ基板内に内蔵するために、１〜２層の銅箔積層板を先ず積層して、チップが接続される部分に銅配線をエッチング工程によって形成する。多数個の銅箔積層板を積層するには、それぞれの銅箔積層板を整列させた後、３００℃以下の熱と、１０〜５０ｋｇ／ｃｍ２の圧力を付与してラミネーション法によって積層する。このとき、半導体チップが置かれる位置には、銅箔積層板に空洞が形成される。即ち、先に形成されたＰＣＢ基板上部の銅箔積層板を、チップが接続されるように予め機械的方法やレーザー加工法などによって、空洞を加工形成するとともに半導体チップの金属端子の配列に合う銅配線を形成する先行工程が実施される。
なお、空洞が形成された銅箔積層板を積層した後、前記空洞の内部に半導体チップを位置させて接続する方法だけではなく、空洞の形成なしに銅配線だけで形成された銅箔積層板上に、半導体チップを接続させた後、空洞が形成された銅箔積層板を前記半導体チップが空洞内に位置するように積層する方法も可能である。
【００１９】
銅箔積層板の積層は、一般的に高い熱と圧力を加えるラミネーション法によって行なわれる。
図６を参照して、工程（ｂ）における半導体チップの製造工程をより詳細に説明する。即ち、半導体チップの製造工程は、２００μｍ以下の厚さで軽薄化したウエハー上の各チップのＩ／Ｏ上に、金ボンディングワイヤーまたはニッケルメッキ法又は金メッキ法を利用して非はんだバンプを形成する工程と、非はんだバンプが形成されたウエハーの上部に異方性導電性接着剤または非導電性接着剤を半硬化（Ｂステージ化）状態に塗布する工程と、異方性導電性接着剤または非導電性接着剤が塗布されたウエハーを個別の半導体チップにダイシングする工程とを含む。
【００２０】
ウエハーの厚さは、最終的に作製される個別半導体チップの厚さを決定する。したがって、半導体チップを基板内に実装するとき、不要の厚さを除きながら柔軟性を得るために２００μｍ以下に軽薄化することが好ましい。さらに、１００μｍ以下に軽薄化することがより好ましい。また、ウエハー表面の周りに存在する不純物に対するドーピングによる素子の電気的特性を変化させることなく、かつ機械的取り扱いが容易になるようにウエハーの厚さは少なくとも１μｍ以上とすることが望ましい。
【００２１】
前記のように軽薄化させたウエハーにおけるそれぞれのチップは、Ａｌメタライゼーション（Metallization）が使用される半導体工程によって、Ａｌにて作られたＩ／Ｏを有することになるが、ＡｌからなるＩ／Ｏ上に金ボンディングワイヤーボンダーを使用して金バンプを形成するか、ニッケル及び金メッキ法を利用して非はんだバンプを形成した後、接着剤を塗布することになる。
【００２２】
接着剤には、異方性導電性接着剤または非導電性接着剤を用いることができる。異方性導電性接着剤は、フィルム状またはペースト状であり、非導電性接着剤も、フィルム状またはペースト状である。
【００２３】
例えば、非はんだバンプが形成されたウエハーの上部にペースト状の導電性接着剤を塗布する場合、スプレー、ドクターブレード法、メニスカス（meniscus）法などを利用して塗布することができ、フィルム状の導電性接着剤の場合は、ラミネーション法によって塗布することができる。
このとき、塗布された導電性接着剤は、熱または熱及び圧力を加えて、導電性接着剤を構成するレジンが５０％程度硬化された半硬化（Ｂステージ化）になるようにする。このような半硬化状態の導電性接着剤は、１５０〜２００℃の熱と２０〜１００ｐｓｉの圧力を１０〜２０秒の間、加えることによって完全硬化による硬化特性を有する。
【００２４】
次いで、フィルム状の異方性導電性接着剤または非導電性接着剤をウエハーに塗布し、離型紙を除去した後、ウエハーダイシングマシンを利用して個別の半導体チップにダイシングする。
つまり、工程（ｂ）のフリップチップ接続では、個別半導体チップを第２銅箔積層板内の空洞に位置させ、１５０〜２００℃の熱と、２０〜１００ｐｓｉの圧力を１０〜２０秒間加えて第１銅箔積層板の銅とのフリップチップ接続を行う。
このとき、単一の銅箔積層板に多数個の空洞が形成され、それぞれの空洞に半導体チップが位置することができ、工程（ｂ）の後かつ工程（ｃ）の前に、半導体チップが接続された第２銅箔積層板に形成された空洞と異なる位置に空洞が形成され、銅配線及びビアが形成された第３銅箔積層板を積層して、工程（ｂ）と同一の方法を繰り返して多数層に積層された銅箔積層板のそれぞれに空洞が形成され半導体チップがその空洞に内蔵される。
【００２５】
上述のように、空洞に半導体チップが接続されている銅箔積層板の積層が完了された時、工程（ｃ）が完了するが、半導体チップが接続された第２銅箔積層板の上部に銅配線または銅配線及びビアが形成された第３銅箔積層板を積層して半導体チップが基板の内部に実装されることになる。
なお、銅箔積層板の絶縁基板（有機基板）の材質は、上記したＢＴ、ＦＲ０４またはＦＲ０５である。
【００２６】
上述のように、本発明の能動素子が実装された有機基板の製造方法は、ウエハー状態で導電性接着剤を塗布した後、ダイシングして製造された半導体チップを基板の空洞に位置させた後、ただ熱と圧力を加えることによってフリップチップ接続を可能にし、その上部に銅箔積層板を積層して最終的に能動素子が実装された有機基板を製造する方法である。したがって、能動素子が実装された有機基板の製造方法において、導電性接着剤の仮接着、切断及び離型紙除去など複雑な工程を削減し、一定の熱と圧力とを加える単純工程によって機械的接着と電気的接続を同時に行うことができる。また、半導体チップが位置する空洞の内部をエポキシなどによるモールディングの工程が要らなく、半硬化（Ｂステージ化）状態の導電性接着剤の透明性によって半導体チップと基板の銅配線とのフリップチップ整列が容易である。
また、フリップチップ接続の形態であるため、半導体チップのＩ／Ｏ数及び形態の制約がなく、ウエハーの状態で厚さを減らした後、導電性接着剤を塗布・ダイシングして半導体チップを基板の銅配線とフリップチップ接続させることによって、軽薄短小化された基板を得ることができる。さらに、非はんだバンプと導電性接着剤を使用することによって無鉛工程、環境フレンドリー無フラックス工程、低温工程、極微細ピッチの可能な工程上のメリットを有することになる。
【図面の簡単な説明】
【００２７】
【図１】有機基板上に受動素子及び能動素子が形成された従来のパッケージ形態を示す模式図である。
【図２】有機基板内に受動素子及び能動素子が内蔵されたパッケージを示す模式図である。
【図３】ワイヤーボンディング技術を利用した内蔵型能動素子のプリント回路基板（ＰＣＢ）を示す模式図である。
【図４】電解メッキ法を利用した内蔵型能動素子のプリント回路基板（ＰＣＢ）を示す模式図である。
【図５】はんだバンプを使用したフリップチップ接続技術が適用された内蔵型能動素子のプリント回路基板（ＰＣＢ）を示す模式図である。
【図６】導電性接着剤を利用した半導体チップの製造方法を図示した一実施例の図面である。
【図７】本発明の一実施形態として、有機基板内に半導体チップ（能動素子）を実装する方法を示す工程の模式図である。
【特許請求の範囲】
【請求項１】
銅配線または銅配線及びビアが形成された第１銅箔積層板の上部に銅配線、ビア及び空洞が形成された第２銅箔積層板を積層する工程（ａ）と、
半導体ウエハーの上部に異方性導電性接着剤または非導電性接着剤を塗布した後、個別のチップにダイシングされた半導体チップを前記第２銅箔積層板に形成された前記空洞の内部に位置させ、熱と圧力を加えて前記第１銅箔積層板の前記銅配線とフリップチップ接続させる工程（ｂ）と、
前記半導体チップが接続された前記第２銅箔積層板の上部に銅配線または銅配線及びビアが形成された第３銅箔積層板を積層する工程（ｃ）と、
を含むことを特徴とする能動素子が実装された有機基板の製造方法。
【請求項２】
前記工程（ｂ）の前記半導体チップは、
２００μｍ以下の厚さに軽薄化した前記半導体ウエハー上の各チップに形成されたＩ／Ｏ上に金ボンディングワイヤーまたはニッケルメッキ法または金メッキ法を利用して非はんだバンプを形成する工程と、
前記非はんだバンプが形成された前記半導体ウエハーの上部に前記異方性導電性接着剤または前記非導電性接着剤を半硬化状態に塗布する工程と、
前記異方性導電性接着剤または前記非導電性接着剤が塗布された前記半導体ウエハーを個別の前記半導体チップにダイシングする工程と、
によって製造されることを特徴とする請求項１に記載の能動素子が実装された有機基板の製造方法。
【請求項３】
前記工程（ｂ）の後かつ前記工程（ｃ）の前に、
前記半導体チップが接続された前記第２銅箔積層板に形成された前記空洞とは異なる位置に空洞が形成され、銅配線及びビアが形成された前記第３銅箔積層板を積層して前記工程（ｂ）と同一の方法を繰り返すことを特徴とする請求項１に記載の能動素子が実装された有機基板の製造方法。
【請求項４】
前記異方性導電性接着剤または前記非導電性接着剤は、フィルム状又はペースト状であることを特徴とする請求項２に記載の能動素子が実装された有機基板の製造方法。
【請求項５】
前記工程（ｂ）の前記フリップチップ接続は、１５０〜２００℃の熱と、２０〜１００ｐｓｉの圧力を１０〜２０秒間加えて行なうことを特徴とする請求項１に記載の能動素子が実装された有機基板の製造方法。
【請求項６】
前記有機基板の材質は、ビスマレイミドおよびトリアジンを主成分とするもの、または難燃性のガラスエポキシを主成分とするものであることを特徴とする請求項１に記載の能動素子が実装された有機基板の製造方法。
【請求項１】
銅配線または銅配線及びビアが形成された第１銅箔積層板の上部に銅配線、ビア及び空洞が形成された第２銅箔積層板を積層する工程（ａ）と、
半導体ウエハーの上部に異方性導電性接着剤または非導電性接着剤を塗布した後、個別のチップにダイシングされた半導体チップを前記第２銅箔積層板に形成された前記空洞の内部に位置させ、熱と圧力を加えて前記第１銅箔積層板の前記銅配線とフリップチップ接続させる工程（ｂ）と、
前記半導体チップが接続された前記第２銅箔積層板の上部に銅配線または銅配線及びビアが形成された第３銅箔積層板を積層する工程（ｃ）と、
を含むことを特徴とする能動素子が実装された有機基板の製造方法。
【請求項２】
前記工程（ｂ）の前記半導体チップは、
２００μｍ以下の厚さに軽薄化した前記半導体ウエハー上の各チップに形成されたＩ／Ｏ上に金ボンディングワイヤーまたはニッケルメッキ法または金メッキ法を利用して非はんだバンプを形成する工程と、
前記非はんだバンプが形成された前記半導体ウエハーの上部に前記異方性導電性接着剤または前記非導電性接着剤を半硬化状態に塗布する工程と、
前記異方性導電性接着剤または前記非導電性接着剤が塗布された前記半導体ウエハーを個別の前記半導体チップにダイシングする工程と、
によって製造されることを特徴とする請求項１に記載の能動素子が実装された有機基板の製造方法。
【請求項３】
前記工程（ｂ）の後かつ前記工程（ｃ）の前に、
前記半導体チップが接続された前記第２銅箔積層板に形成された前記空洞とは異なる位置に空洞が形成され、銅配線及びビアが形成された前記第３銅箔積層板を積層して前記工程（ｂ）と同一の方法を繰り返すことを特徴とする請求項１に記載の能動素子が実装された有機基板の製造方法。
【請求項４】
前記異方性導電性接着剤または前記非導電性接着剤は、フィルム状又はペースト状であることを特徴とする請求項２に記載の能動素子が実装された有機基板の製造方法。
【請求項５】
前記工程（ｂ）の前記フリップチップ接続は、１５０〜２００℃の熱と、２０〜１００ｐｓｉの圧力を１０〜２０秒間加えて行なうことを特徴とする請求項１に記載の能動素子が実装された有機基板の製造方法。
【請求項６】
前記有機基板の材質は、ビスマレイミドおよびトリアジンを主成分とするもの、または難燃性のガラスエポキシを主成分とするものであることを特徴とする請求項１に記載の能動素子が実装された有機基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−４４１１３（Ｐ２００９−４４１１３Ａ）
【公開日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願番号】特願２００７−３１１４６９（Ｐ２００７−３１１４６９）
【出願日】平成１９年１１月３０日（２００７．１１．３０）
【出願人】（５９２１２７１４９）韓国科学技術院 (129)
【氏名又は名称原語表記】ＫＯＲＥＡ ＡＤＶＡＮＣＥＤ ＩＮＳＴＩＴＵＴＥ ＯＦ ＳＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ
【住所又は居所原語表記】３７３−１，Ｇｕｓｕｎｇ−ｄｏｎｇ，Ｙｕｓｅｏｎｇ−ｋｕ，Ｄａｅｊｅｏｎ ３０５−７０１ ＫＲ
【Ｆターム（参考）】
【公開日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願日】平成１９年１１月３０日（２００７．１１．３０）
【出願人】（５９２１２７１４９）韓国科学技術院 (129)
【氏名又は名称原語表記】ＫＯＲＥＡ ＡＤＶＡＮＣＥＤ ＩＮＳＴＩＴＵＴＥ ＯＦ ＳＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ
【住所又は居所原語表記】３７３−１，Ｇｕｓｕｎｇ−ｄｏｎｇ，Ｙｕｓｅｏｎｇ−ｋｕ，Ｄａｅｊｅｏｎ ３０５−７０１ ＫＲ
【Ｆターム（参考）】
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