薄膜トランジスタ回路基板及び薄膜トランジスタ回路基板の検査方法、電気光学装置、電子機器
【課題】 ＣＭＯＳ回路において、例えば基板が収縮してしまっても、チャネルドープの打ち分け位置（境界位置）を特定できるようにした、薄膜トランジスタ回路基板と、この薄膜トランジスタ回路基板の検査方法、及び電気光学装置、電子機器を提供する。
【解決手段】 基板上にＮ型トランジスタ８Ｎを形成するＮチャネル領域９Ｎと、Ｐ型トランジスタを形成するＰチャネル領域８Ｐとが形成され、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの少なくとも一方の半導体層にチャネルドープがなされた薄膜トランジスタ回路基板である。Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界部に、Ｎチャネル領域９Ｎ又はＰチャネル領域９Ｐの部分的な抵抗を測定するための検査要素の集合体である検査要素グループ２０が、少なくともＮチャネル領域９ＮとＰチャネル領域９Ｐとの境界線１０の両側に位置するようにして設けられている。
【解決手段】 基板上にＮ型トランジスタ８Ｎを形成するＮチャネル領域９Ｎと、Ｐ型トランジスタを形成するＰチャネル領域８Ｐとが形成され、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの少なくとも一方の半導体層にチャネルドープがなされた薄膜トランジスタ回路基板である。Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界部に、Ｎチャネル領域９Ｎ又はＰチャネル領域９Ｐの部分的な抵抗を測定するための検査要素の集合体である検査要素グループ２０が、少なくともＮチャネル領域９ＮとＰチャネル領域９Ｐとの境界線１０の両側に位置するようにして設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上にＮチャネル型のトランジスタを形成するＮチャネル領域とＰチャネル型のトランジスタを形成するＰチャネル領域とを形成した薄膜トランジスタ回路基板と、この薄膜トランジスタ回路基板の検査方法、及び電気光学装置、電子機器に関する。
【背景技術】
【０００２】
液晶装置や、有機ＥＬ（Electro-Luminescence）装置、無機ＥＬ装置に代表される発光装置等の電気光学装置では、表示の駆動を行う側の基板として、薄膜トランジスタ（ＴＦＴ）からなる駆動回路を有する薄膜トランジスタ回路基板が多く用いられている。このような薄膜トランジスタ回路基板として、例えばガラス等の絶縁基板上に低温ポリシリコンプロセスを用いて、Ｎチャネル型のトランジスタを形成するＮチャネル領域と、Ｐチャネル型のトランジスタを形成するＰチャネル領域とを形成し、これによって相補型のトランジスタ回路（ＣＭＯＳ回路）を形成したものがある。
【０００３】
このＣＭＯＳ回路を形成した回路基板では、これを製造する際、特に高性能化を図るため、チャネルドープを行うことで各チャネルのしきい値を調整している。すなわち、チャネルドープを行わない場合には、図１２のグラフにおけるＰ型（Ｐｃｈ）、Ｎ型（Ｎｃｈ）のトランジスタのＩｄ−Ｖｇ特性が、破線による曲線で示すように、Ｐ型（Ｐｃｈ）トランジスタの曲線とＮ型（Ｎｃｈ）トランジスタの曲線との間が狭くなり、それぞれの駆動を制御するのが難しくなってしまう。そこで、Ｐチャネル領域又はＮチャネル領域の半導体層にチャネルドープを行うことにより、Ｐ型（Ｐｃｈ）、Ｎ型（Ｎｃｈ）のトランジスタのＩｄ−Ｖｇ特性を、図１２中の実線による曲線に示すようにそのしきい値を矢印方向に移動させている。なお、このようなチャネルドープについては、Ｐチャネル領域あるいはＮチャネル領域の一方のみに行うこともある。
【０００４】
ところで、チャネルドープを行ってトップゲート型のＴＦＴを形成し、ＣＭＯＳ回路を形成した場合、チャネルドープの打ち分けを行った境界の位置については、これを視覚的に確認することができない。したがって、特に基板としてガラスを用い、これに成膜した非晶質シリコン（アモルファスシリコン）を多結晶シリコン（ポリシリコン）に結晶化し、さらに結晶を改質する低温ポリシリコンプロセスを行った場合では、基板が収縮してしまうことにより、その打ち分け位置（境界位置）が変動し、分からなくなってしまう。
しかし、特にトランジスタ（ＴＦＴ）を小型化してＣＭＯＳ回路を高密度にレイアウトするためには、前記の境界位置を特定することが、工程管理の上などで必要となっている。
【０００５】
パネルに関しての工程管理技術としては、例えば特許文献１に示すように、パネルにテストエレメントグループ（ＴＥＧ）を入れて行う技術が開示されている。
【特許文献１】特開２００２−２０７２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、前記の特許文献１では、前述したような、低温ポリシリコンプロセスで形成するＣＭＯＳ回路で問題となる、チャネルドープの打ち分けについては全く言及されていない。
本発明は前記事情に鑑みてなされたもので、その目的とするところは、低温ポリシリコンプロセスで形成するＣＭＯＳ回路において、例えば基板が収縮してしまっても、チャネルドープの打ち分け位置（境界位置）を特定できるようにした、薄膜トランジスタ回路基板と、この薄膜トランジスタ回路基板の検査方法、及び電気光学装置、電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するため本発明の薄膜トランジスタ回路基板は、基板上にＮチャネル型のトランジスタを形成するＮチャネル領域と、Ｐチャネル型のトランジスタを形成するＰチャネル領域とが形成され、前記Ｎチャネル領域とＰチャネル領域との少なくとも一方の半導体層にチャネルドープがなされた薄膜トランジスタ回路基板において、
前記Ｎチャネル領域とＰチャネル領域との境界部に、該Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定するための検査要素の集合体である検査要素グループが、少なくとも前記Ｎチャネル領域とＰチャネル領域との境界線の両側に位置するようにして設けられてなることを特徴とする薄膜トランジスタ回路基板。
【０００８】
この薄膜トランジスタ回路基板によれば、Ｎチャネル領域とＰチャネル領域との境界部に、該Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定するための検査要素の集合体である検査要素グループを、前記Ｎチャネル領域とＰチャネル領域との境界線の両側に位置するようにして設けたので、この検査要素グループを用いてＮチャネル領域又はＰチャネル領域の部分的な抵抗を測定することにより、Ｎチャネル領域とＰチャネル領域との境界を特定することが可能になる。すなわち、測定によって得られた部分的な抵抗値が大きく変化する位置を特定することで、この大きく変化した位置をＮチャネル領域とＰチャネル領域との境界位置として特定することができる。
【０００９】
そして、このように境界位置を特定することで、特にガラス基板上に低温ポリシリコンプロセスでＣＭＯＳ回路を形成した際、基板の収縮に起因して位置ずれが生じ、製造不良が生じた場合に、例えば薄膜トランジスタ回路基板を完成させる前にこれを確認することができる。また、このようなＣＭＯＳ回路の形成と境界位置の特定とを薄膜トランジスタ回路基板の製造毎に繰り返し、得られた結果をデータとして蓄積することで、基板の収縮に起因する境界位置のずれの傾向を把握することができる。そして、把握した傾向を設計ルールに反映させることでＣＭＯＳ回路の高密度化を可能にし、この薄膜トランジスタ回路基板を用いて製造する電気光学装置等のデバイスの、小型化、低消費電力化を図ることができる。
【００１０】
また、前記薄膜トランジスタ回路基板においては、前記検査要素は、前記Ｎチャネル領域又はＰチャネル領域の半導体層からなる被抵抗測定部と、該被抵抗測定部の両側に接続する配線パターンと、該配線パターンに接続する端子とを備えた抵抗測定要素からなり、
前記検査要素グループは、前記の各被抵抗測定部を直線状に連続して配し、かつ、この連続した直線状の被抵抗測定部の集合体を、前記Ｎチャネル領域とＰチャネル領域との境界線を横切らせて配しているのが好ましい。
このようにすれば、前記抵抗測定要素における端子間の抵抗を測定して被抵抗測定部の抵抗を検出することにより、前述したようにＮチャネル領域とＰチャネル領域との境界を特定することが可能になる。また、前記検査要素グループの各被抵抗測定部を直線状に連続して配したので、検査要素グループ自体を比較的小面積に形成することができる。
【００１１】
また、前記薄膜トランジスタ回路基板においては、前記検査要素グループは、前記Ｎチャネル型のトランジスタとＰチャネル型のトランジスタとから構成される駆動回路の周辺部に設けられているのが好ましい。
このようにすれば、駆動回路に干渉することなく検査要素グループを形成することができ、また、駆動回路となるＣＭＯＳ回路のＮチャネル領域とＰチャネル領域との境界部、すなわち境界線の近傍に、前記検査要素グループを容易に形成することができる。
【００１２】
また、前記薄膜トランジスタ回路基板においては、前記半導体層がポリシリコンからなり、前記チャネルドープはＮチャネル領域の半導体層にのみＰ型不純物がドーピングされたことでなされているのが好ましい。
このようにすれば、チャネルドープを一回の工程で行えるため製造を簡略することができ、また、Ｐチャネル領域の半導体層にのみＮ型不純物をドーピングするのに比べ、しき値を容易に調整することができる。
【００１３】
本発明の電気光学装置は、前記の薄膜トランジスタ回路基板を備えたことを特徴としている。
この電気光学装置によれば、前述したようにＮチャネル領域とＰチャネル領域との境界位置が特定され、これによりＣＭＯＳ回路の高密度化が図られた薄膜トランジスタ回路基板を備えているので、電気光学装置自体の小型化、低消費電力化が図られたものとなる。
【００１４】
本発明の電子機器は、前記の電気光学装置を備えたことを特徴としている。
この電子機器によれば、小型化、低消費電力化が図られた電気光学装置を備えているので、この電子機器自体も小型化、低消費電力化が図られたものとなる。
【００１５】
本発明の薄膜トランジスタ回路基板の検査方法は、基板上にＮチャネル型のトランジスタを形成するＮチャネル領域と、Ｐチャネル型のトランジスタを形成するＰチャネル領域とが形成され、前記Ｎチャネル領域とＰチャネル領域との少なくとも一方の半導体層にチャネルドープがなされた薄膜トランジスタ回路基板の、前記Ｎチャネル領域とＰチャネル領域との境界線を特定するための検査方法であって、
前記薄膜トランジスタ回路基板の前記Ｎチャネル領域とＰチャネル領域との境界部に、予め該Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定するための検査要素の集合体である検査要素グループを、少なくとも前記Ｎチャネル領域とＰチャネル領域との境界線の両側に位置するようにして設けておき、
前記Ｎチャネル領域とＰチャネル領域との少なくとも一方の半導体層にチャネルドープを行った後、前記検査要素グループを用いて、前記Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定し、部分的な領域での抵抗値が大きく変位する位置を求めてこの位置を前記境界線として特定することを特徴としている。
【００１６】
この薄膜トランジスタ回路基板の検査方法によれば、検査要素グループを用いて、Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定し、部分的な領域での抵抗値が大きく変位する位置を求めてこの位置を前記境界線として特定するようにしたので、特にガラス基板上に低温ポリシリコンプロセスでＣＭＯＳ回路を形成した際、基板の収縮に起因して位置ずれが生じ、製造不良が生じた場合に、例えば薄膜トランジスタ回路基板を完成させる前にこれを確認することができる。また、このようなＣＭＯＳ回路の形成と境界位置の特定とを薄膜トランジスタ回路基板の製造毎に繰り返し、得られた結果をデータとして蓄積することで、基板の収縮に起因する境界位置のずれの傾向を把握することができる。そして、把握した傾向を設計ルールに反映させることでＣＭＯＳ回路の高密度化を可能にし、この薄膜トランジスタ回路基板を用いて製造する電気光学装置等のデバイスの、小型化、低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を詳しく説明する。
図１は本発明の薄膜トランジスタ回路基板の一実施形態を示す図であり、図１中符号１は薄膜トランジスタ回路基板である。この薄膜トランジスタ回路基板１は、例えば携帯電話装置の表示部を構成する液晶装置に用いられるもので、矩形のガラス基板２上に画素領域３を形成し、この画素領域３の周辺部、本実施形態では図１中において画素領域３の左側及び下側に、Ｙドライバとなる駆動回路群４Ａと、Ｘドライバとなる駆動回路群４Ｂとを形成したものである。
【００１８】
駆動回路群４Ａは、本実施形態ではロジック系回路５ａと、低電圧系回路６ａと、低電圧系回路７ａとを備えて構成されており、同様に駆動回路群４Ｂも、本実施形態ではロジック系回路５ｂと、低電圧系回路６ｂと、低電圧系回路７ｂとを備えて構成されている。これらロジック系回路５ａ、５ｂ、低電圧系回路６ａ、６ｂ、低電圧系回路７ａ、７ｂは、いずれもＮチャネル型のトランジスタとＰチャネル型のトランジスタとを有してなるＣＭＯＳ回路によって形成されている。
【００１９】
ガラス基板２上には、後述するように低温ポリシリコンプロセスによってポリシリコン層からなる半導体層が形成されている。この半導体層には、図１の要部を拡大した模式図である図２に示すように、前記ＣＭＯＳ回路が形成されている。すなわち、半導体層には、Ｎチャネル型のトランジスタ（Ｎ型トランジスタ、以下、ＮｃｈＴＦＴと記す）８Ｎを形成するＮチャネル領域９Ｎと、Ｐチャネル型のトランジスタ（Ｐ型トランジスタ、以下、ＰｃｈＴＦＴと記す）８Ｐを形成するＰチャネル領域９Ｐとが形成されており、これらＮチャネル領域９ＮとＰチャネル領域９Ｐとは、境界線１０を挟んでその両側に配設されている。
【００２０】
なお、図２に示すＣＭＯＳ回路は、特に縦型に配置されたものであり、このようなＣＭＯＳ回路では、ＮｃｈＴＦＴ８Ｎの半導体層１３ＮとＰｃｈＴＦＴ８Ｐの半導体層１３Ｐとの間をできるだけ狭くしたい。しかし、後述するようにトップゲート型では、特にポリシリコン（半導体層）のアイランド化やゲート電極の形成前にチャネルドープを行うのが一般的であり、チャネルドープの境界を、直接的に半導体層１３Ｎと半導体層１３Ｐとの間隔に合わせることができないのである。
しかも、チャネルドープの境界（境界線１０）は、後述するようにシリコンの結晶化やシリコン膜の改質プロセスを経ることにより、ガラス基板２が収縮して変動する。そこで、その境界の位置を常にモニターしておくことが、ＣＭＯＳ回路を高密度化するうえで重要となっているのである。
【００２１】
ここで、本実施形態では、特にＮチャネル領域９Ｎにのみボロン等のＰ型不純物がドーピングされてチャネルドープがなされており、Ｐチャネル領域９Ｐにはチャネルドープがなされていない。したがって、前記の境界線１０は、Ｐ型不純物がドーピングされたＰ型チャネルドープ領域（Ｎチャネル領域９Ｎ）と、チャネルドープがなされていないイントリンシック領域（Ｐチャネル領域９Ｐ）との境界を示すラインとなる。ただし、この境界線１０については、視覚的には確認できないのは前述した通りである。
【００２２】
そして、このような構成のもとに前記のロジック系回路５ａ、５ｂ、低電圧系回路６ａ、６ｂ、低電圧系回路７ａ、７ｂとなるＣＭＯＳ回路は、前記境界線１０を跨って形成されている。すなわち、Ｎチャネル領域９Ｎに形成されたＮｃｈＴＦＴ８Ｎと、Ｐチャネル領域９Ｐに形成されたＰｃｈＴＦＴ８Ｐとにより、ＣＭＯＳ１１が形成されており、このＣＭＯＳ１１が多数形成されたことにより、前記のロジック系回路５ａ、５ｂ、低電圧系回路６ａ、６ｂ、低電圧系回路７ａ、７ｂとなるＣＭＯＳ回路１２が構成されている。
【００２３】
ここで、ＣＭＯＳ１１は、図２のＡ−Ａ’線に沿う断面図である図３に示すように、ガラス基板２上に、例えば酸化珪素膜からなる保護層（図示せず）を介して前記のポリシリコンからなる半導体層１３Ｎ、１３Ｐを形成している。なお、ガラス基板２は、前述したように仮想のラインである境界線１０によってＮチャネル領域９ＮとＰチャネル領域９Ｐとに区画されている。そして、Ｎチャネル領域９Ｎにチャネルドープがなされた半導体層１３Ｎが、Ｐチャネル領域９Ｐにチャネルドープがなされていない半導体層１３Ｐがそれぞれ形成されている。半導体層１３Ｎには、チャネル領域１３ａと、ＬＤＤ部をなす低濃度ソース領域１３ｂ及び低濃度ドレイン領域１３ｃと、これらＬＤＤ部の両側に位置する高濃度ソース領域１３ｄ及び高濃度ドレイン領域１３ｅとが形成されている。一方、半導体層１３Ｐには、チャネル領域１３ｆと、これの両側に位置する高濃度ソース領域１３ｇ及び高濃度ドレイン領域１３ｈとが形成されている。
【００２４】
さらに、これら半導体層１３Ｎ、１３Ｐ上には、これらを覆ってゲート絶縁膜１４が形成され、さらにゲート絶縁膜１４上には、Ａｌ等の金属からなるゲート電極１５Ｎ、１５Ｐが形成されている。そして、ゲート絶縁膜１４上には、前記ゲート電極１５Ｎ、１５Ｐを覆って層間絶縁膜１６が形成され、さらにこの層間絶縁膜１６には、コンタクトホール（図示せず）を介してＡｌ等の金属からなるソース／ドレイン電極１７が形成されたことにより、前述したようにＮチャネル領域９ＮにＮｃｈＴＦＴ８Ｎが形成され、Ｐチャネル領域９ＰにＰｃｈＴＦＴ８Ｐが形成されている。このような構成によってＮｃｈＴＦＴ８ＮとＰｃｈＴＦＴ８ＰとからなるＣＭＯＳ１１は、境界線１０を跨って形成されたものとなっている。
【００２５】
また、前記薄膜トランジスタ回路基板１には、図１に示すように、前記駆動回路群４Ａ、４Ｂを構成する各駆動回路、すなわちロジック系回路５ａ、５ｂ、低電圧系回路６ａ、６ｂ、低電圧系回路７ａ、７ｂのそれぞれの周辺部、本実施形態ではそれぞれの両側に、検査要素グループ２０が形成されている。これら検査要素グループ２０は、Ｎチャネル領域９Ｎ又はＰチャネル領域９Ｐの部分的な抵抗を測定するための検査要素の集合体であり、いずれも、前記Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界線１０の両側に位置するようにして形成されたものである。
【００２６】
すなわち、この検査要素グループ２０は、図２に示すようにＣＭＯＳ回路１２の一方の側に配置されたもので、抵抗測定要素２１からなる検査要素の集合体である。抵抗測定要素２１は、被抵抗測定部２２と、該被抵抗測定部２２の両端部に接続する配線パターン２３と、該配線パターン２３に接続する端子２４とを備えてなるものである。そして、特に本実施形態の検査要素グループ２０では、抵抗測定要素２１における各被抵抗測定部２２が直線状に連続して形成配置され、かつ、この連続した直線状の被抵抗測定部２２の集合体が、前記境界線１０を横切って形成配置されている。なお、各被抵抗測定部２２は、その幅や長さが全て同一に形成されており、したがってその抵抗の差は、該被抵抗測定部２２を形成する半導体層への不純物のドープ量の差に依存するものとなっている。
【００２７】
ここで、抵抗測定要素２１は、図２のＢ−Ｂ’線に沿う断面図である図４に示すように、ガラス基板２上に、例えば前記の保護層（図示せず）を介して半導体層からなる被抵抗測定部２２を形成したものである。被抵抗測定部２２は、特にこの抵抗測定要素２１が、図２に示したように境界線１０を横切って形成されているため、Ｎチャネル領域９Ｎ側に位置するチャネルドープがなされた半導体層１３Ｎと、Ｐチャネル領域９Ｐに位置するチャネルドープがなされていない半導体層１３Ｐとが連続した状態で形成されたものとなっている。
【００２８】
この被抵抗測定部２２には、前述したようにその両端部に、それぞれ半導体層からなる配線パターン２３が接続されている。これら配線パターン２３は、後述するように前記ＮｃｈＴＦＴ８Ｎの高濃度ソース領域１３ｄ及び高濃度ドレイン領域１３ｅや、ＰｃｈＴＦＴ８Ｐの高濃度ソース領域１３ｇ及び高濃度ドレイン領域１３ｈと同様にして形成されたものである。
【００２９】
また、これら被抵抗測定部２２及び配線パターン２３上には、これらを覆ってゲート絶縁膜１４が形成され、さらにゲート絶縁膜１４上には、前記ゲート電極１５Ｎ、１５Ｐと同様にＡｌ等の金属で形成されたゲートメタルカバー２５が、前記被抵抗測定部２２を覆って形成されている。ここで、ゲートメタルカバー２５は、図２に示したように直線状に連続して形成配置された各被抵抗測定部２２の全てに対し、これを覆った状態に形成されたものとなっている。また、ゲート絶縁膜１４上には、図４に示したように前記ゲートメタルカバー２５を覆って層間絶縁膜１６が形成され、さらにこの層間絶縁膜１６には、コンタクトホール（図示せず）を介して端子２４が形成されている。このような構成により、抵抗測定要素２１が境界線１０を跨って形成されている。
【００３０】
なお、このように境界線１０を跨って形成されている抵抗測定要素２１は、図２から分かるように一つだけであり、他の抵抗測定要素２１は、Ｎチャネル領域９Ｎ側、あるいはＰチャネル領域９Ｐ側のいずれかに形成されたものとなっている。したがって、その被抵抗測定部２２は、Ｎチャネル領域９Ｎ側に形成された抵抗測定要素２１ではチャネルドープがなされた半導体層１３Ｎからなっており、Ｐチャネル領域９Ｐに形成された抵抗測定要素２１ではチャネルドープがなされていない半導体層１３Ｐからなっている。
【００３１】
また、前記配線パターン２３及び端子２４は、後述するように不純物が高濃度にドープされ、あるいはＡｌ等の金属によって形成されているので、半導体層１３Ｎや半導体層１３Ｐからなる被抵抗測定部２２に比べ、その抵抗が無視できる程度に格段に低くなっている。したがって、各抵抗測定要素２１についてその抵抗測定を行う際、その端子２４、２４間の抵抗を測定すれば、得られる抵抗値はほぼ被抵抗測定部２２の抵抗値を表すものとなる。
【００３２】
次に、このような構成からなる抵抗測定要素２１と、前記ＮｃｈＴＦＴ８Ｎ及びＰｃｈＴＦＴ８ＰからなるＣＭＯＳ１１との製造方法を、図５（ａ）〜（ｅ）、図６（ａ）〜（ｃ）を参照して説明する。なお、図５（ａ）〜（ｅ）、図６（ａ）〜（ｃ）では、ＣＭＯＳ１１の製造工程図（図２のＡ−Ａ’線に沿う断面図）を左側に示し、抵抗測定要素２１の製造工程図（図２のＢ−Ｂ’線に沿う断面図）を右側に示している。
【００３３】
まず、図５（ａ）に示すように、ガラス基板２に対してＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さ２００ｎｍ程度の酸化珪素膜からなる保護層（図示せず）を形成する。
次に、ガラス基板２の温度を６００℃以下、たとえば３５０℃に設定して、プラズマＣＶＤ法により保護層の表面に厚さ４０〜７０ｎｍ程度のアモルファスシリコンからなる半導体層１３を形成する。
【００３４】
次いで、前記半導体層１３に対して、予め設定したＰチャネル領域をマスクで覆った状態で、Ｎチャネル領域の半導体層１３にのみボロンを比較的低濃度でドーピングし、チャネルドープを行う。これにより、半導体層１３は図５（ｂ）に示すように、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとに区画され、仮想のラインとしての境界線１０が形成される。なお、このチャネルドープにあたってのマスクの位置決めについては、例えばガラス基板２の端面を基準面とすることで、ほぼ正確に行うことができる。
【００３５】
次いで、前記半導体層１３に対してレーザアニール（結晶化工程）を行い、半導体層１３をポリシリコン膜にまで結晶化しておく。このレーザアニール法については、たとえばエキシマレーザのビーム長が４００ｍｍのラインビームを用い、その出力強度をたとえば３５０〜４５０ｍＪ／ｃｍ２として行う。ラインビームについてはその幅方向におけるレーザ強度のピーク値の９０％に相当する部分が各領域毎に重なるように、ラインビームを走査していく。
ここで、このようなレーザアニールを行うことによってガラス基板２が収縮し、これにより、チャネルドープの境界（境界線１０）は変動してしまう。
【００３６】
次いで、図５（ｃ）に示すようにポリシリコン膜となった半導体層１３を、公知のフォトリソグラフィ技術、エッチング技術によってパターニング（アイランド化）し、ＣＭＯＳ１１側に島状の半導体層１３Ｎ、１３Ｐを形成する。また、これと同時に、抵抗測定要素２１に島状の被抵抗測定部２２とこれに連続する配線パターン２３ａとを形成する。なお、被抵抗測定部２２は境界線１０を横切るように形成されているため、半導体層１３Ｎと半導体層１３Ｐとが連続した状態で形成されたものとなっている。ただし、この被抵抗測定部２２に連続する他の被抵抗測定部２２は、Ｎチャネル領域９ＮあるいはＰチャネル領域９Ｐのいずれかに配置されていることから、半導体層１３Ｎあるいは半導体層１３Ｐのいずれかによって形成されたものとなる。また、配線パターン２３ａは、不純物が高濃度にドープされる配線パターン２３の、前駆体となるものである。
【００３７】
ここで、特に半導体層１３Ｎと半導体層１３Ｐとの形成にあたっては、前述したようにその間隔をできるだけ狭くするのが好ましい。しかし、前述したようにこの時点ではガラス基板２の収縮に起因してチャネルドープの境界（境界線１０）が変動してしまっており、このため、パターニングによる半導体層１３Ｎ及び半導体層１３Ｐの形成に際しては、境界線１０を正確に特定できず、ある程度のマージンが必要になっている。
また、このようにチャネルドープの境界（境界線１０）が変動してしまっていることから、検査要素グループ２０側においても、必ずしも意図した抵抗測定要素２１の被抵抗測定部２２が境界線１０を横切るとは限らない。しかし、各抵抗測定要素２１の被抵抗測定部２２を直線状に連続して形成しているため、これら直線状に形成された被抵抗測定部２２の集合体を十分に長く形成しておくことにより、これら被抵抗測定部２２は、少なくともその一部が前記Ｎチャネル領域側に位置し、一部がＰチャネル領域側に位置するようなる。
【００３８】
次いで、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さ１００ｎｍ程度のシリコン酸化膜をガラス基板２上に成膜し、図５（ｄ）に示すように半導体層１３Ｎ、１３Ｐ、さらに配線パターン２３ａを覆った状態にゲート絶縁膜１４を形成する。
次いで、アルミニウムなどの金属膜からなる導電膜をスパッタ法により形成し、続いてこれをパターニングすることにより、図５（ｅ）に示すように特にＮチャネル領域９Ｎにゲート電極１５Ｎを形成する。また、これと同時に、Ｐチャネル領域９Ｐにおいては少なくとも半導体層１３Ｐを覆った状態に、ゲートメタルカバー１５を形成する。一方、検査要素グループ２０側においても、全ての被抵抗測定部２２を覆った状態で図２に示したようにゲートメタルカバー２５を形成する。
【００３９】
次いで、図６（ａ）に示すように、Ｐチャネル領域９Ｐの全域を覆うとともに、前記Ｎチャネル領域９Ｎにおけるゲート電極１５Ｎをやや広めに覆うレジストマスク３０を形成する。なお、このレジストマスク３０については、特に検査要素グループ２０側では形成せず、したがって前記配線パターン２３ａは、レジストマスク３０によって覆われないものとする。
【００４０】
次いで、この状態で半導体層１３Ｎ及び配線パターン２３ａに対してリンイオン（Ｎ型不純物）を約１×１０１５〜４×１０１５ｃｍ−２のドーズ量で導入する。その結果、半導体層１３Ｎのうち、リンイオンが打ち込まれた領域は高濃度ソース領域１３ｄ及び高濃度ドレイン領域１３ｅとなる。また、配線パターン２３ａは低抵抗な配線パターン２３となる。
【００４１】
次いで、図６（ｂ）に示すようにレジストマスク３０を除去し、その状態で、例えばリンイオン（Ｎ型不純物）を約１×１０１３〜４×１０１３ｃｍ−２のドーズ量で導入する。その結果、低濃度ソース領域１３ｂ及び低濃度ドレイン領域１３ｃが形成され、これらの間の不純物が導入されなかった部分がチャネル領域１３ａとなる。
【００４２】
次いで、Ｐチャネル領域９Ｐに形成したゲートメタルカバー１５を、図６（ｃ）に示すようにレジストマスク３１を用いてパターニングし、ゲート電極１５Ｐとする。なお、ここでのレジストマスク３１については、Ｎチャネル領域９Ｎのほぼ全域と、検査要素グループ２０側の領域のほぼ全域とを覆うようにして形成しておく。
【００４３】
次いで、前記レジストマスク３１をそのままマスクとして利用し、半導体層１３Ｐに対してボロンイオン（Ｐ型不純物）を１×１０１５〜３×１０１５ｃｍ−２のドーズ量で導入する。その結果、半導体層１３Ｐには、ゲート電極１５Ｐに対してセルフアライン的に高濃度ソース領域１３ｇ及び高濃度ドレイン領域１３ｈが形成され、さらにこれらの間の不純物が導入されなかった部分がチャネル領域１３ｆとなる。
【００４４】
次いで、レジストマスク３１を除去し、続いて、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により、図３、図４に示したように厚さ２００〜７００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜１６を、前記ゲート１５Ｎ、１５Ｐ、ゲートメタルカバー２５を覆った状態に形成する。
【００４５】
次いで、層間絶縁膜１６の表面にレジストマスク（図示せず）を形成し、さらにこれを用いて層間絶縁膜１６にエッチングすることにより、前記Ｎチャネル領域９Ｎにおける高濃度ソース領域１３ｄ及び高濃度ドレイン領域１３ｅ、Ｐチャネル領域９Ｐにおける高濃度ソース領域１３ｇ及び高濃度ドレイン領域１３ｈ、さらに検査要素グループ２０側における配線パターン２３、２３に通じるコンタクトホール（図示せず）をそれぞれ形成する。
【００４６】
次いで、アルミニウム等の金属からなる導電膜（図示せず）を、前記コンタクトホール内を埋め込んだ状態に形成し、さらにこれをパターニングすることにより、図３に示したようにソース／ドレイン電極１７を形成するとともに、図４に示したように端子２４を形成する。これにより、ＣＭＯＳ回路の形成領域においては、図３に示したようにＮｃｈＴＦＴ８ＮとＰｃｈＴＦＴ８ＰとからなるＣＭＯＳ１１を形成することができ、検査要素グループ２０の形成領域においては、図４に示したように抵抗測定要素２１を形成することができる。
【００４７】
なお、ここではＣＭＯＳ１１と抵抗測定要素２１とについてのみ着目し、その製造方法を説明したが、これらの製造工程とは別に、あるいは一部を共通化することにより、ガラス基板２上に画素領域３や駆動回路群４Ａ、４Ｂにおける他の要素を製造する。これにより、本実施形態の薄膜トランジスタ回路基板１を得ることができる。
【００４８】
次に、このようにして得られた薄膜トランジスタ回路基板１の検査方法、すなわち、検査要素グループ２０を用いた境界線１０の特定方法について説明する。
この検査は、図３及び図４に示したように、ＣＭＯＳ１１及び検査要素グループ２０を形成した段階で、実施するものとする。したがって、ＣＭＯＳ１１及び検査要素グループ２０の形成以降の製造工程については、この検査工程（境界線１０の特定）の後に行うようにするのが好ましい。
【００４９】
この検査では、前記検査要素グループ２０の各抵抗測定要素２１について、その端子間の抵抗を例えば二端子法で測定する。ここでは、まず、図２において、全ての抵抗測定要素２１の各端子に、基準位置の端子（０）からの距離（単位はμｍ）を示す、（−３）から（＋３）までの番号を付ける。そして、端子（−３）と端子（−２）との間の抵抗を測定し、この抵抗値を図７に示すようにプロットする。以下、同様にして端子（−２）と端子（−１）との間の抵抗、……端子（＋２）と端子（＋３）との間の抵抗を測定し、得られた抵抗値を全てプロットする。なお、端子間の抵抗の測定法については、二端子法に代えて、例えば公知の四端子法を採用することもできる。
【００５０】
すると、本実施形態では、Ｎチャネル領域９Ｎにのみチャネルドープを行っており、Ｐチャネル領域にはチャネルドープを行っていないので、各抵抗測定要素２１についても、その被抵抗測定部２２が形成されている位置がＮチャネル領域９ＮにあるかＰチャネル領域にあるかにより、その抵抗値が異なる。詳しくは、被抵抗測定部２２がＮチャネル領域９Ｎにあるものでは抵抗値が低く、Ｐチャネル領域９Ｐにあるものでは抵抗値が高くなる。また、図４に示した抵抗測定要素２１、すなわち図２中において端子（−１）と端子（０）との間に形成された抵抗測定要素２１では、その被抵抗測定部２２がＮチャネル領域９ＮからＰチャネル領域９Ｐにかけて設けられているので、その抵抗値は、Ｎチャネル領域９Ｎにあるものの抵抗値と、Ｐチャネル領域９Ｐにあるものの抵抗値との中間的な値となる。
【００５１】
図７は、このような抵抗値の傾向を示したグラフであり、横軸の数値は前記の端子の番号（基準位置からの距離）を示し、縦軸は抵抗値を示したものである。この図７より、基準の端子（０）に対して端子（−１）よりマイナス側に遠くなる領域では、抵抗が低くなることから、Ｎチャネル領域９Ｎにあることが分かり、また、端子（０）よりプラス側に遠くなる領域では、抵抗が高くなることから、Ｐチャネル領域９Ｐにあることが分かる。また、端子（−１）と端子（０）との間は、前記領域の中間的な値となっていることから、その被抵抗測定部２２がＮチャネル領域９ＮからＰチャネル領域９Ｐにかけて設けられていることが分かる。
したがって、端子（−１）よりマイナス側と端子（０）よりプラス側との間で部分的な抵抗値が大きく変化していることから、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界位置（境界線１０）は、端子（−１）と端子（０）との間に位置しているものと特定することができる。
【００５２】
このような薄膜トランジスタ回路基板１によれば、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界部に、該Ｎチャネル領域９Ｎ又はＰチャネル領域９Ｐの部分的な抵抗を測定するための検査要素の集合体である検査要素グループ２０を、前記Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界線の両側に位置するようにして設けたので、この検査要素グループ２０を用いてＮチャネル領域９Ｎ又はＰチャネル領域９Ｐの部分的な抵抗を測定することにより、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界を特定することができる。すなわち、測定によって得られた部分的な抵抗値が大きく変化する位置を特定することで、この大きく変化した位置をＮチャネル領域とＰチャネル領域との境界位置として特定することができる。
【００５３】
したがって、このように境界位置を特定することで、ガラス基板２上に低温ポリシリコンプロセスでＣＭＯＳ回路１２を形成した際、基板２の収縮に起因して位置ずれが生じ、製造不良が生じた場合に、例えば薄膜トランジスタ回路基板１を完成させる前にこれを確認することができる。また、このようなＣＭＯＳ回路１２の形成と境界位置の特定とを薄膜トランジスタ回路基板１の製造毎に繰り返し、得られた結果をデータとして蓄積することで、基板２の収縮に起因する境界位置のずれの傾向を把握することができる。そして、把握した傾向を設計ルールに反映させることでＣＭＯＳ回路１２の高密度化を可能にし、この薄膜トランジスタ回路基板を用いて製造する電気光学装置等のデバイスの、小型化、低消費電力化を図ることができる。
【００５４】
図８は、本発明に係る検査要素グループの他の例を示す図であり、図８中符号３５は検査要素グループである。この検査要素グループ３５が図２に示した検査要素グループ２０と異なるところは、図２に示した検査要素グループ２０が各被抵抗測定部２２を直線状に連続して形成配置したのに対し、図８に示した検査要素グループ３５では、各被抵抗測定部３６を、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの間の境界線１０に対しほぼ平行に形成した点にある。
【００５５】
すなわち、図８に示した検査要素グループ３５は、被抵抗測定部３６と、該被抵抗測定部３６の両端部に接続する配線パターン３７と、該配線パターン３７に接続する端子３８とからなる抵抗測定要素３９の集合体であって、基本的には図２に示した検査要素グループ２０と同じ構成を有している。ただし、この検査要素グループ３５では、各被抵抗測定部３６が、前記境界線１０に対しほぼ平行に形成配置され、かつ、その少なくとも一部の被抵抗測定部３６が境界線１０の一方の側（例えばＮチャネル領域９Ｎ）に位置し、他の一部が他方の側（例えばＮチャネル領域９Ｐ）に位置するよう形成配置されている。
【００５６】
このような検査グループ３５にあっても、各抵抗測定要素３９について、その端子３８、３８間の抵抗を二端子法、あるいは四端子法で測定し、その結果を図７に示したグラフのようにプロットし、抵抗値が大きく変位する位置を求めることにより、境界線１０の位置、すなわちＮチャネル領域９ＮとＰチャネル領域９Ｐとの間の境界位置を特定することができる。
【００５７】
なお、前記実施形態では、検査グループ２０（３５）を、駆動回路群４Ａ、５Ａを構成する各駆動回路（ロジック系回路５ａ、５ｂ、低電圧系回路６ａ、６ｂ、低電圧系回路７ａ、７ｂ）のそれぞれの周辺部に配置したが、本発明はこれに限定されることなく、他の空きスペースやパネル（基板）の外側に設けるようにしてもよい。
また、前記実施形態では、Ｎチャネル領域９Ｎの半導体層１３ＮにのみＰ型不純物をドーピングしてチャンルドープを行ったが、Ｐチャネル領域９Ｐの半導体層１３ＰにのみＮ型不純物をドーピングしてチャンルドープを行ってもよく、Ｎチャネル領域９Ｎ、Ｐチャネル領域９Ｐの両方の半導体層にそれぞれ不純物をドーピングし、チャンルドープを行うようにしてもよい。
また、前記実施形態では、抵抗測定要素２１もしくは３９を１μｍの目盛で抵抗の変化を測定できるように配置したが、その他の目盛であってもよい。
【００５８】
図９は、図１に示した薄膜トランジスタ回路基板１を用いた電気光学装置の一例としての、液晶装置を示す側断面図である。
図９に示すようにこの液晶装置は、前記の薄膜トランジスタ回路基板１と、対向基板４０とが平面視略矩形枠状のシール材５２によって貼り合わされ、このシール材５２に囲まれた領域内に液晶層５０が封入された構成を備えている。シール材５２内周側に沿って平面視矩形枠状の周辺見切り５３が形成され、この周辺見切りの内側の領域が画素領域（図示せず）とされている。シール材５２の外側の領域には、駆動回路群（図示せず）が形成されており、これら駆動回路群の周辺部には、前記の検査要素グループ２０が形成されている。
【００５９】
本実施形態の液晶装置は、透過型の液晶装置として構成され、薄膜トランジスタ回路基板１側に配置された光源（図示略）からの光を変調して対向基板４０側から出射するようになっている。
この液晶装置によれば、前述したようにＮチャネル領域とＰチャネル領域との境界位置が特定され、これによりＣＭＯＳ回路の高密度化が図られた薄膜トランジスタ回路基板を備えているので、液晶装置自体の小型化、低消費電力化が図られたものとなる。
【００６０】
次に、前記の液晶装置を備えた投射型表示装置の例について説明する。
図１０は、前記液晶装置をライトバルブとして備えた投射型表示装置の構成を示す平面図である。本投射型液晶表示装置１１１０は、前記実施形態の液晶装置を各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いた３板式のプロジェクタとして構成されている。この液晶プロジェクタ１１１０では、メタルハライドランプなどの白色光源のランプユニット１１１２から光が出射されると、３枚のミラー１１１６および２枚のダイクロイックミラー１１１８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１３２、リレーレンズ１１２３、および出射レンズ１１３４からなるリレーレンズ系１１３１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１２２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ（投射光学系）１１２４を介してスクリーン１１３０などにカラー画像として拡大投影される。
この投射型表示装置にあっても、小型化、低消費電力化が図られたものとなる。
【００６１】
なお、前記実施形態では、本発明の電気光学装置を液晶装置に適用したが、本発明はこれに限定されることなく、ＥＬ装置（有機ＥＬ装置、無機ＥＬ装置）等の発光装置や電気泳動装置、電界放出ディスプレイ（ＦＥＤ）など種々のものに適用可能である。ここで、本発明において電気光学装置、あるいは電気光学素子、電気光学層とは、電界により物質の屈折率が変化して光の透過率を変化させる電気光学効果を有するものの他、電気エネルギーを光学エネルギーに変換するもの等も含んで総称している。
【００６２】
図１１は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、上記実施形態の液晶装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
なお、本発明の電子機器としては、前記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等、各種のものを挙げることができる。
【００６３】
このような電子機器にあっても、例えば前記実施形態の液晶装置を備えているので、この電子機器自体も小型化、低消費電力化が図られたものとなる。
【図面の簡単な説明】
【００６４】
【図１】本発明の薄膜トランジスタ回路基板の一実施形態を示す平面図。
【図２】図１の要部を拡大した模式図。
【図３】図２のＡ−Ａ’線に沿う断面図。
【図４】図２のＢ−Ｂ’線に沿う断面図。
【図５】（ａ）〜（ｅ）は薄膜トランジスタ回路基板の製造工程図。
【図６】（ａ）〜（ｃ）は図５に続く製造工程図。
【図７】端子の位置と抵抗値との関係を示すグラフ。
【図８】検査要素グループの他の例を示す模式図。
【図９】液晶装置の側断面図。
【図１０】投射型表示装置の概略構成図。
【図１１】電子機器の一例を示す斜視図。
【図１２】Ｐ型、Ｎ型のトランジスタのＩｄ−Ｖｇ特性を説明するためのグラフ。
【符号の説明】
【００６５】
１…薄膜トランジスタ、２…ガラス基板（基板）、４Ａ、４Ｂ…駆動回路群、８Ｎ…Ｎ型トランジスタ、８Ｐ…Ｐ型トランジスタ、９Ｎ…Ｎチャネル領域、９Ｐ…Ｐチャネル領域、１０…境界線、１１…ＣＭＯＳ、１２…ＣＭＯＳ回路、１３、１３Ｎ、１３Ｐ…半導体層、２０、３５…検査要素グループ、２１、３９…抵抗測定要素、２２、３６…被抵抗測定部、２３、３７…配線パターン、２４、３８…端子、２５…ゲートメタルカバー
【技術分野】
【０００１】
本発明は、基板上にＮチャネル型のトランジスタを形成するＮチャネル領域とＰチャネル型のトランジスタを形成するＰチャネル領域とを形成した薄膜トランジスタ回路基板と、この薄膜トランジスタ回路基板の検査方法、及び電気光学装置、電子機器に関する。
【背景技術】
【０００２】
液晶装置や、有機ＥＬ（Electro-Luminescence）装置、無機ＥＬ装置に代表される発光装置等の電気光学装置では、表示の駆動を行う側の基板として、薄膜トランジスタ（ＴＦＴ）からなる駆動回路を有する薄膜トランジスタ回路基板が多く用いられている。このような薄膜トランジスタ回路基板として、例えばガラス等の絶縁基板上に低温ポリシリコンプロセスを用いて、Ｎチャネル型のトランジスタを形成するＮチャネル領域と、Ｐチャネル型のトランジスタを形成するＰチャネル領域とを形成し、これによって相補型のトランジスタ回路（ＣＭＯＳ回路）を形成したものがある。
【０００３】
このＣＭＯＳ回路を形成した回路基板では、これを製造する際、特に高性能化を図るため、チャネルドープを行うことで各チャネルのしきい値を調整している。すなわち、チャネルドープを行わない場合には、図１２のグラフにおけるＰ型（Ｐｃｈ）、Ｎ型（Ｎｃｈ）のトランジスタのＩｄ−Ｖｇ特性が、破線による曲線で示すように、Ｐ型（Ｐｃｈ）トランジスタの曲線とＮ型（Ｎｃｈ）トランジスタの曲線との間が狭くなり、それぞれの駆動を制御するのが難しくなってしまう。そこで、Ｐチャネル領域又はＮチャネル領域の半導体層にチャネルドープを行うことにより、Ｐ型（Ｐｃｈ）、Ｎ型（Ｎｃｈ）のトランジスタのＩｄ−Ｖｇ特性を、図１２中の実線による曲線に示すようにそのしきい値を矢印方向に移動させている。なお、このようなチャネルドープについては、Ｐチャネル領域あるいはＮチャネル領域の一方のみに行うこともある。
【０００４】
ところで、チャネルドープを行ってトップゲート型のＴＦＴを形成し、ＣＭＯＳ回路を形成した場合、チャネルドープの打ち分けを行った境界の位置については、これを視覚的に確認することができない。したがって、特に基板としてガラスを用い、これに成膜した非晶質シリコン（アモルファスシリコン）を多結晶シリコン（ポリシリコン）に結晶化し、さらに結晶を改質する低温ポリシリコンプロセスを行った場合では、基板が収縮してしまうことにより、その打ち分け位置（境界位置）が変動し、分からなくなってしまう。
しかし、特にトランジスタ（ＴＦＴ）を小型化してＣＭＯＳ回路を高密度にレイアウトするためには、前記の境界位置を特定することが、工程管理の上などで必要となっている。
【０００５】
パネルに関しての工程管理技術としては、例えば特許文献１に示すように、パネルにテストエレメントグループ（ＴＥＧ）を入れて行う技術が開示されている。
【特許文献１】特開２００２−２０７２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、前記の特許文献１では、前述したような、低温ポリシリコンプロセスで形成するＣＭＯＳ回路で問題となる、チャネルドープの打ち分けについては全く言及されていない。
本発明は前記事情に鑑みてなされたもので、その目的とするところは、低温ポリシリコンプロセスで形成するＣＭＯＳ回路において、例えば基板が収縮してしまっても、チャネルドープの打ち分け位置（境界位置）を特定できるようにした、薄膜トランジスタ回路基板と、この薄膜トランジスタ回路基板の検査方法、及び電気光学装置、電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するため本発明の薄膜トランジスタ回路基板は、基板上にＮチャネル型のトランジスタを形成するＮチャネル領域と、Ｐチャネル型のトランジスタを形成するＰチャネル領域とが形成され、前記Ｎチャネル領域とＰチャネル領域との少なくとも一方の半導体層にチャネルドープがなされた薄膜トランジスタ回路基板において、
前記Ｎチャネル領域とＰチャネル領域との境界部に、該Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定するための検査要素の集合体である検査要素グループが、少なくとも前記Ｎチャネル領域とＰチャネル領域との境界線の両側に位置するようにして設けられてなることを特徴とする薄膜トランジスタ回路基板。
【０００８】
この薄膜トランジスタ回路基板によれば、Ｎチャネル領域とＰチャネル領域との境界部に、該Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定するための検査要素の集合体である検査要素グループを、前記Ｎチャネル領域とＰチャネル領域との境界線の両側に位置するようにして設けたので、この検査要素グループを用いてＮチャネル領域又はＰチャネル領域の部分的な抵抗を測定することにより、Ｎチャネル領域とＰチャネル領域との境界を特定することが可能になる。すなわち、測定によって得られた部分的な抵抗値が大きく変化する位置を特定することで、この大きく変化した位置をＮチャネル領域とＰチャネル領域との境界位置として特定することができる。
【０００９】
そして、このように境界位置を特定することで、特にガラス基板上に低温ポリシリコンプロセスでＣＭＯＳ回路を形成した際、基板の収縮に起因して位置ずれが生じ、製造不良が生じた場合に、例えば薄膜トランジスタ回路基板を完成させる前にこれを確認することができる。また、このようなＣＭＯＳ回路の形成と境界位置の特定とを薄膜トランジスタ回路基板の製造毎に繰り返し、得られた結果をデータとして蓄積することで、基板の収縮に起因する境界位置のずれの傾向を把握することができる。そして、把握した傾向を設計ルールに反映させることでＣＭＯＳ回路の高密度化を可能にし、この薄膜トランジスタ回路基板を用いて製造する電気光学装置等のデバイスの、小型化、低消費電力化を図ることができる。
【００１０】
また、前記薄膜トランジスタ回路基板においては、前記検査要素は、前記Ｎチャネル領域又はＰチャネル領域の半導体層からなる被抵抗測定部と、該被抵抗測定部の両側に接続する配線パターンと、該配線パターンに接続する端子とを備えた抵抗測定要素からなり、
前記検査要素グループは、前記の各被抵抗測定部を直線状に連続して配し、かつ、この連続した直線状の被抵抗測定部の集合体を、前記Ｎチャネル領域とＰチャネル領域との境界線を横切らせて配しているのが好ましい。
このようにすれば、前記抵抗測定要素における端子間の抵抗を測定して被抵抗測定部の抵抗を検出することにより、前述したようにＮチャネル領域とＰチャネル領域との境界を特定することが可能になる。また、前記検査要素グループの各被抵抗測定部を直線状に連続して配したので、検査要素グループ自体を比較的小面積に形成することができる。
【００１１】
また、前記薄膜トランジスタ回路基板においては、前記検査要素グループは、前記Ｎチャネル型のトランジスタとＰチャネル型のトランジスタとから構成される駆動回路の周辺部に設けられているのが好ましい。
このようにすれば、駆動回路に干渉することなく検査要素グループを形成することができ、また、駆動回路となるＣＭＯＳ回路のＮチャネル領域とＰチャネル領域との境界部、すなわち境界線の近傍に、前記検査要素グループを容易に形成することができる。
【００１２】
また、前記薄膜トランジスタ回路基板においては、前記半導体層がポリシリコンからなり、前記チャネルドープはＮチャネル領域の半導体層にのみＰ型不純物がドーピングされたことでなされているのが好ましい。
このようにすれば、チャネルドープを一回の工程で行えるため製造を簡略することができ、また、Ｐチャネル領域の半導体層にのみＮ型不純物をドーピングするのに比べ、しき値を容易に調整することができる。
【００１３】
本発明の電気光学装置は、前記の薄膜トランジスタ回路基板を備えたことを特徴としている。
この電気光学装置によれば、前述したようにＮチャネル領域とＰチャネル領域との境界位置が特定され、これによりＣＭＯＳ回路の高密度化が図られた薄膜トランジスタ回路基板を備えているので、電気光学装置自体の小型化、低消費電力化が図られたものとなる。
【００１４】
本発明の電子機器は、前記の電気光学装置を備えたことを特徴としている。
この電子機器によれば、小型化、低消費電力化が図られた電気光学装置を備えているので、この電子機器自体も小型化、低消費電力化が図られたものとなる。
【００１５】
本発明の薄膜トランジスタ回路基板の検査方法は、基板上にＮチャネル型のトランジスタを形成するＮチャネル領域と、Ｐチャネル型のトランジスタを形成するＰチャネル領域とが形成され、前記Ｎチャネル領域とＰチャネル領域との少なくとも一方の半導体層にチャネルドープがなされた薄膜トランジスタ回路基板の、前記Ｎチャネル領域とＰチャネル領域との境界線を特定するための検査方法であって、
前記薄膜トランジスタ回路基板の前記Ｎチャネル領域とＰチャネル領域との境界部に、予め該Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定するための検査要素の集合体である検査要素グループを、少なくとも前記Ｎチャネル領域とＰチャネル領域との境界線の両側に位置するようにして設けておき、
前記Ｎチャネル領域とＰチャネル領域との少なくとも一方の半導体層にチャネルドープを行った後、前記検査要素グループを用いて、前記Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定し、部分的な領域での抵抗値が大きく変位する位置を求めてこの位置を前記境界線として特定することを特徴としている。
【００１６】
この薄膜トランジスタ回路基板の検査方法によれば、検査要素グループを用いて、Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定し、部分的な領域での抵抗値が大きく変位する位置を求めてこの位置を前記境界線として特定するようにしたので、特にガラス基板上に低温ポリシリコンプロセスでＣＭＯＳ回路を形成した際、基板の収縮に起因して位置ずれが生じ、製造不良が生じた場合に、例えば薄膜トランジスタ回路基板を完成させる前にこれを確認することができる。また、このようなＣＭＯＳ回路の形成と境界位置の特定とを薄膜トランジスタ回路基板の製造毎に繰り返し、得られた結果をデータとして蓄積することで、基板の収縮に起因する境界位置のずれの傾向を把握することができる。そして、把握した傾向を設計ルールに反映させることでＣＭＯＳ回路の高密度化を可能にし、この薄膜トランジスタ回路基板を用いて製造する電気光学装置等のデバイスの、小型化、低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を詳しく説明する。
図１は本発明の薄膜トランジスタ回路基板の一実施形態を示す図であり、図１中符号１は薄膜トランジスタ回路基板である。この薄膜トランジスタ回路基板１は、例えば携帯電話装置の表示部を構成する液晶装置に用いられるもので、矩形のガラス基板２上に画素領域３を形成し、この画素領域３の周辺部、本実施形態では図１中において画素領域３の左側及び下側に、Ｙドライバとなる駆動回路群４Ａと、Ｘドライバとなる駆動回路群４Ｂとを形成したものである。
【００１８】
駆動回路群４Ａは、本実施形態ではロジック系回路５ａと、低電圧系回路６ａと、低電圧系回路７ａとを備えて構成されており、同様に駆動回路群４Ｂも、本実施形態ではロジック系回路５ｂと、低電圧系回路６ｂと、低電圧系回路７ｂとを備えて構成されている。これらロジック系回路５ａ、５ｂ、低電圧系回路６ａ、６ｂ、低電圧系回路７ａ、７ｂは、いずれもＮチャネル型のトランジスタとＰチャネル型のトランジスタとを有してなるＣＭＯＳ回路によって形成されている。
【００１９】
ガラス基板２上には、後述するように低温ポリシリコンプロセスによってポリシリコン層からなる半導体層が形成されている。この半導体層には、図１の要部を拡大した模式図である図２に示すように、前記ＣＭＯＳ回路が形成されている。すなわち、半導体層には、Ｎチャネル型のトランジスタ（Ｎ型トランジスタ、以下、ＮｃｈＴＦＴと記す）８Ｎを形成するＮチャネル領域９Ｎと、Ｐチャネル型のトランジスタ（Ｐ型トランジスタ、以下、ＰｃｈＴＦＴと記す）８Ｐを形成するＰチャネル領域９Ｐとが形成されており、これらＮチャネル領域９ＮとＰチャネル領域９Ｐとは、境界線１０を挟んでその両側に配設されている。
【００２０】
なお、図２に示すＣＭＯＳ回路は、特に縦型に配置されたものであり、このようなＣＭＯＳ回路では、ＮｃｈＴＦＴ８Ｎの半導体層１３ＮとＰｃｈＴＦＴ８Ｐの半導体層１３Ｐとの間をできるだけ狭くしたい。しかし、後述するようにトップゲート型では、特にポリシリコン（半導体層）のアイランド化やゲート電極の形成前にチャネルドープを行うのが一般的であり、チャネルドープの境界を、直接的に半導体層１３Ｎと半導体層１３Ｐとの間隔に合わせることができないのである。
しかも、チャネルドープの境界（境界線１０）は、後述するようにシリコンの結晶化やシリコン膜の改質プロセスを経ることにより、ガラス基板２が収縮して変動する。そこで、その境界の位置を常にモニターしておくことが、ＣＭＯＳ回路を高密度化するうえで重要となっているのである。
【００２１】
ここで、本実施形態では、特にＮチャネル領域９Ｎにのみボロン等のＰ型不純物がドーピングされてチャネルドープがなされており、Ｐチャネル領域９Ｐにはチャネルドープがなされていない。したがって、前記の境界線１０は、Ｐ型不純物がドーピングされたＰ型チャネルドープ領域（Ｎチャネル領域９Ｎ）と、チャネルドープがなされていないイントリンシック領域（Ｐチャネル領域９Ｐ）との境界を示すラインとなる。ただし、この境界線１０については、視覚的には確認できないのは前述した通りである。
【００２２】
そして、このような構成のもとに前記のロジック系回路５ａ、５ｂ、低電圧系回路６ａ、６ｂ、低電圧系回路７ａ、７ｂとなるＣＭＯＳ回路は、前記境界線１０を跨って形成されている。すなわち、Ｎチャネル領域９Ｎに形成されたＮｃｈＴＦＴ８Ｎと、Ｐチャネル領域９Ｐに形成されたＰｃｈＴＦＴ８Ｐとにより、ＣＭＯＳ１１が形成されており、このＣＭＯＳ１１が多数形成されたことにより、前記のロジック系回路５ａ、５ｂ、低電圧系回路６ａ、６ｂ、低電圧系回路７ａ、７ｂとなるＣＭＯＳ回路１２が構成されている。
【００２３】
ここで、ＣＭＯＳ１１は、図２のＡ−Ａ’線に沿う断面図である図３に示すように、ガラス基板２上に、例えば酸化珪素膜からなる保護層（図示せず）を介して前記のポリシリコンからなる半導体層１３Ｎ、１３Ｐを形成している。なお、ガラス基板２は、前述したように仮想のラインである境界線１０によってＮチャネル領域９ＮとＰチャネル領域９Ｐとに区画されている。そして、Ｎチャネル領域９Ｎにチャネルドープがなされた半導体層１３Ｎが、Ｐチャネル領域９Ｐにチャネルドープがなされていない半導体層１３Ｐがそれぞれ形成されている。半導体層１３Ｎには、チャネル領域１３ａと、ＬＤＤ部をなす低濃度ソース領域１３ｂ及び低濃度ドレイン領域１３ｃと、これらＬＤＤ部の両側に位置する高濃度ソース領域１３ｄ及び高濃度ドレイン領域１３ｅとが形成されている。一方、半導体層１３Ｐには、チャネル領域１３ｆと、これの両側に位置する高濃度ソース領域１３ｇ及び高濃度ドレイン領域１３ｈとが形成されている。
【００２４】
さらに、これら半導体層１３Ｎ、１３Ｐ上には、これらを覆ってゲート絶縁膜１４が形成され、さらにゲート絶縁膜１４上には、Ａｌ等の金属からなるゲート電極１５Ｎ、１５Ｐが形成されている。そして、ゲート絶縁膜１４上には、前記ゲート電極１５Ｎ、１５Ｐを覆って層間絶縁膜１６が形成され、さらにこの層間絶縁膜１６には、コンタクトホール（図示せず）を介してＡｌ等の金属からなるソース／ドレイン電極１７が形成されたことにより、前述したようにＮチャネル領域９ＮにＮｃｈＴＦＴ８Ｎが形成され、Ｐチャネル領域９ＰにＰｃｈＴＦＴ８Ｐが形成されている。このような構成によってＮｃｈＴＦＴ８ＮとＰｃｈＴＦＴ８ＰとからなるＣＭＯＳ１１は、境界線１０を跨って形成されたものとなっている。
【００２５】
また、前記薄膜トランジスタ回路基板１には、図１に示すように、前記駆動回路群４Ａ、４Ｂを構成する各駆動回路、すなわちロジック系回路５ａ、５ｂ、低電圧系回路６ａ、６ｂ、低電圧系回路７ａ、７ｂのそれぞれの周辺部、本実施形態ではそれぞれの両側に、検査要素グループ２０が形成されている。これら検査要素グループ２０は、Ｎチャネル領域９Ｎ又はＰチャネル領域９Ｐの部分的な抵抗を測定するための検査要素の集合体であり、いずれも、前記Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界線１０の両側に位置するようにして形成されたものである。
【００２６】
すなわち、この検査要素グループ２０は、図２に示すようにＣＭＯＳ回路１２の一方の側に配置されたもので、抵抗測定要素２１からなる検査要素の集合体である。抵抗測定要素２１は、被抵抗測定部２２と、該被抵抗測定部２２の両端部に接続する配線パターン２３と、該配線パターン２３に接続する端子２４とを備えてなるものである。そして、特に本実施形態の検査要素グループ２０では、抵抗測定要素２１における各被抵抗測定部２２が直線状に連続して形成配置され、かつ、この連続した直線状の被抵抗測定部２２の集合体が、前記境界線１０を横切って形成配置されている。なお、各被抵抗測定部２２は、その幅や長さが全て同一に形成されており、したがってその抵抗の差は、該被抵抗測定部２２を形成する半導体層への不純物のドープ量の差に依存するものとなっている。
【００２７】
ここで、抵抗測定要素２１は、図２のＢ−Ｂ’線に沿う断面図である図４に示すように、ガラス基板２上に、例えば前記の保護層（図示せず）を介して半導体層からなる被抵抗測定部２２を形成したものである。被抵抗測定部２２は、特にこの抵抗測定要素２１が、図２に示したように境界線１０を横切って形成されているため、Ｎチャネル領域９Ｎ側に位置するチャネルドープがなされた半導体層１３Ｎと、Ｐチャネル領域９Ｐに位置するチャネルドープがなされていない半導体層１３Ｐとが連続した状態で形成されたものとなっている。
【００２８】
この被抵抗測定部２２には、前述したようにその両端部に、それぞれ半導体層からなる配線パターン２３が接続されている。これら配線パターン２３は、後述するように前記ＮｃｈＴＦＴ８Ｎの高濃度ソース領域１３ｄ及び高濃度ドレイン領域１３ｅや、ＰｃｈＴＦＴ８Ｐの高濃度ソース領域１３ｇ及び高濃度ドレイン領域１３ｈと同様にして形成されたものである。
【００２９】
また、これら被抵抗測定部２２及び配線パターン２３上には、これらを覆ってゲート絶縁膜１４が形成され、さらにゲート絶縁膜１４上には、前記ゲート電極１５Ｎ、１５Ｐと同様にＡｌ等の金属で形成されたゲートメタルカバー２５が、前記被抵抗測定部２２を覆って形成されている。ここで、ゲートメタルカバー２５は、図２に示したように直線状に連続して形成配置された各被抵抗測定部２２の全てに対し、これを覆った状態に形成されたものとなっている。また、ゲート絶縁膜１４上には、図４に示したように前記ゲートメタルカバー２５を覆って層間絶縁膜１６が形成され、さらにこの層間絶縁膜１６には、コンタクトホール（図示せず）を介して端子２４が形成されている。このような構成により、抵抗測定要素２１が境界線１０を跨って形成されている。
【００３０】
なお、このように境界線１０を跨って形成されている抵抗測定要素２１は、図２から分かるように一つだけであり、他の抵抗測定要素２１は、Ｎチャネル領域９Ｎ側、あるいはＰチャネル領域９Ｐ側のいずれかに形成されたものとなっている。したがって、その被抵抗測定部２２は、Ｎチャネル領域９Ｎ側に形成された抵抗測定要素２１ではチャネルドープがなされた半導体層１３Ｎからなっており、Ｐチャネル領域９Ｐに形成された抵抗測定要素２１ではチャネルドープがなされていない半導体層１３Ｐからなっている。
【００３１】
また、前記配線パターン２３及び端子２４は、後述するように不純物が高濃度にドープされ、あるいはＡｌ等の金属によって形成されているので、半導体層１３Ｎや半導体層１３Ｐからなる被抵抗測定部２２に比べ、その抵抗が無視できる程度に格段に低くなっている。したがって、各抵抗測定要素２１についてその抵抗測定を行う際、その端子２４、２４間の抵抗を測定すれば、得られる抵抗値はほぼ被抵抗測定部２２の抵抗値を表すものとなる。
【００３２】
次に、このような構成からなる抵抗測定要素２１と、前記ＮｃｈＴＦＴ８Ｎ及びＰｃｈＴＦＴ８ＰからなるＣＭＯＳ１１との製造方法を、図５（ａ）〜（ｅ）、図６（ａ）〜（ｃ）を参照して説明する。なお、図５（ａ）〜（ｅ）、図６（ａ）〜（ｃ）では、ＣＭＯＳ１１の製造工程図（図２のＡ−Ａ’線に沿う断面図）を左側に示し、抵抗測定要素２１の製造工程図（図２のＢ−Ｂ’線に沿う断面図）を右側に示している。
【００３３】
まず、図５（ａ）に示すように、ガラス基板２に対してＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さ２００ｎｍ程度の酸化珪素膜からなる保護層（図示せず）を形成する。
次に、ガラス基板２の温度を６００℃以下、たとえば３５０℃に設定して、プラズマＣＶＤ法により保護層の表面に厚さ４０〜７０ｎｍ程度のアモルファスシリコンからなる半導体層１３を形成する。
【００３４】
次いで、前記半導体層１３に対して、予め設定したＰチャネル領域をマスクで覆った状態で、Ｎチャネル領域の半導体層１３にのみボロンを比較的低濃度でドーピングし、チャネルドープを行う。これにより、半導体層１３は図５（ｂ）に示すように、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとに区画され、仮想のラインとしての境界線１０が形成される。なお、このチャネルドープにあたってのマスクの位置決めについては、例えばガラス基板２の端面を基準面とすることで、ほぼ正確に行うことができる。
【００３５】
次いで、前記半導体層１３に対してレーザアニール（結晶化工程）を行い、半導体層１３をポリシリコン膜にまで結晶化しておく。このレーザアニール法については、たとえばエキシマレーザのビーム長が４００ｍｍのラインビームを用い、その出力強度をたとえば３５０〜４５０ｍＪ／ｃｍ２として行う。ラインビームについてはその幅方向におけるレーザ強度のピーク値の９０％に相当する部分が各領域毎に重なるように、ラインビームを走査していく。
ここで、このようなレーザアニールを行うことによってガラス基板２が収縮し、これにより、チャネルドープの境界（境界線１０）は変動してしまう。
【００３６】
次いで、図５（ｃ）に示すようにポリシリコン膜となった半導体層１３を、公知のフォトリソグラフィ技術、エッチング技術によってパターニング（アイランド化）し、ＣＭＯＳ１１側に島状の半導体層１３Ｎ、１３Ｐを形成する。また、これと同時に、抵抗測定要素２１に島状の被抵抗測定部２２とこれに連続する配線パターン２３ａとを形成する。なお、被抵抗測定部２２は境界線１０を横切るように形成されているため、半導体層１３Ｎと半導体層１３Ｐとが連続した状態で形成されたものとなっている。ただし、この被抵抗測定部２２に連続する他の被抵抗測定部２２は、Ｎチャネル領域９ＮあるいはＰチャネル領域９Ｐのいずれかに配置されていることから、半導体層１３Ｎあるいは半導体層１３Ｐのいずれかによって形成されたものとなる。また、配線パターン２３ａは、不純物が高濃度にドープされる配線パターン２３の、前駆体となるものである。
【００３７】
ここで、特に半導体層１３Ｎと半導体層１３Ｐとの形成にあたっては、前述したようにその間隔をできるだけ狭くするのが好ましい。しかし、前述したようにこの時点ではガラス基板２の収縮に起因してチャネルドープの境界（境界線１０）が変動してしまっており、このため、パターニングによる半導体層１３Ｎ及び半導体層１３Ｐの形成に際しては、境界線１０を正確に特定できず、ある程度のマージンが必要になっている。
また、このようにチャネルドープの境界（境界線１０）が変動してしまっていることから、検査要素グループ２０側においても、必ずしも意図した抵抗測定要素２１の被抵抗測定部２２が境界線１０を横切るとは限らない。しかし、各抵抗測定要素２１の被抵抗測定部２２を直線状に連続して形成しているため、これら直線状に形成された被抵抗測定部２２の集合体を十分に長く形成しておくことにより、これら被抵抗測定部２２は、少なくともその一部が前記Ｎチャネル領域側に位置し、一部がＰチャネル領域側に位置するようなる。
【００３８】
次いで、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さ１００ｎｍ程度のシリコン酸化膜をガラス基板２上に成膜し、図５（ｄ）に示すように半導体層１３Ｎ、１３Ｐ、さらに配線パターン２３ａを覆った状態にゲート絶縁膜１４を形成する。
次いで、アルミニウムなどの金属膜からなる導電膜をスパッタ法により形成し、続いてこれをパターニングすることにより、図５（ｅ）に示すように特にＮチャネル領域９Ｎにゲート電極１５Ｎを形成する。また、これと同時に、Ｐチャネル領域９Ｐにおいては少なくとも半導体層１３Ｐを覆った状態に、ゲートメタルカバー１５を形成する。一方、検査要素グループ２０側においても、全ての被抵抗測定部２２を覆った状態で図２に示したようにゲートメタルカバー２５を形成する。
【００３９】
次いで、図６（ａ）に示すように、Ｐチャネル領域９Ｐの全域を覆うとともに、前記Ｎチャネル領域９Ｎにおけるゲート電極１５Ｎをやや広めに覆うレジストマスク３０を形成する。なお、このレジストマスク３０については、特に検査要素グループ２０側では形成せず、したがって前記配線パターン２３ａは、レジストマスク３０によって覆われないものとする。
【００４０】
次いで、この状態で半導体層１３Ｎ及び配線パターン２３ａに対してリンイオン（Ｎ型不純物）を約１×１０１５〜４×１０１５ｃｍ−２のドーズ量で導入する。その結果、半導体層１３Ｎのうち、リンイオンが打ち込まれた領域は高濃度ソース領域１３ｄ及び高濃度ドレイン領域１３ｅとなる。また、配線パターン２３ａは低抵抗な配線パターン２３となる。
【００４１】
次いで、図６（ｂ）に示すようにレジストマスク３０を除去し、その状態で、例えばリンイオン（Ｎ型不純物）を約１×１０１３〜４×１０１３ｃｍ−２のドーズ量で導入する。その結果、低濃度ソース領域１３ｂ及び低濃度ドレイン領域１３ｃが形成され、これらの間の不純物が導入されなかった部分がチャネル領域１３ａとなる。
【００４２】
次いで、Ｐチャネル領域９Ｐに形成したゲートメタルカバー１５を、図６（ｃ）に示すようにレジストマスク３１を用いてパターニングし、ゲート電極１５Ｐとする。なお、ここでのレジストマスク３１については、Ｎチャネル領域９Ｎのほぼ全域と、検査要素グループ２０側の領域のほぼ全域とを覆うようにして形成しておく。
【００４３】
次いで、前記レジストマスク３１をそのままマスクとして利用し、半導体層１３Ｐに対してボロンイオン（Ｐ型不純物）を１×１０１５〜３×１０１５ｃｍ−２のドーズ量で導入する。その結果、半導体層１３Ｐには、ゲート電極１５Ｐに対してセルフアライン的に高濃度ソース領域１３ｇ及び高濃度ドレイン領域１３ｈが形成され、さらにこれらの間の不純物が導入されなかった部分がチャネル領域１３ｆとなる。
【００４４】
次いで、レジストマスク３１を除去し、続いて、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により、図３、図４に示したように厚さ２００〜７００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜１６を、前記ゲート１５Ｎ、１５Ｐ、ゲートメタルカバー２５を覆った状態に形成する。
【００４５】
次いで、層間絶縁膜１６の表面にレジストマスク（図示せず）を形成し、さらにこれを用いて層間絶縁膜１６にエッチングすることにより、前記Ｎチャネル領域９Ｎにおける高濃度ソース領域１３ｄ及び高濃度ドレイン領域１３ｅ、Ｐチャネル領域９Ｐにおける高濃度ソース領域１３ｇ及び高濃度ドレイン領域１３ｈ、さらに検査要素グループ２０側における配線パターン２３、２３に通じるコンタクトホール（図示せず）をそれぞれ形成する。
【００４６】
次いで、アルミニウム等の金属からなる導電膜（図示せず）を、前記コンタクトホール内を埋め込んだ状態に形成し、さらにこれをパターニングすることにより、図３に示したようにソース／ドレイン電極１７を形成するとともに、図４に示したように端子２４を形成する。これにより、ＣＭＯＳ回路の形成領域においては、図３に示したようにＮｃｈＴＦＴ８ＮとＰｃｈＴＦＴ８ＰとからなるＣＭＯＳ１１を形成することができ、検査要素グループ２０の形成領域においては、図４に示したように抵抗測定要素２１を形成することができる。
【００４７】
なお、ここではＣＭＯＳ１１と抵抗測定要素２１とについてのみ着目し、その製造方法を説明したが、これらの製造工程とは別に、あるいは一部を共通化することにより、ガラス基板２上に画素領域３や駆動回路群４Ａ、４Ｂにおける他の要素を製造する。これにより、本実施形態の薄膜トランジスタ回路基板１を得ることができる。
【００４８】
次に、このようにして得られた薄膜トランジスタ回路基板１の検査方法、すなわち、検査要素グループ２０を用いた境界線１０の特定方法について説明する。
この検査は、図３及び図４に示したように、ＣＭＯＳ１１及び検査要素グループ２０を形成した段階で、実施するものとする。したがって、ＣＭＯＳ１１及び検査要素グループ２０の形成以降の製造工程については、この検査工程（境界線１０の特定）の後に行うようにするのが好ましい。
【００４９】
この検査では、前記検査要素グループ２０の各抵抗測定要素２１について、その端子間の抵抗を例えば二端子法で測定する。ここでは、まず、図２において、全ての抵抗測定要素２１の各端子に、基準位置の端子（０）からの距離（単位はμｍ）を示す、（−３）から（＋３）までの番号を付ける。そして、端子（−３）と端子（−２）との間の抵抗を測定し、この抵抗値を図７に示すようにプロットする。以下、同様にして端子（−２）と端子（−１）との間の抵抗、……端子（＋２）と端子（＋３）との間の抵抗を測定し、得られた抵抗値を全てプロットする。なお、端子間の抵抗の測定法については、二端子法に代えて、例えば公知の四端子法を採用することもできる。
【００５０】
すると、本実施形態では、Ｎチャネル領域９Ｎにのみチャネルドープを行っており、Ｐチャネル領域にはチャネルドープを行っていないので、各抵抗測定要素２１についても、その被抵抗測定部２２が形成されている位置がＮチャネル領域９ＮにあるかＰチャネル領域にあるかにより、その抵抗値が異なる。詳しくは、被抵抗測定部２２がＮチャネル領域９Ｎにあるものでは抵抗値が低く、Ｐチャネル領域９Ｐにあるものでは抵抗値が高くなる。また、図４に示した抵抗測定要素２１、すなわち図２中において端子（−１）と端子（０）との間に形成された抵抗測定要素２１では、その被抵抗測定部２２がＮチャネル領域９ＮからＰチャネル領域９Ｐにかけて設けられているので、その抵抗値は、Ｎチャネル領域９Ｎにあるものの抵抗値と、Ｐチャネル領域９Ｐにあるものの抵抗値との中間的な値となる。
【００５１】
図７は、このような抵抗値の傾向を示したグラフであり、横軸の数値は前記の端子の番号（基準位置からの距離）を示し、縦軸は抵抗値を示したものである。この図７より、基準の端子（０）に対して端子（−１）よりマイナス側に遠くなる領域では、抵抗が低くなることから、Ｎチャネル領域９Ｎにあることが分かり、また、端子（０）よりプラス側に遠くなる領域では、抵抗が高くなることから、Ｐチャネル領域９Ｐにあることが分かる。また、端子（−１）と端子（０）との間は、前記領域の中間的な値となっていることから、その被抵抗測定部２２がＮチャネル領域９ＮからＰチャネル領域９Ｐにかけて設けられていることが分かる。
したがって、端子（−１）よりマイナス側と端子（０）よりプラス側との間で部分的な抵抗値が大きく変化していることから、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界位置（境界線１０）は、端子（−１）と端子（０）との間に位置しているものと特定することができる。
【００５２】
このような薄膜トランジスタ回路基板１によれば、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界部に、該Ｎチャネル領域９Ｎ又はＰチャネル領域９Ｐの部分的な抵抗を測定するための検査要素の集合体である検査要素グループ２０を、前記Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界線の両側に位置するようにして設けたので、この検査要素グループ２０を用いてＮチャネル領域９Ｎ又はＰチャネル領域９Ｐの部分的な抵抗を測定することにより、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの境界を特定することができる。すなわち、測定によって得られた部分的な抵抗値が大きく変化する位置を特定することで、この大きく変化した位置をＮチャネル領域とＰチャネル領域との境界位置として特定することができる。
【００５３】
したがって、このように境界位置を特定することで、ガラス基板２上に低温ポリシリコンプロセスでＣＭＯＳ回路１２を形成した際、基板２の収縮に起因して位置ずれが生じ、製造不良が生じた場合に、例えば薄膜トランジスタ回路基板１を完成させる前にこれを確認することができる。また、このようなＣＭＯＳ回路１２の形成と境界位置の特定とを薄膜トランジスタ回路基板１の製造毎に繰り返し、得られた結果をデータとして蓄積することで、基板２の収縮に起因する境界位置のずれの傾向を把握することができる。そして、把握した傾向を設計ルールに反映させることでＣＭＯＳ回路１２の高密度化を可能にし、この薄膜トランジスタ回路基板を用いて製造する電気光学装置等のデバイスの、小型化、低消費電力化を図ることができる。
【００５４】
図８は、本発明に係る検査要素グループの他の例を示す図であり、図８中符号３５は検査要素グループである。この検査要素グループ３５が図２に示した検査要素グループ２０と異なるところは、図２に示した検査要素グループ２０が各被抵抗測定部２２を直線状に連続して形成配置したのに対し、図８に示した検査要素グループ３５では、各被抵抗測定部３６を、Ｎチャネル領域９ＮとＰチャネル領域９Ｐとの間の境界線１０に対しほぼ平行に形成した点にある。
【００５５】
すなわち、図８に示した検査要素グループ３５は、被抵抗測定部３６と、該被抵抗測定部３６の両端部に接続する配線パターン３７と、該配線パターン３７に接続する端子３８とからなる抵抗測定要素３９の集合体であって、基本的には図２に示した検査要素グループ２０と同じ構成を有している。ただし、この検査要素グループ３５では、各被抵抗測定部３６が、前記境界線１０に対しほぼ平行に形成配置され、かつ、その少なくとも一部の被抵抗測定部３６が境界線１０の一方の側（例えばＮチャネル領域９Ｎ）に位置し、他の一部が他方の側（例えばＮチャネル領域９Ｐ）に位置するよう形成配置されている。
【００５６】
このような検査グループ３５にあっても、各抵抗測定要素３９について、その端子３８、３８間の抵抗を二端子法、あるいは四端子法で測定し、その結果を図７に示したグラフのようにプロットし、抵抗値が大きく変位する位置を求めることにより、境界線１０の位置、すなわちＮチャネル領域９ＮとＰチャネル領域９Ｐとの間の境界位置を特定することができる。
【００５７】
なお、前記実施形態では、検査グループ２０（３５）を、駆動回路群４Ａ、５Ａを構成する各駆動回路（ロジック系回路５ａ、５ｂ、低電圧系回路６ａ、６ｂ、低電圧系回路７ａ、７ｂ）のそれぞれの周辺部に配置したが、本発明はこれに限定されることなく、他の空きスペースやパネル（基板）の外側に設けるようにしてもよい。
また、前記実施形態では、Ｎチャネル領域９Ｎの半導体層１３ＮにのみＰ型不純物をドーピングしてチャンルドープを行ったが、Ｐチャネル領域９Ｐの半導体層１３ＰにのみＮ型不純物をドーピングしてチャンルドープを行ってもよく、Ｎチャネル領域９Ｎ、Ｐチャネル領域９Ｐの両方の半導体層にそれぞれ不純物をドーピングし、チャンルドープを行うようにしてもよい。
また、前記実施形態では、抵抗測定要素２１もしくは３９を１μｍの目盛で抵抗の変化を測定できるように配置したが、その他の目盛であってもよい。
【００５８】
図９は、図１に示した薄膜トランジスタ回路基板１を用いた電気光学装置の一例としての、液晶装置を示す側断面図である。
図９に示すようにこの液晶装置は、前記の薄膜トランジスタ回路基板１と、対向基板４０とが平面視略矩形枠状のシール材５２によって貼り合わされ、このシール材５２に囲まれた領域内に液晶層５０が封入された構成を備えている。シール材５２内周側に沿って平面視矩形枠状の周辺見切り５３が形成され、この周辺見切りの内側の領域が画素領域（図示せず）とされている。シール材５２の外側の領域には、駆動回路群（図示せず）が形成されており、これら駆動回路群の周辺部には、前記の検査要素グループ２０が形成されている。
【００５９】
本実施形態の液晶装置は、透過型の液晶装置として構成され、薄膜トランジスタ回路基板１側に配置された光源（図示略）からの光を変調して対向基板４０側から出射するようになっている。
この液晶装置によれば、前述したようにＮチャネル領域とＰチャネル領域との境界位置が特定され、これによりＣＭＯＳ回路の高密度化が図られた薄膜トランジスタ回路基板を備えているので、液晶装置自体の小型化、低消費電力化が図られたものとなる。
【００６０】
次に、前記の液晶装置を備えた投射型表示装置の例について説明する。
図１０は、前記液晶装置をライトバルブとして備えた投射型表示装置の構成を示す平面図である。本投射型液晶表示装置１１１０は、前記実施形態の液晶装置を各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いた３板式のプロジェクタとして構成されている。この液晶プロジェクタ１１１０では、メタルハライドランプなどの白色光源のランプユニット１１１２から光が出射されると、３枚のミラー１１１６および２枚のダイクロイックミラー１１１８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１３２、リレーレンズ１１２３、および出射レンズ１１３４からなるリレーレンズ系１１３１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１２２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ（投射光学系）１１２４を介してスクリーン１１３０などにカラー画像として拡大投影される。
この投射型表示装置にあっても、小型化、低消費電力化が図られたものとなる。
【００６１】
なお、前記実施形態では、本発明の電気光学装置を液晶装置に適用したが、本発明はこれに限定されることなく、ＥＬ装置（有機ＥＬ装置、無機ＥＬ装置）等の発光装置や電気泳動装置、電界放出ディスプレイ（ＦＥＤ）など種々のものに適用可能である。ここで、本発明において電気光学装置、あるいは電気光学素子、電気光学層とは、電界により物質の屈折率が変化して光の透過率を変化させる電気光学効果を有するものの他、電気エネルギーを光学エネルギーに変換するもの等も含んで総称している。
【００６２】
図１１は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、上記実施形態の液晶装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
なお、本発明の電子機器としては、前記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等、各種のものを挙げることができる。
【００６３】
このような電子機器にあっても、例えば前記実施形態の液晶装置を備えているので、この電子機器自体も小型化、低消費電力化が図られたものとなる。
【図面の簡単な説明】
【００６４】
【図１】本発明の薄膜トランジスタ回路基板の一実施形態を示す平面図。
【図２】図１の要部を拡大した模式図。
【図３】図２のＡ−Ａ’線に沿う断面図。
【図４】図２のＢ−Ｂ’線に沿う断面図。
【図５】（ａ）〜（ｅ）は薄膜トランジスタ回路基板の製造工程図。
【図６】（ａ）〜（ｃ）は図５に続く製造工程図。
【図７】端子の位置と抵抗値との関係を示すグラフ。
【図８】検査要素グループの他の例を示す模式図。
【図９】液晶装置の側断面図。
【図１０】投射型表示装置の概略構成図。
【図１１】電子機器の一例を示す斜視図。
【図１２】Ｐ型、Ｎ型のトランジスタのＩｄ−Ｖｇ特性を説明するためのグラフ。
【符号の説明】
【００６５】
１…薄膜トランジスタ、２…ガラス基板（基板）、４Ａ、４Ｂ…駆動回路群、８Ｎ…Ｎ型トランジスタ、８Ｐ…Ｐ型トランジスタ、９Ｎ…Ｎチャネル領域、９Ｐ…Ｐチャネル領域、１０…境界線、１１…ＣＭＯＳ、１２…ＣＭＯＳ回路、１３、１３Ｎ、１３Ｐ…半導体層、２０、３５…検査要素グループ、２１、３９…抵抗測定要素、２２、３６…被抵抗測定部、２３、３７…配線パターン、２４、３８…端子、２５…ゲートメタルカバー
【特許請求の範囲】
【請求項１】
基板上にＮチャネル型のトランジスタを形成するＮチャネル領域と、Ｐチャネル型のトランジスタを形成するＰチャネル領域とが形成され、前記Ｎチャネル領域とＰチャネル領域との少なくとも一方の半導体層にチャネルドープがなされた薄膜トランジスタ回路基板において、
前記Ｎチャネル領域とＰチャネル領域との境界部に、該Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定するための検査要素の集合体である検査要素グループが、少なくとも前記Ｎチャネル領域とＰチャネル領域との境界線の両側に位置するようにして設けられてなることを特徴とする薄膜トランジスタ回路基板。
【請求項２】
前記検査要素は、前記Ｎチャネル領域又はＰチャネル領域の半導体層からなる被抵抗測定部と、該被抵抗測定部の両側に接続する配線パターンと、該配線パターンに接続する端子とを備えた抵抗測定要素からなり、
前記検査要素グループは、前記の各被抵抗測定部を直線状に連続して配し、かつ、この連続した直線状の被抵抗測定部の集合体を、前記Ｎチャネル領域とＰチャネル領域との境界線を横切らせて配していることを特徴とする請求項１記載の薄膜トランジスタ回路基板。
【請求項３】
前記検査要素グループは、前記Ｎチャネル型のトランジスタとＰチャネル型のトランジスタとから構成される駆動回路の周辺部に設けられていることを特徴とする請求項１又は２記載の薄膜トランジスタ回路基板。
【請求項４】
前記半導体層がポリシリコンからなり、前記チャネルドープはＮチャネル領域の半導体層にのみＰ型不純物がドーピングされたことでなされていることを特徴とする請求項１〜３記載の薄膜トランジスタ回路基板。
【請求項５】
請求項１〜４のいずれか一項に記載の薄膜トランジスタ回路基板を備えたことを特徴とする電気光学装置。
【請求項６】
請求項５記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項７】
基板上にＮチャネル型のトランジスタを形成するＮチャネル領域と、Ｐチャネル型のトランジスタを形成するＰチャネル領域とが形成され、前記Ｎチャネル領域とＰチャネル領域との少なくとも一方の半導体層にチャネルドープがなされた薄膜トランジスタ回路基板の、前記Ｎチャネル領域とＰチャネル領域との境界線を特定するための検査方法であって、
前記薄膜トランジスタ回路基板の前記Ｎチャネル領域とＰチャネル領域との境界部に、予め該Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定するための検査要素の集合体である検査要素グループを、少なくとも前記Ｎチャネル領域とＰチャネル領域との境界線の両側に位置するようにして設けておき、
前記Ｎチャネル領域とＰチャネル領域との少なくとも一方の半導体層にチャネルドープを行った後、前記検査要素グループを用いて、前記Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定し、部分的な領域での抵抗値が大きく変位する位置を求めてこの位置を前記境界線として特定することを特徴とする薄膜トランジスタ回路基板の検査方法。
【請求項１】
基板上にＮチャネル型のトランジスタを形成するＮチャネル領域と、Ｐチャネル型のトランジスタを形成するＰチャネル領域とが形成され、前記Ｎチャネル領域とＰチャネル領域との少なくとも一方の半導体層にチャネルドープがなされた薄膜トランジスタ回路基板において、
前記Ｎチャネル領域とＰチャネル領域との境界部に、該Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定するための検査要素の集合体である検査要素グループが、少なくとも前記Ｎチャネル領域とＰチャネル領域との境界線の両側に位置するようにして設けられてなることを特徴とする薄膜トランジスタ回路基板。
【請求項２】
前記検査要素は、前記Ｎチャネル領域又はＰチャネル領域の半導体層からなる被抵抗測定部と、該被抵抗測定部の両側に接続する配線パターンと、該配線パターンに接続する端子とを備えた抵抗測定要素からなり、
前記検査要素グループは、前記の各被抵抗測定部を直線状に連続して配し、かつ、この連続した直線状の被抵抗測定部の集合体を、前記Ｎチャネル領域とＰチャネル領域との境界線を横切らせて配していることを特徴とする請求項１記載の薄膜トランジスタ回路基板。
【請求項３】
前記検査要素グループは、前記Ｎチャネル型のトランジスタとＰチャネル型のトランジスタとから構成される駆動回路の周辺部に設けられていることを特徴とする請求項１又は２記載の薄膜トランジスタ回路基板。
【請求項４】
前記半導体層がポリシリコンからなり、前記チャネルドープはＮチャネル領域の半導体層にのみＰ型不純物がドーピングされたことでなされていることを特徴とする請求項１〜３記載の薄膜トランジスタ回路基板。
【請求項５】
請求項１〜４のいずれか一項に記載の薄膜トランジスタ回路基板を備えたことを特徴とする電気光学装置。
【請求項６】
請求項５記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項７】
基板上にＮチャネル型のトランジスタを形成するＮチャネル領域と、Ｐチャネル型のトランジスタを形成するＰチャネル領域とが形成され、前記Ｎチャネル領域とＰチャネル領域との少なくとも一方の半導体層にチャネルドープがなされた薄膜トランジスタ回路基板の、前記Ｎチャネル領域とＰチャネル領域との境界線を特定するための検査方法であって、
前記薄膜トランジスタ回路基板の前記Ｎチャネル領域とＰチャネル領域との境界部に、予め該Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定するための検査要素の集合体である検査要素グループを、少なくとも前記Ｎチャネル領域とＰチャネル領域との境界線の両側に位置するようにして設けておき、
前記Ｎチャネル領域とＰチャネル領域との少なくとも一方の半導体層にチャネルドープを行った後、前記検査要素グループを用いて、前記Ｎチャネル領域又はＰチャネル領域の部分的な抵抗を測定し、部分的な領域での抵抗値が大きく変位する位置を求めてこの位置を前記境界線として特定することを特徴とする薄膜トランジスタ回路基板の検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−４１４２１（Ｐ２００６−４１４２１Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２２２９９４（Ｐ２００４−２２２９９４）
【出願日】平成１６年７月３０日（２００４．７．３０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月３０日（２００４．７．３０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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