表示装置及びその製造方法
【課題】透光性導電膜を配線や電極として備えるものにあって、透光性導電膜の抵抗を低減させることができる表示装置を提供することである。
【解決手段】
複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、画素の領域毎に、前記ゲート線とドレイン線とに接続される薄膜トランジスが形成される表示装置であって、前記ゲート線及び前記ドレイン線、並びに前記ゲート線又は前記ドレイン線から伸延される引き出し配線の少なくとも１つが透光性パターン化導電膜で形成され、前記透光性パターン化導電膜は、少なくとも、第１透光性パターン化導電膜と、前記第１透光性パターン化導電膜上に積層された第２透光性パターン化導電膜とから構成され、前記第２透光性パターン化導電膜は、前記第１透光性パターン化導電膜の側壁面を含む表面のみを被って形成される導電膜からなる表示装置である。
【解決手段】
複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、画素の領域毎に、前記ゲート線とドレイン線とに接続される薄膜トランジスが形成される表示装置であって、前記ゲート線及び前記ドレイン線、並びに前記ゲート線又は前記ドレイン線から伸延される引き出し配線の少なくとも１つが透光性パターン化導電膜で形成され、前記透光性パターン化導電膜は、少なくとも、第１透光性パターン化導電膜と、前記第１透光性パターン化導電膜上に積層された第２透光性パターン化導電膜とから構成され、前記第２透光性パターン化導電膜は、前記第１透光性パターン化導電膜の側壁面を含む表面のみを被って形成される導電膜からなる表示装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその製造方法に係わり、特に、透光性導電膜を備える表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、液晶を挟持して対向配置される一対の基板のうち一方の基板の液晶側の面に、微細加工された電子回路が形成されている。一方の基板の液晶側の面には、複数の画素がマトリックス状に配置された表示領域（表示部）と、この表示部の周辺の一部に周辺回路領域（周辺回路部）を有し、電子回路は、表示部と周辺回路部に形成されるようになっている。
【０００３】
表示部における電子回路は、少なくとも、たとえば行方向に配列される画素群を選択するための薄膜トランジスタと、この薄膜トランジスタを通して映像信号が供給される画素電極を備えた回路となっている。周辺回路部における電子回路は、表示部の薄膜トランジスタを駆動させるための信号（走査信号）および前記映像信号を生成するようになっており、多数の薄膜トランジスタを備えた回路となっている。
【０００４】
ここで、表示部及び周辺回路部の各電子回路は、パターン化された導電膜、半導体膜、絶縁膜のそれぞれを所定の順序で積層させることによって構成されている。表示部の電子回路は、画素が形成される表示領域内に並設されるドレイン線及びゲート線にそれぞれ接続されている。また、周辺回路部の電子回路は、表示領域のドレイン線及びゲート線から延在される引き出し配線と接続され、この引き出し配線を介してドレイン線及びゲート線に映像信号及び走査信号を出力する構成となっている。また、周辺回路部の電子回路には端子部を介して外部装置から表示用データが入力される構成となっており、端子部と周辺回路も配線（端子配線）で接続され、この端子配線を介して表示用データが電子回路に入力される構成となっている（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３９５０９号公報
【特許文献２】特開２００９−１５７２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
携帯電話等の携帯情報端末に搭載される液晶表示装置では、筐体の大きさが限られているなかでの表示領域の拡大、高精細化及び高画質が要望されている。このために、従来の液晶表示装置では画像表示に係わらない額縁領域の占める割合を小さくする、すなわち額縁領域を狭くすること（いわゆる挟額縁化）によって、表示領域を拡大させている。特に、額縁領域に周辺回路部の電子回路を構成しない場合、すなわち端子部に半導体チップを搭載し該半導体チップに周辺回路部の電子回路を形成する場合、挟額縁化を達成するためには、額縁領域における引き出し配線を多層化する等の技術を用い、高精細化及び高画質化が進められている（特許文献１、２）。
【０００７】
このような額縁領域に形成される引き出し配線や表示領域に形成されるドレイン線及びゲート線等は、配線負荷の増大を抑えるために金属膜（金属薄膜）を用いることが一般的となっている。しかしながら、金属薄膜は腐食に弱いために、腐食され易い箇所における配線層の材料が要望されている。このような、材料としてたとえば耐腐食性を有するＩＴＯ（Indium Tin Oxide）等のような透光性導電膜を使用することが好適と考えられるが、ＩＴＯ等の透光性導電膜はシート抵抗が大きいために、配線として用いた場合には配線抵抗が増大してしまい、配線負荷が大きくなってしまうことが懸念されている。
【０００８】
シート抵抗の大きいＩＴＯを配線として用いる場合、配線幅を大きくすることが考えられるが、挟額縁化が困難となってしまう。一方、ＩＴＯの膜厚を厚くすることも考えられるが、ＩＴＯ等の透光性導電膜の形成では、成膜後にしゅう酸系のエッチング液を用いて所望のパターンに加工することによって形成する。この加工の場合、透光性導電膜の結晶状態は非晶質（アモルファス）となっていることが必要となる。透光性導電膜が結晶化されている場合、前記エッチング液によってエッチングできなくなるからである。しかしながら、透光性導電膜を厚く成膜した場合、その成膜時の反応熱によって結晶化され易くなるため、透光性導電膜の膜厚に制限が付され、所定厚さ以上の膜厚を有する透光性導電膜を形成することは困難であった。このため、透光性導電膜によって形成された配線は、電気抵抗が大きなものとなってしまうことが通常となっていた。
【０００９】
本発明の目的は、透光性導電膜を配線や電極として備えるものにあって、透光性導電膜の抵抗を低減させることができる表示装置を提供することにある。
【００１０】
本発明の他の目的は、透光性導電膜を配線や電極として備えるものにあって、工数の増大をもたらすことなく、電気抵抗を低減させた透光性導電膜を得ることができる表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
（１）前記課題を解決すべく、基板上に、複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、前記ゲート線とドレイン線とに囲まれる領域を画素の領域とし、前記画素の領域毎に、前記ゲート線とドレイン線とに接続される薄膜トランジスが形成される表示装置であって、前記ゲート線及び前記ドレイン線、並びに前記ゲート線又は前記ドレイン線から伸延される引き出し配線の少なくとも１つが透光性パターン化導電膜で形成され、前記透光性パターン化導電膜は、少なくとも、第１透光性パターン化導電膜と、前記第１透光性パターン化導電膜上に積層された第２透光性パターン化導電膜とから構成され、前記第２透光性パターン化導電膜は、前記第１透光性パターン化導電膜の側壁面を含む表面のみを被って形成される導電膜からなる表示装置である。
【００１２】
（２）前記課題を解決すべく、基板上に、マトリクス状に形成される薄膜トランジスタを形成する表示装置の製造方法であって、基板上に、第１透光性導電膜を成膜する第１成膜工程と、前記第１透光性導電膜をフォトリソグラフィ技術による選択エッチングにより、パターン化された結晶性の第１透光性パターン化導電膜を得る第１パターン工程と、前記基板上に、前記第１透光性パターン化導電膜をも被って、第２透光性導電膜を成膜する第２成膜工程と、少なくとも前記第２透光性導電膜をウェットエッチングにより、前記第１透光性パターン化導電膜上に第２透光性パターン化導電膜を自己整合的に形成する第２パターン工程とを有する表示装置の製造方法である。
【発明の効果】
【００１３】
本発明によれば、工数の増大をもたらすことなく、電気抵抗を低減させた透光性導電膜を得ることができる。
【００１４】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態の液晶表示装置の概略構成を示す平面図である。
【図２】本発明の実施形態の液晶表示装置における画素の構成を示した図である。
【図３】図３は図２のＢ−Ｂ線における断面図である。
【図４】本発明の実施形態の液晶表示装置の製造方法を説明するための図である。
【図５】本発明の実施形態の液晶表示装置の製造方法を説明するための図である。
【図６】本発明の実施形態の液晶表示装置の製造方法を説明するための図である。
【図７】本発明の実施形態の液晶表示装置の製造方法を説明するための図である。
【図８】本発明の実施形態の液晶表示装置における配線層を透明導電膜で形成した場合の製造方法を説明するための図である。
【図９】本発明の実施形態の液晶表示装置における配線層を透明導電膜で形成した場合の製造方法を説明するための図である。
【図１０】本発明の実施形態の液晶表示装置における配線層を透明導電膜で形成した場合の製造方法を説明するための図である。
【図１１】本発明の実施形態の液晶表示装置における配線層を透明導電膜で形成した場合の製造方法を説明するための図である。
【図１２】本発明の実施形態の液晶表示装置における配線層を透明導電膜で形成した場合の製造方法を説明するための図である。
【図１３】本発明の実施形態の液晶表示装置における画素電極と対向電極との間の液晶駆動のための電界の分布を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
【００１７】
〈全体の構成〉
図１は本発明の実施形態の液晶表示装置の概略構成を示す平面図である。ただし、以下の説明では、本願発明を液晶表示装置に適用した場合について説明するが、これに限定されることはなく、有機ＥＬ表示装置等の他の表示装置にも適用可能である。また、Ｘ、ＹはそれぞれＸ軸、Ｙ軸を示す。
【００１８】
図１において、液晶（図示せず）を挟持して対向配置される第１基板ＳＵＢ１、第２基板ＳＵＢ２を有している。第２基板ＳＵＢ２は観察者側に配置されるようになっている。第１基板ＳＵＢ１の背面にはバックライト（図示しない）が配置されるようになっている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１よりも若干小さな面積となっており、第１基板ＳＵＢ１の図中下側の辺部ＳＤを露出させるようになっている。第１基板ＳＵＢ１の図中下側の辺部ＳＤには半導体装置（チップ）ＳＥＣが搭載されている。この半導体装置ＳＥＣは後述の表示領域ＡＲにおける各画素を駆動する制御回路となっている。第２基板ＳＵＢ２の周辺には、第１基板ＳＵＢ１と固着するシール材ＳＬが形成され、このシール材ＳＬは液晶を封止させる機能も有している。
【００１９】
シール材ＳＬで囲まれた領域は表示領域ＡＲとなっている。第１基板ＳＵＢ１の前記表示領域ＡＲにおける液晶側の面には、図中Ｘ方向に延在しＹ方向に並設されるゲート線ＧＬ、および図中Ｙ方向に延在しＸ方向に並設されるドレイン線ＤＬが形成されている。隣接する一対のゲート線ＧＬと隣接する一対のドレイン線ＤＬとで囲まれる領域は画素の領域を構成するようになっている。これにより、表示領域ＡＲにはマトリックス状に配置された多数の画素を有するようになる。
【００２０】
各画素領域には、図中の点線楕円枠内の等価回路図である図Ａに示すように、ゲート線ＧＬからの信号（走査信号）によってオンされる薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを通してドレイン線ＤＬからの信号（映像信号）が供給される画素電極ＰＸと、この画素電極ＰＸとの間に電界を生じさせる対向電極ＣＴとが形成されている。この電界は第１基板ＳＵＢ１の面に平行な成分を有し、液晶の分子は第１基板ＳＵＢ１の面に水平な状態のままで配向状態が変化するようになっている。この種の液晶表示装置はたとえば横電界方式（ＩＰＳ方式）と称される。なお、対向電極ＣＴはたとえばゲート線ＧＬに平行して走行するコモン線ＣＬを介して映像信号に対して基準となる基準信号が供給されるようになっている。
【００２１】
なお、ゲート線ＧＬ、ドレイン線ＤＬ、およびコモン線ＣＬは、それぞれ図示しない引き出し線によって半導体装置ＳＥＣに接続され、ゲート線ＧＬには走査信号、ドレイン線ＤＬには映像信号、コモン線ＣＬには基準信号が供給されるようになっている。
【００２２】
上述した構成では、横電界方式と称される液晶表示装置を例に挙げて示したものである。しかし、この方式に限らず、たとえば、ＴＮ（Twisted Nematic）、ＶＡ（Vertical Alignment）等の縦電界方式と称される液晶表示装置にも適用可能である。
【００２３】
〈画素の構成〉
図２は本発明の実施形態の液晶表示装置における画素の構成を示した図であり、図１の図中丸Ａに相当する部分の平面図を示している。また、図３は図２のＢ−Ｂ線における断面図を示している。
【００２４】
図２おいて、第１基板ＳＵＢ１の液晶側の面すなわち第１基板ＳＵＢ１（図３参照）の主表面には下地層ＧＲＬ（図３参照）が形成され、その上面に、図中Ｘ方向に延在されＹ方向に並設されるゲート線ＧＬが形成されている。これらゲート線ＧＬは図中Ｙ方向に延在されＸ方向に並設されるドレイン線ＤＬとで囲まれる矩形状の領域を画素の領域として構成するようになっている。ここで、ゲート線ＧＬには、当該画素領域側に突出する突出部によって形成されるゲート電極ＧＴが設けられている。このゲート電極ＧＴは、薄膜トランジスタＴＦＴのゲート電極となるものである。
【００２５】
図３に示すように、ゲート線ＧＬ（ゲート電極ＧＴ）が形成された第１基板ＳＵＢ１の表面には、ゲート信号線ＧＬをも被って絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは薄膜トランジスタＴＦＴの形成領域において、ゲート絶縁膜として機能するようになっている。
【００２６】
絶縁膜ＧＩの表面の薄膜トランジスタＴＦＴの形成領域に、ゲート電極ＧＴと重畳するようにして配置されている半導体層（いわゆるｉ層）ＰＳは、たとえば低温ポリシリコン（ｐｏｌｙ−Ｓｉ）で形成されている。この半導体層ＰＳのドレイン電極ＤＴ及びソース電極ＳＴの側には、半導体層ＰＳを挟むようにして低濃度のｎ型不純物がドープされた低濃度不純物層（ＬＤＤ層、ｎ−層）ＬＤＤが形成されている。この低濃度不純物層ＬＤＤは、半導体層ＰＳとゲート電極ＧＴとの間の電界集中の緩和を図る効果を奏する。また、この低濃度不純物層ＬＤＤのドレイン電極ＤＴ及びソース電極ＳＴの側に、ソース電極ＳＴ或いはドレイン電極ＤＴと接続されるコンタクト層ＣＮＬを有している。コンタクト層ＣＮＬは、高濃度のｎ型不純物がドープされた高濃度不純物層（ｎ＋層）である。コンタクト層ＣＮＬは、ソース電極ＳＴ又はドレイン電極ＤＴとチャネル領域との接続抵抗を下げる効果を奏する。なお、薄膜トランジスタＴＦＴはコープレーナ型に限定されることはなく、スタガード型であってもよい。また、ゲート電極はボトム型に限定されることはなく、トップゲート型であってもよい。
【００２７】
第１基板ＳＵＢ１の上面には、半導体層ＰＳ、低濃度不純物層ＬＤＤ、及びコンタクト層ＣＮＬを被う第１絶縁膜ＩＮ１が形成され、この第１絶縁膜ＩＮ１の上面には第２絶縁膜ＩＮ２が形成されている。この第１絶縁膜ＩＮ１及び第２絶縁膜ＩＮ２には、半導体層ＰＳを挟むようにして形成されるコンタクト層ＣＮＬに達するスルーホール（コンタクトホール）がそれぞれ形成され、このスルーホールにドレイン電極ＤＴ及びソース電極ＳＴが形成され、薄膜トランジスタＴＦＴを形成している。この第２絶縁膜ＩＮ２の上面には例えばアルミニウム薄膜からなる図示しないドレイン線ＤＬが形成されており、該ドレイン線ＤＬはドレイン電極ＤＴに電気的に接続されている。なお、このドレイン線ＤＬ及びゲート線ＧＬ並びにゲート電極ＧＴを、後述するようにＩＴＯ膜で形成してもよい。
【００２８】
また、第２絶縁膜ＩＮ２の上層には、ドレイン電極ＤＴ及びソース電極ＳＴ並びにドレイン線ＤＬをも被って、第１基板ＳＵＢ１の表面を平坦化するための保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは薄膜トランジスタＴＦＴの液晶との直接の接触を回避し、薄膜トランジスタＴＦＴの特性劣化を防止するようになっている。この保護膜ＰＡＳは、たとえば二層構造からなり、無機絶縁膜からなる保護膜および有機絶縁膜からなる保護膜（平坦化膜）の積層体によって構成されている。
【００２９】
そして、保護膜ＰＡＳの表面には、周知のフォトリソグラフィ技術の選択エッチングで透光性導電膜をパターンエッチングして形成した第１透光性パターン化導電膜ＰＸ１が形成されている。また、この第１透光性パターン化導電膜ＰＸ１の液晶側面（上面）及び側面を被う第２透光性パターン化導電膜ＰＸ２が形成され、第１透光性パターン化導電膜ＰＸ１と第２透光性パターン化導電膜ＰＸ２とにより画素電極ＰＸを形成している。すなわち、第２透光性パターン化導電膜ＰＸ２は、第１透光性パターン化導電膜ＰＸ１の側壁面を含む露出された表面のみを被ってなる構成である。このとき、後述するように、本実施形態の第１透光性パターン化導電膜ＰＸ１及び第２透光性パターン化導電膜ＰＸ２は結晶性の透光性導電膜からなる。
【００３０】
また、本実施形態においては、対向電極ＣＴは、たとえばＩＴＯ（Indium Tin Oxide）からなる透光性導電膜で形成され、表示領域ＡＲの全域にわたって形成されている。対向電極ＣＴには映像信号に対して基準となる信号（基準信号）が供給され、この信号は各画素において共通に供給されるようになっている。なお、この対向電極ＣＴには、電気抵抗の低い金属からなるコモン信号線ＣＬが直接に重ねられて形成され、このコモン信号線ＣＬを通して対向電極ＣＴへ基準信号が供給されるようになっている。コモン信号線ＣＬは、実質的な画素領域を回避して形成され、ゲート信号線ＧＬに近接しあるいは一部重畳してゲート信号線ＧＬの走行方向に沿って形成されている。また、本願発明は、対向電極ＣＴが第２基板ＳＵＢ２に形成されるＶＡ方式やＴＮ方式の液晶表示装置にも適用可能である。
【００３１】
〈画素の製造方法１〉
次に、図４〜図７に本発明の実施形態の液晶表示装置の製造方法を説明するための図を示し、以下、図４〜図７に基づいて、本願発明の透光性パターン化導電膜で画素電極を形成する場合の製造方法を説明する。ただし、本願発明の適用範囲は画素電極に限定されることはなく、従来の液晶表示装置ではシート抵抗が大きいために金属薄膜を用いて形成していたドレイン線ＤＬやゲート線ＧＬ、これらドレイン線ＤＬやゲート線ＧＬと半導体装置ＳＥＣの出力とを接続する引き出し配線、さらには周辺回路を形成する薄膜トランジスタの電極等にも適用可能である。また、本発明では、透光性パターン化導電膜で形成される画素電極の製造方法を除く他の製造方法は従来の液晶表示装置と同様となるので、以下の説明では、透光性パターン化導電膜で形成される画素電極の製造方法について詳細に説明する。
【００３２】
本実施形態の画素電極ＰＸの形成では、まず、画素電極ＰＸを形成するＩＴＯを周知のフォトリソグラフィ技術でパターンエッチングし、図４に示すように、第１透光性パターン化導電膜ＰＸ１を形成する。この第１透光性パターン化導電膜ＰＸ１の形成では、第１基板ＳＵＢ１の液晶側面すなわち保護膜ＰＡＳの上層にＩＴＯ膜ＩＴＯを成膜した後に、該ＩＴＯ膜ＩＴＯの上面にエッチングパターンを形成する。次に、例えばしゅう酸系の薬液を用いたウェットエッチングで画素電極ＰＸの形状に沿った第１透光性パターン化導電膜ＰＸ１を形成する。このエッチング後の状態では、第１透光性パターン化導電膜ＰＸ１は非晶質（非結晶、アモルファス）状態であるので、次に、周知のアニール処理等の熱処理により、エッチング後のされた第１透光性パターン化導電膜ＰＸ１を結晶化する。
【００３３】
次に、図５に示すように、第１基板ＳＵＢ１の液晶側面すなわち第１透光性パターン化導電膜ＰＸ１の上層を含む保護膜ＰＡＳの上層に透光性導電膜としてＩＴＯ膜ＩＴＯを成膜する。このとき、ＩＴＯ膜ＩＴＯを所定値以上の膜厚で成膜した場合、図６に示すように、第１透光性パターン化導電膜ＰＸ１の表面及びその側面部分、すなわち第１透光性パターン化導電膜ＰＸ１の露出面に接するＩＴＯ膜は反応熱により、結晶化された状態のＩＴＯ膜ＩＴＯ１となる。
【００３４】
この後に、本実施形態では、再度、しゅう酸系の薬液を用いてＩＴＯ膜ＩＴＯをウェットエッチングする。このとき、しゅう酸系の薬液は非晶質状態のＩＴＯ膜ＩＴＯのみがエッチングされる。その結果、結晶状態のＩＴＯ膜ＩＴＯ１の領域はエッチングされずに残ることとなる。このときの状態を示したのが図７である。この図７から明らかなように、第１透光性パターン化導電膜ＰＸ１の表面及びその側面部分の形状に沿った第２透光性パターン化導電膜ＰＸ２が自己整合的に形成され、画素電極ＰＸが形成される。このとき、画素電極ＰＸは第１透光性パターン化導電膜ＰＸ１に第２透光性パターン化導電膜ＰＸ２が積層された構成となり、従来の画素電極ＰＸよりも膜厚を厚くすることが可能となる。その結果、画素電極ＰＸを形成する透明導電膜の電気抵抗を低減させることが可能となる。この画素電極ＰＸの電気抵抗の低減により、画素電極ＰＸ内の電界分布を均一化でき、これにより、図１３に示すように、画素電極ＰＸと対向電極ＣＴとの間における液晶駆動のための電界Ｅの分布を均一化できる。その結果、同一画素内における明度差を大幅に低減させることが可能となる。この同一画素内における明度差の低減効果は、液晶表示装置の高精細化に伴い電極間ギャップが狭くなった場合に、特に有効である。また、横電界方式に求められる等方性液晶用の電極としても用いることができる。
【００３５】
なお、第１透光性パターン化導電膜ＰＸ１の上層にＩＴＯ膜ＩＴＯを成膜する際に、所定値以下の膜厚でＩＴＯ膜ＩＴＯを形成した場合には、成膜過程における反応熱による結晶化がされないので、非晶質のＩＴＯ膜ＩＴＯ１のままとなる。従って、この場合には、例えばレーザ光を用いたアニール処理等を行うことにより、結晶化されたＩＴＯ膜ＩＴＯ１を形成可能である。これにより、次のしゅう酸系の薬液を用いたウェットエッチング処理によって、第１透光性パターン化導電膜ＰＸ１に積層される第２透光性パターン化導電膜ＰＸ２を形成することができ、前述する効果を得ることができる。
【００３６】
〈配線の製造方法〉
図８〜図１２は本発明の実施形態の液晶表示装置における透明導電膜を配線層に適用した場合の製造方法を説明するための図であり、以下、図８〜図１２に基づいて、本願発明を配線の形成に適用した場合の製造方法及び効果について説明する。ただし、以下の説明では、第１基板ＳＵＢ１の上面に配線層を形成する場合について説明するが、画素電極ＰＸの形成と同様に、他の絶縁層である第２絶縁膜の上層等に配線層を形成する場合にも適用可能である。また、以下の説明では、配線層の電気抵抗を大幅に低減させるために、３層の透光性パターン化導電膜を形成する場合について説明する。ただし、画素電極ＰＸと同様に、透光性パターン化導電膜は３層に限定されることはなく、２層以上であればよい。
【００３７】
まず、第１基板ＳＵＢ１の上面（液晶側面）にＩＴＯ膜を成膜した後に、配線のマスクパターンを形成し、しゅう酸系の薬剤を用いてＩＴＯ膜をウェットエッチングする。このエッチングにより、図８に示すように、非晶質状態のＩＴＯ膜ＩＴＯ２が形成される。この後に、熱処理であるアニール処理を行うことにより、非晶質状態のＩＴＯ膜ＩＴＯ２から結晶状態のＩＴＯ膜である第１透光性パターン化導電膜ＩＴＯ３を形成する。
【００３８】
次に、図９に示すように、所定厚さ以上の膜厚となるように、第１基板ＳＵＢ１表面にＩＴＯ膜ＩＴＯを成膜する。この成膜工程における反応熱により、図１０に示すように、結晶状態の第１透光性パターン化導電膜ＩＴＯ３の周囲のＩＴＯ膜ＩＴＯは、結晶状態のＩＴＯ膜ＩＴＯ１となる。
【００３９】
次に、しゅう酸系の薬剤を用いてＩＴＯ膜ＩＴＯをウェットエッチングすることにより、非晶質状態のＩＴＯ膜ＩＴＯのみがウェットエッチングされ、結晶状態のＩＴＯ膜である第２透光性パターン化導電膜ＩＴＯ４が形成される。この第２透光性導電膜ＩＴＯ４は、図１０に示す結晶性のＩＴＯ膜ＩＴＯ１の部分のみがエッチングされずに形成された透光性パターン化導電膜である。従って、第１透光性パターン化導電膜ＩＴＯ３の表面及びその側面部分の形状に沿った形状、すなわちフォトリソグラフィ工程を用いることなく第２透光性パターン化導電膜ＩＴＯ４が自己整合的に形成される。
【００４０】
次に、第２透光性パターン化導電膜ＩＴＯ４を含む第１基板ＳＵＢ１の上面に、再度ＩＴＯ膜を形成することにより、前述と同様に、第２透光性パターン化導電膜ＩＴＯ４の表面及びその側面部分が反応熱により結晶化される。次に、しゅう酸系の薬剤を用いてＩＴＯ膜をウェットエッチングすることにより、非晶質状態のＩＴＯ膜ＩＴＯがエッチングされ、結晶状態のＩＴＯ膜である第３透光性パターン化導電膜ＩＴＯ５が自己整合的に形成され、３層の透光性パターン化導電膜ＩＴＯ３、ＩＴＯ４、ＩＴＯ５からなる配線層が形成される。その結果、１層の透光性パターン化導電膜で形成した配線層よりも大幅に電気抵抗を低減させることが可能となる。
【００４１】
以上説明したように、本発明の実施形態の液晶表示装置では、第１基板ＳＵＢ１の液晶面側に、第１透光性パターン化導電膜を成膜し、この第１透光性パターン化導電膜をフォトリソグラフィ技術による選択エッチングにより、パターン化された結晶性の第１透光性パターン化導電膜を形成し、この後に第１透光性パターン化導電膜をも被った第２透光性導電膜を成膜し、少なくとも第２透光性パターン化導電膜をウェットエッチングすることにより、第１透光性パターン化導電膜上に第２透光性パターン化導電膜を自己整合的に形成することができるので、第１透光性パターン化導電膜の形成以降は、フォトリソグラフィ工程を得ることなくすなわち工程を増やすことなく容易に透光性パターン化導電膜を積層することが可能となる。その結果、透光性パターン化導電膜の電気抵抗を大幅に低減させることが可能となり、従来では金属薄膜を用いていた配線層等にも容易に透光性パターン化導電膜を用いることが可能となる。また、透光性パターン化導電膜は、第１透光性パターン化導電膜、第２透光性パターン化導電膜、第３透光性パターン化導電膜と、複数の形成することにより、当該透光性パターン化導電膜のパターン幅も大きくすることができるので、電気抵抗をさらに小さくできる。
【００４２】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００４３】
ＳＵＢ１……第１基板、ＳＵＢ２……第２基板、ＳＤ……辺部、ＳＥＣ……半導体装置
ＡＲ……表示領域、ＳＬ……シール材、ＧＬ……ゲート線、ＤＬ……ドレイン線
ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極ＰＸ、ＣＴ……対向電極
ＣＬ……コモン線、ＧＲＬ……下地層、ＧＴ……ゲート電極、ＧＩ……絶縁膜
ＰＳ……半導体層、ＤＴ……ドレイン電極、ＳＴ……ソース電極
ＬＤＤ……低濃度不純物層、ＣＮＬ……コンタクト層、ＩＮ１……第１絶縁膜
ＩＮ２……第２絶縁膜、ＰＡＳ……保護膜ＰＡＳ
ＰＸ１……第１透光性パターン化導電膜、ＰＸ２……第２透光性パターン化導電膜
ＩＴＯ、ＩＴＯ１、ＩＴＯ２……ＩＴＯ膜、ＩＴＯ３……第１透光性パターン化導電膜
ＩＴＯ４……第２透光性パターン化導電膜、ＩＴＯ５……第３透光性パターン化導電膜
【技術分野】
【０００１】
本発明は、表示装置及びその製造方法に係わり、特に、透光性導電膜を備える表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、液晶を挟持して対向配置される一対の基板のうち一方の基板の液晶側の面に、微細加工された電子回路が形成されている。一方の基板の液晶側の面には、複数の画素がマトリックス状に配置された表示領域（表示部）と、この表示部の周辺の一部に周辺回路領域（周辺回路部）を有し、電子回路は、表示部と周辺回路部に形成されるようになっている。
【０００３】
表示部における電子回路は、少なくとも、たとえば行方向に配列される画素群を選択するための薄膜トランジスタと、この薄膜トランジスタを通して映像信号が供給される画素電極を備えた回路となっている。周辺回路部における電子回路は、表示部の薄膜トランジスタを駆動させるための信号（走査信号）および前記映像信号を生成するようになっており、多数の薄膜トランジスタを備えた回路となっている。
【０００４】
ここで、表示部及び周辺回路部の各電子回路は、パターン化された導電膜、半導体膜、絶縁膜のそれぞれを所定の順序で積層させることによって構成されている。表示部の電子回路は、画素が形成される表示領域内に並設されるドレイン線及びゲート線にそれぞれ接続されている。また、周辺回路部の電子回路は、表示領域のドレイン線及びゲート線から延在される引き出し配線と接続され、この引き出し配線を介してドレイン線及びゲート線に映像信号及び走査信号を出力する構成となっている。また、周辺回路部の電子回路には端子部を介して外部装置から表示用データが入力される構成となっており、端子部と周辺回路も配線（端子配線）で接続され、この端子配線を介して表示用データが電子回路に入力される構成となっている（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３９５０９号公報
【特許文献２】特開２００９−１５７２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
携帯電話等の携帯情報端末に搭載される液晶表示装置では、筐体の大きさが限られているなかでの表示領域の拡大、高精細化及び高画質が要望されている。このために、従来の液晶表示装置では画像表示に係わらない額縁領域の占める割合を小さくする、すなわち額縁領域を狭くすること（いわゆる挟額縁化）によって、表示領域を拡大させている。特に、額縁領域に周辺回路部の電子回路を構成しない場合、すなわち端子部に半導体チップを搭載し該半導体チップに周辺回路部の電子回路を形成する場合、挟額縁化を達成するためには、額縁領域における引き出し配線を多層化する等の技術を用い、高精細化及び高画質化が進められている（特許文献１、２）。
【０００７】
このような額縁領域に形成される引き出し配線や表示領域に形成されるドレイン線及びゲート線等は、配線負荷の増大を抑えるために金属膜（金属薄膜）を用いることが一般的となっている。しかしながら、金属薄膜は腐食に弱いために、腐食され易い箇所における配線層の材料が要望されている。このような、材料としてたとえば耐腐食性を有するＩＴＯ（Indium Tin Oxide）等のような透光性導電膜を使用することが好適と考えられるが、ＩＴＯ等の透光性導電膜はシート抵抗が大きいために、配線として用いた場合には配線抵抗が増大してしまい、配線負荷が大きくなってしまうことが懸念されている。
【０００８】
シート抵抗の大きいＩＴＯを配線として用いる場合、配線幅を大きくすることが考えられるが、挟額縁化が困難となってしまう。一方、ＩＴＯの膜厚を厚くすることも考えられるが、ＩＴＯ等の透光性導電膜の形成では、成膜後にしゅう酸系のエッチング液を用いて所望のパターンに加工することによって形成する。この加工の場合、透光性導電膜の結晶状態は非晶質（アモルファス）となっていることが必要となる。透光性導電膜が結晶化されている場合、前記エッチング液によってエッチングできなくなるからである。しかしながら、透光性導電膜を厚く成膜した場合、その成膜時の反応熱によって結晶化され易くなるため、透光性導電膜の膜厚に制限が付され、所定厚さ以上の膜厚を有する透光性導電膜を形成することは困難であった。このため、透光性導電膜によって形成された配線は、電気抵抗が大きなものとなってしまうことが通常となっていた。
【０００９】
本発明の目的は、透光性導電膜を配線や電極として備えるものにあって、透光性導電膜の抵抗を低減させることができる表示装置を提供することにある。
【００１０】
本発明の他の目的は、透光性導電膜を配線や電極として備えるものにあって、工数の増大をもたらすことなく、電気抵抗を低減させた透光性導電膜を得ることができる表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
（１）前記課題を解決すべく、基板上に、複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、前記ゲート線とドレイン線とに囲まれる領域を画素の領域とし、前記画素の領域毎に、前記ゲート線とドレイン線とに接続される薄膜トランジスが形成される表示装置であって、前記ゲート線及び前記ドレイン線、並びに前記ゲート線又は前記ドレイン線から伸延される引き出し配線の少なくとも１つが透光性パターン化導電膜で形成され、前記透光性パターン化導電膜は、少なくとも、第１透光性パターン化導電膜と、前記第１透光性パターン化導電膜上に積層された第２透光性パターン化導電膜とから構成され、前記第２透光性パターン化導電膜は、前記第１透光性パターン化導電膜の側壁面を含む表面のみを被って形成される導電膜からなる表示装置である。
【００１２】
（２）前記課題を解決すべく、基板上に、マトリクス状に形成される薄膜トランジスタを形成する表示装置の製造方法であって、基板上に、第１透光性導電膜を成膜する第１成膜工程と、前記第１透光性導電膜をフォトリソグラフィ技術による選択エッチングにより、パターン化された結晶性の第１透光性パターン化導電膜を得る第１パターン工程と、前記基板上に、前記第１透光性パターン化導電膜をも被って、第２透光性導電膜を成膜する第２成膜工程と、少なくとも前記第２透光性導電膜をウェットエッチングにより、前記第１透光性パターン化導電膜上に第２透光性パターン化導電膜を自己整合的に形成する第２パターン工程とを有する表示装置の製造方法である。
【発明の効果】
【００１３】
本発明によれば、工数の増大をもたらすことなく、電気抵抗を低減させた透光性導電膜を得ることができる。
【００１４】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態の液晶表示装置の概略構成を示す平面図である。
【図２】本発明の実施形態の液晶表示装置における画素の構成を示した図である。
【図３】図３は図２のＢ−Ｂ線における断面図である。
【図４】本発明の実施形態の液晶表示装置の製造方法を説明するための図である。
【図５】本発明の実施形態の液晶表示装置の製造方法を説明するための図である。
【図６】本発明の実施形態の液晶表示装置の製造方法を説明するための図である。
【図７】本発明の実施形態の液晶表示装置の製造方法を説明するための図である。
【図８】本発明の実施形態の液晶表示装置における配線層を透明導電膜で形成した場合の製造方法を説明するための図である。
【図９】本発明の実施形態の液晶表示装置における配線層を透明導電膜で形成した場合の製造方法を説明するための図である。
【図１０】本発明の実施形態の液晶表示装置における配線層を透明導電膜で形成した場合の製造方法を説明するための図である。
【図１１】本発明の実施形態の液晶表示装置における配線層を透明導電膜で形成した場合の製造方法を説明するための図である。
【図１２】本発明の実施形態の液晶表示装置における配線層を透明導電膜で形成した場合の製造方法を説明するための図である。
【図１３】本発明の実施形態の液晶表示装置における画素電極と対向電極との間の液晶駆動のための電界の分布を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
【００１７】
〈全体の構成〉
図１は本発明の実施形態の液晶表示装置の概略構成を示す平面図である。ただし、以下の説明では、本願発明を液晶表示装置に適用した場合について説明するが、これに限定されることはなく、有機ＥＬ表示装置等の他の表示装置にも適用可能である。また、Ｘ、ＹはそれぞれＸ軸、Ｙ軸を示す。
【００１８】
図１において、液晶（図示せず）を挟持して対向配置される第１基板ＳＵＢ１、第２基板ＳＵＢ２を有している。第２基板ＳＵＢ２は観察者側に配置されるようになっている。第１基板ＳＵＢ１の背面にはバックライト（図示しない）が配置されるようになっている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１よりも若干小さな面積となっており、第１基板ＳＵＢ１の図中下側の辺部ＳＤを露出させるようになっている。第１基板ＳＵＢ１の図中下側の辺部ＳＤには半導体装置（チップ）ＳＥＣが搭載されている。この半導体装置ＳＥＣは後述の表示領域ＡＲにおける各画素を駆動する制御回路となっている。第２基板ＳＵＢ２の周辺には、第１基板ＳＵＢ１と固着するシール材ＳＬが形成され、このシール材ＳＬは液晶を封止させる機能も有している。
【００１９】
シール材ＳＬで囲まれた領域は表示領域ＡＲとなっている。第１基板ＳＵＢ１の前記表示領域ＡＲにおける液晶側の面には、図中Ｘ方向に延在しＹ方向に並設されるゲート線ＧＬ、および図中Ｙ方向に延在しＸ方向に並設されるドレイン線ＤＬが形成されている。隣接する一対のゲート線ＧＬと隣接する一対のドレイン線ＤＬとで囲まれる領域は画素の領域を構成するようになっている。これにより、表示領域ＡＲにはマトリックス状に配置された多数の画素を有するようになる。
【００２０】
各画素領域には、図中の点線楕円枠内の等価回路図である図Ａに示すように、ゲート線ＧＬからの信号（走査信号）によってオンされる薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを通してドレイン線ＤＬからの信号（映像信号）が供給される画素電極ＰＸと、この画素電極ＰＸとの間に電界を生じさせる対向電極ＣＴとが形成されている。この電界は第１基板ＳＵＢ１の面に平行な成分を有し、液晶の分子は第１基板ＳＵＢ１の面に水平な状態のままで配向状態が変化するようになっている。この種の液晶表示装置はたとえば横電界方式（ＩＰＳ方式）と称される。なお、対向電極ＣＴはたとえばゲート線ＧＬに平行して走行するコモン線ＣＬを介して映像信号に対して基準となる基準信号が供給されるようになっている。
【００２１】
なお、ゲート線ＧＬ、ドレイン線ＤＬ、およびコモン線ＣＬは、それぞれ図示しない引き出し線によって半導体装置ＳＥＣに接続され、ゲート線ＧＬには走査信号、ドレイン線ＤＬには映像信号、コモン線ＣＬには基準信号が供給されるようになっている。
【００２２】
上述した構成では、横電界方式と称される液晶表示装置を例に挙げて示したものである。しかし、この方式に限らず、たとえば、ＴＮ（Twisted Nematic）、ＶＡ（Vertical Alignment）等の縦電界方式と称される液晶表示装置にも適用可能である。
【００２３】
〈画素の構成〉
図２は本発明の実施形態の液晶表示装置における画素の構成を示した図であり、図１の図中丸Ａに相当する部分の平面図を示している。また、図３は図２のＢ−Ｂ線における断面図を示している。
【００２４】
図２おいて、第１基板ＳＵＢ１の液晶側の面すなわち第１基板ＳＵＢ１（図３参照）の主表面には下地層ＧＲＬ（図３参照）が形成され、その上面に、図中Ｘ方向に延在されＹ方向に並設されるゲート線ＧＬが形成されている。これらゲート線ＧＬは図中Ｙ方向に延在されＸ方向に並設されるドレイン線ＤＬとで囲まれる矩形状の領域を画素の領域として構成するようになっている。ここで、ゲート線ＧＬには、当該画素領域側に突出する突出部によって形成されるゲート電極ＧＴが設けられている。このゲート電極ＧＴは、薄膜トランジスタＴＦＴのゲート電極となるものである。
【００２５】
図３に示すように、ゲート線ＧＬ（ゲート電極ＧＴ）が形成された第１基板ＳＵＢ１の表面には、ゲート信号線ＧＬをも被って絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは薄膜トランジスタＴＦＴの形成領域において、ゲート絶縁膜として機能するようになっている。
【００２６】
絶縁膜ＧＩの表面の薄膜トランジスタＴＦＴの形成領域に、ゲート電極ＧＴと重畳するようにして配置されている半導体層（いわゆるｉ層）ＰＳは、たとえば低温ポリシリコン（ｐｏｌｙ−Ｓｉ）で形成されている。この半導体層ＰＳのドレイン電極ＤＴ及びソース電極ＳＴの側には、半導体層ＰＳを挟むようにして低濃度のｎ型不純物がドープされた低濃度不純物層（ＬＤＤ層、ｎ−層）ＬＤＤが形成されている。この低濃度不純物層ＬＤＤは、半導体層ＰＳとゲート電極ＧＴとの間の電界集中の緩和を図る効果を奏する。また、この低濃度不純物層ＬＤＤのドレイン電極ＤＴ及びソース電極ＳＴの側に、ソース電極ＳＴ或いはドレイン電極ＤＴと接続されるコンタクト層ＣＮＬを有している。コンタクト層ＣＮＬは、高濃度のｎ型不純物がドープされた高濃度不純物層（ｎ＋層）である。コンタクト層ＣＮＬは、ソース電極ＳＴ又はドレイン電極ＤＴとチャネル領域との接続抵抗を下げる効果を奏する。なお、薄膜トランジスタＴＦＴはコープレーナ型に限定されることはなく、スタガード型であってもよい。また、ゲート電極はボトム型に限定されることはなく、トップゲート型であってもよい。
【００２７】
第１基板ＳＵＢ１の上面には、半導体層ＰＳ、低濃度不純物層ＬＤＤ、及びコンタクト層ＣＮＬを被う第１絶縁膜ＩＮ１が形成され、この第１絶縁膜ＩＮ１の上面には第２絶縁膜ＩＮ２が形成されている。この第１絶縁膜ＩＮ１及び第２絶縁膜ＩＮ２には、半導体層ＰＳを挟むようにして形成されるコンタクト層ＣＮＬに達するスルーホール（コンタクトホール）がそれぞれ形成され、このスルーホールにドレイン電極ＤＴ及びソース電極ＳＴが形成され、薄膜トランジスタＴＦＴを形成している。この第２絶縁膜ＩＮ２の上面には例えばアルミニウム薄膜からなる図示しないドレイン線ＤＬが形成されており、該ドレイン線ＤＬはドレイン電極ＤＴに電気的に接続されている。なお、このドレイン線ＤＬ及びゲート線ＧＬ並びにゲート電極ＧＴを、後述するようにＩＴＯ膜で形成してもよい。
【００２８】
また、第２絶縁膜ＩＮ２の上層には、ドレイン電極ＤＴ及びソース電極ＳＴ並びにドレイン線ＤＬをも被って、第１基板ＳＵＢ１の表面を平坦化するための保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは薄膜トランジスタＴＦＴの液晶との直接の接触を回避し、薄膜トランジスタＴＦＴの特性劣化を防止するようになっている。この保護膜ＰＡＳは、たとえば二層構造からなり、無機絶縁膜からなる保護膜および有機絶縁膜からなる保護膜（平坦化膜）の積層体によって構成されている。
【００２９】
そして、保護膜ＰＡＳの表面には、周知のフォトリソグラフィ技術の選択エッチングで透光性導電膜をパターンエッチングして形成した第１透光性パターン化導電膜ＰＸ１が形成されている。また、この第１透光性パターン化導電膜ＰＸ１の液晶側面（上面）及び側面を被う第２透光性パターン化導電膜ＰＸ２が形成され、第１透光性パターン化導電膜ＰＸ１と第２透光性パターン化導電膜ＰＸ２とにより画素電極ＰＸを形成している。すなわち、第２透光性パターン化導電膜ＰＸ２は、第１透光性パターン化導電膜ＰＸ１の側壁面を含む露出された表面のみを被ってなる構成である。このとき、後述するように、本実施形態の第１透光性パターン化導電膜ＰＸ１及び第２透光性パターン化導電膜ＰＸ２は結晶性の透光性導電膜からなる。
【００３０】
また、本実施形態においては、対向電極ＣＴは、たとえばＩＴＯ（Indium Tin Oxide）からなる透光性導電膜で形成され、表示領域ＡＲの全域にわたって形成されている。対向電極ＣＴには映像信号に対して基準となる信号（基準信号）が供給され、この信号は各画素において共通に供給されるようになっている。なお、この対向電極ＣＴには、電気抵抗の低い金属からなるコモン信号線ＣＬが直接に重ねられて形成され、このコモン信号線ＣＬを通して対向電極ＣＴへ基準信号が供給されるようになっている。コモン信号線ＣＬは、実質的な画素領域を回避して形成され、ゲート信号線ＧＬに近接しあるいは一部重畳してゲート信号線ＧＬの走行方向に沿って形成されている。また、本願発明は、対向電極ＣＴが第２基板ＳＵＢ２に形成されるＶＡ方式やＴＮ方式の液晶表示装置にも適用可能である。
【００３１】
〈画素の製造方法１〉
次に、図４〜図７に本発明の実施形態の液晶表示装置の製造方法を説明するための図を示し、以下、図４〜図７に基づいて、本願発明の透光性パターン化導電膜で画素電極を形成する場合の製造方法を説明する。ただし、本願発明の適用範囲は画素電極に限定されることはなく、従来の液晶表示装置ではシート抵抗が大きいために金属薄膜を用いて形成していたドレイン線ＤＬやゲート線ＧＬ、これらドレイン線ＤＬやゲート線ＧＬと半導体装置ＳＥＣの出力とを接続する引き出し配線、さらには周辺回路を形成する薄膜トランジスタの電極等にも適用可能である。また、本発明では、透光性パターン化導電膜で形成される画素電極の製造方法を除く他の製造方法は従来の液晶表示装置と同様となるので、以下の説明では、透光性パターン化導電膜で形成される画素電極の製造方法について詳細に説明する。
【００３２】
本実施形態の画素電極ＰＸの形成では、まず、画素電極ＰＸを形成するＩＴＯを周知のフォトリソグラフィ技術でパターンエッチングし、図４に示すように、第１透光性パターン化導電膜ＰＸ１を形成する。この第１透光性パターン化導電膜ＰＸ１の形成では、第１基板ＳＵＢ１の液晶側面すなわち保護膜ＰＡＳの上層にＩＴＯ膜ＩＴＯを成膜した後に、該ＩＴＯ膜ＩＴＯの上面にエッチングパターンを形成する。次に、例えばしゅう酸系の薬液を用いたウェットエッチングで画素電極ＰＸの形状に沿った第１透光性パターン化導電膜ＰＸ１を形成する。このエッチング後の状態では、第１透光性パターン化導電膜ＰＸ１は非晶質（非結晶、アモルファス）状態であるので、次に、周知のアニール処理等の熱処理により、エッチング後のされた第１透光性パターン化導電膜ＰＸ１を結晶化する。
【００３３】
次に、図５に示すように、第１基板ＳＵＢ１の液晶側面すなわち第１透光性パターン化導電膜ＰＸ１の上層を含む保護膜ＰＡＳの上層に透光性導電膜としてＩＴＯ膜ＩＴＯを成膜する。このとき、ＩＴＯ膜ＩＴＯを所定値以上の膜厚で成膜した場合、図６に示すように、第１透光性パターン化導電膜ＰＸ１の表面及びその側面部分、すなわち第１透光性パターン化導電膜ＰＸ１の露出面に接するＩＴＯ膜は反応熱により、結晶化された状態のＩＴＯ膜ＩＴＯ１となる。
【００３４】
この後に、本実施形態では、再度、しゅう酸系の薬液を用いてＩＴＯ膜ＩＴＯをウェットエッチングする。このとき、しゅう酸系の薬液は非晶質状態のＩＴＯ膜ＩＴＯのみがエッチングされる。その結果、結晶状態のＩＴＯ膜ＩＴＯ１の領域はエッチングされずに残ることとなる。このときの状態を示したのが図７である。この図７から明らかなように、第１透光性パターン化導電膜ＰＸ１の表面及びその側面部分の形状に沿った第２透光性パターン化導電膜ＰＸ２が自己整合的に形成され、画素電極ＰＸが形成される。このとき、画素電極ＰＸは第１透光性パターン化導電膜ＰＸ１に第２透光性パターン化導電膜ＰＸ２が積層された構成となり、従来の画素電極ＰＸよりも膜厚を厚くすることが可能となる。その結果、画素電極ＰＸを形成する透明導電膜の電気抵抗を低減させることが可能となる。この画素電極ＰＸの電気抵抗の低減により、画素電極ＰＸ内の電界分布を均一化でき、これにより、図１３に示すように、画素電極ＰＸと対向電極ＣＴとの間における液晶駆動のための電界Ｅの分布を均一化できる。その結果、同一画素内における明度差を大幅に低減させることが可能となる。この同一画素内における明度差の低減効果は、液晶表示装置の高精細化に伴い電極間ギャップが狭くなった場合に、特に有効である。また、横電界方式に求められる等方性液晶用の電極としても用いることができる。
【００３５】
なお、第１透光性パターン化導電膜ＰＸ１の上層にＩＴＯ膜ＩＴＯを成膜する際に、所定値以下の膜厚でＩＴＯ膜ＩＴＯを形成した場合には、成膜過程における反応熱による結晶化がされないので、非晶質のＩＴＯ膜ＩＴＯ１のままとなる。従って、この場合には、例えばレーザ光を用いたアニール処理等を行うことにより、結晶化されたＩＴＯ膜ＩＴＯ１を形成可能である。これにより、次のしゅう酸系の薬液を用いたウェットエッチング処理によって、第１透光性パターン化導電膜ＰＸ１に積層される第２透光性パターン化導電膜ＰＸ２を形成することができ、前述する効果を得ることができる。
【００３６】
〈配線の製造方法〉
図８〜図１２は本発明の実施形態の液晶表示装置における透明導電膜を配線層に適用した場合の製造方法を説明するための図であり、以下、図８〜図１２に基づいて、本願発明を配線の形成に適用した場合の製造方法及び効果について説明する。ただし、以下の説明では、第１基板ＳＵＢ１の上面に配線層を形成する場合について説明するが、画素電極ＰＸの形成と同様に、他の絶縁層である第２絶縁膜の上層等に配線層を形成する場合にも適用可能である。また、以下の説明では、配線層の電気抵抗を大幅に低減させるために、３層の透光性パターン化導電膜を形成する場合について説明する。ただし、画素電極ＰＸと同様に、透光性パターン化導電膜は３層に限定されることはなく、２層以上であればよい。
【００３７】
まず、第１基板ＳＵＢ１の上面（液晶側面）にＩＴＯ膜を成膜した後に、配線のマスクパターンを形成し、しゅう酸系の薬剤を用いてＩＴＯ膜をウェットエッチングする。このエッチングにより、図８に示すように、非晶質状態のＩＴＯ膜ＩＴＯ２が形成される。この後に、熱処理であるアニール処理を行うことにより、非晶質状態のＩＴＯ膜ＩＴＯ２から結晶状態のＩＴＯ膜である第１透光性パターン化導電膜ＩＴＯ３を形成する。
【００３８】
次に、図９に示すように、所定厚さ以上の膜厚となるように、第１基板ＳＵＢ１表面にＩＴＯ膜ＩＴＯを成膜する。この成膜工程における反応熱により、図１０に示すように、結晶状態の第１透光性パターン化導電膜ＩＴＯ３の周囲のＩＴＯ膜ＩＴＯは、結晶状態のＩＴＯ膜ＩＴＯ１となる。
【００３９】
次に、しゅう酸系の薬剤を用いてＩＴＯ膜ＩＴＯをウェットエッチングすることにより、非晶質状態のＩＴＯ膜ＩＴＯのみがウェットエッチングされ、結晶状態のＩＴＯ膜である第２透光性パターン化導電膜ＩＴＯ４が形成される。この第２透光性導電膜ＩＴＯ４は、図１０に示す結晶性のＩＴＯ膜ＩＴＯ１の部分のみがエッチングされずに形成された透光性パターン化導電膜である。従って、第１透光性パターン化導電膜ＩＴＯ３の表面及びその側面部分の形状に沿った形状、すなわちフォトリソグラフィ工程を用いることなく第２透光性パターン化導電膜ＩＴＯ４が自己整合的に形成される。
【００４０】
次に、第２透光性パターン化導電膜ＩＴＯ４を含む第１基板ＳＵＢ１の上面に、再度ＩＴＯ膜を形成することにより、前述と同様に、第２透光性パターン化導電膜ＩＴＯ４の表面及びその側面部分が反応熱により結晶化される。次に、しゅう酸系の薬剤を用いてＩＴＯ膜をウェットエッチングすることにより、非晶質状態のＩＴＯ膜ＩＴＯがエッチングされ、結晶状態のＩＴＯ膜である第３透光性パターン化導電膜ＩＴＯ５が自己整合的に形成され、３層の透光性パターン化導電膜ＩＴＯ３、ＩＴＯ４、ＩＴＯ５からなる配線層が形成される。その結果、１層の透光性パターン化導電膜で形成した配線層よりも大幅に電気抵抗を低減させることが可能となる。
【００４１】
以上説明したように、本発明の実施形態の液晶表示装置では、第１基板ＳＵＢ１の液晶面側に、第１透光性パターン化導電膜を成膜し、この第１透光性パターン化導電膜をフォトリソグラフィ技術による選択エッチングにより、パターン化された結晶性の第１透光性パターン化導電膜を形成し、この後に第１透光性パターン化導電膜をも被った第２透光性導電膜を成膜し、少なくとも第２透光性パターン化導電膜をウェットエッチングすることにより、第１透光性パターン化導電膜上に第２透光性パターン化導電膜を自己整合的に形成することができるので、第１透光性パターン化導電膜の形成以降は、フォトリソグラフィ工程を得ることなくすなわち工程を増やすことなく容易に透光性パターン化導電膜を積層することが可能となる。その結果、透光性パターン化導電膜の電気抵抗を大幅に低減させることが可能となり、従来では金属薄膜を用いていた配線層等にも容易に透光性パターン化導電膜を用いることが可能となる。また、透光性パターン化導電膜は、第１透光性パターン化導電膜、第２透光性パターン化導電膜、第３透光性パターン化導電膜と、複数の形成することにより、当該透光性パターン化導電膜のパターン幅も大きくすることができるので、電気抵抗をさらに小さくできる。
【００４２】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００４３】
ＳＵＢ１……第１基板、ＳＵＢ２……第２基板、ＳＤ……辺部、ＳＥＣ……半導体装置
ＡＲ……表示領域、ＳＬ……シール材、ＧＬ……ゲート線、ＤＬ……ドレイン線
ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極ＰＸ、ＣＴ……対向電極
ＣＬ……コモン線、ＧＲＬ……下地層、ＧＴ……ゲート電極、ＧＩ……絶縁膜
ＰＳ……半導体層、ＤＴ……ドレイン電極、ＳＴ……ソース電極
ＬＤＤ……低濃度不純物層、ＣＮＬ……コンタクト層、ＩＮ１……第１絶縁膜
ＩＮ２……第２絶縁膜、ＰＡＳ……保護膜ＰＡＳ
ＰＸ１……第１透光性パターン化導電膜、ＰＸ２……第２透光性パターン化導電膜
ＩＴＯ、ＩＴＯ１、ＩＴＯ２……ＩＴＯ膜、ＩＴＯ３……第１透光性パターン化導電膜
ＩＴＯ４……第２透光性パターン化導電膜、ＩＴＯ５……第３透光性パターン化導電膜
【特許請求の範囲】
【請求項１】
基板上に、複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、前記ゲート線とドレイン線とに囲まれる領域を画素の領域とし、前記画素の領域毎に、前記ゲート線とドレイン線とに接続される薄膜トランジスが形成される表示装置であって、
前記ゲート線及び前記ドレイン線、並びに前記ゲート線又は前記ドレイン線から伸延される引き出し配線の少なくとも１つが透光性パターン化導電膜で形成され、
前記透光性パターン化導電膜は、少なくとも、第１透光性パターン化導電膜と、前記第１透光性パターン化導電膜上に積層された第２透光性パターン化導電膜とから構成され、
前記第２透光性パターン化導電膜は、前記第１透光性パターン化導電膜の側壁面を含む表面のみを被って形成される導電膜からなることを特徴とする表示装置。
【請求項２】
前記第１透光性パターン化導電膜及び前記第２透光性パターン化導電膜は、結晶性の導電化膜からなることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第２透光性パターン化導電膜幅は、伸延方向に直交する断面形状が前記第１透光性パターン化導電膜幅よりも大きいことを特徴とする請求項１又は２に記載の表示装置。
【請求項４】
基板上に、マトリクス状に形成される薄膜トランジスタを形成する表示装置の製造方法であって、
基板上に、第１透光性導電膜を成膜する第１成膜工程と、
前記第１透光性導電膜をフォトリソグラフィ技術による選択エッチングにより、パターン化された結晶性の第１透光性パターン化導電膜を得る第１パターン工程と、
前記基板上に、前記第１透光性パターン化導電膜をも被って、第２透光性導電膜を成膜する第２成膜工程と、
少なくとも前記第２透光性導電膜をウェットエッチングにより、前記第１透光性パターン化導電膜上に第２透光性パターン化導電膜を自己整合的に形成する第２パターン工程とを有することを特徴とする表示装置の製造方法。
【請求項５】
第１パターン工程は、前記選択エッチングにより得られた導電膜パターンをアニール処理により、結晶性の第１透光性パターン化導電膜を得る工程を有することを特徴とする請求項４に記載の表示装置の製造方法。
【請求項６】
前記基板上に、前記第２透光性パターン化導電膜をも被って、再度、前記第２透光性導電膜を成膜する第３成膜工程と、
前記第２透光性導電膜を前記ウェットエッチングによって、前記第２透光性パターン化導電膜上に、再度、第２透光性パターン化導電膜を自己整合的に形成する第３パターン工程とを有し、
前記第３成膜工程と第３パターン工程と順次繰り返し、所定膜厚の透光性導電膜を成膜することを特徴とする請求項４又は５に記載の表示装置の製造方法。
【請求項７】
前記ウェットエッチングは、シュウ酸系のエッチング液を用いることを特徴とする請求項４乃至６の内の何れかに記載の表示装置の製造方法。
【請求項１】
基板上に、複数のゲート線と、前記ゲート線と交差する複数のドレイン線とを有し、前記ゲート線とドレイン線とに囲まれる領域を画素の領域とし、前記画素の領域毎に、前記ゲート線とドレイン線とに接続される薄膜トランジスが形成される表示装置であって、
前記ゲート線及び前記ドレイン線、並びに前記ゲート線又は前記ドレイン線から伸延される引き出し配線の少なくとも１つが透光性パターン化導電膜で形成され、
前記透光性パターン化導電膜は、少なくとも、第１透光性パターン化導電膜と、前記第１透光性パターン化導電膜上に積層された第２透光性パターン化導電膜とから構成され、
前記第２透光性パターン化導電膜は、前記第１透光性パターン化導電膜の側壁面を含む表面のみを被って形成される導電膜からなることを特徴とする表示装置。
【請求項２】
前記第１透光性パターン化導電膜及び前記第２透光性パターン化導電膜は、結晶性の導電化膜からなることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第２透光性パターン化導電膜幅は、伸延方向に直交する断面形状が前記第１透光性パターン化導電膜幅よりも大きいことを特徴とする請求項１又は２に記載の表示装置。
【請求項４】
基板上に、マトリクス状に形成される薄膜トランジスタを形成する表示装置の製造方法であって、
基板上に、第１透光性導電膜を成膜する第１成膜工程と、
前記第１透光性導電膜をフォトリソグラフィ技術による選択エッチングにより、パターン化された結晶性の第１透光性パターン化導電膜を得る第１パターン工程と、
前記基板上に、前記第１透光性パターン化導電膜をも被って、第２透光性導電膜を成膜する第２成膜工程と、
少なくとも前記第２透光性導電膜をウェットエッチングにより、前記第１透光性パターン化導電膜上に第２透光性パターン化導電膜を自己整合的に形成する第２パターン工程とを有することを特徴とする表示装置の製造方法。
【請求項５】
第１パターン工程は、前記選択エッチングにより得られた導電膜パターンをアニール処理により、結晶性の第１透光性パターン化導電膜を得る工程を有することを特徴とする請求項４に記載の表示装置の製造方法。
【請求項６】
前記基板上に、前記第２透光性パターン化導電膜をも被って、再度、前記第２透光性導電膜を成膜する第３成膜工程と、
前記第２透光性導電膜を前記ウェットエッチングによって、前記第２透光性パターン化導電膜上に、再度、第２透光性パターン化導電膜を自己整合的に形成する第３パターン工程とを有し、
前記第３成膜工程と第３パターン工程と順次繰り返し、所定膜厚の透光性導電膜を成膜することを特徴とする請求項４又は５に記載の表示装置の製造方法。
【請求項７】
前記ウェットエッチングは、シュウ酸系のエッチング液を用いることを特徴とする請求項４乃至６の内の何れかに記載の表示装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−２２７２９４（Ｐ２０１１−２２７２９４Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１０−９７０３４（Ｐ２０１０−９７０３４）
【出願日】平成２２年４月２０日（２０１０．４．２０）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２２年４月２０日（２０１０．４．２０）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
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