表示装置
【課題】ＴＦＴ液晶ディスプレイに代表されるホールド型表示装置において、動画像を表示した際の動画ぼやけを改善する。
【解決手段】１フレームを暗フィールドと明フィールドに分割し、暗フィールドにおいて、可能な限り黒表示に近づけた暗輝度階調電圧を生成し、明フィールドにおいて、暗フィールドによって低減した輝度を補償する明輝度階調電圧を生成する。その際に、暗輝度階調電圧又は明輝度階調電圧における低階調電圧（Ｖ０Ｐ〜Ｖ２０Ｐ）又は高階調電圧（Ｖ４３Ｐ〜Ｖ６３Ｐ）を同一電位とする。
【解決手段】１フレームを暗フィールドと明フィールドに分割し、暗フィールドにおいて、可能な限り黒表示に近づけた暗輝度階調電圧を生成し、明フィールドにおいて、暗フィールドによって低減した輝度を補償する明輝度階調電圧を生成する。その際に、暗輝度階調電圧又は明輝度階調電圧における低階調電圧（Ｖ０Ｐ〜Ｖ２０Ｐ）又は高階調電圧（Ｖ４３Ｐ〜Ｖ６３Ｐ）を同一電位とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＦＴ液晶ディスプレイに代表されるホールド型表示装置に係わり、動画像を表示した際の画質の向上を実現する表示装置に関するものである。
【背景技術】
【０００２】
ＴＦＴ液晶ディスプレイなどのアクティブマトリクス型表示装置は、薄型、高精細、低消費電力といった特徴から携帯電話機や携帯情報端末などのモバイル機器における表示装置として広く利用されている。特に、携帯電話機では高機能化が進み、ワンセグメント放送や、録画した動画の再生、ゲームを含むアプリケーションなどで動画像を使用する場面が増加した。しかし、ＴＦＴ液晶は、１フレーム期間に同じ映像を表示し続けるホールド型駆動であり、動画像を表示すると、映像が網膜に残像として残り、表示映像の輪郭がぼやけて見える現象（以下「動画ぼやけ」という。）が発生する。
【０００３】
このようなホールド型表示装置にて発生する画質劣化の対策として、下記特許文献１には、１フレーム期間に、黒表示を行う期間を挿入することによって、網膜残像をキャンセルし、動画ぼやけを改善する方式が提案されている。しかし、こうした黒挿入によって、擬似的にＣＲＴ（陰極線管）に代表されるようなインパルス型駆動とする方式は、表示映像の最大輝度やコントラストの低下を招く。
【０００４】
一方で、下記特許文献２には、１フレームをいくつかのサブフレームに分割し、黒挿入によって低下する輝度を他のサブフレームにて補償することで、擬似インパルス型駆動ではあるが、１フレーム期間でみた場合に、輝度やコントラストの低下が発生しない方式が提案されている。この方式では、システムに入力された１フレームデータから、擬似インパルス型駆動用の低輝度サブフレームデータと輝度補償用の高輝度サブフレームデータを作成する必要があるが、この際のデータ変換処理に、ルックアップテーブル（以下「ＬＵＴ」という。）を使用している。以下、この方式を「ＬＵＴ方式」という。このようなＬＵＴ方式の実現には、変換処理後のデータを格納しておくＬＵＴとして、容量の大きな記憶装置が必要となるが、ＬＳＩなどのハードウェアに実装した際の回路面積が増加するため、コストの増大につながるだけでなく、回路面積に対する制約が厳しいモバイル機器向けに適用することが困難である。
【特許文献１】特開２０００−１２２５９６号公報
【特許文献２】特開２００５−１７３３８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このようなＬＵＴ方式で、ホールド型表示装置の動画ぼやけを改善するために、擬似インパルス型駆動を行うと、１フレームを複数のサブフレームに時分割する際に、階調数に応じたＬＵＴ、例えば、階調数が２５６階調で階調データが８ビットであれば『２５６階調×８ビット×２サブフレーム＝４０９６ビット』サイズのＬＵＴが必要となりコストの増大が懸念される。
【０００６】
また、ＬＵＴ方式ではなく、階調電圧生成回路に少なくとも２種類の階調電圧を設定できるようにし、１フレームを複数のフィールドに時分割し、フィールド毎に少なくとも２種類の階調電圧を切り替えて、表示装置に出力する現行方式がある。しかし、この現行方式での階調電圧生成回路は、例えば、基準電圧を抵抗分圧することで、階調電圧を生成するため、抵抗分圧でドロップする電圧をＶｄとした場合、例えば、Ｖ１の階調電圧はＶ１＝Ｖ０−Ｖｄの関係となり、その他の階調電圧（Ｖ２〜Ｖ６３）においても同様な関係となる。したがって、各階調電圧（Ｖ１〜Ｖ６３）は全て異なり、いずれかの階調電圧（Ｖ１〜Ｖ６３）を同じにすることができない。
【０００７】
図１１（ａ）（ｂ）は、ＬＵＴ使用時と、ＬＵＴ未使用時で、擬似インパルス型駆動を行ったときの、階調番号−階調電圧特性である。なお、図１１（ａ）は正極時、図１１（ｂ）は負極時の階調番号−階調電圧特性を示している。さらに、図１１（ａ）（ｂ）において、対向電極印加電圧は、正極時が０Ｖ、負極時は４Ｖとした場合、正極時は階調電圧を高くすることで液晶パネルの輝度は高くなり、負極時は階調電圧を高くすることで液晶パネルの輝度は低くなる。
【０００８】
図１１（ａ）に示すＬＵＴ使用時での階調番号−階調電圧特性は、暗フィールド時には低電位の階調電圧が暫く続くのに対し、ＬＵＴ未使用の階調電圧生成回路による擬似インパルス型駆動を行う現行方式では、階調電圧は階調番号が上がるにつれて電圧も高くなるが、液晶パネルの輝度は、ＬＵＴ方式に比べ高くなる。
【０００９】
図１１（ｂ）においても、図１１（ａ）と同様に、現行方式はＬＵＴ方式と比べて液晶パネルの輝度が低くなってしまう。そのため、現行方式はＬＵＴ方式程度の動画ぼやけの改善効果は得られなくなってしまう。
【課題を解決するための手段】
【００１０】
本発明では、階調電圧生成回路に少なくとも２種類の階調電圧を設定できるようにし、１フレームを少なくとも２つのフィールドに分割し、フィールド毎に少なくとも２種類の階調電圧を切り替えて表示装置に出力することで、外部システムから要求された階調を擬似的に表示する。
【００１１】
ここで、２種類の階調電圧は、可能な限り黒表示に近づけた暗輝度表示フィールド（以下「暗フィールド」という。）となる階調電圧と、暗フィールドによって低減した輝度を高階調表示によって補償する明輝度表示フィールド（以下「明フィールド」という。）となる階調電圧である。この２種類の階調電圧を表示装置に出力する。
【００１２】
本発明は、擬似インパルス型駆動時に、階調電圧生成回路にて階調電圧を生成する場合、階調間の抵抗を任意にパスして、抵抗分圧しないことで、同一電圧の階調電圧を生成することによって、ＬＵＴ方式と同様の輝度特性を得ることができるため、演算用のパラメータを格納するために必要なレジスタ以外には、容量の大きなＬＵＴが不要となることを特徴とする。
【発明の効果】
【００１３】
以上、本発明によれば、輝度やコントラストの低下が発生することなく、ホールド型表示装置の動画表示性能を向上させる擬似インパルス型駆動を、ＬＵＴを使用しない駆動方式を用いて、低コストの表示装置を実現可能となる。
【００１４】
また、本発明は、ホールド型表示装置に対して表示装置のサイズを問わず利用可能であるが、特に、コストや回路面積の制約が厳しい携帯電話機及び携帯情報端末などの表示装置に最適である。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて、本発明の実施例を説明する。
【実施例１】
【００１６】
本発明の実施例１によるホールド型表示装置の動画ぼやけを改善する駆動方式について説明する。図１に、本実施例に係る液晶表示装置の構成図を示す。なお、ホールド型表示装置の例として液晶表示装置を挙げるが、他のホールド型駆動の表示装置にも適応可能である。また、本実施例においては、６４階調制御を行うものとする。したがって、入力する表示データの情報量はカラー１画素当たり１８（６×３）ビットとする。
【００１７】
図１において、１００はＣＰＵ、１０１は信号線駆動回路、１０２はシステムインタフェース、１０３は制御レジスタ、１０４はタイミングコントローラ、１０５はγ調整用レジスタ、１０８は階調電圧生成回路、１１４はメモリ制御回路、１１５は表示ＲＡＭ、１１６はラッチ回路、１１７は出力制御回路、１１８は走査線駆動回路、１１９は液晶パネルである。
【００１８】
ここで、信号線駆動回路１０１は、いわゆる表示メモリ内蔵型のコントローラ・ドライバであり、本発明の実現手段を含む。以下、信号線駆動回路１０１の内部ブロックの構成と動作について説明する。
【００１９】
システムインタフェース１０２は、外部システムであるＣＰＵ１００が出力する表示データ及びインストラクションを受け、制御レジスタ１０３へ出力する動作を行う。ここで、インストラクションとは、信号線駆動回路１０１の内部動作を決定するための情報であり、フレーム周波数、駆動ライン数、駆動電圧等の各種パラメータを含む。
【００２０】
制御レジスタ１０３は、インストラクションのデータを格納し、これを各ブロックへ出力するブロックである。例えば、フレーム周波数、駆動ライン数、データ電圧切り換えタイミングに関するインストラクションは、タイミングコントローラ１０４へ出力され、階調電圧の電位に関するインストラクションはγ調整用レジスタ１０５へ出力される。なお、表示データも一旦制御レジスタ１０３に格納され、表示位置を指示するインストラクションとともに、メモリ制御回路１１４へ出力される。
【００２１】
メモリ制御回路１１４は、表示ＲＡＭ１１５のライト及びリード動作を行うブロックである。まず、ライト動作時には、制御レジスタ１０３から転送される表示位置のインストラクションに基づき、表示ＲＡＭ１１５のアドレスを選択する信号を出力する。これと同時に表示データを表示ＲＡＭ１１５へ転送する。この動作により、表示ＲＡＭ１１５の所定のアドレスに表示データをライトすることができる。一方、リード動作時には、表示ＲＡＭ１１５における所定のワード線群を１本ずつ順次に選択する動作を繰り返す。この動作により、選択されたワード線上の表示データを、ビット線を介して一斉にリードすることができる。なお、リードするワード線の範囲、１回の選択期間（１走査期間と等価）、選択動作の繰り返し周期（１フレーム期間と等価）等の設定は、インストラクションにて指示されるものとする。
【００２２】
表示ＲＡＭ１１５は、液晶パネル１１９の走査線と信号線に相当するワード線とビット線を有し、表示データのライト動作及びリード動作を行う。なお、リードされた表示データは、ラッチ回路１１６で一旦保持された後、出力制御部１１７へ出力される。
【００２３】
タイミングコントローラ１０４は、内蔵の発振器が生成する基準クロックに基づき、１走査期間や１フレーム期間等を指示する信号群を自己生成して出力する。
【００２４】
γ調整用レジスタ１０５は、正極用レジスタ１０６と負極用レジスタ１０７にて構成される。制御レジスタ１０３から入力されたインストラクションを正極用レジスタ１０６及び負極用レジスタ１０７に保持し、階調電圧生成回路１０８へ出力する。
【００２５】
階調電圧生成回路１０８は、基準ラダー回路としての正極用ラダー回路１０９及び負極用ラダー回路１１０、選択回路１１１、バッファ回路１１２、階調電圧用ラダー回路１１３にて構成される。まず、γ調整用レジスタ１０５から入力されたγ調整用信号に基づき、正極用ラダー回路１０９及び負極用ラダー回路１１０にて、基準高電圧と基準低電圧との差電圧を抵抗分圧し、１２レベルの基準電圧（以下「リファレンス電圧」という。）を生成して、選択回路１１１へ出力する。
【００２６】
選択回路１１１は、交流化信号に基づき正極用ラダー回路１０９及び負極用ラダー回路１１０で生成したリファレンス電圧の一方を選択し、バッファ回路１１２に出力する。バッファ回路１１２は入力されたリファレンス電圧をボルテージフォロア回路によりバッファリングし、階調電圧用ラダー回路１１３へ出力する。
【００２７】
階調電圧用ラダー回路１１３は、入力された１２レベルのリファレンス電圧を基に抵抗分圧し、６４レベルの階調電圧を生成し、出力制御回路１１７へ出力する。
【００２８】
出力制御回路１１７は、ラッチ回路１１６から入力された表示データを基に、階調電圧生成回路１０８から入力された６４レベルの階調電圧のうち１レベルを選択し、液晶パネル１１９の信号線１２１へ出力する。
【００２９】
走査線駆動回路１１８は、液晶パネル１１９の走査線１２０に対し、１走査期間に同期して選択状態を示す走査電圧（本実施例では“ハイ”レベル）を線順次に出力するためのブロックである。ここで、先頭の走査線に“ハイ”レベルを出力するタイミングは、表示ＲＡＭ１１５における先頭のワード線をリードするタイミングに同期している。
【００３０】
液晶パネル１１９は、信号線１２１と走査線１２０の交点に位置する各画素部にスイッチング用トランジスタ１２２が配置された、いわゆるアクティブマトリクス型と呼ばれるフラットパネルである。トランジスタ１２２のソース端子は、信号線１２１を介して出力制御回路１１７の出力に接続され、ゲート端子は、走査線１２０を介して走査線駆動回路１１８の出力に接続される。また、トランジスタ１２２のドレイン端子は、表示素子１２３に接続される。なお、表示素子１２３の対向側は、コモン電極が接続され、コモン電極へはＶｃｏｍ電圧が出力される。したがって、選択状態にある走査線１２０においては、階調電圧とＶｃｏｍ電圧との電圧差が表示素子１２３への印加電圧となる。
【００３１】
また、本実施例では、正極時のＶｃｏｍ電位は０Ｖ、負極時のＶｃｏｍ電位を４Ｖとしているため、正極時は、階調電圧を高くすることで輝度が高く（階調電圧を低くすることで輝度が小さく）なり、負極時は、階調電圧を低くすることで輝度が高く（階調電圧を高くすることで輝度が小さく）なる。なお、表示素子１２３の種類は、液晶や有機ＥＬ等が代表的であるが、電圧によって表示輝度が制御可能であれば、その他の素子を用いてもよい。
【００３２】
次に、タイミングコントローラ１０４の内部ブロック構成及び動作に関し、図２（ａ）を用いて説明する。図２（ａ）において、２００はレジスタ、２０１は内部クロック生成回路、２０２はクロックカウンタ、２０３は水平同期信号生成回路、２０４は交流化信号生成回路、２０５はラインカウンタ、２０６は垂直同期信号生成回路、２０７はγ設定値切替信号生成回路、２０８は奇偶フレーム信号生成回路である。
【００３３】
図１に示す制御レジスタ１０３から入力された１走査期間、１フレーム期間、１フィールド期間などをレジスタ２００に保持し、クロックカウンタ２０２及びラインカウンタ２０５に出力する。
【００３４】
内部クロック生成回路２０１は、基準動作クロックＣＬＫを生成し各回路へ出力する。各回路は、内部クロック生成回路２０１にて生成された基準クロックＣＬＫを基に動作する。
【００３５】
クロックカウンタ２０２は、レジスタ２００から入力された１走査期間のＣＬＫ値まで基準クロックをカウントし、クロックカウント値を水平同期信号生成回路２０３に出力する。なお、クロックカウンタ２０２のクロックカウント値は、１走査期間のＣＬＫ値を超える、若しくは、入力された水平同期信号Ｖｓｙｎｃ（本実施例では“ロー”アクティブ）の立下りエッジにてクリア（カウント値＝“０”）となる。
【００３６】
水平同期信号生成回路２０３は、クロックカウンタ２０２から入力されたクロックカウント値を基に水平同期信号ＣＬ１を生成し出力する。なお、水平同期信号ＣＬ１は、クロックカウント値が“０”のとき立ち上がり（本実施例では“ハイ”アクティブ）、レジスタ２００から入力された水平同期信号のアクティブ期間まで“ハイ”出力するものとする。
【００３７】
ラインカウンタ２０５は、水平同期信号ＣＬ１の立ち上がりに同期して、レジスタ２００から入力された１フィールド期間のライン数までカウントし、ラインカウント値を垂直同期信号生成回路２０６に出力する。なお、ラインカウンタ２０５のラインカウント値は、１フィールド期間のライン数を超える、若しくは、入力された水平同期信号Ｖｓｙｎｃの立下りエッジにてクリア（カウント値＝“０”）となる。
【００３８】
垂直同期信号生成回路２０６は、ラインカウンタ２０５から入力されたカウント値を基に垂直同期信号ＦＬＭを生成し出力する。なお、垂直同期信号ＦＬＭは、ラインカウント値が“０”のとき立ち上がり（本実施例では“ハイ”アクティブ）、レジスタ２００から入力された垂直同期信号のアクティブ期間まで“ハイ”出力するものとする。
【００３９】
交流化信号生成回路２０４は、レジスタ２００から入力された交流化信号（本実施例ではフレーム交流駆動時“０”、ライン交流駆動時“１”）により、交流化信号Ｍを生成し出力する。
【００４０】
γ設定値切替信号生成回路２０７は、垂直同期信号ＦＬＭを基に、γ設定値切替信号を生成する。奇偶フレーム信号生成回路２０８は、入力されたＶｓｙｎｃを基に、奇偶フレーム信号を生成し出力する。
【００４１】
次に、タイミングコントローラ１０４にて生成された信号群の動作タイミングに関し、図２（ｂ）を用いて説明する。擬似インパルス型駆動を行う場合、入力されたＶｓｙｎｃの１フレーム期間中に垂直同期信号ＦＬＭを２度アクティブ（1フレーム期間を２つのサブフィールドに分割）させる。これにより、１フレーム期間に２フィールドのフィールド期間を設けることが可能となる。なお、擬似インパルス型駆動を行わない場合は、入力されたＶｓｙｎｃと同様の波形となる。
【００４２】
水平同期信号ＣＬ１は、レジスタ２００に設定されたライン数だけアクティブにする。なお、本実施例においては、１フレームを２つのフィールドに分割するため、擬似インパルス型駆動を行ったときの１走査期間は、擬似インパルス型駆動を行わない場合の１走査期間と比較し半分の時間となる。
【００４３】
交流化信号Ｍは、レジスタ２００にて設定された交流化方法に応じて“ハイ”“ロー”を繰り返し出力する。本実施例ではライン交流駆動を設定としているため、１走査期間にて“ハイ”もしくは“ロー”を出力することとなる。
【００４４】
γ設定値切替信号は、垂直同期信号ＦＬＭに応じて、１フィールド期間“ハイ”若しくは“ロー”を繰り返し出力する。
【００４５】
奇偶フレーム信号は、入力されたＶｓｙｎｃに応じて、１フレーム期間“ハイ”若しくは“ロー”を繰り返し出力する。
【００４６】
なお、表示ＲＡＭ１１５にて保持している表示データは、擬似インパルス型駆動を行う場合は、１フィールド期間にて１フレーム分の表示データをリードし、さらに、奇偶フレーム信号の“ハイ”出力時に奇数フレームの表示データ、奇偶フレーム信号の“ロー”出力時に偶数フレームの表示データを出力する。本実施例では、奇偶フレーム信号が“ハイ”出力時に奇数、“ロー”出力時に偶数を示す。なお、擬似インパルス型駆動を行わない場合は、１フレーム期間にて１フレーム分の表示データをリードし出力する。
【００４７】
次に、図１に示す正極用レジスタ１０６の内部ブロックの構成に関し、図３（ａ）を用いて説明する。なお、負極用レジスタ１０７の回路構成及び動作は、正極用レジスタ１０６と同様である。
【００４８】
図３（ａ）において、３００はノーマルγレジスタ、３０１は明フィールドレジスタ、３０２は暗フィールドレジスタ、３０３は振幅レジスタ、３０４と３０６と３０８は傾きレジスタ、３０５と３０７と３０９は微調整レジスタ、３１０と３１１は選択回路である。
【００４９】
ノーマルγレジスタ３００は、擬似インパルス型駆動を使用しない場合のγレジスタ値を保持するレジスタであり、明フィールドγレジスタ３０１は、擬似インパルス型駆動時の明フィールド用のγレジスタ値を保持するレジスタであり、暗フィールドγレジスタ３０２は、擬似インパルス型駆動時の暗フィールド用のγレジスタ値を保持するレジスタである。
【００５０】
図１に示す制御レジスタ１０３から入力されるγレジスタ値は、振幅レジスタ値・傾きレジスタ値・微調整レジスタ値に分類され、これらのレジスタ値を階調電圧生成回路１０８に出力することで、階調電圧生成回路１０８内の正極用ラダー回路１０９及び負極用ラダー回路１１０内の可変抵抗を調整することで、階調電圧の電位を設定することができる。
【００５１】
なお、振幅レジスタ値は、階調電圧の振幅を調整する設定値であり、傾き調整レジスタ値は、ダイナミックレンジを大きく変えることなく階調番号−階調電圧特性の中央付近の傾きを調整するための設定値であり、微調整レジスタ値は、階調電圧レベルを微調整するための設定値である。
【００５２】
これらの振幅調整レジスタ値、傾きレジスタ値及び微調整レジスタ値は、ノーマルγレジスタ３００、明フィールドγレジスタ３０１及び暗フィールドγレジスタ３０２内の振幅レジスタ３０３に、傾きレジスタ３０４と３０６と３０８に、微調整レジスタ３０５と３０７と３０９に、それぞれ保持される。
【００５３】
なお、擬似インパルス型駆動の使用・未使用に関わらず、振幅レジスタ値は同値（階調電圧の振幅は一定）のため、振幅レジスタ値は、ノーマルγレジスタ３００の振幅レジスタ３０３にのみ保持され、擬似インパルス型駆動使用時においても振幅レジスタ３０３に保持した振幅レジスタ値を階調電圧生成回路１０８に出力することで、回路規模の増加を抑えている。
【００５４】
選択回路３１０は、制御レジスタ１０３から入力されたＦＢＩオンレジスタデータ（本実施例で“ハイ”時に擬似インパルス型駆動使用、“ロー”時に擬似インパルス型駆動未使用を示す）が“ロー”の場合、ノーマルγレジスタ３００の傾きレジスタ３０４に保持した傾きレジスタ値を選択し、階調電圧生成回路１０８に出力する。また、ＦＢＩオンレジスタデータが“ハイ”さらにγ設定値切替信号（本実施例では、“ハイ”レベル時は明フィールド、“ロー”レベル時は暗フィールドを示す。）が“ハイ”レベル時は明フィールドγレジスタ３０１の傾きレジスタ３０６に保持した傾きレジスタ値を選択、ＦＢＩオンレジスタデータが“ハイ”さらにγ設定値切替信号が“ロー”レベル時は暗フィールドγレジスタ３０２の傾きレジスタ３０８に保持した傾きレジスタ値を選択し、階調電圧生成回路１０８に出力する。
【００５５】
選択回路３１１は、制御レジスタ１０３から入力されたＦＢＩオンレジスタデータが“ロー”の場合、ノーマルγレジスタ３００の微調整レジスタ３０５に保持した微調整レジスタ値を選択し、階調電圧生成回路１０８に出力する。また、ＦＢＩオンレジスタデータが“ハイ”、さらに、γ設定値切替信号が“ハイ”レベル時は、明フィールドγレジスタ３０１の微調整レジスタ３０７に保持した微調整レジスタ値を選択、ＦＢＩオンレジスタデータが“ハイ”、さらに、γ設定値切替信号が“ロー”レベル時は暗フィールドγレジスタ３０２の微調整レジスタ３０９に保持した微調整レジスタ値を選択し、階調電圧生成回路１０８に出力する。
【００５６】
次に、ノーマルγレジスタ３００内の各レジスタの内部構成について、図３（ｂ）を用いて説明する。振幅レジスタ３０３は、ＶＲＰ０〜１の２個のレジスタにて構成され、この２個のレジスタＶＲＰ０〜１に保持されるレジスタ値により、階調電圧の振幅値を調整する。傾きレジスタ３０４は、ＳＲＰ０〜１の２個のレジスタにて構成され、この２個のレジスタＳＲＰ０〜１に保持されるレジスタ値により、階調番号−階調電圧特性の中央付近の傾きを調整する。微調整レジスタ３０５は、ＰＲＰ０〜９の１０個のレジスタにて構成され、この１０個のレジスタＰＲＰ０〜９に保持されるレジスタ値により、階調電圧レベルを微調整する。なお、明フィールドγレジスタ３０１及び暗フィールドγレジスタ３０２内の内部構成は、傾きレジスタ３０４及び微調整レジスタ３０５の内部構成と同様である。
【００５７】
次に、正極用ラダー回路１０９の内部ブロックの構成に関し、図４を用いて説明する。図４において、４００〜４０９はスイッチ（以下「ＳＷ」という。）、４１０〜４２１は固定抵抗、４２２〜４３５は可変抵抗である。可変抵抗４２２及び可変抵抗４３５は、γ調整用レジスタ１０５から入力される振幅レジスタ値に応じて抵抗値を設定する。可変抵抗４２８及び可変抵抗４２９は、γ調整用レジスタ１０５から入力される傾きレジスタ値に応じて抵抗値を設定する。可変抵抗４２３〜４２７及び可変抵抗４３０〜４３４は、γ調整用レジスタ１０５から入力される微調整レジスタ値に応じて抵抗値を設定する。
【００５８】
なお、可変抵抗４２２〜４３５の抵抗の最小値は、抵抗分圧にて階調間の電位差を生じない程度の抵抗値（理想０Ω）とする。また、ＳＷ４００〜４０９が“オン”の場合、ＳＷ４００〜４０９のオン抵抗は固定抵抗４１０〜４２０に対し十分に小さく、ＳＷ４００〜４０９が“オフ”の場合、ＳＷ４００〜４０９のオフ抵抗は、固定抵抗４１０〜４２０に対し十分に大きいものである。
【００５９】
ＦＢＩオンレジスタデータが“ロー”（擬似インパルス型駆動未使用時）の場合、ＳＷ４００〜４０９はオフとなり、固定抵抗４１０〜４１４及び固定抵抗４１６〜４２０に電流が流れることで、各固定抵抗の抵抗値及び各可変抵抗の抵抗値によって分圧され、１２レベルのリファレンス電圧Ｖ０Ｐ／Ｖ１Ｐ／Ｖ２Ｐ／Ｖ４Ｐ／Ｖ８Ｐ／Ｖ２０Ｐ／Ｖ４３Ｐ／Ｖ５５Ｐ／Ｖ５９Ｐ／Ｖ６１Ｐ／Ｖ６２Ｐ／Ｖ６３Ｐを生成する。
【００６０】
なお、Ｖ０Ｐは階調番号０の正極時の電位、Ｖ１Ｐは階調番号１の正極時の電位、Ｖ２Ｐは階調番号２の正極時の電位、Ｖ４Ｐは階調番号４の正極時の電位、Ｖ８Ｐは階調番号８の正極時の電位、Ｖ２０Ｐは階調番号２０の正極時の電位、Ｖ４３Ｐは階調番号４３の正極時の電位、Ｖ５５Ｐは階調番号５５の正極時の電位、Ｖ５９Ｐは階調番号５９の正極時の電位、Ｖ６１Ｐは階調番号６１の正極時の電位、Ｖ６２Ｐは階調番号６２の正極時の電位、Ｖ６３Ｐは階調番号６３の正極時の電位である。
【００６１】
これら１２レベルのリファレンス電圧をバッファ回路１１２にてバッファリングしたのちに階調電圧用ラダー回路１１３へ出力し、階調電圧用ラダー回路１１３は、１２レベルのリファレンス電圧を基に抵抗分圧し、６４階調表示時の場合は、残りの階調番号３、階調番号５〜７、階調番号９〜１９、階調番号２１〜４２、階調番号４４〜５４、階調番号５６〜５８及び階調番号６０の階調電圧を生成する。このときの階調番号−階調電圧特性は、図６（ａ）に示すようになる。
【００６２】
ＦＢＩオンレジスタデータが“ハイ”（擬似インパルス型駆動使用時）及びγ設定値切替信号が“ロー”（暗フィールド時）の場合、ＳＷ４００〜４０４は“オン”となるため固定抵抗４１０〜４１４には電流は流れず、ＳＷ４００〜４０４に電流が流れ、ＳＷ４０５〜４０９は“オフ”となるため、固定抵抗４１６〜４２０に電流が流れる。このとき、暗フィールγレジスタ３０２の微調整レジスタＰＲＰ０〜４のレジスタ値が、可変抵抗４２３〜４２７の抵抗値を最小値設定とした場合、抵抗分圧されないからリファレンス電圧Ｖ０Ｐ〜Ｖ２０Ｐの電位は、基準高電圧源（図示せず。）からの高電圧ＶＤＨが出力されて同一電位となる。なお、Ｖ４３Ｐ〜Ｖ６３Ｐは、固定抵抗４１６〜４２０に電流が流れるから抵抗分圧されるため、同一電位にはならない。
【００６３】
ＦＢＩオンレジスタデータが“ハイ”（擬似インパルス型駆動使用時）及びγ設定値切替信号が“ハイ”（明フィールド時）の場合、ＳＷ４００〜４０４は“オフ”となるため固定抵抗４１０〜４１４に電流が流れ、ＳＷ４０５〜４０９は“オン”となるため、ＳＷ４０５〜４０９に電流が流れ、固定抵抗４１６〜４２０には電流が流れない。このとき、明フィールドγレジスタ３０１の微調整レジスタＰＲＰ５〜９のレジスタ値が、可変抵抗４３０〜４３４の抵抗値を最小値設定とした場合、抵抗分圧されないからリファレンス電圧Ｖ４３Ｐ〜Ｖ６３Ｐの電位は、基準低電圧源（図示せず。）からの低電圧ＧＮＤが出力されて同一電位となる。なお、Ｖ０Ｐ〜Ｖ２０Ｐは、固定抵抗４１０〜４１４に電流が流れるから抵抗分圧されるため、同一電位にはならない。
【００６４】
以上の動作により、図６（ｂ）に示す階調番号−階調電圧特性のように、明フィールドではＶ４３〜Ｖ６３、暗フィールドではＶ０〜Ｖ２０の階調において、同一電圧を出力することが可能となる。
【００６５】
次に、負極用ラダー回路１１０の内部ブロックの構成に関し、図５を用いて説明する。図５において、５００〜５０９はＳＷ、５１０〜５２１は固定抵抗、５２２〜５３５は可変抵抗である。なお、固定抵抗５１０〜５２１及び可変抵抗５２２〜５３５の抵抗値は、正極用ラダー回路１０９の固定抵抗４１０〜４２１及び可変抵抗４２２〜４３５の抵抗値と同値である。
【００６６】
可変抵抗５２２及び可変抵抗５３５は、γ調整用レジスタ１０５から入力される振幅レジスタ値に応じて抵抗値を設定する。可変抵抗５２８及び可変抵抗５２９は、γ調整用レジスタ１０５から入力される傾きレジスタ値に応じて抵抗値を設定する。可変抵抗５２３〜５２７及び可変抵抗５３０〜５３４は、γ調整用レジスタ１０５から入力される微調整レジスタ値に応じて抵抗値を設定する。
【００６７】
なお、可変抵抗５２２〜５３５の抵抗の最小値は、抵抗分圧にて階調間の電位差を生じない程度の抵抗値（理想０Ω）とする。また、ＳＷ５００〜５０９が“オン”の場合、ＳＷ５００〜５０９のオン抵抗は、固定抵抗５１０〜５２０に対し十分に小さく、ＳＷ５００〜５０９が“オフ”の場合、ＳＷ５００〜５０９のオフ抵抗は、固定抵抗５１０〜５２０に対し十分に大きいものである。
【００６８】
ＦＢＩオンレジスタデータが“ロー”（擬似インパルス型駆動未使用時）の場合、ＳＷ５００〜５０９はオフとなり、固定抵抗５１０〜５１４及び固定抵抗５１６〜５２０に電流が流れることで、各固定抵抗の抵抗値及び各可変抵抗の抵抗値によって分圧され、１２レベルのリファレンス電圧Ｖ０Ｎ／Ｖ１Ｎ／Ｖ２Ｎ／Ｖ４Ｎ／Ｖ８Ｎ／Ｖ２０Ｎ／Ｖ４３Ｎ／Ｖ５５Ｎ／Ｖ５９Ｎ／Ｖ６１Ｎ／Ｖ６２Ｎ／Ｖ６３Ｎを生成する。
【００６９】
なお、Ｖ０Ｎは階調番号０の負極時の電位、Ｖ１Ｎは階調番号１の負極時の電位、Ｖ２Ｎは階調番号２の負極時の電位、Ｖ４Ｎは階調番号４の負極時の電位、Ｖ８Ｎは階調番号８の負極時の電位、Ｖ２０Ｎは階調番号２０の負極時の電位、Ｖ４３Ｎは階調番号４３の負極時の電位、Ｖ５５Ｎは階調番号５５の負極時の電位、Ｖ５９Ｎは階調番号５９の負極時の電位、Ｖ６１Ｎは階調番号６１の負極時の電位、Ｖ６２Ｎは階調番号６２の負極時の電位、Ｖ６３Ｎは階調番号６３の負極時の電位である。
【００７０】
これら１２レベルのリファレンス電圧をバッファ回路１１２にてバッファリングしたのちに階調電圧用ラダー回路１１３へ出力し、階調電圧用ラダー回路１１３は、１２レベルのリファレンス電圧を基に抵抗分圧し、６４階調表示時の場合は残りの階調番号３、階調番号５〜７、階調番号９〜１９、階調番号２１〜４２、階調番号４４〜５４、階調番号５６〜５８及び階調番号６０の階調電圧を生成する。このときの階調番号−階調電圧特性を図６（ｃ）に示す。
【００７１】
ＦＢＩオンレジスタデータが“ハイ”（擬似インパルス型駆動使用時）及びγ設定値切替信号が“ハイ”（明フィールド時）の場合、ＳＷ５００〜５０４は“オン”となるため固定抵抗５１０〜５１４には電流は流れず、ＳＷ５００〜５０４に電流が流れ、ＳＷ５０５〜５０９は“オフ”となるため、固定抵抗５１６〜５２０に電流が流れる。このとき、負極用レジスタ１０７内の明フィールγレジスタの微調整レジスタＰＲＰ０〜４のレジスタ値が、可変抵抗５２３〜５２７の抵抗値を最小値設定とした場合、抵抗分圧されないから６レベルのリファレンス電圧Ｖ０Ｎ〜Ｖ２０Ｎの電位は、基準高電圧源（図示せず。）からの高電圧ＶＤＨが出力されて同一電位となる。なお、他の６レベルのリファレンス電圧Ｖ４３Ｎ〜Ｖ６３Ｎは固定抵抗５１６〜５２０に電流が流れるから抵抗分圧されるため、同一電位にはならない。
【００７２】
ＦＢＩオンレジスタデータが“ハイ”（擬似インパルス型駆動使用時）及びγ設定値切替信号が“ロー”（暗フィールド時）の場合、ＳＷ５００〜５０４は“オフ”となるため固定抵抗５１０〜５１４に電流が流れ、ＳＷ５０５〜５０９は“オン”となるため、ＳＷ５０５〜５０９に電流が流れ、固定抵抗５１６〜５２０には電流が流れない。このとき、負極用レジスタ１０７内の暗フィールドγレジスタの微調整レジスタＰＲＰ５〜９のレジスタ値が、可変抵抗５３０〜５３４の抵抗値を最小値設定とした場合、抵抗分圧されなから６レベルのリファレンス電圧Ｖ４３Ｎ〜Ｖ６３Ｎの電位は、基準低電圧源（図示せず。）からの低電圧ＧＮＤが出力されて同一電位となる。なお、他の６レベルのリファレンス電圧Ｖ０Ｎ〜Ｖ２０Ｎは固定抵抗５１０〜５１４に電流が流れるから抵抗分圧されるため、同一電位にはならない。
【００７３】
以上の動作により、図６（ｄ）に示す階調番号−階調電圧特性のように、明フィールドではＶ４３〜Ｖ６３、暗フィールドではＶ０〜Ｖ２０の階調において、同一電圧を出力することが可能となる。
【００７４】
このように、図６（ｂ）及び図６（ｄ）の階調電圧を図１に示す液晶パネル１１９に出力することで、図７に示すような、暗フィールド期間時には液晶パネル１１９は限りなく黒表示に近い低輝度となり、明フィールド期間時には液晶パネル１１９は高輝度となる。
【００７５】
なお、擬似インパルス型駆動を使用しないときの液晶パネル１１９の表示輝度がγ＝２．２の場合、図７に示す暗フィールドと明フィールドにおける液晶パネル１１９の表示輝度の平均輝度が、γ＝２．２となるように設定すれば、液晶パネル１１９の表示映像の輝度や色合いは変化しない。
【００７６】
以上のように、本実施例によって、輝度やコントラストの低下が発生せずに動画ぼやけを改善する駆動方式を、ＬＵＴを使用しない低コストの構成によって実現可能となる。
【００７７】
なお、本実施例では、表示データの情報量は１画素あたり１８ビットとしたが、もちろんこれに限られない。また、本実施例では、対向電極印加電圧Ｖｃｏｍの電位を正極時は０Ｖ、負極時は４Ｖとしたが、これに限られない。
【実施例２】
【００７８】
本発明の実施例２によるホールド型表示装置の動画ぼやけを改善する駆動方式について説明する。本実施例における信号線駆動回路１０１は、実施例１と同様に図１に示す構成である。また、実施例１と同様に図１に示す構成の階調電圧生成回路１０８を備えているが、正極用ラダー回路１０９及び負極用ラダー回路１１０の回路構成が実施例１と異なる。なお、負極用ラダー回路１１０は、正極用ラダー回路１０９の回路構成及び動作に関して同じものである。
【００７９】
次に、本実施例における正極用ラダー回路１０９について、図８を用いて説明する。図８において、８００〜８１０はＳＷ、８１１〜８２２は固定抵抗、８２３〜８３６は可変抵抗である。可変抵抗８２３及び可変抵抗８３６は、γ調整用レジスタ１０５から入力される振幅レジスタ値に応じて抵抗値を設定する。可変抵抗８２９及び可変抵抗８３０は、γ調整用レジスタ１０５から入力される傾きレジスタ値に応じて抵抗値を設定する。可変抵抗８２４〜８２８及び可変抵抗８３１〜８３５は、γ調整用レジスタ１０５から入力される微調整レジスタ値に応じて抵抗値を設定する。
【００８０】
なお、可変抵抗８２３〜８３６の抵抗の最小値は、抵抗分圧にて階調間の電位差を生じない程度の抵抗値（理想０Ω）とする。また、ＳＷ８００〜８１０が“オン”の場合、ＳＷ８００〜８１０のオン抵抗は、固定抵抗８１１〜８２１に対し十分に小さく、ＳＷ８００〜８１０が“オフ”の場合、ＳＷ８００〜８１０のオフ抵抗は、固定抵抗８１１〜８２１に対し十分に大きいものである。
【００８１】
ＦＢＩオンレジスタデータが“ロー”（擬似インパルス型駆動未使用時）の場合、ＳＷ８００〜８１０はオフとなり、固定抵抗８１１〜８２１に電流が流れることで、各固定抵抗の抵抗値及び各可変抵抗の抵抗値によって分圧され、１２レベルのリファレンス電圧Ｖ０Ｐ／Ｖ１Ｐ／Ｖ２Ｐ／Ｖ４Ｐ／Ｖ８Ｐ／Ｖ２０Ｐ／Ｖ４３Ｐ／Ｖ５５Ｐ／Ｖ５９Ｐ／Ｖ６１Ｐ／Ｖ６２Ｐ／Ｖ６３Ｐを生成する。
【００８２】
なお、Ｖ０Ｐは階調番号０の正極時の電位、Ｖ１Ｐは階調番号１の正極時の電位、Ｖ２Ｐは階調番号２の正極時の電位、Ｖ４Ｐは階調番号４の正極時の電位、Ｖ８Ｐは階調番号８の正極時の電位、Ｖ２０Ｐは階調番号２０の正極時の電位、Ｖ４３Ｐは階調番号４３の正極時の電位、Ｖ５５Ｐは階調番号５５の正極時の電位、Ｖ５９Ｐは階調番号５９の正極時の電位、Ｖ６１Ｐは階調番号６１の正極時の電位、Ｖ６２Ｐは階調番号６２の正極時の電位、Ｖ６３Ｐは階調番号６３の正極時の電位である。
【００８３】
これら１２レベルのリファレンス電圧をバッファ回路１１２にてバッファリングしたのちに階調電圧用ラダー回路１１３へ出力し、階調電圧用ラダー回路１１３は、１２レベルのリファレンス電圧を基に抵抗分圧し、６４階調表示時の場合は、残りの階調番号３、階調番号５〜７、階調番号９〜１９、階調番号２１〜４２、階調番号４４〜５４、階調番号５６〜５８及び階調番号６０の階調電圧を生成する。このとき、リファレンス電圧Ｖ０Ｐ〜Ｖ６３Ｐの電位は同一電位のものはない。
【００８４】
ＦＢＩオンレジスタデータが“ハイ”（擬似インパルス型駆動使用時）の場合、ＳＷ８００〜８１０は“オン”となるため固定抵抗８１１〜８２１には電流は流れず、ＳＷ８００〜８１０に電流が流れる。このとき、暗フィールγレジスタ３０２の微調整レジスタＰＲＰ０〜４及び傾きレジスタＳＲＰ０〜１のレジスタ値が、可変抵抗８２３〜８３０の抵抗値を最小値設定とした場合、抵抗分圧されないから７レベルのリファレンス電圧Ｖ０Ｐ〜Ｖ４３Ｐの電位は同一電位ＶＤＨを出力する。なお、他の５レベルのリファレンス電圧Ｖ５５Ｐ〜Ｖ６３Ｐは、固定抵抗８１７〜８２１に電流が流れないが、微調整レジスタＰＲＰ６〜９の設定により可変抵抗８３２〜８３５を調整することで、抵抗分圧されるため、同一電位にはならない。
【００８５】
このような動作により、図９（ａ）に示すように、同じ低階調電圧を広い階調番号の範囲で出力することが可能となる。なお、負極用ラダー回路１１０においても、図９（ｂ）に示すように、本実施例の正極用ラダー回路１０９と同様に同じ高階調電圧を広い階調番号の範囲で出力することが可能となる。
【００８６】
以上のように、暗フィールド期間での液晶パネルの輝度を、実施例１と比較し限りなく黒表示に近づけることができるため、輝度やコントラストの低下が発生せずに動画ぼやけを改善する駆動方式が実現可能となる。
【００８７】
なお、本実施例では、Ｖ０〜Ｖ４３の電位を同一電位としたが、これに限られることなく、振幅レジスタＶＲＰ０〜１、傾きレジスタＳＲＰ０〜１、微調整レジスタＰＲＰ０〜９の設定値により、同一電位を出力する階調番号の範囲を任意に設定可能である。
【実施例３】
【００８８】
本発明の実施例３によるホールド型表示装置の動画ぼやけを改善する駆動方式について説明する。本実施例における信号線駆動回路１０１は、実施例１と同様に図１に示す構成である。また、実施例１と同様に図１に示す構成の階調電圧生成回路を備えているが、内部ブロックの構成は異なっている。
【００８９】
次に、本実施例における階調電圧生成回路１０００について、図１０を用いて説明する。図１０において、１０００は階調電圧生成回路、基準ラダー回路１００１〜１００４として、１００１は正極(1)用ラダー回路、１００２は負極(1)用ラダー回路、１００３は正極(2)用ラダー回路、１００４は負極(2)用ラダー回路、１００５は選択回路、１００６はバッファ回路、１００７は階調電圧用ラダー回路である。
【００９０】
擬似インパルス型駆動を行なう場合、γ調整用レジスタ１０５は、正極用レジスタ１０６の明フィールドγレジスタに保持しているレジスタ値を正極(1)用ラダー回路１００１に、負極用レジスタ１０７の明フィールドγレジスタに保持しているレジスタ値を負極(1)用ラダー回路１００２に、正極用レジスタ１０６の暗フィールドγレジスタに保持しているレジスタ値を正極(2)用ラダー回路１００３に、負極用レジスタ１０７の暗フィールドγレジスタに保持しているレジスタ値を負極(2)用ラダー回路１００４に出力する。
【００９１】
なお、擬似インパルス型駆動を行なわない場合は、γ調整用レジスタ１０５は、正極用レジスタ１０６のノーマルフィールドγレジスタに保持しているレジスタ値を正極(1)用ラダー回路１００１に、負極用レジスタ１０７のノーマルフィールドγレジスタに保持しているレジスタ値を負極(1)用ラダー回路１００２に出力する。
【００９２】
これらのラダー回路は、入力されたレジスタ値に応じたリファレンス電圧を生成し、選択回路１００５に出力する。選択回路１００５は、タイミングコントローラから入力されたγ設定値切替信号及び交流化信号Ｍに応じて、これらのラダー回路から入力された４種類のリファレンス電圧のうち１種類のリファレンス電圧を選択し、バッファ回路１００６に出力する。バッファ回路１００６は、入力されたリファレンス電圧をボルテージフォロア回路によりバッファリングし、階調電圧用ラダー回路１００７へ出力する。階調電圧用ラダー回路１００７は、入力されたリファレンス電圧を抵抗分圧し、６４レベルの階調電圧を生成し、出力制御回路１１７へ出力する。
【００９３】
以上のように、擬似インパルス型駆動を行う場合、正負極用ラダー回路を、明暗フィールドに対応して４つ設けることで、明暗フィールド期間に応じてリファレンス電圧を生成する必要がないため、実施例１及び実施例２と比較し、階調電圧の駆動能力（階調電圧変動時間の短縮）を向上することが可能となる。
【００９４】
なお、本実施例での正極(1)用ラダー回路１００１、負極(1)用ラダー回路１００２、正極(2)用ラダー回路１００３、負極(2)用ラダー回路１００４の回路構成は、実施例１の正極用ラダー回路１０９及び負極用ラダー回路１１０、若しくは、実施例２の正極用ラダー回路１０９及び負極用ラダー回路１１０の回路構成のどちらでもよい。
【図面の簡単な説明】
【００９５】
【図１】本発明における液晶パネル周辺回路の構成図
【図２】本発明におけるタイミングコントローラの構成図及びタイミングチャート
【図３】本発明におけるγ調整用レジスタの構成図
【図４】本発明における実施例１の正極用ラダー回路の構成図
【図５】本発明における実施例１の負極用ラダー回路の構成図
【図６】本発明における実施例１の階調番号−階調電圧特性の関係図
【図７】本発明における実施例１のγ特性の関係図
【図８】本発明における実施例２の正極用ラダー回路の構成図
【図９】本発明における実施例２の階調番号−階調電圧特性の関係図
【図１０】本発明における実施例３の階調電圧生成回路の構成図
【図１１】ＬＵＴ方式と現行方式での擬似インパルス型駆動を行ったときの階調番号−階調電圧特性の関係図
【符号の説明】
【００９６】
１００…ＣＰＵ、１０１…信号線駆動回路、１０２…システムインタフェース、１０３…制御レジスタ、１０４…タイミングコントローラ、１０５…γ調整用レジスタ、１０６…正極用レジスタ、１０７…負極用レジスタ、１０８…階調電圧生成回路、１０９…正極用ラダー回路、１１０…負極用ラダー回路、１１１…選択回路、１１２…バッファ回路、１１３…階調電圧用ラダー回路、１１４…メモリ制御回路、１１５…表示ＲＡＭ、１１６…ラッチ回路、１１７…出力制御回路、１１８…走査線駆動回路、１１９…液晶パネル、１２０…走査線、１２１…信号線、１２２…ＴＦＴ、１２３…液晶素子、２００…レジスタ、２０１…内部クロック生成回路、２０２…クロックカウンタ、２０３…水平同期信号生成回路、２０４…交流化信号生成回路、２０５…ラインカウンタ、２０６…垂直同期信号生成回路、２０７…γ設定値切替信号生成回路、２０８…奇偶フレーム信号生成回路、３００…ノーマルγレジスタ、３０１…明フィールドγレジスタ、３０２…暗フィールドγレジスタ、３０３…振幅レジスタ、３０４、３０６、３０８…傾きレジスタ、３０５、３０７、３０９…微調整レジスタ、３１０、３１１…選択回路、４００〜４０９…ＳＷ、４１０〜４２１…固定抵抗、４２２〜４３５…可変抵抗、５００〜５０９…ＳＷ、５１０〜５２１…固定抵抗、５２２〜５３５…可変抵抗、８００〜８１０…ＳＷ、８１１〜８２２…固定抵抗、８２３〜８３６…可変抵抗、１０００…階調電圧生成回路、１００１…正極(1)用ラダー回路、１００２…負極(1)用ラダー回路、１００３…正極(2)用ラダー回路、１００４…負極(2)用ラダー回路、１００５…選択回路、１００６…バッファ回路、１００７…階調電圧用ラダー回路
【技術分野】
【０００１】
本発明は、ＴＦＴ液晶ディスプレイに代表されるホールド型表示装置に係わり、動画像を表示した際の画質の向上を実現する表示装置に関するものである。
【背景技術】
【０００２】
ＴＦＴ液晶ディスプレイなどのアクティブマトリクス型表示装置は、薄型、高精細、低消費電力といった特徴から携帯電話機や携帯情報端末などのモバイル機器における表示装置として広く利用されている。特に、携帯電話機では高機能化が進み、ワンセグメント放送や、録画した動画の再生、ゲームを含むアプリケーションなどで動画像を使用する場面が増加した。しかし、ＴＦＴ液晶は、１フレーム期間に同じ映像を表示し続けるホールド型駆動であり、動画像を表示すると、映像が網膜に残像として残り、表示映像の輪郭がぼやけて見える現象（以下「動画ぼやけ」という。）が発生する。
【０００３】
このようなホールド型表示装置にて発生する画質劣化の対策として、下記特許文献１には、１フレーム期間に、黒表示を行う期間を挿入することによって、網膜残像をキャンセルし、動画ぼやけを改善する方式が提案されている。しかし、こうした黒挿入によって、擬似的にＣＲＴ（陰極線管）に代表されるようなインパルス型駆動とする方式は、表示映像の最大輝度やコントラストの低下を招く。
【０００４】
一方で、下記特許文献２には、１フレームをいくつかのサブフレームに分割し、黒挿入によって低下する輝度を他のサブフレームにて補償することで、擬似インパルス型駆動ではあるが、１フレーム期間でみた場合に、輝度やコントラストの低下が発生しない方式が提案されている。この方式では、システムに入力された１フレームデータから、擬似インパルス型駆動用の低輝度サブフレームデータと輝度補償用の高輝度サブフレームデータを作成する必要があるが、この際のデータ変換処理に、ルックアップテーブル（以下「ＬＵＴ」という。）を使用している。以下、この方式を「ＬＵＴ方式」という。このようなＬＵＴ方式の実現には、変換処理後のデータを格納しておくＬＵＴとして、容量の大きな記憶装置が必要となるが、ＬＳＩなどのハードウェアに実装した際の回路面積が増加するため、コストの増大につながるだけでなく、回路面積に対する制約が厳しいモバイル機器向けに適用することが困難である。
【特許文献１】特開２０００−１２２５９６号公報
【特許文献２】特開２００５−１７３３８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このようなＬＵＴ方式で、ホールド型表示装置の動画ぼやけを改善するために、擬似インパルス型駆動を行うと、１フレームを複数のサブフレームに時分割する際に、階調数に応じたＬＵＴ、例えば、階調数が２５６階調で階調データが８ビットであれば『２５６階調×８ビット×２サブフレーム＝４０９６ビット』サイズのＬＵＴが必要となりコストの増大が懸念される。
【０００６】
また、ＬＵＴ方式ではなく、階調電圧生成回路に少なくとも２種類の階調電圧を設定できるようにし、１フレームを複数のフィールドに時分割し、フィールド毎に少なくとも２種類の階調電圧を切り替えて、表示装置に出力する現行方式がある。しかし、この現行方式での階調電圧生成回路は、例えば、基準電圧を抵抗分圧することで、階調電圧を生成するため、抵抗分圧でドロップする電圧をＶｄとした場合、例えば、Ｖ１の階調電圧はＶ１＝Ｖ０−Ｖｄの関係となり、その他の階調電圧（Ｖ２〜Ｖ６３）においても同様な関係となる。したがって、各階調電圧（Ｖ１〜Ｖ６３）は全て異なり、いずれかの階調電圧（Ｖ１〜Ｖ６３）を同じにすることができない。
【０００７】
図１１（ａ）（ｂ）は、ＬＵＴ使用時と、ＬＵＴ未使用時で、擬似インパルス型駆動を行ったときの、階調番号−階調電圧特性である。なお、図１１（ａ）は正極時、図１１（ｂ）は負極時の階調番号−階調電圧特性を示している。さらに、図１１（ａ）（ｂ）において、対向電極印加電圧は、正極時が０Ｖ、負極時は４Ｖとした場合、正極時は階調電圧を高くすることで液晶パネルの輝度は高くなり、負極時は階調電圧を高くすることで液晶パネルの輝度は低くなる。
【０００８】
図１１（ａ）に示すＬＵＴ使用時での階調番号−階調電圧特性は、暗フィールド時には低電位の階調電圧が暫く続くのに対し、ＬＵＴ未使用の階調電圧生成回路による擬似インパルス型駆動を行う現行方式では、階調電圧は階調番号が上がるにつれて電圧も高くなるが、液晶パネルの輝度は、ＬＵＴ方式に比べ高くなる。
【０００９】
図１１（ｂ）においても、図１１（ａ）と同様に、現行方式はＬＵＴ方式と比べて液晶パネルの輝度が低くなってしまう。そのため、現行方式はＬＵＴ方式程度の動画ぼやけの改善効果は得られなくなってしまう。
【課題を解決するための手段】
【００１０】
本発明では、階調電圧生成回路に少なくとも２種類の階調電圧を設定できるようにし、１フレームを少なくとも２つのフィールドに分割し、フィールド毎に少なくとも２種類の階調電圧を切り替えて表示装置に出力することで、外部システムから要求された階調を擬似的に表示する。
【００１１】
ここで、２種類の階調電圧は、可能な限り黒表示に近づけた暗輝度表示フィールド（以下「暗フィールド」という。）となる階調電圧と、暗フィールドによって低減した輝度を高階調表示によって補償する明輝度表示フィールド（以下「明フィールド」という。）となる階調電圧である。この２種類の階調電圧を表示装置に出力する。
【００１２】
本発明は、擬似インパルス型駆動時に、階調電圧生成回路にて階調電圧を生成する場合、階調間の抵抗を任意にパスして、抵抗分圧しないことで、同一電圧の階調電圧を生成することによって、ＬＵＴ方式と同様の輝度特性を得ることができるため、演算用のパラメータを格納するために必要なレジスタ以外には、容量の大きなＬＵＴが不要となることを特徴とする。
【発明の効果】
【００１３】
以上、本発明によれば、輝度やコントラストの低下が発生することなく、ホールド型表示装置の動画表示性能を向上させる擬似インパルス型駆動を、ＬＵＴを使用しない駆動方式を用いて、低コストの表示装置を実現可能となる。
【００１４】
また、本発明は、ホールド型表示装置に対して表示装置のサイズを問わず利用可能であるが、特に、コストや回路面積の制約が厳しい携帯電話機及び携帯情報端末などの表示装置に最適である。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて、本発明の実施例を説明する。
【実施例１】
【００１６】
本発明の実施例１によるホールド型表示装置の動画ぼやけを改善する駆動方式について説明する。図１に、本実施例に係る液晶表示装置の構成図を示す。なお、ホールド型表示装置の例として液晶表示装置を挙げるが、他のホールド型駆動の表示装置にも適応可能である。また、本実施例においては、６４階調制御を行うものとする。したがって、入力する表示データの情報量はカラー１画素当たり１８（６×３）ビットとする。
【００１７】
図１において、１００はＣＰＵ、１０１は信号線駆動回路、１０２はシステムインタフェース、１０３は制御レジスタ、１０４はタイミングコントローラ、１０５はγ調整用レジスタ、１０８は階調電圧生成回路、１１４はメモリ制御回路、１１５は表示ＲＡＭ、１１６はラッチ回路、１１７は出力制御回路、１１８は走査線駆動回路、１１９は液晶パネルである。
【００１８】
ここで、信号線駆動回路１０１は、いわゆる表示メモリ内蔵型のコントローラ・ドライバであり、本発明の実現手段を含む。以下、信号線駆動回路１０１の内部ブロックの構成と動作について説明する。
【００１９】
システムインタフェース１０２は、外部システムであるＣＰＵ１００が出力する表示データ及びインストラクションを受け、制御レジスタ１０３へ出力する動作を行う。ここで、インストラクションとは、信号線駆動回路１０１の内部動作を決定するための情報であり、フレーム周波数、駆動ライン数、駆動電圧等の各種パラメータを含む。
【００２０】
制御レジスタ１０３は、インストラクションのデータを格納し、これを各ブロックへ出力するブロックである。例えば、フレーム周波数、駆動ライン数、データ電圧切り換えタイミングに関するインストラクションは、タイミングコントローラ１０４へ出力され、階調電圧の電位に関するインストラクションはγ調整用レジスタ１０５へ出力される。なお、表示データも一旦制御レジスタ１０３に格納され、表示位置を指示するインストラクションとともに、メモリ制御回路１１４へ出力される。
【００２１】
メモリ制御回路１１４は、表示ＲＡＭ１１５のライト及びリード動作を行うブロックである。まず、ライト動作時には、制御レジスタ１０３から転送される表示位置のインストラクションに基づき、表示ＲＡＭ１１５のアドレスを選択する信号を出力する。これと同時に表示データを表示ＲＡＭ１１５へ転送する。この動作により、表示ＲＡＭ１１５の所定のアドレスに表示データをライトすることができる。一方、リード動作時には、表示ＲＡＭ１１５における所定のワード線群を１本ずつ順次に選択する動作を繰り返す。この動作により、選択されたワード線上の表示データを、ビット線を介して一斉にリードすることができる。なお、リードするワード線の範囲、１回の選択期間（１走査期間と等価）、選択動作の繰り返し周期（１フレーム期間と等価）等の設定は、インストラクションにて指示されるものとする。
【００２２】
表示ＲＡＭ１１５は、液晶パネル１１９の走査線と信号線に相当するワード線とビット線を有し、表示データのライト動作及びリード動作を行う。なお、リードされた表示データは、ラッチ回路１１６で一旦保持された後、出力制御部１１７へ出力される。
【００２３】
タイミングコントローラ１０４は、内蔵の発振器が生成する基準クロックに基づき、１走査期間や１フレーム期間等を指示する信号群を自己生成して出力する。
【００２４】
γ調整用レジスタ１０５は、正極用レジスタ１０６と負極用レジスタ１０７にて構成される。制御レジスタ１０３から入力されたインストラクションを正極用レジスタ１０６及び負極用レジスタ１０７に保持し、階調電圧生成回路１０８へ出力する。
【００２５】
階調電圧生成回路１０８は、基準ラダー回路としての正極用ラダー回路１０９及び負極用ラダー回路１１０、選択回路１１１、バッファ回路１１２、階調電圧用ラダー回路１１３にて構成される。まず、γ調整用レジスタ１０５から入力されたγ調整用信号に基づき、正極用ラダー回路１０９及び負極用ラダー回路１１０にて、基準高電圧と基準低電圧との差電圧を抵抗分圧し、１２レベルの基準電圧（以下「リファレンス電圧」という。）を生成して、選択回路１１１へ出力する。
【００２６】
選択回路１１１は、交流化信号に基づき正極用ラダー回路１０９及び負極用ラダー回路１１０で生成したリファレンス電圧の一方を選択し、バッファ回路１１２に出力する。バッファ回路１１２は入力されたリファレンス電圧をボルテージフォロア回路によりバッファリングし、階調電圧用ラダー回路１１３へ出力する。
【００２７】
階調電圧用ラダー回路１１３は、入力された１２レベルのリファレンス電圧を基に抵抗分圧し、６４レベルの階調電圧を生成し、出力制御回路１１７へ出力する。
【００２８】
出力制御回路１１７は、ラッチ回路１１６から入力された表示データを基に、階調電圧生成回路１０８から入力された６４レベルの階調電圧のうち１レベルを選択し、液晶パネル１１９の信号線１２１へ出力する。
【００２９】
走査線駆動回路１１８は、液晶パネル１１９の走査線１２０に対し、１走査期間に同期して選択状態を示す走査電圧（本実施例では“ハイ”レベル）を線順次に出力するためのブロックである。ここで、先頭の走査線に“ハイ”レベルを出力するタイミングは、表示ＲＡＭ１１５における先頭のワード線をリードするタイミングに同期している。
【００３０】
液晶パネル１１９は、信号線１２１と走査線１２０の交点に位置する各画素部にスイッチング用トランジスタ１２２が配置された、いわゆるアクティブマトリクス型と呼ばれるフラットパネルである。トランジスタ１２２のソース端子は、信号線１２１を介して出力制御回路１１７の出力に接続され、ゲート端子は、走査線１２０を介して走査線駆動回路１１８の出力に接続される。また、トランジスタ１２２のドレイン端子は、表示素子１２３に接続される。なお、表示素子１２３の対向側は、コモン電極が接続され、コモン電極へはＶｃｏｍ電圧が出力される。したがって、選択状態にある走査線１２０においては、階調電圧とＶｃｏｍ電圧との電圧差が表示素子１２３への印加電圧となる。
【００３１】
また、本実施例では、正極時のＶｃｏｍ電位は０Ｖ、負極時のＶｃｏｍ電位を４Ｖとしているため、正極時は、階調電圧を高くすることで輝度が高く（階調電圧を低くすることで輝度が小さく）なり、負極時は、階調電圧を低くすることで輝度が高く（階調電圧を高くすることで輝度が小さく）なる。なお、表示素子１２３の種類は、液晶や有機ＥＬ等が代表的であるが、電圧によって表示輝度が制御可能であれば、その他の素子を用いてもよい。
【００３２】
次に、タイミングコントローラ１０４の内部ブロック構成及び動作に関し、図２（ａ）を用いて説明する。図２（ａ）において、２００はレジスタ、２０１は内部クロック生成回路、２０２はクロックカウンタ、２０３は水平同期信号生成回路、２０４は交流化信号生成回路、２０５はラインカウンタ、２０６は垂直同期信号生成回路、２０７はγ設定値切替信号生成回路、２０８は奇偶フレーム信号生成回路である。
【００３３】
図１に示す制御レジスタ１０３から入力された１走査期間、１フレーム期間、１フィールド期間などをレジスタ２００に保持し、クロックカウンタ２０２及びラインカウンタ２０５に出力する。
【００３４】
内部クロック生成回路２０１は、基準動作クロックＣＬＫを生成し各回路へ出力する。各回路は、内部クロック生成回路２０１にて生成された基準クロックＣＬＫを基に動作する。
【００３５】
クロックカウンタ２０２は、レジスタ２００から入力された１走査期間のＣＬＫ値まで基準クロックをカウントし、クロックカウント値を水平同期信号生成回路２０３に出力する。なお、クロックカウンタ２０２のクロックカウント値は、１走査期間のＣＬＫ値を超える、若しくは、入力された水平同期信号Ｖｓｙｎｃ（本実施例では“ロー”アクティブ）の立下りエッジにてクリア（カウント値＝“０”）となる。
【００３６】
水平同期信号生成回路２０３は、クロックカウンタ２０２から入力されたクロックカウント値を基に水平同期信号ＣＬ１を生成し出力する。なお、水平同期信号ＣＬ１は、クロックカウント値が“０”のとき立ち上がり（本実施例では“ハイ”アクティブ）、レジスタ２００から入力された水平同期信号のアクティブ期間まで“ハイ”出力するものとする。
【００３７】
ラインカウンタ２０５は、水平同期信号ＣＬ１の立ち上がりに同期して、レジスタ２００から入力された１フィールド期間のライン数までカウントし、ラインカウント値を垂直同期信号生成回路２０６に出力する。なお、ラインカウンタ２０５のラインカウント値は、１フィールド期間のライン数を超える、若しくは、入力された水平同期信号Ｖｓｙｎｃの立下りエッジにてクリア（カウント値＝“０”）となる。
【００３８】
垂直同期信号生成回路２０６は、ラインカウンタ２０５から入力されたカウント値を基に垂直同期信号ＦＬＭを生成し出力する。なお、垂直同期信号ＦＬＭは、ラインカウント値が“０”のとき立ち上がり（本実施例では“ハイ”アクティブ）、レジスタ２００から入力された垂直同期信号のアクティブ期間まで“ハイ”出力するものとする。
【００３９】
交流化信号生成回路２０４は、レジスタ２００から入力された交流化信号（本実施例ではフレーム交流駆動時“０”、ライン交流駆動時“１”）により、交流化信号Ｍを生成し出力する。
【００４０】
γ設定値切替信号生成回路２０７は、垂直同期信号ＦＬＭを基に、γ設定値切替信号を生成する。奇偶フレーム信号生成回路２０８は、入力されたＶｓｙｎｃを基に、奇偶フレーム信号を生成し出力する。
【００４１】
次に、タイミングコントローラ１０４にて生成された信号群の動作タイミングに関し、図２（ｂ）を用いて説明する。擬似インパルス型駆動を行う場合、入力されたＶｓｙｎｃの１フレーム期間中に垂直同期信号ＦＬＭを２度アクティブ（1フレーム期間を２つのサブフィールドに分割）させる。これにより、１フレーム期間に２フィールドのフィールド期間を設けることが可能となる。なお、擬似インパルス型駆動を行わない場合は、入力されたＶｓｙｎｃと同様の波形となる。
【００４２】
水平同期信号ＣＬ１は、レジスタ２００に設定されたライン数だけアクティブにする。なお、本実施例においては、１フレームを２つのフィールドに分割するため、擬似インパルス型駆動を行ったときの１走査期間は、擬似インパルス型駆動を行わない場合の１走査期間と比較し半分の時間となる。
【００４３】
交流化信号Ｍは、レジスタ２００にて設定された交流化方法に応じて“ハイ”“ロー”を繰り返し出力する。本実施例ではライン交流駆動を設定としているため、１走査期間にて“ハイ”もしくは“ロー”を出力することとなる。
【００４４】
γ設定値切替信号は、垂直同期信号ＦＬＭに応じて、１フィールド期間“ハイ”若しくは“ロー”を繰り返し出力する。
【００４５】
奇偶フレーム信号は、入力されたＶｓｙｎｃに応じて、１フレーム期間“ハイ”若しくは“ロー”を繰り返し出力する。
【００４６】
なお、表示ＲＡＭ１１５にて保持している表示データは、擬似インパルス型駆動を行う場合は、１フィールド期間にて１フレーム分の表示データをリードし、さらに、奇偶フレーム信号の“ハイ”出力時に奇数フレームの表示データ、奇偶フレーム信号の“ロー”出力時に偶数フレームの表示データを出力する。本実施例では、奇偶フレーム信号が“ハイ”出力時に奇数、“ロー”出力時に偶数を示す。なお、擬似インパルス型駆動を行わない場合は、１フレーム期間にて１フレーム分の表示データをリードし出力する。
【００４７】
次に、図１に示す正極用レジスタ１０６の内部ブロックの構成に関し、図３（ａ）を用いて説明する。なお、負極用レジスタ１０７の回路構成及び動作は、正極用レジスタ１０６と同様である。
【００４８】
図３（ａ）において、３００はノーマルγレジスタ、３０１は明フィールドレジスタ、３０２は暗フィールドレジスタ、３０３は振幅レジスタ、３０４と３０６と３０８は傾きレジスタ、３０５と３０７と３０９は微調整レジスタ、３１０と３１１は選択回路である。
【００４９】
ノーマルγレジスタ３００は、擬似インパルス型駆動を使用しない場合のγレジスタ値を保持するレジスタであり、明フィールドγレジスタ３０１は、擬似インパルス型駆動時の明フィールド用のγレジスタ値を保持するレジスタであり、暗フィールドγレジスタ３０２は、擬似インパルス型駆動時の暗フィールド用のγレジスタ値を保持するレジスタである。
【００５０】
図１に示す制御レジスタ１０３から入力されるγレジスタ値は、振幅レジスタ値・傾きレジスタ値・微調整レジスタ値に分類され、これらのレジスタ値を階調電圧生成回路１０８に出力することで、階調電圧生成回路１０８内の正極用ラダー回路１０９及び負極用ラダー回路１１０内の可変抵抗を調整することで、階調電圧の電位を設定することができる。
【００５１】
なお、振幅レジスタ値は、階調電圧の振幅を調整する設定値であり、傾き調整レジスタ値は、ダイナミックレンジを大きく変えることなく階調番号−階調電圧特性の中央付近の傾きを調整するための設定値であり、微調整レジスタ値は、階調電圧レベルを微調整するための設定値である。
【００５２】
これらの振幅調整レジスタ値、傾きレジスタ値及び微調整レジスタ値は、ノーマルγレジスタ３００、明フィールドγレジスタ３０１及び暗フィールドγレジスタ３０２内の振幅レジスタ３０３に、傾きレジスタ３０４と３０６と３０８に、微調整レジスタ３０５と３０７と３０９に、それぞれ保持される。
【００５３】
なお、擬似インパルス型駆動の使用・未使用に関わらず、振幅レジスタ値は同値（階調電圧の振幅は一定）のため、振幅レジスタ値は、ノーマルγレジスタ３００の振幅レジスタ３０３にのみ保持され、擬似インパルス型駆動使用時においても振幅レジスタ３０３に保持した振幅レジスタ値を階調電圧生成回路１０８に出力することで、回路規模の増加を抑えている。
【００５４】
選択回路３１０は、制御レジスタ１０３から入力されたＦＢＩオンレジスタデータ（本実施例で“ハイ”時に擬似インパルス型駆動使用、“ロー”時に擬似インパルス型駆動未使用を示す）が“ロー”の場合、ノーマルγレジスタ３００の傾きレジスタ３０４に保持した傾きレジスタ値を選択し、階調電圧生成回路１０８に出力する。また、ＦＢＩオンレジスタデータが“ハイ”さらにγ設定値切替信号（本実施例では、“ハイ”レベル時は明フィールド、“ロー”レベル時は暗フィールドを示す。）が“ハイ”レベル時は明フィールドγレジスタ３０１の傾きレジスタ３０６に保持した傾きレジスタ値を選択、ＦＢＩオンレジスタデータが“ハイ”さらにγ設定値切替信号が“ロー”レベル時は暗フィールドγレジスタ３０２の傾きレジスタ３０８に保持した傾きレジスタ値を選択し、階調電圧生成回路１０８に出力する。
【００５５】
選択回路３１１は、制御レジスタ１０３から入力されたＦＢＩオンレジスタデータが“ロー”の場合、ノーマルγレジスタ３００の微調整レジスタ３０５に保持した微調整レジスタ値を選択し、階調電圧生成回路１０８に出力する。また、ＦＢＩオンレジスタデータが“ハイ”、さらに、γ設定値切替信号が“ハイ”レベル時は、明フィールドγレジスタ３０１の微調整レジスタ３０７に保持した微調整レジスタ値を選択、ＦＢＩオンレジスタデータが“ハイ”、さらに、γ設定値切替信号が“ロー”レベル時は暗フィールドγレジスタ３０２の微調整レジスタ３０９に保持した微調整レジスタ値を選択し、階調電圧生成回路１０８に出力する。
【００５６】
次に、ノーマルγレジスタ３００内の各レジスタの内部構成について、図３（ｂ）を用いて説明する。振幅レジスタ３０３は、ＶＲＰ０〜１の２個のレジスタにて構成され、この２個のレジスタＶＲＰ０〜１に保持されるレジスタ値により、階調電圧の振幅値を調整する。傾きレジスタ３０４は、ＳＲＰ０〜１の２個のレジスタにて構成され、この２個のレジスタＳＲＰ０〜１に保持されるレジスタ値により、階調番号−階調電圧特性の中央付近の傾きを調整する。微調整レジスタ３０５は、ＰＲＰ０〜９の１０個のレジスタにて構成され、この１０個のレジスタＰＲＰ０〜９に保持されるレジスタ値により、階調電圧レベルを微調整する。なお、明フィールドγレジスタ３０１及び暗フィールドγレジスタ３０２内の内部構成は、傾きレジスタ３０４及び微調整レジスタ３０５の内部構成と同様である。
【００５７】
次に、正極用ラダー回路１０９の内部ブロックの構成に関し、図４を用いて説明する。図４において、４００〜４０９はスイッチ（以下「ＳＷ」という。）、４１０〜４２１は固定抵抗、４２２〜４３５は可変抵抗である。可変抵抗４２２及び可変抵抗４３５は、γ調整用レジスタ１０５から入力される振幅レジスタ値に応じて抵抗値を設定する。可変抵抗４２８及び可変抵抗４２９は、γ調整用レジスタ１０５から入力される傾きレジスタ値に応じて抵抗値を設定する。可変抵抗４２３〜４２７及び可変抵抗４３０〜４３４は、γ調整用レジスタ１０５から入力される微調整レジスタ値に応じて抵抗値を設定する。
【００５８】
なお、可変抵抗４２２〜４３５の抵抗の最小値は、抵抗分圧にて階調間の電位差を生じない程度の抵抗値（理想０Ω）とする。また、ＳＷ４００〜４０９が“オン”の場合、ＳＷ４００〜４０９のオン抵抗は固定抵抗４１０〜４２０に対し十分に小さく、ＳＷ４００〜４０９が“オフ”の場合、ＳＷ４００〜４０９のオフ抵抗は、固定抵抗４１０〜４２０に対し十分に大きいものである。
【００５９】
ＦＢＩオンレジスタデータが“ロー”（擬似インパルス型駆動未使用時）の場合、ＳＷ４００〜４０９はオフとなり、固定抵抗４１０〜４１４及び固定抵抗４１６〜４２０に電流が流れることで、各固定抵抗の抵抗値及び各可変抵抗の抵抗値によって分圧され、１２レベルのリファレンス電圧Ｖ０Ｐ／Ｖ１Ｐ／Ｖ２Ｐ／Ｖ４Ｐ／Ｖ８Ｐ／Ｖ２０Ｐ／Ｖ４３Ｐ／Ｖ５５Ｐ／Ｖ５９Ｐ／Ｖ６１Ｐ／Ｖ６２Ｐ／Ｖ６３Ｐを生成する。
【００６０】
なお、Ｖ０Ｐは階調番号０の正極時の電位、Ｖ１Ｐは階調番号１の正極時の電位、Ｖ２Ｐは階調番号２の正極時の電位、Ｖ４Ｐは階調番号４の正極時の電位、Ｖ８Ｐは階調番号８の正極時の電位、Ｖ２０Ｐは階調番号２０の正極時の電位、Ｖ４３Ｐは階調番号４３の正極時の電位、Ｖ５５Ｐは階調番号５５の正極時の電位、Ｖ５９Ｐは階調番号５９の正極時の電位、Ｖ６１Ｐは階調番号６１の正極時の電位、Ｖ６２Ｐは階調番号６２の正極時の電位、Ｖ６３Ｐは階調番号６３の正極時の電位である。
【００６１】
これら１２レベルのリファレンス電圧をバッファ回路１１２にてバッファリングしたのちに階調電圧用ラダー回路１１３へ出力し、階調電圧用ラダー回路１１３は、１２レベルのリファレンス電圧を基に抵抗分圧し、６４階調表示時の場合は、残りの階調番号３、階調番号５〜７、階調番号９〜１９、階調番号２１〜４２、階調番号４４〜５４、階調番号５６〜５８及び階調番号６０の階調電圧を生成する。このときの階調番号−階調電圧特性は、図６（ａ）に示すようになる。
【００６２】
ＦＢＩオンレジスタデータが“ハイ”（擬似インパルス型駆動使用時）及びγ設定値切替信号が“ロー”（暗フィールド時）の場合、ＳＷ４００〜４０４は“オン”となるため固定抵抗４１０〜４１４には電流は流れず、ＳＷ４００〜４０４に電流が流れ、ＳＷ４０５〜４０９は“オフ”となるため、固定抵抗４１６〜４２０に電流が流れる。このとき、暗フィールγレジスタ３０２の微調整レジスタＰＲＰ０〜４のレジスタ値が、可変抵抗４２３〜４２７の抵抗値を最小値設定とした場合、抵抗分圧されないからリファレンス電圧Ｖ０Ｐ〜Ｖ２０Ｐの電位は、基準高電圧源（図示せず。）からの高電圧ＶＤＨが出力されて同一電位となる。なお、Ｖ４３Ｐ〜Ｖ６３Ｐは、固定抵抗４１６〜４２０に電流が流れるから抵抗分圧されるため、同一電位にはならない。
【００６３】
ＦＢＩオンレジスタデータが“ハイ”（擬似インパルス型駆動使用時）及びγ設定値切替信号が“ハイ”（明フィールド時）の場合、ＳＷ４００〜４０４は“オフ”となるため固定抵抗４１０〜４１４に電流が流れ、ＳＷ４０５〜４０９は“オン”となるため、ＳＷ４０５〜４０９に電流が流れ、固定抵抗４１６〜４２０には電流が流れない。このとき、明フィールドγレジスタ３０１の微調整レジスタＰＲＰ５〜９のレジスタ値が、可変抵抗４３０〜４３４の抵抗値を最小値設定とした場合、抵抗分圧されないからリファレンス電圧Ｖ４３Ｐ〜Ｖ６３Ｐの電位は、基準低電圧源（図示せず。）からの低電圧ＧＮＤが出力されて同一電位となる。なお、Ｖ０Ｐ〜Ｖ２０Ｐは、固定抵抗４１０〜４１４に電流が流れるから抵抗分圧されるため、同一電位にはならない。
【００６４】
以上の動作により、図６（ｂ）に示す階調番号−階調電圧特性のように、明フィールドではＶ４３〜Ｖ６３、暗フィールドではＶ０〜Ｖ２０の階調において、同一電圧を出力することが可能となる。
【００６５】
次に、負極用ラダー回路１１０の内部ブロックの構成に関し、図５を用いて説明する。図５において、５００〜５０９はＳＷ、５１０〜５２１は固定抵抗、５２２〜５３５は可変抵抗である。なお、固定抵抗５１０〜５２１及び可変抵抗５２２〜５３５の抵抗値は、正極用ラダー回路１０９の固定抵抗４１０〜４２１及び可変抵抗４２２〜４３５の抵抗値と同値である。
【００６６】
可変抵抗５２２及び可変抵抗５３５は、γ調整用レジスタ１０５から入力される振幅レジスタ値に応じて抵抗値を設定する。可変抵抗５２８及び可変抵抗５２９は、γ調整用レジスタ１０５から入力される傾きレジスタ値に応じて抵抗値を設定する。可変抵抗５２３〜５２７及び可変抵抗５３０〜５３４は、γ調整用レジスタ１０５から入力される微調整レジスタ値に応じて抵抗値を設定する。
【００６７】
なお、可変抵抗５２２〜５３５の抵抗の最小値は、抵抗分圧にて階調間の電位差を生じない程度の抵抗値（理想０Ω）とする。また、ＳＷ５００〜５０９が“オン”の場合、ＳＷ５００〜５０９のオン抵抗は、固定抵抗５１０〜５２０に対し十分に小さく、ＳＷ５００〜５０９が“オフ”の場合、ＳＷ５００〜５０９のオフ抵抗は、固定抵抗５１０〜５２０に対し十分に大きいものである。
【００６８】
ＦＢＩオンレジスタデータが“ロー”（擬似インパルス型駆動未使用時）の場合、ＳＷ５００〜５０９はオフとなり、固定抵抗５１０〜５１４及び固定抵抗５１６〜５２０に電流が流れることで、各固定抵抗の抵抗値及び各可変抵抗の抵抗値によって分圧され、１２レベルのリファレンス電圧Ｖ０Ｎ／Ｖ１Ｎ／Ｖ２Ｎ／Ｖ４Ｎ／Ｖ８Ｎ／Ｖ２０Ｎ／Ｖ４３Ｎ／Ｖ５５Ｎ／Ｖ５９Ｎ／Ｖ６１Ｎ／Ｖ６２Ｎ／Ｖ６３Ｎを生成する。
【００６９】
なお、Ｖ０Ｎは階調番号０の負極時の電位、Ｖ１Ｎは階調番号１の負極時の電位、Ｖ２Ｎは階調番号２の負極時の電位、Ｖ４Ｎは階調番号４の負極時の電位、Ｖ８Ｎは階調番号８の負極時の電位、Ｖ２０Ｎは階調番号２０の負極時の電位、Ｖ４３Ｎは階調番号４３の負極時の電位、Ｖ５５Ｎは階調番号５５の負極時の電位、Ｖ５９Ｎは階調番号５９の負極時の電位、Ｖ６１Ｎは階調番号６１の負極時の電位、Ｖ６２Ｎは階調番号６２の負極時の電位、Ｖ６３Ｎは階調番号６３の負極時の電位である。
【００７０】
これら１２レベルのリファレンス電圧をバッファ回路１１２にてバッファリングしたのちに階調電圧用ラダー回路１１３へ出力し、階調電圧用ラダー回路１１３は、１２レベルのリファレンス電圧を基に抵抗分圧し、６４階調表示時の場合は残りの階調番号３、階調番号５〜７、階調番号９〜１９、階調番号２１〜４２、階調番号４４〜５４、階調番号５６〜５８及び階調番号６０の階調電圧を生成する。このときの階調番号−階調電圧特性を図６（ｃ）に示す。
【００７１】
ＦＢＩオンレジスタデータが“ハイ”（擬似インパルス型駆動使用時）及びγ設定値切替信号が“ハイ”（明フィールド時）の場合、ＳＷ５００〜５０４は“オン”となるため固定抵抗５１０〜５１４には電流は流れず、ＳＷ５００〜５０４に電流が流れ、ＳＷ５０５〜５０９は“オフ”となるため、固定抵抗５１６〜５２０に電流が流れる。このとき、負極用レジスタ１０７内の明フィールγレジスタの微調整レジスタＰＲＰ０〜４のレジスタ値が、可変抵抗５２３〜５２７の抵抗値を最小値設定とした場合、抵抗分圧されないから６レベルのリファレンス電圧Ｖ０Ｎ〜Ｖ２０Ｎの電位は、基準高電圧源（図示せず。）からの高電圧ＶＤＨが出力されて同一電位となる。なお、他の６レベルのリファレンス電圧Ｖ４３Ｎ〜Ｖ６３Ｎは固定抵抗５１６〜５２０に電流が流れるから抵抗分圧されるため、同一電位にはならない。
【００７２】
ＦＢＩオンレジスタデータが“ハイ”（擬似インパルス型駆動使用時）及びγ設定値切替信号が“ロー”（暗フィールド時）の場合、ＳＷ５００〜５０４は“オフ”となるため固定抵抗５１０〜５１４に電流が流れ、ＳＷ５０５〜５０９は“オン”となるため、ＳＷ５０５〜５０９に電流が流れ、固定抵抗５１６〜５２０には電流が流れない。このとき、負極用レジスタ１０７内の暗フィールドγレジスタの微調整レジスタＰＲＰ５〜９のレジスタ値が、可変抵抗５３０〜５３４の抵抗値を最小値設定とした場合、抵抗分圧されなから６レベルのリファレンス電圧Ｖ４３Ｎ〜Ｖ６３Ｎの電位は、基準低電圧源（図示せず。）からの低電圧ＧＮＤが出力されて同一電位となる。なお、他の６レベルのリファレンス電圧Ｖ０Ｎ〜Ｖ２０Ｎは固定抵抗５１０〜５１４に電流が流れるから抵抗分圧されるため、同一電位にはならない。
【００７３】
以上の動作により、図６（ｄ）に示す階調番号−階調電圧特性のように、明フィールドではＶ４３〜Ｖ６３、暗フィールドではＶ０〜Ｖ２０の階調において、同一電圧を出力することが可能となる。
【００７４】
このように、図６（ｂ）及び図６（ｄ）の階調電圧を図１に示す液晶パネル１１９に出力することで、図７に示すような、暗フィールド期間時には液晶パネル１１９は限りなく黒表示に近い低輝度となり、明フィールド期間時には液晶パネル１１９は高輝度となる。
【００７５】
なお、擬似インパルス型駆動を使用しないときの液晶パネル１１９の表示輝度がγ＝２．２の場合、図７に示す暗フィールドと明フィールドにおける液晶パネル１１９の表示輝度の平均輝度が、γ＝２．２となるように設定すれば、液晶パネル１１９の表示映像の輝度や色合いは変化しない。
【００７６】
以上のように、本実施例によって、輝度やコントラストの低下が発生せずに動画ぼやけを改善する駆動方式を、ＬＵＴを使用しない低コストの構成によって実現可能となる。
【００７７】
なお、本実施例では、表示データの情報量は１画素あたり１８ビットとしたが、もちろんこれに限られない。また、本実施例では、対向電極印加電圧Ｖｃｏｍの電位を正極時は０Ｖ、負極時は４Ｖとしたが、これに限られない。
【実施例２】
【００７８】
本発明の実施例２によるホールド型表示装置の動画ぼやけを改善する駆動方式について説明する。本実施例における信号線駆動回路１０１は、実施例１と同様に図１に示す構成である。また、実施例１と同様に図１に示す構成の階調電圧生成回路１０８を備えているが、正極用ラダー回路１０９及び負極用ラダー回路１１０の回路構成が実施例１と異なる。なお、負極用ラダー回路１１０は、正極用ラダー回路１０９の回路構成及び動作に関して同じものである。
【００７９】
次に、本実施例における正極用ラダー回路１０９について、図８を用いて説明する。図８において、８００〜８１０はＳＷ、８１１〜８２２は固定抵抗、８２３〜８３６は可変抵抗である。可変抵抗８２３及び可変抵抗８３６は、γ調整用レジスタ１０５から入力される振幅レジスタ値に応じて抵抗値を設定する。可変抵抗８２９及び可変抵抗８３０は、γ調整用レジスタ１０５から入力される傾きレジスタ値に応じて抵抗値を設定する。可変抵抗８２４〜８２８及び可変抵抗８３１〜８３５は、γ調整用レジスタ１０５から入力される微調整レジスタ値に応じて抵抗値を設定する。
【００８０】
なお、可変抵抗８２３〜８３６の抵抗の最小値は、抵抗分圧にて階調間の電位差を生じない程度の抵抗値（理想０Ω）とする。また、ＳＷ８００〜８１０が“オン”の場合、ＳＷ８００〜８１０のオン抵抗は、固定抵抗８１１〜８２１に対し十分に小さく、ＳＷ８００〜８１０が“オフ”の場合、ＳＷ８００〜８１０のオフ抵抗は、固定抵抗８１１〜８２１に対し十分に大きいものである。
【００８１】
ＦＢＩオンレジスタデータが“ロー”（擬似インパルス型駆動未使用時）の場合、ＳＷ８００〜８１０はオフとなり、固定抵抗８１１〜８２１に電流が流れることで、各固定抵抗の抵抗値及び各可変抵抗の抵抗値によって分圧され、１２レベルのリファレンス電圧Ｖ０Ｐ／Ｖ１Ｐ／Ｖ２Ｐ／Ｖ４Ｐ／Ｖ８Ｐ／Ｖ２０Ｐ／Ｖ４３Ｐ／Ｖ５５Ｐ／Ｖ５９Ｐ／Ｖ６１Ｐ／Ｖ６２Ｐ／Ｖ６３Ｐを生成する。
【００８２】
なお、Ｖ０Ｐは階調番号０の正極時の電位、Ｖ１Ｐは階調番号１の正極時の電位、Ｖ２Ｐは階調番号２の正極時の電位、Ｖ４Ｐは階調番号４の正極時の電位、Ｖ８Ｐは階調番号８の正極時の電位、Ｖ２０Ｐは階調番号２０の正極時の電位、Ｖ４３Ｐは階調番号４３の正極時の電位、Ｖ５５Ｐは階調番号５５の正極時の電位、Ｖ５９Ｐは階調番号５９の正極時の電位、Ｖ６１Ｐは階調番号６１の正極時の電位、Ｖ６２Ｐは階調番号６２の正極時の電位、Ｖ６３Ｐは階調番号６３の正極時の電位である。
【００８３】
これら１２レベルのリファレンス電圧をバッファ回路１１２にてバッファリングしたのちに階調電圧用ラダー回路１１３へ出力し、階調電圧用ラダー回路１１３は、１２レベルのリファレンス電圧を基に抵抗分圧し、６４階調表示時の場合は、残りの階調番号３、階調番号５〜７、階調番号９〜１９、階調番号２１〜４２、階調番号４４〜５４、階調番号５６〜５８及び階調番号６０の階調電圧を生成する。このとき、リファレンス電圧Ｖ０Ｐ〜Ｖ６３Ｐの電位は同一電位のものはない。
【００８４】
ＦＢＩオンレジスタデータが“ハイ”（擬似インパルス型駆動使用時）の場合、ＳＷ８００〜８１０は“オン”となるため固定抵抗８１１〜８２１には電流は流れず、ＳＷ８００〜８１０に電流が流れる。このとき、暗フィールγレジスタ３０２の微調整レジスタＰＲＰ０〜４及び傾きレジスタＳＲＰ０〜１のレジスタ値が、可変抵抗８２３〜８３０の抵抗値を最小値設定とした場合、抵抗分圧されないから７レベルのリファレンス電圧Ｖ０Ｐ〜Ｖ４３Ｐの電位は同一電位ＶＤＨを出力する。なお、他の５レベルのリファレンス電圧Ｖ５５Ｐ〜Ｖ６３Ｐは、固定抵抗８１７〜８２１に電流が流れないが、微調整レジスタＰＲＰ６〜９の設定により可変抵抗８３２〜８３５を調整することで、抵抗分圧されるため、同一電位にはならない。
【００８５】
このような動作により、図９（ａ）に示すように、同じ低階調電圧を広い階調番号の範囲で出力することが可能となる。なお、負極用ラダー回路１１０においても、図９（ｂ）に示すように、本実施例の正極用ラダー回路１０９と同様に同じ高階調電圧を広い階調番号の範囲で出力することが可能となる。
【００８６】
以上のように、暗フィールド期間での液晶パネルの輝度を、実施例１と比較し限りなく黒表示に近づけることができるため、輝度やコントラストの低下が発生せずに動画ぼやけを改善する駆動方式が実現可能となる。
【００８７】
なお、本実施例では、Ｖ０〜Ｖ４３の電位を同一電位としたが、これに限られることなく、振幅レジスタＶＲＰ０〜１、傾きレジスタＳＲＰ０〜１、微調整レジスタＰＲＰ０〜９の設定値により、同一電位を出力する階調番号の範囲を任意に設定可能である。
【実施例３】
【００８８】
本発明の実施例３によるホールド型表示装置の動画ぼやけを改善する駆動方式について説明する。本実施例における信号線駆動回路１０１は、実施例１と同様に図１に示す構成である。また、実施例１と同様に図１に示す構成の階調電圧生成回路を備えているが、内部ブロックの構成は異なっている。
【００８９】
次に、本実施例における階調電圧生成回路１０００について、図１０を用いて説明する。図１０において、１０００は階調電圧生成回路、基準ラダー回路１００１〜１００４として、１００１は正極(1)用ラダー回路、１００２は負極(1)用ラダー回路、１００３は正極(2)用ラダー回路、１００４は負極(2)用ラダー回路、１００５は選択回路、１００６はバッファ回路、１００７は階調電圧用ラダー回路である。
【００９０】
擬似インパルス型駆動を行なう場合、γ調整用レジスタ１０５は、正極用レジスタ１０６の明フィールドγレジスタに保持しているレジスタ値を正極(1)用ラダー回路１００１に、負極用レジスタ１０７の明フィールドγレジスタに保持しているレジスタ値を負極(1)用ラダー回路１００２に、正極用レジスタ１０６の暗フィールドγレジスタに保持しているレジスタ値を正極(2)用ラダー回路１００３に、負極用レジスタ１０７の暗フィールドγレジスタに保持しているレジスタ値を負極(2)用ラダー回路１００４に出力する。
【００９１】
なお、擬似インパルス型駆動を行なわない場合は、γ調整用レジスタ１０５は、正極用レジスタ１０６のノーマルフィールドγレジスタに保持しているレジスタ値を正極(1)用ラダー回路１００１に、負極用レジスタ１０７のノーマルフィールドγレジスタに保持しているレジスタ値を負極(1)用ラダー回路１００２に出力する。
【００９２】
これらのラダー回路は、入力されたレジスタ値に応じたリファレンス電圧を生成し、選択回路１００５に出力する。選択回路１００５は、タイミングコントローラから入力されたγ設定値切替信号及び交流化信号Ｍに応じて、これらのラダー回路から入力された４種類のリファレンス電圧のうち１種類のリファレンス電圧を選択し、バッファ回路１００６に出力する。バッファ回路１００６は、入力されたリファレンス電圧をボルテージフォロア回路によりバッファリングし、階調電圧用ラダー回路１００７へ出力する。階調電圧用ラダー回路１００７は、入力されたリファレンス電圧を抵抗分圧し、６４レベルの階調電圧を生成し、出力制御回路１１７へ出力する。
【００９３】
以上のように、擬似インパルス型駆動を行う場合、正負極用ラダー回路を、明暗フィールドに対応して４つ設けることで、明暗フィールド期間に応じてリファレンス電圧を生成する必要がないため、実施例１及び実施例２と比較し、階調電圧の駆動能力（階調電圧変動時間の短縮）を向上することが可能となる。
【００９４】
なお、本実施例での正極(1)用ラダー回路１００１、負極(1)用ラダー回路１００２、正極(2)用ラダー回路１００３、負極(2)用ラダー回路１００４の回路構成は、実施例１の正極用ラダー回路１０９及び負極用ラダー回路１１０、若しくは、実施例２の正極用ラダー回路１０９及び負極用ラダー回路１１０の回路構成のどちらでもよい。
【図面の簡単な説明】
【００９５】
【図１】本発明における液晶パネル周辺回路の構成図
【図２】本発明におけるタイミングコントローラの構成図及びタイミングチャート
【図３】本発明におけるγ調整用レジスタの構成図
【図４】本発明における実施例１の正極用ラダー回路の構成図
【図５】本発明における実施例１の負極用ラダー回路の構成図
【図６】本発明における実施例１の階調番号−階調電圧特性の関係図
【図７】本発明における実施例１のγ特性の関係図
【図８】本発明における実施例２の正極用ラダー回路の構成図
【図９】本発明における実施例２の階調番号−階調電圧特性の関係図
【図１０】本発明における実施例３の階調電圧生成回路の構成図
【図１１】ＬＵＴ方式と現行方式での擬似インパルス型駆動を行ったときの階調番号−階調電圧特性の関係図
【符号の説明】
【００９６】
１００…ＣＰＵ、１０１…信号線駆動回路、１０２…システムインタフェース、１０３…制御レジスタ、１０４…タイミングコントローラ、１０５…γ調整用レジスタ、１０６…正極用レジスタ、１０７…負極用レジスタ、１０８…階調電圧生成回路、１０９…正極用ラダー回路、１１０…負極用ラダー回路、１１１…選択回路、１１２…バッファ回路、１１３…階調電圧用ラダー回路、１１４…メモリ制御回路、１１５…表示ＲＡＭ、１１６…ラッチ回路、１１７…出力制御回路、１１８…走査線駆動回路、１１９…液晶パネル、１２０…走査線、１２１…信号線、１２２…ＴＦＴ、１２３…液晶素子、２００…レジスタ、２０１…内部クロック生成回路、２０２…クロックカウンタ、２０３…水平同期信号生成回路、２０４…交流化信号生成回路、２０５…ラインカウンタ、２０６…垂直同期信号生成回路、２０７…γ設定値切替信号生成回路、２０８…奇偶フレーム信号生成回路、３００…ノーマルγレジスタ、３０１…明フィールドγレジスタ、３０２…暗フィールドγレジスタ、３０３…振幅レジスタ、３０４、３０６、３０８…傾きレジスタ、３０５、３０７、３０９…微調整レジスタ、３１０、３１１…選択回路、４００〜４０９…ＳＷ、４１０〜４２１…固定抵抗、４２２〜４３５…可変抵抗、５００〜５０９…ＳＷ、５１０〜５２１…固定抵抗、５２２〜５３５…可変抵抗、８００〜８１０…ＳＷ、８１１〜８２２…固定抵抗、８２３〜８３６…可変抵抗、１０００…階調電圧生成回路、１００１…正極(1)用ラダー回路、１００２…負極(1)用ラダー回路、１００３…正極(2)用ラダー回路、１００４…負極(2)用ラダー回路、１００５…選択回路、１００６…バッファ回路、１００７…階調電圧用ラダー回路
【特許請求の範囲】
【請求項１】
複数の画素を有する表示パネルと前記表示パネルを駆動する駆動回路とを備え、
前記駆動回路は、外部システムから入力される表示データに対応する階調電圧を生成して出力するための設定値を記憶するレジスタと、前記設定値に応じて基準電圧を生成する基準ラダー回路と、前記基準電圧をバッファリングして出力するバッファ回路と、前記基準電圧を基に階調電圧を生成する階調電圧用ラダー回路と、前記階調電圧から表示データに対応する階調電圧を選択して出力する出力制御回路とを有する表示装置において、
前記基準ラダー回路は、固定抵抗と前記設定値により抵抗値が制御される可変抵抗とを有し、前記固定抵抗はスイッチを備えていることを特徴とする表示装置
【請求項２】
前記駆動回路は、１フレーム期間で表示データに対応した輝度を表示する第１の場合と、１フレーム期間をフィールドに分割し、分割したフィールドの一方を低輝度表示とする暗フィールドとし、他方を高輝度表示とする明フィールドとして、暗フィールドと明フィールドの平均輝度で表示データに対応した輝度を表示するための第２の場合とが、外部システムから入力される制御信号によって切替えられ、
前記レジスタは、前記第１の場合に対応した階調電圧を生成するための設定値を記憶する第１のレジスタと、前記明フィールドに対応した階調電圧を生成するための設定値を記憶する第２のレジスタと、前記暗フィールドに対応した階調電圧を生成するための設定値を記憶する第３のレジスタとを有し、
前記第１の場合では、前記基準ラダー回路が第１のレジスタにより制御され、
前記第２の場合では、前記基準ラダー回路が明フィールドでは第２のレジスタにより制御され、暗フィールドでは第３のレジスタにより制御されることを特徴とする請求項１に記載の表示装置
【請求項３】
前記基準ラダー回路は、基準高電圧源と基準低電圧源の間に、順次、直列接続された、
第１の可変抵抗と、並列接続された第１の固定抵抗と第１のスイッチと、
第２の可変抵抗と、並列接続された第２の固定抵抗と第２のスイッチと、
第３の可変抵抗と、並列接続された第３の固定抵抗と第３のスイッチと、
第４の可変抵抗と、並列接続された第４の固定抵抗と第４のスイッチと、
第５の可変抵抗と、並列接続された第５の固定抵抗と第５のスイッチと、
第６，７の可変抵抗と、第６の固定抵抗と、
第８の可変抵抗と、
第９の可変抵抗と、並列接続された第７の固定抵抗と第６のスイッチと、
第１０の可変抵抗と、並列接続された第８の固定抵抗と第７のスイッチと、
第１１の可変抵抗と、並列接続された第９の固定抵抗と第８のスイッチと、
第１２の可変抵抗と、並列接続された第１０の固定抵抗と第９のスイッチと、
第１３の可変抵抗と、並列接続された第１１の固定抵抗と第１０のスイッチと、
第１４の可変抵抗と、第１２の固定抵抗とを有し、
前記第１の可変抵抗と前記第１の固定抵抗との接続点から第１の基準電圧を生成し、
前記第２の可変抵抗と前記第２の固定抵抗との接続点から第２の基準電圧を生成し、
前記第３の可変抵抗と前記第３の固定抵抗との接続点から第３の基準電圧を生成し、
前記第４の可変抵抗と前記第４の固定抵抗との接続点から第４の基準電圧を生成し、
前記第５の可変抵抗と前記第５の固定抵抗との接続点から第５の基準電圧を生成し、
前記第６の可変抵抗と前記第７の可変抵抗との接続点から第６の基準電圧を生成し、
前記第８の可変抵抗と前記第９の可変抵抗との接続点から第７の基準電圧を生成し、
前記第７の固定抵抗と前記第１０の可変抵抗の接続点から第８の基準電圧を生成し、
前記第８の固定抵抗と前記第１１の可変抵抗の接続点から第９の基準電圧を生成し、
前記第９の固定抵抗と前記第１２の可変抵抗の接続点から第１０の基準電圧を生成し、
前記第１０の固定抵抗と前記第１３の可変抵抗の接続点から第１１の基準電圧を生成し、
前記第１１の固定抵抗と前記第１４の可変抵抗の接続点から第１２の基準電圧を生成することを特徴とする請求項１又は２に記載の表示装置
【請求項４】
前記駆動回路は、
前記暗フィールド（又は明フィールド）において、前記第１から第５のスイッチを短絡状態とし、前記第２から第６の可変抵抗を零にすることで、前記第１から第５までの基準電圧を略等しくし、
前記明フィールド（又は暗フィールド）において、前記第６から第１０のスイッチを短絡状態とし、前記第９から第１３の可変抵抗を零にすることで、前記第７から第１２までの基準電圧を略等しくすることを特徴とする請求項３に記載の表示装置
【請求項５】
前記基準ラダー回路は、基準高電圧源と基準低電圧源の間に、順次、直列接続された、
第１の可変抵抗と、並列接続された第１の固定抵抗と第１のスイッチと、
第２の可変抵抗と、並列接続された第２の固定抵抗と第２のスイッチと、
第３の可変抵抗と、並列接続された第３の固定抵抗と第３のスイッチと、
第４の可変抵抗と、並列接続された第４の固定抵抗と第４のスイッチと、
第５の可変抵抗と、並列接続された第５の固定抵抗と第５のスイッチと、
第６の可変抵抗と、
第７の可変抵抗と、並列接続された第６の固定抵抗と第６のスイッチと、
第８の可変抵抗と、
第９の可変抵抗と、並列接続された第７の固定抵抗と第７のスイッチと、
第１０の可変抵抗と、並列接続された第８の固定抵抗と第８のスイッチと、
第１１の可変抵抗と、並列接続された第９の固定抵抗と第９のスイッチと、
第１２の可変抵抗と、並列接続された第１０の固定抵抗と第１０のスイッチと、
第１３の可変抵抗と、並列接続された第１１の固定抵抗と第１１のスイッチと、
第１４の可変抵抗と、第１２の固定抵抗とを有し、
前記第１の可変抵抗と前記第１の固定抵抗との接続点から第１の基準電圧を生成し、
前記第２の可変抵抗と前記第２の固定抵抗との接続点から第２の基準電圧を生成し、
前記第３の可変抵抗と前記第３の固定抵抗との接続点から第３の基準電圧を生成し、
前記第４の可変抵抗と前記第４の固定抵抗との接続点から第４の基準電圧を生成し、
前記第５の可変抵抗と前記第５の固定抵抗との接続点から第５の基準電圧を生成し、
前記第６の可変抵抗と前記第７の可変抵抗との接続点から第６の基準電圧を生成し、
前記第８の可変抵抗と前記第９の可変抵抗との接続点から第７の基準電圧を生成し、
前記第７の固定抵抗と前記第１０の可変抵抗の接続点から第８の基準電圧を生成し、
前記第８の固定抵抗と前記第１１の可変抵抗の接続点から第９の基準電圧を生成し、
前記第９の固定抵抗と前記第１２の可変抵抗の接続点から第１０の基準電圧を生成し、
前記第１０の固定抵抗と前記第１３の可変抵抗の接続点から第１１の基準電圧を生成し、
前記第１１の固定抵抗と前記第１４の可変抵抗の接続点から第１２の基準電圧を生成することを特徴とする請求項１又は２に記載の表示装置
【請求項６】
前記駆動回路は、前記第１から第１１のスイッチを短絡状態として、
前記暗フィールドにおいて、前記第１から第７までの基準電圧を略等しくし、前記第３のレジスタからの設定値に基づいて、前記第１０から第１３の可変抵抗の抵抗値を制御して、前記第８から第１２までの基準電圧を異ならせることを特徴とする請求項５に記載の表示装置
【請求項７】
前記基準ラダー回路は、正極性階調電圧を生成するための正極用ラダー回路と、負極性階調電圧を生成するための負極用ラダー回路とを有することを特徴とする請求項１ないし６のいずれかに記載の液晶表示装置
【請求項８】
前記基準ラダー回路は、
明フィールド用の正極性階調電圧を生成するための正極用ラダー回路と、
明フィールド用の負極性階調電圧を生成するための負極用ラダー回路と、
暗フィールド用の正極性階調電圧を生成するための正極用ラダー回路と、
暗フィールド用の負極性階調電圧を生成するための負極用ラダー回路とを有し、
前記第１の場合には、明フィールド用（又は暗フィールド用）の正極用ラダー回路と負極用ラダー回路を用いて、基準電圧を生成し、
前記第２の場合には、明フィールド（又は暗フィールド）において、正極性（又は負極性）に応じて正極用（又は負極用）ラダー回路を用いて、基準電圧を生成することを特徴とする請求項１ないし６のいずれかに記載の液晶表示装置
【請求項９】
複数の画素を有する表示パネルと前記表示パネルを駆動する駆動回路とを備えた表示装置において、
前記駆動回路は、外部システムからの設定値に基づいて基準電圧を生成する基準ラダー回路を有し、前記基準電圧に基づいて階調電圧を生成し、前記階調電圧を外部システムから入力される表示データに対応して選択出力することで、前記表示パネルを駆動することを特徴とする表示装置
【請求項１０】
前記基準ラダー回路は、低階調又は高階調に対応する基準電圧を略等しくすることを特徴とする請求項９に記載の表示装置
【請求項１１】
前記低階調に対応する基準電圧を暗フィールドにおいて略等しくし、高階調に対応する基準電圧を明フィールドにおいて略等しくすることを特徴とする請求項１０に記載の表示装置
【請求項１２】
前記基準ラダー回路は、前記設定値に基づいて抵抗値が制御される複数の可変抵抗と、前記各可変抵抗に直列接続された固定抵抗と、前記固定抵抗に並列接続されたスイッチとを有することを特徴とする請求項９に記載の表示装置
【請求項１３】
前記スイッチを短絡することによって、低階調又は高階調に対応する基準電圧を略等しくし、前記可変抵抗の抵抗値を制御することによって、低階調又は高階調に対応する基準電圧を異ならせることを特徴とする請求項１２に記載の表示装置
【請求項１】
複数の画素を有する表示パネルと前記表示パネルを駆動する駆動回路とを備え、
前記駆動回路は、外部システムから入力される表示データに対応する階調電圧を生成して出力するための設定値を記憶するレジスタと、前記設定値に応じて基準電圧を生成する基準ラダー回路と、前記基準電圧をバッファリングして出力するバッファ回路と、前記基準電圧を基に階調電圧を生成する階調電圧用ラダー回路と、前記階調電圧から表示データに対応する階調電圧を選択して出力する出力制御回路とを有する表示装置において、
前記基準ラダー回路は、固定抵抗と前記設定値により抵抗値が制御される可変抵抗とを有し、前記固定抵抗はスイッチを備えていることを特徴とする表示装置
【請求項２】
前記駆動回路は、１フレーム期間で表示データに対応した輝度を表示する第１の場合と、１フレーム期間をフィールドに分割し、分割したフィールドの一方を低輝度表示とする暗フィールドとし、他方を高輝度表示とする明フィールドとして、暗フィールドと明フィールドの平均輝度で表示データに対応した輝度を表示するための第２の場合とが、外部システムから入力される制御信号によって切替えられ、
前記レジスタは、前記第１の場合に対応した階調電圧を生成するための設定値を記憶する第１のレジスタと、前記明フィールドに対応した階調電圧を生成するための設定値を記憶する第２のレジスタと、前記暗フィールドに対応した階調電圧を生成するための設定値を記憶する第３のレジスタとを有し、
前記第１の場合では、前記基準ラダー回路が第１のレジスタにより制御され、
前記第２の場合では、前記基準ラダー回路が明フィールドでは第２のレジスタにより制御され、暗フィールドでは第３のレジスタにより制御されることを特徴とする請求項１に記載の表示装置
【請求項３】
前記基準ラダー回路は、基準高電圧源と基準低電圧源の間に、順次、直列接続された、
第１の可変抵抗と、並列接続された第１の固定抵抗と第１のスイッチと、
第２の可変抵抗と、並列接続された第２の固定抵抗と第２のスイッチと、
第３の可変抵抗と、並列接続された第３の固定抵抗と第３のスイッチと、
第４の可変抵抗と、並列接続された第４の固定抵抗と第４のスイッチと、
第５の可変抵抗と、並列接続された第５の固定抵抗と第５のスイッチと、
第６，７の可変抵抗と、第６の固定抵抗と、
第８の可変抵抗と、
第９の可変抵抗と、並列接続された第７の固定抵抗と第６のスイッチと、
第１０の可変抵抗と、並列接続された第８の固定抵抗と第７のスイッチと、
第１１の可変抵抗と、並列接続された第９の固定抵抗と第８のスイッチと、
第１２の可変抵抗と、並列接続された第１０の固定抵抗と第９のスイッチと、
第１３の可変抵抗と、並列接続された第１１の固定抵抗と第１０のスイッチと、
第１４の可変抵抗と、第１２の固定抵抗とを有し、
前記第１の可変抵抗と前記第１の固定抵抗との接続点から第１の基準電圧を生成し、
前記第２の可変抵抗と前記第２の固定抵抗との接続点から第２の基準電圧を生成し、
前記第３の可変抵抗と前記第３の固定抵抗との接続点から第３の基準電圧を生成し、
前記第４の可変抵抗と前記第４の固定抵抗との接続点から第４の基準電圧を生成し、
前記第５の可変抵抗と前記第５の固定抵抗との接続点から第５の基準電圧を生成し、
前記第６の可変抵抗と前記第７の可変抵抗との接続点から第６の基準電圧を生成し、
前記第８の可変抵抗と前記第９の可変抵抗との接続点から第７の基準電圧を生成し、
前記第７の固定抵抗と前記第１０の可変抵抗の接続点から第８の基準電圧を生成し、
前記第８の固定抵抗と前記第１１の可変抵抗の接続点から第９の基準電圧を生成し、
前記第９の固定抵抗と前記第１２の可変抵抗の接続点から第１０の基準電圧を生成し、
前記第１０の固定抵抗と前記第１３の可変抵抗の接続点から第１１の基準電圧を生成し、
前記第１１の固定抵抗と前記第１４の可変抵抗の接続点から第１２の基準電圧を生成することを特徴とする請求項１又は２に記載の表示装置
【請求項４】
前記駆動回路は、
前記暗フィールド（又は明フィールド）において、前記第１から第５のスイッチを短絡状態とし、前記第２から第６の可変抵抗を零にすることで、前記第１から第５までの基準電圧を略等しくし、
前記明フィールド（又は暗フィールド）において、前記第６から第１０のスイッチを短絡状態とし、前記第９から第１３の可変抵抗を零にすることで、前記第７から第１２までの基準電圧を略等しくすることを特徴とする請求項３に記載の表示装置
【請求項５】
前記基準ラダー回路は、基準高電圧源と基準低電圧源の間に、順次、直列接続された、
第１の可変抵抗と、並列接続された第１の固定抵抗と第１のスイッチと、
第２の可変抵抗と、並列接続された第２の固定抵抗と第２のスイッチと、
第３の可変抵抗と、並列接続された第３の固定抵抗と第３のスイッチと、
第４の可変抵抗と、並列接続された第４の固定抵抗と第４のスイッチと、
第５の可変抵抗と、並列接続された第５の固定抵抗と第５のスイッチと、
第６の可変抵抗と、
第７の可変抵抗と、並列接続された第６の固定抵抗と第６のスイッチと、
第８の可変抵抗と、
第９の可変抵抗と、並列接続された第７の固定抵抗と第７のスイッチと、
第１０の可変抵抗と、並列接続された第８の固定抵抗と第８のスイッチと、
第１１の可変抵抗と、並列接続された第９の固定抵抗と第９のスイッチと、
第１２の可変抵抗と、並列接続された第１０の固定抵抗と第１０のスイッチと、
第１３の可変抵抗と、並列接続された第１１の固定抵抗と第１１のスイッチと、
第１４の可変抵抗と、第１２の固定抵抗とを有し、
前記第１の可変抵抗と前記第１の固定抵抗との接続点から第１の基準電圧を生成し、
前記第２の可変抵抗と前記第２の固定抵抗との接続点から第２の基準電圧を生成し、
前記第３の可変抵抗と前記第３の固定抵抗との接続点から第３の基準電圧を生成し、
前記第４の可変抵抗と前記第４の固定抵抗との接続点から第４の基準電圧を生成し、
前記第５の可変抵抗と前記第５の固定抵抗との接続点から第５の基準電圧を生成し、
前記第６の可変抵抗と前記第７の可変抵抗との接続点から第６の基準電圧を生成し、
前記第８の可変抵抗と前記第９の可変抵抗との接続点から第７の基準電圧を生成し、
前記第７の固定抵抗と前記第１０の可変抵抗の接続点から第８の基準電圧を生成し、
前記第８の固定抵抗と前記第１１の可変抵抗の接続点から第９の基準電圧を生成し、
前記第９の固定抵抗と前記第１２の可変抵抗の接続点から第１０の基準電圧を生成し、
前記第１０の固定抵抗と前記第１３の可変抵抗の接続点から第１１の基準電圧を生成し、
前記第１１の固定抵抗と前記第１４の可変抵抗の接続点から第１２の基準電圧を生成することを特徴とする請求項１又は２に記載の表示装置
【請求項６】
前記駆動回路は、前記第１から第１１のスイッチを短絡状態として、
前記暗フィールドにおいて、前記第１から第７までの基準電圧を略等しくし、前記第３のレジスタからの設定値に基づいて、前記第１０から第１３の可変抵抗の抵抗値を制御して、前記第８から第１２までの基準電圧を異ならせることを特徴とする請求項５に記載の表示装置
【請求項７】
前記基準ラダー回路は、正極性階調電圧を生成するための正極用ラダー回路と、負極性階調電圧を生成するための負極用ラダー回路とを有することを特徴とする請求項１ないし６のいずれかに記載の液晶表示装置
【請求項８】
前記基準ラダー回路は、
明フィールド用の正極性階調電圧を生成するための正極用ラダー回路と、
明フィールド用の負極性階調電圧を生成するための負極用ラダー回路と、
暗フィールド用の正極性階調電圧を生成するための正極用ラダー回路と、
暗フィールド用の負極性階調電圧を生成するための負極用ラダー回路とを有し、
前記第１の場合には、明フィールド用（又は暗フィールド用）の正極用ラダー回路と負極用ラダー回路を用いて、基準電圧を生成し、
前記第２の場合には、明フィールド（又は暗フィールド）において、正極性（又は負極性）に応じて正極用（又は負極用）ラダー回路を用いて、基準電圧を生成することを特徴とする請求項１ないし６のいずれかに記載の液晶表示装置
【請求項９】
複数の画素を有する表示パネルと前記表示パネルを駆動する駆動回路とを備えた表示装置において、
前記駆動回路は、外部システムからの設定値に基づいて基準電圧を生成する基準ラダー回路を有し、前記基準電圧に基づいて階調電圧を生成し、前記階調電圧を外部システムから入力される表示データに対応して選択出力することで、前記表示パネルを駆動することを特徴とする表示装置
【請求項１０】
前記基準ラダー回路は、低階調又は高階調に対応する基準電圧を略等しくすることを特徴とする請求項９に記載の表示装置
【請求項１１】
前記低階調に対応する基準電圧を暗フィールドにおいて略等しくし、高階調に対応する基準電圧を明フィールドにおいて略等しくすることを特徴とする請求項１０に記載の表示装置
【請求項１２】
前記基準ラダー回路は、前記設定値に基づいて抵抗値が制御される複数の可変抵抗と、前記各可変抵抗に直列接続された固定抵抗と、前記固定抵抗に並列接続されたスイッチとを有することを特徴とする請求項９に記載の表示装置
【請求項１３】
前記スイッチを短絡することによって、低階調又は高階調に対応する基準電圧を略等しくし、前記可変抵抗の抵抗値を制御することによって、低階調又は高階調に対応する基準電圧を異ならせることを特徴とする請求項１２に記載の表示装置
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−９６７９０（Ｐ２００８−９６７９０Ａ）
【公開日】平成２０年４月２４日（２００８．４．２４）
【国際特許分類】
【出願番号】特願２００６−２７９８９８（Ｐ２００６−２７９８９８）
【出願日】平成１８年１０月１３日（２００６．１０．１３）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
【公開日】平成２０年４月２４日（２００８．４．２４）
【国際特許分類】
【出願日】平成１８年１０月１３日（２００６．１０．１３）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
[ Back to top ]