負荷駆動回路
【課題】簡易な構成で、直流電源の出力電圧の変動による半導体素子の導通を防止して、意図しない負荷電流による誤動作を防止する負荷駆動回路を提供する。
【解決手段】電源２から負荷１への電力供給経路に直列に接続されオン／オフ動作により負荷１に流れる電流を制御する半導体素子３を有する負荷駆動回路において、半導体素子３のオン／オフを制御する制御部４と、電源２の出力電圧の変動を検出して検出信号を生成する電圧変動検出部５と、電圧変動検出部５により生成された検出信号が入力された場合に、電源２の出力電圧の変動により半導体素子３がオンする前に半導体素子３を強制的にオフさせる遮断部６とを備える。
【解決手段】電源２から負荷１への電力供給経路に直列に接続されオン／オフ動作により負荷１に流れる電流を制御する半導体素子３を有する負荷駆動回路において、半導体素子３のオン／オフを制御する制御部４と、電源２の出力電圧の変動を検出して検出信号を生成する電圧変動検出部５と、電圧変動検出部５により生成された検出信号が入力された場合に、電源２の出力電圧の変動により半導体素子３がオンする前に半導体素子３を強制的にオフさせる遮断部６とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷に電流を流すための負荷駆動回路に関する。
【背景技術】
【０００２】
従来から、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子を用いて電流を流すことによって負荷を駆動させる負荷駆動回路は、様々な分野で利用されている。１例として、励磁コイルに電圧を印加して磁気力によって可動鉄心に直接直線的な運動を与えるリニアソレノイドは、負荷駆動回路により出力された制御電流に応じて油圧をリニアに制御することができ、カーエレクトロニクス等の分野で多用されている。
【０００３】
図６は、従来から用いられている一般的な負荷駆動回路の構成を示すブロック図であり、非特許文献１等に記載されているこの負荷駆動回路は、負荷１、電源２、半導体素子３、及び制御部４で構成されている。
【０００４】
制御部４は、例えばチャージポンプであり、信号端子１０１に印加された電圧を昇圧して、電源２の出力電圧以上の電圧を半導体素子３のゲートに印加し、半導体素子３のオン／オフを制御する。図６に示す従来例において、半導体素子３は、ハイサイドスイッチとして使用される。したがって、制御部４は、半導体素子３をオンにするために必要不可欠な構成であり、電源２の出力電圧よりも高い電圧を半導体素子３のゲートに出力して制御を行う。
【０００５】
半導体素子３は、一般的にＦＥＴが使用され、電源２から負荷１への電力供給経路に直列に接続され、オン／オフ動作により負荷１に流れる電流を制御する。なお、半導体素子３は、バイポーラトランジスタでもよい。
【０００６】
次に、従来の負荷駆動回路の動作を説明する。図７は、図６に示す従来の負荷駆動回路の動作タイムチャート図である。図７中に記載された（Ａ）〜（Ｄ）の記号は、図６に記載された（Ａ）〜（Ｄ）の位置の電圧に対応している。まず、電源２の電圧（Ａ）が立ち上がった状態において信号端子１０１の印加電圧（Ｂ）がオンになると（時刻ｔ０）、制御部４は、信号端子１０１から入力された印加電圧（Ｂ）を昇圧して、半導体素子３のゲートに入力する。半導体素子３は、自己のゲート電圧（Ｃ）が制御部４により電源２の出力電圧（Ａ）以上に昇圧され、導通（オン）する。半導体素子３が導通状態になることにより、半導体素子３のソース電圧（Ｄ）が上昇し始め、電源２から負荷１に電流が流れる。
【０００７】
信号端子１０１の印加電圧がオフである場合には、制御部４は、半導体素子３を遮断（オフ）させる。したがって、半導体素子３は、負荷１に電流を供給せず、ソース電圧（Ｄ）も上昇しない。
【０００８】
図８は、半導体素子３に使用されているＦＥＴの一般的な等価回路である。このＦＥＴは、ドレイン１００１、ゲート１００２、及びソース１００３を有し、ゲート・ソース間電圧ＶＧＳが所定の値以上になると、ドレイン１００１からソース１００３に電流を流す。また、このＦＥＴの各端子間には、寄生容量ＣＧＤ１００４、ＣＧＳ１００５、及びＣＤＳ１００６が存在する。
【０００９】
信号端子１０１に印加される電圧がオンである場合には、制御部４は、半導体素子３のゲート１００２に電流を流すことにより、ゲート１００２の電位をソース１００３よりも高くする。このため、半導体素子３は、負荷１に電流を供給する。
【００１０】
また、特許文献１には、容量性負荷の電源電圧変動に起因する不所望な状態を回避する負荷駆動回路が記載されている。この負荷駆動回路は、例えばインクジェットヘッドにおける圧電素子の駆動回路として用いられる。圧電素子は、容量性負荷であり、電圧を印加されることによりノズル孔からインクを吐出する。しかしながら、この圧電素子を利用したインクジェットプリンタは、電源ラインの電圧変動が生じた場合に駆動中の容量性負荷の端子にノイズが発生することにより、インク吐出状態から突然インク吸引状態になることが考えられ、印字精度の劣化を招くおそれがある。そこで、特許文献１記載の負荷駆動回路は、容量性負荷を駆動させるための駆動素子と、容量性負荷の端子電圧と電源電圧とを比較することによって電源電圧の変動を検出するとともに、その検出結果に応じて駆動素子を非導通状態にするための制御論理とを備える。
【００１１】
この制御論理は、例えば充電側において、圧電素子の端子電圧と電源電圧とを比較するためのコンパレータと、このコンパレータの出力信号と充電側コントローラからの信号とのオア論理を得るオアゲートを有し、圧電素子の端子電圧が電源電圧を上回る場合に、駆動素子を非導通状態にする。したがって、特許文献１記載の負荷駆動回路は、電源電圧が変動された場合に駆動素子が非導通状態とされることによって容量性負荷の駆動が停止されるため、容量性負荷の電源電圧変動に起因する不所望な状態を回避することができる。
【特許文献１】特開２００４−８２５９６号公報
【非特許文献１】Ｂ．Ｍｕｒａｒｉ，ｅｔ．ａｌ．，“Ｓｍａｒｔ Ｐｏｗｅｒ ＩＣｓ”， Ａｄｖａｎｃｅｄ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ．
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図６に示す従来の負荷駆動回路は、以下のような問題点がある。図９は、図６に示す従来の負荷駆動回路における電源電圧変動時の動作タイムチャートである。図９に示すように、時刻ｔ０において電源２の電圧（Ａ）がノイズ等により上昇変動した場合には、信号端子１０１の印加電圧（Ｂ）がオフ（０Ｖ）の状態であっても、半導体素子３は、ゲート・ドレイン間の寄生容量ＣＧＤ１００４を介して電源２からゲート１００２に電流を流す。その結果、半導体素子３は、ゲート電圧（Ｃ）の上昇により導通状態になるという誤動作を起こし、半導体素子３のソース電圧（Ｄ）が上昇して負荷１に電流を流してしまう。
【００１３】
また、電源２の電圧（Ａ）は、ノイズのみならず、例えば電源２に対して他に接続された機器や回路等がある場合に、それらの機器がオンオフして電流量が急変した際に回路の配線が持つインダクタンスや抵抗に起因して電圧変動が生じることも考えられるため、その対策は必要である。
【００１４】
特許文献１に記載された負荷駆動回路は、容量性負荷の端子電圧と電源電圧とを比較することによって電源電圧の変動を検出するので、その検出精度は、容量性負荷の端子電圧に左右される。しかしながら、図６に示す負荷駆動回路の負荷１に上述したようなリニアソレノイド等のコイルを想定している場合、電源２の電圧変動は、必ずしも負荷１の端子電圧が電源２の電圧以上の値になることを意味するものではないため、その検出方法は使用できない。さらに半導体素子３のソース電圧（負荷１の端子電圧）が上昇するのを待って電源２の電圧変動を検出した場合、既に負荷１に電流が流れて、負荷１に用いられる機器は誤動作を起こしていることも考えられる。また、コンパレータやＯＲ回路等を必要とするため、回路の複雑化や高コストといった問題も生じる。
【００１５】
本発明は上述した従来技術の問題点を解決するもので、簡易な構成で、直流電源の出力電圧の変動による半導体素子の導通を防止して、意図しない負荷電流による誤動作を防止する負荷駆動回路を提供することを課題とする。
【課題を解決するための手段】
【００１６】
本発明に係る負荷駆動回路は、上記課題を解決するために、直流電源から負荷への電力供給経路に直列に接続されオン／オフ動作により負荷に流れる電流を制御する第１半導体素子を有する負荷駆動回路において、前記第１半導体素子のオン／オフを制御する制御部と、前記直流電源の出力電圧の変動を検出して検出信号を生成する検出部と、前記検出部により生成された検出信号が入力された場合に、前記直流電源の出力電圧の変動により前記第１半導体素子がオンする前に前記第１半導体素子を強制的にオフさせる遮断部とを備えることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、簡易な構成で、直流電源の出力電圧の変動による半導体素子の導通を防止して、意図しない負荷電流による誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の負荷駆動回路の実施の形態を、図面に基づいて詳細に説明する。
【実施例１】
【００１９】
以下、本発明の実施例について図面を参照しながら説明する。図１は、本発明の実施例１の負荷駆動回路の構成を示すブロック図である。また図２は、図１に示す負荷駆動回路の電圧変動検出部５及び遮断部６の詳細な構成を示すブロック図である。
【００２０】
まず、本実施の形態の構成を説明する。本実施例の負荷駆動回路は、図１に示すように、電源２、半導体素子３、制御部４、電圧変動検出部５、及び遮断部６で構成され、負荷１を駆動する。
【００２１】
半導体素子３は、本発明の第１半導体素子に対応し、直流電源である電源２から負荷への電力供給経路に直列に接続されオン／オフ動作により負荷１に流れる電流を制御する。
【００２２】
制御部４は、図６で説明した従来の負荷駆動回路における制御部４と同様であり、信号端子１０１に対する印加電圧に応じて、半導体素子３のオン／オフを制御する。
【００２３】
電圧変動検出部５は、本発明の検出部に対応し、電源２の出力電圧の変動を検出して検出信号を生成し、遮断部６に対して出力する。また、電圧変動検出部５は、信号端子１０１に対する印加電圧に応じて、制御部４が半導体素子３に対してオフ制御を行っている場合にのみ検出信号を生成する。すなわち、信号端子１０１に対する印加電圧がオンである場合には、電圧変動検出部５は、電源２の出力電圧が変動しても、検出信号を生成しない。
【００２４】
遮断部６は、電圧変動検出部５により生成された検出信号が入力された場合に、電源２の出力電圧の変動により半導体素子３がオンする前に、半導体素子３を強制的にオフさせる。
【００２５】
図２の電圧変動検出部５ａ及び遮断部６ａは、図１における電圧変動検出部５及び遮断部６の具体的な回路図を示す。
【００２６】
電圧変動検出部５ａは、電源２の出力端子とグランドとの間にコンデンサ７と抵抗８とを直列に接続した直列回路からなり、電源２の出力電圧の変動に基づいて抵抗８の両端に生じる電圧を検出信号とする。コンデンサ７は、電源２の電圧が変動したときに電流を流す。抵抗８は、コンデンサ７に流れた電流を電圧に変換する。また、電圧変動検出部５ａは、抵抗８に並列に接続され制御部４が半導体素子３に対してオン制御を行っている場合にオンする第１トランジスタ９を備える。この第１トランジスタ９は、信号端子１０１の印加電圧がオン（数Ｖ）である場合に導通して、抵抗８の両端に電位差を発生させない。
【００２７】
遮断部６ａは、半導体素子３の制御端子とグランドとの間に接続された第２トランジスタ１０からなり、電圧変動検出部５ａにより生成された検出信号に応じて第２トランジスタ１０をオンさせる。
【００２８】
次に、上述のように構成された本実施の形態の作用を説明する。まず、制御部４は、信号端子１０１の印加電圧に応じて、半導体素子３のオン／オフ（導通／遮断）を制御する。信号端子１０１の印加電圧がオン（数Ｖ）である場合には、制御部４が半導体素子３をオンさせるので、半導体素子３は、電源２から負荷１に電流を流す。
【００２９】
信号端子１０１の印加電圧がオフ（０Ｖ）の場合には、制御部４が半導体素子３をオフ（遮断）させるので、半導体素子３は、電源２から負荷１に電流を流さない。この際、電源２の電圧が変動すると、電圧変動検出部５は、電源２の出力電圧の変動を検出して、検出信号を遮断部６に出力する。具体的には、電源２の電圧が時間的に変動すると、コンデンサ７は、過渡的に電流を流す。コンデンサ７に流れた電流は、抵抗８に流れることにより抵抗８の両端に電圧を生じさせる。この際、第１トランジスタ９は、信号端子１０１の印加電圧がオフ（０Ｖ）であるため、遮断されている。抵抗８の両端に生じた電圧（電位差）は、検出信号として遮断部６に入力される。
【００３０】
遮断部６は、電圧変動検出部５により生成された検出信号が入力された場合に、電源２の出力電圧の変動により半導体素子３がオンする前に、半導体素子３を強制的にオフさせる。具体的には、遮断部６を構成する第２トランジスタ１０は、抵抗８の両端に生じた電位差により導通状態になる。したがって、第２トランジスタ１０は、半導体素子３の制御端子（図８におけるゲート１００２）の電位を下げる。これにより、半導体素子３は、電圧変動により電源２からゲート・ドレイン間の寄生容量（図８におけるＣＧＤ１００４）を介してゲート１００２に電流が流れた場合でも、ゲート１００２の電圧が上昇しないため、遮断状態を維持し、負荷１に電流を流さない。
【００３１】
なお、半導体素子３が導通する前に第２トランジスタ１０をオンして負荷電流が負荷１に流れるのを防ぐため、設計者は、コンデンサ７の容量やチップサイズ、他の部品が持つ寄生容量等との兼ね合いを考慮して、最適な容量のコンデンサ７を選択して実装し、第２トランジスタ１０の反応速度を調整する必要がある。
【００３２】
一方、信号端子１０１の印加電圧がオン（数Ｖ）である場合には、半導体素子３は、負荷１に電流を流している状態である。この場合において、電源２の出力電圧が変動しても、半導体素子３は負荷１に電流を流し続ける必要があるため、電圧変動検出部５ａは、検出信号を遮断部６ａに出力しない。具体的に言うと、信号端子１０１の印加電圧がオンである場合には、第１トランジスタ９は導通状態になる。したがって、電源２の出力電圧が時間的に変動することによりコンデンサ７が過渡的に電流を流しても、抵抗８は、両端に検出信号たる電位差を生じない。それ故、電圧変動検出部５ａは検出信号を出力しないので、第２トランジスタ１０は遮断状態を維持する。その結果、半導体素子３は、遮断部６により強制的にオフにされることなく、信号端子１０１の印加電圧がオンである間に、負荷１に電流を流し続ける。
【００３３】
図３は、本実施例の形態の負荷駆動回路の動作タイムチャート図である。図３の動作タイムチャート図中の記号（Ａ）〜（Ｅ）は、図１に記載の（Ａ）〜（Ｅ）点の電圧に対応している。図３に示すように、信号端子１０１の印加電圧（Ｂ）が０Ｖの状態において、電源２の電圧（Ａ）が変動すると（時刻ｔ０）、電圧変動検出部５は、その電圧変動を検出し、オンレベルの電圧（検出信号）を出力する（電圧（Ｅ））。遮断部６は、入力された電圧変動検出部５の出力電圧（Ｅ）に基づき、検出信号が入力された場合に、半導体素子３のゲート電圧（Ｃ）の上昇を妨げる。したがって、半導体素子３のゲート電圧（Ｃ）は上昇しないので、半導体３は、遮断状態を維持し、半導体素子３のソース電圧（Ｄ）を上昇させず、結果として負荷１に電流を流さない。すなわち、信号端子１０１の印加電圧がオフの場合には、電源２の出力電圧が変動したとしても、半導体素子３は、誤ってオンすることはなく、負荷１に電流を流さない。
【００３４】
もちろん、図３に示すように、電源２の電圧（Ａ）が立ち上がった状態で信号端子１０１の印加電圧（Ｂ）がオン（数Ｖ）になった場合には、通常通り、半導体素子３のゲート電圧（Ｃ）が上昇するので、半導体素子３は導通状態となる。それ故、半導体素子３のソース電圧（Ｄ）は上昇し、半導体素子３は、負荷１に電流を流す。なお、この場合において、電源２の電圧（Ａ）が変動したとしても、電圧変動検出部５は、電圧の変動を検出せず、出力電圧（Ｅ）はオフレベルのままである。
【００３５】
上述のとおり、本発明の実施例１の形態に係る負荷駆動回路によれば、簡易な構成で、直流電源である電源２の出力電圧の変動による半導体素子３の導通を防止して、意図しない負荷電流が負荷１に流れることによる誤動作を防止することができる。
【００３６】
また、遮断部６を構成する第２トランジスタ１０は、電圧変動検出部５が電源２の電圧変動を検出した場合に、半導体素子３がオンする前に半導体素子３を強制的にオフさせるので、半導体素子３がわずかの時間でも導通状態になり負荷１に電流を流すのを防ぐことができる。
【００３７】
また、電圧変動検出部５及び遮断部６は、第１トランジスタ９、第２トランジスタ１０、コンデンサ７、及び抵抗８により構成されるので、簡易な構成で実現することができ、低コストであるという利点もある。
【００３８】
さらに、第１トランジスタ９を備えているので、電圧変動検出部５ａは、信号端子１０１の印加電圧がオン（数Ｖ）である場合、すなわち制御部４が半導体素子３に対してオン制御を行っている場合に、検出信号を生成しない。したがって、半導体素子３をオンにして負荷１に電流を流している間に電源２の電圧が変動した場合でも、電圧変動の検出による負荷電流の遮断を行うことなく、安定した動作を継続することができる。
【実施例２】
【００３９】
図４は、本発明の実施例２の負荷駆動回路の構成を示すブロック図である。実施例１の構成と異なる点は、電圧変動検出部５ｂにおいて、コンデンサ７の代わりに半導体素子１２が備えられている点である。
【００４０】
半導体素子１２は、本発明の第２半導体素子に対応し、電源２の出力端子と抵抗８との間に直列に接続されている。この半導体素子１２は、例えば半導体素子３と同じ形状のＦＥＴでもよく、またバイポーラトランジスタを用いてもよい。本実施例においては、半導体素子１２は、ＦＥＴであるものとする。
【００４１】
また、半導体素子１２のゲートは、半導体素子１２自身のソースに接続されている。そのため、本実施例において半導体素子１２は、ゲート電圧の上昇に基づく導通状態になることはない。
【００４２】
その他の構成は、実施例１と同様であり、重複した説明を省略する。
【００４３】
次に、上述のように構成された本実施の形態の作用を説明する。基本的な動作は実施例１の負荷駆動回路と同じである。ただし、本実施例において、半導体素子１２の寄生容量は、実施例１におけるコンデンサ７の役割を担う。
【００４４】
図８で説明したように、半導体素子１２は、ドレイン１００１とゲート１００２との間に寄生容量であるＣＧＤ１００４を有する。したがって、電源２の電圧が時間的に変動すると、半導体素子１２の寄生容量ＣＧＤ１００４は、過渡的に電流を流す。寄生容量ＣＧＤ１００４に流れた電流は、ゲート１００２からソース１００３に流れ込み、その後、抵抗８に流れることにより抵抗８の両端に電圧を生じさせる。なお、電源２の電圧が時間的に変動した際に、半導体素子１２の寄生容量ＣＧＤ１００４のみならず、寄生容量ＣＤＳ１００６も過渡的に電流を流す。しかしながら、一般的にＦＥＴの寄生容量は、ＣＤＳ１００６よりＣＧＤ１００４の方が非常に大きいため、寄生容量ＣＧＤ１００４の流す電流が支配的になる。したがって、設計者は、寄生容量ＣＧＤ１００４の容量を考慮に入れて半導体素子１２を選択して実装し、第２トランジスタ１０の反応速度を調整する必要がある。
【００４５】
その他の動作は、実施例１と同様であり、重複した説明を省略する。
【００４６】
上述のとおり、本発明の実施例２の形態に係る負荷駆動回路によれば、実施例１の効果に加え、新たにコンデンサ７を用意して実装しなくても、同じ材料からチップ面積を変えて半導体素子３及び半導体素子１２を製造することにより本発明を実現することができるので、コストの削減を図ることができる。
【実施例３】
【００４７】
図５は、本発明の実施例３の負荷駆動回路の構成を示すブロック図である。実施例２の構成と異なる点は、信号端子１０１の代わりに制御部４の出力端子が第１トランジスタ９の制御端子に接続されている点と、抵抗８の一端、第１トランジスタ９のソース側、及び第２トランジスタ１０のソース側がグランドの代わりに負荷１の一端（半導体素子３のソース側）に接続されている点である。
【００４８】
制御部４は、信号端子１０１に対する印加電圧に応じて、半導体素子３及び第１トランジスタ９のオン／オフを制御する。
【００４９】
電圧変動検出部５ｃは、電源２の出力電圧の変動を検出して検出信号を生成し、遮断部６ｃに対して出力する。また、電圧変動検出部５ｃは、信号端子１０１に対する印加電圧に応じて、制御部４が半導体素子３に対してオフ制御を行っている場合にのみ検出信号を生成する。
【００５０】
電圧変動検出部５ｃは、電源２の出力端子と負荷１との間に半導体素子１２と抵抗８とを直列に接続した直列回路からなり、電源２の出力電圧の変動に基づいて抵抗８の両端に生じる電圧を検出信号とする。半導体素子１２の寄生容量は、本発明のコンデンサに対応し、電源２の電圧が変動したときに電流を流す。抵抗８は、半導体素子１２の寄生容量に流れた電流を電圧に変換する。また、電圧変動検出部５ｃは、実施例２と同様に、抵抗８に並列に接続され制御部４が半導体素子３に対してオン制御を行っている場合にオンする第１トランジスタ９を備える。この第１トランジスタ９は、信号端子１０１の印加電圧がオン（数Ｖ）である場合に、制御部４により制御されて導通し、抵抗８の両端に電位差を発生させない。なお、第１トランジスタ９をオン（導通）させるために、第１トランジスタ９の制御端子（ゲート）は、半導体素子３のソース電圧よりも高い電圧を有する半導体素子３のゲートに接続されている。
【００５１】
遮断部６ｃは、半導体素子３の制御端子と負荷１との間に接続された第２トランジスタ１０からなり、電圧変動検出部５ｃにより生成された検出信号に応じて第２トランジスタ１０をオンさせる。
【００５２】
その他の構成は、実施例２と同様であり、重複した説明を省略する。
【００５３】
次に、上述のように構成された本実施の形態の作用を説明する。基本的な動作は実施例２の負荷駆動回路と同じである。まず、制御部４は、信号端子１０１の印加電圧に応じて、半導体素子３及び第１トランジスタ９のオン／オフ（導通／遮断）を制御する。信号端子１０１の印加電圧がオン（数Ｖ）である場合には、制御部４が半導体素子３をオンさせるので、半導体素子３は、電源２から負荷１に電流を流す。
【００５４】
信号端子１０１の印加電圧がオフ（０Ｖ）の場合には、制御部４が半導体素子３及び第１トランジスタ９をオフ（遮断）させるので、半導体素子３は、電源２から負荷１に電流を流さない。この際、電源２の電圧が変動すると、電圧変動検出部５ｃは、電源２の出力電圧の変動を検出して、検出信号を遮断部６ｃに出力する。具体的には、電源２の電圧が時間的に変動すると、半導体素子１２のゲート・ドレイン間の寄生容量は、過渡的に電流を流す。半導体素子１２の寄生容量に流れた電流は、抵抗８に流れることにより抵抗８の両端に電圧を生じさせる。この際、第１トランジスタ９は、上述したように遮断されている。抵抗８の両端に生じた電圧（電位差）は、検出信号として遮断部６ｃに入力される。
【００５５】
遮断部６ｃは、電圧変動検出部５ｃにより生成された検出信号が入力された場合に、電源２の出力電圧の変動により半導体素子３がオンする前に、半導体素子３を強制的にオフさせる。具体的には、遮断部６ｃを構成する第２トランジスタ１０は、抵抗８の両端に生じた電位差により導通状態になる。したがって、第２トランジスタ１０は、半導体素子３の制御端子の電位（ゲート電圧）とソース電圧とを同電位にする。これにより、半導体素子３は、電圧変動により電源２からゲート・ドレイン間の寄生容量を介してゲート１００２に電流が流れた場合でも、ゲート１００２の電圧が上昇しないため、遮断状態を維持し、負荷１に電流を流さない。
【００５６】
一方、信号端子１０１の印加電圧がオン（数Ｖ）である場合には、制御部４は、半導体素子３及び第１トランジスタ９のゲート電圧を電源２の出力電圧以上に昇圧し、半導体素子３及び第１トランジスタ９をオン（導通）させる。したがって、半導体素子３は、負荷１に電流を流している状態である。この場合において、電源２の出力電圧が変動しても、半導体素子３は負荷１に電流を流し続ける必要があるため、電圧変動検出部５ｃは、検出信号を遮断部６ｃに出力しない。具体的に言うと、第１トランジスタ９が上述したように導通状態であるため、電源２の出力電圧が時間的に変動することにより半導体素子１２の寄生容量が過渡的に電流を流しても、当該電流は瞬時に第１トランジスタ９を介して半導体素子３のソース端子に流れるため、抵抗８は、両端に検出信号たる電位差を生じない。ここで、第２トランジスタ１０のゲート電圧は、半導体素子３のソース電圧と同電位である。それ故、電圧変動検出部５ｃは検出信号を出力しないので、第２トランジスタ１０は遮断状態を維持する。その結果、半導体素子３は、遮断部６ｃにより強制的にオフにされることなく、信号端子１０１の印加電圧がオンである間に、負荷１に電流を流し続ける。
【００５７】
その他の動作は、実施例２と同様であり、重複した説明を省略する。
【００５８】
上述のとおり、本発明の実施例３の形態に係る負荷駆動回路によれば、実施例１及び２の効果に加え、電圧変動検出部５ｃ及び遮断部６ｃに流れる電流をグランドの代わりに負荷１に流すので、電圧変動検出部５ｃ及び遮断部６ｃに使用されるＦＥＴ（又はトランジスタ）に耐圧の低い素子を使用することができ、コストを抑えることができる。
【００５９】
なお、電圧変動検出部５ｃや遮断部６ｃを介して負荷１に流れる電流は、非常に微量であるため、負荷１の動作に影響を与えることはない。
【産業上の利用可能性】
【００６０】
本発明に係る負荷駆動回路は、制御電流に応じて油圧をリニアに制御するリニアソレノイドを駆動する負荷駆動回路に利用可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例１の形態の負荷駆動回路の構成を示すブロック図である。
【図２】本発明の実施例１の形態の負荷駆動回路の電圧変動検出部及び遮断部の詳細な構成を示すブロック図である。
【図３】本発明の実施例１の形態の負荷駆動回路の動作タイムチャート図である。
【図４】本発明の実施例２の形態の負荷駆動回路の構成を示すブロック図である。
【図５】本発明の実施例３の形態の負荷駆動回路の構成を示すブロック図である。
【図６】従来の負荷駆動回路の構成を示すブロック図である。
【図７】従来の負荷駆動回路の動作タイムチャート図である。
【図８】従来の負荷駆動回路の半導体素子として用いられるＦＥＴの一般的な等価回路図である。
【図９】従来の負荷駆動回路における電源電圧変動時の動作タイムチャート図である。
【符号の説明】
【００６２】
１ 負荷
２ 電源
３ 半導体素子
４ 制御部
５，５ａ，５ｂ，５ｃ 電圧変動検出部
６，６ａ，６ｂ，６ｃ 遮断部
７ コンデンサ
８ 抵抗
９ 第１トランジスタ
１０ 第２トランジスタ
１２ 半導体素子
１０１ 信号端子
１００１ ドレイン
１００２ ゲート
１００３ ソース
１００４ ＣＧＤ
１００５ ＣＧＳ
１００６ ＣＤＳ
【技術分野】
【０００１】
本発明は、負荷に電流を流すための負荷駆動回路に関する。
【背景技術】
【０００２】
従来から、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子を用いて電流を流すことによって負荷を駆動させる負荷駆動回路は、様々な分野で利用されている。１例として、励磁コイルに電圧を印加して磁気力によって可動鉄心に直接直線的な運動を与えるリニアソレノイドは、負荷駆動回路により出力された制御電流に応じて油圧をリニアに制御することができ、カーエレクトロニクス等の分野で多用されている。
【０００３】
図６は、従来から用いられている一般的な負荷駆動回路の構成を示すブロック図であり、非特許文献１等に記載されているこの負荷駆動回路は、負荷１、電源２、半導体素子３、及び制御部４で構成されている。
【０００４】
制御部４は、例えばチャージポンプであり、信号端子１０１に印加された電圧を昇圧して、電源２の出力電圧以上の電圧を半導体素子３のゲートに印加し、半導体素子３のオン／オフを制御する。図６に示す従来例において、半導体素子３は、ハイサイドスイッチとして使用される。したがって、制御部４は、半導体素子３をオンにするために必要不可欠な構成であり、電源２の出力電圧よりも高い電圧を半導体素子３のゲートに出力して制御を行う。
【０００５】
半導体素子３は、一般的にＦＥＴが使用され、電源２から負荷１への電力供給経路に直列に接続され、オン／オフ動作により負荷１に流れる電流を制御する。なお、半導体素子３は、バイポーラトランジスタでもよい。
【０００６】
次に、従来の負荷駆動回路の動作を説明する。図７は、図６に示す従来の負荷駆動回路の動作タイムチャート図である。図７中に記載された（Ａ）〜（Ｄ）の記号は、図６に記載された（Ａ）〜（Ｄ）の位置の電圧に対応している。まず、電源２の電圧（Ａ）が立ち上がった状態において信号端子１０１の印加電圧（Ｂ）がオンになると（時刻ｔ０）、制御部４は、信号端子１０１から入力された印加電圧（Ｂ）を昇圧して、半導体素子３のゲートに入力する。半導体素子３は、自己のゲート電圧（Ｃ）が制御部４により電源２の出力電圧（Ａ）以上に昇圧され、導通（オン）する。半導体素子３が導通状態になることにより、半導体素子３のソース電圧（Ｄ）が上昇し始め、電源２から負荷１に電流が流れる。
【０００７】
信号端子１０１の印加電圧がオフである場合には、制御部４は、半導体素子３を遮断（オフ）させる。したがって、半導体素子３は、負荷１に電流を供給せず、ソース電圧（Ｄ）も上昇しない。
【０００８】
図８は、半導体素子３に使用されているＦＥＴの一般的な等価回路である。このＦＥＴは、ドレイン１００１、ゲート１００２、及びソース１００３を有し、ゲート・ソース間電圧ＶＧＳが所定の値以上になると、ドレイン１００１からソース１００３に電流を流す。また、このＦＥＴの各端子間には、寄生容量ＣＧＤ１００４、ＣＧＳ１００５、及びＣＤＳ１００６が存在する。
【０００９】
信号端子１０１に印加される電圧がオンである場合には、制御部４は、半導体素子３のゲート１００２に電流を流すことにより、ゲート１００２の電位をソース１００３よりも高くする。このため、半導体素子３は、負荷１に電流を供給する。
【００１０】
また、特許文献１には、容量性負荷の電源電圧変動に起因する不所望な状態を回避する負荷駆動回路が記載されている。この負荷駆動回路は、例えばインクジェットヘッドにおける圧電素子の駆動回路として用いられる。圧電素子は、容量性負荷であり、電圧を印加されることによりノズル孔からインクを吐出する。しかしながら、この圧電素子を利用したインクジェットプリンタは、電源ラインの電圧変動が生じた場合に駆動中の容量性負荷の端子にノイズが発生することにより、インク吐出状態から突然インク吸引状態になることが考えられ、印字精度の劣化を招くおそれがある。そこで、特許文献１記載の負荷駆動回路は、容量性負荷を駆動させるための駆動素子と、容量性負荷の端子電圧と電源電圧とを比較することによって電源電圧の変動を検出するとともに、その検出結果に応じて駆動素子を非導通状態にするための制御論理とを備える。
【００１１】
この制御論理は、例えば充電側において、圧電素子の端子電圧と電源電圧とを比較するためのコンパレータと、このコンパレータの出力信号と充電側コントローラからの信号とのオア論理を得るオアゲートを有し、圧電素子の端子電圧が電源電圧を上回る場合に、駆動素子を非導通状態にする。したがって、特許文献１記載の負荷駆動回路は、電源電圧が変動された場合に駆動素子が非導通状態とされることによって容量性負荷の駆動が停止されるため、容量性負荷の電源電圧変動に起因する不所望な状態を回避することができる。
【特許文献１】特開２００４−８２５９６号公報
【非特許文献１】Ｂ．Ｍｕｒａｒｉ，ｅｔ．ａｌ．，“Ｓｍａｒｔ Ｐｏｗｅｒ ＩＣｓ”， Ａｄｖａｎｃｅｄ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ．
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図６に示す従来の負荷駆動回路は、以下のような問題点がある。図９は、図６に示す従来の負荷駆動回路における電源電圧変動時の動作タイムチャートである。図９に示すように、時刻ｔ０において電源２の電圧（Ａ）がノイズ等により上昇変動した場合には、信号端子１０１の印加電圧（Ｂ）がオフ（０Ｖ）の状態であっても、半導体素子３は、ゲート・ドレイン間の寄生容量ＣＧＤ１００４を介して電源２からゲート１００２に電流を流す。その結果、半導体素子３は、ゲート電圧（Ｃ）の上昇により導通状態になるという誤動作を起こし、半導体素子３のソース電圧（Ｄ）が上昇して負荷１に電流を流してしまう。
【００１３】
また、電源２の電圧（Ａ）は、ノイズのみならず、例えば電源２に対して他に接続された機器や回路等がある場合に、それらの機器がオンオフして電流量が急変した際に回路の配線が持つインダクタンスや抵抗に起因して電圧変動が生じることも考えられるため、その対策は必要である。
【００１４】
特許文献１に記載された負荷駆動回路は、容量性負荷の端子電圧と電源電圧とを比較することによって電源電圧の変動を検出するので、その検出精度は、容量性負荷の端子電圧に左右される。しかしながら、図６に示す負荷駆動回路の負荷１に上述したようなリニアソレノイド等のコイルを想定している場合、電源２の電圧変動は、必ずしも負荷１の端子電圧が電源２の電圧以上の値になることを意味するものではないため、その検出方法は使用できない。さらに半導体素子３のソース電圧（負荷１の端子電圧）が上昇するのを待って電源２の電圧変動を検出した場合、既に負荷１に電流が流れて、負荷１に用いられる機器は誤動作を起こしていることも考えられる。また、コンパレータやＯＲ回路等を必要とするため、回路の複雑化や高コストといった問題も生じる。
【００１５】
本発明は上述した従来技術の問題点を解決するもので、簡易な構成で、直流電源の出力電圧の変動による半導体素子の導通を防止して、意図しない負荷電流による誤動作を防止する負荷駆動回路を提供することを課題とする。
【課題を解決するための手段】
【００１６】
本発明に係る負荷駆動回路は、上記課題を解決するために、直流電源から負荷への電力供給経路に直列に接続されオン／オフ動作により負荷に流れる電流を制御する第１半導体素子を有する負荷駆動回路において、前記第１半導体素子のオン／オフを制御する制御部と、前記直流電源の出力電圧の変動を検出して検出信号を生成する検出部と、前記検出部により生成された検出信号が入力された場合に、前記直流電源の出力電圧の変動により前記第１半導体素子がオンする前に前記第１半導体素子を強制的にオフさせる遮断部とを備えることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、簡易な構成で、直流電源の出力電圧の変動による半導体素子の導通を防止して、意図しない負荷電流による誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の負荷駆動回路の実施の形態を、図面に基づいて詳細に説明する。
【実施例１】
【００１９】
以下、本発明の実施例について図面を参照しながら説明する。図１は、本発明の実施例１の負荷駆動回路の構成を示すブロック図である。また図２は、図１に示す負荷駆動回路の電圧変動検出部５及び遮断部６の詳細な構成を示すブロック図である。
【００２０】
まず、本実施の形態の構成を説明する。本実施例の負荷駆動回路は、図１に示すように、電源２、半導体素子３、制御部４、電圧変動検出部５、及び遮断部６で構成され、負荷１を駆動する。
【００２１】
半導体素子３は、本発明の第１半導体素子に対応し、直流電源である電源２から負荷への電力供給経路に直列に接続されオン／オフ動作により負荷１に流れる電流を制御する。
【００２２】
制御部４は、図６で説明した従来の負荷駆動回路における制御部４と同様であり、信号端子１０１に対する印加電圧に応じて、半導体素子３のオン／オフを制御する。
【００２３】
電圧変動検出部５は、本発明の検出部に対応し、電源２の出力電圧の変動を検出して検出信号を生成し、遮断部６に対して出力する。また、電圧変動検出部５は、信号端子１０１に対する印加電圧に応じて、制御部４が半導体素子３に対してオフ制御を行っている場合にのみ検出信号を生成する。すなわち、信号端子１０１に対する印加電圧がオンである場合には、電圧変動検出部５は、電源２の出力電圧が変動しても、検出信号を生成しない。
【００２４】
遮断部６は、電圧変動検出部５により生成された検出信号が入力された場合に、電源２の出力電圧の変動により半導体素子３がオンする前に、半導体素子３を強制的にオフさせる。
【００２５】
図２の電圧変動検出部５ａ及び遮断部６ａは、図１における電圧変動検出部５及び遮断部６の具体的な回路図を示す。
【００２６】
電圧変動検出部５ａは、電源２の出力端子とグランドとの間にコンデンサ７と抵抗８とを直列に接続した直列回路からなり、電源２の出力電圧の変動に基づいて抵抗８の両端に生じる電圧を検出信号とする。コンデンサ７は、電源２の電圧が変動したときに電流を流す。抵抗８は、コンデンサ７に流れた電流を電圧に変換する。また、電圧変動検出部５ａは、抵抗８に並列に接続され制御部４が半導体素子３に対してオン制御を行っている場合にオンする第１トランジスタ９を備える。この第１トランジスタ９は、信号端子１０１の印加電圧がオン（数Ｖ）である場合に導通して、抵抗８の両端に電位差を発生させない。
【００２７】
遮断部６ａは、半導体素子３の制御端子とグランドとの間に接続された第２トランジスタ１０からなり、電圧変動検出部５ａにより生成された検出信号に応じて第２トランジスタ１０をオンさせる。
【００２８】
次に、上述のように構成された本実施の形態の作用を説明する。まず、制御部４は、信号端子１０１の印加電圧に応じて、半導体素子３のオン／オフ（導通／遮断）を制御する。信号端子１０１の印加電圧がオン（数Ｖ）である場合には、制御部４が半導体素子３をオンさせるので、半導体素子３は、電源２から負荷１に電流を流す。
【００２９】
信号端子１０１の印加電圧がオフ（０Ｖ）の場合には、制御部４が半導体素子３をオフ（遮断）させるので、半導体素子３は、電源２から負荷１に電流を流さない。この際、電源２の電圧が変動すると、電圧変動検出部５は、電源２の出力電圧の変動を検出して、検出信号を遮断部６に出力する。具体的には、電源２の電圧が時間的に変動すると、コンデンサ７は、過渡的に電流を流す。コンデンサ７に流れた電流は、抵抗８に流れることにより抵抗８の両端に電圧を生じさせる。この際、第１トランジスタ９は、信号端子１０１の印加電圧がオフ（０Ｖ）であるため、遮断されている。抵抗８の両端に生じた電圧（電位差）は、検出信号として遮断部６に入力される。
【００３０】
遮断部６は、電圧変動検出部５により生成された検出信号が入力された場合に、電源２の出力電圧の変動により半導体素子３がオンする前に、半導体素子３を強制的にオフさせる。具体的には、遮断部６を構成する第２トランジスタ１０は、抵抗８の両端に生じた電位差により導通状態になる。したがって、第２トランジスタ１０は、半導体素子３の制御端子（図８におけるゲート１００２）の電位を下げる。これにより、半導体素子３は、電圧変動により電源２からゲート・ドレイン間の寄生容量（図８におけるＣＧＤ１００４）を介してゲート１００２に電流が流れた場合でも、ゲート１００２の電圧が上昇しないため、遮断状態を維持し、負荷１に電流を流さない。
【００３１】
なお、半導体素子３が導通する前に第２トランジスタ１０をオンして負荷電流が負荷１に流れるのを防ぐため、設計者は、コンデンサ７の容量やチップサイズ、他の部品が持つ寄生容量等との兼ね合いを考慮して、最適な容量のコンデンサ７を選択して実装し、第２トランジスタ１０の反応速度を調整する必要がある。
【００３２】
一方、信号端子１０１の印加電圧がオン（数Ｖ）である場合には、半導体素子３は、負荷１に電流を流している状態である。この場合において、電源２の出力電圧が変動しても、半導体素子３は負荷１に電流を流し続ける必要があるため、電圧変動検出部５ａは、検出信号を遮断部６ａに出力しない。具体的に言うと、信号端子１０１の印加電圧がオンである場合には、第１トランジスタ９は導通状態になる。したがって、電源２の出力電圧が時間的に変動することによりコンデンサ７が過渡的に電流を流しても、抵抗８は、両端に検出信号たる電位差を生じない。それ故、電圧変動検出部５ａは検出信号を出力しないので、第２トランジスタ１０は遮断状態を維持する。その結果、半導体素子３は、遮断部６により強制的にオフにされることなく、信号端子１０１の印加電圧がオンである間に、負荷１に電流を流し続ける。
【００３３】
図３は、本実施例の形態の負荷駆動回路の動作タイムチャート図である。図３の動作タイムチャート図中の記号（Ａ）〜（Ｅ）は、図１に記載の（Ａ）〜（Ｅ）点の電圧に対応している。図３に示すように、信号端子１０１の印加電圧（Ｂ）が０Ｖの状態において、電源２の電圧（Ａ）が変動すると（時刻ｔ０）、電圧変動検出部５は、その電圧変動を検出し、オンレベルの電圧（検出信号）を出力する（電圧（Ｅ））。遮断部６は、入力された電圧変動検出部５の出力電圧（Ｅ）に基づき、検出信号が入力された場合に、半導体素子３のゲート電圧（Ｃ）の上昇を妨げる。したがって、半導体素子３のゲート電圧（Ｃ）は上昇しないので、半導体３は、遮断状態を維持し、半導体素子３のソース電圧（Ｄ）を上昇させず、結果として負荷１に電流を流さない。すなわち、信号端子１０１の印加電圧がオフの場合には、電源２の出力電圧が変動したとしても、半導体素子３は、誤ってオンすることはなく、負荷１に電流を流さない。
【００３４】
もちろん、図３に示すように、電源２の電圧（Ａ）が立ち上がった状態で信号端子１０１の印加電圧（Ｂ）がオン（数Ｖ）になった場合には、通常通り、半導体素子３のゲート電圧（Ｃ）が上昇するので、半導体素子３は導通状態となる。それ故、半導体素子３のソース電圧（Ｄ）は上昇し、半導体素子３は、負荷１に電流を流す。なお、この場合において、電源２の電圧（Ａ）が変動したとしても、電圧変動検出部５は、電圧の変動を検出せず、出力電圧（Ｅ）はオフレベルのままである。
【００３５】
上述のとおり、本発明の実施例１の形態に係る負荷駆動回路によれば、簡易な構成で、直流電源である電源２の出力電圧の変動による半導体素子３の導通を防止して、意図しない負荷電流が負荷１に流れることによる誤動作を防止することができる。
【００３６】
また、遮断部６を構成する第２トランジスタ１０は、電圧変動検出部５が電源２の電圧変動を検出した場合に、半導体素子３がオンする前に半導体素子３を強制的にオフさせるので、半導体素子３がわずかの時間でも導通状態になり負荷１に電流を流すのを防ぐことができる。
【００３７】
また、電圧変動検出部５及び遮断部６は、第１トランジスタ９、第２トランジスタ１０、コンデンサ７、及び抵抗８により構成されるので、簡易な構成で実現することができ、低コストであるという利点もある。
【００３８】
さらに、第１トランジスタ９を備えているので、電圧変動検出部５ａは、信号端子１０１の印加電圧がオン（数Ｖ）である場合、すなわち制御部４が半導体素子３に対してオン制御を行っている場合に、検出信号を生成しない。したがって、半導体素子３をオンにして負荷１に電流を流している間に電源２の電圧が変動した場合でも、電圧変動の検出による負荷電流の遮断を行うことなく、安定した動作を継続することができる。
【実施例２】
【００３９】
図４は、本発明の実施例２の負荷駆動回路の構成を示すブロック図である。実施例１の構成と異なる点は、電圧変動検出部５ｂにおいて、コンデンサ７の代わりに半導体素子１２が備えられている点である。
【００４０】
半導体素子１２は、本発明の第２半導体素子に対応し、電源２の出力端子と抵抗８との間に直列に接続されている。この半導体素子１２は、例えば半導体素子３と同じ形状のＦＥＴでもよく、またバイポーラトランジスタを用いてもよい。本実施例においては、半導体素子１２は、ＦＥＴであるものとする。
【００４１】
また、半導体素子１２のゲートは、半導体素子１２自身のソースに接続されている。そのため、本実施例において半導体素子１２は、ゲート電圧の上昇に基づく導通状態になることはない。
【００４２】
その他の構成は、実施例１と同様であり、重複した説明を省略する。
【００４３】
次に、上述のように構成された本実施の形態の作用を説明する。基本的な動作は実施例１の負荷駆動回路と同じである。ただし、本実施例において、半導体素子１２の寄生容量は、実施例１におけるコンデンサ７の役割を担う。
【００４４】
図８で説明したように、半導体素子１２は、ドレイン１００１とゲート１００２との間に寄生容量であるＣＧＤ１００４を有する。したがって、電源２の電圧が時間的に変動すると、半導体素子１２の寄生容量ＣＧＤ１００４は、過渡的に電流を流す。寄生容量ＣＧＤ１００４に流れた電流は、ゲート１００２からソース１００３に流れ込み、その後、抵抗８に流れることにより抵抗８の両端に電圧を生じさせる。なお、電源２の電圧が時間的に変動した際に、半導体素子１２の寄生容量ＣＧＤ１００４のみならず、寄生容量ＣＤＳ１００６も過渡的に電流を流す。しかしながら、一般的にＦＥＴの寄生容量は、ＣＤＳ１００６よりＣＧＤ１００４の方が非常に大きいため、寄生容量ＣＧＤ１００４の流す電流が支配的になる。したがって、設計者は、寄生容量ＣＧＤ１００４の容量を考慮に入れて半導体素子１２を選択して実装し、第２トランジスタ１０の反応速度を調整する必要がある。
【００４５】
その他の動作は、実施例１と同様であり、重複した説明を省略する。
【００４６】
上述のとおり、本発明の実施例２の形態に係る負荷駆動回路によれば、実施例１の効果に加え、新たにコンデンサ７を用意して実装しなくても、同じ材料からチップ面積を変えて半導体素子３及び半導体素子１２を製造することにより本発明を実現することができるので、コストの削減を図ることができる。
【実施例３】
【００４７】
図５は、本発明の実施例３の負荷駆動回路の構成を示すブロック図である。実施例２の構成と異なる点は、信号端子１０１の代わりに制御部４の出力端子が第１トランジスタ９の制御端子に接続されている点と、抵抗８の一端、第１トランジスタ９のソース側、及び第２トランジスタ１０のソース側がグランドの代わりに負荷１の一端（半導体素子３のソース側）に接続されている点である。
【００４８】
制御部４は、信号端子１０１に対する印加電圧に応じて、半導体素子３及び第１トランジスタ９のオン／オフを制御する。
【００４９】
電圧変動検出部５ｃは、電源２の出力電圧の変動を検出して検出信号を生成し、遮断部６ｃに対して出力する。また、電圧変動検出部５ｃは、信号端子１０１に対する印加電圧に応じて、制御部４が半導体素子３に対してオフ制御を行っている場合にのみ検出信号を生成する。
【００５０】
電圧変動検出部５ｃは、電源２の出力端子と負荷１との間に半導体素子１２と抵抗８とを直列に接続した直列回路からなり、電源２の出力電圧の変動に基づいて抵抗８の両端に生じる電圧を検出信号とする。半導体素子１２の寄生容量は、本発明のコンデンサに対応し、電源２の電圧が変動したときに電流を流す。抵抗８は、半導体素子１２の寄生容量に流れた電流を電圧に変換する。また、電圧変動検出部５ｃは、実施例２と同様に、抵抗８に並列に接続され制御部４が半導体素子３に対してオン制御を行っている場合にオンする第１トランジスタ９を備える。この第１トランジスタ９は、信号端子１０１の印加電圧がオン（数Ｖ）である場合に、制御部４により制御されて導通し、抵抗８の両端に電位差を発生させない。なお、第１トランジスタ９をオン（導通）させるために、第１トランジスタ９の制御端子（ゲート）は、半導体素子３のソース電圧よりも高い電圧を有する半導体素子３のゲートに接続されている。
【００５１】
遮断部６ｃは、半導体素子３の制御端子と負荷１との間に接続された第２トランジスタ１０からなり、電圧変動検出部５ｃにより生成された検出信号に応じて第２トランジスタ１０をオンさせる。
【００５２】
その他の構成は、実施例２と同様であり、重複した説明を省略する。
【００５３】
次に、上述のように構成された本実施の形態の作用を説明する。基本的な動作は実施例２の負荷駆動回路と同じである。まず、制御部４は、信号端子１０１の印加電圧に応じて、半導体素子３及び第１トランジスタ９のオン／オフ（導通／遮断）を制御する。信号端子１０１の印加電圧がオン（数Ｖ）である場合には、制御部４が半導体素子３をオンさせるので、半導体素子３は、電源２から負荷１に電流を流す。
【００５４】
信号端子１０１の印加電圧がオフ（０Ｖ）の場合には、制御部４が半導体素子３及び第１トランジスタ９をオフ（遮断）させるので、半導体素子３は、電源２から負荷１に電流を流さない。この際、電源２の電圧が変動すると、電圧変動検出部５ｃは、電源２の出力電圧の変動を検出して、検出信号を遮断部６ｃに出力する。具体的には、電源２の電圧が時間的に変動すると、半導体素子１２のゲート・ドレイン間の寄生容量は、過渡的に電流を流す。半導体素子１２の寄生容量に流れた電流は、抵抗８に流れることにより抵抗８の両端に電圧を生じさせる。この際、第１トランジスタ９は、上述したように遮断されている。抵抗８の両端に生じた電圧（電位差）は、検出信号として遮断部６ｃに入力される。
【００５５】
遮断部６ｃは、電圧変動検出部５ｃにより生成された検出信号が入力された場合に、電源２の出力電圧の変動により半導体素子３がオンする前に、半導体素子３を強制的にオフさせる。具体的には、遮断部６ｃを構成する第２トランジスタ１０は、抵抗８の両端に生じた電位差により導通状態になる。したがって、第２トランジスタ１０は、半導体素子３の制御端子の電位（ゲート電圧）とソース電圧とを同電位にする。これにより、半導体素子３は、電圧変動により電源２からゲート・ドレイン間の寄生容量を介してゲート１００２に電流が流れた場合でも、ゲート１００２の電圧が上昇しないため、遮断状態を維持し、負荷１に電流を流さない。
【００５６】
一方、信号端子１０１の印加電圧がオン（数Ｖ）である場合には、制御部４は、半導体素子３及び第１トランジスタ９のゲート電圧を電源２の出力電圧以上に昇圧し、半導体素子３及び第１トランジスタ９をオン（導通）させる。したがって、半導体素子３は、負荷１に電流を流している状態である。この場合において、電源２の出力電圧が変動しても、半導体素子３は負荷１に電流を流し続ける必要があるため、電圧変動検出部５ｃは、検出信号を遮断部６ｃに出力しない。具体的に言うと、第１トランジスタ９が上述したように導通状態であるため、電源２の出力電圧が時間的に変動することにより半導体素子１２の寄生容量が過渡的に電流を流しても、当該電流は瞬時に第１トランジスタ９を介して半導体素子３のソース端子に流れるため、抵抗８は、両端に検出信号たる電位差を生じない。ここで、第２トランジスタ１０のゲート電圧は、半導体素子３のソース電圧と同電位である。それ故、電圧変動検出部５ｃは検出信号を出力しないので、第２トランジスタ１０は遮断状態を維持する。その結果、半導体素子３は、遮断部６ｃにより強制的にオフにされることなく、信号端子１０１の印加電圧がオンである間に、負荷１に電流を流し続ける。
【００５７】
その他の動作は、実施例２と同様であり、重複した説明を省略する。
【００５８】
上述のとおり、本発明の実施例３の形態に係る負荷駆動回路によれば、実施例１及び２の効果に加え、電圧変動検出部５ｃ及び遮断部６ｃに流れる電流をグランドの代わりに負荷１に流すので、電圧変動検出部５ｃ及び遮断部６ｃに使用されるＦＥＴ（又はトランジスタ）に耐圧の低い素子を使用することができ、コストを抑えることができる。
【００５９】
なお、電圧変動検出部５ｃや遮断部６ｃを介して負荷１に流れる電流は、非常に微量であるため、負荷１の動作に影響を与えることはない。
【産業上の利用可能性】
【００６０】
本発明に係る負荷駆動回路は、制御電流に応じて油圧をリニアに制御するリニアソレノイドを駆動する負荷駆動回路に利用可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例１の形態の負荷駆動回路の構成を示すブロック図である。
【図２】本発明の実施例１の形態の負荷駆動回路の電圧変動検出部及び遮断部の詳細な構成を示すブロック図である。
【図３】本発明の実施例１の形態の負荷駆動回路の動作タイムチャート図である。
【図４】本発明の実施例２の形態の負荷駆動回路の構成を示すブロック図である。
【図５】本発明の実施例３の形態の負荷駆動回路の構成を示すブロック図である。
【図６】従来の負荷駆動回路の構成を示すブロック図である。
【図７】従来の負荷駆動回路の動作タイムチャート図である。
【図８】従来の負荷駆動回路の半導体素子として用いられるＦＥＴの一般的な等価回路図である。
【図９】従来の負荷駆動回路における電源電圧変動時の動作タイムチャート図である。
【符号の説明】
【００６２】
１ 負荷
２ 電源
３ 半導体素子
４ 制御部
５，５ａ，５ｂ，５ｃ 電圧変動検出部
６，６ａ，６ｂ，６ｃ 遮断部
７ コンデンサ
８ 抵抗
９ 第１トランジスタ
１０ 第２トランジスタ
１２ 半導体素子
１０１ 信号端子
１００１ ドレイン
１００２ ゲート
１００３ ソース
１００４ ＣＧＤ
１００５ ＣＧＳ
１００６ ＣＤＳ
【特許請求の範囲】
【請求項１】
直流電源から負荷への電力供給経路に直列に接続されオン／オフ動作により負荷に流れる電流を制御する第１半導体素子を有する負荷駆動回路において、
前記第１半導体素子のオン／オフを制御する制御部と、
前記直流電源の出力電圧の変動を検出して検出信号を生成する検出部と、
前記検出部により生成された検出信号が入力された場合に、前記直流電源の出力電圧の変動により前記第１半導体素子がオンする前に前記第１半導体素子を強制的にオフさせる遮断部と、
を備えることを特徴とする負荷駆動回路。
【請求項２】
前記検出部は、前記制御部が前記第１半導体素子に対してオフ制御を行っている場合にのみ検出信号を生成することを特徴とする請求項１記載の負荷駆動回路。
【請求項３】
前記検出部は、前記直流電源の出力端子とグランド又は前記負荷との間にコンデンサと抵抗とを直列に接続した直列回路からなり、前記直流電源の出力電圧の変動に基づいて前記抵抗の両端に生じる電圧を前記検出信号とすることを特徴とする請求項１又は請求項２記載の負荷駆動回路。
【請求項４】
前記コンデンサは、前記直流電源の出力端子と前記抵抗との間に直列に接続された第２半導体素子の寄生容量からなることを特徴とする請求項３記載の負荷駆動回路。
【請求項５】
前記検出部は、前記抵抗に並列に接続され前記制御部が前記第１半導体素子に対してオン制御を行っている場合にオンする第１トランジスタを備えることを特徴とする請求項３又は請求項４記載の負荷駆動回路。
【請求項６】
前記遮断部は、前記第１半導体素子の制御端子とグランド又は前記負荷との間に接続された第２トランジスタからなり、前記検出部により生成された検出信号に応じて前記第２トランジスタをオンさせることを特徴とする請求項１乃至請求項５のいずれか１項記載の負荷駆動回路。
【請求項１】
直流電源から負荷への電力供給経路に直列に接続されオン／オフ動作により負荷に流れる電流を制御する第１半導体素子を有する負荷駆動回路において、
前記第１半導体素子のオン／オフを制御する制御部と、
前記直流電源の出力電圧の変動を検出して検出信号を生成する検出部と、
前記検出部により生成された検出信号が入力された場合に、前記直流電源の出力電圧の変動により前記第１半導体素子がオンする前に前記第１半導体素子を強制的にオフさせる遮断部と、
を備えることを特徴とする負荷駆動回路。
【請求項２】
前記検出部は、前記制御部が前記第１半導体素子に対してオフ制御を行っている場合にのみ検出信号を生成することを特徴とする請求項１記載の負荷駆動回路。
【請求項３】
前記検出部は、前記直流電源の出力端子とグランド又は前記負荷との間にコンデンサと抵抗とを直列に接続した直列回路からなり、前記直流電源の出力電圧の変動に基づいて前記抵抗の両端に生じる電圧を前記検出信号とすることを特徴とする請求項１又は請求項２記載の負荷駆動回路。
【請求項４】
前記コンデンサは、前記直流電源の出力端子と前記抵抗との間に直列に接続された第２半導体素子の寄生容量からなることを特徴とする請求項３記載の負荷駆動回路。
【請求項５】
前記検出部は、前記抵抗に並列に接続され前記制御部が前記第１半導体素子に対してオン制御を行っている場合にオンする第１トランジスタを備えることを特徴とする請求項３又は請求項４記載の負荷駆動回路。
【請求項６】
前記遮断部は、前記第１半導体素子の制御端子とグランド又は前記負荷との間に接続された第２トランジスタからなり、前記検出部により生成された検出信号に応じて前記第２トランジスタをオンさせることを特徴とする請求項１乃至請求項５のいずれか１項記載の負荷駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−５５０７８（Ｐ２００９−５５０７８Ａ）
【公開日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願番号】特願２００７−２１６９５８（Ｐ２００７−２１６９５８）
【出願日】平成１９年８月２３日（２００７．８．２３）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願日】平成１９年８月２３日（２００７．８．２３）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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