配線基板及び半導体装置
【課題】 配線密度の向上と、配線間のクロストークノイズの低減とを両立する配線基板及び半導体装置を提供する。
【解決手段】 第１の層に設けた信号線となる第１の導体層と、第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、第１の導体層と第２の導体層間の第３の層に設けた第３の導体層とを有し、第３の導体層は第２の導体層と電気的に接続され、第３の導体層は第１の導体層より線幅が狭く、且つ、第３の導体層は第１の導体層が有する線幅の範囲内の第３の層に配置されているマイクロストリップ構造配線を有し、第３の導体層は、第２の導体層と複数の層間接続ビアによって接続され、第３の導体層と第２の導体層との間に第３の導体層より線幅の狭い第４の導体層を設けるとともに、第４の導体層は、第３の導体層及び第２の導体層と面で接続している。
【解決手段】 第１の層に設けた信号線となる第１の導体層と、第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、第１の導体層と第２の導体層間の第３の層に設けた第３の導体層とを有し、第３の導体層は第２の導体層と電気的に接続され、第３の導体層は第１の導体層より線幅が狭く、且つ、第３の導体層は第１の導体層が有する線幅の範囲内の第３の層に配置されているマイクロストリップ構造配線を有し、第３の導体層は、第２の導体層と複数の層間接続ビアによって接続され、第３の導体層と第２の導体層との間に第３の導体層より線幅の狭い第４の導体層を設けるとともに、第４の導体層は、第３の導体層及び第２の導体層と面で接続している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は配線基板及び半導体装置に関するものであり、特に、マイクロストリップ構造配線を有する配線基板及びマイクロストリップ構造配線を有する配線基板を備える半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩの大規模化やプロセスの複雑化に伴い、異種の半導体チップを１つのパッケージに収納するＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、複数のメーカの半導体チップの混載や、光・機械等の異種の半導体チップとの混載等の多機能化を進める事も可能となる。
【０００３】
このような従来のＳＩＰは、例えば、２つの異なる半導体チップを重ねてリードフレーム上にスタック配置している。即ち、ＳＩＰは半導体チップがリードフレームにマウントされ、半導体チップが下段の半導体チップ上にマウントされる。
【０００４】
そして、このＳＩＰは上段の半導体チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。これにより高密度な半導体集積回路チップの実装を可能としている。
【０００５】
さらに、別の従来技術の例として、ベアチップやＣＳＰ（チップ・サイズ・パッケージ）をフリップチップ実装する方法がある。この方法では，半導体チップにはんだ、金、または銅のバンプを形成して実装基板にチップ接合用の表面金属を形成しバンプと表面金属を接合する。
【０００６】
ＣＳＰやフリップチップ実装をするための基板としては、例えば、有機基板、セラミック基板、シリコン基板、或いは、ガラス基板等がある。この内、有機基板は低コストではあるが微細な配線を形成することができていないのが現状である。
【０００７】
一方、セラミック基板、シリコン基板、ガラス基板等は、基板上にフォトプロセスで多層の配線を形成するものであるため微細な配線を形成することが可能である。但し、製造コストは有機基板に比べ高いため、これらの基板は主に微細な配線を必要とする基板を作製する場合に使用されている。
【０００８】
ＣＳＰやフリップチップ実装をするための基板は、バンプを接合するための表面金属と導体配線等を含み、導体配線の構造としては、配線の上下面にグランド、または電源を設置するストリップ配線と、配線の上面、または下面の一方にのみグランド、または電源を設置するマイクロストリップ配線がある。
【０００９】
図８は、関連技術のマイクロストリップ配線の概略的断面図であり、例えば、ガラス基板４１上に、ダマシン法によりＳｉＯ２膜４２に埋め込まれたグランド配線４３，４４を設け、その上に、ＳｉＯ２膜からなる層間絶縁膜４５を設ける。次いで、この層間絶縁膜４５に配線用溝を設け、再び、ダマシン法を用いて信号線４６，４７を形成し、その上に絶縁膜４８を設けたものである。
【００１０】
このようなマイクロストリップ配線は、配線の上下面にグランド、または電源を設置するストリップ配線に比べて層数が少なく低コストであり、また、コプレーナ型配線等に比べ、高密度の配線を形成することが可能であるという特長がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−１３４７１５号公報
【特許文献２】特開２００５−００７９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、半導体チップはその端子数が増加する傾向にあり、これに対応するためにはより配線密度を上げる必要がある。しかし、配線密度を上げるためにさらに配線間の間隔を小さくしていくと、配線間のクロストークノイズが大きくなるという問題がある。
【００１３】
配線間のクロストークノイズは、一方の信号線によって信号パルスが伝送された時、信号パルスによって配線間の絶縁体中に生じた電磁界が、もう一方の信号線の電子を変位させることにより生じるものである。このため、信号線間の間隔が小さくなればなる程、もう一方の信号線の電子の変位量も大きくなり、クロストークノイズも大きくなっていくものである。
【００１４】
本発明は、配線密度の向上と、配線間のクロストークノイズの低減とを両立する配線基板及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の課題を解決するため、本発明の第１の側面によれば、
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線を有する配線基板が提供される。
【００１６】
本発明の第２の側面によれば、
半導体素子の接続端子に接続部材を介して配線基板と電気的に接続する実装構造を有する半導体装置であって、
前記配線基板は、
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線と、
を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１７】
本発明によれば、限られた配線間スペースの信号線に対してクロストークを抑制することができ、且つ半導体装置の性能・信頼性を向上することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態のマイクロストリップ構造配線基板の構成説明図である。
【図２】本発明の実施例１のマイクロストリップ構造配線基板の途中までの製造工程の説明図である。
【図３】本発明の実施例１のマイクロストリップ構造配線基板の図２以降の製造工程の説明図である。
【図４】本発明の実施例１のマイクロストリップ構造配線基板の効果の説明図である。
【図５】本発明の実施例２のマイクロストリップ構造配線基板の効果の説明図である。
【図６】本発明の実施例３のマイクロストリップ構造配線基板の構成説明図である。
【図７】本発明の実施例４のマイクロストリップ構造配線基板の構成説明図である。
【図８】関連技術のマイクロストリップ配線の概略的断面図である。
【図９】本発明の実施例５のマイクロストリップ構造配線基板を用いた半導体装置の構成説明図である。
【図１０】本発明の実施例５のマイクロストリップ構造配線を備える配線基板の構成説明図である。
【発明を実施するための形態】
【００１９】
ここで、図１を参照して、本発明の実施の形態のマイクロストリップ構造配線基板を説明する。図１は本発明の実施の形態のマイクロストリップ構造配線基板の構成説明図であり、図１Ａは概略的透視平面図であり、図１Ｂは図１ＡにおけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
【００２０】
図１に示すように第１の層１に信号線となる第１の導体層２を、第２の層３にグランドまたは電源用導体のいずれかの第２の導体層４を設けてマイクロストリップ構造配線を構成する。但し、本発明においては、第１の導体層２と第２の導体層４との間の第３の層５に第３の導体層６を設ける。
【００２１】
この場合の第３の導体層６は、信号線となる第１の配線層２より線幅が狭く、上から投影的に見た場合に第３の導体層６と第１の導体層２の中心線が略一致して対向して形成されていることが望ましく、第１の導体層２に完全に覆われた状態となるように配置する。即ち、第３の導体層６は第１の導体層２が有する線幅の範囲内の第３の層５、即ち第１の導体層２が有する線幅の範囲内の下層に配置されている。この場合、第３の導体層６の線幅は、第２の導体層４の線幅の１／５〜３／５の範囲であることが望ましい。
【００２２】
また、この第３の導体層６は、第３の導体層６より幅の狭い第４の導体７によって第２の導体層４と電気的に接続することが望ましい。この場合の第４の導体７は、層間接続ビアであっても良いし、或いは、配線層であっても良い。
【００２３】
前述したように、配線間のクロストークノイズは、一方の信号線によって信号パルスが伝送された時、信号パルスによって配線間の絶縁体中に生じた電磁界が、もう一方の信号線の電子を変位させることにより生じるものである。このため、信号線間の間隔が小さくなればなる程、もう一方の信号線の電子の変位量も大きくなり、クロストークノイズも大きくなっていくものである。
【００２４】
本発明の配線構造では、一方の信号線と他方の信号線との間に発生する絶縁体中の電場よりも、信号線と信号線の直下に存在する第３の導体層６との間に発生する絶縁体中の電場が大きくなる。そのため、一方の信号線から発生する絶縁体中の電場が、信号線の直下に存在する第３の導体層６によって、第３の導体層６の存在する方向に偏向し、他方の信号線の方向に伝わる電場が抑制される。この結果、一方の信号線によって生じる、他方の信号線のクロストークノイズが抑制されるものである。
【００２５】
このような配線基板を実現することのできる基板は、例えば、基材としてシリコン、ガラスセラミック等が使用できる。また、絶縁膜材料として、例えば、酸化シリコン、ＳｉＯＣ、ＳｉＯＮ等の無機絶縁材料或いはポリイミド等の有機化合物を主体とする有機絶縁材料を用いることができる。また、各導体層を構成する導体としては、導電率及びコストの観点からＣｕ或いはＡｌが好適である。
【００２６】
また、この配線基板に、半導体チップ或いはチップサイズパッケージを搭載してマイクロストリップ構造配線に接続することによって、半導体チップ或いはチップサイズパッケージに対する入出力信号を低クロストークで伝送することができる。
【実施例１】
【００２７】
以上を前提として、次に、図２乃至図４を参照して本発明の実施例１のマイクロストリップ構造配線基板を説明する。まず、図２及び図３を参照して本発明の実施例１のマイクロストリップ構造配線基板の製造工程を説明する。図２Ａに示すように、厚さが、例えば、約０．７μｍのＳｉＯ２膜（図示は省略）を形成したシリコン基板１１上に、厚さが、例えば、約０．４μｍのＳｉＯ２膜１２を形成したのち、グランド配線形成用溝１３を形成する。
【００２８】
次いで、図２Ｂに示すように基板全面にグランド配線形成用溝１３を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ（化学機械研磨）法を用いて不要なＣｕ膜を除去してグランド配線１４を形成する。なお、この場合のグランド配線１４の線幅は約１０μｍ、配線長は約５ｍｍ、また、隣接するグランド配線１４のスペース間隔は約７μｍとする。
【００２９】
次いで、図２Ｃに示すように、基板全面に厚さが、例えば、約１μｍのＳｉＯ２膜１５を形成したのち、幅が約３μｍで深さが約０．４μｍの配線形成用溝１６を形成するとともに、グランド配線１４に達する幅が約２．８μｍの配線形成用溝１７を形成する。
【００３０】
次いで、図２Ｄに示すように基板全面に配線形成用溝１６及び配線形成用溝１７を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線に接続する接続導体層１８と突起配線１９を同時に形成する。
【００３１】
次いで、図３Ｅに示すように基板全面に厚さが、例えば、約３μｍのＳｉＯ２膜２０を形成したのち、幅が約１０μｍで深さが約０．９μｍの信号線形成用溝２１を形成する。なお、この場合の信号線形成用溝２１はグランド配線１４が有する線幅の範囲内の上層に配置されているものであり、したがって、幅は約１０μｍ、スペース間隔は約７μｍとなる。
【００３２】
次いで、図３Ｆに示すように基板全面に信号線形成用溝２１を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去して信号線２２を形成する。したがって、信号線２２と突起配線１９との距離は約２μｍになる。以降は、図３Ｇに示すように、厚さが、例えば、約０．６μｍのＳｉＯ２膜２３を設け、例えばビア（図示は省略）を形成することで本発明の実施例１のマイクロストリップ構造配線基板の基本的構造が完成する。
【００３３】
図４は、本発明の実施例１のマイクロストリップ構造配線基板の効果の説明図であり、比較のために、突起配線及び接続導体を設けない比較例１と、突起配線の位置にグランド配線層を設けた、即ち、信号線とグランド配線との距離を約２μｍとした比較例２の伝送特性も併せて示している。なお、比較例１及び比較例２におけるグランド配線及び信号線の線幅は約１０μｍであり、配線間スペースは約７μｍである。なお、図４の信号透過率及びクロストークはシミュレーショシソフトＨＦＳＳ（Ａｎｓｏｆｔ社製商品型番）を用いた解析結果である。
【００３４】
図４に示すように、信号透過特性において、本発明の実施例１は比較例２と殆ど差がない。しかし、クロストーク特性においては、１０ＭＨｚ〜６０００ＭＨｚの周波数帯域において、従来の比較例１及び比較例２と比べて３ｄＢ〜１１ｄＢ小さいクロストークが得られることが分かる。
【実施例２】
【００３５】
次に、図５を参照して本発明の実施例２のマイクロストリップ構造配線基板を説明するが、配線間スペースを約６μｍに変えただけで基本的な構成及び製造工程は全く同じであるので作用効果のみを説明する。なお、ここでも、比較のために、配線間スペースが約６μｍの突起配線及び接続導体を設けない比較例１と、突起配線の位置にグランド配線層を設けた比較例２の伝送特性も併せて示している。なお、図５の信号透過率及びクロストークもシミュレーショシソフトＨＦＳＳ（Ａｎｓｏｆｔ社製商品型番）を用いた解析結果である。
【００３６】
図５に示すように、信号透過特性において、本発明の実施例２は比較例１と殆ど差がない。しかし、クロストーク特性においては、１０ＭＨｚ〜６０００ＭＨｚの周波数帯域において、従来の比較例１と比べて１．５ｄＢ〜３１ｄＢ小さく、比較例２と比べても２ｄＢ〜８ｄＢ小さいクロストークが得られることが分かる。
【００３７】
このように、配線間スペースが狭くなった場合、即ち、配線密度が大きくなった場合に、従来のマイクロストリップ構造配線に比べてクロストークの低減効果がより顕著になる。したがって、集積度の向上に伴って本発明の作用効果は顕著になり、本発明の構成の適用の有意性が増す。
【実施例３】
【００３８】
次に、図６を参照して、本発明の実施例３のマイクロストリップ構造配線基板を説明する。図６は、本発明の実施例３のマイクロストリップ構造配線基板の構成説明図であり、図６Ａは概略的平面図であり、図６Ｂは、図６ＡにおけるＡ−Ａ′を結ぶ概略的断面図である。
【００３９】
図６Ｂに示すように、上記の実施例１と同様に、厚さが、例えば、約０．７μｍのＳｉＯ２膜（図示は省略）を形成したシリコン基板１１上に、厚さが、例えば、約０．４μｍのＳｉＯ２膜１２を形成したのち、グランド配線形成用溝を形成する。
【００４０】
次いで、基板全面にグランド配線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線１４を形成する。なお、この場合のグランド配線１４の線幅は約１０μｍ、配線長は約５ｍｍ、また、隣接するグランド配線１４のスペース間隔は約７μｍとする。
【００４１】
次いで、基板全面に厚さが、例えば、約１μｍのＳｉＯ２膜１５を形成したのち、幅が約３μｍで深さが約０．４μｍの配線形成用溝を形成するとともに、周期的に、例えば、約２０μｍのピッチでグランド配線１４に達する約２．８μｍ角のビアホールを形成する。次いで、基板全面に配線形成用溝及びビアホールを覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線に接続する接続ビア２４と突起配線１９を同時に形成する。
【００４２】
次いで、基板全面に厚さが、例えば、約３μｍのＳｉＯ２膜２０を形成したのち、幅が約１０μｍで深さが約０．９μｍの信号線形成用溝を形成する。なお、この場合の信号線形成用溝はグランド配線１４が有する線幅の範囲内の上層に配置されているものであり、したがって、幅は約１０μｍ、スペース間隔は約７μｍとなる。
【００４３】
次いで、基板全面に信号線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去して信号線２２を形成する。したがって、信号線２２と突起配線１９との距離は約２μｍになる。以降は、厚さが、例えば、約０．６μｍのＳｉＯ２膜２３を設け、例えばビア（図示は省略）を形成することで本発明の実施例３のマイクロストリップ構造配線基板の基本的構造が完成する。
【００４４】
この実施例３においては、突起配線１９は接続ビア２４によってグランド配線１４と同電位に保たれるので、上記の実施例１のマイクロストリップ構造配線基板と同様な伝送特性が得られる。
【実施例４】
【００４５】
次に、図７を参照して、本発明の実施例４のマイクロストリップ構造配線基板を説明する。図７は、本発明の実施例４のマイクロストリップ構造配線基板の構成説明図であり、図７Ａは概略的平面図であり、図７Ｂは、図７ＡにおけるＡ−Ａ′を結ぶ概略的断面図である。
【００４６】
図７Ｂに示すように、上記の実施例１と同様に、厚さが、例えば、約０．７μｍのＳｉＯ２膜（図示は省略）を形成したシリコン基板１１上に、厚さが、例えば、約０．４μｍのＳｉＯ２膜１２を形成したのち、グランド配線形成用溝を形成する。
【００４７】
次いで、基板全面にグランド配線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線１４を形成する。なお、この場合のグランド配線１４の線幅は約１０μｍ、配線長は約５ｍｍ、また、隣接するグランド配線１４のスペース間隔は約７μｍとする。
【００４８】
次いで、基板全面に厚さが、例えば、約１μｍのＳｉＯ２膜１５を形成したのち、グランド配線１４に達する幅が約３μｍの配線形成用溝を形成する。次いで、基板全面に配線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線に接続する突起配線２５を形成する。
【００４９】
次いで、基板全面に厚さが、例えば、約３μｍのＳｉＯ２膜２０を形成したのち、幅が約１０μｍで深さが約０．９μｍの信号線形成用溝を形成する。なお、この場合の信号線形成用溝はグランド配線１４が有する線幅の範囲内の上層に配置されているものであり、したがって、幅は約１０μｍ、スペース間隔は約７μｍとなる。
【００５０】
次いで、基板全面に信号線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去して信号線２２を形成する。信号線２２と突起配線２５との距離は約２μｍになる。以降は、厚さが、例えば、約０．６μｍのＳｉＯ２膜２３を設け、例えばビア（図示は省略）を形成することで本発明の実施例４のマイクロストリップ構造配線基板の基本的構造が完成する。
【００５１】
この実施例４においては、接続導体層或いは接続ビアを設けずに、グランド配線１４と同電位に保たれる層厚の突起配線２５を設けているので、上記の実施例１のマイクロストリップ構造配線基板と同様な伝送特性が得られる。
【００５２】
以上、本発明の各実施例を説明したが、本発明は上記の各実施例の構成・条件に限られるものではなく各種の変更が可能である。例えば、上記の各実施例においては、信号線とグランド配線によりマイクロストリップ構造配線を形成しているが、グランド配線の代わりに電源配線と信号線とによりマイクロストリップ構造配線を形成しても良い。
【００５３】
また、上記の各実施例においてはグランド配線及び信号線の線幅を約１０μｍとし、配線間スペースを約６μｍ或いは約７μｍとしているが、線幅及び配線間スペースは単なる一例であり、必要に応じて任意に変更されるものである。
【００５４】
また、上記の各実施例においては突起配線の幅を約３μｍとしているが、約３μｍに限られるものではなく、グランド配線の線幅に依存するものであり、グランド配線の線幅の１／５〜３／５の範囲であることが望ましい。１／５未満であれば、突起部を形成した効果が小さくなり、一方、３／５を超えれば敢えて突起部を設ける意味がなくなり、比較例２と同様になる。
【００５５】
また、上記の各実施例においては基板としてＳｉＯ２付きシリコン基板を用いているが、シリコン基板に限られるものではなく、例えばガラス基板、セラミック基板等の他の絶縁性基板を用いても良い。
【００５６】
また、上記の各実施例においては各配線を覆う絶縁膜としてＳｉＯ２膜を用いているが、ＳｉＯ２膜に限られるものではなく、例えばＳｉＯＣ、ＳｉＯＮ等の酸化シリコンを含む他の無機絶縁材料を用いても良い。さらには、無機絶縁材料に限られるものではなく、ポリイミド等の有機化合物を主体とする有機絶縁材料を用いても良い。
【００５７】
また、上記の各実施例においては各配線をダマシン法を用いてＣｕ配線により形成しているが、Ｃｕに限られるものではなく、例えばＡｌ等の他の良導電体を用いても良いものである。例えば、Ａｌを用いる場合にはダマシン法ではなく通常のエッチング工程により配線を形成しても良い。但し、突起配線と接続導体層或いは接続ビアの形成工程は別工程となる。
【実施例５】
【００５８】
次に、図９及び図１０を参照して、本発明の実施例５のマイクロストリップ構造配線基板を備える半導体装置２００を説明する。
【００５９】
図９は実施例５に係る半導体装置２００の要部図である。ここで、図９Ａには、半導体装置２００の要部平面模式図が例示され、図９Ｂには、図９ＡのＡ−Ａ′断面模式図が例示されている。また、図９Ｂには、配線基板１００上に搭載された半導体素子６０Ａ及び半導体素子６０Ｂが併せて例示されている。尚、図９Ａには、配線基板１００の平面構造を示すために、半導体素子６０Ａ及び半導体素子６０Ｂを表示せず、半導体素子６０Ａ及び半導体素子６０Ｂの外枠のみが破線で示されている。なお、実施例５において、実施例１、実施例２、実施例３及び実施例４で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００６０】
配線基板１００は、シリコン基板１１、ＳｉＯ２膜１２、グランド配線１４Ａ、グランド配線１４Ｂ、グランド配線１４Ｃ、ＳｉＯ２膜１５、突起配線１９、ＳｉＯ２膜２０、信号線２２Ａ、信号線２２Ｂ、信号線２２Ｃ、ＳｉＯ２膜２３、接続ビア２４、接続用端子６２Ａ及び接続用端子６２Ｂを備える。
シリコン基板１１は、配線基板１００の基材として配置されている。ＳｉＯ２膜１２は、シリコン基板１１上に形成されている。
グランド配線１４Ａ、グランド配線１４Ｂ、及びグランド配線１４Ｃは、シリコン基板１１上に形成されている。
ＳｉＯ２膜１５は、ＳｉＯ２膜１２、グランド配線１４Ａ、グランド配線１４Ｂ、及びグランド配線１４Ｃ上に形成されている。
突起配線１９は、ＳｉＯ２膜１２上に、グランド配線１４Ａ、グランド配線１４Ｂ、及びグランド配線１４Ｃが有する線幅の範囲内の上層に配置されている。
接続ビア２４は、グランド配線１４Ｃ上のＳｉＯ２膜１５を貫通するビアホール内に、グランド配線１４Ｃ及び突起配線１９を電気的に接続するように形成されている。
ＳｉＯ２膜２０は、ＳｉＯ２膜１５及び突起配線１９上に形成されている。
信号線２２Ａは、ＳｉＯ２膜２０上に、グランド配線１４Ａ及びグランド配線１４上の突起配線１９が有する線幅の範囲内の上層に配置されている。
信号線２２Ｂは、ＳｉＯ２膜２０上に、グランド配線１４Ｂ及びグランド配線１４上の突起配線１９が有する線幅の範囲内の上層に配置されている。
信号線２２Ｃは、ＳｉＯ２膜２０上に、グランド配線１４Ｃ及びグランド配線１４上の突起配線１９が有する線幅の範囲内の上層に配置されている。なお、信号線２２Ｃは、信号線２２Ａ及び信号線２２Ｂを電気的に接続するように形成されている。
ＳｉＯ２膜２３は、ＳｉＯ２膜２０、信号線２２Ａ、信号線２２Ｂ、及び信号線２２Ｃ上に形成されている。
接続用端子６２Ａは、信号線２２Ａの一部を露出するＳｉＯ２膜２３の開口上に、信号線２２Ａと電気的に接続するように形成されている。具体的には、図９Ｂに示すように、信号線２２Ａの上面及び接続用端子６２Ａの下面が直接接触することにより、信号線２２Ａ及び接続用端子６２Ａが電気的に接続されている。なお、信号線２２Ａの上面及び接続用端子６２Ａの下面との間は、図示しない他の導電層を介して接触されていてもよい。また、接続用端子６２Ａは、ＳｉＯ２膜２３の開口及び信号線２２Ａの表面にわたって連続的に繋がったパターン形状を有している。接続用端子６２Ａは、例えば、その断面形状を凹状としている。
なお、接続用端子６２Ａは、例えば、ＳｉＯ２膜２３内に選択的に埋設させたポスト形状を有する端子でもよく、或いは、パッド状の形状を有する端子（電極パッド）でもよい。更には、例えば、ＳｉＯ２膜２３表面のみに選択的に配設したパッド状の形状を有する端子でもよい。
接続用端子６２Ｂは、信号線２２Ｂの一部を露出するＳｉＯ２膜２３の開口上に、信号線２２Ｂと電気的に接続するように形成されている。具体的には、図９Ｂに示すように、信号線２２Ｂの上面及び接続用端子６２Ｂの下面が直接接触することにより、信号線２２Ｂ及び接続用端子６２Ｂが電気的に接続されている。なお、信号線２２Ｂの上面及び接続用端子６２Ｂの下面との間は、図示しない他の導電層を介して接触されていてもよい。また、接続用端子６２Ｂは、ＳｉＯ２膜２３の開口及び信号線２２Ｂの表面にわたって連続的に繋がったパターン形状を有している。接続用端子６２Ｂは、例えば、その断面形状を凹状としている。
なお、接続用端子６２Ｂは、接続用端子６２Ａと同様に、例えば、ＳｉＯ２膜２３内に選択的に埋設させたポスト形状を有する端子でもよく、或いは、パッド状の形状を有する端子（電極パッド）でもよい。
半導体素子６０Ａは、半導体素子６０Ａに形成されたバンプ電極６１Ａを介して、接続用端子６２Ａと電気的に接続されている。半導体素子６０Ａは、例えば、配線基板１００上にバンプ電極６１Ａを介してフリップ実装されている。バンプ電極６１Ａは、例えば、錫（Ｓｎ）−鉛（Ｐｂ）共晶系ハンダ、錫（Ｓｎ）−鉛（Ｐｂ）共晶系ハンダ、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）ハンダ、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）ハンダ、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）、又は、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）ハンダを用いることができる。
半導体素子６０Ｂは、半導体素子６０Ｂに形成されたバンプ電極６１Ｂを介して、接続用端子６２Ｂと電気的に接続されている。半導体素子６０Ｂは、例えば、配線基板１００上にバンプ電極６１Ｂを介してフリップ実装されている。バンプ電極６１Ｂは、バンプ電極６１Ａと同様に、例えば、錫（Ｓｎ）−鉛（Ｐｂ）共晶系ハンダ、錫（Ｓｎ）−鉛（Ｐｂ）共晶系ハンダ、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）ハンダ、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）ハンダ、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）、又は、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）ハンダを用いることができる。
【００６１】
次に、図１０を参照して、実施例５のマイクロストリップ構造配線基板を説明する。図１０Ａは、実施例５のマイクロストリップ構造配線基板の構成説明図であり、図１０Ａは概略的平面図であり、図１０Ｂは、図１０ＡにおけるＤ−Ｄ′を結ぶ概略的断面図である。なお、実施例５において、実施例１、実施例２、実施例３及び実施例４で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００６２】
図１０Ｂに示すように、上記の実施例１と同様に、厚さが、例えば、約０．７μｍのＳｉＯ２膜（図示は省略）を形成したシリコン基板１１上に、厚さが、例えば、約０．４μｍのＳｉＯ２膜１２を形成したのち、グランド配線形成用溝を形成する。
【００６３】
次いで、基板全面にグランド配線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線１４を形成する。なお、この場合のグランド配線１４の線幅は約１０μｍ、配線長は約５ｍｍ、また、隣接するグランド配線１４のスペース間隔は約７μｍとする。
【００６４】
次いで、グランド配線１４が形成されたＳｉＯ２膜１２の全面上に、厚さが、例えば、約１μｍのＳｉＯ２膜１５を形成したのち、幅が約３μｍで深さが約０．４μｍの配線形成用溝を形成するとともに、周期的に、例えば、約２０μｍのピッチでグランド配線１４に達する約２．８μｍ角のビアホールを形成する。次いで、基板全面に配線形成用溝及びビアホールを覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線に接続する接続ビア２４と突起配線１９を同時に形成する。
【００６５】
次いで、基板全面に厚さが、例えば、約３μｍのＳｉＯ２膜２０を形成したのち、幅が約１０μｍで深さが約０．９μｍの信号線形成用溝を形成する。なお、この場合の信号線形成用溝はグランド配線１４が有する線幅の範囲内の上層に配置されているものであり、したがって、幅は約１０μｍ、スペース間隔は約９μｍとなる。
【００６６】
次いで、基板全面に信号線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去して信号線２２を形成する。したがって、信号線２２と突起配線１９との距離は約２μｍになる。以降は、厚さが、例えば、約０．６μｍのＳｉＯ２膜２３を設け、例えばビア（図示は省略）を形成することで実施例５のマイクロストリップ構造配線基板の基本的構造が完成する。
【００６７】
このような半導体装置２００によれば、突起配線１９による信号配線からグランド配線への電界分布の偏向が生じ、実施例１と同様の効果が得られる。そのため、配線基板１００に、半導体素子或いはチップサイズパッケージを搭載してマイクロストリップ構造配線に接続することによって、一方の信号線によって生じる他方の信号線のクロストークノイズが抑制される。そのため、半導体素子或いはチップサイズパッケージに対する入出力信号の信頼性を向上させることができる。
【００６８】
（付記１）
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線を有する配線基板。
【００６９】
（付記２）
前記第３の導体層は、前記第２の導体層と複数の層間接続ビアによって接続されている付記１に記載の配線基板。
【００７０】
（付記３）
前記第３の導体層と前記第２の導体層との間に前記第３の導体層より線幅の狭い第４の導体層を設けるとともに、前記第４の導体層は、前記第３の導体層及び前記第２の導体層と面で接続している付記１に記載の配線基板。
【００７１】
（付記４）
前記複数の層間接続ビア或いは前記第４の導体層は、前記第１の導体層の線幅の中央と対向して形成されている付記２または付記３に記載の配線基板。
【００７２】
（付記５）
前記第１の導体層、前記第２の導体層、及び、前記第３の導体層の少なくとも側面が、酸化シリコンを含む絶縁材料或いは有機化合物を含む絶縁材料のいずれかと接している付記１乃至付記４のいずれか１つに記載の配線基板。
【００７３】
（付記６）
半導体素子の接続端子に接続部材を介して配線基板と電気的に接続する実装構造を有する半導体装置であって、
前記配線基板は、
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線と、
を有することを特徴とする半導体装置。
【００７４】
（付記７）
前記第３の導体層は、前記第２の導体層と複数の層間接続ビアによって接続されている付記６に記載の半導体装置。
【００７５】
（付記８）
前記第３の導体層と前記第２の導体層との間に前記第３の導体層より線幅の狭い第４の導体層を設けるとともに、前記第４の導体層は、前記第３の導体層及び前記第２の導体層と面で接続している付記６に記載の半導体装置。
【００７６】
（付記９）
前記複数の層間接続ビア或いは前記第４の導体層は、前記第１の導体層の線幅の中央と対向して形成されている付記７または付記８に記載の半導体装置。
【００７７】
（付記１０）
前記第１の導体層、前記第２の導体層、及び、前記第３の導体層の少なくとも側面が、酸化シリコンを含む絶縁材料或いは有機化合物を含む絶縁材料のいずれかと接している付記６乃至付記９のいずれか１つに記載の半導体装置。
【００７８】
（付記１１）
複数の半導体素子の接続端子に接続部材を介して配線基板と電気的に接続する実装構造を有する半導体装置であって、
前記配線基板は、
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線と、
を有し、
前記複数の半導体素子は前記第１の導体層と電気的に接続され、前記複数の半導体素子は前記第１の導体層を介して互いに電気的に接続されることを特徴とする半導体装置。
【００７９】
（付記１２）
前記第３の導体層は、前記第２の導体層と複数の層間接続ビアによって接続されている付記１１に記載の半導体装置。
【００８０】
（付記１３）
前記第３の導体層と前記第２の導体層との間に前記第３の導体層より線幅の狭い第４の導体層を設けるとともに、前記第４の導体層は、前記第３の導体層及び前記第２の導体層と面で接続している付記１１に記載の半導体装置。
【００８１】
（付記１４）
前記複数の層間接続ビア或いは前記第４の導体層は、前記第１の導体層の線幅の中央と対向して形成されている付記１２または付記１３に記載の半導体装置。
【００８２】
（付記１５）
前記第１の導体層、前記第２の導体層、及び、前記第３の導体層の少なくとも側面が、酸化シリコンを含む絶縁材料或いは有機化合物を含む絶縁材料のいずれかと接している付記１１乃至付記１４のいずれか１つに記載の半導体装置。
【符号の説明】
【００８３】
１ 第１の層
２ 第１の導体層
３ 第２の層
４ 第２の導体層
５ 第３の層
６ 第３の導体層
７ 第４の導体
１１ シリコン基板
１２ ＳｉＯ２膜
１３ グランド配線形成用溝
１４ グランド配線
１５ ＳｉＯ２膜
１６ 配線形成用溝
１７ 配線形成用溝
１８ 接続導体層
１９ 突起配線
２０ ＳｉＯ２膜
２１ 信号線形成用溝
２２ 信号線
２２Ａ 信号線
２２Ｂ 信号線
２２Ｃ 信号線
２３ ＳｉＯ２膜
２４ 接続ビア
２５ 突起配線
４１ ガラス基板
４２ ＳｉＯ２膜
４３ グランド配線
４４ グランド配線
４５ 層間絶縁膜
４６ 信号線
４７ 信号線
４８ 絶縁膜
６０Ａ 半導体素子
６０Ｂ 半導体素子
６１Ａ バンプ電極
６１Ｂ バンプ電極
６２Ａ 接続用端子
６２Ｂ 接続用端子
１００ 配線基板
２００ 半導体装置
【技術分野】
【０００１】
本発明は配線基板及び半導体装置に関するものであり、特に、マイクロストリップ構造配線を有する配線基板及びマイクロストリップ構造配線を有する配線基板を備える半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩの大規模化やプロセスの複雑化に伴い、異種の半導体チップを１つのパッケージに収納するＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、複数のメーカの半導体チップの混載や、光・機械等の異種の半導体チップとの混載等の多機能化を進める事も可能となる。
【０００３】
このような従来のＳＩＰは、例えば、２つの異なる半導体チップを重ねてリードフレーム上にスタック配置している。即ち、ＳＩＰは半導体チップがリードフレームにマウントされ、半導体チップが下段の半導体チップ上にマウントされる。
【０００４】
そして、このＳＩＰは上段の半導体チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。これにより高密度な半導体集積回路チップの実装を可能としている。
【０００５】
さらに、別の従来技術の例として、ベアチップやＣＳＰ（チップ・サイズ・パッケージ）をフリップチップ実装する方法がある。この方法では，半導体チップにはんだ、金、または銅のバンプを形成して実装基板にチップ接合用の表面金属を形成しバンプと表面金属を接合する。
【０００６】
ＣＳＰやフリップチップ実装をするための基板としては、例えば、有機基板、セラミック基板、シリコン基板、或いは、ガラス基板等がある。この内、有機基板は低コストではあるが微細な配線を形成することができていないのが現状である。
【０００７】
一方、セラミック基板、シリコン基板、ガラス基板等は、基板上にフォトプロセスで多層の配線を形成するものであるため微細な配線を形成することが可能である。但し、製造コストは有機基板に比べ高いため、これらの基板は主に微細な配線を必要とする基板を作製する場合に使用されている。
【０００８】
ＣＳＰやフリップチップ実装をするための基板は、バンプを接合するための表面金属と導体配線等を含み、導体配線の構造としては、配線の上下面にグランド、または電源を設置するストリップ配線と、配線の上面、または下面の一方にのみグランド、または電源を設置するマイクロストリップ配線がある。
【０００９】
図８は、関連技術のマイクロストリップ配線の概略的断面図であり、例えば、ガラス基板４１上に、ダマシン法によりＳｉＯ２膜４２に埋め込まれたグランド配線４３，４４を設け、その上に、ＳｉＯ２膜からなる層間絶縁膜４５を設ける。次いで、この層間絶縁膜４５に配線用溝を設け、再び、ダマシン法を用いて信号線４６，４７を形成し、その上に絶縁膜４８を設けたものである。
【００１０】
このようなマイクロストリップ配線は、配線の上下面にグランド、または電源を設置するストリップ配線に比べて層数が少なく低コストであり、また、コプレーナ型配線等に比べ、高密度の配線を形成することが可能であるという特長がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−１３４７１５号公報
【特許文献２】特開２００５−００７９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、半導体チップはその端子数が増加する傾向にあり、これに対応するためにはより配線密度を上げる必要がある。しかし、配線密度を上げるためにさらに配線間の間隔を小さくしていくと、配線間のクロストークノイズが大きくなるという問題がある。
【００１３】
配線間のクロストークノイズは、一方の信号線によって信号パルスが伝送された時、信号パルスによって配線間の絶縁体中に生じた電磁界が、もう一方の信号線の電子を変位させることにより生じるものである。このため、信号線間の間隔が小さくなればなる程、もう一方の信号線の電子の変位量も大きくなり、クロストークノイズも大きくなっていくものである。
【００１４】
本発明は、配線密度の向上と、配線間のクロストークノイズの低減とを両立する配線基板及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の課題を解決するため、本発明の第１の側面によれば、
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線を有する配線基板が提供される。
【００１６】
本発明の第２の側面によれば、
半導体素子の接続端子に接続部材を介して配線基板と電気的に接続する実装構造を有する半導体装置であって、
前記配線基板は、
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線と、
を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１７】
本発明によれば、限られた配線間スペースの信号線に対してクロストークを抑制することができ、且つ半導体装置の性能・信頼性を向上することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態のマイクロストリップ構造配線基板の構成説明図である。
【図２】本発明の実施例１のマイクロストリップ構造配線基板の途中までの製造工程の説明図である。
【図３】本発明の実施例１のマイクロストリップ構造配線基板の図２以降の製造工程の説明図である。
【図４】本発明の実施例１のマイクロストリップ構造配線基板の効果の説明図である。
【図５】本発明の実施例２のマイクロストリップ構造配線基板の効果の説明図である。
【図６】本発明の実施例３のマイクロストリップ構造配線基板の構成説明図である。
【図７】本発明の実施例４のマイクロストリップ構造配線基板の構成説明図である。
【図８】関連技術のマイクロストリップ配線の概略的断面図である。
【図９】本発明の実施例５のマイクロストリップ構造配線基板を用いた半導体装置の構成説明図である。
【図１０】本発明の実施例５のマイクロストリップ構造配線を備える配線基板の構成説明図である。
【発明を実施するための形態】
【００１９】
ここで、図１を参照して、本発明の実施の形態のマイクロストリップ構造配線基板を説明する。図１は本発明の実施の形態のマイクロストリップ構造配線基板の構成説明図であり、図１Ａは概略的透視平面図であり、図１Ｂは図１ＡにおけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
【００２０】
図１に示すように第１の層１に信号線となる第１の導体層２を、第２の層３にグランドまたは電源用導体のいずれかの第２の導体層４を設けてマイクロストリップ構造配線を構成する。但し、本発明においては、第１の導体層２と第２の導体層４との間の第３の層５に第３の導体層６を設ける。
【００２１】
この場合の第３の導体層６は、信号線となる第１の配線層２より線幅が狭く、上から投影的に見た場合に第３の導体層６と第１の導体層２の中心線が略一致して対向して形成されていることが望ましく、第１の導体層２に完全に覆われた状態となるように配置する。即ち、第３の導体層６は第１の導体層２が有する線幅の範囲内の第３の層５、即ち第１の導体層２が有する線幅の範囲内の下層に配置されている。この場合、第３の導体層６の線幅は、第２の導体層４の線幅の１／５〜３／５の範囲であることが望ましい。
【００２２】
また、この第３の導体層６は、第３の導体層６より幅の狭い第４の導体７によって第２の導体層４と電気的に接続することが望ましい。この場合の第４の導体７は、層間接続ビアであっても良いし、或いは、配線層であっても良い。
【００２３】
前述したように、配線間のクロストークノイズは、一方の信号線によって信号パルスが伝送された時、信号パルスによって配線間の絶縁体中に生じた電磁界が、もう一方の信号線の電子を変位させることにより生じるものである。このため、信号線間の間隔が小さくなればなる程、もう一方の信号線の電子の変位量も大きくなり、クロストークノイズも大きくなっていくものである。
【００２４】
本発明の配線構造では、一方の信号線と他方の信号線との間に発生する絶縁体中の電場よりも、信号線と信号線の直下に存在する第３の導体層６との間に発生する絶縁体中の電場が大きくなる。そのため、一方の信号線から発生する絶縁体中の電場が、信号線の直下に存在する第３の導体層６によって、第３の導体層６の存在する方向に偏向し、他方の信号線の方向に伝わる電場が抑制される。この結果、一方の信号線によって生じる、他方の信号線のクロストークノイズが抑制されるものである。
【００２５】
このような配線基板を実現することのできる基板は、例えば、基材としてシリコン、ガラスセラミック等が使用できる。また、絶縁膜材料として、例えば、酸化シリコン、ＳｉＯＣ、ＳｉＯＮ等の無機絶縁材料或いはポリイミド等の有機化合物を主体とする有機絶縁材料を用いることができる。また、各導体層を構成する導体としては、導電率及びコストの観点からＣｕ或いはＡｌが好適である。
【００２６】
また、この配線基板に、半導体チップ或いはチップサイズパッケージを搭載してマイクロストリップ構造配線に接続することによって、半導体チップ或いはチップサイズパッケージに対する入出力信号を低クロストークで伝送することができる。
【実施例１】
【００２７】
以上を前提として、次に、図２乃至図４を参照して本発明の実施例１のマイクロストリップ構造配線基板を説明する。まず、図２及び図３を参照して本発明の実施例１のマイクロストリップ構造配線基板の製造工程を説明する。図２Ａに示すように、厚さが、例えば、約０．７μｍのＳｉＯ２膜（図示は省略）を形成したシリコン基板１１上に、厚さが、例えば、約０．４μｍのＳｉＯ２膜１２を形成したのち、グランド配線形成用溝１３を形成する。
【００２８】
次いで、図２Ｂに示すように基板全面にグランド配線形成用溝１３を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ（化学機械研磨）法を用いて不要なＣｕ膜を除去してグランド配線１４を形成する。なお、この場合のグランド配線１４の線幅は約１０μｍ、配線長は約５ｍｍ、また、隣接するグランド配線１４のスペース間隔は約７μｍとする。
【００２９】
次いで、図２Ｃに示すように、基板全面に厚さが、例えば、約１μｍのＳｉＯ２膜１５を形成したのち、幅が約３μｍで深さが約０．４μｍの配線形成用溝１６を形成するとともに、グランド配線１４に達する幅が約２．８μｍの配線形成用溝１７を形成する。
【００３０】
次いで、図２Ｄに示すように基板全面に配線形成用溝１６及び配線形成用溝１７を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線に接続する接続導体層１８と突起配線１９を同時に形成する。
【００３１】
次いで、図３Ｅに示すように基板全面に厚さが、例えば、約３μｍのＳｉＯ２膜２０を形成したのち、幅が約１０μｍで深さが約０．９μｍの信号線形成用溝２１を形成する。なお、この場合の信号線形成用溝２１はグランド配線１４が有する線幅の範囲内の上層に配置されているものであり、したがって、幅は約１０μｍ、スペース間隔は約７μｍとなる。
【００３２】
次いで、図３Ｆに示すように基板全面に信号線形成用溝２１を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去して信号線２２を形成する。したがって、信号線２２と突起配線１９との距離は約２μｍになる。以降は、図３Ｇに示すように、厚さが、例えば、約０．６μｍのＳｉＯ２膜２３を設け、例えばビア（図示は省略）を形成することで本発明の実施例１のマイクロストリップ構造配線基板の基本的構造が完成する。
【００３３】
図４は、本発明の実施例１のマイクロストリップ構造配線基板の効果の説明図であり、比較のために、突起配線及び接続導体を設けない比較例１と、突起配線の位置にグランド配線層を設けた、即ち、信号線とグランド配線との距離を約２μｍとした比較例２の伝送特性も併せて示している。なお、比較例１及び比較例２におけるグランド配線及び信号線の線幅は約１０μｍであり、配線間スペースは約７μｍである。なお、図４の信号透過率及びクロストークはシミュレーショシソフトＨＦＳＳ（Ａｎｓｏｆｔ社製商品型番）を用いた解析結果である。
【００３４】
図４に示すように、信号透過特性において、本発明の実施例１は比較例２と殆ど差がない。しかし、クロストーク特性においては、１０ＭＨｚ〜６０００ＭＨｚの周波数帯域において、従来の比較例１及び比較例２と比べて３ｄＢ〜１１ｄＢ小さいクロストークが得られることが分かる。
【実施例２】
【００３５】
次に、図５を参照して本発明の実施例２のマイクロストリップ構造配線基板を説明するが、配線間スペースを約６μｍに変えただけで基本的な構成及び製造工程は全く同じであるので作用効果のみを説明する。なお、ここでも、比較のために、配線間スペースが約６μｍの突起配線及び接続導体を設けない比較例１と、突起配線の位置にグランド配線層を設けた比較例２の伝送特性も併せて示している。なお、図５の信号透過率及びクロストークもシミュレーショシソフトＨＦＳＳ（Ａｎｓｏｆｔ社製商品型番）を用いた解析結果である。
【００３６】
図５に示すように、信号透過特性において、本発明の実施例２は比較例１と殆ど差がない。しかし、クロストーク特性においては、１０ＭＨｚ〜６０００ＭＨｚの周波数帯域において、従来の比較例１と比べて１．５ｄＢ〜３１ｄＢ小さく、比較例２と比べても２ｄＢ〜８ｄＢ小さいクロストークが得られることが分かる。
【００３７】
このように、配線間スペースが狭くなった場合、即ち、配線密度が大きくなった場合に、従来のマイクロストリップ構造配線に比べてクロストークの低減効果がより顕著になる。したがって、集積度の向上に伴って本発明の作用効果は顕著になり、本発明の構成の適用の有意性が増す。
【実施例３】
【００３８】
次に、図６を参照して、本発明の実施例３のマイクロストリップ構造配線基板を説明する。図６は、本発明の実施例３のマイクロストリップ構造配線基板の構成説明図であり、図６Ａは概略的平面図であり、図６Ｂは、図６ＡにおけるＡ−Ａ′を結ぶ概略的断面図である。
【００３９】
図６Ｂに示すように、上記の実施例１と同様に、厚さが、例えば、約０．７μｍのＳｉＯ２膜（図示は省略）を形成したシリコン基板１１上に、厚さが、例えば、約０．４μｍのＳｉＯ２膜１２を形成したのち、グランド配線形成用溝を形成する。
【００４０】
次いで、基板全面にグランド配線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線１４を形成する。なお、この場合のグランド配線１４の線幅は約１０μｍ、配線長は約５ｍｍ、また、隣接するグランド配線１４のスペース間隔は約７μｍとする。
【００４１】
次いで、基板全面に厚さが、例えば、約１μｍのＳｉＯ２膜１５を形成したのち、幅が約３μｍで深さが約０．４μｍの配線形成用溝を形成するとともに、周期的に、例えば、約２０μｍのピッチでグランド配線１４に達する約２．８μｍ角のビアホールを形成する。次いで、基板全面に配線形成用溝及びビアホールを覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線に接続する接続ビア２４と突起配線１９を同時に形成する。
【００４２】
次いで、基板全面に厚さが、例えば、約３μｍのＳｉＯ２膜２０を形成したのち、幅が約１０μｍで深さが約０．９μｍの信号線形成用溝を形成する。なお、この場合の信号線形成用溝はグランド配線１４が有する線幅の範囲内の上層に配置されているものであり、したがって、幅は約１０μｍ、スペース間隔は約７μｍとなる。
【００４３】
次いで、基板全面に信号線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去して信号線２２を形成する。したがって、信号線２２と突起配線１９との距離は約２μｍになる。以降は、厚さが、例えば、約０．６μｍのＳｉＯ２膜２３を設け、例えばビア（図示は省略）を形成することで本発明の実施例３のマイクロストリップ構造配線基板の基本的構造が完成する。
【００４４】
この実施例３においては、突起配線１９は接続ビア２４によってグランド配線１４と同電位に保たれるので、上記の実施例１のマイクロストリップ構造配線基板と同様な伝送特性が得られる。
【実施例４】
【００４５】
次に、図７を参照して、本発明の実施例４のマイクロストリップ構造配線基板を説明する。図７は、本発明の実施例４のマイクロストリップ構造配線基板の構成説明図であり、図７Ａは概略的平面図であり、図７Ｂは、図７ＡにおけるＡ−Ａ′を結ぶ概略的断面図である。
【００４６】
図７Ｂに示すように、上記の実施例１と同様に、厚さが、例えば、約０．７μｍのＳｉＯ２膜（図示は省略）を形成したシリコン基板１１上に、厚さが、例えば、約０．４μｍのＳｉＯ２膜１２を形成したのち、グランド配線形成用溝を形成する。
【００４７】
次いで、基板全面にグランド配線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線１４を形成する。なお、この場合のグランド配線１４の線幅は約１０μｍ、配線長は約５ｍｍ、また、隣接するグランド配線１４のスペース間隔は約７μｍとする。
【００４８】
次いで、基板全面に厚さが、例えば、約１μｍのＳｉＯ２膜１５を形成したのち、グランド配線１４に達する幅が約３μｍの配線形成用溝を形成する。次いで、基板全面に配線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線に接続する突起配線２５を形成する。
【００４９】
次いで、基板全面に厚さが、例えば、約３μｍのＳｉＯ２膜２０を形成したのち、幅が約１０μｍで深さが約０．９μｍの信号線形成用溝を形成する。なお、この場合の信号線形成用溝はグランド配線１４が有する線幅の範囲内の上層に配置されているものであり、したがって、幅は約１０μｍ、スペース間隔は約７μｍとなる。
【００５０】
次いで、基板全面に信号線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去して信号線２２を形成する。信号線２２と突起配線２５との距離は約２μｍになる。以降は、厚さが、例えば、約０．６μｍのＳｉＯ２膜２３を設け、例えばビア（図示は省略）を形成することで本発明の実施例４のマイクロストリップ構造配線基板の基本的構造が完成する。
【００５１】
この実施例４においては、接続導体層或いは接続ビアを設けずに、グランド配線１４と同電位に保たれる層厚の突起配線２５を設けているので、上記の実施例１のマイクロストリップ構造配線基板と同様な伝送特性が得られる。
【００５２】
以上、本発明の各実施例を説明したが、本発明は上記の各実施例の構成・条件に限られるものではなく各種の変更が可能である。例えば、上記の各実施例においては、信号線とグランド配線によりマイクロストリップ構造配線を形成しているが、グランド配線の代わりに電源配線と信号線とによりマイクロストリップ構造配線を形成しても良い。
【００５３】
また、上記の各実施例においてはグランド配線及び信号線の線幅を約１０μｍとし、配線間スペースを約６μｍ或いは約７μｍとしているが、線幅及び配線間スペースは単なる一例であり、必要に応じて任意に変更されるものである。
【００５４】
また、上記の各実施例においては突起配線の幅を約３μｍとしているが、約３μｍに限られるものではなく、グランド配線の線幅に依存するものであり、グランド配線の線幅の１／５〜３／５の範囲であることが望ましい。１／５未満であれば、突起部を形成した効果が小さくなり、一方、３／５を超えれば敢えて突起部を設ける意味がなくなり、比較例２と同様になる。
【００５５】
また、上記の各実施例においては基板としてＳｉＯ２付きシリコン基板を用いているが、シリコン基板に限られるものではなく、例えばガラス基板、セラミック基板等の他の絶縁性基板を用いても良い。
【００５６】
また、上記の各実施例においては各配線を覆う絶縁膜としてＳｉＯ２膜を用いているが、ＳｉＯ２膜に限られるものではなく、例えばＳｉＯＣ、ＳｉＯＮ等の酸化シリコンを含む他の無機絶縁材料を用いても良い。さらには、無機絶縁材料に限られるものではなく、ポリイミド等の有機化合物を主体とする有機絶縁材料を用いても良い。
【００５７】
また、上記の各実施例においては各配線をダマシン法を用いてＣｕ配線により形成しているが、Ｃｕに限られるものではなく、例えばＡｌ等の他の良導電体を用いても良いものである。例えば、Ａｌを用いる場合にはダマシン法ではなく通常のエッチング工程により配線を形成しても良い。但し、突起配線と接続導体層或いは接続ビアの形成工程は別工程となる。
【実施例５】
【００５８】
次に、図９及び図１０を参照して、本発明の実施例５のマイクロストリップ構造配線基板を備える半導体装置２００を説明する。
【００５９】
図９は実施例５に係る半導体装置２００の要部図である。ここで、図９Ａには、半導体装置２００の要部平面模式図が例示され、図９Ｂには、図９ＡのＡ−Ａ′断面模式図が例示されている。また、図９Ｂには、配線基板１００上に搭載された半導体素子６０Ａ及び半導体素子６０Ｂが併せて例示されている。尚、図９Ａには、配線基板１００の平面構造を示すために、半導体素子６０Ａ及び半導体素子６０Ｂを表示せず、半導体素子６０Ａ及び半導体素子６０Ｂの外枠のみが破線で示されている。なお、実施例５において、実施例１、実施例２、実施例３及び実施例４で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００６０】
配線基板１００は、シリコン基板１１、ＳｉＯ２膜１２、グランド配線１４Ａ、グランド配線１４Ｂ、グランド配線１４Ｃ、ＳｉＯ２膜１５、突起配線１９、ＳｉＯ２膜２０、信号線２２Ａ、信号線２２Ｂ、信号線２２Ｃ、ＳｉＯ２膜２３、接続ビア２４、接続用端子６２Ａ及び接続用端子６２Ｂを備える。
シリコン基板１１は、配線基板１００の基材として配置されている。ＳｉＯ２膜１２は、シリコン基板１１上に形成されている。
グランド配線１４Ａ、グランド配線１４Ｂ、及びグランド配線１４Ｃは、シリコン基板１１上に形成されている。
ＳｉＯ２膜１５は、ＳｉＯ２膜１２、グランド配線１４Ａ、グランド配線１４Ｂ、及びグランド配線１４Ｃ上に形成されている。
突起配線１９は、ＳｉＯ２膜１２上に、グランド配線１４Ａ、グランド配線１４Ｂ、及びグランド配線１４Ｃが有する線幅の範囲内の上層に配置されている。
接続ビア２４は、グランド配線１４Ｃ上のＳｉＯ２膜１５を貫通するビアホール内に、グランド配線１４Ｃ及び突起配線１９を電気的に接続するように形成されている。
ＳｉＯ２膜２０は、ＳｉＯ２膜１５及び突起配線１９上に形成されている。
信号線２２Ａは、ＳｉＯ２膜２０上に、グランド配線１４Ａ及びグランド配線１４上の突起配線１９が有する線幅の範囲内の上層に配置されている。
信号線２２Ｂは、ＳｉＯ２膜２０上に、グランド配線１４Ｂ及びグランド配線１４上の突起配線１９が有する線幅の範囲内の上層に配置されている。
信号線２２Ｃは、ＳｉＯ２膜２０上に、グランド配線１４Ｃ及びグランド配線１４上の突起配線１９が有する線幅の範囲内の上層に配置されている。なお、信号線２２Ｃは、信号線２２Ａ及び信号線２２Ｂを電気的に接続するように形成されている。
ＳｉＯ２膜２３は、ＳｉＯ２膜２０、信号線２２Ａ、信号線２２Ｂ、及び信号線２２Ｃ上に形成されている。
接続用端子６２Ａは、信号線２２Ａの一部を露出するＳｉＯ２膜２３の開口上に、信号線２２Ａと電気的に接続するように形成されている。具体的には、図９Ｂに示すように、信号線２２Ａの上面及び接続用端子６２Ａの下面が直接接触することにより、信号線２２Ａ及び接続用端子６２Ａが電気的に接続されている。なお、信号線２２Ａの上面及び接続用端子６２Ａの下面との間は、図示しない他の導電層を介して接触されていてもよい。また、接続用端子６２Ａは、ＳｉＯ２膜２３の開口及び信号線２２Ａの表面にわたって連続的に繋がったパターン形状を有している。接続用端子６２Ａは、例えば、その断面形状を凹状としている。
なお、接続用端子６２Ａは、例えば、ＳｉＯ２膜２３内に選択的に埋設させたポスト形状を有する端子でもよく、或いは、パッド状の形状を有する端子（電極パッド）でもよい。更には、例えば、ＳｉＯ２膜２３表面のみに選択的に配設したパッド状の形状を有する端子でもよい。
接続用端子６２Ｂは、信号線２２Ｂの一部を露出するＳｉＯ２膜２３の開口上に、信号線２２Ｂと電気的に接続するように形成されている。具体的には、図９Ｂに示すように、信号線２２Ｂの上面及び接続用端子６２Ｂの下面が直接接触することにより、信号線２２Ｂ及び接続用端子６２Ｂが電気的に接続されている。なお、信号線２２Ｂの上面及び接続用端子６２Ｂの下面との間は、図示しない他の導電層を介して接触されていてもよい。また、接続用端子６２Ｂは、ＳｉＯ２膜２３の開口及び信号線２２Ｂの表面にわたって連続的に繋がったパターン形状を有している。接続用端子６２Ｂは、例えば、その断面形状を凹状としている。
なお、接続用端子６２Ｂは、接続用端子６２Ａと同様に、例えば、ＳｉＯ２膜２３内に選択的に埋設させたポスト形状を有する端子でもよく、或いは、パッド状の形状を有する端子（電極パッド）でもよい。
半導体素子６０Ａは、半導体素子６０Ａに形成されたバンプ電極６１Ａを介して、接続用端子６２Ａと電気的に接続されている。半導体素子６０Ａは、例えば、配線基板１００上にバンプ電極６１Ａを介してフリップ実装されている。バンプ電極６１Ａは、例えば、錫（Ｓｎ）−鉛（Ｐｂ）共晶系ハンダ、錫（Ｓｎ）−鉛（Ｐｂ）共晶系ハンダ、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）ハンダ、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）ハンダ、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）、又は、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）ハンダを用いることができる。
半導体素子６０Ｂは、半導体素子６０Ｂに形成されたバンプ電極６１Ｂを介して、接続用端子６２Ｂと電気的に接続されている。半導体素子６０Ｂは、例えば、配線基板１００上にバンプ電極６１Ｂを介してフリップ実装されている。バンプ電極６１Ｂは、バンプ電極６１Ａと同様に、例えば、錫（Ｓｎ）−鉛（Ｐｂ）共晶系ハンダ、錫（Ｓｎ）−鉛（Ｐｂ）共晶系ハンダ、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）ハンダ、鉛（Ｐｂ）フリーである２元系の錫（Ｓｎ）−銀（Ａｇ）ハンダ、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）、又は、鉛（Ｐｂ）フリーである３元系の錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）ハンダを用いることができる。
【００６１】
次に、図１０を参照して、実施例５のマイクロストリップ構造配線基板を説明する。図１０Ａは、実施例５のマイクロストリップ構造配線基板の構成説明図であり、図１０Ａは概略的平面図であり、図１０Ｂは、図１０ＡにおけるＤ−Ｄ′を結ぶ概略的断面図である。なお、実施例５において、実施例１、実施例２、実施例３及び実施例４で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００６２】
図１０Ｂに示すように、上記の実施例１と同様に、厚さが、例えば、約０．７μｍのＳｉＯ２膜（図示は省略）を形成したシリコン基板１１上に、厚さが、例えば、約０．４μｍのＳｉＯ２膜１２を形成したのち、グランド配線形成用溝を形成する。
【００６３】
次いで、基板全面にグランド配線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線１４を形成する。なお、この場合のグランド配線１４の線幅は約１０μｍ、配線長は約５ｍｍ、また、隣接するグランド配線１４のスペース間隔は約７μｍとする。
【００６４】
次いで、グランド配線１４が形成されたＳｉＯ２膜１２の全面上に、厚さが、例えば、約１μｍのＳｉＯ２膜１５を形成したのち、幅が約３μｍで深さが約０．４μｍの配線形成用溝を形成するとともに、周期的に、例えば、約２０μｍのピッチでグランド配線１４に達する約２．８μｍ角のビアホールを形成する。次いで、基板全面に配線形成用溝及びビアホールを覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去してグランド配線に接続する接続ビア２４と突起配線１９を同時に形成する。
【００６５】
次いで、基板全面に厚さが、例えば、約３μｍのＳｉＯ２膜２０を形成したのち、幅が約１０μｍで深さが約０．９μｍの信号線形成用溝を形成する。なお、この場合の信号線形成用溝はグランド配線１４が有する線幅の範囲内の上層に配置されているものであり、したがって、幅は約１０μｍ、スペース間隔は約９μｍとなる。
【００６６】
次いで、基板全面に信号線形成用溝を覆うようにＣｕ膜を堆積させたのち、ＣＭＰ法を用いて不要なＣｕ膜を除去して信号線２２を形成する。したがって、信号線２２と突起配線１９との距離は約２μｍになる。以降は、厚さが、例えば、約０．６μｍのＳｉＯ２膜２３を設け、例えばビア（図示は省略）を形成することで実施例５のマイクロストリップ構造配線基板の基本的構造が完成する。
【００６７】
このような半導体装置２００によれば、突起配線１９による信号配線からグランド配線への電界分布の偏向が生じ、実施例１と同様の効果が得られる。そのため、配線基板１００に、半導体素子或いはチップサイズパッケージを搭載してマイクロストリップ構造配線に接続することによって、一方の信号線によって生じる他方の信号線のクロストークノイズが抑制される。そのため、半導体素子或いはチップサイズパッケージに対する入出力信号の信頼性を向上させることができる。
【００６８】
（付記１）
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線を有する配線基板。
【００６９】
（付記２）
前記第３の導体層は、前記第２の導体層と複数の層間接続ビアによって接続されている付記１に記載の配線基板。
【００７０】
（付記３）
前記第３の導体層と前記第２の導体層との間に前記第３の導体層より線幅の狭い第４の導体層を設けるとともに、前記第４の導体層は、前記第３の導体層及び前記第２の導体層と面で接続している付記１に記載の配線基板。
【００７１】
（付記４）
前記複数の層間接続ビア或いは前記第４の導体層は、前記第１の導体層の線幅の中央と対向して形成されている付記２または付記３に記載の配線基板。
【００７２】
（付記５）
前記第１の導体層、前記第２の導体層、及び、前記第３の導体層の少なくとも側面が、酸化シリコンを含む絶縁材料或いは有機化合物を含む絶縁材料のいずれかと接している付記１乃至付記４のいずれか１つに記載の配線基板。
【００７３】
（付記６）
半導体素子の接続端子に接続部材を介して配線基板と電気的に接続する実装構造を有する半導体装置であって、
前記配線基板は、
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線と、
を有することを特徴とする半導体装置。
【００７４】
（付記７）
前記第３の導体層は、前記第２の導体層と複数の層間接続ビアによって接続されている付記６に記載の半導体装置。
【００７５】
（付記８）
前記第３の導体層と前記第２の導体層との間に前記第３の導体層より線幅の狭い第４の導体層を設けるとともに、前記第４の導体層は、前記第３の導体層及び前記第２の導体層と面で接続している付記６に記載の半導体装置。
【００７６】
（付記９）
前記複数の層間接続ビア或いは前記第４の導体層は、前記第１の導体層の線幅の中央と対向して形成されている付記７または付記８に記載の半導体装置。
【００７７】
（付記１０）
前記第１の導体層、前記第２の導体層、及び、前記第３の導体層の少なくとも側面が、酸化シリコンを含む絶縁材料或いは有機化合物を含む絶縁材料のいずれかと接している付記６乃至付記９のいずれか１つに記載の半導体装置。
【００７８】
（付記１１）
複数の半導体素子の接続端子に接続部材を介して配線基板と電気的に接続する実装構造を有する半導体装置であって、
前記配線基板は、
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線と、
を有し、
前記複数の半導体素子は前記第１の導体層と電気的に接続され、前記複数の半導体素子は前記第１の導体層を介して互いに電気的に接続されることを特徴とする半導体装置。
【００７９】
（付記１２）
前記第３の導体層は、前記第２の導体層と複数の層間接続ビアによって接続されている付記１１に記載の半導体装置。
【００８０】
（付記１３）
前記第３の導体層と前記第２の導体層との間に前記第３の導体層より線幅の狭い第４の導体層を設けるとともに、前記第４の導体層は、前記第３の導体層及び前記第２の導体層と面で接続している付記１１に記載の半導体装置。
【００８１】
（付記１４）
前記複数の層間接続ビア或いは前記第４の導体層は、前記第１の導体層の線幅の中央と対向して形成されている付記１２または付記１３に記載の半導体装置。
【００８２】
（付記１５）
前記第１の導体層、前記第２の導体層、及び、前記第３の導体層の少なくとも側面が、酸化シリコンを含む絶縁材料或いは有機化合物を含む絶縁材料のいずれかと接している付記１１乃至付記１４のいずれか１つに記載の半導体装置。
【符号の説明】
【００８３】
１ 第１の層
２ 第１の導体層
３ 第２の層
４ 第２の導体層
５ 第３の層
６ 第３の導体層
７ 第４の導体
１１ シリコン基板
１２ ＳｉＯ２膜
１３ グランド配線形成用溝
１４ グランド配線
１５ ＳｉＯ２膜
１６ 配線形成用溝
１７ 配線形成用溝
１８ 接続導体層
１９ 突起配線
２０ ＳｉＯ２膜
２１ 信号線形成用溝
２２ 信号線
２２Ａ 信号線
２２Ｂ 信号線
２２Ｃ 信号線
２３ ＳｉＯ２膜
２４ 接続ビア
２５ 突起配線
４１ ガラス基板
４２ ＳｉＯ２膜
４３ グランド配線
４４ グランド配線
４５ 層間絶縁膜
４６ 信号線
４７ 信号線
４８ 絶縁膜
６０Ａ 半導体素子
６０Ｂ 半導体素子
６１Ａ バンプ電極
６１Ｂ バンプ電極
６２Ａ 接続用端子
６２Ｂ 接続用端子
１００ 配線基板
２００ 半導体装置
【特許請求の範囲】
【請求項１】
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線を有する配線基板。
【請求項２】
前記第３の導体層は、前記第２の導体層と複数の層間接続ビアによって接続されている請求項１に記載の配線基板。
【請求項３】
前記第３の導体層と前記第２の導体層との間に前記第３の導体層より線幅の狭い第４の導体層を設けるとともに、前記第４の導体層は、前記第３の導体層及び前記第２の導体層と面で接続している請求項１に記載の配線基板。
【請求項４】
前記複数の層間接続ビア或いは前記第４の導体層は、前記第１の導体層の線幅の中央と対向して形成されている請求項２または請求項３に記載の配線基板。
【請求項５】
前記第１の導体層、前記第２の導体層、及び、前記第３の導体層の少なくとも側面が、酸化シリコンを含む絶縁材料或いは有機化合物を含む絶縁材料のいずれかと接している請求項１乃至請求項４のいずれか１項に記載の配線基板。
【請求項６】
半導体素子の接続端子に接続部材を介して配線基板と電気的に接続する実装構造を有する半導体装置であって、
前記配線基板は、
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線と、
を有することを特徴とする半導体装置。
【請求項７】
前記第３の導体層は、前記第２の導体層と複数の層間接続ビアによって接続されている請求項６に記載の半導体装置。
【請求項８】
前記第３の導体層と前記第２の導体層との間に前記第３の導体層より線幅の狭い第４の導体層を設けるとともに、前記第４の導体層は、前記第３の導体層及び前記第２の導体層と面で接続している請求項６に記載の半導体装置。
【請求項９】
前記複数の層間接続ビア或いは前記第４の導体層は、前記第１の導体層の線幅の中央と対向して形成されている請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記第１の導体層、前記第２の導体層、及び、前記第３の導体層の少なくとも側面が、酸化シリコンを含む絶縁材料或いは有機化合物を含む絶縁材料のいずれかと接している請求項６乃至請求項９のいずれか１項に記載の半導体装置。
【請求項１】
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線を有する配線基板。
【請求項２】
前記第３の導体層は、前記第２の導体層と複数の層間接続ビアによって接続されている請求項１に記載の配線基板。
【請求項３】
前記第３の導体層と前記第２の導体層との間に前記第３の導体層より線幅の狭い第４の導体層を設けるとともに、前記第４の導体層は、前記第３の導体層及び前記第２の導体層と面で接続している請求項１に記載の配線基板。
【請求項４】
前記複数の層間接続ビア或いは前記第４の導体層は、前記第１の導体層の線幅の中央と対向して形成されている請求項２または請求項３に記載の配線基板。
【請求項５】
前記第１の導体層、前記第２の導体層、及び、前記第３の導体層の少なくとも側面が、酸化シリコンを含む絶縁材料或いは有機化合物を含む絶縁材料のいずれかと接している請求項１乃至請求項４のいずれか１項に記載の配線基板。
【請求項６】
半導体素子の接続端子に接続部材を介して配線基板と電気的に接続する実装構造を有する半導体装置であって、
前記配線基板は、
第１の層に設けた信号線となる第１の導体層と、
第２の層に設けたグランド導体或いは電源用導体のいずれかの第２の導体層と、
前記第１の導体層と前記第２の導体層間の第３の層に設けた第３の導体層とを有し、
前記第３の導体層は前記第２の導体層と電気的に接続され、前記第３の導体層は前記第１の導体層より線幅が狭く、且つ、前記第３の導体層は前記第１の導体層が有する線幅の範囲内の前記第３の層に配置されているマイクロストリップ構造配線と、
を有することを特徴とする半導体装置。
【請求項７】
前記第３の導体層は、前記第２の導体層と複数の層間接続ビアによって接続されている請求項６に記載の半導体装置。
【請求項８】
前記第３の導体層と前記第２の導体層との間に前記第３の導体層より線幅の狭い第４の導体層を設けるとともに、前記第４の導体層は、前記第３の導体層及び前記第２の導体層と面で接続している請求項６に記載の半導体装置。
【請求項９】
前記複数の層間接続ビア或いは前記第４の導体層は、前記第１の導体層の線幅の中央と対向して形成されている請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記第１の導体層、前記第２の導体層、及び、前記第３の導体層の少なくとも側面が、酸化シリコンを含む絶縁材料或いは有機化合物を含む絶縁材料のいずれかと接している請求項６乃至請求項９のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−２５１７０７（Ｐ２０１０−２５１７０７Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２０１０−１６６（Ｐ２０１０−１６６）
【出願日】平成２２年１月４日（２０１０．１．４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２２年１月４日（２０１０．１．４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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