電力増幅装置
【課題】トランスを用いて複数の増幅器対の出力を合成する電力増幅装置において、各増幅器対の差動動作のずれによって生じる出力の低下を抑制する。
【解決手段】電力増幅装置１１０は、基板上に全体で環状に設けられた複数の一次インダクタ７，８と、複数の増幅器対３〜６と、二次インダクタ９と、接続配線１０とを備える。各増幅器対は、対応の一次インダクタの両端に接続され、差動入力信号として与えられた一対の第１および第２の信号ＩＮ（＋），ＩＮ（−）をそれぞれ増幅して対応の一次インダクタに出力する。二次インダクタ９は、複数の一次インダクタ７，８に隣接して環状に設けられ、各一次インダクタで合成された第１および第２の信号の合成信号をさらに合成して出力する。接続配線１０は、基板上で複数の一次インダクタ７，８の内側に設けられ、各一次インダクタの中点ＭＰ１，ＭＰ２を互いに電気的に接続する。
【解決手段】電力増幅装置１１０は、基板上に全体で環状に設けられた複数の一次インダクタ７，８と、複数の増幅器対３〜６と、二次インダクタ９と、接続配線１０とを備える。各増幅器対は、対応の一次インダクタの両端に接続され、差動入力信号として与えられた一対の第１および第２の信号ＩＮ（＋），ＩＮ（−）をそれぞれ増幅して対応の一次インダクタに出力する。二次インダクタ９は、複数の一次インダクタ７，８に隣接して環状に設けられ、各一次インダクタで合成された第１および第２の信号の合成信号をさらに合成して出力する。接続配線１０は、基板上で複数の一次インダクタ７，８の内側に設けられ、各一次インダクタの中点ＭＰ１，ＭＰ２を互いに電気的に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力信号を必要な電圧レベルまで増幅する電力増幅装置に関する。
【背景技術】
【０００２】
携帯電話端末などの通信機器においては、電力増幅装置などの内蔵部品の小占有面積化および低コスト化が重要な課題である。たとえば、特表２００５−５０３６７９号公報（特許文献１）は、無線周波数信号を効率的かつ低コストで増幅するための分布型の電力増幅装置を開示する。
【０００３】
この文献の電力増幅装置は、相互に環状に接続された複数のプッシュプル増幅器を備える。各プッシュプル増幅器の隣接する増幅器には、等しい大きさで逆相の入力信号が入力される。複数のプッシュプル増幅器が接続された閉ループは、トランスの一次巻線として機能する。電力増幅装置は、さらに、一次巻線の形状に適合した二次巻線を備えることにより、個々のプッシュプルプル増幅器の出力電力を効率的に合成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００５−５０３６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の特許文献のようにトランスを用いて複数の差動動作する増幅器対の出力を合成するタイプの電力増幅装置は、各増幅器対の差動動作が理想的であることが前提となっている。したがって、差動入力信号の位相のずれや、各増幅器の特性のばらつきや、レイアウトの非対称性などによって、電力増幅装置全体の差動動作にずれが生じてしまう。この結果、電力増幅装置の出力信号のレベルが低下することになる。
【０００６】
この発明の目的は、トランスを用いて複数の増幅器対の出力を合成する電力増幅装置において、各増幅器対の差動動作のずれによって生じる出力の低下を抑制することができる電力増幅装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明は要約すれば電力増幅装置であって、基板上に全体で環状に設けられた複数の一次インダクタと、複数の増幅器対と、二次インダクタと、接続配線とを備える。複数の増幅器対は、複数の一次インダクタにそれぞれ対応して設けられる。複数の増幅器対の各々を構成する第１および第２の増幅器は、対応の一次インダクタの両端にそれぞれ接続され、差動入力信号として与えられた一対の第１および第２の信号をそれぞれ増幅して対応の一次インダクタに出力する。二次インダクタは、複数の一次インダクタに隣接して１または複数巻で環状に設けられ、複数の一次インダクタと磁気的に結合することによって、複数の一次インダクタの各々で合成された第１および第２の信号の合成信号をさらに合成して出力する。接続配線は、基板上で複数の一次インダクタの内側に設けられ、複数の一次インダクタの各々の中点を互いに電気的に接続する。ここで、中点は、一次インダクタ上の点で一次インダクタの両端から等しい距離にある点である。
【発明の効果】
【０００８】
この発明によれば、複数の一次インダクタの各中点を互いに電気的に接続する接続配線を設けることによって、各増幅器対の差動動作のずれを抑制することができ、これによって電力増幅装置の出力の低下を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】巻数比１：ｍのトランスを用いたトランスアンプを示す回路図である。
【図２】巻数比１：１のトランスをｎ段接続したトランスアンプを示す回路図である。
【図３】図１、図２のトランスアンプにおいてトランジスタ１個当たりの出力を示す表である。
【図４】巻数比１：ｍのトランスをｎ段接続したトランスアンプを示す回路図である。
【図５】この発明の実施の形態１による電力増幅装置１１０の構成を示す図である。
【図６】図５の電力増幅装置１１０の一次インダクタ７，８の配置を示す平面図である。
【図７】図５の電力増幅装置１１０の等価回路図である。
【図８】接続配線１０を有しない比較例の電力増幅装置の場合の信号波形のシミュレーション結果である。
【図９】図５の電力増幅装置１１０における信号波形のシミュレーション結果である。
【図１０】図５のトランジスタ３〜６の出力信号の位相ずれについて説明するための図である。
【図１１】差動信号の位相ずれの抑制効果について説明するための図である。
【図１２】図５のトランス１００のＶｄ端子１１，１８に接続される外部電源回路を含む回路図である。
【図１３】実施の形態１の変形例１による電力増幅装置１１０Ａの構成を示す図である。
【図１４】実施の形態１の変形例２による電力増幅装置１１０Ｂの構成を示す図である。
【図１５】この発明の実施の形態２による電力増幅装置２１０の構成を示す図である。
【図１６】図１５のトランス２００の高周波特性を電磁界シミュレーションで求めた結果を示す表である。
【図１７】図１５のトランス２００の整合時挿入損失を電磁界シミュレーションで求めた結果を示す図である。
【図１８】実施の形態２の変形例１によるトランス２００Ａの構成を示す平面図である。
【図１９】実施の形態２の変形例２による電力増幅装置２１０Ｂの構成を示す図である。
【図２０】図１９の電力増幅装置２１０Ｂの一次インダクタ９１〜９３の配置を示す平面図である。
【図２１】この発明の実施の形態３による電力増幅装置３１０の構成を示す図である。
【図２２】図２１の電力増幅装置３１０の一次インダクタ２１〜２４の配置を示す平面図である。
【図２３】この発明の実施の形態３の変形例によるトランス３００Ａの構成を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１１】
＜実施の形態１＞
［トランスアンプの原理］
まず、この発明の基礎となるトランスアンプ（Transformer-based Power Amplifier）の原理について説明する。
【００１２】
携帯電話端末などの通信機器においては、内蔵部品の多くは、トランジスタとしてＣＭＯＳ（Complementary Metal-Oxide Semiconductor）トランジスタ（相補絶縁ゲート型電界効果トランジスタ）を利用している。
【００１３】
しかし、プロセスノードの微細化によりＣＭＯＳのソース−ドレイン間耐圧は低下しており、電力増幅装置のようなアナログ部品はＣＭＯＳでの実現が困難となっている。たとえば、一般的な微細ＣＭＯＳのソース−ドレイン間耐圧は数Ｖである。これに対して、携帯電話端末の送信部のように数Ｗの電力が出力される場合、ドレインから直接５０Ω負荷に出力すると、ドレインにはソース−ドレイン間耐圧を優に超える交流電圧が印加される。具体的に、ソース接地のＭＯＳトランジスタから４Ｗの電力が出力される場合、ドレインに直接５０Ωの負荷が接続されているとすると、ドレイン電圧の振幅（ゼロ・ツー・ピーク）は２０Ｖになる。
【００１４】
したがって、微細ＣＭＯＳで電力増幅装置を実現するには、ＣＭＯＳプロセスで作製される受動素子回路によってドレイン電圧振幅を抑制する必要がある。このドレイン電圧振幅の抑制には、差動信号の合成およびインピーダンス変換が有効である。
【００１５】
差動構成の電力増幅装置の場合、逆相同振幅の２信号である差動信号をバラン（平衡−不平衡変換器）で合成することによって、２倍振幅の単相信号が得られる。そのため、同一出力で比較した場合、差動構成ではドレイン電圧を単相構成の半分にすることができる。
【００１６】
インピーダンス変換では、ＬＣ回路（インダクタ、キャパシタからなる回路）などを用いて、トランジスタの出力インピーダンスを低減し、ドレイン電圧を低減する。１／Ｎにインピーダンス変換することで、ドレイン電圧を（１／Ｎ）1/2にすることができる。ただし、トランジスタの出力電力は不変であるので、トランジスタのドレイン電流はＮ1/2倍になる。
【００１７】
この差動信号の合成およびインピーダンス変換の両方の機能をもつ受動素子がトランスである。トランスは標準的な金属薄膜配線層を用いて作製することができるため、ＣＭＯＳプロセスにより電力増幅装置全体をワンチップ化できる。このように、金属薄膜配線層を用いて作製されるトランスはオンチップトランスと呼ばれる。
【００１８】
トランスアンプは、差動動作する一対のＭＯＳトランジスタ（差動対）の出力をトランスで合成する電力増幅装置である。トランスアンプは差動構成であるため、それ自体にドレイン電圧振幅を抑制する効果があるが、回路構成によりドレイン電圧振幅をさらに抑制することができる。そのアプローチは２つあり、１つは、トランスの巻数比、すなわちインダクタンス比を変えてインピーダンス変換する方法（図１参照）であり、もう１つはトランスの二次インダクタを介してトランスアンプを多段に接続し、負荷と電力を分割する方法（図２参照）である。
【００１９】
図１は、巻数比１：ｍのトランスを用いたトランスアンプを示す回路図である。図１を参照して、トランスアンプは、巻数比１：ｍのトランスＸＦと、トランスＸＦの一次巻線の両端に接続された増幅器対ＡＰ，ＡＮ（差動対とも称する）とを含む。トランスＸＦの二次巻線には負荷抵抗ＲＬが接続される。
【００２０】
増幅器対ＡＰ，ＡＮの各々は、たとえば、ソース接地されたＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタ（Ｎチャネル絶縁ゲート型電界効果トランジスタ）で構成される。以下、増幅器対ＡＰ，ＡＮをトランジスタ対ＡＰ，ＡＮとも記載する。トランジスタ対ＡＰ，ＡＮの各ゲートには、逆相同振幅の２信号ＩＮ（＋），ＩＮ（−）（第１、第２の信号）である差動信号が入力される。この明細書では、信号ＩＮ（＋）を非反転信号ＩＮ（＋）とも称し、信号ＩＮ（−）を反転信号ＩＮ（−）とも称する。
【００２１】
図１の回路構成では巻数比１：ｍのトランスＸＦを用いてトランジスタのドレイン電圧を１／（２ｍ）にすることができる。たとえば、トランスアンプの出力を４Ｗとし、負荷抵抗ＲＬを５０Ωとすると、トランスＸＦの２次側の電圧振幅（ゼロ・ツー・ピーク）は２０Ｖである。この場合、負荷抵抗ＲＬをＮＭＯＳトランジスタのドレインに直結するとドレインの電圧振幅が２０Ｖになるところ、トランスＸＦを介してトランジスタを接続することによって各トランジスタＡＰ，ＡＮのドレインの電圧振幅は１０／ｍ［Ｖ］になる。このとき、各トランジスタＡＰ，ＡＮの出力に換算された負荷抵抗ＲＬの大きさは５０／（２ｍ2）［Ω］である。
【００２２】
図２は、巻数比１：１のトランスをｎ段接続したトランスアンプを示す回路図である。図２を参照して、トランスアンプは、巻数比１：１のｎ個（ｎは２以上の整数）のトランスＸＦ１〜ＸＦｎと、トランスＸＦ１〜ＸＦｎにそれぞれ対応して設けられたｎ組のトランジスタ対ＡＰ１，ＡＮ１〜ＡＰｎ，ＡＮｎとを含む。各組のトランジスタＡＰ，ＡＮは、対応のトランスＸＦの一次巻線の両端にそれぞれ接続される。トランスＸＦ１〜ＸＦｎの二次巻線は、負荷抵抗ＲＬに対して直列に接続される。
【００２３】
図２の回路構成では巻数比１：１のトランスＸＦをｎ段接続することによってトランジスタの出力電圧を１／（２ｎ）にすることができる。たとえば、トランスアンプの出力を４Ｗとし、負荷抵抗ＲＬを５０Ωとすると、２次側が直列接続されたトランスＸＦ１〜ＸＦｎの出力電圧振幅（ゼロ・ツー・ピーク）は２０Ｖである。この場合、各トランジスタＡＰ，ＡＮのドレインの電圧振幅は１０／ｎ［Ｖ］になる。このとき、各トランスの一次側に換算された負荷抵抗ＲＬの大きさ（負荷インピーダンス）は５０／（２ｎ）［Ω］である。
【００２４】
図３は、図１、図２のトランスアンプにおいてトランジスタ１個当たりの出力を示す表である。図３は、トランスアンプから４Ｗの正弦波を５０Ω負荷に出力したときのトランジスタ１個あたりの出力電圧（Ｗ）、負荷インピーダンス（Ω）、ドレイン電圧振幅（Ｖ）、およびドレイン電流振幅（Ａ）を示す。
【００２５】
図２の回路構成のようにトランスの巻数比が１：１の場合には、ドレイン電流振幅が段数ｎに依らないことが特長である。ＣＭＯＳは寄生バイポーラトランジスタを内在しているため、過度のドレイン電流により寄生バイポーラ効果を生じる。そのため、図２の回路構成の方が図１の回路構成に比べて有利である。
【００２６】
図４は、巻数比１：ｍのトランスをｎ段接続したトランスアンプを示す回路図である。
図１の回路構成と図２の回路構成は異なるメカニズムでドレイン電圧を抑制しているため、両者を併用することが可能である。図４の回路構成は、図２の回路構成で各トランスＸＦ１〜ＸＦｎの巻数比を１：ｍとしたものである。このように、巻数比１：ｍのトランスをｎ段接続すると、各トランジスタのドレイン電圧は１／（２ｍｎ）になる。
【００２７】
たとえば、図４のトランスアンプから４Ｗの正弦波を５０Ω負荷に出力したときの、トランジスタ１個あたりのドレイン電圧は１０／（ｍｎ）［Ｖ］になる。このとき、トランジスタ１個あたりの負荷インピーダンスは、５０／（２ｍ2ｎ）［Ω］であるので、トランジスタ１個のあたりのドレイン電流振幅は０．４ｍ［Ａ］となり、図２の場合と同じく、段数ｎに依存しない。ｍの値に応じてドレイン電流振幅が増加するものの、２つの異なるメカニズムを用いてドレイン電圧を抑制するため、図４のようなトランスアンプは微細ＣＭＯＳプロセスで数Ｗ級出力の電力増幅装置を実現する有力な手段となり得る。
【００２８】
［実施の形態１の電力増幅装置１１０の構成］
図２または図４のように複数のトランスを用いる場合、単純にトランスを並べたレイアウトではトランスの占有面積がｎ倍に増加するため、電力増幅装置全体のチップ面積も増加してしまう。これは、ＣＭＯＳによる小占有面積化、さらには低コスト化と相反している。
【００２９】
実施の形態１の電力増幅装置は、オンチップトランスのレイアウトを工夫するにより、その占有面積の増加を抑えたものである。具体的に実施の形態１の電力増幅装置では、トランスの一次インダクタおよび二次インダクタを各々スラブ形状とし、各々を環状に配置することにより、低損失化および小占有面積化を図っている。巻数比は１：１となる。
【００３０】
図５は、この発明の実施の形態１による電力増幅装置１１０の構成を示す図である。図５を参照して、電力増幅装置１１０は、基板ＳＵＢ上に形成された、入力端子１，２と、増幅器３〜６と、スラブ状のトランス１００とを含む。図５の電力増幅装置１１０は、図２においてｎ＝２、巻数比１：１のトランスアンプに相当する。
【００３１】
入力端子１，２は、差動入力信号を受ける。入力端子１から入力された非反転信号ＩＮ（＋）が増幅器３，５で増幅され、入力端子２から入力された反転信号ＩＮ（−）が増幅器４，６で増幅される。増幅器３〜６は同一構造であり、通常、ソース接地のＭＯＳトランジスタによって構成される。以下、増幅器３〜６をトランジスタ３〜６とも記載する。トランジスタ３〜６で増幅された差動信号はトランス１００に入力される。
【００３２】
トランス１００は、全体で環状に配置された２個の１／２回巻き（１回巻きの半周分）の一次インダクタ７，８と、一次インダクタに隣接する１回巻きの二次インダクタ９と、一次インダクタ７，８の各中点を接続する接続配線１０と、一次インダクタ７，８の中点ＭＰ１，ＭＰ２からそれぞれ外側に引き出された配線部１９，２０とを含む。図５では、図解を容易にするために接続配線１０および配線部１９，２０にハッチングを付している。ここで、一次インダクタの中点とは、一次インダクタ上の点で、かつ、一次インダクタの端点から等距離にある点である。
【００３３】
図５のトランス１００は、交差部以外は同一配線層で作製される。この場合、ＣＭＯＳプロセスにおいて最も低抵抗な最上層の配線層を用いることが好ましい。無論、異なる配線層で作製したインダクタを積層してオンチップトランスを構成することも可能である。後述する実施の形態２，３のトランスについても同様である。
【００３４】
図５に示すように、一次インダクタ７の両端部Ｐ１，Ｎ１にはトランジスタ３，６の出力ノードがそれぞれ接続され、一次インダクタ８の両端部Ｐ２，Ｎ２にはトランジスタ５，４の出力ノードがそれぞれ接続される。トランジスタ３，４は基板上で互いに隣接して二次インダクタ９の外側に配置され、トランジスタ５，６は基板上で互いに隣接して二次インダクタ９の外側に配置される。
【００３５】
配線部１９，２０のドレインバイアス印加用端子（Ｖｄ端子）１１，１８には、ドレインバイアス（駆動電圧）が印加される。これによって、トランジスタ３〜６にドレインバイアスが供給される。
【００３６】
二次インダクタ９は、一次インダクタ７，８と磁気的に結合することによって、一次インダクタ７で合成された信号ＩＮ（＋），ＩＮ（−）の合成信号（ＩＮ（＋）−ＩＮ（−））と、一次インダクタ８で合成された信号ＩＮ（＋），ＩＮ（−）の合成信号（ＩＮ（＋）−ＩＮ（−））とをさらに合成する。合成された信号は、二次インダクタ９の一方の端子１３を接地することにより、他方の端子１２から単相の出力信号ＯＵＴとして出力される。
【００３７】
図６は、図５の電力増幅装置１１０の一次インダクタ７，８の配置を示す平面図である。図６を参照して、一次インダクタ７，８を１つの図形と捉えた全体形状に着目すると、一次インダクタ７，８は、基板面上の中心点ＣＰを通り基板に垂直な中心軸に対して２回回転対称となっている。さらに、一次インダクタ７，８は、回転対称の中心軸を含む対称面１４，１５の各々に対して鏡映対称となっている。ここで、鏡映対称面１４は、一次インダクタ７の中点ＭＰ１および一次インダクタ８の中点ＭＰ２を通る。
【００３８】
図５の接続配線１０は図６の鏡映対称面１４に沿って配置される。より詳しくは、接続配線１０は、中心点ＣＰと一次インダクタ７の中点ＭＰ１とを接続する第１の配線部１０Ａと、中心点ＣＰと一次インダクタ８の中点ＭＰ２とを接続する第２の配線部１０Ｂとを含む。Ｖｄ端子１１，１８には同じ大きさのドレインバイアスが印加されるので、接続配線１０の配置を上記のようにすることにより、接続配線１０にはＤＣ電流（直流電流）が流れないようにできる。
【００３９】
図７は、図５の電力増幅装置１１０の等価回路図である。図７を参照して、図５の増幅器３〜６は、それぞれＮＭＯＳトランジスタ３Ａ〜６Ａによって構成される。ＮＭＯＳトランジスタ３Ａ〜６Ａのドレインバイアスは、一次インダクタ７，８の中点ＭＰ１，ＭＰ２から外側に引き出された配線より印加される。トランジスタ３Ａのソースは、隣接するトランジスタ４Ａのソースと接続される。トランジスタ３Ａ，４Ａの接続ノードＳＰ１は接地ノードＧＮＤとボンディングワイヤなどによって接続される。トランジスタ５Ａのソースは、隣接するトランジスタ６Ａのソースと接続される。トランジスタ５Ａ，６Ａの接続ノードＳＰ２はボンディングワイヤなどによって接地ノードＧＮＤと接続される。
【００４０】
理想的な場合、すなわち、入力信号ＩＮ（＋），ＩＮ（−）が同振幅で互いに逆相であり、ＮＭＯＳトランジスタ３Ａ〜６Ａが同一構成であり、図６で説明した鏡映対称性が保たれているような場合には、一次インダクタ７，８の中点ＭＰ１，ＭＰ２と、隣接するトランジスタ間の接続ノードＳＰ１，ＳＰ２とは、いずれも仮想ＡＣ接地となる。仮想ＡＣ接地であるので、Ｖｄ端子１１，１８にはチョークコイルのような外付けのＡＣカット部品を取付ける必要がない。さらに、差動入力信号ＩＮ（＋），ＩＮ（−）は、接続ノードＳＰ１，ＳＰ２と接地ノードＧＮＤとの間に接続されたボンディングワイヤによる寄生インピーダンスＺＰ１，ＺＰ２の影響を受けない。ここで寄生インピーダンスとは、寄生抵抗と寄生インダクタンスの合成インピーダンスを意味する。また、接続配線１０にも寄生インピーダンスＺＰ３が存在するが、理想的な場合には、一次インダクタ７，８全体の鏡映対称面１４は仮想ＡＣ接地となっているため、接続配線１０はトランス１００の高周波特性にほとんど影響を与えない。
【００４１】
［接続配線１０の効果］
次に、この発明の特徴である接続配線１０の効果について説明する。
【００４２】
図５を参照して、たとえば、トランジスタ３，６から一次インダクタ７に出力される第１の差動信号と、トランジスタ５，４から一次インダクタ８に出力される第２の差動信号の間に位相差がある場合を考える。この場合、図６の鏡映対称面１４は仮想ＡＣ接地となるが、鏡映対称面１５は仮想ＡＣ接地とはならない。そのため、図７のＮＭＯＳトランジスタの接続ノードＳＰ１，ＳＰ２と接地ノードＧＮＤとの間の寄生インピーダンスＺＰ１，ＺＰ２の影響を受けて、電力増幅装置１１０の出力が低下する。この寄生インピーダンスＺＰ１，ＺＰ２の影響は第１および第２の差動信号間のずれが大きい程大きくなる。
【００４３】
ここで、接続配線１０を設けることにより、第１および第２の差動信号間の位相ずれを抑制することができ、鏡映対称面１５を仮想ＡＣ接地に近づけることができる。その結果、ボンディングワイヤの寄生インピーダンスＺＰ１，ＺＰ２の影響が小さくなり、電力増幅装置１１０の出力低下を抑制することができる。
【００４４】
以下、シミュレーション結果を参照して、接続配線１０の効果をより具体的に説明する。このシミュレーションでは、図５のトランジスタ３〜６を一次インダクタの端部Ｐ１，Ｎ２，Ｐ２，Ｎ１にそれぞれ接続する前の開放負荷状態において、トランジスタ３〜６の出力電圧波形にばらつきを与える。そして、トランジスタ３〜６を一次インダクタの端部Ｐ１，Ｎ２，Ｐ２，Ｎ１にそれぞれ接続したときの、一次インダクタの端部Ｐ１，Ｎ２，Ｐ２，Ｎ１の電圧波形が計算される。具体的に、開放負荷状態のトランジスタ３〜６の出力電圧波形を、
トランジスタ３：Ｖ・cos(ωｔ ＋θ３） …(1)
トランジスタ４：Ｖ・cos(ωｔ＋π＋θ４） …(2)
トランジスタ５：Ｖ・cos(ωｔ ＋θ５） …(3)
トランジスタ６：Ｖ・cos(ωｔ＋π＋θ６） …(4)
としたとき、各トランジスタの出力信号の位相θ３〜θ６は、
θ３＝０，θ４＝−１０π／１８０，θ５＝−５π／１８０，θ６＝＋５π／１８０
のように与えた。ただし、上式（１）〜（４）において、角周波数をωで表わし、時間をｔで表わし、円周率をπで表わしている。シミュレーションでは、電圧振幅Ｖを１０1/2＝３．１６［Ｖ］と設定している。
【００４５】
図８は、接続配線１０を有しない比較例の電力増幅装置の場合の信号波形のシミュレーション結果である。図８（Ａ）は一次インダクタの端部Ｐ１，Ｎ２，Ｐ２，Ｎ１の電圧波形を重ねて示したものであり、図８（Ｂ）〜図８（Ｅ）は、差動信号を構成する非反転信号と反転信号とを組にして示したものである。
【００４６】
理想的な差動信号の場合、差動信号を構成する非反転信号と反転信号とは、同振幅で互いの位相差がπである。図８（Ｂ）〜（Ｅ）に示した差動信号を構成する４組の組合せのうち、図８（Ｅ）に示される一次インダクタ８の端部Ｐ２の電圧波形と一次インダクタ７の端部Ｎ１の電圧波形の組合せは、互いの位相差がほぼπであり、差動信号に近い。これに対して、他の３組の電圧波形の組合せ（図８（Ｂ）〜図８（Ｄ）参照）は、差動信号から大きく乖離している。
【００４７】
この明細書では、差動信号を構成する非反転信号と反転信号との位相差がπのとき、差動信号の位相ずれは０であるとし、位相差がπからφだけずれたとき差動信号の位相ずれはφであるとする。
【００４８】
図８のように、差動対から出力される信号が差動信号に対して大きく乖離すると、差動対の出力信号のうちの同相成分が相殺される。さらに、図７で説明したように、隣接するトランジスタ間の接続ノードＳＰ１，ＳＰ２と接地ノードＧＮＤとの間の配線（ボンディングワイヤ）による寄生インピーダンスの影響をうけることによって、電力増幅装置１１０全体の出力が低下する。
【００４９】
図９は、図５の電力増幅装置１１０における信号波形のシミュレーション結果である。図８の場合と同様に、図９（Ａ）は一次インダクタの端部Ｐ１，Ｎ２，Ｐ２，Ｎ１の電圧波形を重ねて示したものであり、図９（Ｂ）〜図９（Ｅ）は、差動信号を構成する非反転信号と反転信号とを組にして示したものである。図９の場合には、４組の電圧波形の組合せの全てで差動信号に近い波形となっており、接続配線１０を設けることによって差動信号の位相ずれが抑制されていることがわかる。これによって、電力増幅装置の出力低下を抑制することができる。
【００５０】
［差動信号の位相ずれの抑制効果が得られる理由］
図９のシミュレーション結果に見られた差動信号の位相ずれの抑制効果は、次の（ｉ）または（ｉｉ）の条件が成立する場合に顕著になる。
【００５１】
（ｉ）トランジスタ３，６間の差動信号の位相ずれ（前述の式（１），（４）でθ３−θ６）と、トランジスタ４，５間の差動信号の位相ずれ（前述の式（２），（３）でθ４−θ５）とが近い値の場合
(ｉｉ)トランジスタ３，４間の差動信号の位相ずれ（前述の式（１）,（２）でθ３−θ４）と、トランジスタ６，５間の差動信号の位相ずれ（前述の式（３）,（４）でθ６−θ５）とが近い値の場合
上式（ｉ）または（ｉｉ）が成立するとき、一次インダクタ７の中点ＭＰ１と一次インダクタ８の中点ＭＰ２とを接続する接続配線１０の中心点ＣＰで、仮想ＡＣ接地に近い状態となっている。具体的に式を用いて説明すると、トランジスタ３〜６の出力信号を前述の式（１）〜（４）で表わしたとき、全てのトランジスタ３〜６から等距離ｘにある中心点ＣＰにおける電圧振幅は、波数ベクトルをｋとして、
Ｖ・｛cos(ｋｘ＋ωｔ＋θ３)＋cos(ｋｘ＋ωｔ＋π＋θ４)＋cos(ｋｘ＋ωｔ＋θ５)＋cos(ｋｘ＋ωｔ＋π＋θ６)｝ …(5)
とあらわされる。上式（５）の振幅成分は、上記の条件（ｉ）または（ｉｉ）が満たされるとき極小になる。
【００５２】
図１０は、図５のトランジスタ３〜６の出力の位相ずれについて説明するための図である。図１０を参照して、上記の（ｉ），（ｉｉ）の条件は、現実的には、次のような原因によって生じると考えられる。
【００５３】
まず、製造プロセス上の原因で、トランジスタの３〜６の特性にばらつきが生じる場合が考えられる。具体的には、隣接するトランジスタ間の特性が同じで、離隔したトランジスタ間の特性が異なる場合である。この場合、トランジスタの寄生容量の違いにより、図１０に示すように、トランジスタ５，６の出力がトランジスタ３，４の出力に対して位相差φ２を有することになる。
【００５４】
さらに、図１０のように、入力端子１からトランジスタ３，５に至る差動入力配線１６の長さがトランジスタ３とトランジスタ５とで異なり、入力端子２からトランジスタ４，６に至る差動入力配線１７の長さがトランジスタ４とトランジスタ６とで異なる場合が考えられる。この場合も、トランジスタ５，６の出力が、トランジスタ３，４の出力に対して位相差φ２を有することになる。
【００５５】
さらに、図１０もしくは図５のように、入力端子１からトランジスタ３に至る差動入力配線１６の長さが、入力端子２からトランジスタ４に至る差動入力配線１７の長さと異なり、入力端子２からトランジスタ６に至る差動入力配線１７の長さが、入力端子１からトランジスタ５に至る差動入力配線１６の長さと異なる場合が考えられる。この場合は、トランジスタ３，６の出力が、トランジスタ４，５の出力に対してそれぞれ位相差φ１を有することになる。
【００５６】
さらに、一次インダクタ７の中点ＭＰ１に印加されるバイアス電圧と、一次インダクタ８の中点ＭＰ２に印加されるバイアス電圧とが異なる場合が考えられる。これによってトランジスタの寄生容量に差が生じると、トランジスタ３，６の出力が、トランジスタ４，５の出力に対して位相差φ１を有することになる。
【００５７】
以上の原因が全て生じた場合、前述の式（１）〜（４）で表されるトランジスタ３〜６の出力信号の位相θ３〜θ６は、図１０に示すように、θ３＝φ０＋φ１、θ４＝φ０、θ５＝φ２、θ６＝φ０＋φ１＋φ２のように表わされる。ただし、トランジスタ３〜６に共通の原因による位相遅れをφ０としている。この場合、θ３−θ６＝θ４−θ５＝φ１となるので上記の条件（ｉ）が満たされ、θ３−θ４＝θ６−θ５＝φ２となるので上記の条件（ｉｉ）が満たされていることがわかる。したがって、上記の原因によってトランジスタ３〜６の出力の位相ずれが生じたとしても、接続配線１０によってその影響を抑制することができる。
【００５８】
図１１は、差動信号の位相ずれの抑制効果について説明するための図である。別の観点からみると、上記の抑制効果は、基板上の配線で接続された差動対がのべ４組形成されることに関係していると考えることができる。
【００５９】
具体的に説明すると、図１１（Ａ）に示すように、一次インダクタ７によって端子Ｐ１に接続された図１０のトランジスタ３と、端子Ｎ１に接続された図１０のトランジスタ６とが接続される。図１１（Ｂ）に示すように、一次インダクタ８によって端子Ｐ２，Ｎ２にそれぞれ接続されたトランジスタ５，４間が接続される。図１１（Ｃ）に示すように、接続配線１０によって端子Ｐ１，Ｎ２にそれぞれ接続された図１０のトランジスタ３，４間が接続される。図１１（Ｄ）に示すように、接続配線１０によって端子Ｐ２，Ｎ１にそれぞれ接続された図１０のトランジスタ５，６間が接続される。
【００６０】
トランジスタ３〜６の出力に位相ずれがある場合でなく振幅にずれがある場合にも、接続配線１０を設けることによって振幅ずれの影響を緩和することができる。振幅ずれの場合にも、振幅の大小関係に関して前述の条件（ｉ），（ｉｉ）と類似の条件が成立する場合に接続配線１０の効果が顕著に現われる。具体的に、トランジスタ３〜６の出力電圧の振幅をそれぞれＶ３,Ｖ４，Ｖ５，Ｖ６とすると、
（ｉｉｉ）トランジスタ３，６間の電圧振幅の差Ｖ３−Ｖ６とトランジスタ４，５間の電圧振幅の差Ｖ４−Ｖ５とが近い値の場合、または
（ｉｖ）トランジスタ３，４間の電圧振幅の差Ｖ３−Ｖ４とトランジスタ６，５間の電圧振幅の差Ｖ６−Ｖ５が近い値の場合に、振幅ずれの影響の緩和効果が顕著に現われる。
【００６１】
［まとめ］
上記のとおり、一次インダクタ７，８の中点を接続する接続配線１０を設けることによって、トランジスタ３〜６から出力される差動信号に位相ずれまたは振幅ずれがあったとしても、電力増幅装置１１０全体の差動動作のずれを抑制することができる。この結果、電力増幅装置１１０の出力低下を抑制することができる。
【００６２】
また、このように差動信号のずれが抑制されることにより、トランジスタ３，６の出力部（ＣＭＯＳではドレイン）における最大電圧振幅も抑えられるので、トランジスタの破壊を防ぐことができる。特に、ソース−ドレイン間耐圧の低いＣＭＯＳにおいて有効である。
【００６３】
さらに、図１〜図４で説明した電力増幅装置（トランスアンプ）は、理想状態において、トランジスタから出力される偶数次高調波をトランスで相殺することができるため、最終的に低歪みな出力を得ることができる。もっとも、電力増幅装置全体の差動動作にずれがある場合は、偶数次高調波は二次インダクタ９に伝達されてしまうため、最終的な出力の歪みが大きくなる。そのため、一次インダクタ７，８の中点を接続することにより差動信号のずれを抑制すれば、最終的な出力の歪みを低減できる。すなわち、一次インダクタの中点を電気的に接続することにより、差動入力信号のずれやトランジスタのばらつきなどに起因する、電力増幅装置１１０全体の出力低下および歪みの増加を生じにくくする効果が得られる。
【００６４】
また、図７で説明したように、図５の電力増幅装置１１０全体において差動動作が理想的であるとき、一次インダクタ７，８の鏡映対称面１４は仮想ＡＣ接地となっているため、接続配線１０はトランス１００の高周波特性にほとんど影響を与えない（具体的なシミュレーション結果を実施の形態２で示す。）。トランジスタ３〜６の出力信号にばらつきがある場合でも、配線１０により電力増幅装置１１０全体の差動動作のずれが抑制されるため、接続配線１０がトランス１００の高周波特性に与える影響は小さくなる。
【００６５】
図１２は、図５のトランス１００のＶｄ端子１１，１８に接続される外部電源回路を含む回路図である。図１２を参照して、接続配線１０の高周波特性に対する影響について補足する。
【００６６】
図１２に示すように、トランス１００のＶｄ端子１１，１８は、ボンディングワイヤを含んだ配線７４，７５を介して直流電源７６に接続される。配線７４，７５は、それぞれ寄生インピーダンスＺＰ４，ＺＰ５を有している。この場合、一次インダクタ７，８の中点を接続する接続配線１０の寄生インピーダンスＺＰ３は、トランス１００の外部の配線７４，７５の寄生インピーダンスＺＰ４，ＺＰ５に比べて十分に小さい。したがって、接続配線１０の寄生インピーダンスＺＰ３は無視することができる。
【００６７】
一次インダクタ７，８の中点を接続する接続配線１０の寄生インピーダンスＺＰ３が無視できない大きさであれば、電力増幅装置１１０全体の差動動作のずれを抑制する機能は弱まる。したがって、トランスの外側を迂回する配線で一次インダクタ７，８の中点を接続しても、一次インダクタ７，８の内側を接続するのと同等の効果は望めない。
【００６８】
＜実施の形態１の変形例１＞
図１３は、実施の形態１の変形例１による電力増幅装置１１０Ａの構成を示す図である。図１３の電力増幅装置１１０Ａは、一次インダクタ７，８の中点ＭＰ１，ＭＰ２と接地ノードＧＮＤとの間に接続されたバイパスコンデンサ７２，７３をさらに含む点で、図５、図１２の電力増幅装置１１０と異なる。具体的に、バイパスコンデンサ７２はボンディングワイヤ７０を介して中点ＭＰ１側のＶｄ端子１１に接続され、バイパスコンデンサ７３はボンディングワイヤ７１を介して中点ＭＰ２側のＶｄ端子１８に接続される。その他の点については、図１３の電力増幅装置１１０Ａは、図５、図１２の電力増幅装置１１０と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図１３では、トランジスタ３〜６の図示を省略している。
【００６９】
仮に、一次インダクタ７，８の中点ＭＰ１，ＭＰ２を接続する接続配線１０を設けず、全ての一次インダクタ７，８の中点ＭＰ１，ＭＰ２に直接バイパスコンデンサ７２，７３を接続してＡＣ接地にしたとする。この場合、コモンモード（同相成分）が存在できなくなるので、差動信号のずれがほとんどなくなる。ただし、厳密には、一次インダクタ７，８と二次インダクタ９との間の容量結合によって若干のコモンモードは残るが、わずかであるので無視できる。
【００７０】
しかし、実際には、バイパスコンデンサ７２，７３は大容量であるためトランス１００と同一チップ上に形成することはできず、最短距離でもボンディングワイヤ７０，７１の後ろにチップ部品としてバイパスコンデンサ７２，７３を設置することとなる。このため、ＡＣ接地ＧＮＤまでにボンディングワイヤ７０，７１の寄生インピーダンスＺＰ４，ＺＰ５を有することになってしまう。この寄生インピーダンスが大きければ、一次インダクタ７，８の中点ＭＰ１，ＭＰ２をＡＣ接地することによる差動信号ずれの抑制効果が弱まる。
【００７１】
図１３の電力増幅装置１１０Ａでは、一次インダクタ７，８の中点ＭＰ１，ＭＰ２を接続する接続配線１０を設けることによって、一次インダクタ７，８の中点ＭＰ１，ＭＰ２からＡＣ接地ＧＮＤまでの寄生インピーダンスを小さくすることができる。なぜなら、一次インダクタ７，８の中点ＭＰ１，ＭＰ２からＡＣ接地ＧＮＤまでの経路が増えるために、寄生インピーダンスが合成されるからである。たとえば、図１３のような場合では、Ｖｄ端子１１からＡＣ接地ＧＮＤまでの寄生インピーダンスは、ボンディングワイヤ７０によるものと、接続配線１０からボンディングワイヤ７１までのものとが並列に合成されたものになる。同様に、Ｖｄ端子１８からＡＣ接地ＧＮＤまでの寄生インピーダンスは、ボンディングワイヤ７１によるものと、接続配線１０からボンディングワイヤ７０までのものとが並列に合成されたものになる。このようなＡＣ接地までの寄生インピーダンスが小さくなる効果は、接続するトランスの段数ｎが増えるほど顕著になる。ＡＣ接地までの経路がｎ個のバイパスコンデンサの各々を介した並列の経路になるためである。
【００７２】
＜実施の形態１の変形例２＞
図１４は、実施の形態１の変形例２による電力増幅装置１１０Ｂの構成を示す図である。図１４の電力増幅装置１１０Ｂは、トランジスタ３〜６の配置が図５の電力増幅装置１１０と異なる。
【００７３】
図５の電力増幅装置１１０ではトランジスタ３〜６をトランス１００の外側に配置しているが、図１４の電力増幅装置１１０Ｂでは、トランジスタ３〜６はトランス１００の内側に配置される。いずれの配置であっても、全てのトランジスタ３〜６は一次インダクタ７，８全体と同一の対称面（図６の参照符号１４，１５）に対して鏡映対称に配置されることが好ましい。
【００７４】
さらに、入力端子１，２と各トランジスタ３〜６とを接続する差動入力配線１６，１７を一次インダクタ全体の鏡映対称面（図６の参照符号１４）近傍に配置してもよい。この時、互いに隣接させた差動入力配線１６，１７の間隙の中心線と一次インダクタ全体の鏡映対称面（どちらも仮想ＡＣ接地）が一致するように配置する。トランジスタがトランスの外側に配置される場合でも、差動入力配線１６，１７を同様に配置したほうが好ましい。
【００７５】
なお、後述する実施の形態２，３の電力増幅装置の場合にも、トランジスタおよび差動入力配線の配置を上記と同様にしたほうが好ましい。
【００７６】
＜実施の形態２＞
実施の形態２では、図４に示した巻数比１：ｍ（ｍは２以上の整数）のトランスアンプに相当する電力増幅装置の構成について説明する。
【００７７】
図１５は、この発明の実施の形態２による電力増幅装置２１０の構成を示す図である。図１５の電力増幅装置２１０は、図４における段数ｎ＝２、巻数比１：２のトランスアンプに相当する。すなわち、図１５のトランス２００は、二次インダクタ５１が２回巻きとなっている点で、１枚巻きの二次インダクタ９を有する図５のトランス１００と異なる。なお、図１５では図解を容易にするために、二次インダクタ５１にハッチングを付している。
【００７８】
図１５の場合、二次インダクタ５１を２回巻としたために、トランス２００全体の鏡映対称性は消失している。しかしながら、交差部５２を一次インダクタ７，８全体の鏡映対称面（図６の参照符号１５）上に配置することにより、差動信号を入力したときの電力増幅装置２１０全体の差動動作のずれを最小限に抑えることができる。この結果、最終的な電力増幅装置２１０の出力の低下を抑制することができる。
【００７９】
図１６は、図１５のトランス２００の高周波特性を電磁界シミュレーションで求めた結果を示す表である。
【００８０】
シミュレーションにおいて、トランス２００の二次インダクタの外周のサイズは、図面の横方向（接続配線１０の延在方向）の長さを９００μｍとし、図面の縦方向の長さを７６０μｍとした。トランス２００の配線はＣｕ（銅）配線とした。一次インダクタ７，８の配線幅を６０μｍ、二次インダクタ５１の配線幅を３０μｍ、Ｖｄ印加用の配線部１９，２０および接続配線１０の配線幅を５０μｍとした。
【００８１】
図１６に示すシミュレーション結果の表は、接続配線１０を設けない場合と設けた場合とを比較したものである。図１６においてトランス１個あたりの巻数比は、図４の巻数比ｍに対応する値である。トランス２００内部を横断する接続配線１０によって、巻数比がほとんど変化しないことがわかる。
【００８２】
図１７は、図１５のトランス２００の整合時挿入損失を電磁界シミュレーションで求めた結果を示す図である。整合時挿入損失とは、各周波数でトランス２００が実現できる最小の挿入損失を意味する。実線のグラフ５８は、図１５に示すように接続配線１０を設けた場合のシミュレーション結果を示す。破線のグラフ５９は、接続配線１０を設けない場合のシミュレーション結果を示す。
【００８３】
図１７のシミュレーション結果によれば、各周波数において、接続配線を設けた場合と設けない場合とで整合時挿入損失がほとんど変化しないことがわかる。たとえば、周波数が９００ＭＨｚのとき接続配線１０を設けることによって０．０３ｄＢの損失増加が見られるが、百分率に換算すると１％以下である。
【００８４】
正確に言えば、仮想ＡＣ接地は鏡映対称面でのみ実現されており、鏡映対称面上に配置された有限の幅を有する接続配線１０全体で理想的に仮想ＡＣ接地となっているわけではない。そのため、たとえ接続配線１０が鏡映対称面を通っていたとしても、その占める面積がトランスに対して無視できなくなると、挿入損失増加の原因となる。したがって、一次インダクタ７，８の中点ＭＰ１，ＭＰ２を接続するために、極端に幅の広い配線を用いることは好ましくない。一方で、極端に幅の細い配線を用いると、接続配線１０自体の寄生抵抗と寄生インダクタンスにより、電力増幅装置２１０全体の差動動作のずれを抑制する機能が弱まる。つまり、トランス２００の挿入損失と差動動作の調節機能はトレードオフの関係にある。
【００８５】
＜実施の形態２の変形例１＞
図１８は、実施の形態２の変形例１によるトランス２００Ａの構成を示す平面図である。図１８の二次インダクタ５３は、３つの交差部５４，５５，５６を有する点で、図１５に示す単一の交差部５２を有する二次インダクタ５１と異なる。その他の点については、図１８のトランス２００Ａは図１５のトランス２００と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図１８では図解を容易にするために二次インダクタ５３にハッチングを付している。
【００８６】
二次インダクタ５３が２回巻のとき、トランス全体の鏡映対称性を保持するには、奇数個の交差部が必要である。図１８のように二次インダクタ５３に３つの交差部５４，５５，５６を設けた場合には、これらの交差部５４，５５，５６を一次インダクタ７，８全体の鏡映対称面（図６の参照符号１４，１５）上に配置して、トランス２００Ａ全体の鏡映対称性を保持することが望ましい。なお、厳密に言うと、交差部５４，５５，５６の重なり順は鏡映対称性を保持できないが、電力増幅装置の特性にはほとんど影響しないので無視できる。
【００８７】
＜実施の形態２の変形例２＞
図１９は、実施の形態２の変形例２による電力増幅装置２１０Ｂの構成を示す図である。図１９の電力増幅装置２１０Ｂは、図４のトランスアンプで段数ｎ＝３、巻数比１：２の場合に相当する。電力増幅装置２１０Ｂは、基板ＳＵＢ上に形成された増幅器８１〜８６とトランス２００Ｂとを含む。
【００８８】
増幅器８１，８３，８５は、差動入力信号のうちの非反転信号ＩＮ（＋）を増幅し、増幅器８２，８４，８６は、差動入力信号のうちの反転信号ＩＮ（−）を増幅する。増幅器８１〜８６は同一構成であり、通常、ソース接地のＭＯＳトランジスタによって構成される。以下では、増幅器８１〜８６をそれぞれトランジスタ８１〜８６とも記載する。トランジスタ８１〜８６で増幅された差動入力信号はトランス２００Ｂに入力される。
【００８９】
トランス２００Ｂは、環状に配置された３個の一次インダクタ９１〜９３と、２回巻きの二次インダクタ６１と、接続配線９７と、ドレイン電圧（Ｖｄ）印加用の配線部８７〜８９とを含む。
【００９０】
図２０は、図１９の電力増幅装置２１０Ｂの一次インダクタ９１〜９３の配置を示す平面図である。一次インダクタ９１〜９３の各々は１／３回巻き（１回巻きの１／３周分）の形状を有し、一次インダクタ９１〜９３全体で環状に配置される。図２０の場合、一次インダクタ９１〜９３全体は、基板上の中心点ＣＰを通り基板に垂直な中心軸に対して３回回転対称性を有する。さらに、一次インダクタ９１〜９３全体は、回転対称の中心軸を含む対称面９４，９５，９６の各々に関して鏡映対称性を有する。対称面９４〜９６は一次インダクタ９１〜９３の中点をそれぞれ通る。
【００９１】
再び図１９を参照して、トランジスタ８１，８６は一次インダクタ９１の両端部にそれぞれ接続され、トランジスタ８３，８２は一次インダクタ９２の両端部にそれぞれ接続され、トランジスタ８５，８４は一次インダクタ９３の両端部にそれぞれ接続される。図１９のトランジスタ８１，８２は図２０の対称面９６に関して対称な位置で互いに近接して設けられる。同様にトランジスタ８３，８４は対称面９４に関して対称な位置で互いに近接して設けられ、トランジスタ８５，８６は対称面９５に関して対称な位置で互いに近接して設けられる。トランジスタ８１〜８６の全体は、図２０の鏡映対称面９４〜９６の各々に関して鏡映対称となっている。
【００９２】
２回巻きの二次インダクタ６１は、一次インダクタ９１〜９３に隣接して配置され、一次インダクタ９１〜９３と磁気的に結合することによって、各一次インダクタで合成された信号ＩＮ（＋），ＩＮ（−）の合成信号をさらに合成する。二次インダクタ６１は３個の交差部６２〜６４を含む。交差部６２〜６４は一次インダクタ９１〜９３全体の鏡映対称面のいずれかに近接して配置され、これによって二次インダクタ６１は３回回転対称に近い構造を有する。具体的には、交差部６２は図２０の対称面９６に近接して配置され、交差部６３は図２０の対称面９４に近接して配置され、交差部６４は図２０の対称面９５に近接して配置される。
【００９３】
接続配線９７は、環状に配置された一次インダクタ９１〜９３の内側に配置され、各一次インダクタの中点ＭＰ３，ＭＰ４，ＭＰ５を接続する。より詳細には、接続配線１０は、中心点ＣＰと一次インダクタ９１の中点ＭＰ３とを接続する配線部９７Ａと、中心点ＣＰと一次インダクタ９２の中点ＭＰ４とを接続する配線部９７Ｂと、中心点ＣＰと一次インダクタ９３の中点ＭＰ５とを接続する配線部９７Ｃとを含む。各配線部９７Ａ〜９７Ｃは、対応の一次インダクタの中点を通る鏡映対称面に沿って設けられる。一次インダクタの個数（すなわち、トランスアンプの段数ｎ）が増えると、中心点ＣＰと各一次インダクタの中点とを接続する配線部の本数が多くなるため、接続配線の面積が増え、トランスの挿入損失が増加する傾向にある。
【００９４】
Ｖｄ印加用の配線部８７〜８９は、一次インダクタ９１〜９３の中点からそれぞれ外側に引き出される。各トランジスタには、各トランジスタが接続された一次インダクタを介してドレインバイアスが供給される。鏡映対称面に沿って配置された接続配線９７にはＤＣ電流がほとんど流れない。
【００９５】
＜実施の形態３＞
実施の形態３では、差動信号を増幅するトランジスタのドレイン電圧をトランスの一次側の１箇所から給電する場合について説明する。
【００９６】
図２１は、この発明の実施の形態３による電力増幅装置３１０の構成を示す図である。図２１の電力増幅装置３１０は、図２のトランスアンプで段数ｎ＝４、巻数比１：１の場合に相当する。電力増幅装置３１０は、基板ＳＵＢ上に形成された増幅器１５１〜１５８とトランス３００とを含む。
【００９７】
増幅器１５１，１５３，１５５，１５７は、差動入力信号のうちの非反転信号ＩＮ（＋）を増幅し、増幅器１５２，１５４，１５６，１５８は、差動入力信号のうちの反転信号ＩＮ（−）を増幅する。増幅器１５１〜１５８は同一構成であり、通常、ソース接地のＭＯＳトランジスタによって構成される。以下では、増幅器１５１〜１５８をそれぞれトランジスタ１５１〜１５８とも記載する。トランジスタ１５１〜１５８で増幅された差動入力信号はトランス３００に入力される。
【００９８】
トランス３００は、環状に配置された４個の一次インダクタ２１〜２４と、１回巻きの二次インダクタ２５と、接続配線２６と、ドレイン電圧（Ｖｄ）印加用の配線部３０とを含む。図２１では図解を容易にするために、接続配線２６と配線部３０とにハッチングを付している。
【００９９】
図２２は、図２１の電力増幅装置３１０の一次インダクタ２１〜２４の配置を示す平面図である。
【０１００】
一次インダクタ２１〜２４の各々は１／４回巻き（１回巻きの１／４周分）の形状を有し、一次インダクタ２１〜２４全体で環状に配置される。図２２の場合、一次インダクタ２１〜２４全体は、基板上の中心点ＣＰを通り基板に垂直な中心軸に関して４回回転対称性を有する。さらに、一次インダクタ２１〜２４全体は、回転対称の中心軸を含む対称面３１〜３４の各々に関して鏡映対称性を有する。対称面３１は、一次インダクタ２１の中点ＭＰ６と一次インダクタ２３の中点ＭＰ８とを通る。対称面３２は、一次インダクタ２２の中点ＭＰ７と一次インダクタ２４の中点ＭＰ９とを通る。
【０１０１】
再び図２１を参照して、トランジスタ１５１，１５８は一次インダクタ２１の両端部にそれぞれ接続され、トランジスタ１５３，１５２は一次インダクタ２２の両端部にそれぞれ接続され、トランジスタ１５５，１５４は一次インダクタ２３の両端部にそれぞれ接続され、トランジスタ１５７，１５６は一次インダクタ２４の両端部にそれぞれ接続される。トランジスタ１５１〜１５８の全体は、図２２の鏡映対称面３１〜３４の各々に関して鏡映対称となっている。
【０１０２】
１回巻きの二次インダクタ２５は、一次インダクタ２１〜２４に隣接して配置され、一次インダクタ２１〜２４と磁気的に結合することによって、各一次インダクタに入力された差動入力信号を合成する。合成された信号は、二次インダクタ２５の一方の端子４４を接地することにより、他方の端子４３から単相の出力信号ＯＵＴとして出力される。
【０１０３】
接続配線２６は、環状に配置された一次インダクタ２１〜２４の内側に配置され、各一次インダクタの中点ＭＰ６〜ＭＰ９を接続する。より詳細には、接続配線２６は、中心点ＣＰと一次インダクタ２１の中点ＭＰ６とを接続する配線部２６Ａと、中心点ＣＰと一次インダクタ２２の中点ＭＰ７とを接続する配線部２６Ｂと、中心点ＣＰと一次インダクタ２３の中点ＭＰ８とを接続する配線部２６Ｃと、中心点ＣＰと一次インダクタ２４の中点ＭＰ９とを接続する配線部２６Ｄとを含む。各配線部２６Ａ〜２６Ｄは、対応の一次インダクタの中点を通る鏡映対称面に沿って設けられる。
【０１０４】
Ｖｄ印加用の配線部３０は、一次インダクタ２４の中点ＭＰ９からトランス３００の外側に引き出される。配線部３０のＶｄ端子４５にドレインバイアス電圧が印加される。一次インダクタ２４の両端に接続されたトランジスタ１５７，１５６に対しては、ドレインバイアス電圧が配線部３０および一次インダクタ２４を介して供給される。一次インダクタ２１の両端に接続されたトランジスタ１５１，１５８に対しては、ドレインバイアス電圧が配線部３０，２６Ｄ，２６Ａおよび一次インダクタ２１を介して供給される。同様に、トランジスタ１５３，１５２に対しては、ドレインバイアス電圧が配線部３０，２６Ｄ，２６Ｂおよび一次インダクタ２２を介して供給される。トランジスタ１５５，１５４に対しては、ドレインバイアス電圧が配線部３０，２６Ｄ，２６Ｃおよび一次インダクタ２３を介して供給される。
【０１０５】
図２および図４のトランスアンプに対応する実施の形態１，２の電力増幅装置の場合、Ｖｄ端子の数はトランスの段数ｎに比例して増加する。その結果、外部電源に接続するためのワイヤボンド箇所が増加し、ボンディングワイヤの本数が増加する。ボンディングワイヤが交差したり、外部電源回路が複雑化したりすると、さらにチップ実装コストが上昇することになる。これは、ＣＭＯＳによる低コスト化と相反する傾向である。実施の形態３の電力増幅装置によれば、一次インダクタの中点を接続する配線を用いてＶｄ端子を１つに集約することにより、チップ実装を簡素化し、全体コストの低減に寄与することができる。
【０１０６】
実施の形態３の電力増幅装置のその他の効果として、設置すべきＡＣカット部品を削減できることが挙げられる。電力増幅装置全体が理想的な差動動作をしている場合は、Ｖｄ端子に接続される一次インダクタの中点は仮想ＡＣ接地である。したがって、Ｖｄ端子から外部へ高周波信号が漏れることはほとんどない。しかし、差動動作にずれが生じたときは、一次インダクタの中点は仮想ＡＣ接地とはならない。この場合、Ｖｄ端子から高周波信号が漏れるのを防止するために、Ｖｄ端子にチョークコイルのような外付けのＡＣカット部品を接続することがある。実施の形態３の電力増幅装置によれば、Ｖｄ端子を１つに集約することができるので、必要なＡＣカット部品の点数を削減することができる。
【０１０７】
＜実施の形態３の変形例＞
図２３は、この発明の実施の形態３の変形例によるトランス３００Ａの構成を示す平面図である。図２３のトランス３００Ａは、Ｖｄ印加用の配線部３０に代えて中心点ＣＰに設けられたＶｄ印加用のパッド４１を含む点で図２１のトランス３００と異なる。図２３のその他の点については図２１のトランス３００と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１０８】
ワイヤボンドの制約が許せば、Ｖｄ端子をトランス外部に出さずに図２３のようにトランス３００Ａの中心点ＣＰにパッド４１を配置し、ここをＶｄ端子としてもよい。この場合、全ての一次インダクタ２１〜２４の中点からＶｄ端子としてのパッド４１までの電気抵抗（すなわち、配線部２６Ａ〜２６Ｄの電気抵抗）が同一であれば、一次インダクタ２１〜２４に接続された図２１の８つのトランジスタ１５１〜１５８のドレイン抵抗を均一にすることができる。この結果、トランジスタ全体の動作ばらつきを抑制することができる。
【０１０９】
また、トランス３００Ａでは図２１の配線部３０が設けられていないので、二次インダクタ２５の端子４３，４４を図２１のトランス３００の場合よりも近接して配置することができる。この結果、一次インダクタ２４と二次インダクタ２５との対向距離を伸ばすことができるので、一次インダクタ２４と二次インダクタ２５の磁気結合を強めることができる。
【０１１０】
図２１のトランス３００の場合には、Ｖｄ端子を１つに集約しているために、一次インダクタ２１〜２４の中点を接続する配線部２６Ａ〜２６Ｄにも、ＤＣ（直流）のドレイン電流が流れる。そのため、一次インダクタの中点を接続する配線部２６Ａ〜２６Ｄの幅は、流れるＤＣ電流の大きさに合わせて調節する必要がある。特に、図２１の配線部２６Ｄには配線部２６Ａ〜２６Ｃを通して一次インダクタ２１〜２３のＤＣ電流（３組の差動対のＤＣドレイン電流）が集まる。配線部３０にはさらに一次インダクタ２４に接続された差動対用のＤＣ電流も重畳され、４個の差動対のＤＣドレイン電流が流れるので、より幅広の配線が必要となる。もっとも、配線幅を広くするとトランスの挿入損失は増加するので、トランスの挿入損失の大きさに応じてＶｄ端子の数を調整するほうがよい。
【０１１１】
これに対して、図２３のトランス３００Ａにおいては、配線部２６Ａ〜２６Ｄにはそれぞれに１組の差動対のＤＣドレイン電流しか流れない。たとえば、一次インダクタ２１の両端に接続されたトランジスタには、配線部２６Ａと一次インダクタ２１を介してドレインバイアスが供給される。したがって、図２１のトランス３００の場合のような配線幅の制約が軽減される。特に、図２３のように、一次インダクタ２１〜２４の中点とＶｄ端子としてのパッド４１との距離が全て同一の場合には、配線部２６Ａ〜２６Ｄの幅は全て同一でよい。
【０１１２】
図２３のように中心点ＣＰにパッド４１を設けたトランスにおいて、トランスの形状（すなわち、一次インダクタ２１〜２４によって構成される環の形状）が横長である場合（図のＸ方向がＹ方向より長い場合）や、縦長である場合（図のＹ方向がＸ方向よりも長い場合）も考えられる。この場合、配線部２６Ａ〜２６Ｄの各線幅および一次インダクタ２１〜２４の各線幅を調整することによって、パッド４１から図２１の各トランジスタに至るバイアス電圧の供給経路の抵抗値をすべて同一にすることができる。この結果、図２１の８つのトランジスタ１５１〜１５８のドレイン抵抗を均一にすることができるので、トランジスタ全体の動作ばらつきを抑制することができる。
【０１１３】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１４】
３〜６ トランジスタ（増幅器）、７，８ 一次インダクタ、９ 二次インダクタ、１０ 接続配線、１０Ａ，１０Ｂ 配線部、１４，１５ 鏡映対称面、２１〜２４ 一次インダクタ、２５ 二次インダクタ、２６ 接続配線、２６Ａ〜２６Ｄ 配線部、３１〜３４ 鏡映対称面、４１ パッド、５１ 二次インダクタ、５２ 交差部、５３ 二次インダクタ、５４〜５６ 交差部、６１ 二次インダクタ、６２〜６４ 交差部、７２，７３ バイパスコンデンサ、８１〜８６ トランジスタ（増幅器）、９１〜９３ 一次インダクタ、９４〜９６ 鏡映対称面、９７ 接続配線、９７Ａ〜９７Ｃ 配線部、１００，２００，３００ トランス、１１０，２１０，３１０ 電力増幅装置、１５１〜１５８ トランジスタ（増幅器）、ＡＰ，ＡＮ トランジスタ（増幅器）、ＣＰ 中心点、ＭＰ１〜ＭＰ９ 一次インダクタの中点、ＳＵＢ 基板、ＸＦ トランス。
【技術分野】
【０００１】
この発明は、入力信号を必要な電圧レベルまで増幅する電力増幅装置に関する。
【背景技術】
【０００２】
携帯電話端末などの通信機器においては、電力増幅装置などの内蔵部品の小占有面積化および低コスト化が重要な課題である。たとえば、特表２００５−５０３６７９号公報（特許文献１）は、無線周波数信号を効率的かつ低コストで増幅するための分布型の電力増幅装置を開示する。
【０００３】
この文献の電力増幅装置は、相互に環状に接続された複数のプッシュプル増幅器を備える。各プッシュプル増幅器の隣接する増幅器には、等しい大きさで逆相の入力信号が入力される。複数のプッシュプル増幅器が接続された閉ループは、トランスの一次巻線として機能する。電力増幅装置は、さらに、一次巻線の形状に適合した二次巻線を備えることにより、個々のプッシュプルプル増幅器の出力電力を効率的に合成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００５−５０３６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の特許文献のようにトランスを用いて複数の差動動作する増幅器対の出力を合成するタイプの電力増幅装置は、各増幅器対の差動動作が理想的であることが前提となっている。したがって、差動入力信号の位相のずれや、各増幅器の特性のばらつきや、レイアウトの非対称性などによって、電力増幅装置全体の差動動作にずれが生じてしまう。この結果、電力増幅装置の出力信号のレベルが低下することになる。
【０００６】
この発明の目的は、トランスを用いて複数の増幅器対の出力を合成する電力増幅装置において、各増幅器対の差動動作のずれによって生じる出力の低下を抑制することができる電力増幅装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明は要約すれば電力増幅装置であって、基板上に全体で環状に設けられた複数の一次インダクタと、複数の増幅器対と、二次インダクタと、接続配線とを備える。複数の増幅器対は、複数の一次インダクタにそれぞれ対応して設けられる。複数の増幅器対の各々を構成する第１および第２の増幅器は、対応の一次インダクタの両端にそれぞれ接続され、差動入力信号として与えられた一対の第１および第２の信号をそれぞれ増幅して対応の一次インダクタに出力する。二次インダクタは、複数の一次インダクタに隣接して１または複数巻で環状に設けられ、複数の一次インダクタと磁気的に結合することによって、複数の一次インダクタの各々で合成された第１および第２の信号の合成信号をさらに合成して出力する。接続配線は、基板上で複数の一次インダクタの内側に設けられ、複数の一次インダクタの各々の中点を互いに電気的に接続する。ここで、中点は、一次インダクタ上の点で一次インダクタの両端から等しい距離にある点である。
【発明の効果】
【０００８】
この発明によれば、複数の一次インダクタの各中点を互いに電気的に接続する接続配線を設けることによって、各増幅器対の差動動作のずれを抑制することができ、これによって電力増幅装置の出力の低下を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】巻数比１：ｍのトランスを用いたトランスアンプを示す回路図である。
【図２】巻数比１：１のトランスをｎ段接続したトランスアンプを示す回路図である。
【図３】図１、図２のトランスアンプにおいてトランジスタ１個当たりの出力を示す表である。
【図４】巻数比１：ｍのトランスをｎ段接続したトランスアンプを示す回路図である。
【図５】この発明の実施の形態１による電力増幅装置１１０の構成を示す図である。
【図６】図５の電力増幅装置１１０の一次インダクタ７，８の配置を示す平面図である。
【図７】図５の電力増幅装置１１０の等価回路図である。
【図８】接続配線１０を有しない比較例の電力増幅装置の場合の信号波形のシミュレーション結果である。
【図９】図５の電力増幅装置１１０における信号波形のシミュレーション結果である。
【図１０】図５のトランジスタ３〜６の出力信号の位相ずれについて説明するための図である。
【図１１】差動信号の位相ずれの抑制効果について説明するための図である。
【図１２】図５のトランス１００のＶｄ端子１１，１８に接続される外部電源回路を含む回路図である。
【図１３】実施の形態１の変形例１による電力増幅装置１１０Ａの構成を示す図である。
【図１４】実施の形態１の変形例２による電力増幅装置１１０Ｂの構成を示す図である。
【図１５】この発明の実施の形態２による電力増幅装置２１０の構成を示す図である。
【図１６】図１５のトランス２００の高周波特性を電磁界シミュレーションで求めた結果を示す表である。
【図１７】図１５のトランス２００の整合時挿入損失を電磁界シミュレーションで求めた結果を示す図である。
【図１８】実施の形態２の変形例１によるトランス２００Ａの構成を示す平面図である。
【図１９】実施の形態２の変形例２による電力増幅装置２１０Ｂの構成を示す図である。
【図２０】図１９の電力増幅装置２１０Ｂの一次インダクタ９１〜９３の配置を示す平面図である。
【図２１】この発明の実施の形態３による電力増幅装置３１０の構成を示す図である。
【図２２】図２１の電力増幅装置３１０の一次インダクタ２１〜２４の配置を示す平面図である。
【図２３】この発明の実施の形態３の変形例によるトランス３００Ａの構成を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１１】
＜実施の形態１＞
［トランスアンプの原理］
まず、この発明の基礎となるトランスアンプ（Transformer-based Power Amplifier）の原理について説明する。
【００１２】
携帯電話端末などの通信機器においては、内蔵部品の多くは、トランジスタとしてＣＭＯＳ（Complementary Metal-Oxide Semiconductor）トランジスタ（相補絶縁ゲート型電界効果トランジスタ）を利用している。
【００１３】
しかし、プロセスノードの微細化によりＣＭＯＳのソース−ドレイン間耐圧は低下しており、電力増幅装置のようなアナログ部品はＣＭＯＳでの実現が困難となっている。たとえば、一般的な微細ＣＭＯＳのソース−ドレイン間耐圧は数Ｖである。これに対して、携帯電話端末の送信部のように数Ｗの電力が出力される場合、ドレインから直接５０Ω負荷に出力すると、ドレインにはソース−ドレイン間耐圧を優に超える交流電圧が印加される。具体的に、ソース接地のＭＯＳトランジスタから４Ｗの電力が出力される場合、ドレインに直接５０Ωの負荷が接続されているとすると、ドレイン電圧の振幅（ゼロ・ツー・ピーク）は２０Ｖになる。
【００１４】
したがって、微細ＣＭＯＳで電力増幅装置を実現するには、ＣＭＯＳプロセスで作製される受動素子回路によってドレイン電圧振幅を抑制する必要がある。このドレイン電圧振幅の抑制には、差動信号の合成およびインピーダンス変換が有効である。
【００１５】
差動構成の電力増幅装置の場合、逆相同振幅の２信号である差動信号をバラン（平衡−不平衡変換器）で合成することによって、２倍振幅の単相信号が得られる。そのため、同一出力で比較した場合、差動構成ではドレイン電圧を単相構成の半分にすることができる。
【００１６】
インピーダンス変換では、ＬＣ回路（インダクタ、キャパシタからなる回路）などを用いて、トランジスタの出力インピーダンスを低減し、ドレイン電圧を低減する。１／Ｎにインピーダンス変換することで、ドレイン電圧を（１／Ｎ）1/2にすることができる。ただし、トランジスタの出力電力は不変であるので、トランジスタのドレイン電流はＮ1/2倍になる。
【００１７】
この差動信号の合成およびインピーダンス変換の両方の機能をもつ受動素子がトランスである。トランスは標準的な金属薄膜配線層を用いて作製することができるため、ＣＭＯＳプロセスにより電力増幅装置全体をワンチップ化できる。このように、金属薄膜配線層を用いて作製されるトランスはオンチップトランスと呼ばれる。
【００１８】
トランスアンプは、差動動作する一対のＭＯＳトランジスタ（差動対）の出力をトランスで合成する電力増幅装置である。トランスアンプは差動構成であるため、それ自体にドレイン電圧振幅を抑制する効果があるが、回路構成によりドレイン電圧振幅をさらに抑制することができる。そのアプローチは２つあり、１つは、トランスの巻数比、すなわちインダクタンス比を変えてインピーダンス変換する方法（図１参照）であり、もう１つはトランスの二次インダクタを介してトランスアンプを多段に接続し、負荷と電力を分割する方法（図２参照）である。
【００１９】
図１は、巻数比１：ｍのトランスを用いたトランスアンプを示す回路図である。図１を参照して、トランスアンプは、巻数比１：ｍのトランスＸＦと、トランスＸＦの一次巻線の両端に接続された増幅器対ＡＰ，ＡＮ（差動対とも称する）とを含む。トランスＸＦの二次巻線には負荷抵抗ＲＬが接続される。
【００２０】
増幅器対ＡＰ，ＡＮの各々は、たとえば、ソース接地されたＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタ（Ｎチャネル絶縁ゲート型電界効果トランジスタ）で構成される。以下、増幅器対ＡＰ，ＡＮをトランジスタ対ＡＰ，ＡＮとも記載する。トランジスタ対ＡＰ，ＡＮの各ゲートには、逆相同振幅の２信号ＩＮ（＋），ＩＮ（−）（第１、第２の信号）である差動信号が入力される。この明細書では、信号ＩＮ（＋）を非反転信号ＩＮ（＋）とも称し、信号ＩＮ（−）を反転信号ＩＮ（−）とも称する。
【００２１】
図１の回路構成では巻数比１：ｍのトランスＸＦを用いてトランジスタのドレイン電圧を１／（２ｍ）にすることができる。たとえば、トランスアンプの出力を４Ｗとし、負荷抵抗ＲＬを５０Ωとすると、トランスＸＦの２次側の電圧振幅（ゼロ・ツー・ピーク）は２０Ｖである。この場合、負荷抵抗ＲＬをＮＭＯＳトランジスタのドレインに直結するとドレインの電圧振幅が２０Ｖになるところ、トランスＸＦを介してトランジスタを接続することによって各トランジスタＡＰ，ＡＮのドレインの電圧振幅は１０／ｍ［Ｖ］になる。このとき、各トランジスタＡＰ，ＡＮの出力に換算された負荷抵抗ＲＬの大きさは５０／（２ｍ2）［Ω］である。
【００２２】
図２は、巻数比１：１のトランスをｎ段接続したトランスアンプを示す回路図である。図２を参照して、トランスアンプは、巻数比１：１のｎ個（ｎは２以上の整数）のトランスＸＦ１〜ＸＦｎと、トランスＸＦ１〜ＸＦｎにそれぞれ対応して設けられたｎ組のトランジスタ対ＡＰ１，ＡＮ１〜ＡＰｎ，ＡＮｎとを含む。各組のトランジスタＡＰ，ＡＮは、対応のトランスＸＦの一次巻線の両端にそれぞれ接続される。トランスＸＦ１〜ＸＦｎの二次巻線は、負荷抵抗ＲＬに対して直列に接続される。
【００２３】
図２の回路構成では巻数比１：１のトランスＸＦをｎ段接続することによってトランジスタの出力電圧を１／（２ｎ）にすることができる。たとえば、トランスアンプの出力を４Ｗとし、負荷抵抗ＲＬを５０Ωとすると、２次側が直列接続されたトランスＸＦ１〜ＸＦｎの出力電圧振幅（ゼロ・ツー・ピーク）は２０Ｖである。この場合、各トランジスタＡＰ，ＡＮのドレインの電圧振幅は１０／ｎ［Ｖ］になる。このとき、各トランスの一次側に換算された負荷抵抗ＲＬの大きさ（負荷インピーダンス）は５０／（２ｎ）［Ω］である。
【００２４】
図３は、図１、図２のトランスアンプにおいてトランジスタ１個当たりの出力を示す表である。図３は、トランスアンプから４Ｗの正弦波を５０Ω負荷に出力したときのトランジスタ１個あたりの出力電圧（Ｗ）、負荷インピーダンス（Ω）、ドレイン電圧振幅（Ｖ）、およびドレイン電流振幅（Ａ）を示す。
【００２５】
図２の回路構成のようにトランスの巻数比が１：１の場合には、ドレイン電流振幅が段数ｎに依らないことが特長である。ＣＭＯＳは寄生バイポーラトランジスタを内在しているため、過度のドレイン電流により寄生バイポーラ効果を生じる。そのため、図２の回路構成の方が図１の回路構成に比べて有利である。
【００２６】
図４は、巻数比１：ｍのトランスをｎ段接続したトランスアンプを示す回路図である。
図１の回路構成と図２の回路構成は異なるメカニズムでドレイン電圧を抑制しているため、両者を併用することが可能である。図４の回路構成は、図２の回路構成で各トランスＸＦ１〜ＸＦｎの巻数比を１：ｍとしたものである。このように、巻数比１：ｍのトランスをｎ段接続すると、各トランジスタのドレイン電圧は１／（２ｍｎ）になる。
【００２７】
たとえば、図４のトランスアンプから４Ｗの正弦波を５０Ω負荷に出力したときの、トランジスタ１個あたりのドレイン電圧は１０／（ｍｎ）［Ｖ］になる。このとき、トランジスタ１個あたりの負荷インピーダンスは、５０／（２ｍ2ｎ）［Ω］であるので、トランジスタ１個のあたりのドレイン電流振幅は０．４ｍ［Ａ］となり、図２の場合と同じく、段数ｎに依存しない。ｍの値に応じてドレイン電流振幅が増加するものの、２つの異なるメカニズムを用いてドレイン電圧を抑制するため、図４のようなトランスアンプは微細ＣＭＯＳプロセスで数Ｗ級出力の電力増幅装置を実現する有力な手段となり得る。
【００２８】
［実施の形態１の電力増幅装置１１０の構成］
図２または図４のように複数のトランスを用いる場合、単純にトランスを並べたレイアウトではトランスの占有面積がｎ倍に増加するため、電力増幅装置全体のチップ面積も増加してしまう。これは、ＣＭＯＳによる小占有面積化、さらには低コスト化と相反している。
【００２９】
実施の形態１の電力増幅装置は、オンチップトランスのレイアウトを工夫するにより、その占有面積の増加を抑えたものである。具体的に実施の形態１の電力増幅装置では、トランスの一次インダクタおよび二次インダクタを各々スラブ形状とし、各々を環状に配置することにより、低損失化および小占有面積化を図っている。巻数比は１：１となる。
【００３０】
図５は、この発明の実施の形態１による電力増幅装置１１０の構成を示す図である。図５を参照して、電力増幅装置１１０は、基板ＳＵＢ上に形成された、入力端子１，２と、増幅器３〜６と、スラブ状のトランス１００とを含む。図５の電力増幅装置１１０は、図２においてｎ＝２、巻数比１：１のトランスアンプに相当する。
【００３１】
入力端子１，２は、差動入力信号を受ける。入力端子１から入力された非反転信号ＩＮ（＋）が増幅器３，５で増幅され、入力端子２から入力された反転信号ＩＮ（−）が増幅器４，６で増幅される。増幅器３〜６は同一構造であり、通常、ソース接地のＭＯＳトランジスタによって構成される。以下、増幅器３〜６をトランジスタ３〜６とも記載する。トランジスタ３〜６で増幅された差動信号はトランス１００に入力される。
【００３２】
トランス１００は、全体で環状に配置された２個の１／２回巻き（１回巻きの半周分）の一次インダクタ７，８と、一次インダクタに隣接する１回巻きの二次インダクタ９と、一次インダクタ７，８の各中点を接続する接続配線１０と、一次インダクタ７，８の中点ＭＰ１，ＭＰ２からそれぞれ外側に引き出された配線部１９，２０とを含む。図５では、図解を容易にするために接続配線１０および配線部１９，２０にハッチングを付している。ここで、一次インダクタの中点とは、一次インダクタ上の点で、かつ、一次インダクタの端点から等距離にある点である。
【００３３】
図５のトランス１００は、交差部以外は同一配線層で作製される。この場合、ＣＭＯＳプロセスにおいて最も低抵抗な最上層の配線層を用いることが好ましい。無論、異なる配線層で作製したインダクタを積層してオンチップトランスを構成することも可能である。後述する実施の形態２，３のトランスについても同様である。
【００３４】
図５に示すように、一次インダクタ７の両端部Ｐ１，Ｎ１にはトランジスタ３，６の出力ノードがそれぞれ接続され、一次インダクタ８の両端部Ｐ２，Ｎ２にはトランジスタ５，４の出力ノードがそれぞれ接続される。トランジスタ３，４は基板上で互いに隣接して二次インダクタ９の外側に配置され、トランジスタ５，６は基板上で互いに隣接して二次インダクタ９の外側に配置される。
【００３５】
配線部１９，２０のドレインバイアス印加用端子（Ｖｄ端子）１１，１８には、ドレインバイアス（駆動電圧）が印加される。これによって、トランジスタ３〜６にドレインバイアスが供給される。
【００３６】
二次インダクタ９は、一次インダクタ７，８と磁気的に結合することによって、一次インダクタ７で合成された信号ＩＮ（＋），ＩＮ（−）の合成信号（ＩＮ（＋）−ＩＮ（−））と、一次インダクタ８で合成された信号ＩＮ（＋），ＩＮ（−）の合成信号（ＩＮ（＋）−ＩＮ（−））とをさらに合成する。合成された信号は、二次インダクタ９の一方の端子１３を接地することにより、他方の端子１２から単相の出力信号ＯＵＴとして出力される。
【００３７】
図６は、図５の電力増幅装置１１０の一次インダクタ７，８の配置を示す平面図である。図６を参照して、一次インダクタ７，８を１つの図形と捉えた全体形状に着目すると、一次インダクタ７，８は、基板面上の中心点ＣＰを通り基板に垂直な中心軸に対して２回回転対称となっている。さらに、一次インダクタ７，８は、回転対称の中心軸を含む対称面１４，１５の各々に対して鏡映対称となっている。ここで、鏡映対称面１４は、一次インダクタ７の中点ＭＰ１および一次インダクタ８の中点ＭＰ２を通る。
【００３８】
図５の接続配線１０は図６の鏡映対称面１４に沿って配置される。より詳しくは、接続配線１０は、中心点ＣＰと一次インダクタ７の中点ＭＰ１とを接続する第１の配線部１０Ａと、中心点ＣＰと一次インダクタ８の中点ＭＰ２とを接続する第２の配線部１０Ｂとを含む。Ｖｄ端子１１，１８には同じ大きさのドレインバイアスが印加されるので、接続配線１０の配置を上記のようにすることにより、接続配線１０にはＤＣ電流（直流電流）が流れないようにできる。
【００３９】
図７は、図５の電力増幅装置１１０の等価回路図である。図７を参照して、図５の増幅器３〜６は、それぞれＮＭＯＳトランジスタ３Ａ〜６Ａによって構成される。ＮＭＯＳトランジスタ３Ａ〜６Ａのドレインバイアスは、一次インダクタ７，８の中点ＭＰ１，ＭＰ２から外側に引き出された配線より印加される。トランジスタ３Ａのソースは、隣接するトランジスタ４Ａのソースと接続される。トランジスタ３Ａ，４Ａの接続ノードＳＰ１は接地ノードＧＮＤとボンディングワイヤなどによって接続される。トランジスタ５Ａのソースは、隣接するトランジスタ６Ａのソースと接続される。トランジスタ５Ａ，６Ａの接続ノードＳＰ２はボンディングワイヤなどによって接地ノードＧＮＤと接続される。
【００４０】
理想的な場合、すなわち、入力信号ＩＮ（＋），ＩＮ（−）が同振幅で互いに逆相であり、ＮＭＯＳトランジスタ３Ａ〜６Ａが同一構成であり、図６で説明した鏡映対称性が保たれているような場合には、一次インダクタ７，８の中点ＭＰ１，ＭＰ２と、隣接するトランジスタ間の接続ノードＳＰ１，ＳＰ２とは、いずれも仮想ＡＣ接地となる。仮想ＡＣ接地であるので、Ｖｄ端子１１，１８にはチョークコイルのような外付けのＡＣカット部品を取付ける必要がない。さらに、差動入力信号ＩＮ（＋），ＩＮ（−）は、接続ノードＳＰ１，ＳＰ２と接地ノードＧＮＤとの間に接続されたボンディングワイヤによる寄生インピーダンスＺＰ１，ＺＰ２の影響を受けない。ここで寄生インピーダンスとは、寄生抵抗と寄生インダクタンスの合成インピーダンスを意味する。また、接続配線１０にも寄生インピーダンスＺＰ３が存在するが、理想的な場合には、一次インダクタ７，８全体の鏡映対称面１４は仮想ＡＣ接地となっているため、接続配線１０はトランス１００の高周波特性にほとんど影響を与えない。
【００４１】
［接続配線１０の効果］
次に、この発明の特徴である接続配線１０の効果について説明する。
【００４２】
図５を参照して、たとえば、トランジスタ３，６から一次インダクタ７に出力される第１の差動信号と、トランジスタ５，４から一次インダクタ８に出力される第２の差動信号の間に位相差がある場合を考える。この場合、図６の鏡映対称面１４は仮想ＡＣ接地となるが、鏡映対称面１５は仮想ＡＣ接地とはならない。そのため、図７のＮＭＯＳトランジスタの接続ノードＳＰ１，ＳＰ２と接地ノードＧＮＤとの間の寄生インピーダンスＺＰ１，ＺＰ２の影響を受けて、電力増幅装置１１０の出力が低下する。この寄生インピーダンスＺＰ１，ＺＰ２の影響は第１および第２の差動信号間のずれが大きい程大きくなる。
【００４３】
ここで、接続配線１０を設けることにより、第１および第２の差動信号間の位相ずれを抑制することができ、鏡映対称面１５を仮想ＡＣ接地に近づけることができる。その結果、ボンディングワイヤの寄生インピーダンスＺＰ１，ＺＰ２の影響が小さくなり、電力増幅装置１１０の出力低下を抑制することができる。
【００４４】
以下、シミュレーション結果を参照して、接続配線１０の効果をより具体的に説明する。このシミュレーションでは、図５のトランジスタ３〜６を一次インダクタの端部Ｐ１，Ｎ２，Ｐ２，Ｎ１にそれぞれ接続する前の開放負荷状態において、トランジスタ３〜６の出力電圧波形にばらつきを与える。そして、トランジスタ３〜６を一次インダクタの端部Ｐ１，Ｎ２，Ｐ２，Ｎ１にそれぞれ接続したときの、一次インダクタの端部Ｐ１，Ｎ２，Ｐ２，Ｎ１の電圧波形が計算される。具体的に、開放負荷状態のトランジスタ３〜６の出力電圧波形を、
トランジスタ３：Ｖ・cos(ωｔ ＋θ３） …(1)
トランジスタ４：Ｖ・cos(ωｔ＋π＋θ４） …(2)
トランジスタ５：Ｖ・cos(ωｔ ＋θ５） …(3)
トランジスタ６：Ｖ・cos(ωｔ＋π＋θ６） …(4)
としたとき、各トランジスタの出力信号の位相θ３〜θ６は、
θ３＝０，θ４＝−１０π／１８０，θ５＝−５π／１８０，θ６＝＋５π／１８０
のように与えた。ただし、上式（１）〜（４）において、角周波数をωで表わし、時間をｔで表わし、円周率をπで表わしている。シミュレーションでは、電圧振幅Ｖを１０1/2＝３．１６［Ｖ］と設定している。
【００４５】
図８は、接続配線１０を有しない比較例の電力増幅装置の場合の信号波形のシミュレーション結果である。図８（Ａ）は一次インダクタの端部Ｐ１，Ｎ２，Ｐ２，Ｎ１の電圧波形を重ねて示したものであり、図８（Ｂ）〜図８（Ｅ）は、差動信号を構成する非反転信号と反転信号とを組にして示したものである。
【００４６】
理想的な差動信号の場合、差動信号を構成する非反転信号と反転信号とは、同振幅で互いの位相差がπである。図８（Ｂ）〜（Ｅ）に示した差動信号を構成する４組の組合せのうち、図８（Ｅ）に示される一次インダクタ８の端部Ｐ２の電圧波形と一次インダクタ７の端部Ｎ１の電圧波形の組合せは、互いの位相差がほぼπであり、差動信号に近い。これに対して、他の３組の電圧波形の組合せ（図８（Ｂ）〜図８（Ｄ）参照）は、差動信号から大きく乖離している。
【００４７】
この明細書では、差動信号を構成する非反転信号と反転信号との位相差がπのとき、差動信号の位相ずれは０であるとし、位相差がπからφだけずれたとき差動信号の位相ずれはφであるとする。
【００４８】
図８のように、差動対から出力される信号が差動信号に対して大きく乖離すると、差動対の出力信号のうちの同相成分が相殺される。さらに、図７で説明したように、隣接するトランジスタ間の接続ノードＳＰ１，ＳＰ２と接地ノードＧＮＤとの間の配線（ボンディングワイヤ）による寄生インピーダンスの影響をうけることによって、電力増幅装置１１０全体の出力が低下する。
【００４９】
図９は、図５の電力増幅装置１１０における信号波形のシミュレーション結果である。図８の場合と同様に、図９（Ａ）は一次インダクタの端部Ｐ１，Ｎ２，Ｐ２，Ｎ１の電圧波形を重ねて示したものであり、図９（Ｂ）〜図９（Ｅ）は、差動信号を構成する非反転信号と反転信号とを組にして示したものである。図９の場合には、４組の電圧波形の組合せの全てで差動信号に近い波形となっており、接続配線１０を設けることによって差動信号の位相ずれが抑制されていることがわかる。これによって、電力増幅装置の出力低下を抑制することができる。
【００５０】
［差動信号の位相ずれの抑制効果が得られる理由］
図９のシミュレーション結果に見られた差動信号の位相ずれの抑制効果は、次の（ｉ）または（ｉｉ）の条件が成立する場合に顕著になる。
【００５１】
（ｉ）トランジスタ３，６間の差動信号の位相ずれ（前述の式（１），（４）でθ３−θ６）と、トランジスタ４，５間の差動信号の位相ずれ（前述の式（２），（３）でθ４−θ５）とが近い値の場合
(ｉｉ)トランジスタ３，４間の差動信号の位相ずれ（前述の式（１）,（２）でθ３−θ４）と、トランジスタ６，５間の差動信号の位相ずれ（前述の式（３）,（４）でθ６−θ５）とが近い値の場合
上式（ｉ）または（ｉｉ）が成立するとき、一次インダクタ７の中点ＭＰ１と一次インダクタ８の中点ＭＰ２とを接続する接続配線１０の中心点ＣＰで、仮想ＡＣ接地に近い状態となっている。具体的に式を用いて説明すると、トランジスタ３〜６の出力信号を前述の式（１）〜（４）で表わしたとき、全てのトランジスタ３〜６から等距離ｘにある中心点ＣＰにおける電圧振幅は、波数ベクトルをｋとして、
Ｖ・｛cos(ｋｘ＋ωｔ＋θ３)＋cos(ｋｘ＋ωｔ＋π＋θ４)＋cos(ｋｘ＋ωｔ＋θ５)＋cos(ｋｘ＋ωｔ＋π＋θ６)｝ …(5)
とあらわされる。上式（５）の振幅成分は、上記の条件（ｉ）または（ｉｉ）が満たされるとき極小になる。
【００５２】
図１０は、図５のトランジスタ３〜６の出力の位相ずれについて説明するための図である。図１０を参照して、上記の（ｉ），（ｉｉ）の条件は、現実的には、次のような原因によって生じると考えられる。
【００５３】
まず、製造プロセス上の原因で、トランジスタの３〜６の特性にばらつきが生じる場合が考えられる。具体的には、隣接するトランジスタ間の特性が同じで、離隔したトランジスタ間の特性が異なる場合である。この場合、トランジスタの寄生容量の違いにより、図１０に示すように、トランジスタ５，６の出力がトランジスタ３，４の出力に対して位相差φ２を有することになる。
【００５４】
さらに、図１０のように、入力端子１からトランジスタ３，５に至る差動入力配線１６の長さがトランジスタ３とトランジスタ５とで異なり、入力端子２からトランジスタ４，６に至る差動入力配線１７の長さがトランジスタ４とトランジスタ６とで異なる場合が考えられる。この場合も、トランジスタ５，６の出力が、トランジスタ３，４の出力に対して位相差φ２を有することになる。
【００５５】
さらに、図１０もしくは図５のように、入力端子１からトランジスタ３に至る差動入力配線１６の長さが、入力端子２からトランジスタ４に至る差動入力配線１７の長さと異なり、入力端子２からトランジスタ６に至る差動入力配線１７の長さが、入力端子１からトランジスタ５に至る差動入力配線１６の長さと異なる場合が考えられる。この場合は、トランジスタ３，６の出力が、トランジスタ４，５の出力に対してそれぞれ位相差φ１を有することになる。
【００５６】
さらに、一次インダクタ７の中点ＭＰ１に印加されるバイアス電圧と、一次インダクタ８の中点ＭＰ２に印加されるバイアス電圧とが異なる場合が考えられる。これによってトランジスタの寄生容量に差が生じると、トランジスタ３，６の出力が、トランジスタ４，５の出力に対して位相差φ１を有することになる。
【００５７】
以上の原因が全て生じた場合、前述の式（１）〜（４）で表されるトランジスタ３〜６の出力信号の位相θ３〜θ６は、図１０に示すように、θ３＝φ０＋φ１、θ４＝φ０、θ５＝φ２、θ６＝φ０＋φ１＋φ２のように表わされる。ただし、トランジスタ３〜６に共通の原因による位相遅れをφ０としている。この場合、θ３−θ６＝θ４−θ５＝φ１となるので上記の条件（ｉ）が満たされ、θ３−θ４＝θ６−θ５＝φ２となるので上記の条件（ｉｉ）が満たされていることがわかる。したがって、上記の原因によってトランジスタ３〜６の出力の位相ずれが生じたとしても、接続配線１０によってその影響を抑制することができる。
【００５８】
図１１は、差動信号の位相ずれの抑制効果について説明するための図である。別の観点からみると、上記の抑制効果は、基板上の配線で接続された差動対がのべ４組形成されることに関係していると考えることができる。
【００５９】
具体的に説明すると、図１１（Ａ）に示すように、一次インダクタ７によって端子Ｐ１に接続された図１０のトランジスタ３と、端子Ｎ１に接続された図１０のトランジスタ６とが接続される。図１１（Ｂ）に示すように、一次インダクタ８によって端子Ｐ２，Ｎ２にそれぞれ接続されたトランジスタ５，４間が接続される。図１１（Ｃ）に示すように、接続配線１０によって端子Ｐ１，Ｎ２にそれぞれ接続された図１０のトランジスタ３，４間が接続される。図１１（Ｄ）に示すように、接続配線１０によって端子Ｐ２，Ｎ１にそれぞれ接続された図１０のトランジスタ５，６間が接続される。
【００６０】
トランジスタ３〜６の出力に位相ずれがある場合でなく振幅にずれがある場合にも、接続配線１０を設けることによって振幅ずれの影響を緩和することができる。振幅ずれの場合にも、振幅の大小関係に関して前述の条件（ｉ），（ｉｉ）と類似の条件が成立する場合に接続配線１０の効果が顕著に現われる。具体的に、トランジスタ３〜６の出力電圧の振幅をそれぞれＶ３,Ｖ４，Ｖ５，Ｖ６とすると、
（ｉｉｉ）トランジスタ３，６間の電圧振幅の差Ｖ３−Ｖ６とトランジスタ４，５間の電圧振幅の差Ｖ４−Ｖ５とが近い値の場合、または
（ｉｖ）トランジスタ３，４間の電圧振幅の差Ｖ３−Ｖ４とトランジスタ６，５間の電圧振幅の差Ｖ６−Ｖ５が近い値の場合に、振幅ずれの影響の緩和効果が顕著に現われる。
【００６１】
［まとめ］
上記のとおり、一次インダクタ７，８の中点を接続する接続配線１０を設けることによって、トランジスタ３〜６から出力される差動信号に位相ずれまたは振幅ずれがあったとしても、電力増幅装置１１０全体の差動動作のずれを抑制することができる。この結果、電力増幅装置１１０の出力低下を抑制することができる。
【００６２】
また、このように差動信号のずれが抑制されることにより、トランジスタ３，６の出力部（ＣＭＯＳではドレイン）における最大電圧振幅も抑えられるので、トランジスタの破壊を防ぐことができる。特に、ソース−ドレイン間耐圧の低いＣＭＯＳにおいて有効である。
【００６３】
さらに、図１〜図４で説明した電力増幅装置（トランスアンプ）は、理想状態において、トランジスタから出力される偶数次高調波をトランスで相殺することができるため、最終的に低歪みな出力を得ることができる。もっとも、電力増幅装置全体の差動動作にずれがある場合は、偶数次高調波は二次インダクタ９に伝達されてしまうため、最終的な出力の歪みが大きくなる。そのため、一次インダクタ７，８の中点を接続することにより差動信号のずれを抑制すれば、最終的な出力の歪みを低減できる。すなわち、一次インダクタの中点を電気的に接続することにより、差動入力信号のずれやトランジスタのばらつきなどに起因する、電力増幅装置１１０全体の出力低下および歪みの増加を生じにくくする効果が得られる。
【００６４】
また、図７で説明したように、図５の電力増幅装置１１０全体において差動動作が理想的であるとき、一次インダクタ７，８の鏡映対称面１４は仮想ＡＣ接地となっているため、接続配線１０はトランス１００の高周波特性にほとんど影響を与えない（具体的なシミュレーション結果を実施の形態２で示す。）。トランジスタ３〜６の出力信号にばらつきがある場合でも、配線１０により電力増幅装置１１０全体の差動動作のずれが抑制されるため、接続配線１０がトランス１００の高周波特性に与える影響は小さくなる。
【００６５】
図１２は、図５のトランス１００のＶｄ端子１１，１８に接続される外部電源回路を含む回路図である。図１２を参照して、接続配線１０の高周波特性に対する影響について補足する。
【００６６】
図１２に示すように、トランス１００のＶｄ端子１１，１８は、ボンディングワイヤを含んだ配線７４，７５を介して直流電源７６に接続される。配線７４，７５は、それぞれ寄生インピーダンスＺＰ４，ＺＰ５を有している。この場合、一次インダクタ７，８の中点を接続する接続配線１０の寄生インピーダンスＺＰ３は、トランス１００の外部の配線７４，７５の寄生インピーダンスＺＰ４，ＺＰ５に比べて十分に小さい。したがって、接続配線１０の寄生インピーダンスＺＰ３は無視することができる。
【００６７】
一次インダクタ７，８の中点を接続する接続配線１０の寄生インピーダンスＺＰ３が無視できない大きさであれば、電力増幅装置１１０全体の差動動作のずれを抑制する機能は弱まる。したがって、トランスの外側を迂回する配線で一次インダクタ７，８の中点を接続しても、一次インダクタ７，８の内側を接続するのと同等の効果は望めない。
【００６８】
＜実施の形態１の変形例１＞
図１３は、実施の形態１の変形例１による電力増幅装置１１０Ａの構成を示す図である。図１３の電力増幅装置１１０Ａは、一次インダクタ７，８の中点ＭＰ１，ＭＰ２と接地ノードＧＮＤとの間に接続されたバイパスコンデンサ７２，７３をさらに含む点で、図５、図１２の電力増幅装置１１０と異なる。具体的に、バイパスコンデンサ７２はボンディングワイヤ７０を介して中点ＭＰ１側のＶｄ端子１１に接続され、バイパスコンデンサ７３はボンディングワイヤ７１を介して中点ＭＰ２側のＶｄ端子１８に接続される。その他の点については、図１３の電力増幅装置１１０Ａは、図５、図１２の電力増幅装置１１０と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図１３では、トランジスタ３〜６の図示を省略している。
【００６９】
仮に、一次インダクタ７，８の中点ＭＰ１，ＭＰ２を接続する接続配線１０を設けず、全ての一次インダクタ７，８の中点ＭＰ１，ＭＰ２に直接バイパスコンデンサ７２，７３を接続してＡＣ接地にしたとする。この場合、コモンモード（同相成分）が存在できなくなるので、差動信号のずれがほとんどなくなる。ただし、厳密には、一次インダクタ７，８と二次インダクタ９との間の容量結合によって若干のコモンモードは残るが、わずかであるので無視できる。
【００７０】
しかし、実際には、バイパスコンデンサ７２，７３は大容量であるためトランス１００と同一チップ上に形成することはできず、最短距離でもボンディングワイヤ７０，７１の後ろにチップ部品としてバイパスコンデンサ７２，７３を設置することとなる。このため、ＡＣ接地ＧＮＤまでにボンディングワイヤ７０，７１の寄生インピーダンスＺＰ４，ＺＰ５を有することになってしまう。この寄生インピーダンスが大きければ、一次インダクタ７，８の中点ＭＰ１，ＭＰ２をＡＣ接地することによる差動信号ずれの抑制効果が弱まる。
【００７１】
図１３の電力増幅装置１１０Ａでは、一次インダクタ７，８の中点ＭＰ１，ＭＰ２を接続する接続配線１０を設けることによって、一次インダクタ７，８の中点ＭＰ１，ＭＰ２からＡＣ接地ＧＮＤまでの寄生インピーダンスを小さくすることができる。なぜなら、一次インダクタ７，８の中点ＭＰ１，ＭＰ２からＡＣ接地ＧＮＤまでの経路が増えるために、寄生インピーダンスが合成されるからである。たとえば、図１３のような場合では、Ｖｄ端子１１からＡＣ接地ＧＮＤまでの寄生インピーダンスは、ボンディングワイヤ７０によるものと、接続配線１０からボンディングワイヤ７１までのものとが並列に合成されたものになる。同様に、Ｖｄ端子１８からＡＣ接地ＧＮＤまでの寄生インピーダンスは、ボンディングワイヤ７１によるものと、接続配線１０からボンディングワイヤ７０までのものとが並列に合成されたものになる。このようなＡＣ接地までの寄生インピーダンスが小さくなる効果は、接続するトランスの段数ｎが増えるほど顕著になる。ＡＣ接地までの経路がｎ個のバイパスコンデンサの各々を介した並列の経路になるためである。
【００７２】
＜実施の形態１の変形例２＞
図１４は、実施の形態１の変形例２による電力増幅装置１１０Ｂの構成を示す図である。図１４の電力増幅装置１１０Ｂは、トランジスタ３〜６の配置が図５の電力増幅装置１１０と異なる。
【００７３】
図５の電力増幅装置１１０ではトランジスタ３〜６をトランス１００の外側に配置しているが、図１４の電力増幅装置１１０Ｂでは、トランジスタ３〜６はトランス１００の内側に配置される。いずれの配置であっても、全てのトランジスタ３〜６は一次インダクタ７，８全体と同一の対称面（図６の参照符号１４，１５）に対して鏡映対称に配置されることが好ましい。
【００７４】
さらに、入力端子１，２と各トランジスタ３〜６とを接続する差動入力配線１６，１７を一次インダクタ全体の鏡映対称面（図６の参照符号１４）近傍に配置してもよい。この時、互いに隣接させた差動入力配線１６，１７の間隙の中心線と一次インダクタ全体の鏡映対称面（どちらも仮想ＡＣ接地）が一致するように配置する。トランジスタがトランスの外側に配置される場合でも、差動入力配線１６，１７を同様に配置したほうが好ましい。
【００７５】
なお、後述する実施の形態２，３の電力増幅装置の場合にも、トランジスタおよび差動入力配線の配置を上記と同様にしたほうが好ましい。
【００７６】
＜実施の形態２＞
実施の形態２では、図４に示した巻数比１：ｍ（ｍは２以上の整数）のトランスアンプに相当する電力増幅装置の構成について説明する。
【００７７】
図１５は、この発明の実施の形態２による電力増幅装置２１０の構成を示す図である。図１５の電力増幅装置２１０は、図４における段数ｎ＝２、巻数比１：２のトランスアンプに相当する。すなわち、図１５のトランス２００は、二次インダクタ５１が２回巻きとなっている点で、１枚巻きの二次インダクタ９を有する図５のトランス１００と異なる。なお、図１５では図解を容易にするために、二次インダクタ５１にハッチングを付している。
【００７８】
図１５の場合、二次インダクタ５１を２回巻としたために、トランス２００全体の鏡映対称性は消失している。しかしながら、交差部５２を一次インダクタ７，８全体の鏡映対称面（図６の参照符号１５）上に配置することにより、差動信号を入力したときの電力増幅装置２１０全体の差動動作のずれを最小限に抑えることができる。この結果、最終的な電力増幅装置２１０の出力の低下を抑制することができる。
【００７９】
図１６は、図１５のトランス２００の高周波特性を電磁界シミュレーションで求めた結果を示す表である。
【００８０】
シミュレーションにおいて、トランス２００の二次インダクタの外周のサイズは、図面の横方向（接続配線１０の延在方向）の長さを９００μｍとし、図面の縦方向の長さを７６０μｍとした。トランス２００の配線はＣｕ（銅）配線とした。一次インダクタ７，８の配線幅を６０μｍ、二次インダクタ５１の配線幅を３０μｍ、Ｖｄ印加用の配線部１９，２０および接続配線１０の配線幅を５０μｍとした。
【００８１】
図１６に示すシミュレーション結果の表は、接続配線１０を設けない場合と設けた場合とを比較したものである。図１６においてトランス１個あたりの巻数比は、図４の巻数比ｍに対応する値である。トランス２００内部を横断する接続配線１０によって、巻数比がほとんど変化しないことがわかる。
【００８２】
図１７は、図１５のトランス２００の整合時挿入損失を電磁界シミュレーションで求めた結果を示す図である。整合時挿入損失とは、各周波数でトランス２００が実現できる最小の挿入損失を意味する。実線のグラフ５８は、図１５に示すように接続配線１０を設けた場合のシミュレーション結果を示す。破線のグラフ５９は、接続配線１０を設けない場合のシミュレーション結果を示す。
【００８３】
図１７のシミュレーション結果によれば、各周波数において、接続配線を設けた場合と設けない場合とで整合時挿入損失がほとんど変化しないことがわかる。たとえば、周波数が９００ＭＨｚのとき接続配線１０を設けることによって０．０３ｄＢの損失増加が見られるが、百分率に換算すると１％以下である。
【００８４】
正確に言えば、仮想ＡＣ接地は鏡映対称面でのみ実現されており、鏡映対称面上に配置された有限の幅を有する接続配線１０全体で理想的に仮想ＡＣ接地となっているわけではない。そのため、たとえ接続配線１０が鏡映対称面を通っていたとしても、その占める面積がトランスに対して無視できなくなると、挿入損失増加の原因となる。したがって、一次インダクタ７，８の中点ＭＰ１，ＭＰ２を接続するために、極端に幅の広い配線を用いることは好ましくない。一方で、極端に幅の細い配線を用いると、接続配線１０自体の寄生抵抗と寄生インダクタンスにより、電力増幅装置２１０全体の差動動作のずれを抑制する機能が弱まる。つまり、トランス２００の挿入損失と差動動作の調節機能はトレードオフの関係にある。
【００８５】
＜実施の形態２の変形例１＞
図１８は、実施の形態２の変形例１によるトランス２００Ａの構成を示す平面図である。図１８の二次インダクタ５３は、３つの交差部５４，５５，５６を有する点で、図１５に示す単一の交差部５２を有する二次インダクタ５１と異なる。その他の点については、図１８のトランス２００Ａは図１５のトランス２００と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図１８では図解を容易にするために二次インダクタ５３にハッチングを付している。
【００８６】
二次インダクタ５３が２回巻のとき、トランス全体の鏡映対称性を保持するには、奇数個の交差部が必要である。図１８のように二次インダクタ５３に３つの交差部５４，５５，５６を設けた場合には、これらの交差部５４，５５，５６を一次インダクタ７，８全体の鏡映対称面（図６の参照符号１４，１５）上に配置して、トランス２００Ａ全体の鏡映対称性を保持することが望ましい。なお、厳密に言うと、交差部５４，５５，５６の重なり順は鏡映対称性を保持できないが、電力増幅装置の特性にはほとんど影響しないので無視できる。
【００８７】
＜実施の形態２の変形例２＞
図１９は、実施の形態２の変形例２による電力増幅装置２１０Ｂの構成を示す図である。図１９の電力増幅装置２１０Ｂは、図４のトランスアンプで段数ｎ＝３、巻数比１：２の場合に相当する。電力増幅装置２１０Ｂは、基板ＳＵＢ上に形成された増幅器８１〜８６とトランス２００Ｂとを含む。
【００８８】
増幅器８１，８３，８５は、差動入力信号のうちの非反転信号ＩＮ（＋）を増幅し、増幅器８２，８４，８６は、差動入力信号のうちの反転信号ＩＮ（−）を増幅する。増幅器８１〜８６は同一構成であり、通常、ソース接地のＭＯＳトランジスタによって構成される。以下では、増幅器８１〜８６をそれぞれトランジスタ８１〜８６とも記載する。トランジスタ８１〜８６で増幅された差動入力信号はトランス２００Ｂに入力される。
【００８９】
トランス２００Ｂは、環状に配置された３個の一次インダクタ９１〜９３と、２回巻きの二次インダクタ６１と、接続配線９７と、ドレイン電圧（Ｖｄ）印加用の配線部８７〜８９とを含む。
【００９０】
図２０は、図１９の電力増幅装置２１０Ｂの一次インダクタ９１〜９３の配置を示す平面図である。一次インダクタ９１〜９３の各々は１／３回巻き（１回巻きの１／３周分）の形状を有し、一次インダクタ９１〜９３全体で環状に配置される。図２０の場合、一次インダクタ９１〜９３全体は、基板上の中心点ＣＰを通り基板に垂直な中心軸に対して３回回転対称性を有する。さらに、一次インダクタ９１〜９３全体は、回転対称の中心軸を含む対称面９４，９５，９６の各々に関して鏡映対称性を有する。対称面９４〜９６は一次インダクタ９１〜９３の中点をそれぞれ通る。
【００９１】
再び図１９を参照して、トランジスタ８１，８６は一次インダクタ９１の両端部にそれぞれ接続され、トランジスタ８３，８２は一次インダクタ９２の両端部にそれぞれ接続され、トランジスタ８５，８４は一次インダクタ９３の両端部にそれぞれ接続される。図１９のトランジスタ８１，８２は図２０の対称面９６に関して対称な位置で互いに近接して設けられる。同様にトランジスタ８３，８４は対称面９４に関して対称な位置で互いに近接して設けられ、トランジスタ８５，８６は対称面９５に関して対称な位置で互いに近接して設けられる。トランジスタ８１〜８６の全体は、図２０の鏡映対称面９４〜９６の各々に関して鏡映対称となっている。
【００９２】
２回巻きの二次インダクタ６１は、一次インダクタ９１〜９３に隣接して配置され、一次インダクタ９１〜９３と磁気的に結合することによって、各一次インダクタで合成された信号ＩＮ（＋），ＩＮ（−）の合成信号をさらに合成する。二次インダクタ６１は３個の交差部６２〜６４を含む。交差部６２〜６４は一次インダクタ９１〜９３全体の鏡映対称面のいずれかに近接して配置され、これによって二次インダクタ６１は３回回転対称に近い構造を有する。具体的には、交差部６２は図２０の対称面９６に近接して配置され、交差部６３は図２０の対称面９４に近接して配置され、交差部６４は図２０の対称面９５に近接して配置される。
【００９３】
接続配線９７は、環状に配置された一次インダクタ９１〜９３の内側に配置され、各一次インダクタの中点ＭＰ３，ＭＰ４，ＭＰ５を接続する。より詳細には、接続配線１０は、中心点ＣＰと一次インダクタ９１の中点ＭＰ３とを接続する配線部９７Ａと、中心点ＣＰと一次インダクタ９２の中点ＭＰ４とを接続する配線部９７Ｂと、中心点ＣＰと一次インダクタ９３の中点ＭＰ５とを接続する配線部９７Ｃとを含む。各配線部９７Ａ〜９７Ｃは、対応の一次インダクタの中点を通る鏡映対称面に沿って設けられる。一次インダクタの個数（すなわち、トランスアンプの段数ｎ）が増えると、中心点ＣＰと各一次インダクタの中点とを接続する配線部の本数が多くなるため、接続配線の面積が増え、トランスの挿入損失が増加する傾向にある。
【００９４】
Ｖｄ印加用の配線部８７〜８９は、一次インダクタ９１〜９３の中点からそれぞれ外側に引き出される。各トランジスタには、各トランジスタが接続された一次インダクタを介してドレインバイアスが供給される。鏡映対称面に沿って配置された接続配線９７にはＤＣ電流がほとんど流れない。
【００９５】
＜実施の形態３＞
実施の形態３では、差動信号を増幅するトランジスタのドレイン電圧をトランスの一次側の１箇所から給電する場合について説明する。
【００９６】
図２１は、この発明の実施の形態３による電力増幅装置３１０の構成を示す図である。図２１の電力増幅装置３１０は、図２のトランスアンプで段数ｎ＝４、巻数比１：１の場合に相当する。電力増幅装置３１０は、基板ＳＵＢ上に形成された増幅器１５１〜１５８とトランス３００とを含む。
【００９７】
増幅器１５１，１５３，１５５，１５７は、差動入力信号のうちの非反転信号ＩＮ（＋）を増幅し、増幅器１５２，１５４，１５６，１５８は、差動入力信号のうちの反転信号ＩＮ（−）を増幅する。増幅器１５１〜１５８は同一構成であり、通常、ソース接地のＭＯＳトランジスタによって構成される。以下では、増幅器１５１〜１５８をそれぞれトランジスタ１５１〜１５８とも記載する。トランジスタ１５１〜１５８で増幅された差動入力信号はトランス３００に入力される。
【００９８】
トランス３００は、環状に配置された４個の一次インダクタ２１〜２４と、１回巻きの二次インダクタ２５と、接続配線２６と、ドレイン電圧（Ｖｄ）印加用の配線部３０とを含む。図２１では図解を容易にするために、接続配線２６と配線部３０とにハッチングを付している。
【００９９】
図２２は、図２１の電力増幅装置３１０の一次インダクタ２１〜２４の配置を示す平面図である。
【０１００】
一次インダクタ２１〜２４の各々は１／４回巻き（１回巻きの１／４周分）の形状を有し、一次インダクタ２１〜２４全体で環状に配置される。図２２の場合、一次インダクタ２１〜２４全体は、基板上の中心点ＣＰを通り基板に垂直な中心軸に関して４回回転対称性を有する。さらに、一次インダクタ２１〜２４全体は、回転対称の中心軸を含む対称面３１〜３４の各々に関して鏡映対称性を有する。対称面３１は、一次インダクタ２１の中点ＭＰ６と一次インダクタ２３の中点ＭＰ８とを通る。対称面３２は、一次インダクタ２２の中点ＭＰ７と一次インダクタ２４の中点ＭＰ９とを通る。
【０１０１】
再び図２１を参照して、トランジスタ１５１，１５８は一次インダクタ２１の両端部にそれぞれ接続され、トランジスタ１５３，１５２は一次インダクタ２２の両端部にそれぞれ接続され、トランジスタ１５５，１５４は一次インダクタ２３の両端部にそれぞれ接続され、トランジスタ１５７，１５６は一次インダクタ２４の両端部にそれぞれ接続される。トランジスタ１５１〜１５８の全体は、図２２の鏡映対称面３１〜３４の各々に関して鏡映対称となっている。
【０１０２】
１回巻きの二次インダクタ２５は、一次インダクタ２１〜２４に隣接して配置され、一次インダクタ２１〜２４と磁気的に結合することによって、各一次インダクタに入力された差動入力信号を合成する。合成された信号は、二次インダクタ２５の一方の端子４４を接地することにより、他方の端子４３から単相の出力信号ＯＵＴとして出力される。
【０１０３】
接続配線２６は、環状に配置された一次インダクタ２１〜２４の内側に配置され、各一次インダクタの中点ＭＰ６〜ＭＰ９を接続する。より詳細には、接続配線２６は、中心点ＣＰと一次インダクタ２１の中点ＭＰ６とを接続する配線部２６Ａと、中心点ＣＰと一次インダクタ２２の中点ＭＰ７とを接続する配線部２６Ｂと、中心点ＣＰと一次インダクタ２３の中点ＭＰ８とを接続する配線部２６Ｃと、中心点ＣＰと一次インダクタ２４の中点ＭＰ９とを接続する配線部２６Ｄとを含む。各配線部２６Ａ〜２６Ｄは、対応の一次インダクタの中点を通る鏡映対称面に沿って設けられる。
【０１０４】
Ｖｄ印加用の配線部３０は、一次インダクタ２４の中点ＭＰ９からトランス３００の外側に引き出される。配線部３０のＶｄ端子４５にドレインバイアス電圧が印加される。一次インダクタ２４の両端に接続されたトランジスタ１５７，１５６に対しては、ドレインバイアス電圧が配線部３０および一次インダクタ２４を介して供給される。一次インダクタ２１の両端に接続されたトランジスタ１５１，１５８に対しては、ドレインバイアス電圧が配線部３０，２６Ｄ，２６Ａおよび一次インダクタ２１を介して供給される。同様に、トランジスタ１５３，１５２に対しては、ドレインバイアス電圧が配線部３０，２６Ｄ，２６Ｂおよび一次インダクタ２２を介して供給される。トランジスタ１５５，１５４に対しては、ドレインバイアス電圧が配線部３０，２６Ｄ，２６Ｃおよび一次インダクタ２３を介して供給される。
【０１０５】
図２および図４のトランスアンプに対応する実施の形態１，２の電力増幅装置の場合、Ｖｄ端子の数はトランスの段数ｎに比例して増加する。その結果、外部電源に接続するためのワイヤボンド箇所が増加し、ボンディングワイヤの本数が増加する。ボンディングワイヤが交差したり、外部電源回路が複雑化したりすると、さらにチップ実装コストが上昇することになる。これは、ＣＭＯＳによる低コスト化と相反する傾向である。実施の形態３の電力増幅装置によれば、一次インダクタの中点を接続する配線を用いてＶｄ端子を１つに集約することにより、チップ実装を簡素化し、全体コストの低減に寄与することができる。
【０１０６】
実施の形態３の電力増幅装置のその他の効果として、設置すべきＡＣカット部品を削減できることが挙げられる。電力増幅装置全体が理想的な差動動作をしている場合は、Ｖｄ端子に接続される一次インダクタの中点は仮想ＡＣ接地である。したがって、Ｖｄ端子から外部へ高周波信号が漏れることはほとんどない。しかし、差動動作にずれが生じたときは、一次インダクタの中点は仮想ＡＣ接地とはならない。この場合、Ｖｄ端子から高周波信号が漏れるのを防止するために、Ｖｄ端子にチョークコイルのような外付けのＡＣカット部品を接続することがある。実施の形態３の電力増幅装置によれば、Ｖｄ端子を１つに集約することができるので、必要なＡＣカット部品の点数を削減することができる。
【０１０７】
＜実施の形態３の変形例＞
図２３は、この発明の実施の形態３の変形例によるトランス３００Ａの構成を示す平面図である。図２３のトランス３００Ａは、Ｖｄ印加用の配線部３０に代えて中心点ＣＰに設けられたＶｄ印加用のパッド４１を含む点で図２１のトランス３００と異なる。図２３のその他の点については図２１のトランス３００と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１０８】
ワイヤボンドの制約が許せば、Ｖｄ端子をトランス外部に出さずに図２３のようにトランス３００Ａの中心点ＣＰにパッド４１を配置し、ここをＶｄ端子としてもよい。この場合、全ての一次インダクタ２１〜２４の中点からＶｄ端子としてのパッド４１までの電気抵抗（すなわち、配線部２６Ａ〜２６Ｄの電気抵抗）が同一であれば、一次インダクタ２１〜２４に接続された図２１の８つのトランジスタ１５１〜１５８のドレイン抵抗を均一にすることができる。この結果、トランジスタ全体の動作ばらつきを抑制することができる。
【０１０９】
また、トランス３００Ａでは図２１の配線部３０が設けられていないので、二次インダクタ２５の端子４３，４４を図２１のトランス３００の場合よりも近接して配置することができる。この結果、一次インダクタ２４と二次インダクタ２５との対向距離を伸ばすことができるので、一次インダクタ２４と二次インダクタ２５の磁気結合を強めることができる。
【０１１０】
図２１のトランス３００の場合には、Ｖｄ端子を１つに集約しているために、一次インダクタ２１〜２４の中点を接続する配線部２６Ａ〜２６Ｄにも、ＤＣ（直流）のドレイン電流が流れる。そのため、一次インダクタの中点を接続する配線部２６Ａ〜２６Ｄの幅は、流れるＤＣ電流の大きさに合わせて調節する必要がある。特に、図２１の配線部２６Ｄには配線部２６Ａ〜２６Ｃを通して一次インダクタ２１〜２３のＤＣ電流（３組の差動対のＤＣドレイン電流）が集まる。配線部３０にはさらに一次インダクタ２４に接続された差動対用のＤＣ電流も重畳され、４個の差動対のＤＣドレイン電流が流れるので、より幅広の配線が必要となる。もっとも、配線幅を広くするとトランスの挿入損失は増加するので、トランスの挿入損失の大きさに応じてＶｄ端子の数を調整するほうがよい。
【０１１１】
これに対して、図２３のトランス３００Ａにおいては、配線部２６Ａ〜２６Ｄにはそれぞれに１組の差動対のＤＣドレイン電流しか流れない。たとえば、一次インダクタ２１の両端に接続されたトランジスタには、配線部２６Ａと一次インダクタ２１を介してドレインバイアスが供給される。したがって、図２１のトランス３００の場合のような配線幅の制約が軽減される。特に、図２３のように、一次インダクタ２１〜２４の中点とＶｄ端子としてのパッド４１との距離が全て同一の場合には、配線部２６Ａ〜２６Ｄの幅は全て同一でよい。
【０１１２】
図２３のように中心点ＣＰにパッド４１を設けたトランスにおいて、トランスの形状（すなわち、一次インダクタ２１〜２４によって構成される環の形状）が横長である場合（図のＸ方向がＹ方向より長い場合）や、縦長である場合（図のＹ方向がＸ方向よりも長い場合）も考えられる。この場合、配線部２６Ａ〜２６Ｄの各線幅および一次インダクタ２１〜２４の各線幅を調整することによって、パッド４１から図２１の各トランジスタに至るバイアス電圧の供給経路の抵抗値をすべて同一にすることができる。この結果、図２１の８つのトランジスタ１５１〜１５８のドレイン抵抗を均一にすることができるので、トランジスタ全体の動作ばらつきを抑制することができる。
【０１１３】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１４】
３〜６ トランジスタ（増幅器）、７，８ 一次インダクタ、９ 二次インダクタ、１０ 接続配線、１０Ａ，１０Ｂ 配線部、１４，１５ 鏡映対称面、２１〜２４ 一次インダクタ、２５ 二次インダクタ、２６ 接続配線、２６Ａ〜２６Ｄ 配線部、３１〜３４ 鏡映対称面、４１ パッド、５１ 二次インダクタ、５２ 交差部、５３ 二次インダクタ、５４〜５６ 交差部、６１ 二次インダクタ、６２〜６４ 交差部、７２，７３ バイパスコンデンサ、８１〜８６ トランジスタ（増幅器）、９１〜９３ 一次インダクタ、９４〜９６ 鏡映対称面、９７ 接続配線、９７Ａ〜９７Ｃ 配線部、１００，２００，３００ トランス、１１０，２１０，３１０ 電力増幅装置、１５１〜１５８ トランジスタ（増幅器）、ＡＰ，ＡＮ トランジスタ（増幅器）、ＣＰ 中心点、ＭＰ１〜ＭＰ９ 一次インダクタの中点、ＳＵＢ 基板、ＸＦ トランス。
【特許請求の範囲】
【請求項１】
基板上に全体で環状に設けられた複数の一次インダクタと、
前記複数の一次インダクタにそれぞれ対応して設けられた複数の増幅器対とを備え、
前記複数の増幅器対の各々を構成する第１および第２の増幅器は、対応の一次インダクタの両端にそれぞれ接続され、差動入力信号として与えられた一対の第１および第２の信号をそれぞれ増幅して対応の一次インダクタに出力し、
さらに、前記複数の一次インダクタに隣接して１または複数巻で環状に設けられ、前記複数の一次インダクタと磁気的に結合することによって、前記複数の一次インダクタの各々で合成された前記第１および第２の信号の合成信号をさらに合成して出力する二次インダクタと、
前記基板上で前記複数の一次インダクタの内側に設けられ、前記複数の一次インダクタの各々の中点を互いに電気的に接続する接続配線とを備え、
前記中点は、一次インダクタ上の点で一次インダクタの両端から等しい距離にある点である、電力増幅装置。
【請求項２】
前記複数の一次インダクタの全体の形状は、前記基板に垂直な特定の中心軸に対して回転対称であるとともに、前記中心軸を含む特定の複数の対称面の各々に対して鏡映対称になるように形成され、
前記複数の一次インダクタの各々の中点は、前記複数の対称面のいずれか１つに含まれ、
前記接続配線は、前記複数の一次インダクタにそれぞれ対応する複数の配線部を含み、
前記複数の配線部の各々は、前記中心軸と基板面との交点である中心点と、対応の一次インダクタの中点とを接続し、対応の一次インダクタの中点を通る対称面に沿って設けられる、請求項１に記載の電力増幅装置。
【請求項３】
前記二次インダクタは、１または複数の交差部を含んで複数巻で形成され、
前記１または複数の交差部の各々は、前記複数の対称面のいずれか１つに近接して設けられる、請求項２に記載の電力増幅装置。
【請求項４】
前記第１および第２の増幅器の各々は、駆動電圧によって動作するトランジスタを有し、
前記駆動電圧は、外部から前記複数の一次インダクタのうちのいずれか１つである第１の一次インダクタの中点に供給され、
前記第１の一次インダクタの両端に接続された前記トランジスタに対しては、前記第１の一次インダクタを通って前記駆動電圧が供給され、
前記複数の一次インダクタのうち前記第１の一次インダクタと異なる第２の一次インダクタの両端に接続された前記トランジスタに対しては、前記接続配線および前記第２の一次インダクタを通って前記駆動電圧が供給される、請求項２に記載の電力増幅装置。
【請求項５】
前記第１および第２の増幅器の各々は、駆動電圧によって動作するトランジスタを有し、
前記駆動電圧は、外部から前記接続配線上の前記中心点に供給され、
前記複数の一次インダクタのうちの第１の一次インダクタの両端に接続された前記トランジスタに対しては、前記接続配線および前記第１の一次インダクタを通って前記駆動電圧が供給される、請求項２に記載の電力増幅装置。
【請求項６】
前記第１および第２の増幅器の各々は、駆動電圧によって動作するトランジスタを有し、
前記駆動電圧は、外部から前記複数の一次インダクタの各々の中点に供給され、
前記複数の一次インダクタのうちの第１の一次インダクタの両端に接続された前記トランジスタに対しては、前記第１の一次インダクタを通って前記駆動電圧が供給される、請求項２に記載の電力増幅装置。
【請求項７】
前記複数の一次インダクタの各々の中点と接地ノードとの間に個別に接続された複数のバイパスコンデンサをさらに備える、請求項６に記載の電力増幅装置。
【請求項８】
前記複数の一次インダクタの各々に接続された前記第１および第２の増幅器は、全体として、前記複数の対称面の各々に関して鏡映対称となるように配置される、請求項２または３に記載の電力増幅装置。
【請求項９】
前記電力増幅装置は、前記複数の一次インダクタの各々について、前記第１および第２の増幅器に前記第１および第２の信号をそれぞれ供給するための第１および第２の信号線をさらに備え、
前記第１および第２の信号線は、対応の一次インダクタの中点を通る対称面に関して鏡映対称な位置に配置される、請求項８に記載の電力増幅装置。
【請求項１】
基板上に全体で環状に設けられた複数の一次インダクタと、
前記複数の一次インダクタにそれぞれ対応して設けられた複数の増幅器対とを備え、
前記複数の増幅器対の各々を構成する第１および第２の増幅器は、対応の一次インダクタの両端にそれぞれ接続され、差動入力信号として与えられた一対の第１および第２の信号をそれぞれ増幅して対応の一次インダクタに出力し、
さらに、前記複数の一次インダクタに隣接して１または複数巻で環状に設けられ、前記複数の一次インダクタと磁気的に結合することによって、前記複数の一次インダクタの各々で合成された前記第１および第２の信号の合成信号をさらに合成して出力する二次インダクタと、
前記基板上で前記複数の一次インダクタの内側に設けられ、前記複数の一次インダクタの各々の中点を互いに電気的に接続する接続配線とを備え、
前記中点は、一次インダクタ上の点で一次インダクタの両端から等しい距離にある点である、電力増幅装置。
【請求項２】
前記複数の一次インダクタの全体の形状は、前記基板に垂直な特定の中心軸に対して回転対称であるとともに、前記中心軸を含む特定の複数の対称面の各々に対して鏡映対称になるように形成され、
前記複数の一次インダクタの各々の中点は、前記複数の対称面のいずれか１つに含まれ、
前記接続配線は、前記複数の一次インダクタにそれぞれ対応する複数の配線部を含み、
前記複数の配線部の各々は、前記中心軸と基板面との交点である中心点と、対応の一次インダクタの中点とを接続し、対応の一次インダクタの中点を通る対称面に沿って設けられる、請求項１に記載の電力増幅装置。
【請求項３】
前記二次インダクタは、１または複数の交差部を含んで複数巻で形成され、
前記１または複数の交差部の各々は、前記複数の対称面のいずれか１つに近接して設けられる、請求項２に記載の電力増幅装置。
【請求項４】
前記第１および第２の増幅器の各々は、駆動電圧によって動作するトランジスタを有し、
前記駆動電圧は、外部から前記複数の一次インダクタのうちのいずれか１つである第１の一次インダクタの中点に供給され、
前記第１の一次インダクタの両端に接続された前記トランジスタに対しては、前記第１の一次インダクタを通って前記駆動電圧が供給され、
前記複数の一次インダクタのうち前記第１の一次インダクタと異なる第２の一次インダクタの両端に接続された前記トランジスタに対しては、前記接続配線および前記第２の一次インダクタを通って前記駆動電圧が供給される、請求項２に記載の電力増幅装置。
【請求項５】
前記第１および第２の増幅器の各々は、駆動電圧によって動作するトランジスタを有し、
前記駆動電圧は、外部から前記接続配線上の前記中心点に供給され、
前記複数の一次インダクタのうちの第１の一次インダクタの両端に接続された前記トランジスタに対しては、前記接続配線および前記第１の一次インダクタを通って前記駆動電圧が供給される、請求項２に記載の電力増幅装置。
【請求項６】
前記第１および第２の増幅器の各々は、駆動電圧によって動作するトランジスタを有し、
前記駆動電圧は、外部から前記複数の一次インダクタの各々の中点に供給され、
前記複数の一次インダクタのうちの第１の一次インダクタの両端に接続された前記トランジスタに対しては、前記第１の一次インダクタを通って前記駆動電圧が供給される、請求項２に記載の電力増幅装置。
【請求項７】
前記複数の一次インダクタの各々の中点と接地ノードとの間に個別に接続された複数のバイパスコンデンサをさらに備える、請求項６に記載の電力増幅装置。
【請求項８】
前記複数の一次インダクタの各々に接続された前記第１および第２の増幅器は、全体として、前記複数の対称面の各々に関して鏡映対称となるように配置される、請求項２または３に記載の電力増幅装置。
【請求項９】
前記電力増幅装置は、前記複数の一次インダクタの各々について、前記第１および第２の増幅器に前記第１および第２の信号をそれぞれ供給するための第１および第２の信号線をさらに備え、
前記第１および第２の信号線は、対応の一次インダクタの中点を通る対称面に関して鏡映対称な位置に配置される、請求項８に記載の電力増幅装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１１−６６５９９（Ｐ２０１１−６６５９９Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２００９−２１４３０８（Ｐ２００９−２１４３０８）
【出願日】平成２１年９月１６日（２００９．９．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願日】平成２１年９月１６日（２００９．９．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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