電子部品内蔵モジュール
【課題】各種信号ラインが近接して形成されることによって生じ得る容量結合に起因し、且つ、各種信号ラインに対して影響を及ぼすノイズを十分に抑制する又は遮断することができ、電子回路の誤動作を確実に防止等することが可能な電子部品内蔵モジュールを提供する。
【解決手段】DCDCコンバータ1は、ICチップ7等が内蔵された電子部品内蔵基板2と、その上に載置されたインダクタ8等とを備えるものである。この電子部品内蔵基板2には、DCDCコンバータ1の出力信号を監視するフィードバック用の信号ラインである配線パターン32Fと、インダクタ8に接続されるスイッチング用の信号ラインである配線パターン32Sとが設けられており、これらの配線パターン32F,32Sは、電子部品内蔵基板2の面方向において、互いに遠ざかる方向に延在する部位を有する。
【解決手段】DCDCコンバータ1は、ICチップ7等が内蔵された電子部品内蔵基板2と、その上に載置されたインダクタ8等とを備えるものである。この電子部品内蔵基板2には、DCDCコンバータ1の出力信号を監視するフィードバック用の信号ラインである配線パターン32Fと、インダクタ8に接続されるスイッチング用の信号ラインである配線パターン32Sとが設けられており、これらの配線パターン32F,32Sは、電子部品内蔵基板2の面方向において、互いに遠ざかる方向に延在する部位を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基板の内部に電子部品が埋め込まれた(内蔵された)電子部品内蔵モジュールに関する。
【背景技術】
【0002】
近年、電子機器に用いられるICチップ(ベアチップ:ダイ(Die))等の半導体装置といった能動部品や、コンデンサ(キャパシタ)、インダクタ、サーミスタ、抵抗等の受動部品等の電子部品が実装されたモジュール化が進んでおり、かかるモジュールに対する小型化や薄型化がますます熱望されている。
【0003】
かかる要求に応えるべく、例えば、特許文献1には、能動部品や受動部品が実装されたモジュールとして、電子部品が載置された基板上に電子部品より高いスタッド出力端子を設け、このスタッド出力端子上にマイクロインダクタを設置することにより、電子部品とマイクロインダクタとを、基板面に対して上下方向に載置するように配設してなるマイクロコンバータが提案されており、例えば電子機器の電源回路として用いられている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004−63676号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
このような構造の電源回路としてのマイクロコンバータでは、その電源回路を構成する電子部品の低電圧化、高電流化及び高周波数化も進んできており、また、構造的にも、モジュールの更なる小型化に伴う配置の制約や機械的強度を確保する必要が生じてきている。その結果、上記特許文献1に開示されたようなマイクロコンバータの構造では、各種の信号ラインを構成する種々の配線パターン(導体)が近接して形成されており、このように導体間の距離が非常に短い場合には、それらの導体間に一種の静電結合である容量結合(容量カップリング)による等価的なコンデンサ(キャパシタ)が形成されてしまう。こうなると、各種信号ラインを通過するそれぞれの信号には、かかる容量結合に起因する高周波ノイズ成分が含まれることになる。このようにして等価的に生じ得る容量結合は、電源回路やその制御回路の誤動作、機能障害、及び性能劣化を引き起こす原因となり得る。
【0006】
例えば、電圧変換を行う電源回路では、一般に、基準電圧を一定に維持するため、入力電圧に対する出力電圧(スイッチングされた高周波電圧を平滑化した後の電圧)を制御回路にフィードバックする、フィードバック用の信号ラインが形成されている。かかるフィードバック用の信号ラインと、電源回路を駆動する駆動用の信号ラインとが近接して形成されている場合には、これらの種類の異なる信号ライン間の距離が短いことから、各種信号ラインは、上述した容量結合の影響を非常に受け易くなる(容量結合を介してノイズが侵入し易くなる)。そのため、フィードバック信号に乱れが生じ、電源回路の基準電圧を一定に保つことが困難となり、所望の正確な電圧変換を行い難くなる(すなわち、電源回路の誤動作を引き起こす)傾向にある。より一般化して言えば、フィードバック用の信号ラインが、その周辺に形成された駆動用の信号ラインと容量結合することにより、フィードバック信号を含む各種信号の純度の劣化を誘引する大きな要因の一つとなってしまう。
【0007】
そこで、本発明は、かかる事情に鑑みてなされたものであり、各種信号ラインが近接して形成されることによって生じ得る容量結合に起因し、且つ、各種信号ラインに対して影響を及ぼすノイズを十分に抑制する又は遮断することができ、これにより、電子回路の誤動作を確実に防止して正確な動作を安定に維持することが可能な電子部品内蔵モジュールを提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明による電子部品内蔵モジュールは、第1電子部品が内蔵された基板と、基板上に載置された第2電子部品とを有するものであって、基板には、第2電子部品を経由して電子部品内蔵モジュールから出力される出力信号を監視するフィードバック用の信号ラインと、第2電子部品に接続されるスイッチング用の信号ラインとが設けられており、これらの信号ライン、すなわち、フィードバック用の信号ライン及びスイッチング用の信号ラインは、それぞれ、基板の面方向において、互いに遠ざかる方向に(離間していくように)延在する部位を有する。換言すれば、フィードバック用の信号ライン及びスイッチング用の信号ラインの少なくもいずれか一方は、その少なくとも一部の部位において、他方から遠ざかるように延びている。或いは、フィードバック用の信号ライン及びスイッチング用の信号ラインが、互いに平行に延在しない部位を含んでいると表現してもよい。
【0009】
上記構成においては、基板の面方向(基板を垂直方向から視認したときの平面視;以下同様)、フィードバック用の信号ライン及びスイッチング用の信号ラインが、それぞれ、互いに遠ざかる方向に延在する部位を有しているので、少なくともそれらの部位においては、フィードバック用の信号ラインがスイッチング用の信号ラインから遠ざけられる。よって、スイッチング用の信号ラインを通過する信号(スイッチング信号)にノイズ(高周波ノイズ及び/又は高調波ノイズ)成分が含まれており、そのノイズが両信号ラインの容量結合を介してフィードバック用の信号ラインに侵入(伝達)又は入射しようとしても、その容量結合の形成が防止(阻止、回避)され、又は、その容量結合の大きさが低減されるので、スイッチング用の信号ラインからフィードバック用の信号ラインへ入射し得るノイズが抑止又は遮断され易くなる。
【0010】
言い換えると、信号ライン同士の間隔が大きくなることにより、容量結合を形成する等価的な(仮想的な)キャパシタの電極間距離が大きくなるので、容量結合が形成され難くなったり、その容量が低減されたりするので、その容量結合を介して侵入又は入射し得るノイズが低減又は軽減される。これにより、信頼性つまり純度の高いフィードバック信号が確保され、電子部品内蔵基板(延いては電子部品内蔵モジュール)が多層且つ複雑な配線構造を有している場合でも、その複雑な信号経路を辿る信号伝送を安定して行い得る。
【0011】
なお、本明細書において、「電子部品内蔵基板」とは、第1電子部品が内蔵された単位基板である個別基板(個片、個品)のみではなく、その個別基板を複数有する集合基板(ワークボード、ワークシート)を含む概念であり、その「第1電子部品」とは、その種類は特に制限されず、例えば、通常の電子機器に用いられるICチップ等の半導体装置といった能動部品、より具体的には、例えば、CPU(Central Processing Unit)やDSP(Digital Signal Processor)のように、動作周波数が非常に高いデジタルIC、又は、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログIC等が挙げられる。また、「電子部品内蔵基板」に搭載されて「電子部品内蔵モジュール」の一部を構成する「第2電子部品」の種類も特に制限されず、本発明では、「第2電子部品」が上述したインダクタ等の電磁波(ノイズ)の発生源である受動部品であり、特に高速でスイッチングされるものの場合に特に有効である。
【0012】
また、基板には、電子部品内蔵モジュールに入力される入力電圧用の信号ラインが設けられており、フィードバック用の信号ライン及び入力電圧用の信号ラインは、それぞれ、基板の面方向において、互いに遠ざかる方向に延在する部位を有する。換言すれば、フィードバック用の信号ライン及び入力電圧用の信号ラインの少なくもいずれか一方は、その少なくとも一部の部位において、他方から遠ざかるように延びている。
【0013】
上記構成においては、基板の面方向において(基板を平面視した場合に)、フィードバック用の信号ライン及び入力電圧用の信号ラインが、それぞれ、互いに遠ざかる方向に延在する部位を有しているので、少なくともそれらの部位においては、フィードバック用の信号ラインが、入力電圧用の信号ラインからも遠ざけられる。したがって、入力電圧用の信号ラインを通過する信号(入力電圧信号)にノイズ(高周波ノイズ及び/又は高調波ノイズ)成分が含まれており、そのノイズが両信号ラインの容量結合を介してフィードバック用の信号ラインに侵入又は入射しようとしても、その容量結合の形成が防止され、又は、その容量結合の大きさが低減されるので、入力電圧用の信号ラインからフィードバック用の信号ラインへ入射し得るノイズが抑止又は遮断され易くなり、その結果、純度の高いフィードバック信号が一層確保される。
【0014】
また、基板には、フィードバック用の信号ラインと第2電子部品との間に、所定の接地電位に接続された第1グラウンド層を形成することが好ましい。
【0015】
このように構成することにより、第1グラウンド層が、フィードバック用の信号ラインを第2電子部品から覆い隠す(カバーする)ように敷設されるので、第2電子部品(例えば、インダクタ)から磁束が漏出(かかる漏れ磁束は、高周波ノイズ成分となって電源回路に影響を与える)したとしても、第1グラウンド層が、そのようなフィードバック用の信号ラインに外部から入射し得る電磁波に対する電磁波シールドとして機能する。これにより、フィードバック用の信号ラインは、第2電子部品から発生する漏れ磁束に起因するノイズの影響を受けることもなく、安定な動作が確保される。また、フィードバック用の信号ラインが、スイッチング用の信号ライン等の他の信号ラインからも覆い隠される(カバーされる)ように、接地された第1グラウンド層が形成されていれば、フィードバック用の信号ラインと、スイッチング用の信号ライン等の他の信号ラインとの相互干渉や容量結合が防止されるので、その容量結合に起因するノイズを、より有効に抑制且つ遮断することができる。
【0016】
より具体的には、第1グラウンド層は、基板の面方向において、第1電子部品の実装領域を覆い、且つ、第1電子部品の実装領域よりも大きい面積を有するように形成されると、電磁波シールドとしての機能がより高められるので、好適である。
【0017】
さらにまた、基板には、スイッチング用の信号ラインに近接して、所定の接地電位に接続された第2グラウンド層を形成することが好ましい。このように構成すれば、第2グラウンド層を、スイッチング用の信号ラインと、他の信号ラインであるフィードバック用の信号ラインとの間に介在させ易くなる。或いは、第2グラウンド層がスイッチング用の信号ラインに近接しているので、スイッチング用の信号ライン及びフィードバック用の信号ラインのうちの一方が他方から覆い隠され易くなる。よって、スイッチング用の信号ラインとフィードバック用の信号ラインとの相互干渉や容量結合が更に一層防止されるので、その容量結合に起因するノイズを、より有効に抑制且つ遮断することができる。
【0018】
また、第2グラウンド層も、フィードバック用の信号ラインに外部から入射し得る電磁波に対する電磁波シールドとして機能し得るため、フィードバック用の信号ラインを通過する信号の安定化が一層図られる。さらに、高い周波数(高速)でスイッチング制御を行う回路においては、急峻な信号の立ち上がり時や立下り時に特にノイズが発生し易いのに対し、かかる第2グラウンド層を設けることにより、そのようなタイミングで発生し易いノイズの発生が抑制される。これらの観点において、第2グラウンド層は、フィードバック用の信号ラインが形成された層と同層に設けられていることが更に有効である。
【0019】
また、フィードバック用の信号ラインは、スイッチング用の信号ライン及び入力電圧用の信号ラインの少なくともいずれか一方を、基板の面方向において、横断するように延在する部位を含んで形成される。このように構成することにより、スイッチング用の信号ライン及び入力電圧用の信号ラインが、フィードバック用の信号ラインの形成された層と同層に、且つ、フィードバック用の信号ラインと近接して形成される場合であっても、スイッチング用の信号ライン及び入力電圧用の信号ラインのそれぞれと、フィードバック用の信号ラインとが平行にならない部位が必ず存在する。よって、かかる部位では、フィードバック用の信号ラインと他の信号ラインとの容量結合が極めて生じ難い。したがって、スイッチング用の信号ライン及び入力電圧用の信号ラインのそれぞれからのノイズが、容量結合を介してフィードバック用の信号ラインへ侵入又は入射することが、より一層有効に抑制され得る。
【0020】
また、第1電子部品は、その第1電子部品の出力端子が、第2電子部品とは反対側を向く(いわゆるフェイスダウンとなる)ように配置されると、第1電子部品の出力端子が第2電子部品側を向くように配置された場合に比して、第1電子部品の出力端子を第2電子部品からより離間させることができ、構造的に、第1電子部品の周辺に位置し得る信号ラインもまた第2電子部品から比較的遠方に遠ざけられる。よって、第2電子部品からの漏れ磁束に起因するノイズがフィードバック用の信号ラインに結合することに起因するノイズを一層抑制且つ遮断し得る。
【発明の効果】
【0021】
本発明の電子部品内蔵モジュールによれば、基板の面方向において、フィードバック用の信号ライン及びスイッチング用の信号ラインが、それぞれ、互いに遠ざかる方向に延在する部位を有するので、フィードバック用の信号ラインとスイッチング用の信号ラインとが、たとえ近接して形成されていたとしても、それらの信号ライン間で容量結合が形成されることを阻止、又は、その容量結合の大きさを低減することができるので、かかる容量結合を介してフィードバック用の信号ラインに入射し得るノイズを抑制又は遮断することが可能となり、これにより、電子部品内蔵モジュールの回路等の誤動作を確実に防止して正確な動作を定常的に維持することが可能なる。
【図面の簡単な説明】
【0022】
【図1】本発明による電子部品内蔵モジュールの好適な一実施形態であるDCDCコンバータ1の構造を概略的に示す断面図である。
【図2】図1に示すDCDCコンバータ1の等価回路図である。
【図3】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図4】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図5】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図6】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図7】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図8】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図9】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図10】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図11】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図12】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図13】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図14】本実施形態の電子部品内蔵基板2を模式的に示した要部断面図である。
【図15】図14に示すI−I線に沿って第1配線層31を接地側から平面視したときの配線図である。
【図16】図14に示すII−II線に沿って第2配線層32を接地側から平面視したときの配線図である。
【図17】図14に示すIII−III線に沿って第3絶縁層43を接地側に配置されたICチップ7の端子71〜74の端部から平面視したときの電子部品内蔵基板2の構造図である。
【図18】図14に示すIV−IV線に沿って第3配線層33を接地側から平面視したときの配線構造図である。
【図19】図14に示すV−V線に沿って第4配線層34を接地側から平面視したときの配線構造図である。
【発明を実施するための形態】
【0023】
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【0024】
図1は、本発明による電子部品内蔵モジュールの好適な一実施形態であるDCDCコンバータ1(電子部品内蔵モジュール)の構造を概略的に示す断面図であり、図2は、DCDCコンバータ1の等価回路図である。
【0025】
DCDCコンバータ1は、電子部品内蔵基板2(基板)と、接合部81を介して電子部品内蔵基板2の接合領域(電極パッド)61,62に接続された例えばインダクタ8(第2電子部品:受動部品)とから構成されるものであり、電子部品内蔵基板2には、例えばICチップ7(第1電子部品:能動部品)が内蔵されている。なお、電子部品内蔵基板2上には、インダクタ8の他にコンデンサ(キャパシタ)等の受動部品が更に載置されていてもよく、図1においては、DCDCコンバータ1を構成する受動部品のうち、インダクタ8のみを電子部品内蔵基板2上に載置している状態を示している。
【0026】
ICチップ7は、図2の等価回路図に示されるように、入力電圧VINに対してスイッチング制御を行い所望の出力電圧VOUTを出力させる制御回路Cと、実際のスイッチング動作を担うスイッチ回路S1,S2とから構成されている。なお、図2の等価回路図は、図1に示す電子部品内蔵基板2上に、インダクタ8(図2では、Lと記載)の他にコンデンサ(キャパシタ)C1,C2の受動部品が更に載置されている状態を示している。
【0027】
DCDCコンバータ1においては、最下層から第1絶縁層41、第2絶縁層42、第3絶縁層43、第4絶縁層44、及び第5絶縁層45と、第1配線層31、第2配線層32、第3配線層33、及び第4配線層34とが順次積層されており、第3絶縁層43の内部の所定位置にICチップ7が埋設されている。最下層である第1絶縁層41には、外部素子と電気的に接続するために、少なくとも3つの各種出力端子21〜23(例えば、BGA:Ball Grid Array、いわゆるユーザ端子)が形成されており、それらは、DCDCコンバータ1に電圧を印加する入力電圧端子21、DCDCコンバータ1から任意の電圧を出力する出力電圧端子22、接地電位(グラウンド;例えば0V電圧)に接地されるグラウンド(GND)端子23から構成されている。
【0028】
なお、図1は、入力電圧端子21、及び、グラウンド端子23側の断面から、紙面奥側に出力電圧端子22が視認される状態を示す。
【0029】
本実施形態のICチップ7も、各第1配線層31〜第4配線層34と電気的に接続するために最下層側に各出力端子が設けられており(内部電極、バンプ、ランド等)、これらの出力端子は、DCDCコンバータ1の電子部品内蔵基板2の最下層に形成された、少なくとも3つの各種出力端子21〜23に接続される少なくとも3つの出力端子、すなわち、入力電圧端子71(入力電圧用の端子)、入力電圧に対してスイッチング制御を行うスイッチ(SW)端子72(スイッチング用の端子)、グラウンド(GND)端子73(グラウンド用の端子)に加え、インダクタ8とキャパシタC2(図2参照:上述のとおり図1には示していない)によって平滑された出力電圧を監視し出力電圧が予め設定された基準電圧内となるように制御するフィードバック(FB)端子74(フィードバック用の端子)から構成されている。
【0030】
このように、ICチップ7は、それらの端子71〜74が電子部品内蔵基板2の最下層側に向けて配置されたいわゆるフェイスダウンの形態で設置されている。なお、入力電圧端子71とスイッチ端子72、及びグラウンド端子73とフィードバック端子74が、それぞれ、図1の視認方向において紙面の奥行き方向に重なるように設けられており、これらのうち、断面図である同図においては、入力電圧端子71、及び、グラウンド端子73のみを示した。
【0031】
また、ICチップ7のフィードバック端子74に対応する電子部品内蔵基板2の出力端子は形成されていない。これは、ICチップ7のフィードバック端子74は、平滑後の出力電圧を監視するためのものであるので、電子部品内蔵基板2の出力電圧端子22と接続させれば、その機能が果たされることによる。
【0032】
以上のとおり、図1は、ICチップ7を略中央で破断し、ICチップ7の一方側から平面視した場合の断面図を示しており、ICチップ7における片側一列の出力端子である、入力電圧端子71、及びグラウンド端子73の配線導体を介して、それぞれ、電子部品内蔵基板2の片側一列の入力電圧端子21、及びグラウンド端子23と電気的に接続されている構成を示す。このように、電子部品内蔵基板2に形成された外部出力用の各種出力端子21〜23とICチップ7の各種端子71〜74との対応関係は、以上説明したとおりである。
【0033】
また、ICチップ7の各種端子71〜74が電子部品内蔵基板2の内部において接続される構造は、次のとおりである。すなわち、ICチップ7の入力電圧端子71は、ビア導体95を介して第2配線層32に接続され、さらに、ビア導体92を介して第1配線層31及び電子部品内蔵基板2に形成された入力電圧端子21に接続される。また、ICチップ7の入力電圧端子71は、ビア導体95、第3配線層33に接続されるビア導体93、第4配線層34に接続されるビア導体94、及び接合領域である電極パッド63を介してキャパシタC1と接続される。
【0034】
ICチップ7のスイッチ端子72は、ビア導体95を介して第2配線層32に接続され、さらに、第3配線層33に接続されるビア導体93、第4配線層34に接続されるビア導体94、及び接合領域である電極パッド62を介してインダクタ8と接続される。
【0035】
ICチップ7のグラウンド端子73は、ビア導体95を介して第2配線層32に接続され、さらに、ビア導体92を介して第1配線層31、及び電子部品内蔵基板2に形成されたグラウンド端子23に接続される。また、ICチップ7のグラウンド端子73は、ビア導体95、第3配線層33に接続されるビア導体93、第4配線層34に接続されるビア導体94、及び接合領域である電極パッド64,66を介してキャパシタC1,C2に接続される。
【0036】
ICチップ7のフィードバック端子74は、ビア導体95を介して第2配線層32に接続され、ビア導体92を介して第1配線層31及び電子部品内蔵基板2に形成された出力電圧端子22に接続される。また、ICチップ7のフィードバック端子74は、ビア導体95、第3配線層33に接続されるビア導体93、第4配線層34に接続されるビア導体94、及び接合領域である電極パッド61を介してインダクタ8に接続され、ビア導体95,93,94、及び接合領域である電極パッド65を介してキャパシタC2に接続される。
【0037】
図3乃至図13は、DCDCコンバータ1の半導体内蔵基板2を製造する手順の一例を示す工程図(プロセスフロー図)である。
【0038】
まず、両面CCL(Copper Clad Laminate)である両面銅張ガラスエポキシをドリル穿孔し、さらに無電解めっき、及び電解めっきを施した後、めっき膜の不要部分をエッチング等により除去するといった公知の手法を用いて、パターニングされた第3配線層33及び第4配線層34が形成されたコア基板3を準備する(図3)。
【0039】
次いで、そのコア基板3の上に絶縁性の樹脂フィルムを真空圧着させて未硬化状態の第3絶縁層43を積層し、RCC(Resin Coated Copper)構造を形成する(図4)。
【0040】
そして、未硬化状態の第3絶縁層43上にICチップ7をいわゆるフェイスアップの状態で載置した後(図5)、再びその上を未硬化状態の樹脂で覆って第3絶縁層43内にICチップ7を埋め込み、第3絶縁層43を硬化させる。次に、第3絶縁層43上に銅箔を重ねて形成された第2配線層32の不要部分をエッチング等によって除去した後、第2配線層32を除去した箇所に、公知の方法でビアホール93H,95Hを穿設し、ビアホール93Hの底部に第3配線層33を露出させ、且つ、ビアホール95Hの底部にICチップ7の各端子71〜74(図示においては、入力電圧端子71、及びグラウンド端子73の2つの端子のみ示す)を露出させる(図6)。
【0041】
それから、ビアホール93H,95Hが形成されたコア基板3上に銅等のめっきを施し、第2配線層32と第3配線層33、及び、第2配線層とICチップ7の各端子71〜74を、それぞれ、ビア導体93,95により接続する(図7)。
【0042】
次に、第2配線層32をエッチング等によりパターニングして第2配線層32の配線パターンを形成させる(図8)。次いで、第2配線層32上及びビアホール93H,95Hの内部に樹脂を充填して未硬化状態の第2絶縁層42を形成し、更にその上に銅箔等を積層して第1配線層31を形成した後、熱プレス等により基板全体を押圧することによって、第2絶縁層42を硬化させると同時に、積層される各第1配線層31〜第4配線層34及び各第2絶縁層42〜第4絶縁層44、並びにICチップ7間の密着性を高める(図9)。
【0043】
その後、その状態での最外両層である第1配線層31及び第4配線層34の不要部分をエッチング等によって除去して、ビアホール92H,94Hを穿設し、それらの底部に、それぞれ、第2配線層32及び第3配線層33を露出させる(図10)。
【0044】
次いで、ビアホール92H,94Hの内部、並びに、第1配線層31上及び第4配線層34上に銅めっきを施して、第1配線層31と第2配線層32、及び第3配線層33と第4配線層34を、それぞれ、ビア導体92、94に接続する(図11)。次いで、第1配線層31及び第4配線層34をエッチング等によりパターニングして配線パターンを形成する(図12)。
【0045】
そして、第1配線層31及び第4配線層34の配線パターン上、及び、それらの配線パターン以外の適宜の部分に、ソルダーレジストを塗布等してマスク層である第1絶縁層41及び第5絶縁層45を形成させることにより、電子部品内蔵基板2を得る(図13)。それから、この電子部品内蔵基板2を反転させ上下を逆さまにした状態で、その上にインダクタ8及びキャパシタ等の受動部品を載置して接続することにより、DCDCコンバータ1を完成させる。
【0046】
このように形成された電子部品内蔵基板2を配線層31〜34ごとに接地側(インダクタ8の反対側)から平面視したときの配線構造を、図14から図19を参照しながら具体的に説明する。まず、図14は、本実施形態の電子部品内蔵基板2を模式的に示した要部断面図である。また、図15は、図14に示すI−I線に沿って第1配線層31を接地側から平面視したときの配線構造図(I−I線断面図)である。
【0047】
第1配線層31には、入力電圧用の配線パターン31Vi、グラウンド(接地)用の配線パターン31G、及び、出力電圧用の配線パターン31Voが形成される。また、第1配線層31には、外部素子と電気的に接続するために出力端子が形成されており、入力電圧端子21、出力電圧端子22、及びグラウンド端子23を有している。さらに、積層される第2配線層32と接続するために、入力電圧用のビア導体92Vi、出力電圧用のビア導体92Vo、及びグラウンド用のビア導体92Gが形成されている。また、第1配線層31に形成されるグラウンド用の配線パターン31Gは、2つのグラウンド用のビア92G、及び電子部品内蔵基板2に形成されたグラウンド端子23を一体に接続する。上記各種の配線パターン31Vi,Vo,Gは、各種出力端子21〜23と、各種出力端子21〜23に対応する各ビア導体92とを接続している。
【0048】
図16は、図14に示すII−II線に沿って第2配線層32を接地側から平面視したときの配線構造図(II−II線断面図)である。第2配線層32には、2つの入力電圧用の配線パターン32Vi(駆動用の信号ライン)、グラウンド(接地)用の配線パターン32G(駆動用の信号ライン)、スイッチング用の配線パターン32S(スイッチング用の信号ライン)、出力電圧用の配線パターン32Vo(駆動用の信号ライン)、及びフィードバック用の配線パターン32F(フィードバック用の信号ライン)が形成される。
【0049】
また、第2配線層32には、上述の第1配線層31と接続するために入力電圧用のビア導体92Vi、出力電圧用のビア導体92Vo、及びグラウンド用のビア導体92Gが形成され、第3配線層33と接続するために2つの入力電圧用のビア導体92Vi、2つの出力電圧用のビア導体93Vo、2つのスイッチング用のビア導体93S、及び2つのグラウンド用のビア導体93Gが形成される。また、ICチップ7の各端子71〜74に接続される各種ビア導体95Vi,95G,95F,95Sが形成される。
【0050】
入力電圧用の配線パターン32Viの両端は、入力電圧用のビア導体92Vi,93Vi又は入力電圧用のビア導体93Vi,ICチップ7の入力電圧端子71に接続されるビア導体95Viに接続され、出力電圧用の配線パターン32Voの両端は、出力電圧用のビア導体92Vo,93Voに接続される。また、スイッチング用の配線パターン32Sは、ICチップ7のスイッチ端子72に接続されるビア導体95S、及びスイッチング用のビア導体93Sが一体に接続される。また、グラウンド用の配線パターン32Gは、ICチップ7のグラウンド端子73に接続されるビア導体95G、及びグラウンド用のビア導体92G,93Gが一体に接続される。
【0051】
ここで、フィードバック用の配線パターン32Fは、フィードバック端子74、ビア導体95F、及び出力電圧用のビア導体92Vo,93Vo,93Voに接続される。
【0052】
そして、フィードバック用の配線パターン32Fは、入力電圧用の配線パターン32Vi,32Vi及びスイッチング用の配線パターン32Sの、何れの配線パターンとも平行しない部位を有するように形成され、好ましくは、入力電圧用の配線パターン32Vi,32Vi及びスイッチング用の配線パターン32Sが延在する方向を横断(縦断)するように形成される。より具体的には、フィードバック用の配線パターン32Fは、基板2の面方向において、入力電圧用の配線パターン32Vi,32Viとスイッチング用の配線パターン32Sとの間に形成されており、且つ、入力電圧用の配線パターン32Vi,32Viとスイッチング用の配線パターン32Sのそれぞれから遠ざかるように延在している。
【0053】
本実施形態(図16)では、フィードバック用の配線パターン32Fの一部が、ICチップ7の長辺に沿って端子71,73と端子72,74との間を横断するように、且つ、入力電圧用の配線パターン32Vi,32Vi及びスイッチング用の配線パターン32Sが延在する方向を横断するように形成されている。換言すると、フィードバック用の配線パターン32Fの一部が、ICチップ7の略中央を通るように形成され、入力電圧用の配線パターン32Vi,32Vi及びスイッチング用の配線パターン32Sに対して略直交する方向に延在するように設けられている。
【0054】
一般に、入力電圧用の配線パターン32Vi,32Viには入力電圧信号が直接送通され、スイッチング用の配線パターン32Sにはスイッチング信号が直接送通されるため、両配線パターン32Vi,32Vi,32Sには、ノイズ(高周波成分及び/又は高調波成分)がのり易い(含み易い)。しかしながら、このように、電子部品内蔵基板2の面方向において、フィードバック用の配線パターン32Fを中心として、入力電圧用の配線パターン32Vi、及び、スイッチング用の配線パターン32Sのそれぞれを左右に形成し、且つ、フィードバック用の配線パターン32Fを、入力電圧用の配線パターン32Vi、及びスイッチング用の配線パターン32Sのそれぞれに対して遠ざかる方向に延在させて形成することにより、各配線パターン32F,32Vi,32S間の相互干渉を回避でき、結果として、各種信号ライン間の有意な容量結合の形成が防止され、或いは、容量結合の大きさが効果的に低減される。これにより、フィードバック用の信号ラインである配線パターン32Fへのノイズの重畳を抑止又は遮断することが可能となり、より一層安定化させることができる。
【0055】
また、フィードバック用の配線パターン32Fは、その少なくとも一部が、電子部品内蔵基板2を平面視した状態において、ICチップ7の載置領域(実装領域)A7の外周(外枠)よりも内側に形成される。換言すれば、フィードバック用の配線パターン32Fの少なくとも一部は、ICチップ7の載置下であって、電子部品内蔵基板2を平面視した状態で(電子部品内蔵基板2の面方向において)ICチップ7と重なり合うように形成される。
【0056】
また、フィードバック用の配線パターン32Fが、インダクタ8から発生する漏れ磁束と略直交するように形成されているので、電子部品内蔵基板2は、フィードバック用の配線パターン32Fに対するインダクタ8から発生する漏れ磁束の影響を最も受け難くさせることができる。特にフィードバック用の配線パターン32Fがインダクタ8の端子間を結ぶ方向と同じ方向に延在し、インダクタ8の内部構造が電子部品内蔵基板2の上方に巻回方向を有するソレノイド型コイルであった場合には、より有効に働く技術である。
【0057】
また、フィードバック用の配線パターン32Fの近くに、好ましくは、フィードバック用の配線パターン32Fの少なくとも一部を取り囲むように、グラウンド用の配線パターン32Gが形成される。グラウンド用の配線パターン32Gは、基板2の両端部であってICチップ7の側端部に形成されるグラウンド用のビア導体93G,93G、ICチップ7のグラウンド端子73に接続されるビア導体95G、及びグラウンド用のビア導体92G,92Gが一体に形成されるグラウンド層(第2グラウンド層)を画成する。本実施形態(図16)では、グラウンド用の配線パターン32Gは、フィードバック用の配線パターン32Fの周囲の他、スイッチング用の配線パターン32Sの周囲にも形成される。
【0058】
このように第2配線層32にグラウンド層を形成することにより、第2配線層32は、直接、所定の接地電位(グラウンド)と接続されるため、第2配線層32から所定の接地電位までの最短経路が形成される。これにより、接地経路におけるインピーダンス値を低減することができる。その上、このようなグラウンド層は、フィードバック用の配線パターン32Fの周囲に形成されるため、そのフィードバック用の信号ラインである配線パターン32Fを通過するフィードバック信号がより安定し、電源回路の動作を一層安定化させることができる。さらに、制御回路Cにおいては、高い周波数でスイッチングの制御を行っていることから、急峻な信号の立ち上がり時や立下り時に特にノイズが発生し易いが、かかるグラウンド層を設けることにより、そのようなタイミングで発生し易いノイズの発生をも防止することができる。
【0059】
また、フィードバック用の配線パターン32Fは、インダクタ8から離間した第2配線層32に形成されており、インダクタ8からより遠方に配置されているだけではなく、第2配線層32において、フィードバック用の配線パターン32FがICチップ7の載置領域内に形成されており、ICチップ7の載置下に配置されることにより、ICチップ7が、インダクタ8から発生する漏れ磁束を遮断する媒体(シールド体、シールド層)として機能するので、インダクタ8の漏れ磁束によって影響を受けやすいフィードバック用の信号ラインである配線パターン32Fへのノイズの重畳を抑止又は遮断させて安定化させることができる。
【0060】
なお、フィードバック用の配線パターン32Fは、平滑後の出力電圧を監視するためだけに形成された配線であることから、電流が僅かに流れる程度の細い配線パターンであればよい。また、このように形成されるフィードバック用の配線パターン32Fは、その一方端である出力電圧用のビア導体92Vo,93Vo,93Voから他方端であるフィードバック端子74に向かって電流が流れ、この電流は、インダクタ8が基板上で流れる電流の方向と反対向きに流れている。これにより、フィードバック用の配線パターン32Fには、インダクタ8から発生する磁界と反対方向の磁界(反磁界)が発生するので、インダクタ8から発生する漏れ磁束を少なからず軽減することができる。
【0061】
図17は、図14に示すIII−III線に沿って第3絶縁層43を接地側に配置されたICチップ7の各端子71〜74の端部から平面視したときの電子部品内蔵基板2の構造図(III−III線断面図)である。第3絶縁層43の内部には、ICチップ7が埋設され、ICチップ7の各端子71〜74及び第3配線層33と接続するための各種ビア導体93が形成される。これらの各種ビア導体93は、ICチップ7の一方側の端部に形成され、第2配線層32に形成されたビア導体93の略真上に設けられる。ICチップ7は、インダクタ8側からより離間した側(接地側)に各端子71〜74が配置されるように第3絶縁層43内部に載置されている。
【0062】
図18は、図14に示すIV−IV線に沿って第3配線層33を接地側から平面視したときの配線構造図(IV−IV線断面図)である。第3配線層33には、入力電圧用の配線パターン33Vi、グラウンド用の配線パターン33G、スイッチング用の配線パターン33S、及び出力電圧用の配線パターン33Voが形成される。
【0063】
グラウンド用の配線パターン33Gは、第3配線層33下に載置されるICチップ7の載置領域A7よりも外側に形成されたグラウンド層(第1グラウンド層)であって、本実施形態では、入力電圧用の配線パターン33Vi、スイッチング用の配線パターン33S、及び出力電圧用の配線パターン33Voを除く、インダクタ8の載置領域(実装領域)の略全域を覆うように形成される。
【0064】
このように、前述の如く、第2配線層32に形成させたグラウンド層に加え、インダクタ8とICチップ7との間の第3配線層33に、ICチップ7を覆うように広範囲に亘るグラウンド層を形成させることにより、制御回路Cにおけるスイッチング制御の際に発生し易いノイズの発生をも防止することができ、その結果、第2配線層32に形成される様々な信号ラインの相互干渉が防止され得る。また、インダクタ8の表面から発生する漏れ磁束に起因する電磁波ノイズの影響を、大幅に抑制又は遮断することが可能となる。
【0065】
また、第3配線層33に形成されるグラウンド層は、入力電圧用の配線パターン33Viと出力電圧用の配線パターン33Voとの間に形成されることが望ましい。このように形成することにより、第3配線層33に形成される入力側の信号ラインと出力側の信号ラインとの相互干渉をも防止することができ、制御回路Cの動作のみならず、電源回路全体の動作をより一層安定化させることができる。
【0066】
なお、4つの入力電圧用のビア導体93Vi,93Vi,94Vi,94Viを設け、入力電圧用の配線パターン33Viをこれら複数のビア導体と一体に接続することにより、入力側に発生する配線インピーダンスを更に低減させることができる。
【0067】
図19は、図14に示すV−V線に沿って第4配線層34を接地側から平面視したときの配線構造図(V−V線断面図)である。第4配線層34は、入力電圧用の配線パターン34Vi、グラウンド用の配線パターン34G、スイッチング用の配線パターン34S、及び出力電圧用の配線パターン34Voから構成され、それぞれの配線パターン34Vi,34G,34S,34Vは、入力電圧用のビア導体94Vi、グラウンド用のビア導体94G、スイッチ用のビア導体94S、出力電圧用のビア導体94Voのそれぞれに接続される。
【0068】
そして、それぞれの配線パターン34Vi,34G,34S,34Vo上に、電極パッド61〜66が設置される。各電極パッド61〜66は、それぞれの配線パターン34Vi,34G,34S,34Voの領域内であって、インダクタ8又はキャパシタC1,C2が載置される領域の端部よりも外側に配置されるように形成されている。そして、電極パッド61,62上にインダクタ8が載置され、電極パッド63,64上に入力側のキャパシタC1が載置され、電極パッド65,66上に出力側のキャパシタC2が載置されることにより、インダクタ8及びキャパシタC1,C2が実装されたDCDCコンバータ1を得ることができる。
【0069】
以上のとおり、本実施形態によれば、電子部品内蔵基板2の面方向において、フィードバック用配線パターン32Fを中心として、入力電圧用の配線パターン32Vi及びスイッチング用の配線パターン32Sのそれぞれを左右に形成し、且つ、フィードバック用の配線パターン32Fが、入力電圧用の配線パターン32Vi及びスイッチング用の配線パターン32Sのそれぞれから遠ざかる方向に延在するように形成されているので、各配線パターン32F,32Vi,32S間に容量結合が生じることを防止でき、或いは、たとえそのような容量結合が生じたとしても、その容量を軽減又は低減することができる。したがって、入力電圧用の配線パターン32Vi及び/又はスイッチング用の配線パターン32Sから容量結合を介してフィードバック用の配線パターン32Fにノイズが侵入又は入射することを有効に抑止することが可能となり、この結果、信頼性つまり純度の高い信号伝送を行うことが可能となる。
【0070】
また、フィードバック用の配線パターン32Fの周囲にグラウンド用の配線パターン32Gが形成されているので、フィードバック用の配線パターン32Fを通過するフィードバック信号の変動を効果的に防止することができる。このようにノイズ抑止効果が高められ、且つ、フィードバック用の信号ラインの安定化を図ることができるので、電源回路の動作の安定化をより確実に実現することが可能となる。
【0071】
さらに、インダクタ8とICチップ7との間の第3配線層33に、ICチップ7を覆うように広範囲に亘るグラウンド層が形成されているので、制御回路Cにおけるスイッチング制御の際に発生し易いノイズの発生を有効に防止することができ、その結果、第2配線層32に形成される様々な信号ラインの相互干渉を防止することができる。
【0072】
なお、上述したとおり、本発明は上記の各実施形態に限定されるものではなく、その要旨を変更しない限度において、これまでに適宜述べたとおり、様々な変形が可能である。例えば、本実施形態においては、フィードバック用の配線パターン32Fが形成された層(第2配線層32)と同層に、入力電圧用の配線パターン32Vi,32Vi、及びスイッチング用の配線パターン32Sを形成したが、電子部品内蔵基板2を平面視した状態において、フィードバック用の配線パターン32Fが、入力電圧用の配線パターン32Vi及びスイッチング用の配線パターン32Sのそれぞれから遠ざかる方向に延在するように形成されていれば、フィードバック用の配線パターン32Fが形成された層と同層に、入力電圧用の配線パターン32Vi,32Vi、及びスイッチング用の配線パターン32Sを必ずしも形成させる必要はない。
【産業上の利用可能性】
【0073】
以上説明したとおり、本発明の電子部品内蔵モジュールは、インダクタ等の第2電子部品の近傍に配置されるICチップ等の第1電子部品の安定な動作を確保することができ、誤動作を確実に防止することができるとともに、特にフィードバック用の信号の純度が劣化することを抑止して信頼性に優れる信号伝送を行うことができるので、電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるもの、並びにそれらの生産、製造等に広く且つ有効に利用することができる。
【符号の説明】
【0074】
1…DCDCコンバータ(電子部品内蔵モジュール)、2…電子部品内蔵基板、3…コア基板、C…制御回路、S1,S2…スイッチ回路、7…ICチップ(第1電子部品)、A7…ICチップの載置領域(実装領域)、8,L…インダクタ(第2電子部品)、C1,C2…コンデンサ(キャパシタ)、21…電子部品内蔵基板の入力電圧端子、22…電子部品内蔵基板の出力電圧端子、23…電子部品内蔵基板のグラウンド出力端子、31〜34…配線層、32F…フィードバック用の配線パターン(フィードバック用の信号ライン)、32Vi…入力電圧用の配線パターン(駆動用の信号ライン)、32Vo…出力電圧用の配線パターン、32S…スイッチング用の配線パターン(スイッチング用の信号ライン)、32G…グラウンド用の配線パターン(駆動用の信号ライン)、41〜45…絶縁層、61〜66…電極パッド、71…入力電圧端子、72…スイッチ出力端子、73…グラウンド端子、74…フィードバック端子、81…接合部、92〜95…ビア導体、92H〜95H…ビアホール、VIN…入力電圧、VOUT…出力電圧。
【技術分野】
【0001】
本発明は、基板の内部に電子部品が埋め込まれた(内蔵された)電子部品内蔵モジュールに関する。
【背景技術】
【0002】
近年、電子機器に用いられるICチップ(ベアチップ:ダイ(Die))等の半導体装置といった能動部品や、コンデンサ(キャパシタ)、インダクタ、サーミスタ、抵抗等の受動部品等の電子部品が実装されたモジュール化が進んでおり、かかるモジュールに対する小型化や薄型化がますます熱望されている。
【0003】
かかる要求に応えるべく、例えば、特許文献1には、能動部品や受動部品が実装されたモジュールとして、電子部品が載置された基板上に電子部品より高いスタッド出力端子を設け、このスタッド出力端子上にマイクロインダクタを設置することにより、電子部品とマイクロインダクタとを、基板面に対して上下方向に載置するように配設してなるマイクロコンバータが提案されており、例えば電子機器の電源回路として用いられている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2004−63676号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
このような構造の電源回路としてのマイクロコンバータでは、その電源回路を構成する電子部品の低電圧化、高電流化及び高周波数化も進んできており、また、構造的にも、モジュールの更なる小型化に伴う配置の制約や機械的強度を確保する必要が生じてきている。その結果、上記特許文献1に開示されたようなマイクロコンバータの構造では、各種の信号ラインを構成する種々の配線パターン(導体)が近接して形成されており、このように導体間の距離が非常に短い場合には、それらの導体間に一種の静電結合である容量結合(容量カップリング)による等価的なコンデンサ(キャパシタ)が形成されてしまう。こうなると、各種信号ラインを通過するそれぞれの信号には、かかる容量結合に起因する高周波ノイズ成分が含まれることになる。このようにして等価的に生じ得る容量結合は、電源回路やその制御回路の誤動作、機能障害、及び性能劣化を引き起こす原因となり得る。
【0006】
例えば、電圧変換を行う電源回路では、一般に、基準電圧を一定に維持するため、入力電圧に対する出力電圧(スイッチングされた高周波電圧を平滑化した後の電圧)を制御回路にフィードバックする、フィードバック用の信号ラインが形成されている。かかるフィードバック用の信号ラインと、電源回路を駆動する駆動用の信号ラインとが近接して形成されている場合には、これらの種類の異なる信号ライン間の距離が短いことから、各種信号ラインは、上述した容量結合の影響を非常に受け易くなる(容量結合を介してノイズが侵入し易くなる)。そのため、フィードバック信号に乱れが生じ、電源回路の基準電圧を一定に保つことが困難となり、所望の正確な電圧変換を行い難くなる(すなわち、電源回路の誤動作を引き起こす)傾向にある。より一般化して言えば、フィードバック用の信号ラインが、その周辺に形成された駆動用の信号ラインと容量結合することにより、フィードバック信号を含む各種信号の純度の劣化を誘引する大きな要因の一つとなってしまう。
【0007】
そこで、本発明は、かかる事情に鑑みてなされたものであり、各種信号ラインが近接して形成されることによって生じ得る容量結合に起因し、且つ、各種信号ラインに対して影響を及ぼすノイズを十分に抑制する又は遮断することができ、これにより、電子回路の誤動作を確実に防止して正確な動作を安定に維持することが可能な電子部品内蔵モジュールを提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明による電子部品内蔵モジュールは、第1電子部品が内蔵された基板と、基板上に載置された第2電子部品とを有するものであって、基板には、第2電子部品を経由して電子部品内蔵モジュールから出力される出力信号を監視するフィードバック用の信号ラインと、第2電子部品に接続されるスイッチング用の信号ラインとが設けられており、これらの信号ライン、すなわち、フィードバック用の信号ライン及びスイッチング用の信号ラインは、それぞれ、基板の面方向において、互いに遠ざかる方向に(離間していくように)延在する部位を有する。換言すれば、フィードバック用の信号ライン及びスイッチング用の信号ラインの少なくもいずれか一方は、その少なくとも一部の部位において、他方から遠ざかるように延びている。或いは、フィードバック用の信号ライン及びスイッチング用の信号ラインが、互いに平行に延在しない部位を含んでいると表現してもよい。
【0009】
上記構成においては、基板の面方向(基板を垂直方向から視認したときの平面視;以下同様)、フィードバック用の信号ライン及びスイッチング用の信号ラインが、それぞれ、互いに遠ざかる方向に延在する部位を有しているので、少なくともそれらの部位においては、フィードバック用の信号ラインがスイッチング用の信号ラインから遠ざけられる。よって、スイッチング用の信号ラインを通過する信号(スイッチング信号)にノイズ(高周波ノイズ及び/又は高調波ノイズ)成分が含まれており、そのノイズが両信号ラインの容量結合を介してフィードバック用の信号ラインに侵入(伝達)又は入射しようとしても、その容量結合の形成が防止(阻止、回避)され、又は、その容量結合の大きさが低減されるので、スイッチング用の信号ラインからフィードバック用の信号ラインへ入射し得るノイズが抑止又は遮断され易くなる。
【0010】
言い換えると、信号ライン同士の間隔が大きくなることにより、容量結合を形成する等価的な(仮想的な)キャパシタの電極間距離が大きくなるので、容量結合が形成され難くなったり、その容量が低減されたりするので、その容量結合を介して侵入又は入射し得るノイズが低減又は軽減される。これにより、信頼性つまり純度の高いフィードバック信号が確保され、電子部品内蔵基板(延いては電子部品内蔵モジュール)が多層且つ複雑な配線構造を有している場合でも、その複雑な信号経路を辿る信号伝送を安定して行い得る。
【0011】
なお、本明細書において、「電子部品内蔵基板」とは、第1電子部品が内蔵された単位基板である個別基板(個片、個品)のみではなく、その個別基板を複数有する集合基板(ワークボード、ワークシート)を含む概念であり、その「第1電子部品」とは、その種類は特に制限されず、例えば、通常の電子機器に用いられるICチップ等の半導体装置といった能動部品、より具体的には、例えば、CPU(Central Processing Unit)やDSP(Digital Signal Processor)のように、動作周波数が非常に高いデジタルIC、又は、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログIC等が挙げられる。また、「電子部品内蔵基板」に搭載されて「電子部品内蔵モジュール」の一部を構成する「第2電子部品」の種類も特に制限されず、本発明では、「第2電子部品」が上述したインダクタ等の電磁波(ノイズ)の発生源である受動部品であり、特に高速でスイッチングされるものの場合に特に有効である。
【0012】
また、基板には、電子部品内蔵モジュールに入力される入力電圧用の信号ラインが設けられており、フィードバック用の信号ライン及び入力電圧用の信号ラインは、それぞれ、基板の面方向において、互いに遠ざかる方向に延在する部位を有する。換言すれば、フィードバック用の信号ライン及び入力電圧用の信号ラインの少なくもいずれか一方は、その少なくとも一部の部位において、他方から遠ざかるように延びている。
【0013】
上記構成においては、基板の面方向において(基板を平面視した場合に)、フィードバック用の信号ライン及び入力電圧用の信号ラインが、それぞれ、互いに遠ざかる方向に延在する部位を有しているので、少なくともそれらの部位においては、フィードバック用の信号ラインが、入力電圧用の信号ラインからも遠ざけられる。したがって、入力電圧用の信号ラインを通過する信号(入力電圧信号)にノイズ(高周波ノイズ及び/又は高調波ノイズ)成分が含まれており、そのノイズが両信号ラインの容量結合を介してフィードバック用の信号ラインに侵入又は入射しようとしても、その容量結合の形成が防止され、又は、その容量結合の大きさが低減されるので、入力電圧用の信号ラインからフィードバック用の信号ラインへ入射し得るノイズが抑止又は遮断され易くなり、その結果、純度の高いフィードバック信号が一層確保される。
【0014】
また、基板には、フィードバック用の信号ラインと第2電子部品との間に、所定の接地電位に接続された第1グラウンド層を形成することが好ましい。
【0015】
このように構成することにより、第1グラウンド層が、フィードバック用の信号ラインを第2電子部品から覆い隠す(カバーする)ように敷設されるので、第2電子部品(例えば、インダクタ)から磁束が漏出(かかる漏れ磁束は、高周波ノイズ成分となって電源回路に影響を与える)したとしても、第1グラウンド層が、そのようなフィードバック用の信号ラインに外部から入射し得る電磁波に対する電磁波シールドとして機能する。これにより、フィードバック用の信号ラインは、第2電子部品から発生する漏れ磁束に起因するノイズの影響を受けることもなく、安定な動作が確保される。また、フィードバック用の信号ラインが、スイッチング用の信号ライン等の他の信号ラインからも覆い隠される(カバーされる)ように、接地された第1グラウンド層が形成されていれば、フィードバック用の信号ラインと、スイッチング用の信号ライン等の他の信号ラインとの相互干渉や容量結合が防止されるので、その容量結合に起因するノイズを、より有効に抑制且つ遮断することができる。
【0016】
より具体的には、第1グラウンド層は、基板の面方向において、第1電子部品の実装領域を覆い、且つ、第1電子部品の実装領域よりも大きい面積を有するように形成されると、電磁波シールドとしての機能がより高められるので、好適である。
【0017】
さらにまた、基板には、スイッチング用の信号ラインに近接して、所定の接地電位に接続された第2グラウンド層を形成することが好ましい。このように構成すれば、第2グラウンド層を、スイッチング用の信号ラインと、他の信号ラインであるフィードバック用の信号ラインとの間に介在させ易くなる。或いは、第2グラウンド層がスイッチング用の信号ラインに近接しているので、スイッチング用の信号ライン及びフィードバック用の信号ラインのうちの一方が他方から覆い隠され易くなる。よって、スイッチング用の信号ラインとフィードバック用の信号ラインとの相互干渉や容量結合が更に一層防止されるので、その容量結合に起因するノイズを、より有効に抑制且つ遮断することができる。
【0018】
また、第2グラウンド層も、フィードバック用の信号ラインに外部から入射し得る電磁波に対する電磁波シールドとして機能し得るため、フィードバック用の信号ラインを通過する信号の安定化が一層図られる。さらに、高い周波数(高速)でスイッチング制御を行う回路においては、急峻な信号の立ち上がり時や立下り時に特にノイズが発生し易いのに対し、かかる第2グラウンド層を設けることにより、そのようなタイミングで発生し易いノイズの発生が抑制される。これらの観点において、第2グラウンド層は、フィードバック用の信号ラインが形成された層と同層に設けられていることが更に有効である。
【0019】
また、フィードバック用の信号ラインは、スイッチング用の信号ライン及び入力電圧用の信号ラインの少なくともいずれか一方を、基板の面方向において、横断するように延在する部位を含んで形成される。このように構成することにより、スイッチング用の信号ライン及び入力電圧用の信号ラインが、フィードバック用の信号ラインの形成された層と同層に、且つ、フィードバック用の信号ラインと近接して形成される場合であっても、スイッチング用の信号ライン及び入力電圧用の信号ラインのそれぞれと、フィードバック用の信号ラインとが平行にならない部位が必ず存在する。よって、かかる部位では、フィードバック用の信号ラインと他の信号ラインとの容量結合が極めて生じ難い。したがって、スイッチング用の信号ライン及び入力電圧用の信号ラインのそれぞれからのノイズが、容量結合を介してフィードバック用の信号ラインへ侵入又は入射することが、より一層有効に抑制され得る。
【0020】
また、第1電子部品は、その第1電子部品の出力端子が、第2電子部品とは反対側を向く(いわゆるフェイスダウンとなる)ように配置されると、第1電子部品の出力端子が第2電子部品側を向くように配置された場合に比して、第1電子部品の出力端子を第2電子部品からより離間させることができ、構造的に、第1電子部品の周辺に位置し得る信号ラインもまた第2電子部品から比較的遠方に遠ざけられる。よって、第2電子部品からの漏れ磁束に起因するノイズがフィードバック用の信号ラインに結合することに起因するノイズを一層抑制且つ遮断し得る。
【発明の効果】
【0021】
本発明の電子部品内蔵モジュールによれば、基板の面方向において、フィードバック用の信号ライン及びスイッチング用の信号ラインが、それぞれ、互いに遠ざかる方向に延在する部位を有するので、フィードバック用の信号ラインとスイッチング用の信号ラインとが、たとえ近接して形成されていたとしても、それらの信号ライン間で容量結合が形成されることを阻止、又は、その容量結合の大きさを低減することができるので、かかる容量結合を介してフィードバック用の信号ラインに入射し得るノイズを抑制又は遮断することが可能となり、これにより、電子部品内蔵モジュールの回路等の誤動作を確実に防止して正確な動作を定常的に維持することが可能なる。
【図面の簡単な説明】
【0022】
【図1】本発明による電子部品内蔵モジュールの好適な一実施形態であるDCDCコンバータ1の構造を概略的に示す断面図である。
【図2】図1に示すDCDCコンバータ1の等価回路図である。
【図3】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図4】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図5】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図6】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図7】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図8】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図9】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図10】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図11】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図12】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図13】電子部品内蔵基板2を製造する手順の一例を示す工程図である。
【図14】本実施形態の電子部品内蔵基板2を模式的に示した要部断面図である。
【図15】図14に示すI−I線に沿って第1配線層31を接地側から平面視したときの配線図である。
【図16】図14に示すII−II線に沿って第2配線層32を接地側から平面視したときの配線図である。
【図17】図14に示すIII−III線に沿って第3絶縁層43を接地側に配置されたICチップ7の端子71〜74の端部から平面視したときの電子部品内蔵基板2の構造図である。
【図18】図14に示すIV−IV線に沿って第3配線層33を接地側から平面視したときの配線構造図である。
【図19】図14に示すV−V線に沿って第4配線層34を接地側から平面視したときの配線構造図である。
【発明を実施するための形態】
【0023】
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【0024】
図1は、本発明による電子部品内蔵モジュールの好適な一実施形態であるDCDCコンバータ1(電子部品内蔵モジュール)の構造を概略的に示す断面図であり、図2は、DCDCコンバータ1の等価回路図である。
【0025】
DCDCコンバータ1は、電子部品内蔵基板2(基板)と、接合部81を介して電子部品内蔵基板2の接合領域(電極パッド)61,62に接続された例えばインダクタ8(第2電子部品:受動部品)とから構成されるものであり、電子部品内蔵基板2には、例えばICチップ7(第1電子部品:能動部品)が内蔵されている。なお、電子部品内蔵基板2上には、インダクタ8の他にコンデンサ(キャパシタ)等の受動部品が更に載置されていてもよく、図1においては、DCDCコンバータ1を構成する受動部品のうち、インダクタ8のみを電子部品内蔵基板2上に載置している状態を示している。
【0026】
ICチップ7は、図2の等価回路図に示されるように、入力電圧VINに対してスイッチング制御を行い所望の出力電圧VOUTを出力させる制御回路Cと、実際のスイッチング動作を担うスイッチ回路S1,S2とから構成されている。なお、図2の等価回路図は、図1に示す電子部品内蔵基板2上に、インダクタ8(図2では、Lと記載)の他にコンデンサ(キャパシタ)C1,C2の受動部品が更に載置されている状態を示している。
【0027】
DCDCコンバータ1においては、最下層から第1絶縁層41、第2絶縁層42、第3絶縁層43、第4絶縁層44、及び第5絶縁層45と、第1配線層31、第2配線層32、第3配線層33、及び第4配線層34とが順次積層されており、第3絶縁層43の内部の所定位置にICチップ7が埋設されている。最下層である第1絶縁層41には、外部素子と電気的に接続するために、少なくとも3つの各種出力端子21〜23(例えば、BGA:Ball Grid Array、いわゆるユーザ端子)が形成されており、それらは、DCDCコンバータ1に電圧を印加する入力電圧端子21、DCDCコンバータ1から任意の電圧を出力する出力電圧端子22、接地電位(グラウンド;例えば0V電圧)に接地されるグラウンド(GND)端子23から構成されている。
【0028】
なお、図1は、入力電圧端子21、及び、グラウンド端子23側の断面から、紙面奥側に出力電圧端子22が視認される状態を示す。
【0029】
本実施形態のICチップ7も、各第1配線層31〜第4配線層34と電気的に接続するために最下層側に各出力端子が設けられており(内部電極、バンプ、ランド等)、これらの出力端子は、DCDCコンバータ1の電子部品内蔵基板2の最下層に形成された、少なくとも3つの各種出力端子21〜23に接続される少なくとも3つの出力端子、すなわち、入力電圧端子71(入力電圧用の端子)、入力電圧に対してスイッチング制御を行うスイッチ(SW)端子72(スイッチング用の端子)、グラウンド(GND)端子73(グラウンド用の端子)に加え、インダクタ8とキャパシタC2(図2参照:上述のとおり図1には示していない)によって平滑された出力電圧を監視し出力電圧が予め設定された基準電圧内となるように制御するフィードバック(FB)端子74(フィードバック用の端子)から構成されている。
【0030】
このように、ICチップ7は、それらの端子71〜74が電子部品内蔵基板2の最下層側に向けて配置されたいわゆるフェイスダウンの形態で設置されている。なお、入力電圧端子71とスイッチ端子72、及びグラウンド端子73とフィードバック端子74が、それぞれ、図1の視認方向において紙面の奥行き方向に重なるように設けられており、これらのうち、断面図である同図においては、入力電圧端子71、及び、グラウンド端子73のみを示した。
【0031】
また、ICチップ7のフィードバック端子74に対応する電子部品内蔵基板2の出力端子は形成されていない。これは、ICチップ7のフィードバック端子74は、平滑後の出力電圧を監視するためのものであるので、電子部品内蔵基板2の出力電圧端子22と接続させれば、その機能が果たされることによる。
【0032】
以上のとおり、図1は、ICチップ7を略中央で破断し、ICチップ7の一方側から平面視した場合の断面図を示しており、ICチップ7における片側一列の出力端子である、入力電圧端子71、及びグラウンド端子73の配線導体を介して、それぞれ、電子部品内蔵基板2の片側一列の入力電圧端子21、及びグラウンド端子23と電気的に接続されている構成を示す。このように、電子部品内蔵基板2に形成された外部出力用の各種出力端子21〜23とICチップ7の各種端子71〜74との対応関係は、以上説明したとおりである。
【0033】
また、ICチップ7の各種端子71〜74が電子部品内蔵基板2の内部において接続される構造は、次のとおりである。すなわち、ICチップ7の入力電圧端子71は、ビア導体95を介して第2配線層32に接続され、さらに、ビア導体92を介して第1配線層31及び電子部品内蔵基板2に形成された入力電圧端子21に接続される。また、ICチップ7の入力電圧端子71は、ビア導体95、第3配線層33に接続されるビア導体93、第4配線層34に接続されるビア導体94、及び接合領域である電極パッド63を介してキャパシタC1と接続される。
【0034】
ICチップ7のスイッチ端子72は、ビア導体95を介して第2配線層32に接続され、さらに、第3配線層33に接続されるビア導体93、第4配線層34に接続されるビア導体94、及び接合領域である電極パッド62を介してインダクタ8と接続される。
【0035】
ICチップ7のグラウンド端子73は、ビア導体95を介して第2配線層32に接続され、さらに、ビア導体92を介して第1配線層31、及び電子部品内蔵基板2に形成されたグラウンド端子23に接続される。また、ICチップ7のグラウンド端子73は、ビア導体95、第3配線層33に接続されるビア導体93、第4配線層34に接続されるビア導体94、及び接合領域である電極パッド64,66を介してキャパシタC1,C2に接続される。
【0036】
ICチップ7のフィードバック端子74は、ビア導体95を介して第2配線層32に接続され、ビア導体92を介して第1配線層31及び電子部品内蔵基板2に形成された出力電圧端子22に接続される。また、ICチップ7のフィードバック端子74は、ビア導体95、第3配線層33に接続されるビア導体93、第4配線層34に接続されるビア導体94、及び接合領域である電極パッド61を介してインダクタ8に接続され、ビア導体95,93,94、及び接合領域である電極パッド65を介してキャパシタC2に接続される。
【0037】
図3乃至図13は、DCDCコンバータ1の半導体内蔵基板2を製造する手順の一例を示す工程図(プロセスフロー図)である。
【0038】
まず、両面CCL(Copper Clad Laminate)である両面銅張ガラスエポキシをドリル穿孔し、さらに無電解めっき、及び電解めっきを施した後、めっき膜の不要部分をエッチング等により除去するといった公知の手法を用いて、パターニングされた第3配線層33及び第4配線層34が形成されたコア基板3を準備する(図3)。
【0039】
次いで、そのコア基板3の上に絶縁性の樹脂フィルムを真空圧着させて未硬化状態の第3絶縁層43を積層し、RCC(Resin Coated Copper)構造を形成する(図4)。
【0040】
そして、未硬化状態の第3絶縁層43上にICチップ7をいわゆるフェイスアップの状態で載置した後(図5)、再びその上を未硬化状態の樹脂で覆って第3絶縁層43内にICチップ7を埋め込み、第3絶縁層43を硬化させる。次に、第3絶縁層43上に銅箔を重ねて形成された第2配線層32の不要部分をエッチング等によって除去した後、第2配線層32を除去した箇所に、公知の方法でビアホール93H,95Hを穿設し、ビアホール93Hの底部に第3配線層33を露出させ、且つ、ビアホール95Hの底部にICチップ7の各端子71〜74(図示においては、入力電圧端子71、及びグラウンド端子73の2つの端子のみ示す)を露出させる(図6)。
【0041】
それから、ビアホール93H,95Hが形成されたコア基板3上に銅等のめっきを施し、第2配線層32と第3配線層33、及び、第2配線層とICチップ7の各端子71〜74を、それぞれ、ビア導体93,95により接続する(図7)。
【0042】
次に、第2配線層32をエッチング等によりパターニングして第2配線層32の配線パターンを形成させる(図8)。次いで、第2配線層32上及びビアホール93H,95Hの内部に樹脂を充填して未硬化状態の第2絶縁層42を形成し、更にその上に銅箔等を積層して第1配線層31を形成した後、熱プレス等により基板全体を押圧することによって、第2絶縁層42を硬化させると同時に、積層される各第1配線層31〜第4配線層34及び各第2絶縁層42〜第4絶縁層44、並びにICチップ7間の密着性を高める(図9)。
【0043】
その後、その状態での最外両層である第1配線層31及び第4配線層34の不要部分をエッチング等によって除去して、ビアホール92H,94Hを穿設し、それらの底部に、それぞれ、第2配線層32及び第3配線層33を露出させる(図10)。
【0044】
次いで、ビアホール92H,94Hの内部、並びに、第1配線層31上及び第4配線層34上に銅めっきを施して、第1配線層31と第2配線層32、及び第3配線層33と第4配線層34を、それぞれ、ビア導体92、94に接続する(図11)。次いで、第1配線層31及び第4配線層34をエッチング等によりパターニングして配線パターンを形成する(図12)。
【0045】
そして、第1配線層31及び第4配線層34の配線パターン上、及び、それらの配線パターン以外の適宜の部分に、ソルダーレジストを塗布等してマスク層である第1絶縁層41及び第5絶縁層45を形成させることにより、電子部品内蔵基板2を得る(図13)。それから、この電子部品内蔵基板2を反転させ上下を逆さまにした状態で、その上にインダクタ8及びキャパシタ等の受動部品を載置して接続することにより、DCDCコンバータ1を完成させる。
【0046】
このように形成された電子部品内蔵基板2を配線層31〜34ごとに接地側(インダクタ8の反対側)から平面視したときの配線構造を、図14から図19を参照しながら具体的に説明する。まず、図14は、本実施形態の電子部品内蔵基板2を模式的に示した要部断面図である。また、図15は、図14に示すI−I線に沿って第1配線層31を接地側から平面視したときの配線構造図(I−I線断面図)である。
【0047】
第1配線層31には、入力電圧用の配線パターン31Vi、グラウンド(接地)用の配線パターン31G、及び、出力電圧用の配線パターン31Voが形成される。また、第1配線層31には、外部素子と電気的に接続するために出力端子が形成されており、入力電圧端子21、出力電圧端子22、及びグラウンド端子23を有している。さらに、積層される第2配線層32と接続するために、入力電圧用のビア導体92Vi、出力電圧用のビア導体92Vo、及びグラウンド用のビア導体92Gが形成されている。また、第1配線層31に形成されるグラウンド用の配線パターン31Gは、2つのグラウンド用のビア92G、及び電子部品内蔵基板2に形成されたグラウンド端子23を一体に接続する。上記各種の配線パターン31Vi,Vo,Gは、各種出力端子21〜23と、各種出力端子21〜23に対応する各ビア導体92とを接続している。
【0048】
図16は、図14に示すII−II線に沿って第2配線層32を接地側から平面視したときの配線構造図(II−II線断面図)である。第2配線層32には、2つの入力電圧用の配線パターン32Vi(駆動用の信号ライン)、グラウンド(接地)用の配線パターン32G(駆動用の信号ライン)、スイッチング用の配線パターン32S(スイッチング用の信号ライン)、出力電圧用の配線パターン32Vo(駆動用の信号ライン)、及びフィードバック用の配線パターン32F(フィードバック用の信号ライン)が形成される。
【0049】
また、第2配線層32には、上述の第1配線層31と接続するために入力電圧用のビア導体92Vi、出力電圧用のビア導体92Vo、及びグラウンド用のビア導体92Gが形成され、第3配線層33と接続するために2つの入力電圧用のビア導体92Vi、2つの出力電圧用のビア導体93Vo、2つのスイッチング用のビア導体93S、及び2つのグラウンド用のビア導体93Gが形成される。また、ICチップ7の各端子71〜74に接続される各種ビア導体95Vi,95G,95F,95Sが形成される。
【0050】
入力電圧用の配線パターン32Viの両端は、入力電圧用のビア導体92Vi,93Vi又は入力電圧用のビア導体93Vi,ICチップ7の入力電圧端子71に接続されるビア導体95Viに接続され、出力電圧用の配線パターン32Voの両端は、出力電圧用のビア導体92Vo,93Voに接続される。また、スイッチング用の配線パターン32Sは、ICチップ7のスイッチ端子72に接続されるビア導体95S、及びスイッチング用のビア導体93Sが一体に接続される。また、グラウンド用の配線パターン32Gは、ICチップ7のグラウンド端子73に接続されるビア導体95G、及びグラウンド用のビア導体92G,93Gが一体に接続される。
【0051】
ここで、フィードバック用の配線パターン32Fは、フィードバック端子74、ビア導体95F、及び出力電圧用のビア導体92Vo,93Vo,93Voに接続される。
【0052】
そして、フィードバック用の配線パターン32Fは、入力電圧用の配線パターン32Vi,32Vi及びスイッチング用の配線パターン32Sの、何れの配線パターンとも平行しない部位を有するように形成され、好ましくは、入力電圧用の配線パターン32Vi,32Vi及びスイッチング用の配線パターン32Sが延在する方向を横断(縦断)するように形成される。より具体的には、フィードバック用の配線パターン32Fは、基板2の面方向において、入力電圧用の配線パターン32Vi,32Viとスイッチング用の配線パターン32Sとの間に形成されており、且つ、入力電圧用の配線パターン32Vi,32Viとスイッチング用の配線パターン32Sのそれぞれから遠ざかるように延在している。
【0053】
本実施形態(図16)では、フィードバック用の配線パターン32Fの一部が、ICチップ7の長辺に沿って端子71,73と端子72,74との間を横断するように、且つ、入力電圧用の配線パターン32Vi,32Vi及びスイッチング用の配線パターン32Sが延在する方向を横断するように形成されている。換言すると、フィードバック用の配線パターン32Fの一部が、ICチップ7の略中央を通るように形成され、入力電圧用の配線パターン32Vi,32Vi及びスイッチング用の配線パターン32Sに対して略直交する方向に延在するように設けられている。
【0054】
一般に、入力電圧用の配線パターン32Vi,32Viには入力電圧信号が直接送通され、スイッチング用の配線パターン32Sにはスイッチング信号が直接送通されるため、両配線パターン32Vi,32Vi,32Sには、ノイズ(高周波成分及び/又は高調波成分)がのり易い(含み易い)。しかしながら、このように、電子部品内蔵基板2の面方向において、フィードバック用の配線パターン32Fを中心として、入力電圧用の配線パターン32Vi、及び、スイッチング用の配線パターン32Sのそれぞれを左右に形成し、且つ、フィードバック用の配線パターン32Fを、入力電圧用の配線パターン32Vi、及びスイッチング用の配線パターン32Sのそれぞれに対して遠ざかる方向に延在させて形成することにより、各配線パターン32F,32Vi,32S間の相互干渉を回避でき、結果として、各種信号ライン間の有意な容量結合の形成が防止され、或いは、容量結合の大きさが効果的に低減される。これにより、フィードバック用の信号ラインである配線パターン32Fへのノイズの重畳を抑止又は遮断することが可能となり、より一層安定化させることができる。
【0055】
また、フィードバック用の配線パターン32Fは、その少なくとも一部が、電子部品内蔵基板2を平面視した状態において、ICチップ7の載置領域(実装領域)A7の外周(外枠)よりも内側に形成される。換言すれば、フィードバック用の配線パターン32Fの少なくとも一部は、ICチップ7の載置下であって、電子部品内蔵基板2を平面視した状態で(電子部品内蔵基板2の面方向において)ICチップ7と重なり合うように形成される。
【0056】
また、フィードバック用の配線パターン32Fが、インダクタ8から発生する漏れ磁束と略直交するように形成されているので、電子部品内蔵基板2は、フィードバック用の配線パターン32Fに対するインダクタ8から発生する漏れ磁束の影響を最も受け難くさせることができる。特にフィードバック用の配線パターン32Fがインダクタ8の端子間を結ぶ方向と同じ方向に延在し、インダクタ8の内部構造が電子部品内蔵基板2の上方に巻回方向を有するソレノイド型コイルであった場合には、より有効に働く技術である。
【0057】
また、フィードバック用の配線パターン32Fの近くに、好ましくは、フィードバック用の配線パターン32Fの少なくとも一部を取り囲むように、グラウンド用の配線パターン32Gが形成される。グラウンド用の配線パターン32Gは、基板2の両端部であってICチップ7の側端部に形成されるグラウンド用のビア導体93G,93G、ICチップ7のグラウンド端子73に接続されるビア導体95G、及びグラウンド用のビア導体92G,92Gが一体に形成されるグラウンド層(第2グラウンド層)を画成する。本実施形態(図16)では、グラウンド用の配線パターン32Gは、フィードバック用の配線パターン32Fの周囲の他、スイッチング用の配線パターン32Sの周囲にも形成される。
【0058】
このように第2配線層32にグラウンド層を形成することにより、第2配線層32は、直接、所定の接地電位(グラウンド)と接続されるため、第2配線層32から所定の接地電位までの最短経路が形成される。これにより、接地経路におけるインピーダンス値を低減することができる。その上、このようなグラウンド層は、フィードバック用の配線パターン32Fの周囲に形成されるため、そのフィードバック用の信号ラインである配線パターン32Fを通過するフィードバック信号がより安定し、電源回路の動作を一層安定化させることができる。さらに、制御回路Cにおいては、高い周波数でスイッチングの制御を行っていることから、急峻な信号の立ち上がり時や立下り時に特にノイズが発生し易いが、かかるグラウンド層を設けることにより、そのようなタイミングで発生し易いノイズの発生をも防止することができる。
【0059】
また、フィードバック用の配線パターン32Fは、インダクタ8から離間した第2配線層32に形成されており、インダクタ8からより遠方に配置されているだけではなく、第2配線層32において、フィードバック用の配線パターン32FがICチップ7の載置領域内に形成されており、ICチップ7の載置下に配置されることにより、ICチップ7が、インダクタ8から発生する漏れ磁束を遮断する媒体(シールド体、シールド層)として機能するので、インダクタ8の漏れ磁束によって影響を受けやすいフィードバック用の信号ラインである配線パターン32Fへのノイズの重畳を抑止又は遮断させて安定化させることができる。
【0060】
なお、フィードバック用の配線パターン32Fは、平滑後の出力電圧を監視するためだけに形成された配線であることから、電流が僅かに流れる程度の細い配線パターンであればよい。また、このように形成されるフィードバック用の配線パターン32Fは、その一方端である出力電圧用のビア導体92Vo,93Vo,93Voから他方端であるフィードバック端子74に向かって電流が流れ、この電流は、インダクタ8が基板上で流れる電流の方向と反対向きに流れている。これにより、フィードバック用の配線パターン32Fには、インダクタ8から発生する磁界と反対方向の磁界(反磁界)が発生するので、インダクタ8から発生する漏れ磁束を少なからず軽減することができる。
【0061】
図17は、図14に示すIII−III線に沿って第3絶縁層43を接地側に配置されたICチップ7の各端子71〜74の端部から平面視したときの電子部品内蔵基板2の構造図(III−III線断面図)である。第3絶縁層43の内部には、ICチップ7が埋設され、ICチップ7の各端子71〜74及び第3配線層33と接続するための各種ビア導体93が形成される。これらの各種ビア導体93は、ICチップ7の一方側の端部に形成され、第2配線層32に形成されたビア導体93の略真上に設けられる。ICチップ7は、インダクタ8側からより離間した側(接地側)に各端子71〜74が配置されるように第3絶縁層43内部に載置されている。
【0062】
図18は、図14に示すIV−IV線に沿って第3配線層33を接地側から平面視したときの配線構造図(IV−IV線断面図)である。第3配線層33には、入力電圧用の配線パターン33Vi、グラウンド用の配線パターン33G、スイッチング用の配線パターン33S、及び出力電圧用の配線パターン33Voが形成される。
【0063】
グラウンド用の配線パターン33Gは、第3配線層33下に載置されるICチップ7の載置領域A7よりも外側に形成されたグラウンド層(第1グラウンド層)であって、本実施形態では、入力電圧用の配線パターン33Vi、スイッチング用の配線パターン33S、及び出力電圧用の配線パターン33Voを除く、インダクタ8の載置領域(実装領域)の略全域を覆うように形成される。
【0064】
このように、前述の如く、第2配線層32に形成させたグラウンド層に加え、インダクタ8とICチップ7との間の第3配線層33に、ICチップ7を覆うように広範囲に亘るグラウンド層を形成させることにより、制御回路Cにおけるスイッチング制御の際に発生し易いノイズの発生をも防止することができ、その結果、第2配線層32に形成される様々な信号ラインの相互干渉が防止され得る。また、インダクタ8の表面から発生する漏れ磁束に起因する電磁波ノイズの影響を、大幅に抑制又は遮断することが可能となる。
【0065】
また、第3配線層33に形成されるグラウンド層は、入力電圧用の配線パターン33Viと出力電圧用の配線パターン33Voとの間に形成されることが望ましい。このように形成することにより、第3配線層33に形成される入力側の信号ラインと出力側の信号ラインとの相互干渉をも防止することができ、制御回路Cの動作のみならず、電源回路全体の動作をより一層安定化させることができる。
【0066】
なお、4つの入力電圧用のビア導体93Vi,93Vi,94Vi,94Viを設け、入力電圧用の配線パターン33Viをこれら複数のビア導体と一体に接続することにより、入力側に発生する配線インピーダンスを更に低減させることができる。
【0067】
図19は、図14に示すV−V線に沿って第4配線層34を接地側から平面視したときの配線構造図(V−V線断面図)である。第4配線層34は、入力電圧用の配線パターン34Vi、グラウンド用の配線パターン34G、スイッチング用の配線パターン34S、及び出力電圧用の配線パターン34Voから構成され、それぞれの配線パターン34Vi,34G,34S,34Vは、入力電圧用のビア導体94Vi、グラウンド用のビア導体94G、スイッチ用のビア導体94S、出力電圧用のビア導体94Voのそれぞれに接続される。
【0068】
そして、それぞれの配線パターン34Vi,34G,34S,34Vo上に、電極パッド61〜66が設置される。各電極パッド61〜66は、それぞれの配線パターン34Vi,34G,34S,34Voの領域内であって、インダクタ8又はキャパシタC1,C2が載置される領域の端部よりも外側に配置されるように形成されている。そして、電極パッド61,62上にインダクタ8が載置され、電極パッド63,64上に入力側のキャパシタC1が載置され、電極パッド65,66上に出力側のキャパシタC2が載置されることにより、インダクタ8及びキャパシタC1,C2が実装されたDCDCコンバータ1を得ることができる。
【0069】
以上のとおり、本実施形態によれば、電子部品内蔵基板2の面方向において、フィードバック用配線パターン32Fを中心として、入力電圧用の配線パターン32Vi及びスイッチング用の配線パターン32Sのそれぞれを左右に形成し、且つ、フィードバック用の配線パターン32Fが、入力電圧用の配線パターン32Vi及びスイッチング用の配線パターン32Sのそれぞれから遠ざかる方向に延在するように形成されているので、各配線パターン32F,32Vi,32S間に容量結合が生じることを防止でき、或いは、たとえそのような容量結合が生じたとしても、その容量を軽減又は低減することができる。したがって、入力電圧用の配線パターン32Vi及び/又はスイッチング用の配線パターン32Sから容量結合を介してフィードバック用の配線パターン32Fにノイズが侵入又は入射することを有効に抑止することが可能となり、この結果、信頼性つまり純度の高い信号伝送を行うことが可能となる。
【0070】
また、フィードバック用の配線パターン32Fの周囲にグラウンド用の配線パターン32Gが形成されているので、フィードバック用の配線パターン32Fを通過するフィードバック信号の変動を効果的に防止することができる。このようにノイズ抑止効果が高められ、且つ、フィードバック用の信号ラインの安定化を図ることができるので、電源回路の動作の安定化をより確実に実現することが可能となる。
【0071】
さらに、インダクタ8とICチップ7との間の第3配線層33に、ICチップ7を覆うように広範囲に亘るグラウンド層が形成されているので、制御回路Cにおけるスイッチング制御の際に発生し易いノイズの発生を有効に防止することができ、その結果、第2配線層32に形成される様々な信号ラインの相互干渉を防止することができる。
【0072】
なお、上述したとおり、本発明は上記の各実施形態に限定されるものではなく、その要旨を変更しない限度において、これまでに適宜述べたとおり、様々な変形が可能である。例えば、本実施形態においては、フィードバック用の配線パターン32Fが形成された層(第2配線層32)と同層に、入力電圧用の配線パターン32Vi,32Vi、及びスイッチング用の配線パターン32Sを形成したが、電子部品内蔵基板2を平面視した状態において、フィードバック用の配線パターン32Fが、入力電圧用の配線パターン32Vi及びスイッチング用の配線パターン32Sのそれぞれから遠ざかる方向に延在するように形成されていれば、フィードバック用の配線パターン32Fが形成された層と同層に、入力電圧用の配線パターン32Vi,32Vi、及びスイッチング用の配線パターン32Sを必ずしも形成させる必要はない。
【産業上の利用可能性】
【0073】
以上説明したとおり、本発明の電子部品内蔵モジュールは、インダクタ等の第2電子部品の近傍に配置されるICチップ等の第1電子部品の安定な動作を確保することができ、誤動作を確実に防止することができるとともに、特にフィードバック用の信号の純度が劣化することを抑止して信頼性に優れる信号伝送を行うことができるので、電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるもの、並びにそれらの生産、製造等に広く且つ有効に利用することができる。
【符号の説明】
【0074】
1…DCDCコンバータ(電子部品内蔵モジュール)、2…電子部品内蔵基板、3…コア基板、C…制御回路、S1,S2…スイッチ回路、7…ICチップ(第1電子部品)、A7…ICチップの載置領域(実装領域)、8,L…インダクタ(第2電子部品)、C1,C2…コンデンサ(キャパシタ)、21…電子部品内蔵基板の入力電圧端子、22…電子部品内蔵基板の出力電圧端子、23…電子部品内蔵基板のグラウンド出力端子、31〜34…配線層、32F…フィードバック用の配線パターン(フィードバック用の信号ライン)、32Vi…入力電圧用の配線パターン(駆動用の信号ライン)、32Vo…出力電圧用の配線パターン、32S…スイッチング用の配線パターン(スイッチング用の信号ライン)、32G…グラウンド用の配線パターン(駆動用の信号ライン)、41〜45…絶縁層、61〜66…電極パッド、71…入力電圧端子、72…スイッチ出力端子、73…グラウンド端子、74…フィードバック端子、81…接合部、92〜95…ビア導体、92H〜95H…ビアホール、VIN…入力電圧、VOUT…出力電圧。
【特許請求の範囲】
【請求項1】
第1電子部品が内蔵された基板と、前記基板上に載置された第2電子部品と、を有する電子部品内蔵モジュールであって、
前記基板には、前記第2電子部品を経由して当該電子部品内蔵モジュールから出力される出力信号を監視するフィードバック用の信号ラインと、前記第2電子部品に接続されるスイッチング用の信号ラインとが設けられており、
前記フィードバック用の信号ライン及び前記スイッチング用の信号ラインは、それぞれ、前記基板の面方向において、互いに遠ざかる方向に延在する部位を有する、
電子部品内蔵モジュール。
【請求項2】
前記基板には、当該電子部品内蔵モジュールに入力される入力電圧用の信号ラインが設けられており、
前記フィードバック用の信号ライン及び前記入力電圧用の信号ラインは、前記基板の面方向において、互いに遠ざかる方向に延在する部位を有する、
請求項1記載の電子部品内蔵モジュール。
【請求項3】
前記基板には、前記フィードバック用の信号ラインと前記第2電子部品との間に、所定の接地電位に接続された第1グラウンド層が設けられている、
請求項1又は2記載の電子部品内蔵モジュール。
【請求項4】
前記第1グラウンド層は、前記基板の面方向において、前記第1電子部品の実装領域を覆い、且つ、前記第1電子部品の実装領域よりも大きい面積を有するように形成される、
請求項3記載の電子部品内蔵モジュール。
【請求項5】
前記基板には、前記スイッチング用の信号ラインに近接して、所定の接地電位に接続された第2グラウンド層が設けられている、
請求項1から4のいずれか1項記載の電子部品内蔵モジュール。
【請求項6】
前記第2グラウンド層は、前記スイッチング用の信号ラインが形成された層と同層に設けられている、
請求項5記載の電子部品内蔵モジュール。
【請求項7】
前記フィードバック用の信号ラインは、前記スイッチング用の信号ライン及び前記入力電圧用の信号ラインの少なくともいずれか一方を、前記基板の面方向において、横断するように延在する部位を含む、
請求項1から6のいずれか1項記載の電子部品内蔵モジュール。
【請求項8】
前記第1電子部品は、該第1電子部品の出力端子が、前記第2電子部品とは反対側を向くように配置される、
請求項1から7のいずれか1項記載の電子部品内蔵モジュール。
【請求項1】
第1電子部品が内蔵された基板と、前記基板上に載置された第2電子部品と、を有する電子部品内蔵モジュールであって、
前記基板には、前記第2電子部品を経由して当該電子部品内蔵モジュールから出力される出力信号を監視するフィードバック用の信号ラインと、前記第2電子部品に接続されるスイッチング用の信号ラインとが設けられており、
前記フィードバック用の信号ライン及び前記スイッチング用の信号ラインは、それぞれ、前記基板の面方向において、互いに遠ざかる方向に延在する部位を有する、
電子部品内蔵モジュール。
【請求項2】
前記基板には、当該電子部品内蔵モジュールに入力される入力電圧用の信号ラインが設けられており、
前記フィードバック用の信号ライン及び前記入力電圧用の信号ラインは、前記基板の面方向において、互いに遠ざかる方向に延在する部位を有する、
請求項1記載の電子部品内蔵モジュール。
【請求項3】
前記基板には、前記フィードバック用の信号ラインと前記第2電子部品との間に、所定の接地電位に接続された第1グラウンド層が設けられている、
請求項1又は2記載の電子部品内蔵モジュール。
【請求項4】
前記第1グラウンド層は、前記基板の面方向において、前記第1電子部品の実装領域を覆い、且つ、前記第1電子部品の実装領域よりも大きい面積を有するように形成される、
請求項3記載の電子部品内蔵モジュール。
【請求項5】
前記基板には、前記スイッチング用の信号ラインに近接して、所定の接地電位に接続された第2グラウンド層が設けられている、
請求項1から4のいずれか1項記載の電子部品内蔵モジュール。
【請求項6】
前記第2グラウンド層は、前記スイッチング用の信号ラインが形成された層と同層に設けられている、
請求項5記載の電子部品内蔵モジュール。
【請求項7】
前記フィードバック用の信号ラインは、前記スイッチング用の信号ライン及び前記入力電圧用の信号ラインの少なくともいずれか一方を、前記基板の面方向において、横断するように延在する部位を含む、
請求項1から6のいずれか1項記載の電子部品内蔵モジュール。
【請求項8】
前記第1電子部品は、該第1電子部品の出力端子が、前記第2電子部品とは反対側を向くように配置される、
請求項1から7のいずれか1項記載の電子部品内蔵モジュール。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2011−138811(P2011−138811A)
【公開日】平成23年7月14日(2011.7.14)
【国際特許分類】
【出願番号】特願2009−296006(P2009−296006)
【出願日】平成21年12月25日(2009.12.25)
【出願人】(000003067)TDK株式会社 (7,238)
【Fターム(参考)】
【公開日】平成23年7月14日(2011.7.14)
【国際特許分類】
【出願日】平成21年12月25日(2009.12.25)
【出願人】(000003067)TDK株式会社 (7,238)
【Fターム(参考)】
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