電極構造及びその製造方法
【課題】ウェハハンドリングが容易であり、高精度の位置合わせを必要とせず、ビアホールとして機能する開口部を浅く形成でき、さらに開口部を埋め込む第１電極と基板との界面の割れを防止できる電極構造、及びその製造方法を提供することにある。
【解決手段】基板に、第１主表面側から、深さが基板の厚さよりも小さい開口部３３を形成する。次に、開口部を埋め込む第１電極３５を形成する。次に、第１主表面と対向する基板を第２主表面側から薄層化して、開口部の深さよりも大きい厚さとする。次に、第２主表面側１１１ｂから開口部の底面３３ｂへ向けて、基板１１１に切り込みを入れる３９ことによって、第２主表面側から第１電極を露出させる。次に、切り込みを埋め込む第２電極４４を形成する。
【解決手段】基板に、第１主表面側から、深さが基板の厚さよりも小さい開口部３３を形成する。次に、開口部を埋め込む第１電極３５を形成する。次に、第１主表面と対向する基板を第２主表面側から薄層化して、開口部の深さよりも大きい厚さとする。次に、第２主表面側１１１ｂから開口部の底面３３ｂへ向けて、基板１１１に切り込みを入れる３９ことによって、第２主表面側から第１電極を露出させる。次に、切り込みを埋め込む第２電極４４を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基板に形成されたビアホールを埋め込む電極構造とその製造方法に関する。
【背景技術】
【０００２】
例えば高周波動作させることを目的とした半導体装置では、ビアホールを利用した電極構造が用いられている。
【０００３】
ビアホールは、基板の互いに対向する第１主表面及び第２主表面間を貫通して形成される。そして、ビアホールを導電性の電極で埋め込むことによって、基板の一方の主表面（例えば第１主表面）に設けられている素子の電極を、他方の主表面（例えば第２主表面）側に短い距離で導通することができる。
【０００４】
ビアホールを利用した電極構造の製造方法として、例えば特許文献１及び特許文献２に開示された技術がある。
【０００５】
特許文献１に開示されている電極構造の製造方法では、まず、種々の素子が形成されている第１主表面、及び第１主表面と対向する第２主表面を有している基板を、第２主表面側から研磨することによって薄層化する。次に、周知のフォトリソグラフィ及びドライエッチングを用いて、基板の第２主表面側からビアホールを形成する。次に、第２主表面側からビアホールを埋め込むメッキ電極を形成する。
【０００６】
なお、特許文献１に開示された電極構造では、ビアホールを第１主表面に設けられたソース電極の直下に形成することによって、メッキ電極とソース電極とを電気的に接続している。
【０００７】
また、特許文献２に開示されている電極構造の製造方法では、まず、基板の、種々の素子が形成されている第１主表面側からビアホールを形成する。次に、第１主表面側からビアホールを埋め込む第１メッキ電極を形成する。この第１メッキ電極は、ソース電極と接続されて形成される。次に、第１主表面と対向する第２主表面側から基板を研磨することによって薄層化する。この薄層化によって、第２主表面側から第１メッキ電極を露出させる。次に、第２主表面を被覆する第２メッキ電極を形成し、第２主表面側から露出した第１メッキ電極と第２メッキ電極とを電気的に接続する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−３７９６号公報
【特許文献２】特開２００８−２０５０００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した特許文献１による電極構造の製造方法では、まず基板を薄層化するため、その後に行う例えばフォトリソグラフィ及びドライエッチングの工程等において、ウェハハンドリングが困難となる。
【００１０】
また、特許文献１による電極構造の製造方法では、素子が形成されていない第２主表面側からビアホールを形成するため、ビアホールの位置合わせに高い精度が要求される。そのため、フォトリソグラフィを行う際に例えば両面アライナ等を用いる必要がある。
【００１１】
一方、特許文献２による電極構造の製造方法では、研磨による基板の薄層化によって第１メッキ電極を第２主表面側から露出させるため、第１主表面側からのビアホールを予め深く形成しておく必要がある。ビアホールを深く形成した場合、ビアホール内を埋め込むメッキ電極にボイドが発生する恐れが大きくなる。これを防ぐには、ビアホールの径を拡大する必要がある。また、ビアホールを深く形成するには、エッチングを長時間行う必要がある。そのため、マスクとして用いるレジストパターンやビアホールの内壁面の削れなどによりビアホールの径が拡大することも考えられる。そのため、小型化に不利である。
【００１２】
また、特許文献２による電極構造の製造方法では、研磨により第１メッキ電極を第２主表面から露出させる際に、第１メッキ電極と基板との研磨レートの差に起因して、第１メッキ電極と基板との界面に応力が加わり、割れが発生する恐れがある。
【００１３】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、ウェハハンドリングが容易であり、高精度の位置合わせを必要とせず、ビアホールを浅く形成でき、さらに第１メッキ電極と基板との界面の割れを防止できる電極構造とその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上述の目的の達成を図るため、この発明による電極構造の製造方法は、以下の第１工程から第５工程までの各工程を含んでいる。
【００１５】
まず、第１工程では、互いに対向する第１主表面及び第２主表面を有する基板に、第１主表面側から、基板の厚さよりも小さい深さの開口部を形成する。
【００１６】
次に、第２工程では、開口部を埋め込む第１電極を形成する。
【００１７】
次に、第３工程では、基板を第２主表面側から薄層化して、開口部の深さよりも大きい厚さとする。
【００１８】
次に、第４工程では、第２主表面側から開口部の底面へ向けて、基板に切り込みを入れることによって、第２主表面側から第１電極を露出させる。
【００１９】
次に、第５工程では、切り込みを埋め込む第２電極を形成する。
【００２０】
上述した工程を経て形成された電極構造は、互いに対向する第１主表面及び第２主表面を有し、第１主表面側から基板の厚さよりも小さい深さで開口部が形成されている基板と、開口部を埋め込む第１電極と、第２主表面側から開口部の底面へ向けて形成された、第２主表面側から第１電極を露出させる切り込みと、この切り込みを埋め込む第２電極とを具えている。
【発明の効果】
【００２１】
この発明による電極構造の製造方法では、開口部を形成した後に、基板の薄層化を行う。そのため、薄層化された基板に対して、例えばフォトリソグラフィ及びドライエッチングを行う工程がないため、ウェハハンドリングが容易である。
【００２２】
また、この発明による電極構造の製造方法では、第１主表面側から開口部を形成する。そのため、第２主表面におけるフォトリソグラフィを必要としないため、例えば両面アライナ等の、高精度で位置合わせを行うための装置が不要である。
【００２３】
また、この発明による電極構造の製造方法では、第１主表面側から開口部を、特許文献２に開示の製造方法と比して浅く形成しても、第２主表面側からの切り込みによって第１電極を第２主表面側から露出させることができる。そのため、開口部の径の拡大を抑制することができ、小型化に繋がる。
【００２４】
また、この発明による電極構造の製造方法では、電極を第２主表面側から露出させる工程を、研磨による薄層化によってではなく、切り込みを入れることによって行う。そのため、研磨レートの差に起因する、第１電極と基板との界面の割れを防止することができる。
【００２５】
また、この発明による電極構造は、開口部及び切り込みを利用した電極構造を採用することによって、例えば上述した特許文献１または特許文献２に係る問題が生じることなく製造可能である。
【図面の簡単な説明】
【００２６】
【図１】電極構造の製造方法を説明するための工程図（１）である。
【図２】電極構造の製造方法を説明するための工程図（２）である。
【図３】電極構造の製造方法を説明するための工程図（３）である。
【図４】電極構造の製造方法を説明するための工程図（４）である。
【図５】電極構造の製造方法を説明するための工程図（５）である。
【発明を実施するための形態】
【００２７】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００２８】
図１〜５を参照して、電極構造の製造方法について説明する。図１〜５は電極構造の製造方法を説明するための工程図である。
【００２９】
図１（Ａ）、図２（Ａ）、図３、図４（Ａ）、及び図５は、各製造段階で得られる構造体の断面を切り口で示してある。
【００３０】
また、図１（Ｂ）及び図２（Ｂ）は、図１（Ａ）及び図２（Ａ）に示す構造体を基板の第１主表面側から見た平面図である。なお、図１（Ａ）は、図１（Ｂ）に示すＩ−Ｉ線に沿った断面を矢印の方向から見た切り口に相当する。また、図２（Ａ）は、図２（Ｂ）に示すＩＩ−ＩＩ線に沿った断面を矢印の方向から見た切り口に相当する。
【００３１】
また、図４（Ｂ）は、図４（Ａ）に示す構造体を、基板の第２主表面側から見た平面図である。
【００３２】
まず、第１工程では、基板１１に、一方の第１主表面１１ａ側から開口部３３を形成する（図１（Ａ）及び（Ｂ）参照）。
【００３３】
図１（Ａ）に示す構成例では、基板１１として、例えば、Ｓｉ（シリコン）支持基板１３上に、ＡｌＮ（窒化アルミニウム）、ＧａＮ（窒化ガリウム）、またはＡｌＧａＮ（窒化アルミニウムガリウム）等の複数の層を含むバッファ層１５、ＧａＮ電子走行層１７、及びＡｌＧａＮ電子供給層１９をこの順にエピタキシャル成長して形成したエピタキシャル基板を示している。なお、基板１１はエピタキシャル基板に限定されず、設計に応じて、例えば単結晶Ｓｉ基板、あるいはＳｉＣ（炭化ケイ素）基板等のその他の半導体基板を用いることができる。
【００３４】
基板１１は、互いに対向する第１主表面１１ａ及び第２主表面１１ｂを有している。ここで、第１主表面１１ａ及び第２主表面１１ｂ間の厚さをＸμｍとする。
【００３５】
基板１１には、素子領域２１と素子分離領域２３とが互いに区画されて設定されている（図１（Ａ）及び（Ｂ）参照）。ここでは、素子領域２１にＦＥＴが形成されており、第１主表面１１ａ上にソース電極２５、ドレイン電極２７、及びゲート電極２９が形成されている例について説明する。また、素子分離領域２３では、例えば周知のイオン注入によって素子分離されている。なお、図１（Ａ）及び（Ｂ）に示すソース電極２５、ドレイン電極２７、及びゲート電極２９の配置、並びに素子領域２１及び素子分離領域２３の配置は一例であり、設計に応じて任意に変更することができる。
【００３６】
また、基板１１の第１主表面１１ａ上には、ソース電極２５及びドレイン電極２７を部分的に露出させる絶縁膜３１が形成されている。この絶縁膜３１によって、ソース電極２５、ドレイン電極２７、及びゲート電極２９が互いに絶縁されている。なお、図１（Ｂ）では、基板１１の構成を明瞭に示すために、絶縁膜３１を省略している。
【００３７】
第１工程では、従来周知のフォトリソグラフィ技術を用いて、第１主表面１１ａ上に絶縁膜３１を介してレジストパターンを形成するのが好ましい。そして、このレジストパターンをマスクとして用いたエッチングを行うことにより、開口部３３を形成する。この開口部３３の直径は、例えば５０〜１００μｍの範囲内とする。また、エッチングは、例えば、Ｃｌ２（塩素）あるいはＢＣｌ３（三塩化ホウ素）といった塩素系のガスを用いた誘導結合プラズマイオンエッチング（ＩＣＰ−ＲＩＥ）法などのドライエッチングとすることができる。
【００３８】
ここで、開口部３３の深さは、基板１１の厚さよりも小さく設定される。すなわち、開口部３３の深さをＹμｍとすると、Ｙ＜Ｘとなるように開口部３３を形成する。従って、開口部３３は、その底面３３ａが基板１１の厚さ方向の中途に位置している。後の工程において、基板１１を例えば５０μｍ程度まで薄層化する場合には、この第１工程では、開口部３３を５０μｍよりも浅く形成する。
【００３９】
なお、基板１１として、例えば図１（Ａ）に示すようなエピタキシャル基板を用いる場合には、絶縁膜３１、ＡｌＧａＮ電子供給層１９、ＧａＮ電子走行層１７、及びバッファ層１５を順次貫通させて、開口部３３の底面３３ａがＳｉ支持基板１３に達するように形成する。
【００４０】
また、開口部３３を複数形成することができる。複数の開口部３３を形成する場合には、第１主表面１１ａに沿って直線状に配列して形成するのが好ましい。
【００４１】
また、後の工程で開口部３３を埋め込んで形成する第１電極を、素子領域２１の基板１１と絶縁するために、開口部３３を素子分離領域２３に形成するのが好ましい。ただし、第１電極を、例えば絶縁膜を介して形成するなどして、素子領域２１の基板１１と絶縁した状態で形成できるのであれば、開口部３３を素子領域２１に形成することもできる。
【００４２】
次に、第２工程では、開口部３３を埋め込む第１電極３４を形成する（図２（Ａ）及び（Ｂ）参照）。
【００４３】
第１電極３４は、例えば好ましくは従来周知のメッキ法を用いて形成することができる。そこで、この工程では、まず、開口部３３の底面３３ａ及び内壁面３３ｂ、並びに絶縁膜３１の上面３１ａを被覆するカレント層を形成する。カレント層は、例えばＴｉ（チタン）、Ａｕ（金）、又はＰｔ（白金）を材料としてスパッタ法または蒸着法を用いて形成することができる。そして、カレント層をシードメタルとして、このカレント層上に例えばＡｕ等を材料としてメッキ電極を形成する。その結果、これらカレント層及びメッキ電極が積層されて構成された第１電極層が形成される。第１電極層は、開口部３３内に充填されるとともに、絶縁膜３１上に堆積される。
【００４４】
第１電極層は、ソース電極２５及びドレイン電極２７と電気的に接続される。
【００４５】
次いで、ソース電極２５とドレイン電極２７とを絶縁するために、第１電極層を、例えばエッチングまたはイオンミリング等によってパターニングして、第１電極３４を形成する。このパターニングによって、第１電極３４は、ソース電極２５に接続されている第１電極３４ａ（すなわち第１カレント層３７ａ及び第１メッキ電極３５ａ）と、ドレイン電極２７に接続されている第１電極３４ｂ（すなわち第１カレント層３７ｂ及び第１メッキ電極３５ｂ）とに分離される。そして、例えば、開口部３３を埋め込む第１電極３４ａが、ソース電極２５と接続されるようにパターニングする。なお、図２（Ａ）及び（Ｂ）に示すパターニングされた第１電極３４の形状または配置は一例であり、設計に応じて任意に変更することができる。また、図２（Ｂ）では、基板１１の構成を明瞭に示すために、絶縁膜３１を省略している。
【００４６】
次に、第３工程では、第２主表面１１ｂ側から研磨することによって基板１１を薄層化する。なお、以下、薄層化後の基板１１１を薄層化基板１１１とも称する（図３参照）。
【００４７】
このとき、薄層化基板１１１の厚さを、開口部３３の深さよりも大きくする。すなわち、薄層化基板１１１の厚さをＺμｍとすると、Ｚ＞Ｙとなるように薄層化する。従って、この工程における薄層化では、開口部３３に埋め込まれている第１電極３４は、薄層化基板１１１の第２主表面１１１ｂ側から露出しない。そして、薄層化基板１１１の厚さを例えば５０μｍ程度とするのが好ましい。
【００４８】
なお、基板１１としてエピタキシャル基板を用いた場合には、Ｓｉ支持基板１３を研磨して薄層化する。そして、薄層化後のＳｉ支持基板１１３の厚さを調整することによって、薄層化基板１１１の厚さを調整する。
【００４９】
次に、第４工程では、第２主表面１１１ｂ側から開口部３３の底面３３ａへ向けて、薄層化基板１１１に切り込み３９を入れる。この切り込み３９によって、開口部３３を貫通させ、開口部３３を埋め込む第１電極３４ａを第２主表面１１１ｂ側に露出させる（図４（Ａ）及び（Ｂ）参照）。
【００５０】
ここでは、切り込み３９を、例えばダイシングソーを用いて、所謂ダイシングザグリとして形成することができる。切り込み３９は、第２主表面１１１ｂ側へ第１電極３４ａを露出させることができる深さで形成する。なお、切り込み３９形成後における半導体装置の製造工程において、薄層化基板１１１が割れるのを防止するために、薄層化基板１１１の厚さの５０％よりも浅く切り込み３９を形成するのが好ましい。
【００５１】
第２主表面１１１ｂ側から第１電極３４ａが露出することによって、開口部３３は、第１主表面１１１ａ側に形成されたソース電極２５を第２主表面１１１ｂ側に電気的に導通させるためのビアホールとして機能する。
【００５２】
また、開口部３３を複数形成した場合には、第２主表面１１１ｂ側から開口部３３の各底面３３ａへ向けて、第２主表面１１１ｂに沿って直線状に切り込み３９を入れる。図４（Ｂ）に示すように、複数の開口部３３は、直線状に配列して形成されている。そのため、この配列方向に沿って１つの切り込み３９を入れることによって、各開口部３３内に形成された第１電極３４ａを第２主表面１１１ｂ側に露出させることができる。なお、切り込み３９を入れる際に基準とする開口部３３の配列方向を図４（Ｂ）にＩＩＩ−ＩＩＩ線で示す。
【００５３】
次に、第５工程では、切り込み３９を埋め込む第２電極４４を形成する（図５参照）。
【００５４】
第２電極４４は、例えば好ましくは従来周知のメッキ法を用いて形成することができる。そこで、この工程では、切り込み３９の底面３９ａ及び内壁面３９ｂ、並びに第２主表面１１１ｂを被覆する第２カレント層４３を形成する。第２カレント層４３は、例えばＴｉ、Ａｕ、又はＰｔを材料としてスパッタ法または蒸着法を用いて形成することができる。そして、第２カレント層４３をシードメタルとして、この第２カレント層４３上に例えばＡｕ（金）等を材料として第２メッキ電極４１を形成する。その結果、これら第２カレント層４３及び第２メッキ電極４１が積層されて構成された第２電極４４が形成される。第２電極４４は、切り込み３９内に充填されるとともに、第２主表面１１１ｂ上に堆積される。
【００５５】
そして、第２電極４４は、第２主表面１１１ｂ側から露出した第１電極３４ａに積層して形成される。その結果、第１メッキ電極３５ａ、第１カレント層３７ａ、第２カレント層４３、及び第２メッキ電極４１が電気的に接続されるため、ソース電極２５を第２主表面１１１ｂ側へ導通させることができる。
【００５６】
上述した電極構造の製造方法では、開口部３３を形成した後に、基板１１の薄層化を行う。そのため、薄層化基板１１１に対して、例えばフォトリソグラフィ及びドライエッチングを行う工程がないため、ウェハハンドリングが容易である。
【００５７】
また、この電極構造の製造方法では、第２主表面１１１ｂ側から開口部３３を形成する工程がない。そのため、第２主表面１１１ｂにおけるフォトリソグラフィを必要としないため、例えば両面アライナ等の、高精度で位置合わせを行うための装置が不要である。
【００５８】
また、この電極構造の製造方法では、第１主表面１１ａ側から開口部３３を形成しており、第１工程において第１主表面１１ａ側から開口部３３を、例えば特許文献２に開示の製造方法と比して浅く形成しても、第４工程において第２主表面１１１ｂ側からの切り込みによって開口部３３を第２主表面１１１ｂ側へ貫通させることができる。
【００５９】
また、この電極構造の製造方法では、第２主表面１１１ｂ側から第１電極３４ａを露出させる工程を、研磨による薄層化によってではなく、切り込み３９を入れることによって行う。そのため、研磨レートの差に起因して、開口部３３を埋め込む第１電極３４ａと基板１１１との界面の割れを防止することができる。
【００６０】
また、上述した工程を経て形成された電極構造（図５参照）では、第１主表面１１１ａ及び第２主表面１１１ｂ間の厚さがＺμｍである基板１１１に、第１主表面１１１ａ側からＹ（Ｙ＜Ｚ）μｍの深さで形成された開口部３３と、第２主表面１１１ｂ側から開口部３３の底面３３ａへ向けて形成された、開口部３３を第２主表面１１１ｂ側へ貫通させる切り込み３９とが形成されている。
【００６１】
そして、開口部３３を埋め込む第１電極３４ａと、切り込み３９を埋め込む第２電極４４とが電気的に接続されている。
【００６２】
このように、この発明による電極構造は、開口部３３及び切り込み３９を利用した電極構造を採用することによって、例えば上述した特許文献１または特許文献２に係る問題が生じることなく製造可能である。
【符号の説明】
【００６３】
１１、１１１：基板
１３：Ｓｉ支持基板
１５：バッファ層
１７：ＧａＮ電子走行層
１９：ＡｌＧａＮ電子供給層
２１：素子領域
２３：素子分離領域
２５：ソース電極
２７：ドレイン電極
２９：ゲート電極
３１：絶縁膜
３３：開口部
３４，３４ａ、３４ｂ：第１電極
３５ａ、３５ｂ：第１メッキ電極
３７ａ、３７ｂ：第１カレント層
３９：切り込み
４１：第２メッキ電極
４３：第２カレント層
４４：第２電極
【技術分野】
【０００１】
この発明は、基板に形成されたビアホールを埋め込む電極構造とその製造方法に関する。
【背景技術】
【０００２】
例えば高周波動作させることを目的とした半導体装置では、ビアホールを利用した電極構造が用いられている。
【０００３】
ビアホールは、基板の互いに対向する第１主表面及び第２主表面間を貫通して形成される。そして、ビアホールを導電性の電極で埋め込むことによって、基板の一方の主表面（例えば第１主表面）に設けられている素子の電極を、他方の主表面（例えば第２主表面）側に短い距離で導通することができる。
【０００４】
ビアホールを利用した電極構造の製造方法として、例えば特許文献１及び特許文献２に開示された技術がある。
【０００５】
特許文献１に開示されている電極構造の製造方法では、まず、種々の素子が形成されている第１主表面、及び第１主表面と対向する第２主表面を有している基板を、第２主表面側から研磨することによって薄層化する。次に、周知のフォトリソグラフィ及びドライエッチングを用いて、基板の第２主表面側からビアホールを形成する。次に、第２主表面側からビアホールを埋め込むメッキ電極を形成する。
【０００６】
なお、特許文献１に開示された電極構造では、ビアホールを第１主表面に設けられたソース電極の直下に形成することによって、メッキ電極とソース電極とを電気的に接続している。
【０００７】
また、特許文献２に開示されている電極構造の製造方法では、まず、基板の、種々の素子が形成されている第１主表面側からビアホールを形成する。次に、第１主表面側からビアホールを埋め込む第１メッキ電極を形成する。この第１メッキ電極は、ソース電極と接続されて形成される。次に、第１主表面と対向する第２主表面側から基板を研磨することによって薄層化する。この薄層化によって、第２主表面側から第１メッキ電極を露出させる。次に、第２主表面を被覆する第２メッキ電極を形成し、第２主表面側から露出した第１メッキ電極と第２メッキ電極とを電気的に接続する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−３７９６号公報
【特許文献２】特開２００８−２０５０００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した特許文献１による電極構造の製造方法では、まず基板を薄層化するため、その後に行う例えばフォトリソグラフィ及びドライエッチングの工程等において、ウェハハンドリングが困難となる。
【００１０】
また、特許文献１による電極構造の製造方法では、素子が形成されていない第２主表面側からビアホールを形成するため、ビアホールの位置合わせに高い精度が要求される。そのため、フォトリソグラフィを行う際に例えば両面アライナ等を用いる必要がある。
【００１１】
一方、特許文献２による電極構造の製造方法では、研磨による基板の薄層化によって第１メッキ電極を第２主表面側から露出させるため、第１主表面側からのビアホールを予め深く形成しておく必要がある。ビアホールを深く形成した場合、ビアホール内を埋め込むメッキ電極にボイドが発生する恐れが大きくなる。これを防ぐには、ビアホールの径を拡大する必要がある。また、ビアホールを深く形成するには、エッチングを長時間行う必要がある。そのため、マスクとして用いるレジストパターンやビアホールの内壁面の削れなどによりビアホールの径が拡大することも考えられる。そのため、小型化に不利である。
【００１２】
また、特許文献２による電極構造の製造方法では、研磨により第１メッキ電極を第２主表面から露出させる際に、第１メッキ電極と基板との研磨レートの差に起因して、第１メッキ電極と基板との界面に応力が加わり、割れが発生する恐れがある。
【００１３】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、ウェハハンドリングが容易であり、高精度の位置合わせを必要とせず、ビアホールを浅く形成でき、さらに第１メッキ電極と基板との界面の割れを防止できる電極構造とその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上述の目的の達成を図るため、この発明による電極構造の製造方法は、以下の第１工程から第５工程までの各工程を含んでいる。
【００１５】
まず、第１工程では、互いに対向する第１主表面及び第２主表面を有する基板に、第１主表面側から、基板の厚さよりも小さい深さの開口部を形成する。
【００１６】
次に、第２工程では、開口部を埋め込む第１電極を形成する。
【００１７】
次に、第３工程では、基板を第２主表面側から薄層化して、開口部の深さよりも大きい厚さとする。
【００１８】
次に、第４工程では、第２主表面側から開口部の底面へ向けて、基板に切り込みを入れることによって、第２主表面側から第１電極を露出させる。
【００１９】
次に、第５工程では、切り込みを埋め込む第２電極を形成する。
【００２０】
上述した工程を経て形成された電極構造は、互いに対向する第１主表面及び第２主表面を有し、第１主表面側から基板の厚さよりも小さい深さで開口部が形成されている基板と、開口部を埋め込む第１電極と、第２主表面側から開口部の底面へ向けて形成された、第２主表面側から第１電極を露出させる切り込みと、この切り込みを埋め込む第２電極とを具えている。
【発明の効果】
【００２１】
この発明による電極構造の製造方法では、開口部を形成した後に、基板の薄層化を行う。そのため、薄層化された基板に対して、例えばフォトリソグラフィ及びドライエッチングを行う工程がないため、ウェハハンドリングが容易である。
【００２２】
また、この発明による電極構造の製造方法では、第１主表面側から開口部を形成する。そのため、第２主表面におけるフォトリソグラフィを必要としないため、例えば両面アライナ等の、高精度で位置合わせを行うための装置が不要である。
【００２３】
また、この発明による電極構造の製造方法では、第１主表面側から開口部を、特許文献２に開示の製造方法と比して浅く形成しても、第２主表面側からの切り込みによって第１電極を第２主表面側から露出させることができる。そのため、開口部の径の拡大を抑制することができ、小型化に繋がる。
【００２４】
また、この発明による電極構造の製造方法では、電極を第２主表面側から露出させる工程を、研磨による薄層化によってではなく、切り込みを入れることによって行う。そのため、研磨レートの差に起因する、第１電極と基板との界面の割れを防止することができる。
【００２５】
また、この発明による電極構造は、開口部及び切り込みを利用した電極構造を採用することによって、例えば上述した特許文献１または特許文献２に係る問題が生じることなく製造可能である。
【図面の簡単な説明】
【００２６】
【図１】電極構造の製造方法を説明するための工程図（１）である。
【図２】電極構造の製造方法を説明するための工程図（２）である。
【図３】電極構造の製造方法を説明するための工程図（３）である。
【図４】電極構造の製造方法を説明するための工程図（４）である。
【図５】電極構造の製造方法を説明するための工程図（５）である。
【発明を実施するための形態】
【００２７】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００２８】
図１〜５を参照して、電極構造の製造方法について説明する。図１〜５は電極構造の製造方法を説明するための工程図である。
【００２９】
図１（Ａ）、図２（Ａ）、図３、図４（Ａ）、及び図５は、各製造段階で得られる構造体の断面を切り口で示してある。
【００３０】
また、図１（Ｂ）及び図２（Ｂ）は、図１（Ａ）及び図２（Ａ）に示す構造体を基板の第１主表面側から見た平面図である。なお、図１（Ａ）は、図１（Ｂ）に示すＩ−Ｉ線に沿った断面を矢印の方向から見た切り口に相当する。また、図２（Ａ）は、図２（Ｂ）に示すＩＩ−ＩＩ線に沿った断面を矢印の方向から見た切り口に相当する。
【００３１】
また、図４（Ｂ）は、図４（Ａ）に示す構造体を、基板の第２主表面側から見た平面図である。
【００３２】
まず、第１工程では、基板１１に、一方の第１主表面１１ａ側から開口部３３を形成する（図１（Ａ）及び（Ｂ）参照）。
【００３３】
図１（Ａ）に示す構成例では、基板１１として、例えば、Ｓｉ（シリコン）支持基板１３上に、ＡｌＮ（窒化アルミニウム）、ＧａＮ（窒化ガリウム）、またはＡｌＧａＮ（窒化アルミニウムガリウム）等の複数の層を含むバッファ層１５、ＧａＮ電子走行層１７、及びＡｌＧａＮ電子供給層１９をこの順にエピタキシャル成長して形成したエピタキシャル基板を示している。なお、基板１１はエピタキシャル基板に限定されず、設計に応じて、例えば単結晶Ｓｉ基板、あるいはＳｉＣ（炭化ケイ素）基板等のその他の半導体基板を用いることができる。
【００３４】
基板１１は、互いに対向する第１主表面１１ａ及び第２主表面１１ｂを有している。ここで、第１主表面１１ａ及び第２主表面１１ｂ間の厚さをＸμｍとする。
【００３５】
基板１１には、素子領域２１と素子分離領域２３とが互いに区画されて設定されている（図１（Ａ）及び（Ｂ）参照）。ここでは、素子領域２１にＦＥＴが形成されており、第１主表面１１ａ上にソース電極２５、ドレイン電極２７、及びゲート電極２９が形成されている例について説明する。また、素子分離領域２３では、例えば周知のイオン注入によって素子分離されている。なお、図１（Ａ）及び（Ｂ）に示すソース電極２５、ドレイン電極２７、及びゲート電極２９の配置、並びに素子領域２１及び素子分離領域２３の配置は一例であり、設計に応じて任意に変更することができる。
【００３６】
また、基板１１の第１主表面１１ａ上には、ソース電極２５及びドレイン電極２７を部分的に露出させる絶縁膜３１が形成されている。この絶縁膜３１によって、ソース電極２５、ドレイン電極２７、及びゲート電極２９が互いに絶縁されている。なお、図１（Ｂ）では、基板１１の構成を明瞭に示すために、絶縁膜３１を省略している。
【００３７】
第１工程では、従来周知のフォトリソグラフィ技術を用いて、第１主表面１１ａ上に絶縁膜３１を介してレジストパターンを形成するのが好ましい。そして、このレジストパターンをマスクとして用いたエッチングを行うことにより、開口部３３を形成する。この開口部３３の直径は、例えば５０〜１００μｍの範囲内とする。また、エッチングは、例えば、Ｃｌ２（塩素）あるいはＢＣｌ３（三塩化ホウ素）といった塩素系のガスを用いた誘導結合プラズマイオンエッチング（ＩＣＰ−ＲＩＥ）法などのドライエッチングとすることができる。
【００３８】
ここで、開口部３３の深さは、基板１１の厚さよりも小さく設定される。すなわち、開口部３３の深さをＹμｍとすると、Ｙ＜Ｘとなるように開口部３３を形成する。従って、開口部３３は、その底面３３ａが基板１１の厚さ方向の中途に位置している。後の工程において、基板１１を例えば５０μｍ程度まで薄層化する場合には、この第１工程では、開口部３３を５０μｍよりも浅く形成する。
【００３９】
なお、基板１１として、例えば図１（Ａ）に示すようなエピタキシャル基板を用いる場合には、絶縁膜３１、ＡｌＧａＮ電子供給層１９、ＧａＮ電子走行層１７、及びバッファ層１５を順次貫通させて、開口部３３の底面３３ａがＳｉ支持基板１３に達するように形成する。
【００４０】
また、開口部３３を複数形成することができる。複数の開口部３３を形成する場合には、第１主表面１１ａに沿って直線状に配列して形成するのが好ましい。
【００４１】
また、後の工程で開口部３３を埋め込んで形成する第１電極を、素子領域２１の基板１１と絶縁するために、開口部３３を素子分離領域２３に形成するのが好ましい。ただし、第１電極を、例えば絶縁膜を介して形成するなどして、素子領域２１の基板１１と絶縁した状態で形成できるのであれば、開口部３３を素子領域２１に形成することもできる。
【００４２】
次に、第２工程では、開口部３３を埋め込む第１電極３４を形成する（図２（Ａ）及び（Ｂ）参照）。
【００４３】
第１電極３４は、例えば好ましくは従来周知のメッキ法を用いて形成することができる。そこで、この工程では、まず、開口部３３の底面３３ａ及び内壁面３３ｂ、並びに絶縁膜３１の上面３１ａを被覆するカレント層を形成する。カレント層は、例えばＴｉ（チタン）、Ａｕ（金）、又はＰｔ（白金）を材料としてスパッタ法または蒸着法を用いて形成することができる。そして、カレント層をシードメタルとして、このカレント層上に例えばＡｕ等を材料としてメッキ電極を形成する。その結果、これらカレント層及びメッキ電極が積層されて構成された第１電極層が形成される。第１電極層は、開口部３３内に充填されるとともに、絶縁膜３１上に堆積される。
【００４４】
第１電極層は、ソース電極２５及びドレイン電極２７と電気的に接続される。
【００４５】
次いで、ソース電極２５とドレイン電極２７とを絶縁するために、第１電極層を、例えばエッチングまたはイオンミリング等によってパターニングして、第１電極３４を形成する。このパターニングによって、第１電極３４は、ソース電極２５に接続されている第１電極３４ａ（すなわち第１カレント層３７ａ及び第１メッキ電極３５ａ）と、ドレイン電極２７に接続されている第１電極３４ｂ（すなわち第１カレント層３７ｂ及び第１メッキ電極３５ｂ）とに分離される。そして、例えば、開口部３３を埋め込む第１電極３４ａが、ソース電極２５と接続されるようにパターニングする。なお、図２（Ａ）及び（Ｂ）に示すパターニングされた第１電極３４の形状または配置は一例であり、設計に応じて任意に変更することができる。また、図２（Ｂ）では、基板１１の構成を明瞭に示すために、絶縁膜３１を省略している。
【００４６】
次に、第３工程では、第２主表面１１ｂ側から研磨することによって基板１１を薄層化する。なお、以下、薄層化後の基板１１１を薄層化基板１１１とも称する（図３参照）。
【００４７】
このとき、薄層化基板１１１の厚さを、開口部３３の深さよりも大きくする。すなわち、薄層化基板１１１の厚さをＺμｍとすると、Ｚ＞Ｙとなるように薄層化する。従って、この工程における薄層化では、開口部３３に埋め込まれている第１電極３４は、薄層化基板１１１の第２主表面１１１ｂ側から露出しない。そして、薄層化基板１１１の厚さを例えば５０μｍ程度とするのが好ましい。
【００４８】
なお、基板１１としてエピタキシャル基板を用いた場合には、Ｓｉ支持基板１３を研磨して薄層化する。そして、薄層化後のＳｉ支持基板１１３の厚さを調整することによって、薄層化基板１１１の厚さを調整する。
【００４９】
次に、第４工程では、第２主表面１１１ｂ側から開口部３３の底面３３ａへ向けて、薄層化基板１１１に切り込み３９を入れる。この切り込み３９によって、開口部３３を貫通させ、開口部３３を埋め込む第１電極３４ａを第２主表面１１１ｂ側に露出させる（図４（Ａ）及び（Ｂ）参照）。
【００５０】
ここでは、切り込み３９を、例えばダイシングソーを用いて、所謂ダイシングザグリとして形成することができる。切り込み３９は、第２主表面１１１ｂ側へ第１電極３４ａを露出させることができる深さで形成する。なお、切り込み３９形成後における半導体装置の製造工程において、薄層化基板１１１が割れるのを防止するために、薄層化基板１１１の厚さの５０％よりも浅く切り込み３９を形成するのが好ましい。
【００５１】
第２主表面１１１ｂ側から第１電極３４ａが露出することによって、開口部３３は、第１主表面１１１ａ側に形成されたソース電極２５を第２主表面１１１ｂ側に電気的に導通させるためのビアホールとして機能する。
【００５２】
また、開口部３３を複数形成した場合には、第２主表面１１１ｂ側から開口部３３の各底面３３ａへ向けて、第２主表面１１１ｂに沿って直線状に切り込み３９を入れる。図４（Ｂ）に示すように、複数の開口部３３は、直線状に配列して形成されている。そのため、この配列方向に沿って１つの切り込み３９を入れることによって、各開口部３３内に形成された第１電極３４ａを第２主表面１１１ｂ側に露出させることができる。なお、切り込み３９を入れる際に基準とする開口部３３の配列方向を図４（Ｂ）にＩＩＩ−ＩＩＩ線で示す。
【００５３】
次に、第５工程では、切り込み３９を埋め込む第２電極４４を形成する（図５参照）。
【００５４】
第２電極４４は、例えば好ましくは従来周知のメッキ法を用いて形成することができる。そこで、この工程では、切り込み３９の底面３９ａ及び内壁面３９ｂ、並びに第２主表面１１１ｂを被覆する第２カレント層４３を形成する。第２カレント層４３は、例えばＴｉ、Ａｕ、又はＰｔを材料としてスパッタ法または蒸着法を用いて形成することができる。そして、第２カレント層４３をシードメタルとして、この第２カレント層４３上に例えばＡｕ（金）等を材料として第２メッキ電極４１を形成する。その結果、これら第２カレント層４３及び第２メッキ電極４１が積層されて構成された第２電極４４が形成される。第２電極４４は、切り込み３９内に充填されるとともに、第２主表面１１１ｂ上に堆積される。
【００５５】
そして、第２電極４４は、第２主表面１１１ｂ側から露出した第１電極３４ａに積層して形成される。その結果、第１メッキ電極３５ａ、第１カレント層３７ａ、第２カレント層４３、及び第２メッキ電極４１が電気的に接続されるため、ソース電極２５を第２主表面１１１ｂ側へ導通させることができる。
【００５６】
上述した電極構造の製造方法では、開口部３３を形成した後に、基板１１の薄層化を行う。そのため、薄層化基板１１１に対して、例えばフォトリソグラフィ及びドライエッチングを行う工程がないため、ウェハハンドリングが容易である。
【００５７】
また、この電極構造の製造方法では、第２主表面１１１ｂ側から開口部３３を形成する工程がない。そのため、第２主表面１１１ｂにおけるフォトリソグラフィを必要としないため、例えば両面アライナ等の、高精度で位置合わせを行うための装置が不要である。
【００５８】
また、この電極構造の製造方法では、第１主表面１１ａ側から開口部３３を形成しており、第１工程において第１主表面１１ａ側から開口部３３を、例えば特許文献２に開示の製造方法と比して浅く形成しても、第４工程において第２主表面１１１ｂ側からの切り込みによって開口部３３を第２主表面１１１ｂ側へ貫通させることができる。
【００５９】
また、この電極構造の製造方法では、第２主表面１１１ｂ側から第１電極３４ａを露出させる工程を、研磨による薄層化によってではなく、切り込み３９を入れることによって行う。そのため、研磨レートの差に起因して、開口部３３を埋め込む第１電極３４ａと基板１１１との界面の割れを防止することができる。
【００６０】
また、上述した工程を経て形成された電極構造（図５参照）では、第１主表面１１１ａ及び第２主表面１１１ｂ間の厚さがＺμｍである基板１１１に、第１主表面１１１ａ側からＹ（Ｙ＜Ｚ）μｍの深さで形成された開口部３３と、第２主表面１１１ｂ側から開口部３３の底面３３ａへ向けて形成された、開口部３３を第２主表面１１１ｂ側へ貫通させる切り込み３９とが形成されている。
【００６１】
そして、開口部３３を埋め込む第１電極３４ａと、切り込み３９を埋め込む第２電極４４とが電気的に接続されている。
【００６２】
このように、この発明による電極構造は、開口部３３及び切り込み３９を利用した電極構造を採用することによって、例えば上述した特許文献１または特許文献２に係る問題が生じることなく製造可能である。
【符号の説明】
【００６３】
１１、１１１：基板
１３：Ｓｉ支持基板
１５：バッファ層
１７：ＧａＮ電子走行層
１９：ＡｌＧａＮ電子供給層
２１：素子領域
２３：素子分離領域
２５：ソース電極
２７：ドレイン電極
２９：ゲート電極
３１：絶縁膜
３３：開口部
３４，３４ａ、３４ｂ：第１電極
３５ａ、３５ｂ：第１メッキ電極
３７ａ、３７ｂ：第１カレント層
３９：切り込み
４１：第２メッキ電極
４３：第２カレント層
４４：第２電極
【特許請求の範囲】
【請求項１】
互いに対向する第１主表面及び第２主表面を有する基板に、前記第１主表面側から、前記基板の厚さよりも小さい深さの開口部を形成する第１工程と、
前記開口部を埋め込む第１電極を形成する第２工程と、
前記基板を前記第２主表面側から薄層化して、前記開口部の深さよりも大きい厚さとする第３工程と、
前記第２主表面側から前記開口部の底面へ向けて、前記基板に切り込みを入れることによって、前記第２主表面側から前記第１電極を露出させる第４工程と、
前記切り込みを埋め込む第２電極を形成する第５工程と
を含むことを特徴とする電極構造の製造方法。
【請求項２】
請求項１に記載の電極構造の製造方法であって、
前記開口部を前記第１主表面に沿って直線状に複数配列して形成し、
前記第２主表面側から前記開口部の各底面へ向けて、前記第２主表面に沿って直線状に前記切り込みを入れる
ことを特徴とする電極構造の製造方法。
【請求項３】
請求項１又は２に記載の電極構造の形成方法であって、
ダイシングソーを用いて前記切込みを入れる
ことを特徴とする電極構造の製造方法。
【請求項４】
互いに対向する第１主表面及び第２主表面を有し、前記第１主表面側から前記基板の厚さよりも小さい深さで開口部が形成されている基板と、
前記開口部を埋め込む第１電極と、
前記第２主表面側から前記開口部の底面へ向けて形成された、前記第１電極を前記第２主表面側から露出させる切り込みと、
前記切り込みを埋め込む第２電極と
を具えることを特徴とする電極構造。
【請求項５】
請求項４に記載の電極構造であって、
前記開口部は、前記第１主表面に沿って直線状に複数配列して形成されており、
前記切り込みは、前記開口部の配列方向に沿って前記第２主表面に直線状に形成されている
ことを特徴とする電極構造。
【請求項１】
互いに対向する第１主表面及び第２主表面を有する基板に、前記第１主表面側から、前記基板の厚さよりも小さい深さの開口部を形成する第１工程と、
前記開口部を埋め込む第１電極を形成する第２工程と、
前記基板を前記第２主表面側から薄層化して、前記開口部の深さよりも大きい厚さとする第３工程と、
前記第２主表面側から前記開口部の底面へ向けて、前記基板に切り込みを入れることによって、前記第２主表面側から前記第１電極を露出させる第４工程と、
前記切り込みを埋め込む第２電極を形成する第５工程と
を含むことを特徴とする電極構造の製造方法。
【請求項２】
請求項１に記載の電極構造の製造方法であって、
前記開口部を前記第１主表面に沿って直線状に複数配列して形成し、
前記第２主表面側から前記開口部の各底面へ向けて、前記第２主表面に沿って直線状に前記切り込みを入れる
ことを特徴とする電極構造の製造方法。
【請求項３】
請求項１又は２に記載の電極構造の形成方法であって、
ダイシングソーを用いて前記切込みを入れる
ことを特徴とする電極構造の製造方法。
【請求項４】
互いに対向する第１主表面及び第２主表面を有し、前記第１主表面側から前記基板の厚さよりも小さい深さで開口部が形成されている基板と、
前記開口部を埋め込む第１電極と、
前記第２主表面側から前記開口部の底面へ向けて形成された、前記第１電極を前記第２主表面側から露出させる切り込みと、
前記切り込みを埋め込む第２電極と
を具えることを特徴とする電極構造。
【請求項５】
請求項４に記載の電極構造であって、
前記開口部は、前記第１主表面に沿って直線状に複数配列して形成されており、
前記切り込みは、前記開口部の配列方向に沿って前記第２主表面に直線状に形成されている
ことを特徴とする電極構造。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２０９４７６（Ｐ２０１２−２０９４７６Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７４９９１（Ｐ２０１１−７４９９１）
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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