電流駆動回路
【課題】電源パッドから電流出力用ＭＯＳトランジスタまでの距離に関わらず、各電流出力用ＭＯＳトランジスタから定電流が出力できるようにすること。
【解決手段】電流駆動部３において、電源パッドＰ１（電源電位ＶＤＤ）から各駆動セルまでの距離にかかわらず、駆動セル内のＰ型ＭＯＳトランジスタの基板電位が共通となるように、電源電位ＶＤＤの配線（Ｌ１）とは別に基板電位を設定するための配線（Ｌ２）を設ける。
【解決手段】電流駆動部３において、電源パッドＰ１（電源電位ＶＤＤ）から各駆動セルまでの距離にかかわらず、駆動セル内のＰ型ＭＯＳトランジスタの基板電位が共通となるように、電源電位ＶＤＤの配線（Ｌ１）とは別に基板電位を設定するための配線（Ｌ２）を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流が供給されることによって発光する有機エレクトロルミネッセンス素子（以下、ＥＬ素子と称す。）や発光ダイオード（以下、ＬＥＤ素子と称す。）等を使用した電流駆動型表示装置のための電流駆動回路に関する。
【背景技術】
【０００２】
一般に、ＥＬ素子やＬＥＤ素子を用いた表示装置では、定電流駆動回路（定電流ドライバ）によって表示制御が行われる。従来の定電流駆動回路が下記特許文献１に開示されている。
【０００３】
特許文献１に開示された従来の定電流駆動回路では、制御電圧発生回路部と、表示素子を発光させるための複数の電流出力回路部とが設けられている。複数の電流出力回路部は、制御電圧発生回路部に対してそれぞれ並列に接続されている。これにより、制御電圧発生回路部内のＰ型ＭＯＳトランジスタと、各電流出力回路部内のＰ型ＭＯＳトランジスタとがカレントミラー回路を構成し、各電流出力回路部から定電流が出力されるようになっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１３０５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述した従来の定電流駆動回路では、各電流出力回路部内のＰ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタのソースが、電源パッドから共通の配線（電源配線）を通して電源電位に接続されている。それゆえ、電源配線の抵抗成分による電圧降下のために、各電流出力回路部内のＰ型ＭＯＳトランジスタのソースには、同一の電源電位が供給されない。その結果、電源パッドから距離が離れた電流出力回路部ほど、Ｐ型ＭＯＳトランジスタのソース・ゲート間電圧ＶＧＳが低下し、出力電流が低下する。
また、上述した従来の定電流駆動回路内のＰ型ＭＯＳトランジスタの基板は、ソース同様に、電源パッドから共通の配線（電源配線）を通して電源電位に接続されている。それゆえ、電源パッドから距離が離れた電流出力回路部ほど、Ｐ型ＭＯＳトランジスタの基板電位が低下していく。したがって、基板バイアス効果により、電源パッドから距離が離れた電流出力回路部ほど、Ｐ型ＭＯＳトランジスタの閾値電圧が増加して出力電流が低下する。
【０００６】
上述したように、従来の定電流駆動回路は、電源パッドからの位置に応じて出力電流値が変動するため、実際には高精度の定電流出力を行うことができなかった。したがって、電源パッドから複数の電流出力回路部（電流出力用ＭＯＳトランジスタ）に対して共通の電源配線を設ける場合に、電源パッドからの距離に関わらず、各電流出力回路部から定電流が出力できるようにする電流駆動回路が望まれていた。
【課題を解決するための手段】
【０００７】
本発明の第１の観点は、第１基準電位に設定された第１端子と、第２基準電位に設定された第２端子と、前記第１端子から引き出された第１配線に対してソース電極がそれぞれ並列に接続された複数のトランジスタ素子を含み、その複数のトランジスタ素子の各ゲート電極に与えられるゲート電位に応じて各トランジスタ素子からドレイン電流を出力する電流駆動部と、を備え、前記複数のトランジスタ素子の各々に対応する各基板が、前記第２端子から引き出された第２配線に接続され、前記第２配線は、前記第２端子が接続された端部とは反対側の端部が開放されている電流駆動回路である。
【０００８】
この発明によれば、電流駆動部の各トランジスタ素子の基板電位は、第１端子からの距離にかかわらず一定となるので、基板バイアス効果が発生せず、第１端子から離れた位置にあるトランジスタ素子の出力電流（ドレイン電流）の低下が抑制される。
【０００９】
本発明の第２の観点は、第１基準電位に設定された第１端子と、第２基準電位に設定された第２端子と、前記第１端子から引き出された第１配線に対してソース電極がそれぞれ並列に接続された複数のトランジスタ素子を含み、その複数のトランジスタ素子の各ゲート電極に与えられるゲート電位に応じて各トランジスタ素子からドレイン電流を出力する電流駆動部と、を備え、前記複数のトランジスタ素子は、共通の基板上に形成され、前記基板は、その一端において前記第２端子に接続され、他端が開放されている電流駆動回路である。
【００１０】
この発明によれば、基板バイアス効果の発生を防止できるのみならず、すべてのトランジスタ素子は共通の基板上に形成されるので基板自体を上記第２配線として機能させることができ、メタル配線を小さく形成することが可能となる。
【発明の効果】
【００１１】
本発明によれば、電源パッドからの距離に関わらず、各トランジスタ素子が生成する出力電流のばらつきが少ない。したがって、その出力電流によって発光する発光素子の発光ばらつきが低減される。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る電流駆動回路の回路構成を示す図である。
【図２】第１の実施形態における電流駆動部の回路図である。
【図３】従来の電流駆動部の回路（参照回路）の回路図である。
【図４】第２の実施形態における電流駆動部の回路図である。
【図５】第３の実施形態に係る電流駆動回路内の電流駆動部の回路構成を示す図である。
【図６】第４の実施形態に係る電流駆動回路の構造を示す断面図である。
【図７】第５の実施形態に係る電流駆動回路における電流駆動部の回路図である。
【図８】第５の実施形態に係る電流駆動回路の効果を説明するための図である。
【図９】第６の実施形態に係る電流駆動回路内の電流駆動部の回路図である。
【図１０】第７の実施形態に係る電流駆動回路における電流駆動部の回路図である。
【図１１】第７の実施形態に係る電流駆動回路内の基本回路部および電位設定部のＩＣ上のレイアウト例を示す図である。
【図１２】第７の実施形態に係る電流駆動回路の電流出力特性を示す図である。
【図１３】第８の実施形態に係る電流駆動回路における電流駆動部の回路図である。
【図１４】第８の実施形態に係る電流駆動回路内の基本回路部および電位設定部のＩＣ上のレイアウト例を示す図である。
【図１５】第８の実施形態に係る電流駆動回路の電流出力特性を示す図である。
【図１６】第９の実施形態に係る電流駆動回路における電流駆動部の回路図である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の複数の実施形態について説明する。各実施形態に係る電流駆動回路は、複数のパッド（入出力端子）を備えた集積回路（ＩＣ；Integrated Circuit）上に実装される。
【００１４】
＜第１の実施形態＞
本発明の電流駆動回路の第１の実施形態について、図１および図２を参照して説明する。
【００１５】
（電流駆動回路の構成）
先ず、本実施形態に係る電流駆動回路１の構成について説明する。
【００１６】
図１は、本実施形態に係る電流駆動回路１の回路構成を示す図である。このような電流駆動回路１がＩＣ上に実装される。
【００１７】
図１おいて、実施形態に係る電流駆動回路１は、基準電圧発生回路部２と、発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）に対して定電流を出力するための電流駆動部３とを含む。基準電圧発生回路部２は、電流駆動部３の出力電流の大きさを制御するためのバイアス電位ＶＢＩＡＳを生成する。発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）は、たとえばＥＬ素子あるいはＬＥＤ素子等の電流発光素子である。
【００１８】
電流駆動部３の中には、各発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）を個別に発光させるための電流を出力する駆動セル（ＤＣ）（１０，２０，３０，…，ｍ０）が設けられている。駆動セル（１０，２０，３０，…，ｍ０）は、各発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）に対する電流（Ｉｄ１，Ｉｄ２，Ｉｄ３，…，Ｉｄｍ）を出力する。
【００１９】
電流駆動部３は、電源電位ＶＤＤ（第１基準電位）が与えられるパッドＰ１（第１端子）、電位ＶＤＤ２（第２基準電位）が与えられるパッドＰ２（第２端子）に接続されている。電流駆動部３は、発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）のアノードと接続されている。発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）のカソードは、接地電位ＧＮＤが与えられるパッドＰ０と接続されている。
【００２０】
駆動セル（１０，２０，３０，…，ｍ０）は、個別に入力されるＰＷＭ(Pulse Width Modulation)信号（ＰＷＭ１，ＰＷＭ２，ＰＷＭ３，…，ＰＷＭｍ）に応じて、対応する電流（Ｉｄ１，Ｉｄ２，Ｉｄ３，…，Ｉｄｍ）の出力を活性化または非活性化（オンまたはオフ）させる。
【００２１】
図２は、電流駆動部３の回路図である。
【００２２】
図２に示すように、各駆動セル（１０，２０，３０，…，ｍ０）は、それぞれ２つのＰ型ＭＯＳトランジスタを備えている。図２において、たとえばパッドＰ１に最も近い駆動セル１０は、２つのＰ型ＭＯＳトランジスタＱ１１，Ｑ１２を備え、パッドＰ１に最も遠い駆動セルｍ０は、２つのＰ型ＭＯＳトランジスタＱｍ１，Ｑｍ２を備えている。
【００２３】
パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１（第１配線）には、複数の抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）が寄生抵抗として直列に存在する。パッドＰ２（電位ＶＤＤ２）から引き出されている配線Ｌ２（第２配線）には、複数の抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）が寄生抵抗として直列に存在し、パッドＰ２に対して他端は開放されているか、または高インピーダンスとなっている。
【００２４】
各駆動セル（１０，２０，３０，…，ｍ０）において、一方のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のドレイン電極は、他方のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のソース電極とそれぞれ接続される。Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のドレイン電極は、各駆動セルに対応する発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）のアノードとそれぞれ接続されている。
【００２５】
図１に示すように、基準電圧発生回路部２は、電源電位ＶＤＤおよび接地電位ＧＮＤと接続されている。基準電圧発生回路部２の中には、Ｐ型ＭＯＳトランジスタＱ１，Ｑ２および演算増幅回路ＯＰ１が設けられている。
【００２６】
Ｐ型ＭＯＳトランジスタＱ１は、各駆動セル（１０，２０，…，ｍ０）内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）と同一もしくは比例関係のディメンジョンを有する。
【００２７】
演算増幅回路ＯＰ１は、参照電圧ＶｒｅｆおよびＰ型ＭＯＳトランジスタＱ２のドレイン出力電位を入力し、バイアス電位ＶＢＩＡＳを出力する。このバイアス電位ＶＢＩＡＳがＰ型ＭＯＳトランジスタＱ１に供給されると共に、各駆動セル（１０，２０，…，ｍ０）内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のゲート電極に共通して与えられることで、カレントミラー回路を形成する。
【００２８】
Ｐ型ＭＯＳトランジスタＱ１のドレイン電極には、Ｐ型ＭＯＳトランジスタＱ２のソース電極が接続され、Ｐ型ＭＯＳトランジスタＱ２のドレイン電極には、抵抗成分Ｒｐが接続されている。
【００２９】
演算増幅回路ＯＰ１は、参照電圧Ｖｒｅｆ（演算増幅回路ＯＰ１の反転入力端子の電位）と抵抗Ｒ１の電位（演算増幅回路ＯＰ１の非反転入力端子の電位）が等しくなるようにバイアス電位ＶＢＩＡＳを制御するため、Ｐ型ＭＯＳトランジスタＱ１の出力電流Ｉｒｅｆは、参照電圧Ｖｒｅｆおよび抵抗成分Ｒｐの抵抗値によって決まる一定の値に維持される。
【００３０】
また、上記したようにＰ型ＭＯＳトランジスタＱ１と、各駆動セル（１０，２０，…，ｍ０）内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）とは、カレントミラー回路を形成するため、駆動セル（１０，２０，…，ｍ０）の各出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）は、Ｐ型ＭＯＳトランジスタＱ１のドレインからの出力電流Ｉｒｅｆと同等もしくは比例関係となって、電源配線による電圧降下を考慮しない場合には、ほぼ一定に維持される。
（参照回路の説明）
次に、本実施形態に係る電流駆動回路１の構成上の特徴を明確とする目的のために、従来から知られている電流駆動回路の電流駆動部の回路（以下、参照回路）の構成を説明する。
【００３１】
図３は、参照回路の回路図である。この参照回路では、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極と、各駆動セル内の２つのＰ型ＭＯＳトランジスタ（たとえばＱ１１とＱ１２）の基板とが、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１上の共通のノードに接続されている点で、前述した電流駆動部３と異なる。
【００３２】
参照回路上における抵抗成分Ｒ１１,Ｒ１２,…，Ｒ１ｍは、電源配線Ｌ１に存在する寄生抵抗である。この寄生抵抗による電圧降下のために、参照回路では、ＩＣ基板上でパッドＰ１に近い駆動セルから遠い駆動セルにかけて、駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のソース電位が低下するため、ソース・ゲート間電圧ＶＧＳが低下する。
【００３３】
具体的には、参照回路において、パッドＰ１に近い駆動セルから遠い駆動セルにかけて、Ｐ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電位（Ｐｓ１，Ｐｓ２，…，Ｐｓｍ）は、下式（１）〜（３）に示すように低下する。
Ｐｓ１＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ） …（１）
Ｐｓ２＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ）
−Ｒ１２×（Ｉｄ２＋Ｉｄ３＋…＋Ｉｄｍ） …（２）
…
Ｐｓｍ＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ）
−Ｒ１２×（Ｉｄ２＋Ｉｄ３＋…＋Ｉｄｍ）−…
−Ｒ１ｍ×Ｉｄｍ …（３）
また、参照回路内の各駆動セルにおいて、Ｐ型ＭＯＳトランジスタのソース電極と基板とは、共に、パッドＰ１（電源電位ＶＤＤ）からの電源配線に接続されている。それゆえ、ＩＣ基板上でパッドＰ１に近い駆動セルから遠い駆動セルにかけて、Ｐ型ＭＯＳトランジスタの基板電位が低下していく。したがって、基板バイアス効果により、パッドＰ１から距離が離れた駆動セル内のＰ型ＭＯＳトランジスタほど閾値電圧が増加する。
【００３４】
このように、図３に示した参照回路では、ＩＣ基板上でパッドＰ１から近い駆動セルから遠い駆動セルにかけて、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）が順に低下してしまい、カレントミラー回路を形成しているにもかかわらず、実際には定電流を出力することができない。
【００３５】
（電流駆動回路１の動作）
次に、実施形態に係る電流駆動回路１の動作を説明する。
【００３６】
図２に示すように、本実施形態における電流駆動部３が参照回路（図３）と構成上異なる点は、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極と、各駆動セル内の２つのＰ型ＭＯＳトランジスタ（たとえばＱ１１とＱ１２）の基板とに対して、それぞれ別個に電位を設定することにある。また、パッドＰ２から引き出されている配線Ｌ２の一端は開放端（高インピーダンス）となっているため、抵抗成分Ｒ２１，Ｒ２２，…，Ｒ２ｍには電流が流れず、各駆動セル内の２つのＰ型ＭＯＳトランジスタ（たとえばＱ１１とＱ１２）の基板電位は、共通の電位ＶＤＤ２となる。
【００３７】
一方、パッドＰ１から引き出されている電源配線Ｌ１は、各駆動セルからの出力電流が流れるため、本実施形態に係る電流駆動回路１は、配線Ｌ１上の抵抗成分Ｒ１１，Ｒ１２，…，Ｒ１ｍによる電圧降下が発生する点では参照回路と同様である。しかしながら、パッドＰ１から駆動セルまでの距離にかかわらず、駆動セル内のＰ型ＭＯＳトランジスタの基板電位の変動がないため、基板バイアス効果が発生しない。そのため、本実施形態に係る電流駆動回路１は、基板バイアス効果が生ずる参照回路よりも、各駆動セルからの出力電流の変動が少ない。
【００３８】
以上説明したように、本実施形態に係る電流駆動回路によれば、電流駆動部３において、パッドＰ１（電源電位ＶＤＤ）から各駆動セルまでの距離にかかわらず、駆動セル内のＰ型ＭＯＳトランジスタの基板電位が共通となるように、電源電位ＶＤＤの配線とは別に基板電位を設定するための配線を設けたため、基板バイアス効果が発生せず、各発光素子に対する電流出力特性が改善される。
【００３９】
なお、電位ＶＤＤ２は電源電位ＶＤＤと同電位でもよく、その場合には、配線Ｌ２をパッドＰ１近辺で分岐して設けることができ、パッドＰ２が不要となる。
【００４０】
＜第２の実施形態＞
第２の実施形態以降の各実施形態に係る電流駆動回路は、図１に示した電流駆動回路１と電流駆動部のみが異なる。したがって、第２の実施形態以降の各実施形態では、電流駆動部についてのみ説明する。
【００４１】
図４は、本実施形態における電流駆動部３ａを示す回路図である。この電流駆動部３ａは、第１の実施形態における電流駆動部３と比較して、配線Ｌ１と配線Ｌ２とが、パッドＰ１（電源電位ＶＤＤ）から最も遠隔の位置にあるＰ型ＭＯＳトランジスタＱｍ１において接続している点で異なる。
【００４２】
（電流駆動部の構成）
先ず、本実施形態における電流駆動部３ａの構成ついて、図４を参照して説明する。
図４に示すように、配線Ｌ１および配線Ｌ２は、パッドＰ１に最も遠い位置で抵抗成分Ｒｓ１を介して接続される。また、本実施形態における電流駆動部３ａは、前述の電流駆動部３と異なり、配線Ｌ２に微小の電流を流すことを意図しているため、配線Ｌ２上の抵抗成分は、直列抵抗分としてある程度大きな値であることが好ましい。
【００４３】
図４に示すように、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１には、複数の抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）が寄生抵抗として直列に存在する。すなわち、回路構成上、各駆動セルのＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極は、隣接する抵抗成分間のノードにおいて配線Ｌ１に接続される。たとえば、配線Ｌ１上において、抵抗成分Ｒ１１と抵抗成分Ｒ１２との間には、Ｐ型ＭＯＳトランジスタＱ１１のソース電極が接続され、抵抗成分Ｒ１２と抵抗成分Ｒ１３との間には、Ｐ型ＭＯＳトランジスタＱ２１のソース電極が接続される。
【００４４】
同様に、各駆動セルの２つのＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１およびＱ１２，Ｑ２２，…，Ｑｍ２）の基板は、隣接する抵抗成分間のノードにおいて配線Ｌ２に接続される。たとえば、配線Ｌ２上において、抵抗成分Ｒ２１と抵抗成分Ｒ２２との間には、Ｐ型ＭＯＳトランジスタＱ１１およびＱ１２の基板が接続され、抵抗成分Ｒ２２と抵抗成分Ｒ２３との間には、Ｐ型ＭＯＳトランジスタＱ２１およびＱ２２の基板が接続される。
【００４５】
そして、この電流駆動部３ａでは、パッドＰ１から駆動セルまでの距離にかかわらず各駆動セル内のすべてのＰ型ＭＯＳトランジスタの基板電位を極力一定とするために、パッドＰ２（電位ＶＤＤ２）から引き出されている配線Ｌ２を流れる電流Ｉｓ１が微小となるように、配線Ｌ２上に配置された各抵抗成分の値を設定する。
【００４６】
たとえば、図４における抵抗成分Ｒｓ１の値を抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）の値よりも大きな値に設定することによって電流Ｉｓ１を抑制し、抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）による電圧降下がほとんどないようにする。これにより、すべての駆動セルのＰ型ＭＯＳトランジスタの基板電位が電位ＶＤＤ２とほぼ同等となる。
【００４７】
なお、抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）と抵抗成分Ｒｓ１は、本発明における第１抵抗部を構成する。
【００４８】
パッドＰ１（電源電位ＶＤＤ）からの配線Ｌ１上の抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）の値は、特に限定されるものではないが、極力小さい値に設定する。
【００４９】
（電流駆動部３ａの動作）
次に、電流駆動部３ａの動作について図２を参照して説明する。
【００５０】
前述したように、図４に示す電流駆動部３ａでは、抵抗成分Ｒｓ１の値を抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）の値よりも大きな値に設定することによって電流Ｉｓ１を抑制し、抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）による電圧降下が小さくなるようにしている。
【００５１】
パッドＰ１（電源電位ＶＤＤ）から最も遠い駆動セル内のＰ型ＭＯＳトランジスタＱｍ１およびＱｍ２の基板電位Ｐｂｍは、下記式（４）に示すようになる。ここで、抵抗成分Ｒｓ１を流れる電流Ｉｓ１は微小な値となるため、式（４）における第２項は無視でき、基板電位Ｐｂｍは、電位ＶＤＤ２にほぼ等しい値となる。
【００５２】
したがって、電流駆動部３ａでは、基板バイアス効果が非常に小さく、駆動セルごとの電流の変動（低下）が抑制される。
Ｐｂｍ＝ＶＤＤ２−Ｉｓ１×（Ｒ２１＋Ｒ２２＋…＋Ｒ２ｍ） …（４）
一方、電流駆動部３ａでは、配線Ｌ２を流れる電流Ｉｓ１が配線Ｌ１へ流れ込むため、たとえば駆動セルｍ０内のＰ型ＭＯＳトランジスタＱｍ１のソース電位Ｐｓｍは、以下式（５）のようになる。
Ｐｓｍ＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ−Ｉｓ１）
−Ｒ１２×（Ｉｄ２＋Ｉｄ３＋…＋Ｉｄｍ−Ｉｓ１）−…
−Ｒ１ｍ×（Ｉｄｍ−Ｉｓ１）
＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ）
−Ｒ１２×（Ｉｄ２＋Ｉｄ３＋…＋Ｉｄｍ）−…
−Ｒ１ｍ×Ｉｄｍ
＋（Ｒ１１＋Ｒ１２＋…＋Ｒ１ｍ）×Ｉｓ１ …（５）
上記式（５）を参照回路における式（３）と対比して明らかなように、実施形態に係る電流駆動回路１では、パッドＰ１（電源電位ＶＤＤ）から最も遠い駆動セルｍ０内のＰ型ＭＯＳトランジスタＱｍ１の電位Ｐｓｍは、参照回路における値よりも、（Ｒ１１＋Ｒ１２＋…＋Ｒ１ｍ）×Ｉｓ１（上記式（５）の最後の項）の分だけ高くなる。すなわち、電流駆動回路１では、参照回路と比較して、パッドＰ１から駆動セルまで距離によるソース電位変動が小さいため、ゲート・ソース間電圧ＶＧＳの変動も小さくなり、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の変動を低減することができる。
【００５３】
以上説明したように、本実施形態に係る電流駆動回路１は、複数の駆動セルに対するパッドＰ１（電源電位ＶＤＤ）からの距離にかかわらず、各駆動セル内のＰ型ＭＯＳトランジスタの基板電位およびソース電位の変動が抑制されるので、各駆動セルの出力電流をほぼ一定とすることができる。
【００５４】
＜第３の実施形態＞
次に、本発明の電流駆動回路の第３の実施形態について、図５を参照して説明する。
【００５５】
本実施形態に係る電流駆動回路の電流駆動部は、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極と、各駆動セル内の２つのＰ型ＭＯＳトランジスタ（たとえばＱ１１とＱ１２）の基板とに対して、それぞれ別個に電位を設定する点では、第１の実施形態に係る電流駆動回路１と同様であるが、その構成が異なる。
【００５６】
（電流駆動回路の構成）
先ず、本実施形態における電流駆動部３ｂの構成について説明する。
図５は、本実施形態における電流駆動部３ｂの回路構成を示す図である。この電流駆動部３ｂは、第２の実施形態で説明した電流駆動部３ａ（図４）と比較して、パッド群と各駆動セルとの間の回路構成が異なる。
【００５７】
本実施形態における電流駆動部３ａでは、電位ＶＤＤ３（第２基準電位）が与えられるパッドＰ３（第２端子）を設け、そのパッドＰ３から引き出されている配線Ｌ３（第２配線）には、複数の抵抗成分（Ｒ３１，Ｒ３２，…，Ｒ３ｍ）が直列に接続される。この複数の抵抗成分（Ｒ３１，Ｒ３２，…，Ｒ３ｍ）は配線Ｌ３上の寄生抵抗であるが、この配線Ｌ３には電流が流れないため、各抵抗の大きさは動作上の問題とはならない。
【００５８】
図５に示すように、回路構成上、各駆動セルの２つのＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１およびＱ１２，Ｑ２２，…，Ｑｍ２）の基板は、隣接する抵抗成分間のノードにおいて配線Ｌ３に接続される。たとえば、配線Ｌ３上において、抵抗成分Ｒ３１と抵抗成分Ｒ３２との間には、Ｐ型ＭＯＳトランジスタＱ１１およびＱ１２の基板が接続され、抵抗成分Ｒ３２と抵抗成分Ｒ３３との間には、Ｐ型ＭＯＳトランジスタＱ２１およびＱ２２の基板が接続される。
【００５９】
図５に示すように、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１には、複数の抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）が寄生抵抗として直列に存在する。回路構成上、各駆動セル（１０，２０，…，ｍ０）のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極は、隣接する抵抗成分間のノードにおいて配線Ｌ１に接続される。たとえば、配線Ｌ１上において、抵抗成分Ｒ１１と抵抗成分Ｒ１２との間には、Ｐ型ＭＯＳトランジスタＱ１１のソース電極が接続され、抵抗成分Ｒ１２と抵抗成分Ｒ１３との間には、Ｐ型ＭＯＳトランジスタＱ２１のソース電極が接続される。
【００６０】
パッドＰ２（電位ＶＤＤ２）からの配線Ｌ２は、パッドＰ１（電位ＶＤＤ）から最も遠隔の位置にあるＰ型ＭＯＳトランジスタＱｍ１おいて、抵抗成分Ｒｓ２を介して配線Ｌ１と接続される。
【００６１】
（電流駆動回路の動作）
次に、本実施形態に係る電流駆動部３ｂの動作を説明する。
【００６２】
本実施形態に係る電流駆動部３ｂでは、パッドＰ３（電位ＶＤＤ３）と各駆動セル内のＰ型ＭＯＳトランジスタの基板とを接続しているため、電源電位ＶＤＤと関係なく、各Ｐ型ＭＯＳトランジスタの基板電位は、電位ＶＤＤ３となる。すなわち、パッドＰ１（電源電位ＶＤＤ）から駆動セルまでの距離にかかわらず、各駆動セル内のＰ型ＭＯＳトランジスタの基板電位は、電位ＶＤＤ３となる。したがって、この電流駆動部３ｂでは基板バイアス効果が発生せず、駆動セルごとの電流の変動（低下）が抑制される。
【００６３】
電流駆動部３ｂにおいて、配線Ｌ２を流れる電流Ｉｓ２が配線Ｌ１へ流れ込む点は、第２の実施形態における電流駆動部３ａと同じであるため、同様にゲート・ソース間電圧ＶＧＳの変動が抑制され、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の変動が低減される。
【００６４】
以上説明したように、本実施形態に係る電流駆動回路は、基板バイアス効果が発生しない点（前述した電流駆動部３の効果）と、電源電圧降下が抑制される点（前述した電流駆動部３ａの効果）とを併せ持つことになるため、第１および第２の実施形態に係る電流駆動回路よりもさらに高い電流出力特性が得られる。
【００６５】
＜第４の実施形態＞
次に、本発明の電流駆動回路の第４の実施形態について、図６を参照して説明する。
【００６６】
本実施形態に係る電流駆動回路の電流駆動部は、等価回路として第１の実施形態に係る電流駆動部３（図２）と同等であるが、その構造に特徴がある。
【００６７】
図６は、実施形態に係る電流駆動部の構造を示す断面図である。
【００６８】
この電流駆動部では、図２に示したように、Ｐ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１およびＱ１２，Ｑ２２，…，Ｑｍ２）の基板電位が配線Ｌ２に接続されているが、この配線Ｌ２は、メタル配線ではなく、Ｐ型ＭＯＳトランジスタを形成するＮ型ウェル領域（またはＮ型基板）を利用して実現する。
【００６９】
図６は、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）の構造を示す断面図の一例である。図６に示すように、この電流駆動部では、Ｎウェル領域１００に各Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）が形成される。たとえばＰ型ＭＯＳトランジスタＱ１２は、ドレイン領域（Ｐ＋領域）Ｄ１２と、ソース領域（Ｐ＋領域）Ｓ１２と、ゲート絶縁膜およびゲート電極を含むゲート領域Ｇ１２とを有し、Ｐ型ＭＯＳトランジスタＱｍ２は、ドレイン領域（Ｐ＋領域）Ｄｍ２と、ソース領域（Ｐ＋領域）Ｓｍ２と、ゲート絶縁膜およびゲート電極を含むゲート領域Ｇｍ２とを有する。隣接するＰ型ＭＯＳトランジスタ間には、絶縁領域ＩＬ（たとえばＳｉＯ２）が設けられる。Ｐ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）についても同様の構造となる。
【００７０】
Ｎウェル領域１００の端部には、Ｎ＋領域１０１が形成される。そのＮ＋領域１０１は、上部のメタル配線を通してパッドＰ２（ＶＤＤ２電位）に接続される。
このように、電流駆動部内のすべてのＰ型ＭＯＳトランジスタを、共通のウェル領域（または基板）に形成することで、配線Ｌ２を設定するための上部のメタル配線が最小化される。
【００７１】
なお、すべてのＰ型ＭＯＳトランジスタを、共通のウェル領域（または基板）に形成することは、第１の実施形態における電流駆動部３に限らず、他の実施形態における電流駆動部に適用することができる。
【００７２】
＜第５の実施形態＞
次に、本発明の電流駆動回路の第５の実施形態について、図７を参照して説明する。
【００７３】
図７は、本実施形態に係る電流駆動回路における電流駆動部３ｃの回路図である。この電流駆動部３ｃは、参照回路（図３）と比較すると、各駆動セル内に電流補償用のトランジスタ（以下で説明する「副電流駆動部」）を付加した点に特徴がある。
【００７４】
（電流駆動部３ｃの構成）
先ず、本実施形態に係る電流駆動部３ｃの構成について説明する。
【００７５】
図７において、電流駆動部３ｃは、電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）をそれぞれ出力するための複数の駆動セル（１０ａ，２０ａ，…，ｍ０ａ）を有する。各駆動セル内の２つのＰ型ＭＯＳトランジスタ（Ｑ１１およびＱ１２，Ｑ２１およびＱ２２，…，Ｑｍ１およびＱｍ２）とパッドＰ１（電源電位ＶＤＤ）とが接続される回路構成は、参照回路（図３）と同様である。各駆動セル内におけるこの２つのＰ型ＭＯＳトランジスタ（Ｑ１１およびＱ１２，Ｑ２１およびＱ２２，…，Ｑｍ１およびＱｍ２）は、それぞれ電流Ｉｄ１１，Ｉｄ２１，…，Ｉｄｍ１を生成する。ここで、この電流（Ｉｄ１１，Ｉｄ２１，…，Ｉｄｍ１）は各駆動セルの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）のうち主たる電流となるため、上述した２つのＰ型ＭＯＳトランジスタ（Ｑ１１およびＱ１２，Ｑ２１およびＱ２２，…，Ｑｍ１およびＱｍ２）を、以下では「主電流駆動部」と総称する。
【００７６】
各駆動セル内の他の２つのＰ型ＭＯＳトランジスタ（Ｑ１３およびＱ１４，Ｑ２３およびＱ２４，…，Ｑｍ３およびＱｍ４）は、各駆動セルからの出力電流が一定となるように出力電流の補償を行うためのトランジスタである。各駆動セル内におけるこの２つのＰ型ＭＯＳトランジスタ（Ｑ１３およびＱ１４，Ｑ２３およびＱ２４，…，Ｑｍ３およびＱｍ４）は、それぞれ電流Ｉｄ１２，Ｉｄ２２，…，Ｉｄｍ２を生成する。ここで、この電流（Ｉｄ１２，Ｉｄ２２，…，Ｉｄｍ２）は、各駆動セルの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）を補償するための補助的な電流となるため、２つのＰ型ＭＯＳトランジスタ（Ｑ１３およびＱ１４，Ｑ２３およびＱ２４，…，Ｑｍ３およびＱｍ４）を、以下では「副電流駆動部」と総称する。
【００７７】
たとえば、パッドＰ１に最も近い駆動セル１０ａでは、副電流駆動部としてＰ型ＭＯＳトランジスタＱ１３およびＱ１４を有する。
【００７８】
Ｐ型ＭＯＳトランジスタＱ１３は、Ｐ型ＭＯＳトランジスタＱ１１と同様にゲート電極に対してＰＷＭ信号ＰＷＭ１が与えられ、これによって副電流駆動部の電流Ｉｄ１２の出力を活性化または非活性化（オンまたはオフ）させるためのトランジスタである。Ｐ型ＭＯＳトランジスタＱ１３のソースは、電位ＶＤＤ４（第４基準電位）が与えられたパッドＰ４（第４端子）からの配線Ｌ４に接続される。Ｐ型ＭＯＳトランジスタＱ１３のドレイン電極は、Ｐ型ＭＯＳトランジスタＱ１４のソース電極と接続される。
【００７９】
Ｐ型ＭＯＳトランジスタＱ１４は、ゲート電極が主電流駆動部Ｑ１１およびＱ１２の基板と接続されている。これにより、Ｐ型ＭＯＳトランジスタＱ１４は、主電流駆動部の基板電位が低下するほどゲート・ソース間電圧ＶＧＳが増加し、より多くのドレイン電流Ｉｄ１２を流すことができるようになっている。
【００８０】
副電流駆動部の基板は、パッドＰ４（電位ＶＤＤ４）から引き出されている配線Ｌ４に接続される。
【００８１】
以上駆動セル１０ａの構成について説明したが、駆動セル１０ａ以外の駆動セルも、同様の構成となっている。
【００８２】
図７において、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１上には、抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）が直列に設けられているが、これらの抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）は、参照回路同様、電源配線上の寄生抵抗成分である。
一方、パッドＰ４（電位ＶＤＤ４）から引き出されている配線Ｌ４上には、抵抗成分（Ｒ ４１，Ｒ４２，…，Ｒ１ｍ）が直列に設けられている。
【００８３】
（電流駆動部３ｃの動作）
次に、本実施形態に係る電流駆動部３ｃの動作について説明する。
【００８４】
図７において、各駆動セル内の主電流駆動部（Ｑ１１およびＱ１２，Ｑ２１およびＱ２２，…，Ｑｍ１およびＱｍ２）、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１、および、その配線Ｌ１上に配列された抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）は、図３に示した参照回路と同様の構成である。つまり、主電流駆動部内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電位（Ｐｓ１，Ｐｓ２，…，Ｐｓｍ）は、パッドＰ１から遠ざかるにしたがって低下していく（式（１）〜（３）参照）。すなわち、Ｐｓ１＞Ｐｓ２＞…＞Ｐｓｍである。
【００８５】
したがって、前述したように、パッドＰ１に近い駆動セルから遠い駆動セルにかけて、主電流駆動部のソース・ゲート間電圧ＶＧＳが低下することと基板バイアス効果とによって、主電流駆動部の電流は低下する。すなわち、Ｉｄ１１＞Ｉｄ２１＞…＞Ｉｄｍ１となる。
【００８６】
一方、各駆動セルの副電流駆動部のうち、Ｐ型ＭＯＳトランジスタ（Ｑ１４，Ｑ２４，…，Ｑｍ４）のゲート電極は、対応する主電流駆動部内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電位（Ｐｓ１，Ｐｓ２，…，Ｐｓｍ）と同電位となっている。それゆえ、パッドＰ１に近い駆動セルから遠い駆動セルにかけて、Ｐ型ＭＯＳトランジスタ（Ｑ１４，Ｑ２４，…，Ｑｍ４）のゲート・ソース間電圧ＶＧＳは増加し、より多くの電流を流すことができる。すなわち、Ｉｄ１２＜Ｉｄ２２＜…＜Ｉｄｍ２となる。
【００８７】
図７に示すように、本実施形態に係る電流駆動部は、パッドＰ１（電源電位ＶＤＤ）に近い駆動セルから遠い駆動セルにかけて徐々に低下する主電流駆動部の電流（Ｉｄ１１，Ｉｄ２１，…，Ｉｄｍ１）と、パッドＰ１に近い駆動セルから遠い駆動セルにかけて徐々に増加する副電流駆動部の電流（Ｉｄ１２，Ｉｄ２２，…，Ｉｄｍ２）とを合成して、各駆動セルの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）を生成する。したがって、この電流駆動回路では、パッドＰ１からの距離にかかわらず、各駆動セルから定電流を出力させることができる。
【００８８】
なお、各駆動セルによって行われる電流補償に必要な電流量は、副電流駆動部のディメンジョンや電源配線の寄生抵抗成分によって変動する場合があるため、電位ＶＤＤ４の値、抵抗成分（Ｒ４１，Ｒ４２，…，Ｒ１ｍ）の値を調整することによって最適化させることが好ましい。
【００８９】
図８は、実施形態に係る電流駆動回路３ｃの効果を説明するための図である。図８において、（ａ）は、実施形態に係る電流駆動回路３ｃのブロック図、（ｂ）は、参照回路との比較した、実施形態に係る電流駆動回路３ｃの電流出力特性を示す図である。この電流出力特性は、駆動セルの位置を横軸、各駆動セルの出力電流を縦軸にした特性となっている。また、図８（ａ）に示す電流駆動部３ｃでは、配線Ｌ１が両側の電極から電源電位ＶＤＤが与えられる構成となっている。
【００９０】
このように配線Ｌ１の両側から電源電位ＶＤＤが印加されると、参照回路では、電極（電源電位ＶＤＤ）に近い駆動セルから遠い駆動セルにかけて電流が低下する。すなわち、参照回路の電流出力特性は、図８（ｂ）に示すように、中央の位置の駆動セルの電流出力が最も低下した、凹型特性となる。
【００９１】
一方、電流出力特性３ｃでは、駆動セルの位置にかかわらず、電流出力変動が抑制されるため、図８（ｂ）に示すように、参照回路よりもフラットな特性となる。
【００９２】
以上説明したように、本実施形態に係る電流駆動回路は、各駆動セル内の副電流駆動部によって出力電流が補償されるため、電源電位ＶＤＤが与えられる電極からの距離にかかわらず、各駆動セルから定電流を出力させることができる。
【００９３】
＜第６の実施形態＞
次に、本発明の電流駆動回路の第６の実施形態について、図９を参照して説明する。
【００９４】
図９は、本実施形態に係る電流駆動回路内の電流駆動部３ｄの回路図である。本実施形態における電流駆動部３ｄは、第５の実施形態における電流駆動部３ｃ（図７）と類似しているが、副電流駆動部（Ｑ１３およびＱ１４，Ｑ２３およびＱ２４，…，Ｑｍ３およびＱｍ４）の基板がパッドＰ１（電源電位ＶＤＤ）からの配線Ｌ１に接続されている点で異なる。
【００９５】
ここで、たとえば駆動セルｍ０ａのＰ型ＭＯＳトランジスタＱｍ３のソース電極と配線Ｌ４との接点のノードをＮ４ｍとし、Ｐ型ＭＯＳトランジスタＱｍ３およびＱｍ４の基板と配線Ｌ１との接点のノードをＮ１ｍとすると、ノードＮ４ｍの電位をノードＮ１ｍの電位よりも高くなるようにする。たとえばＶＤＤ４＝ＶＤＤとしたときに、配線Ｌ１およびＬ４の各抵抗成分の抵抗値を、Ｒ４１＜Ｒ１１，Ｒ４２＜Ｒ１２，…，Ｒ４ｍ＜Ｒ１ｍとなるように設定する。
【００９６】
かかる設定により、ノードＮ４１，Ｎ４２，…，Ｎ４ｍと、対応するノードＮ１１，Ｎ１２２，…，Ｎ１ｍとの間の電圧Ｖ４１，Ｖ４２，…，Ｖ４ｍは、パッドＰ１から離れるにしたがって大きくなるようになっている。すなわち、Ｖ４１＜Ｖ４２＜…＜Ｖ４ｍである。
【００９７】
かかる構成によって、本実施形態に係る電流駆動回路では、たとえば駆動セルｍ０ａにおいて、Ｐ型ＭＯＳトランジスタＱｍ３のソース領域（Ｐ＋層）と基板（Ｎウェル）とによって形成されるＰＮ構造（ダイオード構造）によって、図９に示すように、ノードＮ４ｍ→Ｐ型ＭＯＳトランジスタＱｍ３のソース領域（Ｐ＋層）→基板（Ｎウェル）→ノードＮ１ｍで表される方向にダイオード電流Ｉａｍが流れる。他の駆動セル１０ａ，２０ａ，…に対しても同様に、ダイオード電流Ｉａ１、Ｉａ２，…が電流Ｉａｍと同一方向に流れる。
【００９８】
ここで、前述したように、Ｖ４１＜Ｖ４２＜…＜Ｖ４ｍであるため、ダイオード電流Ｉａ１、Ｉａ２，…，Ｉａｍの大きさは、Ｉａ１＜Ｉａ２＜…＜Ｉａｍとなる。すなわち、このダイオード電流Ｉａ１、Ｉａ２，…，Ｉａｍの大きさは、パッドＰ１から離れるにしたがって大きくなる。
【００９９】
このダイオード電流Ｉａ１、Ｉａ２，…，Ｉａｍは、各駆動セルにおける主電流駆動部側のトランジスタに回り込み、主電流駆動部の電流（Ｉｄ１１，Ｉｄ２１，…，Ｉｄｍ１）の一部となるため、本実施形態に係る電流駆動回路は、前述の電流駆動部３ｃ（図７）に対して、さらに電流出力特性に優れることになる。
【０１００】
＜第７の実施形態＞
次に、本発明の電流駆動回路の第７の実施形態について説明する。
【０１０１】
この第６の実施形態に係る電流駆動回路の電流駆動部３ｅは、駆動セルごとに異なるバイアス電位ＶＢＩＡＳを与えることによって各駆動セルから定電流を出力させるようにする点で、第１〜第６の実施形態とは異なる。なお、本実施形態では、電源電位ＶＤＤ＞バイアス電位ＶＢＩＡＳであることを前提としている。
【０１０２】
（電流駆動部３ｅの構成）
先ず、本実施形態における電流駆動部３ｅの構成について、図１０を参照して説明する。
【０１０３】
図１０は、本実施形態に係る電流駆動回路における電流駆動部３ｅの回路図である。この電流駆動部３ｅは、参照回路と同等の回路構成を有する基本回路部４と、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）を一定にするためにＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位を調整するための電位設定部５とを備える。
【０１０４】
図１０に示すように、電位設定部５は、第５端子としてのパッドＰ５（第５基準電位としてのバイアス電位ＶＢＩＡＳ）とノードＮ５１との間において、第２抵抗部として直列に配列された複数の抵抗成分（Ｒ５１，Ｒ５２，…，Ｒ５ｍ）を有する。さらに、電位設定部５は、ノードＮ５１とパッドＰ１（電源電位ＶＤＤ）との間において、制御部５１と、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）と、第３抵抗部としての複数の抵抗成分（Ｒ６１，Ｒ６２，…，Ｒ６ｎ）とを有する。
【０１０５】
制御部５１は、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の大きさの要求値に応じて、パッドＰ１（電源電位ＶＤＤ）とパッドＰ５（バイアス電位ＶＢＩＡＳ）間のインピーダンスを調整する機能を有する。
【０１０６】
制御部５１は、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の各ゲート電極に接続され、各ゲートに対してそれぞれ制御信号（Ｃ１，Ｃ２，…，Ｃｎ）を送出する。複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）のソース電極には、それぞれ複数の抵抗成分（Ｒ６１，Ｒ６２，…，Ｒ６ｎ）が対応して接続される。複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）のドレイン電極は、共通してノードＮ５１に接続される。
【０１０７】
制御部５１は、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の大きさの要求値に応じて、制御信号（Ｃ１，Ｃ２，…，Ｃｎ）のいずれかをローレベル（アクティブ）、その他をハイレベル（非アクティブ）とする。
【０１０８】
図１０に示すように、複数の抵抗成分（Ｒ５１，Ｒ５２，…，Ｒ５ｍ）における隣接する抵抗成分間のノード（Ｎ５２，Ｎ５３，…，Ｎ５ｍ）とＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電極とが接続されている。たとえば、パッドＰ５からの配線Ｌ５上において、抵抗成分Ｒ５１と抵抗成分Ｒ５２との間のノードＮ５２とＰ型ＭＯＳトランジスタＱ２２のゲート電極とが接続され、抵抗成分Ｒ５ｍ−１と抵抗成分Ｒ５ｍとの間のノードＮ５ｍとＰ型ＭＯＳトランジスタＱｍ２のゲート電極とが接続される。
【０１０９】
図１１は、本実施形態に係る電流駆動回路内の基本回路部４および電位設定部５のＩＣ上のレイアウト例を示す図である。図１１において、（ａ）はＩＣ上に電源電位ＶＤＤのパッドＰ１が１つ設けられる場合、（ｂ）はＩＣ上の両端に電源電位ＶＤＤのパッドＰ１が２つ設けられる場合の構成を示している。なお、基準電圧発生回路部２は、図１で示したものと同一であり、基準電圧発生回路部２ａは、基準電圧発生回路部２と比較して、バイアス電位ＶＢＩＡＳの出力部が２箇所ある点のみ異なる。
【０１１０】
図１０に示したように、電流駆動部３ｅ（基本回路部４、電位設定部５）では、複数の駆動セルを有する基本回路部４に対して、パッドＰ１（電源電位ＶＤＤ）と対向する位置にパッドＰ５（バイアス電位ＶＢＩＡＳ）を設ける。したがって、図１１（ｂ）に示すように、パッドＰ１（電源電位ＶＤＤ）が両端に２つある場合には、バイアス電位ＶＢＩＡＳを生成する基準電圧発生回路部２ａを中央に配置させ、複数の駆動セルを２分割して左右に配置させる（基本回路部４ａ，４ｂ）。このようにして、パッドＰ１（電源電位ＶＤＤ）が両端に２つある場合でも、電流駆動部３ｄにおいてパッドＰ１とパッドＰ５とを対向した位置に設けることができる。
【０１１１】
（電流駆動部３ｅの動作）
次に、本実施形態における電流駆動部３ｅの動作について説明する。
【０１１２】
図１０において、電流駆動部３ｅにおける各駆動セルの出力電流の大きさに対する要求値が外部から制御部５１に与えられるか、または、その要求値が予め制御部５１に設定されていると、その要求値に応じて、制御部５１は、制御信号（Ｃ１，Ｃ２，…，Ｃｎ）のいずれかをローレベル（アクティブ）、その他をハイレベル（非アクティブ）とする。これにより、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の中で、ローレベルがゲート電極に与えられたＰ型ＭＯＳトランジスタがオンする。
【０１１３】
たとえば、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の中でＰ型ＭＯＳトランジスタＱ１０にのみローレベルが与えられたとした場合、Ｐ型ＭＯＳトランジスタＱ１０がオンし、パッドＰ１とパッドＰ５間には、抵抗成分Ｒ６１と、複数の抵抗成分Ｒ５１，Ｒ５２，…，Ｒ５ｍとが直列に接続されることになる。
【０１１４】
ここで、パッドＰ５とノードＮ５１との間のノード（Ｎ５１，Ｎ５２，…，Ｎ５ｍ）の電位をそれぞれＰＮ５１，ＰＮ５２，…，ＰＮ５ｍとすると、ＰＮ５１＞ＰＮ５２＞…＞ＰＮ５ｍが成り立つ。すなわち、ノード（Ｎ５１，Ｎ５２，…，Ｎ５ｍ）の電位、すなわち、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位は、パッドＰ１から遠ざかるほど小さくなる。かかる電位設定は、パッドＰ５がパッドＰ１に対して対向した位置に設けたことによって実現される。
【０１１５】
一方、基本回路部４において、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のソース電位は、電源配線の寄生抵抗成分（Ｒ１，Ｒ２，…，Ｒｍ）による電圧降下のために、パッドＰ１から遠ざかる駆動セルのＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）ほどソース電位が低下する。
【０１１６】
したがって、パッドＰ１から駆動セルまでの距離にかかわらず、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート・ソース間電圧ＶＧＳの変動が小さくなるため、すべての駆動セルからほぼ定電流を出力することができる。
【０１１７】
ここで、各駆動セルの出力電流を低下させる場合には、制御部５１は、複数の抵抗成分（Ｒ６２，Ｒ６３，…，Ｒ６ｍ）の中から抵抗成分Ｒ６１よりも抵抗値が小さいものを選択するようにする。たとえば、Ｒ６１＞Ｒ６２であるとすれば、制御部５１は、Ｐ型ＭＯＳトランジスタＱ２０にのみローレベルを与える。これにより、Ｐ型ＭＯＳトランジスタＱ２０がオンし、パッドＰ１とパッドＰ５間には、抵抗成分Ｒ６２と、複数の抵抗成分Ｒ５１，Ｒ５２，…，Ｒ５ｍとが直列に接続されることになる。Ｒ６１＞Ｒ６２であるため、ノード（Ｎ５１，Ｎ５２，…，Ｎ５ｍ）の各電位（ＰＮ５１，ＰＮ５２，…，ＰＮ５ｍ）は、抵抗成分Ｒ５１が選択されていた場合と比べて増加する。そして、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート・ソース間電圧ＶＧＳは、抵抗成分Ｒ５１が選択されていた場合と比べて全体的に低下するため、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）が低下するようになる。
【０１１８】
なお、スタティックドライバ向け等、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の定電流値を変更しない場合には、パッドＰ１とノードＮ５１間には、その定電流値に対応した単一の抵抗成分を設けるようにすればよい。
【０１１９】
また、Ｐ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）は、制御部５１からの制御信号に応じて動作するスイッチング素子であればよく、たとえばバイポーラトランジスタによって代替することもできる。
【０１２０】
図１２は、実施形態に係る電流駆動回路３ｅの電流出力特性を示す図である。この電流出力特性は、図１１（ｂ）（ＩＣ上の両端にパッドＰ１がある場合）において、ｎ個（ｎ＞ｍ）の駆動セル（１０，２０，…，ｍ０，…，ｎ０）に対して、基本回路部４ａに一部の駆動セル（１０，２０，…，ｍ０）、基本回路部４ｂに残りの駆動セル（ｍ＋１０，…，ｎ０）を配置させた場合に、駆動セルの位置を横軸、各駆動セルの出力電流を縦軸に示した特性を示している。
【０１２１】
このようにＩＣ上両側から電源電位ＶＤＤが印加されると、参照回路では、電極（電源電位ＶＤＤ）に近い駆動セルから遠い駆動セルにかけて電流が低下する。すなわち、参照回路の電流出力特性は、図に示すように、中央の位置の駆動セルの電流出力が最も低下した、凹型特性となる。
【０１２２】
一方、電流駆動部３ｅの電流出力特性は、駆動セルの位置にかかわらず、電流出力変動が抑制されるため、図１２に示すように、参照回路よりもフラットな特性となる。
【０１２３】
以上説明したように、本実施形態に係る電流駆動回路では、パッドＰ１（電源電位ＶＤＤ）と対向する位置にパッドＰ５（バイアス電位ＶＢＩＡＳ）を設け、電流駆動部３ｅにおいて、パッドＰ１から遠ざかる駆動セルほど、各駆動セルのＰ型ＭＯＳトランジスタのゲート電位が低下するようにしたため、電源配線によるＰ型ＭＯＳトランジスタのソース電位の低下の影響が抑制される。したがって、電源電位ＶＤＤが与えられる電極からの距離にかかわらず、各駆動セルから定電流を出力させることができる。
【０１２４】
＜第８の実施形態＞
次に、本発明の電流駆動回路の第８の実施形態について、図１３を参照して説明する。
【０１２５】
第７の実施形態に係る電流駆動回路では、ＩＣ上でパッドＰ１（電源電位ＶＤＤ）と対向する位置にパッドＰ５（バイアス電位ＶＢＩＡＳ）を設けたが、ＩＣのレイアウト上の制約次第では、パッドＰ１とパッドＰ５とが近接した位置にある場合も想定し得る。本実施形態では、パッドＰ１とパッドＰ５とが近接した位置にある場合の電流駆動回路について説明する。
【０１２６】
本実施形態に係る電流駆動回路の電流駆動部３ｆは、駆動セルごとに異なるバイアス電位ＶＢＩＡＳを与えることによって各駆動セルから定電流を出力させるようにする点で第６の実施形態の電流駆動部３ｅとは同一であるが、パッドＰ１とパッドＰ５とが近接した位置にあるために、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位を調整するための電位設定部の構成が第６の実施形態のものと異なる。本実施形態に係る電流駆動部３ｆにおいて、電位設定部以外の構成は、前述の電流駆動部３ｅと同一である。
【０１２７】
（電流駆動部３ｆの構成）
以下、本実施形態における電流駆動部３ｆの構成について説明する。
【０１２８】
図１３は、本実施形態に係る電流駆動回路における電流駆動部３ｆの回路図である。この電流駆動部３ｆは、参照回路と同等の回路構成を有する基本回路部４と、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）を一定にするためにＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位を調整するための電位設定部６とを備える。
【０１２９】
図１３に示すように、電位設定部６は、パッドＰ５（バイアス電位ＶＢＩＡＳ）とノードＮ６０との間において、第２抵抗部として直列に配列された複数の抵抗成分（Ｒ７１，Ｒ７２，…，Ｒ７ｍ）を有する。さらに、電位設定部６は、ノードＮ６０とパッドＰ１（電源電位ＶＤＤ）との間において、制御部６１と、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）と、第３抵抗部としての複数の抵抗成分（Ｒ８１，Ｒ８２，…，Ｒ８ｎ）とを有する。
【０１３０】
制御部６１は、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の大きさの要求値に応じて、パッドＰ５（バイアス電位ＶＢＩＡＳ）とパッドＰ０（ＧＮＤ電位）間のインピーダンスを調整する機能を有する。
【０１３１】
制御部６１は、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の各ゲート電極に接続され、各ゲートに対してそれぞれ制御信号（Ｃ１，Ｃ２，…，Ｃｎ）を送出する。複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）のソース電極には、それぞれ複数の抵抗成分（Ｒ８１，Ｒ８２，…，Ｒ８ｎ）が対応して接続される。複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）のドレイン電極は、共通してノードＮ６０に接続される。
【０１３２】
制御部６１は、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の大きさの要求値に応じて、制御信号（Ｃ１，Ｃ２，…，Ｃｎ）のいずれかをローレベル（アクティブ）、その他をハイレベル（非アクティブ）とする。
【０１３３】
図１３に示すように、複数の抵抗成分（Ｒ７１，Ｒ７２，…，Ｒ７ｍ）における隣接する抵抗成分間のノード（Ｎ６１，Ｎ６２，…，Ｎ６ｍ）とＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電極とが接続されている。たとえば、パッドＰ５からの配線Ｌ５上において、抵抗成分Ｒ７１と抵抗成分Ｒ７２との間のノードＮ６１とＰ型ＭＯＳトランジスタＱ１２のゲート電極とが接続され、抵抗成分Ｒ７２と抵抗成分Ｒ７３との間のノードＮ６２とＰ型ＭＯＳトランジスタＱ２２のゲート電極とが接続され、抵抗成分Ｒ７ｍとノードＮ６０との間のノード６ｍとＰ型ＭＯＳトランジスタＱｍ２のゲート電極とが接続される。
【０１３４】
図１４は、本実施形態に係る電流駆動回路内の基本回路部４および電位設定部６のＩＣ上のレイアウト例を示す図である。図１４において、（ａ）はＩＣ上に電源電位ＶＤＤのパッドＰ１が１つ設けられる場合、（ｂ）はＩＣ上の両端に電源電位ＶＤＤのパッドＰ１が２つ設けられる場合の構成を示している。なお、基準電圧発生回路部２は、図１で示したものと同一である。
【０１３５】
図１４（ａ）に示すように、パッドＰ１（電源電位ＶＤＤ）が１つのみの場合には、図１３に示した回路構成と等価となるように、バイアス電位ＶＢＩＡＳとＧＮＤ電位の間に、基本回路部４に対応させた電位設定部６を設ける。
【０１３６】
図１４（ｂ）に示すように、パッドＰ１（電源電位ＶＤＤ）が両端に２つある場合には、電源配線の寄生抵抗成分の影響を抑制するために、両側のパッドＰ１近くにおいて、基本回路部４ａ，４ｂに駆動セルを分割配置させる。そして、バイアス電位ＶＢＩＡＳとＧＮＤ電位の間に、２つの基本回路部４ａ，４ｂに対応させて、電位設定部６ａ，６ｂを設けるようにする。
【０１３７】
（電流駆動部３ｆの動作）
次に、本実施形態における電流駆動部３ｆの動作について説明する。
【０１３８】
図１３において、電流駆動部３ｆにおける各駆動セルの出力電流の大きさに対する要求値が外部から制御部６１に与えられるか、または、その要求値が予め制御部６１に設定されていると、その要求値に応じて、制御部６１は、制御信号（Ｃ１，Ｃ２，…，Ｃｎ）のいずれかをローレベル（アクティブ）、その他をハイレベル（非アクティブ）とする。これにより、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の中で、ローレベルがゲート電極に与えられたＰ型ＭＯＳトランジスタがオンする。
【０１３９】
たとえば、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の中でＰ型ＭＯＳトランジスタＱ１０にのみローレベルが与えられたとした場合、Ｐ型ＭＯＳトランジスタＱ１０がオンし、パッドＰ５とパッドＰ０間には、抵抗成分Ｒ８１と、複数の抵抗成分Ｒ７１，Ｒ７２，…，Ｒ７ｍとが直列に接続されることになる。
【０１４０】
ここで、パッドＰ５とノードＮ６０との間のノード（Ｎ６１，Ｎ６２，…，Ｎ６ｍ）の電位をそれぞれＰＮ６１，ＰＮ６２，…，ＰＮ６ｍとすると、ＰＮ６１＞ＰＮ６２＞…＞ＰＮ６ｍが成り立つ。すなわち、ノード（Ｎ６１，Ｎ６２，…，Ｎ６ｍ）の電位、すなわち、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位は、パッドＰ１から遠ざかるほど小さくなる。かかる電位設定は、ＧＮＤ電位であるパッドＰ０をパッドＰ１に対して対向した位置に設けたことによって実現される。
【０１４１】
一方、基本回路部４において、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のソース電位は、電源配線の寄生抵抗成分（Ｒ１，Ｒ２，…，Ｒｍ）による電圧降下のために、パッドＰ１から遠ざかる駆動セルのＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）ほどソース電位が低下する。
【０１４２】
したがって、パッドＰ１から駆動セルまでの距離にかかわらず、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート・ソース間電圧ＶＧＳの変動が小さくなるため、すべての駆動セルからほぼ定電流を出力することができる。
【０１４３】
ここで、各駆動セルの出力電流を低下させる場合には、制御部６１は、複数の抵抗成分（Ｒ８２，Ｒ８３，…，Ｒ８ｍ）の中から抵抗成分Ｒ８１よりも抵抗値が大きいものを選択するようにする。たとえば、Ｒ８１＜Ｒ８２であるとすれば、制御部５１は、Ｐ型ＭＯＳトランジスタＱ２０にのみローレベルを与える。これにより、Ｐ型ＭＯＳトランジスタＱ２０がオンし、パッドＰ１とパッドＰ５間には、抵抗成分Ｒ８２と、複数の抵抗成分Ｒ７１，Ｒ７２，…，Ｒ７ｍとが直列に接続されることになる。Ｒ８１＜Ｒ８２であるため、ノード（Ｎ６１，Ｎ６２，…，Ｎ６ｍ）の各電位（ＰＮ６１，ＰＮ６２，…，ＰＮ６ｍ）は、抵抗成分Ｒ８１が選択されていた場合と比べて増加する。そして、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート・ソース間電圧ＶＧＳは、抵抗成分Ｒ８１が選択されていた場合と比べて全体的に低下するため、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）が低下するようになる。
【０１４４】
なお、スタティックドライバ向け等、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の定電流値を変更しない場合には、ノードＮ６０とパッドＰ０間には、その定電流値に対応した単一の抵抗成分を設けるようにすればよい。
【０１４５】
また、Ｐ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）は、制御部６１からの制御信号に応じて動作するスイッチング素子であればよく、たとえばバイポーラトランジスタによって代替することもできる。
【０１４６】
図１５は、実施形態に係る電流駆動回路３ｆの電流出力特性を示す図である。この電流出力特性は、図１３（ｂ）（ＩＣ上の両端にパッドＰ１がある場合）において、ｎ個（ｎ＞ｍ）の駆動セル（１０，２０，…，ｍ０，…，ｎ０）に対して、基本回路部４ａに一部の駆動セル（１０，２０，…，ｍ０）、基本回路部４ｂに残りの駆動セル（ｍ＋１０，…，ｎ０）を配置させた場合に、駆動セルの位置を横軸、各駆動セルの出力電流を縦軸に示した特性を示している。
【０１４７】
このようにＩＣ上両側から電源電位ＶＤＤが印加されると、参照回路では、電極（電源電位ＶＤＤ）に近い駆動セルから遠い駆動セルにかけて電流が低下する。すなわち、参照回路の電流出力特性は、図に示すように、中央の位置の駆動セルの電流出力が最も低下した凹型特性となる。
【０１４８】
一方、電流駆動部３ｆの電流出力特性は、駆動セルの位置にかかわらず、電流出力変動が抑制されるため、図１５に示すように、参照回路よりもフラットな特性となる。
【０１４９】
以上説明したように、本実施形態に係る電流駆動回路は、その電流駆動部３ｆにおいて、パッドＰ５（バイアス電位ＶＢＩＡＳ）とパッドＰ０（ＧＮＤ電位）との間に電位設定部を設け、パッドＰ１から遠ざかる駆動セルほど、各駆動セルのＰ型ＭＯＳトランジスタのゲート電位が低下するようにしたため、電源配線によるＰ型ＭＯＳトランジスタのソース電位の低下の影響が抑制される。したがって、電源電位ＶＤＤが与えられる電極からの距離にかかわらず、各駆動セルから定電流を出力させることができる。
【０１５０】
＜第９の実施形態＞
次に、本発明の電流駆動回路の第９の実施形態について、図１６を参照して説明する。
【０１５１】
図１６は、本実施形態に係る電流駆動回路における電流駆動部３ｇの回路図である。図１６を図１５と対比して明らかなように、本実施形態における電流駆動部３ｇは、第８の実施形態における電流駆動部３ｆと比べて、電位設定部７に接続された電極がパッドＰ０（ＧＮＤ電位）ではなく、パッドＰ６（電位ＶＢＩＡＳ＿ＯＵＴ）である点のみ異なる。
【０１５２】
パッドＰ６における電位ＶＢＩＡＳ＿ＯＵＴの値は、パッドＰ５のバイアス電位ＶＢＩＡＳよりも低電位であれば任意に設定してよい。たとえば、パッドＰ６に対してＩＣの外部で可変抵抗成分を介してＧＮＤ電位に接続することによって，パッドＰ６（電位ＶＢＩＡＳ＿ＯＵＴ）を所望の電位に設定することができる。
【０１５３】
電位ＶＢＩＡＳ＿ＯＵＴを変えることによって、複数の抵抗成分（Ｒ８２，Ｒ８３，…，Ｒ８ｍ）の中から同一の抵抗成分が選択されたとしても、ノードＮ６０，Ｎ６１，…，Ｎ６ｍの各電位が変化するため、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）が変化する。
【０１５４】
このように、本実施形態に係る電流駆動回路では、ＩＣの外部の可変抵抗成分によって、パッドＰ６における電位ＶＢＩＡＳ＿ＯＵＴを所望の値に設定し、外部から各駆動セルの出力電流の大きさを調整できる。したがって、本実施形態の電流駆動回路を様々な表示装置に適用させる場合に、表示装置に応じて容易に電流出力特性を最適化させることができるようになる。
【０１５５】
以上、本発明の実施の形態を詳述してきたが、具体的な構成及びシステムは本実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更や、他のシステムへの適応なども含まれる。
【符号の説明】
【０１５６】
１ 電流駆動回路
２ 基準電圧発生回路部
３ 電流駆動部
４ 基本回路部
５，６ 電位設定部
１０，２０，…，ｍ０ 駆動セル
【技術分野】
【０００１】
本発明は、電流が供給されることによって発光する有機エレクトロルミネッセンス素子（以下、ＥＬ素子と称す。）や発光ダイオード（以下、ＬＥＤ素子と称す。）等を使用した電流駆動型表示装置のための電流駆動回路に関する。
【背景技術】
【０００２】
一般に、ＥＬ素子やＬＥＤ素子を用いた表示装置では、定電流駆動回路（定電流ドライバ）によって表示制御が行われる。従来の定電流駆動回路が下記特許文献１に開示されている。
【０００３】
特許文献１に開示された従来の定電流駆動回路では、制御電圧発生回路部と、表示素子を発光させるための複数の電流出力回路部とが設けられている。複数の電流出力回路部は、制御電圧発生回路部に対してそれぞれ並列に接続されている。これにより、制御電圧発生回路部内のＰ型ＭＯＳトランジスタと、各電流出力回路部内のＰ型ＭＯＳトランジスタとがカレントミラー回路を構成し、各電流出力回路部から定電流が出力されるようになっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１３０５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述した従来の定電流駆動回路では、各電流出力回路部内のＰ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタのソースが、電源パッドから共通の配線（電源配線）を通して電源電位に接続されている。それゆえ、電源配線の抵抗成分による電圧降下のために、各電流出力回路部内のＰ型ＭＯＳトランジスタのソースには、同一の電源電位が供給されない。その結果、電源パッドから距離が離れた電流出力回路部ほど、Ｐ型ＭＯＳトランジスタのソース・ゲート間電圧ＶＧＳが低下し、出力電流が低下する。
また、上述した従来の定電流駆動回路内のＰ型ＭＯＳトランジスタの基板は、ソース同様に、電源パッドから共通の配線（電源配線）を通して電源電位に接続されている。それゆえ、電源パッドから距離が離れた電流出力回路部ほど、Ｐ型ＭＯＳトランジスタの基板電位が低下していく。したがって、基板バイアス効果により、電源パッドから距離が離れた電流出力回路部ほど、Ｐ型ＭＯＳトランジスタの閾値電圧が増加して出力電流が低下する。
【０００６】
上述したように、従来の定電流駆動回路は、電源パッドからの位置に応じて出力電流値が変動するため、実際には高精度の定電流出力を行うことができなかった。したがって、電源パッドから複数の電流出力回路部（電流出力用ＭＯＳトランジスタ）に対して共通の電源配線を設ける場合に、電源パッドからの距離に関わらず、各電流出力回路部から定電流が出力できるようにする電流駆動回路が望まれていた。
【課題を解決するための手段】
【０００７】
本発明の第１の観点は、第１基準電位に設定された第１端子と、第２基準電位に設定された第２端子と、前記第１端子から引き出された第１配線に対してソース電極がそれぞれ並列に接続された複数のトランジスタ素子を含み、その複数のトランジスタ素子の各ゲート電極に与えられるゲート電位に応じて各トランジスタ素子からドレイン電流を出力する電流駆動部と、を備え、前記複数のトランジスタ素子の各々に対応する各基板が、前記第２端子から引き出された第２配線に接続され、前記第２配線は、前記第２端子が接続された端部とは反対側の端部が開放されている電流駆動回路である。
【０００８】
この発明によれば、電流駆動部の各トランジスタ素子の基板電位は、第１端子からの距離にかかわらず一定となるので、基板バイアス効果が発生せず、第１端子から離れた位置にあるトランジスタ素子の出力電流（ドレイン電流）の低下が抑制される。
【０００９】
本発明の第２の観点は、第１基準電位に設定された第１端子と、第２基準電位に設定された第２端子と、前記第１端子から引き出された第１配線に対してソース電極がそれぞれ並列に接続された複数のトランジスタ素子を含み、その複数のトランジスタ素子の各ゲート電極に与えられるゲート電位に応じて各トランジスタ素子からドレイン電流を出力する電流駆動部と、を備え、前記複数のトランジスタ素子は、共通の基板上に形成され、前記基板は、その一端において前記第２端子に接続され、他端が開放されている電流駆動回路である。
【００１０】
この発明によれば、基板バイアス効果の発生を防止できるのみならず、すべてのトランジスタ素子は共通の基板上に形成されるので基板自体を上記第２配線として機能させることができ、メタル配線を小さく形成することが可能となる。
【発明の効果】
【００１１】
本発明によれば、電源パッドからの距離に関わらず、各トランジスタ素子が生成する出力電流のばらつきが少ない。したがって、その出力電流によって発光する発光素子の発光ばらつきが低減される。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る電流駆動回路の回路構成を示す図である。
【図２】第１の実施形態における電流駆動部の回路図である。
【図３】従来の電流駆動部の回路（参照回路）の回路図である。
【図４】第２の実施形態における電流駆動部の回路図である。
【図５】第３の実施形態に係る電流駆動回路内の電流駆動部の回路構成を示す図である。
【図６】第４の実施形態に係る電流駆動回路の構造を示す断面図である。
【図７】第５の実施形態に係る電流駆動回路における電流駆動部の回路図である。
【図８】第５の実施形態に係る電流駆動回路の効果を説明するための図である。
【図９】第６の実施形態に係る電流駆動回路内の電流駆動部の回路図である。
【図１０】第７の実施形態に係る電流駆動回路における電流駆動部の回路図である。
【図１１】第７の実施形態に係る電流駆動回路内の基本回路部および電位設定部のＩＣ上のレイアウト例を示す図である。
【図１２】第７の実施形態に係る電流駆動回路の電流出力特性を示す図である。
【図１３】第８の実施形態に係る電流駆動回路における電流駆動部の回路図である。
【図１４】第８の実施形態に係る電流駆動回路内の基本回路部および電位設定部のＩＣ上のレイアウト例を示す図である。
【図１５】第８の実施形態に係る電流駆動回路の電流出力特性を示す図である。
【図１６】第９の実施形態に係る電流駆動回路における電流駆動部の回路図である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の複数の実施形態について説明する。各実施形態に係る電流駆動回路は、複数のパッド（入出力端子）を備えた集積回路（ＩＣ；Integrated Circuit）上に実装される。
【００１４】
＜第１の実施形態＞
本発明の電流駆動回路の第１の実施形態について、図１および図２を参照して説明する。
【００１５】
（電流駆動回路の構成）
先ず、本実施形態に係る電流駆動回路１の構成について説明する。
【００１６】
図１は、本実施形態に係る電流駆動回路１の回路構成を示す図である。このような電流駆動回路１がＩＣ上に実装される。
【００１７】
図１おいて、実施形態に係る電流駆動回路１は、基準電圧発生回路部２と、発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）に対して定電流を出力するための電流駆動部３とを含む。基準電圧発生回路部２は、電流駆動部３の出力電流の大きさを制御するためのバイアス電位ＶＢＩＡＳを生成する。発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）は、たとえばＥＬ素子あるいはＬＥＤ素子等の電流発光素子である。
【００１８】
電流駆動部３の中には、各発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）を個別に発光させるための電流を出力する駆動セル（ＤＣ）（１０，２０，３０，…，ｍ０）が設けられている。駆動セル（１０，２０，３０，…，ｍ０）は、各発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）に対する電流（Ｉｄ１，Ｉｄ２，Ｉｄ３，…，Ｉｄｍ）を出力する。
【００１９】
電流駆動部３は、電源電位ＶＤＤ（第１基準電位）が与えられるパッドＰ１（第１端子）、電位ＶＤＤ２（第２基準電位）が与えられるパッドＰ２（第２端子）に接続されている。電流駆動部３は、発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）のアノードと接続されている。発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）のカソードは、接地電位ＧＮＤが与えられるパッドＰ０と接続されている。
【００２０】
駆動セル（１０，２０，３０，…，ｍ０）は、個別に入力されるＰＷＭ(Pulse Width Modulation)信号（ＰＷＭ１，ＰＷＭ２，ＰＷＭ３，…，ＰＷＭｍ）に応じて、対応する電流（Ｉｄ１，Ｉｄ２，Ｉｄ３，…，Ｉｄｍ）の出力を活性化または非活性化（オンまたはオフ）させる。
【００２１】
図２は、電流駆動部３の回路図である。
【００２２】
図２に示すように、各駆動セル（１０，２０，３０，…，ｍ０）は、それぞれ２つのＰ型ＭＯＳトランジスタを備えている。図２において、たとえばパッドＰ１に最も近い駆動セル１０は、２つのＰ型ＭＯＳトランジスタＱ１１，Ｑ１２を備え、パッドＰ１に最も遠い駆動セルｍ０は、２つのＰ型ＭＯＳトランジスタＱｍ１，Ｑｍ２を備えている。
【００２３】
パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１（第１配線）には、複数の抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）が寄生抵抗として直列に存在する。パッドＰ２（電位ＶＤＤ２）から引き出されている配線Ｌ２（第２配線）には、複数の抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）が寄生抵抗として直列に存在し、パッドＰ２に対して他端は開放されているか、または高インピーダンスとなっている。
【００２４】
各駆動セル（１０，２０，３０，…，ｍ０）において、一方のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のドレイン電極は、他方のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のソース電極とそれぞれ接続される。Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のドレイン電極は、各駆動セルに対応する発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）のアノードとそれぞれ接続されている。
【００２５】
図１に示すように、基準電圧発生回路部２は、電源電位ＶＤＤおよび接地電位ＧＮＤと接続されている。基準電圧発生回路部２の中には、Ｐ型ＭＯＳトランジスタＱ１，Ｑ２および演算増幅回路ＯＰ１が設けられている。
【００２６】
Ｐ型ＭＯＳトランジスタＱ１は、各駆動セル（１０，２０，…，ｍ０）内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）と同一もしくは比例関係のディメンジョンを有する。
【００２７】
演算増幅回路ＯＰ１は、参照電圧ＶｒｅｆおよびＰ型ＭＯＳトランジスタＱ２のドレイン出力電位を入力し、バイアス電位ＶＢＩＡＳを出力する。このバイアス電位ＶＢＩＡＳがＰ型ＭＯＳトランジスタＱ１に供給されると共に、各駆動セル（１０，２０，…，ｍ０）内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のゲート電極に共通して与えられることで、カレントミラー回路を形成する。
【００２８】
Ｐ型ＭＯＳトランジスタＱ１のドレイン電極には、Ｐ型ＭＯＳトランジスタＱ２のソース電極が接続され、Ｐ型ＭＯＳトランジスタＱ２のドレイン電極には、抵抗成分Ｒｐが接続されている。
【００２９】
演算増幅回路ＯＰ１は、参照電圧Ｖｒｅｆ（演算増幅回路ＯＰ１の反転入力端子の電位）と抵抗Ｒ１の電位（演算増幅回路ＯＰ１の非反転入力端子の電位）が等しくなるようにバイアス電位ＶＢＩＡＳを制御するため、Ｐ型ＭＯＳトランジスタＱ１の出力電流Ｉｒｅｆは、参照電圧Ｖｒｅｆおよび抵抗成分Ｒｐの抵抗値によって決まる一定の値に維持される。
【００３０】
また、上記したようにＰ型ＭＯＳトランジスタＱ１と、各駆動セル（１０，２０，…，ｍ０）内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）とは、カレントミラー回路を形成するため、駆動セル（１０，２０，…，ｍ０）の各出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）は、Ｐ型ＭＯＳトランジスタＱ１のドレインからの出力電流Ｉｒｅｆと同等もしくは比例関係となって、電源配線による電圧降下を考慮しない場合には、ほぼ一定に維持される。
（参照回路の説明）
次に、本実施形態に係る電流駆動回路１の構成上の特徴を明確とする目的のために、従来から知られている電流駆動回路の電流駆動部の回路（以下、参照回路）の構成を説明する。
【００３１】
図３は、参照回路の回路図である。この参照回路では、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極と、各駆動セル内の２つのＰ型ＭＯＳトランジスタ（たとえばＱ１１とＱ１２）の基板とが、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１上の共通のノードに接続されている点で、前述した電流駆動部３と異なる。
【００３２】
参照回路上における抵抗成分Ｒ１１,Ｒ１２,…，Ｒ１ｍは、電源配線Ｌ１に存在する寄生抵抗である。この寄生抵抗による電圧降下のために、参照回路では、ＩＣ基板上でパッドＰ１に近い駆動セルから遠い駆動セルにかけて、駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のソース電位が低下するため、ソース・ゲート間電圧ＶＧＳが低下する。
【００３３】
具体的には、参照回路において、パッドＰ１に近い駆動セルから遠い駆動セルにかけて、Ｐ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電位（Ｐｓ１，Ｐｓ２，…，Ｐｓｍ）は、下式（１）〜（３）に示すように低下する。
Ｐｓ１＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ） …（１）
Ｐｓ２＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ）
−Ｒ１２×（Ｉｄ２＋Ｉｄ３＋…＋Ｉｄｍ） …（２）
…
Ｐｓｍ＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ）
−Ｒ１２×（Ｉｄ２＋Ｉｄ３＋…＋Ｉｄｍ）−…
−Ｒ１ｍ×Ｉｄｍ …（３）
また、参照回路内の各駆動セルにおいて、Ｐ型ＭＯＳトランジスタのソース電極と基板とは、共に、パッドＰ１（電源電位ＶＤＤ）からの電源配線に接続されている。それゆえ、ＩＣ基板上でパッドＰ１に近い駆動セルから遠い駆動セルにかけて、Ｐ型ＭＯＳトランジスタの基板電位が低下していく。したがって、基板バイアス効果により、パッドＰ１から距離が離れた駆動セル内のＰ型ＭＯＳトランジスタほど閾値電圧が増加する。
【００３４】
このように、図３に示した参照回路では、ＩＣ基板上でパッドＰ１から近い駆動セルから遠い駆動セルにかけて、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）が順に低下してしまい、カレントミラー回路を形成しているにもかかわらず、実際には定電流を出力することができない。
【００３５】
（電流駆動回路１の動作）
次に、実施形態に係る電流駆動回路１の動作を説明する。
【００３６】
図２に示すように、本実施形態における電流駆動部３が参照回路（図３）と構成上異なる点は、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極と、各駆動セル内の２つのＰ型ＭＯＳトランジスタ（たとえばＱ１１とＱ１２）の基板とに対して、それぞれ別個に電位を設定することにある。また、パッドＰ２から引き出されている配線Ｌ２の一端は開放端（高インピーダンス）となっているため、抵抗成分Ｒ２１，Ｒ２２，…，Ｒ２ｍには電流が流れず、各駆動セル内の２つのＰ型ＭＯＳトランジスタ（たとえばＱ１１とＱ１２）の基板電位は、共通の電位ＶＤＤ２となる。
【００３７】
一方、パッドＰ１から引き出されている電源配線Ｌ１は、各駆動セルからの出力電流が流れるため、本実施形態に係る電流駆動回路１は、配線Ｌ１上の抵抗成分Ｒ１１，Ｒ１２，…，Ｒ１ｍによる電圧降下が発生する点では参照回路と同様である。しかしながら、パッドＰ１から駆動セルまでの距離にかかわらず、駆動セル内のＰ型ＭＯＳトランジスタの基板電位の変動がないため、基板バイアス効果が発生しない。そのため、本実施形態に係る電流駆動回路１は、基板バイアス効果が生ずる参照回路よりも、各駆動セルからの出力電流の変動が少ない。
【００３８】
以上説明したように、本実施形態に係る電流駆動回路によれば、電流駆動部３において、パッドＰ１（電源電位ＶＤＤ）から各駆動セルまでの距離にかかわらず、駆動セル内のＰ型ＭＯＳトランジスタの基板電位が共通となるように、電源電位ＶＤＤの配線とは別に基板電位を設定するための配線を設けたため、基板バイアス効果が発生せず、各発光素子に対する電流出力特性が改善される。
【００３９】
なお、電位ＶＤＤ２は電源電位ＶＤＤと同電位でもよく、その場合には、配線Ｌ２をパッドＰ１近辺で分岐して設けることができ、パッドＰ２が不要となる。
【００４０】
＜第２の実施形態＞
第２の実施形態以降の各実施形態に係る電流駆動回路は、図１に示した電流駆動回路１と電流駆動部のみが異なる。したがって、第２の実施形態以降の各実施形態では、電流駆動部についてのみ説明する。
【００４１】
図４は、本実施形態における電流駆動部３ａを示す回路図である。この電流駆動部３ａは、第１の実施形態における電流駆動部３と比較して、配線Ｌ１と配線Ｌ２とが、パッドＰ１（電源電位ＶＤＤ）から最も遠隔の位置にあるＰ型ＭＯＳトランジスタＱｍ１において接続している点で異なる。
【００４２】
（電流駆動部の構成）
先ず、本実施形態における電流駆動部３ａの構成ついて、図４を参照して説明する。
図４に示すように、配線Ｌ１および配線Ｌ２は、パッドＰ１に最も遠い位置で抵抗成分Ｒｓ１を介して接続される。また、本実施形態における電流駆動部３ａは、前述の電流駆動部３と異なり、配線Ｌ２に微小の電流を流すことを意図しているため、配線Ｌ２上の抵抗成分は、直列抵抗分としてある程度大きな値であることが好ましい。
【００４３】
図４に示すように、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１には、複数の抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）が寄生抵抗として直列に存在する。すなわち、回路構成上、各駆動セルのＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極は、隣接する抵抗成分間のノードにおいて配線Ｌ１に接続される。たとえば、配線Ｌ１上において、抵抗成分Ｒ１１と抵抗成分Ｒ１２との間には、Ｐ型ＭＯＳトランジスタＱ１１のソース電極が接続され、抵抗成分Ｒ１２と抵抗成分Ｒ１３との間には、Ｐ型ＭＯＳトランジスタＱ２１のソース電極が接続される。
【００４４】
同様に、各駆動セルの２つのＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１およびＱ１２，Ｑ２２，…，Ｑｍ２）の基板は、隣接する抵抗成分間のノードにおいて配線Ｌ２に接続される。たとえば、配線Ｌ２上において、抵抗成分Ｒ２１と抵抗成分Ｒ２２との間には、Ｐ型ＭＯＳトランジスタＱ１１およびＱ１２の基板が接続され、抵抗成分Ｒ２２と抵抗成分Ｒ２３との間には、Ｐ型ＭＯＳトランジスタＱ２１およびＱ２２の基板が接続される。
【００４５】
そして、この電流駆動部３ａでは、パッドＰ１から駆動セルまでの距離にかかわらず各駆動セル内のすべてのＰ型ＭＯＳトランジスタの基板電位を極力一定とするために、パッドＰ２（電位ＶＤＤ２）から引き出されている配線Ｌ２を流れる電流Ｉｓ１が微小となるように、配線Ｌ２上に配置された各抵抗成分の値を設定する。
【００４６】
たとえば、図４における抵抗成分Ｒｓ１の値を抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）の値よりも大きな値に設定することによって電流Ｉｓ１を抑制し、抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）による電圧降下がほとんどないようにする。これにより、すべての駆動セルのＰ型ＭＯＳトランジスタの基板電位が電位ＶＤＤ２とほぼ同等となる。
【００４７】
なお、抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）と抵抗成分Ｒｓ１は、本発明における第１抵抗部を構成する。
【００４８】
パッドＰ１（電源電位ＶＤＤ）からの配線Ｌ１上の抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）の値は、特に限定されるものではないが、極力小さい値に設定する。
【００４９】
（電流駆動部３ａの動作）
次に、電流駆動部３ａの動作について図２を参照して説明する。
【００５０】
前述したように、図４に示す電流駆動部３ａでは、抵抗成分Ｒｓ１の値を抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）の値よりも大きな値に設定することによって電流Ｉｓ１を抑制し、抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）による電圧降下が小さくなるようにしている。
【００５１】
パッドＰ１（電源電位ＶＤＤ）から最も遠い駆動セル内のＰ型ＭＯＳトランジスタＱｍ１およびＱｍ２の基板電位Ｐｂｍは、下記式（４）に示すようになる。ここで、抵抗成分Ｒｓ１を流れる電流Ｉｓ１は微小な値となるため、式（４）における第２項は無視でき、基板電位Ｐｂｍは、電位ＶＤＤ２にほぼ等しい値となる。
【００５２】
したがって、電流駆動部３ａでは、基板バイアス効果が非常に小さく、駆動セルごとの電流の変動（低下）が抑制される。
Ｐｂｍ＝ＶＤＤ２−Ｉｓ１×（Ｒ２１＋Ｒ２２＋…＋Ｒ２ｍ） …（４）
一方、電流駆動部３ａでは、配線Ｌ２を流れる電流Ｉｓ１が配線Ｌ１へ流れ込むため、たとえば駆動セルｍ０内のＰ型ＭＯＳトランジスタＱｍ１のソース電位Ｐｓｍは、以下式（５）のようになる。
Ｐｓｍ＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ−Ｉｓ１）
−Ｒ１２×（Ｉｄ２＋Ｉｄ３＋…＋Ｉｄｍ−Ｉｓ１）−…
−Ｒ１ｍ×（Ｉｄｍ−Ｉｓ１）
＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ）
−Ｒ１２×（Ｉｄ２＋Ｉｄ３＋…＋Ｉｄｍ）−…
−Ｒ１ｍ×Ｉｄｍ
＋（Ｒ１１＋Ｒ１２＋…＋Ｒ１ｍ）×Ｉｓ１ …（５）
上記式（５）を参照回路における式（３）と対比して明らかなように、実施形態に係る電流駆動回路１では、パッドＰ１（電源電位ＶＤＤ）から最も遠い駆動セルｍ０内のＰ型ＭＯＳトランジスタＱｍ１の電位Ｐｓｍは、参照回路における値よりも、（Ｒ１１＋Ｒ１２＋…＋Ｒ１ｍ）×Ｉｓ１（上記式（５）の最後の項）の分だけ高くなる。すなわち、電流駆動回路１では、参照回路と比較して、パッドＰ１から駆動セルまで距離によるソース電位変動が小さいため、ゲート・ソース間電圧ＶＧＳの変動も小さくなり、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の変動を低減することができる。
【００５３】
以上説明したように、本実施形態に係る電流駆動回路１は、複数の駆動セルに対するパッドＰ１（電源電位ＶＤＤ）からの距離にかかわらず、各駆動セル内のＰ型ＭＯＳトランジスタの基板電位およびソース電位の変動が抑制されるので、各駆動セルの出力電流をほぼ一定とすることができる。
【００５４】
＜第３の実施形態＞
次に、本発明の電流駆動回路の第３の実施形態について、図５を参照して説明する。
【００５５】
本実施形態に係る電流駆動回路の電流駆動部は、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極と、各駆動セル内の２つのＰ型ＭＯＳトランジスタ（たとえばＱ１１とＱ１２）の基板とに対して、それぞれ別個に電位を設定する点では、第１の実施形態に係る電流駆動回路１と同様であるが、その構成が異なる。
【００５６】
（電流駆動回路の構成）
先ず、本実施形態における電流駆動部３ｂの構成について説明する。
図５は、本実施形態における電流駆動部３ｂの回路構成を示す図である。この電流駆動部３ｂは、第２の実施形態で説明した電流駆動部３ａ（図４）と比較して、パッド群と各駆動セルとの間の回路構成が異なる。
【００５７】
本実施形態における電流駆動部３ａでは、電位ＶＤＤ３（第２基準電位）が与えられるパッドＰ３（第２端子）を設け、そのパッドＰ３から引き出されている配線Ｌ３（第２配線）には、複数の抵抗成分（Ｒ３１，Ｒ３２，…，Ｒ３ｍ）が直列に接続される。この複数の抵抗成分（Ｒ３１，Ｒ３２，…，Ｒ３ｍ）は配線Ｌ３上の寄生抵抗であるが、この配線Ｌ３には電流が流れないため、各抵抗の大きさは動作上の問題とはならない。
【００５８】
図５に示すように、回路構成上、各駆動セルの２つのＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１およびＱ１２，Ｑ２２，…，Ｑｍ２）の基板は、隣接する抵抗成分間のノードにおいて配線Ｌ３に接続される。たとえば、配線Ｌ３上において、抵抗成分Ｒ３１と抵抗成分Ｒ３２との間には、Ｐ型ＭＯＳトランジスタＱ１１およびＱ１２の基板が接続され、抵抗成分Ｒ３２と抵抗成分Ｒ３３との間には、Ｐ型ＭＯＳトランジスタＱ２１およびＱ２２の基板が接続される。
【００５９】
図５に示すように、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１には、複数の抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）が寄生抵抗として直列に存在する。回路構成上、各駆動セル（１０，２０，…，ｍ０）のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極は、隣接する抵抗成分間のノードにおいて配線Ｌ１に接続される。たとえば、配線Ｌ１上において、抵抗成分Ｒ１１と抵抗成分Ｒ１２との間には、Ｐ型ＭＯＳトランジスタＱ１１のソース電極が接続され、抵抗成分Ｒ１２と抵抗成分Ｒ１３との間には、Ｐ型ＭＯＳトランジスタＱ２１のソース電極が接続される。
【００６０】
パッドＰ２（電位ＶＤＤ２）からの配線Ｌ２は、パッドＰ１（電位ＶＤＤ）から最も遠隔の位置にあるＰ型ＭＯＳトランジスタＱｍ１おいて、抵抗成分Ｒｓ２を介して配線Ｌ１と接続される。
【００６１】
（電流駆動回路の動作）
次に、本実施形態に係る電流駆動部３ｂの動作を説明する。
【００６２】
本実施形態に係る電流駆動部３ｂでは、パッドＰ３（電位ＶＤＤ３）と各駆動セル内のＰ型ＭＯＳトランジスタの基板とを接続しているため、電源電位ＶＤＤと関係なく、各Ｐ型ＭＯＳトランジスタの基板電位は、電位ＶＤＤ３となる。すなわち、パッドＰ１（電源電位ＶＤＤ）から駆動セルまでの距離にかかわらず、各駆動セル内のＰ型ＭＯＳトランジスタの基板電位は、電位ＶＤＤ３となる。したがって、この電流駆動部３ｂでは基板バイアス効果が発生せず、駆動セルごとの電流の変動（低下）が抑制される。
【００６３】
電流駆動部３ｂにおいて、配線Ｌ２を流れる電流Ｉｓ２が配線Ｌ１へ流れ込む点は、第２の実施形態における電流駆動部３ａと同じであるため、同様にゲート・ソース間電圧ＶＧＳの変動が抑制され、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の変動が低減される。
【００６４】
以上説明したように、本実施形態に係る電流駆動回路は、基板バイアス効果が発生しない点（前述した電流駆動部３の効果）と、電源電圧降下が抑制される点（前述した電流駆動部３ａの効果）とを併せ持つことになるため、第１および第２の実施形態に係る電流駆動回路よりもさらに高い電流出力特性が得られる。
【００６５】
＜第４の実施形態＞
次に、本発明の電流駆動回路の第４の実施形態について、図６を参照して説明する。
【００６６】
本実施形態に係る電流駆動回路の電流駆動部は、等価回路として第１の実施形態に係る電流駆動部３（図２）と同等であるが、その構造に特徴がある。
【００６７】
図６は、実施形態に係る電流駆動部の構造を示す断面図である。
【００６８】
この電流駆動部では、図２に示したように、Ｐ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１およびＱ１２，Ｑ２２，…，Ｑｍ２）の基板電位が配線Ｌ２に接続されているが、この配線Ｌ２は、メタル配線ではなく、Ｐ型ＭＯＳトランジスタを形成するＮ型ウェル領域（またはＮ型基板）を利用して実現する。
【００６９】
図６は、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）の構造を示す断面図の一例である。図６に示すように、この電流駆動部では、Ｎウェル領域１００に各Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）が形成される。たとえばＰ型ＭＯＳトランジスタＱ１２は、ドレイン領域（Ｐ＋領域）Ｄ１２と、ソース領域（Ｐ＋領域）Ｓ１２と、ゲート絶縁膜およびゲート電極を含むゲート領域Ｇ１２とを有し、Ｐ型ＭＯＳトランジスタＱｍ２は、ドレイン領域（Ｐ＋領域）Ｄｍ２と、ソース領域（Ｐ＋領域）Ｓｍ２と、ゲート絶縁膜およびゲート電極を含むゲート領域Ｇｍ２とを有する。隣接するＰ型ＭＯＳトランジスタ間には、絶縁領域ＩＬ（たとえばＳｉＯ２）が設けられる。Ｐ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）についても同様の構造となる。
【００７０】
Ｎウェル領域１００の端部には、Ｎ＋領域１０１が形成される。そのＮ＋領域１０１は、上部のメタル配線を通してパッドＰ２（ＶＤＤ２電位）に接続される。
このように、電流駆動部内のすべてのＰ型ＭＯＳトランジスタを、共通のウェル領域（または基板）に形成することで、配線Ｌ２を設定するための上部のメタル配線が最小化される。
【００７１】
なお、すべてのＰ型ＭＯＳトランジスタを、共通のウェル領域（または基板）に形成することは、第１の実施形態における電流駆動部３に限らず、他の実施形態における電流駆動部に適用することができる。
【００７２】
＜第５の実施形態＞
次に、本発明の電流駆動回路の第５の実施形態について、図７を参照して説明する。
【００７３】
図７は、本実施形態に係る電流駆動回路における電流駆動部３ｃの回路図である。この電流駆動部３ｃは、参照回路（図３）と比較すると、各駆動セル内に電流補償用のトランジスタ（以下で説明する「副電流駆動部」）を付加した点に特徴がある。
【００７４】
（電流駆動部３ｃの構成）
先ず、本実施形態に係る電流駆動部３ｃの構成について説明する。
【００７５】
図７において、電流駆動部３ｃは、電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）をそれぞれ出力するための複数の駆動セル（１０ａ，２０ａ，…，ｍ０ａ）を有する。各駆動セル内の２つのＰ型ＭＯＳトランジスタ（Ｑ１１およびＱ１２，Ｑ２１およびＱ２２，…，Ｑｍ１およびＱｍ２）とパッドＰ１（電源電位ＶＤＤ）とが接続される回路構成は、参照回路（図３）と同様である。各駆動セル内におけるこの２つのＰ型ＭＯＳトランジスタ（Ｑ１１およびＱ１２，Ｑ２１およびＱ２２，…，Ｑｍ１およびＱｍ２）は、それぞれ電流Ｉｄ１１，Ｉｄ２１，…，Ｉｄｍ１を生成する。ここで、この電流（Ｉｄ１１，Ｉｄ２１，…，Ｉｄｍ１）は各駆動セルの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）のうち主たる電流となるため、上述した２つのＰ型ＭＯＳトランジスタ（Ｑ１１およびＱ１２，Ｑ２１およびＱ２２，…，Ｑｍ１およびＱｍ２）を、以下では「主電流駆動部」と総称する。
【００７６】
各駆動セル内の他の２つのＰ型ＭＯＳトランジスタ（Ｑ１３およびＱ１４，Ｑ２３およびＱ２４，…，Ｑｍ３およびＱｍ４）は、各駆動セルからの出力電流が一定となるように出力電流の補償を行うためのトランジスタである。各駆動セル内におけるこの２つのＰ型ＭＯＳトランジスタ（Ｑ１３およびＱ１４，Ｑ２３およびＱ２４，…，Ｑｍ３およびＱｍ４）は、それぞれ電流Ｉｄ１２，Ｉｄ２２，…，Ｉｄｍ２を生成する。ここで、この電流（Ｉｄ１２，Ｉｄ２２，…，Ｉｄｍ２）は、各駆動セルの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）を補償するための補助的な電流となるため、２つのＰ型ＭＯＳトランジスタ（Ｑ１３およびＱ１４，Ｑ２３およびＱ２４，…，Ｑｍ３およびＱｍ４）を、以下では「副電流駆動部」と総称する。
【００７７】
たとえば、パッドＰ１に最も近い駆動セル１０ａでは、副電流駆動部としてＰ型ＭＯＳトランジスタＱ１３およびＱ１４を有する。
【００７８】
Ｐ型ＭＯＳトランジスタＱ１３は、Ｐ型ＭＯＳトランジスタＱ１１と同様にゲート電極に対してＰＷＭ信号ＰＷＭ１が与えられ、これによって副電流駆動部の電流Ｉｄ１２の出力を活性化または非活性化（オンまたはオフ）させるためのトランジスタである。Ｐ型ＭＯＳトランジスタＱ１３のソースは、電位ＶＤＤ４（第４基準電位）が与えられたパッドＰ４（第４端子）からの配線Ｌ４に接続される。Ｐ型ＭＯＳトランジスタＱ１３のドレイン電極は、Ｐ型ＭＯＳトランジスタＱ１４のソース電極と接続される。
【００７９】
Ｐ型ＭＯＳトランジスタＱ１４は、ゲート電極が主電流駆動部Ｑ１１およびＱ１２の基板と接続されている。これにより、Ｐ型ＭＯＳトランジスタＱ１４は、主電流駆動部の基板電位が低下するほどゲート・ソース間電圧ＶＧＳが増加し、より多くのドレイン電流Ｉｄ１２を流すことができるようになっている。
【００８０】
副電流駆動部の基板は、パッドＰ４（電位ＶＤＤ４）から引き出されている配線Ｌ４に接続される。
【００８１】
以上駆動セル１０ａの構成について説明したが、駆動セル１０ａ以外の駆動セルも、同様の構成となっている。
【００８２】
図７において、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１上には、抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）が直列に設けられているが、これらの抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）は、参照回路同様、電源配線上の寄生抵抗成分である。
一方、パッドＰ４（電位ＶＤＤ４）から引き出されている配線Ｌ４上には、抵抗成分（Ｒ ４１，Ｒ４２，…，Ｒ１ｍ）が直列に設けられている。
【００８３】
（電流駆動部３ｃの動作）
次に、本実施形態に係る電流駆動部３ｃの動作について説明する。
【００８４】
図７において、各駆動セル内の主電流駆動部（Ｑ１１およびＱ１２，Ｑ２１およびＱ２２，…，Ｑｍ１およびＱｍ２）、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１、および、その配線Ｌ１上に配列された抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）は、図３に示した参照回路と同様の構成である。つまり、主電流駆動部内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電位（Ｐｓ１，Ｐｓ２，…，Ｐｓｍ）は、パッドＰ１から遠ざかるにしたがって低下していく（式（１）〜（３）参照）。すなわち、Ｐｓ１＞Ｐｓ２＞…＞Ｐｓｍである。
【００８５】
したがって、前述したように、パッドＰ１に近い駆動セルから遠い駆動セルにかけて、主電流駆動部のソース・ゲート間電圧ＶＧＳが低下することと基板バイアス効果とによって、主電流駆動部の電流は低下する。すなわち、Ｉｄ１１＞Ｉｄ２１＞…＞Ｉｄｍ１となる。
【００８６】
一方、各駆動セルの副電流駆動部のうち、Ｐ型ＭＯＳトランジスタ（Ｑ１４，Ｑ２４，…，Ｑｍ４）のゲート電極は、対応する主電流駆動部内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電位（Ｐｓ１，Ｐｓ２，…，Ｐｓｍ）と同電位となっている。それゆえ、パッドＰ１に近い駆動セルから遠い駆動セルにかけて、Ｐ型ＭＯＳトランジスタ（Ｑ１４，Ｑ２４，…，Ｑｍ４）のゲート・ソース間電圧ＶＧＳは増加し、より多くの電流を流すことができる。すなわち、Ｉｄ１２＜Ｉｄ２２＜…＜Ｉｄｍ２となる。
【００８７】
図７に示すように、本実施形態に係る電流駆動部は、パッドＰ１（電源電位ＶＤＤ）に近い駆動セルから遠い駆動セルにかけて徐々に低下する主電流駆動部の電流（Ｉｄ１１，Ｉｄ２１，…，Ｉｄｍ１）と、パッドＰ１に近い駆動セルから遠い駆動セルにかけて徐々に増加する副電流駆動部の電流（Ｉｄ１２，Ｉｄ２２，…，Ｉｄｍ２）とを合成して、各駆動セルの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）を生成する。したがって、この電流駆動回路では、パッドＰ１からの距離にかかわらず、各駆動セルから定電流を出力させることができる。
【００８８】
なお、各駆動セルによって行われる電流補償に必要な電流量は、副電流駆動部のディメンジョンや電源配線の寄生抵抗成分によって変動する場合があるため、電位ＶＤＤ４の値、抵抗成分（Ｒ４１，Ｒ４２，…，Ｒ１ｍ）の値を調整することによって最適化させることが好ましい。
【００８９】
図８は、実施形態に係る電流駆動回路３ｃの効果を説明するための図である。図８において、（ａ）は、実施形態に係る電流駆動回路３ｃのブロック図、（ｂ）は、参照回路との比較した、実施形態に係る電流駆動回路３ｃの電流出力特性を示す図である。この電流出力特性は、駆動セルの位置を横軸、各駆動セルの出力電流を縦軸にした特性となっている。また、図８（ａ）に示す電流駆動部３ｃでは、配線Ｌ１が両側の電極から電源電位ＶＤＤが与えられる構成となっている。
【００９０】
このように配線Ｌ１の両側から電源電位ＶＤＤが印加されると、参照回路では、電極（電源電位ＶＤＤ）に近い駆動セルから遠い駆動セルにかけて電流が低下する。すなわち、参照回路の電流出力特性は、図８（ｂ）に示すように、中央の位置の駆動セルの電流出力が最も低下した、凹型特性となる。
【００９１】
一方、電流出力特性３ｃでは、駆動セルの位置にかかわらず、電流出力変動が抑制されるため、図８（ｂ）に示すように、参照回路よりもフラットな特性となる。
【００９２】
以上説明したように、本実施形態に係る電流駆動回路は、各駆動セル内の副電流駆動部によって出力電流が補償されるため、電源電位ＶＤＤが与えられる電極からの距離にかかわらず、各駆動セルから定電流を出力させることができる。
【００９３】
＜第６の実施形態＞
次に、本発明の電流駆動回路の第６の実施形態について、図９を参照して説明する。
【００９４】
図９は、本実施形態に係る電流駆動回路内の電流駆動部３ｄの回路図である。本実施形態における電流駆動部３ｄは、第５の実施形態における電流駆動部３ｃ（図７）と類似しているが、副電流駆動部（Ｑ１３およびＱ１４，Ｑ２３およびＱ２４，…，Ｑｍ３およびＱｍ４）の基板がパッドＰ１（電源電位ＶＤＤ）からの配線Ｌ１に接続されている点で異なる。
【００９５】
ここで、たとえば駆動セルｍ０ａのＰ型ＭＯＳトランジスタＱｍ３のソース電極と配線Ｌ４との接点のノードをＮ４ｍとし、Ｐ型ＭＯＳトランジスタＱｍ３およびＱｍ４の基板と配線Ｌ１との接点のノードをＮ１ｍとすると、ノードＮ４ｍの電位をノードＮ１ｍの電位よりも高くなるようにする。たとえばＶＤＤ４＝ＶＤＤとしたときに、配線Ｌ１およびＬ４の各抵抗成分の抵抗値を、Ｒ４１＜Ｒ１１，Ｒ４２＜Ｒ１２，…，Ｒ４ｍ＜Ｒ１ｍとなるように設定する。
【００９６】
かかる設定により、ノードＮ４１，Ｎ４２，…，Ｎ４ｍと、対応するノードＮ１１，Ｎ１２２，…，Ｎ１ｍとの間の電圧Ｖ４１，Ｖ４２，…，Ｖ４ｍは、パッドＰ１から離れるにしたがって大きくなるようになっている。すなわち、Ｖ４１＜Ｖ４２＜…＜Ｖ４ｍである。
【００９７】
かかる構成によって、本実施形態に係る電流駆動回路では、たとえば駆動セルｍ０ａにおいて、Ｐ型ＭＯＳトランジスタＱｍ３のソース領域（Ｐ＋層）と基板（Ｎウェル）とによって形成されるＰＮ構造（ダイオード構造）によって、図９に示すように、ノードＮ４ｍ→Ｐ型ＭＯＳトランジスタＱｍ３のソース領域（Ｐ＋層）→基板（Ｎウェル）→ノードＮ１ｍで表される方向にダイオード電流Ｉａｍが流れる。他の駆動セル１０ａ，２０ａ，…に対しても同様に、ダイオード電流Ｉａ１、Ｉａ２，…が電流Ｉａｍと同一方向に流れる。
【００９８】
ここで、前述したように、Ｖ４１＜Ｖ４２＜…＜Ｖ４ｍであるため、ダイオード電流Ｉａ１、Ｉａ２，…，Ｉａｍの大きさは、Ｉａ１＜Ｉａ２＜…＜Ｉａｍとなる。すなわち、このダイオード電流Ｉａ１、Ｉａ２，…，Ｉａｍの大きさは、パッドＰ１から離れるにしたがって大きくなる。
【００９９】
このダイオード電流Ｉａ１、Ｉａ２，…，Ｉａｍは、各駆動セルにおける主電流駆動部側のトランジスタに回り込み、主電流駆動部の電流（Ｉｄ１１，Ｉｄ２１，…，Ｉｄｍ１）の一部となるため、本実施形態に係る電流駆動回路は、前述の電流駆動部３ｃ（図７）に対して、さらに電流出力特性に優れることになる。
【０１００】
＜第７の実施形態＞
次に、本発明の電流駆動回路の第７の実施形態について説明する。
【０１０１】
この第６の実施形態に係る電流駆動回路の電流駆動部３ｅは、駆動セルごとに異なるバイアス電位ＶＢＩＡＳを与えることによって各駆動セルから定電流を出力させるようにする点で、第１〜第６の実施形態とは異なる。なお、本実施形態では、電源電位ＶＤＤ＞バイアス電位ＶＢＩＡＳであることを前提としている。
【０１０２】
（電流駆動部３ｅの構成）
先ず、本実施形態における電流駆動部３ｅの構成について、図１０を参照して説明する。
【０１０３】
図１０は、本実施形態に係る電流駆動回路における電流駆動部３ｅの回路図である。この電流駆動部３ｅは、参照回路と同等の回路構成を有する基本回路部４と、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）を一定にするためにＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位を調整するための電位設定部５とを備える。
【０１０４】
図１０に示すように、電位設定部５は、第５端子としてのパッドＰ５（第５基準電位としてのバイアス電位ＶＢＩＡＳ）とノードＮ５１との間において、第２抵抗部として直列に配列された複数の抵抗成分（Ｒ５１，Ｒ５２，…，Ｒ５ｍ）を有する。さらに、電位設定部５は、ノードＮ５１とパッドＰ１（電源電位ＶＤＤ）との間において、制御部５１と、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）と、第３抵抗部としての複数の抵抗成分（Ｒ６１，Ｒ６２，…，Ｒ６ｎ）とを有する。
【０１０５】
制御部５１は、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の大きさの要求値に応じて、パッドＰ１（電源電位ＶＤＤ）とパッドＰ５（バイアス電位ＶＢＩＡＳ）間のインピーダンスを調整する機能を有する。
【０１０６】
制御部５１は、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の各ゲート電極に接続され、各ゲートに対してそれぞれ制御信号（Ｃ１，Ｃ２，…，Ｃｎ）を送出する。複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）のソース電極には、それぞれ複数の抵抗成分（Ｒ６１，Ｒ６２，…，Ｒ６ｎ）が対応して接続される。複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）のドレイン電極は、共通してノードＮ５１に接続される。
【０１０７】
制御部５１は、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の大きさの要求値に応じて、制御信号（Ｃ１，Ｃ２，…，Ｃｎ）のいずれかをローレベル（アクティブ）、その他をハイレベル（非アクティブ）とする。
【０１０８】
図１０に示すように、複数の抵抗成分（Ｒ５１，Ｒ５２，…，Ｒ５ｍ）における隣接する抵抗成分間のノード（Ｎ５２，Ｎ５３，…，Ｎ５ｍ）とＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電極とが接続されている。たとえば、パッドＰ５からの配線Ｌ５上において、抵抗成分Ｒ５１と抵抗成分Ｒ５２との間のノードＮ５２とＰ型ＭＯＳトランジスタＱ２２のゲート電極とが接続され、抵抗成分Ｒ５ｍ−１と抵抗成分Ｒ５ｍとの間のノードＮ５ｍとＰ型ＭＯＳトランジスタＱｍ２のゲート電極とが接続される。
【０１０９】
図１１は、本実施形態に係る電流駆動回路内の基本回路部４および電位設定部５のＩＣ上のレイアウト例を示す図である。図１１において、（ａ）はＩＣ上に電源電位ＶＤＤのパッドＰ１が１つ設けられる場合、（ｂ）はＩＣ上の両端に電源電位ＶＤＤのパッドＰ１が２つ設けられる場合の構成を示している。なお、基準電圧発生回路部２は、図１で示したものと同一であり、基準電圧発生回路部２ａは、基準電圧発生回路部２と比較して、バイアス電位ＶＢＩＡＳの出力部が２箇所ある点のみ異なる。
【０１１０】
図１０に示したように、電流駆動部３ｅ（基本回路部４、電位設定部５）では、複数の駆動セルを有する基本回路部４に対して、パッドＰ１（電源電位ＶＤＤ）と対向する位置にパッドＰ５（バイアス電位ＶＢＩＡＳ）を設ける。したがって、図１１（ｂ）に示すように、パッドＰ１（電源電位ＶＤＤ）が両端に２つある場合には、バイアス電位ＶＢＩＡＳを生成する基準電圧発生回路部２ａを中央に配置させ、複数の駆動セルを２分割して左右に配置させる（基本回路部４ａ，４ｂ）。このようにして、パッドＰ１（電源電位ＶＤＤ）が両端に２つある場合でも、電流駆動部３ｄにおいてパッドＰ１とパッドＰ５とを対向した位置に設けることができる。
【０１１１】
（電流駆動部３ｅの動作）
次に、本実施形態における電流駆動部３ｅの動作について説明する。
【０１１２】
図１０において、電流駆動部３ｅにおける各駆動セルの出力電流の大きさに対する要求値が外部から制御部５１に与えられるか、または、その要求値が予め制御部５１に設定されていると、その要求値に応じて、制御部５１は、制御信号（Ｃ１，Ｃ２，…，Ｃｎ）のいずれかをローレベル（アクティブ）、その他をハイレベル（非アクティブ）とする。これにより、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の中で、ローレベルがゲート電極に与えられたＰ型ＭＯＳトランジスタがオンする。
【０１１３】
たとえば、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の中でＰ型ＭＯＳトランジスタＱ１０にのみローレベルが与えられたとした場合、Ｐ型ＭＯＳトランジスタＱ１０がオンし、パッドＰ１とパッドＰ５間には、抵抗成分Ｒ６１と、複数の抵抗成分Ｒ５１，Ｒ５２，…，Ｒ５ｍとが直列に接続されることになる。
【０１１４】
ここで、パッドＰ５とノードＮ５１との間のノード（Ｎ５１，Ｎ５２，…，Ｎ５ｍ）の電位をそれぞれＰＮ５１，ＰＮ５２，…，ＰＮ５ｍとすると、ＰＮ５１＞ＰＮ５２＞…＞ＰＮ５ｍが成り立つ。すなわち、ノード（Ｎ５１，Ｎ５２，…，Ｎ５ｍ）の電位、すなわち、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位は、パッドＰ１から遠ざかるほど小さくなる。かかる電位設定は、パッドＰ５がパッドＰ１に対して対向した位置に設けたことによって実現される。
【０１１５】
一方、基本回路部４において、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のソース電位は、電源配線の寄生抵抗成分（Ｒ１，Ｒ２，…，Ｒｍ）による電圧降下のために、パッドＰ１から遠ざかる駆動セルのＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）ほどソース電位が低下する。
【０１１６】
したがって、パッドＰ１から駆動セルまでの距離にかかわらず、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート・ソース間電圧ＶＧＳの変動が小さくなるため、すべての駆動セルからほぼ定電流を出力することができる。
【０１１７】
ここで、各駆動セルの出力電流を低下させる場合には、制御部５１は、複数の抵抗成分（Ｒ６２，Ｒ６３，…，Ｒ６ｍ）の中から抵抗成分Ｒ６１よりも抵抗値が小さいものを選択するようにする。たとえば、Ｒ６１＞Ｒ６２であるとすれば、制御部５１は、Ｐ型ＭＯＳトランジスタＱ２０にのみローレベルを与える。これにより、Ｐ型ＭＯＳトランジスタＱ２０がオンし、パッドＰ１とパッドＰ５間には、抵抗成分Ｒ６２と、複数の抵抗成分Ｒ５１，Ｒ５２，…，Ｒ５ｍとが直列に接続されることになる。Ｒ６１＞Ｒ６２であるため、ノード（Ｎ５１，Ｎ５２，…，Ｎ５ｍ）の各電位（ＰＮ５１，ＰＮ５２，…，ＰＮ５ｍ）は、抵抗成分Ｒ５１が選択されていた場合と比べて増加する。そして、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート・ソース間電圧ＶＧＳは、抵抗成分Ｒ５１が選択されていた場合と比べて全体的に低下するため、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）が低下するようになる。
【０１１８】
なお、スタティックドライバ向け等、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の定電流値を変更しない場合には、パッドＰ１とノードＮ５１間には、その定電流値に対応した単一の抵抗成分を設けるようにすればよい。
【０１１９】
また、Ｐ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）は、制御部５１からの制御信号に応じて動作するスイッチング素子であればよく、たとえばバイポーラトランジスタによって代替することもできる。
【０１２０】
図１２は、実施形態に係る電流駆動回路３ｅの電流出力特性を示す図である。この電流出力特性は、図１１（ｂ）（ＩＣ上の両端にパッドＰ１がある場合）において、ｎ個（ｎ＞ｍ）の駆動セル（１０，２０，…，ｍ０，…，ｎ０）に対して、基本回路部４ａに一部の駆動セル（１０，２０，…，ｍ０）、基本回路部４ｂに残りの駆動セル（ｍ＋１０，…，ｎ０）を配置させた場合に、駆動セルの位置を横軸、各駆動セルの出力電流を縦軸に示した特性を示している。
【０１２１】
このようにＩＣ上両側から電源電位ＶＤＤが印加されると、参照回路では、電極（電源電位ＶＤＤ）に近い駆動セルから遠い駆動セルにかけて電流が低下する。すなわち、参照回路の電流出力特性は、図に示すように、中央の位置の駆動セルの電流出力が最も低下した、凹型特性となる。
【０１２２】
一方、電流駆動部３ｅの電流出力特性は、駆動セルの位置にかかわらず、電流出力変動が抑制されるため、図１２に示すように、参照回路よりもフラットな特性となる。
【０１２３】
以上説明したように、本実施形態に係る電流駆動回路では、パッドＰ１（電源電位ＶＤＤ）と対向する位置にパッドＰ５（バイアス電位ＶＢＩＡＳ）を設け、電流駆動部３ｅにおいて、パッドＰ１から遠ざかる駆動セルほど、各駆動セルのＰ型ＭＯＳトランジスタのゲート電位が低下するようにしたため、電源配線によるＰ型ＭＯＳトランジスタのソース電位の低下の影響が抑制される。したがって、電源電位ＶＤＤが与えられる電極からの距離にかかわらず、各駆動セルから定電流を出力させることができる。
【０１２４】
＜第８の実施形態＞
次に、本発明の電流駆動回路の第８の実施形態について、図１３を参照して説明する。
【０１２５】
第７の実施形態に係る電流駆動回路では、ＩＣ上でパッドＰ１（電源電位ＶＤＤ）と対向する位置にパッドＰ５（バイアス電位ＶＢＩＡＳ）を設けたが、ＩＣのレイアウト上の制約次第では、パッドＰ１とパッドＰ５とが近接した位置にある場合も想定し得る。本実施形態では、パッドＰ１とパッドＰ５とが近接した位置にある場合の電流駆動回路について説明する。
【０１２６】
本実施形態に係る電流駆動回路の電流駆動部３ｆは、駆動セルごとに異なるバイアス電位ＶＢＩＡＳを与えることによって各駆動セルから定電流を出力させるようにする点で第６の実施形態の電流駆動部３ｅとは同一であるが、パッドＰ１とパッドＰ５とが近接した位置にあるために、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位を調整するための電位設定部の構成が第６の実施形態のものと異なる。本実施形態に係る電流駆動部３ｆにおいて、電位設定部以外の構成は、前述の電流駆動部３ｅと同一である。
【０１２７】
（電流駆動部３ｆの構成）
以下、本実施形態における電流駆動部３ｆの構成について説明する。
【０１２８】
図１３は、本実施形態に係る電流駆動回路における電流駆動部３ｆの回路図である。この電流駆動部３ｆは、参照回路と同等の回路構成を有する基本回路部４と、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）を一定にするためにＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位を調整するための電位設定部６とを備える。
【０１２９】
図１３に示すように、電位設定部６は、パッドＰ５（バイアス電位ＶＢＩＡＳ）とノードＮ６０との間において、第２抵抗部として直列に配列された複数の抵抗成分（Ｒ７１，Ｒ７２，…，Ｒ７ｍ）を有する。さらに、電位設定部６は、ノードＮ６０とパッドＰ１（電源電位ＶＤＤ）との間において、制御部６１と、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）と、第３抵抗部としての複数の抵抗成分（Ｒ８１，Ｒ８２，…，Ｒ８ｎ）とを有する。
【０１３０】
制御部６１は、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の大きさの要求値に応じて、パッドＰ５（バイアス電位ＶＢＩＡＳ）とパッドＰ０（ＧＮＤ電位）間のインピーダンスを調整する機能を有する。
【０１３１】
制御部６１は、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の各ゲート電極に接続され、各ゲートに対してそれぞれ制御信号（Ｃ１，Ｃ２，…，Ｃｎ）を送出する。複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）のソース電極には、それぞれ複数の抵抗成分（Ｒ８１，Ｒ８２，…，Ｒ８ｎ）が対応して接続される。複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）のドレイン電極は、共通してノードＮ６０に接続される。
【０１３２】
制御部６１は、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の大きさの要求値に応じて、制御信号（Ｃ１，Ｃ２，…，Ｃｎ）のいずれかをローレベル（アクティブ）、その他をハイレベル（非アクティブ）とする。
【０１３３】
図１３に示すように、複数の抵抗成分（Ｒ７１，Ｒ７２，…，Ｒ７ｍ）における隣接する抵抗成分間のノード（Ｎ６１，Ｎ６２，…，Ｎ６ｍ）とＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電極とが接続されている。たとえば、パッドＰ５からの配線Ｌ５上において、抵抗成分Ｒ７１と抵抗成分Ｒ７２との間のノードＮ６１とＰ型ＭＯＳトランジスタＱ１２のゲート電極とが接続され、抵抗成分Ｒ７２と抵抗成分Ｒ７３との間のノードＮ６２とＰ型ＭＯＳトランジスタＱ２２のゲート電極とが接続され、抵抗成分Ｒ７ｍとノードＮ６０との間のノード６ｍとＰ型ＭＯＳトランジスタＱｍ２のゲート電極とが接続される。
【０１３４】
図１４は、本実施形態に係る電流駆動回路内の基本回路部４および電位設定部６のＩＣ上のレイアウト例を示す図である。図１４において、（ａ）はＩＣ上に電源電位ＶＤＤのパッドＰ１が１つ設けられる場合、（ｂ）はＩＣ上の両端に電源電位ＶＤＤのパッドＰ１が２つ設けられる場合の構成を示している。なお、基準電圧発生回路部２は、図１で示したものと同一である。
【０１３５】
図１４（ａ）に示すように、パッドＰ１（電源電位ＶＤＤ）が１つのみの場合には、図１３に示した回路構成と等価となるように、バイアス電位ＶＢＩＡＳとＧＮＤ電位の間に、基本回路部４に対応させた電位設定部６を設ける。
【０１３６】
図１４（ｂ）に示すように、パッドＰ１（電源電位ＶＤＤ）が両端に２つある場合には、電源配線の寄生抵抗成分の影響を抑制するために、両側のパッドＰ１近くにおいて、基本回路部４ａ，４ｂに駆動セルを分割配置させる。そして、バイアス電位ＶＢＩＡＳとＧＮＤ電位の間に、２つの基本回路部４ａ，４ｂに対応させて、電位設定部６ａ，６ｂを設けるようにする。
【０１３７】
（電流駆動部３ｆの動作）
次に、本実施形態における電流駆動部３ｆの動作について説明する。
【０１３８】
図１３において、電流駆動部３ｆにおける各駆動セルの出力電流の大きさに対する要求値が外部から制御部６１に与えられるか、または、その要求値が予め制御部６１に設定されていると、その要求値に応じて、制御部６１は、制御信号（Ｃ１，Ｃ２，…，Ｃｎ）のいずれかをローレベル（アクティブ）、その他をハイレベル（非アクティブ）とする。これにより、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の中で、ローレベルがゲート電極に与えられたＰ型ＭＯＳトランジスタがオンする。
【０１３９】
たとえば、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の中でＰ型ＭＯＳトランジスタＱ１０にのみローレベルが与えられたとした場合、Ｐ型ＭＯＳトランジスタＱ１０がオンし、パッドＰ５とパッドＰ０間には、抵抗成分Ｒ８１と、複数の抵抗成分Ｒ７１，Ｒ７２，…，Ｒ７ｍとが直列に接続されることになる。
【０１４０】
ここで、パッドＰ５とノードＮ６０との間のノード（Ｎ６１，Ｎ６２，…，Ｎ６ｍ）の電位をそれぞれＰＮ６１，ＰＮ６２，…，ＰＮ６ｍとすると、ＰＮ６１＞ＰＮ６２＞…＞ＰＮ６ｍが成り立つ。すなわち、ノード（Ｎ６１，Ｎ６２，…，Ｎ６ｍ）の電位、すなわち、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位は、パッドＰ１から遠ざかるほど小さくなる。かかる電位設定は、ＧＮＤ電位であるパッドＰ０をパッドＰ１に対して対向した位置に設けたことによって実現される。
【０１４１】
一方、基本回路部４において、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のソース電位は、電源配線の寄生抵抗成分（Ｒ１，Ｒ２，…，Ｒｍ）による電圧降下のために、パッドＰ１から遠ざかる駆動セルのＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）ほどソース電位が低下する。
【０１４２】
したがって、パッドＰ１から駆動セルまでの距離にかかわらず、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート・ソース間電圧ＶＧＳの変動が小さくなるため、すべての駆動セルからほぼ定電流を出力することができる。
【０１４３】
ここで、各駆動セルの出力電流を低下させる場合には、制御部６１は、複数の抵抗成分（Ｒ８２，Ｒ８３，…，Ｒ８ｍ）の中から抵抗成分Ｒ８１よりも抵抗値が大きいものを選択するようにする。たとえば、Ｒ８１＜Ｒ８２であるとすれば、制御部５１は、Ｐ型ＭＯＳトランジスタＱ２０にのみローレベルを与える。これにより、Ｐ型ＭＯＳトランジスタＱ２０がオンし、パッドＰ１とパッドＰ５間には、抵抗成分Ｒ８２と、複数の抵抗成分Ｒ７１，Ｒ７２，…，Ｒ７ｍとが直列に接続されることになる。Ｒ８１＜Ｒ８２であるため、ノード（Ｎ６１，Ｎ６２，…，Ｎ６ｍ）の各電位（ＰＮ６１，ＰＮ６２，…，ＰＮ６ｍ）は、抵抗成分Ｒ８１が選択されていた場合と比べて増加する。そして、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート・ソース間電圧ＶＧＳは、抵抗成分Ｒ８１が選択されていた場合と比べて全体的に低下するため、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）が低下するようになる。
【０１４４】
なお、スタティックドライバ向け等、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の定電流値を変更しない場合には、ノードＮ６０とパッドＰ０間には、その定電流値に対応した単一の抵抗成分を設けるようにすればよい。
【０１４５】
また、Ｐ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）は、制御部６１からの制御信号に応じて動作するスイッチング素子であればよく、たとえばバイポーラトランジスタによって代替することもできる。
【０１４６】
図１５は、実施形態に係る電流駆動回路３ｆの電流出力特性を示す図である。この電流出力特性は、図１３（ｂ）（ＩＣ上の両端にパッドＰ１がある場合）において、ｎ個（ｎ＞ｍ）の駆動セル（１０，２０，…，ｍ０，…，ｎ０）に対して、基本回路部４ａに一部の駆動セル（１０，２０，…，ｍ０）、基本回路部４ｂに残りの駆動セル（ｍ＋１０，…，ｎ０）を配置させた場合に、駆動セルの位置を横軸、各駆動セルの出力電流を縦軸に示した特性を示している。
【０１４７】
このようにＩＣ上両側から電源電位ＶＤＤが印加されると、参照回路では、電極（電源電位ＶＤＤ）に近い駆動セルから遠い駆動セルにかけて電流が低下する。すなわち、参照回路の電流出力特性は、図に示すように、中央の位置の駆動セルの電流出力が最も低下した凹型特性となる。
【０１４８】
一方、電流駆動部３ｆの電流出力特性は、駆動セルの位置にかかわらず、電流出力変動が抑制されるため、図１５に示すように、参照回路よりもフラットな特性となる。
【０１４９】
以上説明したように、本実施形態に係る電流駆動回路は、その電流駆動部３ｆにおいて、パッドＰ５（バイアス電位ＶＢＩＡＳ）とパッドＰ０（ＧＮＤ電位）との間に電位設定部を設け、パッドＰ１から遠ざかる駆動セルほど、各駆動セルのＰ型ＭＯＳトランジスタのゲート電位が低下するようにしたため、電源配線によるＰ型ＭＯＳトランジスタのソース電位の低下の影響が抑制される。したがって、電源電位ＶＤＤが与えられる電極からの距離にかかわらず、各駆動セルから定電流を出力させることができる。
【０１５０】
＜第９の実施形態＞
次に、本発明の電流駆動回路の第９の実施形態について、図１６を参照して説明する。
【０１５１】
図１６は、本実施形態に係る電流駆動回路における電流駆動部３ｇの回路図である。図１６を図１５と対比して明らかなように、本実施形態における電流駆動部３ｇは、第８の実施形態における電流駆動部３ｆと比べて、電位設定部７に接続された電極がパッドＰ０（ＧＮＤ電位）ではなく、パッドＰ６（電位ＶＢＩＡＳ＿ＯＵＴ）である点のみ異なる。
【０１５２】
パッドＰ６における電位ＶＢＩＡＳ＿ＯＵＴの値は、パッドＰ５のバイアス電位ＶＢＩＡＳよりも低電位であれば任意に設定してよい。たとえば、パッドＰ６に対してＩＣの外部で可変抵抗成分を介してＧＮＤ電位に接続することによって，パッドＰ６（電位ＶＢＩＡＳ＿ＯＵＴ）を所望の電位に設定することができる。
【０１５３】
電位ＶＢＩＡＳ＿ＯＵＴを変えることによって、複数の抵抗成分（Ｒ８２，Ｒ８３，…，Ｒ８ｍ）の中から同一の抵抗成分が選択されたとしても、ノードＮ６０，Ｎ６１，…，Ｎ６ｍの各電位が変化するため、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）が変化する。
【０１５４】
このように、本実施形態に係る電流駆動回路では、ＩＣの外部の可変抵抗成分によって、パッドＰ６における電位ＶＢＩＡＳ＿ＯＵＴを所望の値に設定し、外部から各駆動セルの出力電流の大きさを調整できる。したがって、本実施形態の電流駆動回路を様々な表示装置に適用させる場合に、表示装置に応じて容易に電流出力特性を最適化させることができるようになる。
【０１５５】
以上、本発明の実施の形態を詳述してきたが、具体的な構成及びシステムは本実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更や、他のシステムへの適応なども含まれる。
【符号の説明】
【０１５６】
１ 電流駆動回路
２ 基準電圧発生回路部
３ 電流駆動部
４ 基本回路部
５，６ 電位設定部
１０，２０，…，ｍ０ 駆動セル
【特許請求の範囲】
【請求項１】
第１基準電位に設定された第１端子と、
第２基準電位に設定された第２端子と、
前記第１端子から引き出された第１配線に対してソース電極がそれぞれ並列に接続された複数のトランジスタ素子を含み、その複数のトランジスタ素子の各ゲート電極に与えられるゲート電位に応じて各トランジスタ素子からドレイン電流を出力する電流駆動部と、を備え、
前記複数のトランジスタ素子の各々に対応する各基板が、前記第２端子から引き出された第２配線に接続され、
前記第２配線は、前記第２端子が接続された端部とは反対側の端部が開放されている電流駆動回路。
【請求項２】
第１基準電位に設定された第１端子と、
第２基準電位に設定された第２端子と、
前記第１端子から引き出された第１配線に対してソース電極がそれぞれ並列に接続された複数のトランジスタ素子を含み、その複数のトランジスタ素子の各ゲート電極に与えられるゲート電位に応じて各トランジスタ素子からドレイン電流を出力する電流駆動部と、を備え、
前記複数のトランジスタ素子は、共通の基板上に形成され、
前記基板は、その一端において前記第２端子に接続され、他端が開放されている電流駆動回路。
【請求項１】
第１基準電位に設定された第１端子と、
第２基準電位に設定された第２端子と、
前記第１端子から引き出された第１配線に対してソース電極がそれぞれ並列に接続された複数のトランジスタ素子を含み、その複数のトランジスタ素子の各ゲート電極に与えられるゲート電位に応じて各トランジスタ素子からドレイン電流を出力する電流駆動部と、を備え、
前記複数のトランジスタ素子の各々に対応する各基板が、前記第２端子から引き出された第２配線に接続され、
前記第２配線は、前記第２端子が接続された端部とは反対側の端部が開放されている電流駆動回路。
【請求項２】
第１基準電位に設定された第１端子と、
第２基準電位に設定された第２端子と、
前記第１端子から引き出された第１配線に対してソース電極がそれぞれ並列に接続された複数のトランジスタ素子を含み、その複数のトランジスタ素子の各ゲート電極に与えられるゲート電位に応じて各トランジスタ素子からドレイン電流を出力する電流駆動部と、を備え、
前記複数のトランジスタ素子は、共通の基板上に形成され、
前記基板は、その一端において前記第２端子に接続され、他端が開放されている電流駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−１５９８４４（Ｐ２０１２−１５９８４４Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１２−２８７４７（Ｐ２０１２−２８７４７）
【出願日】平成２４年２月１３日（２０１２．２．１３）
【分割の表示】特願２００６−１５５５５６（Ｐ２００６−１５５５５６）の分割
【原出願日】平成１８年６月５日（２００６．６．５）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２４年２月１３日（２０１２．２．１３）
【分割の表示】特願２００６−１５５５５６（Ｐ２００６−１５５５５６）の分割
【原出願日】平成１８年６月５日（２００６．６．５）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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