駆動制御装置
【課題】ターンオン時に問題となるダイオードの逆回復電流低減等の特性について所望の特性を得られるようにする。
【解決手段】ダイオードＤ３およびインダクタＬ１による直列回路がダイオードＤ１に並列接続されているため、負荷電流が還流するときにはインダクタＬ１の作用によってダイオードＤ３の順方向に流れ続けやすくなる（図５（ｂ））。また、トランジスタＭ２のゲートに第１オン制御電圧が印加される前にトランジスタＭ１のゲートに０を超える電圧で且つトランジスタＭ１のしきい値電圧Ｖｔｈ未満の第２オン制御電圧（ＯＮ’：図５（ａ）、図５（ｂ））を印加している。インダクタＬ１およびダイオードＤ３に流れ続けているときに、ダイオードＤ１に逆回復電流が流れる。
【解決手段】ダイオードＤ３およびインダクタＬ１による直列回路がダイオードＤ１に並列接続されているため、負荷電流が還流するときにはインダクタＬ１の作用によってダイオードＤ３の順方向に流れ続けやすくなる（図５（ｂ））。また、トランジスタＭ２のゲートに第１オン制御電圧が印加される前にトランジスタＭ１のゲートに０を超える電圧で且つトランジスタＭ１のしきい値電圧Ｖｔｈ未満の第２オン制御電圧（ＯＮ’：図５（ａ）、図５（ｂ））を印加している。インダクタＬ１およびダイオードＤ３に流れ続けているときに、ダイオードＤ１に逆回復電流が流れる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷を駆動するブリッジ回路を構成し、ダイオードが逆並列接続されたスイッチング素子を駆動制御する駆動制御装置に関する。
【背景技術】
【０００２】
この種の駆動制御装置として、例えば直流電圧源にＭＯＳトランジスタが上下に接続されたハーフブリッジ回路、フルブリッジ回路や三相ブリッジ回路を構成している技術思想が開示されている（例えば特許文献１、２参照）。特許文献１記載の技術思想は、ＩＧＢＴと並列接続されたダイオードのアノード経路にインダクタンスのみが接続された構成を開示している。
【０００３】
この技術思想を適用すると、ダイオードに流れる電流変化ｄＩ／ｄｔに比例する電圧がインダクタンスの端子電圧に誘起される。誘起電圧の極性は、ダイオード電流の減少領域において逆電流ピークに到達する時点まで制御電極が負に極性付けされ、逆電流ピークを通過した後に電流方向が変化すると、誘起電圧の極性が変化し、ダイオードの制御電極に正電圧が印加される。また、ダイオードがモジュールハウジングに一体化される場合には、ダイオードの電極をモジュールのリードに接続するボンディングワイヤによって正確に必要なインダクタンスが与えられることが開示されている。
【０００４】
特許文献２記載の技術思想では、内蔵ダイオードを有する縦型ＭＯＳＦＥＴに外付けダイオードを逆並列接続した電気的構成が開示されている。この技術思想では、Ｈｉ−ＭＯＳＦＥＴやＬｏ−ＭＯＳＦＥＴのゲート電圧を出力電圧Ｖｏｎ（＞０）、Ｖｏｆｆ１（＝０）、Ｖｏｆｆ２（＜０）に切替えることで制御している。
【０００５】
第２オフ状態では、Ｈｉ−ＭＯＳＦＥＴ、Ｌｏ−ＭＯＳＦＥＴのゲート電圧を共に出力電圧Ｖｏｆｆ２として制御し、内蔵ダイオードの順方向電圧を電圧Ｖｆ２に制御している。内蔵ダイオードの順方向電圧が電圧Ｖｆ１とされる場合よりも高く制御されるため、内蔵ダイオードへ電流が流れ難くなり、外付けダイオードに電流を多く流し逆回復特性を改善できるようにしている。また、第２オフ状態にすることで、スイッチング動作の際にゲート電圧が瞬時的に閾値電圧を超えてしまうセルフターンオン現象が発生することを防止している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０８−２１３６３９号公報（００２８段落等、図３）
【特許文献２】特開２００８−２７８５５２号公報（００５４段落等）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、たとえ特許文献２の技術思想に特許文献１の技術思想を組み合わせたとしても、スイッチング素子のターンオン前後の逆回復電流特性等について望まれる特性が得られない。
【０００８】
本発明は、上記事情に鑑みてなされたもので、その目的は、スイッチング素子のターンオン前後に問題となるダイオードの逆回復電流等の特性について所望の特性を得られるようにした駆動制御装置を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１記載の発明によれば、負荷電流が還流するときにはインダクタンス成分にエネルギーが蓄積されることによってインダクタンス成分および他のダイオードの順方向に電流が流れ続けやすくなる。駆動制御回路は当該他方のスイッチング素子がオンとなる第１オン制御電圧が他方のスイッチング素子の制御端子に印加される前に一方のスイッチング素子の制御端子に０を超える制御電圧で且つ一方のスイッチング素子がオンとなる第２オン制御電圧以下の弱反転する制御電圧を印加しているため、インダクタンス成分および他のダイオードに電流が流れ続けているときに、寄生ダイオードに逆回復電流が流れることになる。これにより、逆回復電流を低減できる。
【００１０】
請求項２記載の発明によれば、駆動制御回路は、第２オン制御電圧よりも低い制御電圧を一方のスイッチング素子の制御端子に印加するときには、予め定められた第２オン制御電圧に所定のマージン電圧を見込んで０を超える所定範囲で低下させた制御電圧を印加するため、例えばノイズが重畳してセルフターンオン現象の発生を極力防止できる。
【００１１】
請求項３記載の発明によれば、駆動制御回路は、一方のスイッチング素子の制御端子に当該一方のスイッチング素子がオンとなる第２オン制御電圧以上の制御電圧を瞬時的に印加し所定範囲内のタイミングでオフさせている。発明者らは、駆動制御回路が所定範囲内のタイミングで一方のスイッチング素子をオフさせると、オフタイミングが多少ずれたとしても同様の電流低減効果が得られることを確認している。すなわち、駆動制御回路が第２オン制御電圧以上の制御電圧を一方のスイッチング素子の制御端子に印加してから当該一方のスイッチング素子をオフするタイミングを厳密に調整する必要をなくしながら逆回復電流を低減できる。
【００１２】
請求項４、５記載の発明のように、インダクタンス成分がボンディングワイヤを含んで形成されていたり、ボンディングワイヤおよびリード端子を含んで形成されていると、インダクタンス成分を容易に構成できる。
【００１３】
請求項６記載の発明によれば、駆動制御回路は、他方のスイッチング素子に流れる電流が誘導性負荷の負荷電流目標値に達するタイミングでしきい値電圧未満に制御するため、ノイズやサージ電圧などの不要な外来電圧の影響を極力抑制できる。
【００１４】
請求項７記載の発明によれば、駆動制御回路は、インダクタンス成分に発生する誘導起電圧を、一方のスイッチング素子の制御端子に制御電圧を印加した後にオフ制御電圧を印加するタイミングの制御に使用しているため、インダクタンス成分に発生する誘導起電圧の信号変化に合わせて一方のスイッチング素子の制御端子にオフ制御電圧を印加できる。
【００１５】
請求項８記載の発明によれば、第１判定回路は、インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定するが、駆動制御回路は、一方のスイッチング素子の制御端子に制御電圧を印加した後には、第１判定回路により誘導起電圧が所定のしきい値電圧以上となることを条件として一方のスイッチング素子の制御電圧をオフ制御電圧にするため、インダクタンス成分に発生する誘導起電圧の信号変化に合わせて一方のスイッチング素子の制御端子にオフ制御電圧を印加できる。
【００１６】
請求項９記載の発明によれば、第１判定回路は、インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定するが、駆動制御回路が、一方のスイッチング素子の制御端子に制御電圧を印加した後には、第１判定回路により誘導起電圧が所定のしきい値電圧以上となると共に、第２判定回路により他方のスイッチング素子の制御電圧がオン制御電圧であることを条件として一方のスイッチング素子の制御電圧をオフ制御電圧にする。他方のスイッチング素子にオフ制御電圧などの他の制御電圧が印加されているときには、たとえ第１判定回路により誘導起電圧が所定のしきい値電圧以上となったとしても一方のスイッチング素子の制御電圧をオフ制御電圧に制御する必要はない。したがって、このような制御を行うことで誤動作を防止でき、回路動作の信頼性を向上できる。
【００１７】
請求項１０記載の発明のように、一方のスイッチング素子および寄生ダイオード、並びに、他のダイオードおよびインダクタンス成分を、１つの半導体チップで一体に構成すると良い。
【００１８】
請求項１１記載の発明のように、第１判定回路が、インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定するときには、一体化された半導体チップ内におけるインダクタンス成分の誘導起電圧をインダクタンス成分と他のダイオードとの間の共通接続ノード、または、インダクタンス成分の中間ノードの電圧を取得して判定すると良い。
【００１９】
請求項１２、１３記載の発明のように、他のダイオードとしてＰＮ接合ダイオードまたはショットキーバリアダイオード、ゲート制御型のダイオードを適用しても良い。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施例について示す駆動制御装置の電気的構成図
【図２】基本動作を示すタイミングチャート
【図３】ダイオード特性の変化を示す説明図
【図４】ダイオード特性のシミュレーション結果を示す図
【図５】他方のスイッチング素子のターンオン前後における通電状態を模式的に表す説明図
【図６】図５の各状態に対応して示すターンオン前後における電圧および電流の時間変化特性を表す説明図
【図７】電流特性のシミュレーション結果を示す図（その１）
【図８】電流特性のシミュレーション結果を示す図（その２）
【図９】電流特性のシミュレーション結果を示す図（その３）
【図１０】本発明の第１実施例の変形例を示す図６相当図
【図１１】変形例のシミュレーション結果を示す図
【図１２】本発明の第１実施例の実装形態を概略的に示す構造図
【図１３】半導体チップの上面図
【図１４】半導体チップの周端部における縦断面構造図
【図１５】本発明の第２実施例を示す図１相当図
【図１６】（ａ）図１０相当図、および（ｂ）（ｃ）ダイオードの通電電流特性図
【図１７】本発明の第２実施例の変形例を示す図１５相当図
【図１８】本発明の第２実施例およびその変形例の実装形態を概略的に示す図１２相当図
【発明を実施するための形態】
【００２１】
（第１実施例）
以下、本発明の第１実施例について図１ないし図１１を参照しながら説明する。図１は、駆動制御装置の構成を概略的に示している。駆動制御装置１は、上アーム側のＮチャネル型ＭＯＳＦＥＴ（ＭＯＳトランジスタ）Ｍ１、下アーム側のＮチャネル型ＭＯＳＦＥＴ（ＭＯＳトランジスタ）Ｍ２を直流電源端子Ｎ１−Ｎ２間に直列接続したハーフブリッジ回路２を介して誘導性負荷３を駆動する構成となっている。ハーフブリッジ回路２は、ＭＯＳトランジスタＭ１、Ｍ２の共通接続ノードＮ３に接続された誘導性負荷３を駆動する。
【００２２】
駆動制御回路４は、ＭＯＳトランジスタＭ１およびＭ２のゲート（制御端子）を駆動制御する。ＭＯＳトランジスタＭ１のドレイン−ソース間には当該ＭＯＳトランジスタＭ１のボディーダイオード（内蔵ダイオード）Ｄ１が逆方向並列接続されている。この内蔵ダイオードＤ１は還流電流を通電するため予めＭＯＳトランジスタＭ１に寄生するように構成されたダイオードであり、内蔵ダイオードＤ１はＭＯＳトランジスタＭ１に半導体構造上で寄生ダイオードとして構成されている。
【００２３】
また、ＭＯＳトランジスタＭ２のドレイン−ソース間にも当該ＭＯＳトランジスタＭ１の内蔵ダイオードＤ２が逆方向並列接続されている。この内蔵ダイオードＤ２もまた還流電流を通電するため、ＭＯＳトランジスタＭ２に寄生するダイオードであり、内蔵ダイオードＤ２はＭＯＳトランジスタＭ２に半導体構造上で寄生ダイオードとして設けられている。
【００２４】
また、ＭＯＳトランジスタＭ１のドレイン−ソース間には外付けダイオードＤ３が逆方向並列接続されると共にインダクタＬ１（インダクタンス成分）が直列接続されている。インダクタＬ１は、ＭＯＳトランジスタＭ１のソースとダイオードＤ３のアノードとの間にボンディングワイヤを接続して構成されている。このボンディングワイヤは例えば１０ｎＨの設計値のものが用いられる。
【００２５】
以下、まず、従来技術を基本とした動作について図２を参照して説明する。図２に示すように、ＭＯＳトランジスタＭ１、Ｍ２は、駆動制御回路４から駆動制御信号が与えられることにより相補的にオンオフすることによって直流電圧を交流電圧に変換したり電圧を昇圧／降圧する。
【００２６】
図２に示すように、ハーフブリッジ回路２においては、上下に接続されたトランジスタＭ１、Ｍ２が同時にオンして電源短絡する状態を防ぐため、一般にデッドタイムと称される同時オフ期間が設けられる。このデッドタイム中は、ハーフブリッジ回路２の一方のＭＯＳトランジスタＭ１に逆並列接続されたダイオードＤ１に負荷電流が流れこみ、その後、ハーフブリッジ回路２の他方のＭＯＳトランジスタＭ２がオンすると、当該ＭＯＳトランジスタＭ２に負荷電流が流れ込むようになる。
【００２７】
このとき、ダイオードＤ１は、ＭＯＳトランジスタＭ１の寄生ダイオードで構成されるため逆回復特性が悪く、大量の逆回復電流が流れ、ターンオン時のスイッチング損失の増大とノイズの原因となる。この実施例では、この問題を解決するため、図１に示すように、ハーフブリッジ回路２が、ＭＯＳトランジスタＭ１にダイオードＤ１を逆並列接続した第１電流経路を設けて構成される他に、当該ダイオードＤ１にインダクタＬ１とダイオードＤ３の直列回路を並列接続した第２電流経路を設けて構成されている。
【００２８】
図３は、各ダイオードＤ１、Ｄ３のＶ−Ｉ特性を示しており、図４は、発明者らにより行われたシミュレーション結果を示している。図３に示すように、ダイオードＤ１のＶｆは低く、ダイオードＤ３はそのＶｆがダイオードＤ１のＶｆよりも高い。本実施例ではこのダイオードＤ３を適用しても逆回復電流特性を良好にできるようにしている。ダイオードＤ１は、ＭＯＳトランジスタＭ１のゲートに正電圧Ｖｇｓを印加することでダイオードＤ１のＶｆが高電圧側に移動するダイオードとなる。このときのダイオードＤ１のＶｆはダイオードＤ３のＶｆよりも高くなる。
【００２９】
図２に示したように、一般にトランジスタＭ２をオンする前にはデッドタイムを設けているが、本実施形態では、駆動制御回路４がトランジスタＭ１のゲートに０を超え且つしきい値電圧Ｖｔｈ（第２オン制御電圧）未満の電圧Ｖａを印加することで逆回復電流を低減させている。図５は、ターンオン前後の通電状態を模式的に表している。この図５に示すように、駆動制御回路４は、トランジスタＭ２をオンさせる前の通常のデッドタイム期間中にトランジスタＭ１のゲートに０を超え且つしきい値電圧未満の電圧Ｖａ（図中にはＯＮ’と示す：第２オン制御電圧よりも低い電圧）を印加する。この電圧Ｖａとしては、ノイズが重畳してもしきい値電圧Ｖｔｈ以上とならない程度のマージン電圧を見込んで所定範囲で０Ｖを超える電圧に低下させて印加すると良い。すると、たとえノイズが重畳したとしてもセルフターンオン現象の発生を極力防止することができる。
【００３０】
駆動制御回路４がトランジスタＭ１に第２オン制御電圧未満の電圧を印加している期間においては、誘導性負荷３に蓄積された磁気エネルギーによる電流がダイオードＤ１、Ｄ３を通じて転流する（図５（ａ））。ダイオードＤ３に直列接続されたインダクタＬ１には転流期間に流れた電流によるエネルギーが磁気エネルギーとして蓄積される。
【００３１】
その後、駆動制御回路４は、トランジスタＭ２のゲートに第１オン制御電圧を印加する（図５（ｂ））。トランジスタＭ２のドレイン−ソース間に過渡的な電流が流れるため、トランジスタＭ１、Ｍ２の共通接続ノードＮ３の電位が下降し、ダイオードＤ１、Ｄ３には逆バイアスが印加されるようになる。
【００３２】
ダイオードＤ３にはインダクタＬ１が直列接続されているため、インダクタＬ１およびダイオードＤ３による第２電流経路を通じて流れる電流は、ダイオードＤ１による第１電流経路に流れる電流に比較して遅れる。この場合、ダイオードＤ１には電流が流れており、インダクタンスに蓄積されたエネルギーでダイオードＤ３の逆回復電流がダイオードＤ１側に流れる（図５（ｂ）参照）。インダクタＬ１およびダイオードＤ３（第２電流経路）にはダイオードＤ１（第１電流経路）に遅れて電流が流れ続ける。
【００３３】
その後、ダイオードＤ１の逆回復期間が終了すると、ダイオードＤ１には逆回復電流が流れなくなる（図５（ｃ）参照）。このとき、トランジスタＭ２がオンしているため、ダイオードＤ１の逆回復動作に遅れて逆回復電流がダイオードＤ３およびインダクタＬ１（第２電流経路）に流れるようになる。その後、負荷電流はトランジスタＭ２側に流れるようになる（図５（ｄ）参照）。
【００３４】
前述の例では、駆動制御回路４が、トランジスタＭ２をターンオンさせる前にトランジスタＭ１のゲートにしきい値電圧Ｖｔｈ未満の電圧を印加するように制御しているが、ここで、駆動制御回路４がトランジスタＭ１のゲート電圧を０（オフ）としたまま、トランジスタＭ２のゲートに第１オン制御電圧を印加した場合を考える。
【００３５】
駆動制御回路４がトランジスタＭ１のゲート電圧を０（オフ）としたままであると、駆動制御回路４がトランジスタＭ２をオンさせる時には、前述と比較してダイオードＤ１に少数キャリアが多く残留する傾向にあるため、トランジスタＭ２のドレイン−ソース間に流れる電流が過渡的に多くなると、ダイオードＤ１に逆回復電流が多く流れてしまう。これによりダイオードＤ１の逆方向に電流Ｉ１が多く流れ、ダイオードＤ１が逆回復動作するのに時間を要してしまい、スイッチング損失およびノイズレベルの拡大につながってしまうことが確認されている。
【００３６】
図６（ａ）は、図５（ａ）〜図５（ｄ）の各期間における電圧、電流特性を模式的に示しており、トランジスタＭ１のゲートに電圧Ｖａ（＝ＯＮ’電圧（０を超えてしきい値電圧Ｖｔｈよりも低い電圧）：第２オン制御電圧）を印加した場合の電流Ｉｄｌ特性と、図５（ａ）および図５（ｂ）に示す期間において電圧Ｖａを印加しない場合の電流Ｉｄｌ特性とを比較して模式的に示している。また、図７は、トランジスタＭ１のゲート電圧Ｖａをパラメータとして変化させたときの電流Ｉｄｌの特性を示している。
【００３７】
図６（ａ）において、（１）期間は図５（ａ）に対応し、（２）期間は図５（ｂ）に対応し、（３）期間は図５（ｃ）に対応し、（４）期間は図５（ｄ）に対応している。図５（ａ）に示すように、負荷電流がダイオードＤ１、Ｄ３、インダクタＬ１に転流しているときに、駆動制御回路４が電圧Ｖａ（第２オン制御電圧未満の電圧）をトランジスタＭ１のゲートに印加すると、トランジスタＭ１のゲートには電荷が注入されるがこのとき当該トランジスタＭ１は弱反転領域にて動作しドレイン電流が指数関数的に上昇する。この状態において、図６（ａ）の（２）期間に示すように、トランジスタＭ２のゲートにしきい値電圧以上の電圧（第１オン制御電圧≧Ｖｔｈ）を印加すると、トランジスタＭ２のドレイン−ソース間に流れる電流Ｉｄｌが過渡的に増加する。ダイオードＤ１の逆回復動作時には、電流がインダクタＬ１の作用により第２電流経路を通じてダイオードＤ３の順方向に流れ続ける。
【００３８】
この後、図６（ａ）の（３）期間に示すように、電流が第２電流経路を通じてダイオードＤ３が逆回復する逆方向に流れるときには、ダイオードＤ１（第１電流経路）に流れる逆回復電流はほとんどなくなるため、この分の電流のオーバーシュート量が少なくなる（図６（ａ）の（３）期間参照）。駆動制御回路４が、トランジスタＭ２のゲートにオン制御電圧を印加する前にトランジスタＭ１のゲートに電圧Ｖａを印加しないと、図６（ａ）の（３）期間の２点鎖線に示すように、電流のオーバーシュート量、電流安定化期間が増加することがわかっている。これは、前述したように、この図６（ａ）の（３）期間において、ダイオードＤ１の逆回復電流が多く流れるためである。
【００３９】
図７は、ゲート印加電圧Ｖａに応じた電流Ｉｄｌの量の変化具合をシミュレーション結果で示している。この図７は、ゲート印加電圧Ｖａをしきい値電圧Ｖｔｈに達しない程度で高く設定すればするほど、オーバーシュート量、電流安定化時間も低減できることを示している。
【００４０】
駆動制御回路４が、トランジスタＭ１のゲートに印加する電圧Ｖａを０Ｖとするタイミングは、電流が０から負荷電流目標値に達する時点にすると良い。なお、前述では、駆動制御回路４が、トランジスタＭ１のゲートに第２オン制御電圧未満の制御電圧を印加した後に０Ｖ（オフ制御電圧）を印加するように制御しているが、例えば図５（ｃ）および図５（ｄ）に示す期間において、図６（ｂ）に示すように、０Ｖを超える第２オン制御電圧未満の制御電圧（ＯＮ’電圧）を印加し続けても良い。ノイズやサージ電圧などの不要な外来電圧を考慮すると、図６（ａ）に示すようにゲートの制御電圧を０Ｖに制御すると良い。ＭＯＳトランジスタＭ１、Ｍ２を構成する半導体構造等のパラメータを考慮すると、ダイオードＤ１の逆回復特性も変化するため、印加電圧、印加時間のベストな組み合わせは変化するが、これらはシミュレーション、実験などを用いて適宜決定すると良い。
【００４１】
図８、図９は、シミュレーション結果を示している。図８（ａ）は、図１の回路構成を適用し電圧Ｖａを印加した場合の各電流値Ｉ１、Ｉ２、Ｉｄｌのシミュレーション結果を示しており、図８（ｂ）は、ダイオードＤ１、Ｄ２を設けると共にインダクタＬ１を設けず、トランジスタＭ１のゲートに電圧Ｖａを印加した場合の各電流値Ｉ１、Ｉ２、Ｉｄｌのシミュレーション結果を示している。図９（ａ）は、ダイオードＤ１を考慮するが、その並列回路であるダイオードＤ２およびインダクタＬ１を設けず、トランジスタＭ１のゲートに電圧Ｖａを印加した場合の各電流値Ｉ１、Ｉｄｌのシミュレーション結果を示している。また、図９（ｂ）は、ダイオードＤ１を考慮するが、その並列回路であるダイオードＤ２およびインダクタＬ１を設けず、さらに電圧Ｖａを印加しない場合の各電流値Ｉ１、Ｉｄｌのシミュレーション結果を示している。
【００４２】
これらのシミュレーション結果に示すように、ダイオードＤ１の逆方向電流Ｉ１は、図９（ｂ）の特性、図９（ａ）の特性、図８（ｂ）の特性、図８（ａ）の特性の順に徐々に少なくなっている。すなわち、駆動制御回路４からトランジスタＭ１のゲートに電圧Ｖａを印加することによって逆回復電流の低減効果があり、しかも、ダイオードＤ１に対し並列にダイオードＤ１、インダクタＬ１を設けることにより、さらに逆回復電流の低減効果が上がることが確認されている。
【００４３】
本実施例によれば、ダイオードＤ３およびインダクタＬ１による直列回路がダイオードＤ１に並列接続されているため、負荷電流が還流するときにはインダクタＬ１の作用によってダイオードＤ３の順方向に流れ続けやすくなる。また、駆動制御回路４が、トランジスタＭ２のゲートにしきい値電圧が印加される前にトランジスタＭ１のゲートに０を超える電圧で且つトランジスタＭ１のしきい値電圧Ｖｔｈ未満の電圧Ｖａを印加している。インダクタＬ１およびダイオードＤ３に電流が流れ続けているときに、ダイオードＤ１に逆回復電流が流れることになり、ダイオードＤ１に流れる逆回復電流を低減できる。
【００４４】
また、駆動制御回路４が、しきい値電圧Ｖｔｈ未満の電圧をトランジスタＭ１のゲートに印加するときに、規定されたしきい値電圧Ｖｔｈにマージン電圧を見込んで低下させた電圧を印加するため、例えばノイズが重畳するために生じやすいセルフターンオン現象を極力防止できる。
【００４５】
また、インダクタＬ１がボンディングワイヤにより形成されていると、インダクタンス成分を構成しやすい。トランジスタＭ１、Ｍ２としてＳＪ−ＭＯＳＦＥＴに適用すると、スイッチング損失も大きいため、特性を良好にする効果を顕著なものとすることができる。
【００４６】
（第１実施例の変形例）
図１０、図１１（ａ）および図１１（ｂ）は、第１実施例の変形例を示している。図１０は、トランジスタＭ２のゲートにしきい値電圧（第１オン制御電圧）以上の制御電圧を印加する前に、トランジスタＭ１のゲートにしきい値電圧（第２オン制御電圧）以上の制御電圧を印加し、所定のタイミングでオフ（ゲートを０Ｖ）したときのタイミングチャートを示しており、図１１（ａ）および図１１（ｂ）は、シミュレーション結果を概略的に示している。
【００４７】
この図１１（ａ）は、図１の回路構成を適用しトランジスタＭ１のゲートにしきい値電圧以上の制御電圧を印加し所定のタイミングでオフ（ゲートソース間電圧を０Ｖ）したときの特性を示しており、図１１（ｂ）は、トランジスタＭ１のゲートソース間にオフ制御電圧（０Ｖ）を印加したまま制御した場合の比較例を示している。なお、ダイオードＤ３およびインダクタＬ１を取り除いた一般的なハーフブリッジ回路でも比較例と同様の特性となる。
【００４８】
図１１（ａ）および図１１（ｂ）の特性は、トランジスタＭ１のゲートに印加したオン制御電圧を０Ｖに制御するタイミングを５段階で変化させたときに、トランジスタＭ２側に流れる電流Ｉｄｌの特性を表わしている。これらの図１１（ａ）および図１１（ｂ）に示すように、駆動制御回路４がトランジスタＭ１のゲートにオン制御電圧を瞬時的に印加すると、電流Ｉ１は徐々に上昇してダイオードの逆回復動作終了後に電流が急激に下降して目標電流に落ち着く。
【００４９】
特に、図１１（ａ）に示すように、図１の回路構成を適用した場合には、トランジスタＭ１にしきい値電圧以上を印加して当該印加時点から所定のタイミング範囲Ｔｗの間で０Ｖに制御すると、ほぼ同じタイミングで目標電流値に向けて電流Ｉｄｌが急激に下降する。この場合には、駆動制御回路４がトランジスタＭ１のゲート印加電圧をしきい値電圧以上の制御電圧から０Ｖにするタイミングが多少ずれたとしても電流Ｉｄｌの特性のばらつきが抑えられていることがわかる。
【００５０】
すなわち、駆動制御回路４がトランジスタＭ１のゲートにしきい値電圧以上の制御電圧を印加して０Ｖにする時間がタイミング範囲Ｔｗの範囲内であれば電流Ｉｄｌの最大値のばらつきを低減できる。その他の回路構成を適用した図１１（ｂ）の特性に比較して、駆動制御回路４によるタイミング制御の時間マージンを大きくすることができる。これにより、駆動制御回路４がしきい値電圧以上の制御電圧を印加してからオフするタイミングを厳密に調整する必要をなくしながら逆回復電流を低減できる。
【００５１】
（第１実施例の実装形態）
図１２〜図１４は、トランジスタＭ１、ダイオードＤ１、Ｄ３およびインダクタＬ１を構成するパッケージの内部構造例を示している。このうち図１２（ａ）〜図１２（ｃ）はパッケージ内部の上面図の複数の態様を示しており、図１２（ｄ）はパッケージ内部における電気接続関係を示している。
【００５２】
図１２（ａ）〜図１２（ｃ）に示すように、パッケージ１０には導体としての３本のリード端子１１、１２、１３が挿通されている。リード端子１１はトランジスタＭ１のゲートリード端子（Ｇ）であり、リード端子１２はトランジスタＭ１のドレインリード端子（Ｄ）であり、リード端子１３はトランジスタＭ１のソースリード端子（Ｓ）となっている。
【００５３】
パッケージ１０内におけるリード端子１２の先端部１２ａは矩形状の面に成形されており、この先端部１２ａ上に半導体チップ１４が搭載されている。この半導体チップ１４は、その表面にゲート電極１５、ソース電極１６が互いに離間して形成されている。また、半導体チップ１４の裏面にはトランジスタＭ１のドレイン電極１７（図１４参照）が形成されている。なお、このドレイン電極１７はダイオードＤ３のカソード電極としての機能も有している。
【００５４】
半導体チップ１４のゲート電極１５はボンディングワイヤ１８によりリード端子１１に結線されている。ソース電極１６はボンディングワイヤ１９によりリード端子１３の一部分１３ａに結線されている。
【００５５】
図１２（ａ）〜図１２（ｃ）のように、半導体チップ１４のソース電極１６の上面外方周囲にはダイオードＤ３のアノード電極２０が形成されている。このダイオードＤ３のアノード電極２０はボンディングワイヤ２１によりリード端子１３の他部分１３ｂに結線されている。リード端子１３の一部分１３ａと他部分１３ｂとの間の導体はボンディングワイヤ１９、２１と共にインダクタＬ１を構成する。なお、リード端子１３は例えばＬ字型に成形され、平面的にはリード端子１２の矩形状先端部の外方周囲の一部を囲うように配置されている。
【００５６】
配線インダクタンス値は、配線の形状や配置状態に応じて影響されるものの、通常１［ｍｍ］あたり１［ｎＨ］程度になる。なお、図１２に示す例では、リード端子１３とボンディングワイヤ１９、２１を合わせてインダクタＬ１を構成しているが、リード端子１３のみで構成しても良いし、ボンディングワイヤ１９または２１のみで構成しても良い。これらの配線長を数［ｃｍ］程度の範囲で調整すれば必要なインダクタンス値に調整できる。
【００５７】
図１３（ａ）〜図１３（ｃ）は、それぞれ、図１２（ａ）〜図１２（ｃ）に対応した半導体チップ１４の各電気的構成要素の配置例を上面図によって示している。図１３（ａ）に示すように、ダイオードＤ３のアノード電極２０をソース電極１６の外方周囲に沿って構成しても良いし、また、図１３（ｂ）に示すように、複数のソース電極１６を分割して設けると共に、ダイオードＤ３のアノード電極２０をそれぞれのソース電極１６の外方周囲に沿って構成しても良い。さらに、図１３（ｃ）に示すように、ダイオードＤ３の電流容量を確保するため、ダイオードＤ３のアノード−カソード間対向面積を増すように構成しても良い。
【００５８】
図１４（ａ）および図１４（ｂ）は、素子を構成する半導体チップ１４の終端部における縦断面構造を示している。図１４（ａ）は、図１３（ａ）のＡ−Ａ線に沿う断面であり、ゲートを含む部分の断面を示している。また、図１４（ｂ）は、図１３（ａ）のＢ−Ｂ線に沿う断面であり、ゲートを含まない部分の断面を示している。
【００５９】
基板２２は、例えばｎシリコンにより構成され、その裏面（下面）にｎ＋層が構成され、このｎ＋層の下面にドレイン電極１７が設けられる。また、基板２２は、その上面の外周端から内側に向けて複数のｐ＋層が互いに離間して構成され、この複数個目のｐ＋層の上にアノード電極２０が設けられる。
【００６０】
図１４（ａ）に示すゲートを含む断面においては、そのアノード電極２０の基板２２の内方に位置してトランジスタＭ１の縦型ＭＯＳＦＥＴ構造（ｎ＋層、ｐ層、ｎ層）が構成されると共に寄生ダイオードＤ１がＰＮ接合ダイオードにより構成されている。なお、基板２２の表面には絶縁層（符号なし）に覆われたトレンチゲート２３が形成され、ゲート電極１５に配線されている（配線態様は図示せず）。
【００６１】
また、図１４（ｂ）に示す断面においては、アノード電極２０から基板２２の内方に位置してｐ＋層およびｎ＋層が構成され、これらのｐ＋層およびｎ＋層上にトランジスタＭ１のソース電極１６が設けられる。ｎ＋層の下層にはｐ層が構成されている。なお、前記したゲート電極１５、ソース電極１６およびアノード電極２０が基板２２と接触する部分以外の領域にはＳｉＯ２層２４が形成されている。このような半導体構造を適用して構成されているため、電極１５および１７間を縦型ＭＯＳＦＥＴ（トランジスタＭ１および寄生ダイオードＤ１）として構成できると共に、電極２０および１７間をダイオードＤ３として構成でき、これらの素子を一体に構成できる。
本実装形態によれば、パッケージ１０内に、トランジスタＭ１（寄生ダイオードＤ１）、インダクタＬ１、他のダイオードＤ３を一体に構成できる。
【００６２】
（第２実施例）
図１５ないし図１６は、本発明の第２実施例を示すもので、前述実施形態と異なるところは、インダクタンス成分に発生する誘導起電力に基づいてオフするタイミングを制御しているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００６３】
本実施例では、第１実施例の変形例に係るオフタイミングの規定方法について説明する。すなわち、第１実施例の変形例では、駆動制御回路４がトランジスタＭ１のゲートソース間にしきい値電圧以上の制御電圧を印加した後、所定のタイミングでオフ（ゲートソース間電圧をしきい値電圧未満）としているが、この所定のタイミングを規定する方法について説明する。
【００６４】
図１５は、駆動制御回路の電気的構成を概略的に示している。この図１５に示すように、駆動制御回路４は、マイクロコンピュータ（マイコン）４ａ、上アーム側トランジスタドライブ回路４ｂ、下アーム側トランジスタドライブ回路４ｃ、コンパレータ４ｄおよびＮＡＮＤゲート（論理ゲート）４ｅを有する。マイコン４ａが、ドライブ回路４ｂに制御信号（例えばオン制御信号、オフ制御信号）を与えることに応じて、ドライブ回路４ｂはトランジスタＭ１のゲートソース間に制御電圧（例えばオン制御電圧、オフ制御電圧）を印加する。
【００６５】
したがって、駆動制御装置４は、マイコン４ａによりドライブ回路４ｂを通じてトランジスタＭ１を駆動制御し、マイコン４ａによりドライブ回路４ｃを通じてトランジスタＭ２を駆動制御できる。コンパレータ４ｄの反転入力端子は、ダイオードＤ３のアノードおよびインダクタＬ１の共通接続ノードＮ４に接続されている。コンパレータ４ｄの非反転入力端子にはノードＮ３の電位を基準とした基準電圧Ｖｒｅｆが与えられている。
【００６６】
コンパレータ４ｄの出力はＮＡＮＤゲート４ｅに与えられている。このＮＡＮＤゲート４ｅにはマイコン４ａのドライブ回路４ｃに与えられる制御信号が入力されている。そして、ＮＡＮＤゲート４ｅの出力はドライブ回路４ｂに与えられている。ドライブ回路４ｂは、このＮＡＮＤゲート４ｅの出力に基づいて、トランジスタＭ１のゲートソース間に電圧を印加する。したがって、ドライブ回路４ｂは、インダクタＬ１の誘導起電力およびドライブ回路４ｃに与えられる制御信号に基づいてトランジスタＭ１のゲートソース間に電圧を印加する。
【００６７】
図１６（ａ）〜図１６（ｃ）は、トランジスタＭ２のゲートにしきい値電圧（第１オン制御電圧）以上の制御電圧を印加する前に、トランジスタＭ１のゲートにしきい値電圧（第２オン制御電圧）以上の制御電圧を印加し所定のタイミングでオフ（ゲートを０Ｖ）したときのタイミングチャートを図１０に代わる図面として示している。
【００６８】
この図１６（ａ）は、図１０に対応するタイミングチャートを示しており、図１６（ｂ）はダイオードＤ１とダイオードＤ３の通電電流時間応答（但し、ダイオードＤ１の順方向を負とした電流Ｉ１特性）を示しており、図１６（ｃ）はインダクタンスＬ１に発生する誘導起電力の時間応答を示している。
【００６９】
これらの図１６（ａ）〜図１６（ｂ）に示すように、駆動制御回路４は、トランジスタＭ２のゲートにしきい値電圧Ｖｔｈ以上の制御電圧を印加するタイミング（（６）の時点）前に、トランジスタＭ１のゲートソース間にしきい値電圧Ｖｔｈ以上の制御電圧を印加している（（５）の時点）。
【００７０】
すると、（５）時点より前の期間においては、電流がダイオードＤ１およびＤ３のそれぞれ順方向に所定電流流れているが、（５）のタイミングからダイオードＤ１の順方向電流は徐々に低下（Ｉ１は増加）し、ダイオードＤ３の順方向電流は徐々に増加（Ｉ２は減少）する。この場合、インダクタＬ１には、誘導起電力が−Ｌｄｉ／ｄｔの特性に応じて発生し、ダイオードＤ３の通電電流の増加を妨げる（（５）時点から（６）時点の電流減勢期間参照）。
【００７１】
ダイオードＤ１およびＤ３の通電電流の時間変化がなくなり誘導起電力がほぼ０となった後、駆動制御回路４は、第１実施例の変形例と同様にトランジスタＭ２のゲートソース間にしきい値電圧以上の制御電圧を印加する（（６）の時点）。すると、寄生ダイオードＤ１の逆回復電流が急激に変動するが、ダイオードＤ３の順方向電流はインダクタＬ１に生じる誘導起電力に応じてその電流変動が妨げられる。
【００７２】
この場合、前述実施例で説明したように、インダクタＬ１およびダイオードＤ３に電流が流れ続けているときには、ダイオードＤ１に逆回復電流が流れる。その後、ダイオードＤ１のリカバリー前半期間の終了タイミングから、ダイオードＤ１の順方向電流が急激に減少（Ｉ１が急激に増加）する（リカバリー後半期間）。すると、ダイオードＤ３の順方向電流が急激に増加（Ｉ２が急激に減少）し、インダクタＬ１の誘導起電力が−Ｌｄｉ／ｄｔの特性に応じて急激に変動する。
【００７３】
コンパレータ４ｄは、この誘導起電圧を所定の基準電圧Ｖｒｅｆと比較し、基準電圧Ｖｒｅｆ以上となるとＮＡＮＤゲート４ｅにオフ指示信号を与える。ＮＡＮＤゲート４ｅは、マイコン４ａのドライブ回路４ｃに対する制御信号がオン制御信号であることを条件としてドライブ回路４ｂにオフ制御信号を出力する。ドライブ回路４ｂは、オフ制御信号が与えられるとトランジスタＭ１のゲートソース間にオフ制御電圧（０Ｖ）を印加する（図１６（ａ）の（２）区間と（３）区間の境界タイミング）。この構成により、駆動制御回路４は、しきい値電圧Ｖｔｈ以上の電圧を印加した後、所定のタイミングで確実にオフさせることができる。
【００７４】
本実施例では、駆動制御回路４は、しきい値電圧Ｖｔｈ以上の電圧を印加した後、所定のタイミングでオフ制御電圧（０Ｖ）を印加しているため、しきい値電圧Ｖｔｈ以上の電圧がトランジスタＭ１のゲートソース間に与え続けられることがなくなり信頼性の向上に繋がる。
【００７５】
また、インダクタＬ１の誘導起電圧を検出することでダイオードＤ３の通電電流の上昇値が大となったことを判定し、この判定タイミング以降の所定のタイミングでオフしているため、インダクタＬ１の誘導起電圧の信号変化に合わせてトランジスタＭ１のゲートソース間電圧を０Ｖにできる。
【００７６】
また、マイコン４ａがドライブ回路４ｃに与える制御信号がオン制御信号であることを条件としてコンパレータ４ｄの出力を有効としてドライブ回路４ｂにオフ制御信号を与え、これにより、ドライブ回路４ｂがオフ制御電圧をトランジスタＭ１のゲートソース間に印加するようになっている。マイコン４ａが、ドライブ回路４ｃに対してオフ制御信号を出力している間、すなわち、トランジスタＭ２のゲートソース間にオフ制御電圧が印加されている間はこの制御を実現する必要はないため、このような期間においてドライブ回路４ｂにインダクタＬ１の誘導起電圧に応じたオフ制御信号を与えてしまうという不具合を防止できる。これにより誤動作を防止でき、信頼性を向上できる。
【００７７】
（第２実施例の変形例）
図１７は、本発明の第２実施例の変形例を図１５に代わる例として示している。この図１７に示すように、コンパレータ４ｄの出力は直接ドライブ回路４ｂに与えられている。すなわち、前述実施例と比較するとＮＡＮＤゲート４ｅを設けていない。ドライブ回路４ｂは、ドライブ回路４ｃに対するマイコン４ａの制御信号を利用することなく、トランジスタＭ１の制御信号を生成している。ドライブ回路４ｂは、コンパレータ４ｄからオフ指示信号（「Ｌ」）が与えられると、トランジスタＭ１のゲートソース間にオフ制御電圧（０Ｖ）を印加する。これにより、第２実施例の制御を実現することができる。また、素早い応答性能を実現できる。
【００７８】
第２実施例の場合、ＮＡＮＤゲート４ｅ、マイコン４ａ、コンパレータ４ｄ、ドライブ回路４ｂの間に動作電圧のレベルシフト回路を必要とすることがあるが、本実施形態の場合、このようなレベルシフト回路を必要とすることなく、より簡素な構成で実現できる。
【００７９】
（第２実施例の実装形態）
図１８（ａ）〜図１８（ｃ）は、本発明の第２実施例およびその変形例の実装形態を示している。これらの図１８（ａ）〜図１８（ｃ）に示すように、リード端子１３および１２間に他のリード端子２５が設けられパッケージ１０に挿通されている。リード端子１３は、前述実施形態ではソースリード（Ｓ）として構成されていたが、本実施例では、電位センスリード（Ｓｅ）として構成されている。代わりに、リード端子２５がソースリード（Ｓ）として構成されている。
【００８０】
リード端子１３は、ダイオードＤ３およびインダクタＬ１の共通接続ノードの電位センスリード（Ｓｅ）となっておりコンパレータ４ｄの反転入力端子に接続される端子である。また、リード端子１３の一部分１３ａは、リード端子２５との間でボンディングワイヤ１９ａにより結線され、リード端子２５は、ソース電極１６との間でボンディングワイヤ１９ｂにより結線されている。
【００８１】
なお、リード端子１３の一部分１３ａの電位を取得するように結線された実装例を示しているが、他部分１３ｂ（インダクタＬ１とダイオードＤ３の共通接続ノード）から電圧を取得するようにボンディングワイヤで結線しても良いし、一部分１３ａおよび他部分１３ｂの中間部分（中間ノード）から電圧を取得するように結線しても良い。本実装例を適用すれば、リード端子２５をコンパレータ４ｄの反転入力端子に電気的接続して構成することで、インダクタＬ１の誘導起電圧を取得して所定のしきい値電圧Ｖｒｅｆと比較して判定することができ、第２実施例の制御形態を実現できる。
【００８２】
（他の実施例）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
ゲート電圧印加前のダイオードＤ１のＶｆがダイオードＤ３のＶｆよりも低い特性のダイオードを適用した実施形態を示したが、ダイオードＤ３のＶｆがダイオードＤ１のＶｆよりも低い特性のダイオードを適用しても良い。
【００８３】
インダクタＬ１としてボンディングワイヤを適用したが、誘導性を有するインダクタンス成分が適用できれば、その他、例えば半導体構造内にインダクタンス成分を構成して適用しても良い。
【００８４】
素子としてＭＯＳトランジスタを適用したがこの形態は限られない。本願発明では、例えば、その他のｎ型、ｐ型のＭＯＳＦＥＴやＲＣ-ＩＧＢＴなどの寄生ダイオードがある素子を適用でき、ダイオードとしてはゲート制御型のダイオード(MOS Control Diode)などを適用しても良い。また、素子のゲートについては、トレンチゲート型、プレーナゲート型の何れに適用しても良い。
【００８５】
図１０に示す第１の実施例の変形例においては、一方のスイッチング素子Ｍ１のゲート（制御端子）に与える第２オン制御電圧と、他方のスイッチング素子Ｍ２のゲート（制御端子）に与える第１オン制御電圧とについて同一の電圧を印加する実施形態を示しているが、これに限定されるものではなく、第２オン制御電圧値と第１オン制御電圧値とは互いに異なる制御電圧値であっても良い。また、スイッチング素子Ｍ１、Ｍ２は、そのしきい値電圧Ｖｔｈが互いに異なる電圧となる素子を適用しても良い。
ダイオードＤ３はＰＮ接合ダイオードを用いたが、ショットキーバリアダイオードを用いても良い。
【符号の説明】
【００８６】
図面中、１は駆動制御装置、２はハーフブリッジ回路、３は誘導性負荷、４は駆動制御回路、Ｍ１、Ｍ２はＮチャネル型ＭＯＳＦＥＴ（スイッチング素子）、Ｄ１は寄生ダイオード、Ｄ３はダイオード（他のダイオード）、Ｌ１はインダクタ（インダクタンス成分）を示す。
【技術分野】
【０００１】
本発明は、負荷を駆動するブリッジ回路を構成し、ダイオードが逆並列接続されたスイッチング素子を駆動制御する駆動制御装置に関する。
【背景技術】
【０００２】
この種の駆動制御装置として、例えば直流電圧源にＭＯＳトランジスタが上下に接続されたハーフブリッジ回路、フルブリッジ回路や三相ブリッジ回路を構成している技術思想が開示されている（例えば特許文献１、２参照）。特許文献１記載の技術思想は、ＩＧＢＴと並列接続されたダイオードのアノード経路にインダクタンスのみが接続された構成を開示している。
【０００３】
この技術思想を適用すると、ダイオードに流れる電流変化ｄＩ／ｄｔに比例する電圧がインダクタンスの端子電圧に誘起される。誘起電圧の極性は、ダイオード電流の減少領域において逆電流ピークに到達する時点まで制御電極が負に極性付けされ、逆電流ピークを通過した後に電流方向が変化すると、誘起電圧の極性が変化し、ダイオードの制御電極に正電圧が印加される。また、ダイオードがモジュールハウジングに一体化される場合には、ダイオードの電極をモジュールのリードに接続するボンディングワイヤによって正確に必要なインダクタンスが与えられることが開示されている。
【０００４】
特許文献２記載の技術思想では、内蔵ダイオードを有する縦型ＭＯＳＦＥＴに外付けダイオードを逆並列接続した電気的構成が開示されている。この技術思想では、Ｈｉ−ＭＯＳＦＥＴやＬｏ−ＭＯＳＦＥＴのゲート電圧を出力電圧Ｖｏｎ（＞０）、Ｖｏｆｆ１（＝０）、Ｖｏｆｆ２（＜０）に切替えることで制御している。
【０００５】
第２オフ状態では、Ｈｉ−ＭＯＳＦＥＴ、Ｌｏ−ＭＯＳＦＥＴのゲート電圧を共に出力電圧Ｖｏｆｆ２として制御し、内蔵ダイオードの順方向電圧を電圧Ｖｆ２に制御している。内蔵ダイオードの順方向電圧が電圧Ｖｆ１とされる場合よりも高く制御されるため、内蔵ダイオードへ電流が流れ難くなり、外付けダイオードに電流を多く流し逆回復特性を改善できるようにしている。また、第２オフ状態にすることで、スイッチング動作の際にゲート電圧が瞬時的に閾値電圧を超えてしまうセルフターンオン現象が発生することを防止している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０８−２１３６３９号公報（００２８段落等、図３）
【特許文献２】特開２００８−２７８５５２号公報（００５４段落等）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、たとえ特許文献２の技術思想に特許文献１の技術思想を組み合わせたとしても、スイッチング素子のターンオン前後の逆回復電流特性等について望まれる特性が得られない。
【０００８】
本発明は、上記事情に鑑みてなされたもので、その目的は、スイッチング素子のターンオン前後に問題となるダイオードの逆回復電流等の特性について所望の特性を得られるようにした駆動制御装置を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１記載の発明によれば、負荷電流が還流するときにはインダクタンス成分にエネルギーが蓄積されることによってインダクタンス成分および他のダイオードの順方向に電流が流れ続けやすくなる。駆動制御回路は当該他方のスイッチング素子がオンとなる第１オン制御電圧が他方のスイッチング素子の制御端子に印加される前に一方のスイッチング素子の制御端子に０を超える制御電圧で且つ一方のスイッチング素子がオンとなる第２オン制御電圧以下の弱反転する制御電圧を印加しているため、インダクタンス成分および他のダイオードに電流が流れ続けているときに、寄生ダイオードに逆回復電流が流れることになる。これにより、逆回復電流を低減できる。
【００１０】
請求項２記載の発明によれば、駆動制御回路は、第２オン制御電圧よりも低い制御電圧を一方のスイッチング素子の制御端子に印加するときには、予め定められた第２オン制御電圧に所定のマージン電圧を見込んで０を超える所定範囲で低下させた制御電圧を印加するため、例えばノイズが重畳してセルフターンオン現象の発生を極力防止できる。
【００１１】
請求項３記載の発明によれば、駆動制御回路は、一方のスイッチング素子の制御端子に当該一方のスイッチング素子がオンとなる第２オン制御電圧以上の制御電圧を瞬時的に印加し所定範囲内のタイミングでオフさせている。発明者らは、駆動制御回路が所定範囲内のタイミングで一方のスイッチング素子をオフさせると、オフタイミングが多少ずれたとしても同様の電流低減効果が得られることを確認している。すなわち、駆動制御回路が第２オン制御電圧以上の制御電圧を一方のスイッチング素子の制御端子に印加してから当該一方のスイッチング素子をオフするタイミングを厳密に調整する必要をなくしながら逆回復電流を低減できる。
【００１２】
請求項４、５記載の発明のように、インダクタンス成分がボンディングワイヤを含んで形成されていたり、ボンディングワイヤおよびリード端子を含んで形成されていると、インダクタンス成分を容易に構成できる。
【００１３】
請求項６記載の発明によれば、駆動制御回路は、他方のスイッチング素子に流れる電流が誘導性負荷の負荷電流目標値に達するタイミングでしきい値電圧未満に制御するため、ノイズやサージ電圧などの不要な外来電圧の影響を極力抑制できる。
【００１４】
請求項７記載の発明によれば、駆動制御回路は、インダクタンス成分に発生する誘導起電圧を、一方のスイッチング素子の制御端子に制御電圧を印加した後にオフ制御電圧を印加するタイミングの制御に使用しているため、インダクタンス成分に発生する誘導起電圧の信号変化に合わせて一方のスイッチング素子の制御端子にオフ制御電圧を印加できる。
【００１５】
請求項８記載の発明によれば、第１判定回路は、インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定するが、駆動制御回路は、一方のスイッチング素子の制御端子に制御電圧を印加した後には、第１判定回路により誘導起電圧が所定のしきい値電圧以上となることを条件として一方のスイッチング素子の制御電圧をオフ制御電圧にするため、インダクタンス成分に発生する誘導起電圧の信号変化に合わせて一方のスイッチング素子の制御端子にオフ制御電圧を印加できる。
【００１６】
請求項９記載の発明によれば、第１判定回路は、インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定するが、駆動制御回路が、一方のスイッチング素子の制御端子に制御電圧を印加した後には、第１判定回路により誘導起電圧が所定のしきい値電圧以上となると共に、第２判定回路により他方のスイッチング素子の制御電圧がオン制御電圧であることを条件として一方のスイッチング素子の制御電圧をオフ制御電圧にする。他方のスイッチング素子にオフ制御電圧などの他の制御電圧が印加されているときには、たとえ第１判定回路により誘導起電圧が所定のしきい値電圧以上となったとしても一方のスイッチング素子の制御電圧をオフ制御電圧に制御する必要はない。したがって、このような制御を行うことで誤動作を防止でき、回路動作の信頼性を向上できる。
【００１７】
請求項１０記載の発明のように、一方のスイッチング素子および寄生ダイオード、並びに、他のダイオードおよびインダクタンス成分を、１つの半導体チップで一体に構成すると良い。
【００１８】
請求項１１記載の発明のように、第１判定回路が、インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定するときには、一体化された半導体チップ内におけるインダクタンス成分の誘導起電圧をインダクタンス成分と他のダイオードとの間の共通接続ノード、または、インダクタンス成分の中間ノードの電圧を取得して判定すると良い。
【００１９】
請求項１２、１３記載の発明のように、他のダイオードとしてＰＮ接合ダイオードまたはショットキーバリアダイオード、ゲート制御型のダイオードを適用しても良い。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施例について示す駆動制御装置の電気的構成図
【図２】基本動作を示すタイミングチャート
【図３】ダイオード特性の変化を示す説明図
【図４】ダイオード特性のシミュレーション結果を示す図
【図５】他方のスイッチング素子のターンオン前後における通電状態を模式的に表す説明図
【図６】図５の各状態に対応して示すターンオン前後における電圧および電流の時間変化特性を表す説明図
【図７】電流特性のシミュレーション結果を示す図（その１）
【図８】電流特性のシミュレーション結果を示す図（その２）
【図９】電流特性のシミュレーション結果を示す図（その３）
【図１０】本発明の第１実施例の変形例を示す図６相当図
【図１１】変形例のシミュレーション結果を示す図
【図１２】本発明の第１実施例の実装形態を概略的に示す構造図
【図１３】半導体チップの上面図
【図１４】半導体チップの周端部における縦断面構造図
【図１５】本発明の第２実施例を示す図１相当図
【図１６】（ａ）図１０相当図、および（ｂ）（ｃ）ダイオードの通電電流特性図
【図１７】本発明の第２実施例の変形例を示す図１５相当図
【図１８】本発明の第２実施例およびその変形例の実装形態を概略的に示す図１２相当図
【発明を実施するための形態】
【００２１】
（第１実施例）
以下、本発明の第１実施例について図１ないし図１１を参照しながら説明する。図１は、駆動制御装置の構成を概略的に示している。駆動制御装置１は、上アーム側のＮチャネル型ＭＯＳＦＥＴ（ＭＯＳトランジスタ）Ｍ１、下アーム側のＮチャネル型ＭＯＳＦＥＴ（ＭＯＳトランジスタ）Ｍ２を直流電源端子Ｎ１−Ｎ２間に直列接続したハーフブリッジ回路２を介して誘導性負荷３を駆動する構成となっている。ハーフブリッジ回路２は、ＭＯＳトランジスタＭ１、Ｍ２の共通接続ノードＮ３に接続された誘導性負荷３を駆動する。
【００２２】
駆動制御回路４は、ＭＯＳトランジスタＭ１およびＭ２のゲート（制御端子）を駆動制御する。ＭＯＳトランジスタＭ１のドレイン−ソース間には当該ＭＯＳトランジスタＭ１のボディーダイオード（内蔵ダイオード）Ｄ１が逆方向並列接続されている。この内蔵ダイオードＤ１は還流電流を通電するため予めＭＯＳトランジスタＭ１に寄生するように構成されたダイオードであり、内蔵ダイオードＤ１はＭＯＳトランジスタＭ１に半導体構造上で寄生ダイオードとして構成されている。
【００２３】
また、ＭＯＳトランジスタＭ２のドレイン−ソース間にも当該ＭＯＳトランジスタＭ１の内蔵ダイオードＤ２が逆方向並列接続されている。この内蔵ダイオードＤ２もまた還流電流を通電するため、ＭＯＳトランジスタＭ２に寄生するダイオードであり、内蔵ダイオードＤ２はＭＯＳトランジスタＭ２に半導体構造上で寄生ダイオードとして設けられている。
【００２４】
また、ＭＯＳトランジスタＭ１のドレイン−ソース間には外付けダイオードＤ３が逆方向並列接続されると共にインダクタＬ１（インダクタンス成分）が直列接続されている。インダクタＬ１は、ＭＯＳトランジスタＭ１のソースとダイオードＤ３のアノードとの間にボンディングワイヤを接続して構成されている。このボンディングワイヤは例えば１０ｎＨの設計値のものが用いられる。
【００２５】
以下、まず、従来技術を基本とした動作について図２を参照して説明する。図２に示すように、ＭＯＳトランジスタＭ１、Ｍ２は、駆動制御回路４から駆動制御信号が与えられることにより相補的にオンオフすることによって直流電圧を交流電圧に変換したり電圧を昇圧／降圧する。
【００２６】
図２に示すように、ハーフブリッジ回路２においては、上下に接続されたトランジスタＭ１、Ｍ２が同時にオンして電源短絡する状態を防ぐため、一般にデッドタイムと称される同時オフ期間が設けられる。このデッドタイム中は、ハーフブリッジ回路２の一方のＭＯＳトランジスタＭ１に逆並列接続されたダイオードＤ１に負荷電流が流れこみ、その後、ハーフブリッジ回路２の他方のＭＯＳトランジスタＭ２がオンすると、当該ＭＯＳトランジスタＭ２に負荷電流が流れ込むようになる。
【００２７】
このとき、ダイオードＤ１は、ＭＯＳトランジスタＭ１の寄生ダイオードで構成されるため逆回復特性が悪く、大量の逆回復電流が流れ、ターンオン時のスイッチング損失の増大とノイズの原因となる。この実施例では、この問題を解決するため、図１に示すように、ハーフブリッジ回路２が、ＭＯＳトランジスタＭ１にダイオードＤ１を逆並列接続した第１電流経路を設けて構成される他に、当該ダイオードＤ１にインダクタＬ１とダイオードＤ３の直列回路を並列接続した第２電流経路を設けて構成されている。
【００２８】
図３は、各ダイオードＤ１、Ｄ３のＶ−Ｉ特性を示しており、図４は、発明者らにより行われたシミュレーション結果を示している。図３に示すように、ダイオードＤ１のＶｆは低く、ダイオードＤ３はそのＶｆがダイオードＤ１のＶｆよりも高い。本実施例ではこのダイオードＤ３を適用しても逆回復電流特性を良好にできるようにしている。ダイオードＤ１は、ＭＯＳトランジスタＭ１のゲートに正電圧Ｖｇｓを印加することでダイオードＤ１のＶｆが高電圧側に移動するダイオードとなる。このときのダイオードＤ１のＶｆはダイオードＤ３のＶｆよりも高くなる。
【００２９】
図２に示したように、一般にトランジスタＭ２をオンする前にはデッドタイムを設けているが、本実施形態では、駆動制御回路４がトランジスタＭ１のゲートに０を超え且つしきい値電圧Ｖｔｈ（第２オン制御電圧）未満の電圧Ｖａを印加することで逆回復電流を低減させている。図５は、ターンオン前後の通電状態を模式的に表している。この図５に示すように、駆動制御回路４は、トランジスタＭ２をオンさせる前の通常のデッドタイム期間中にトランジスタＭ１のゲートに０を超え且つしきい値電圧未満の電圧Ｖａ（図中にはＯＮ’と示す：第２オン制御電圧よりも低い電圧）を印加する。この電圧Ｖａとしては、ノイズが重畳してもしきい値電圧Ｖｔｈ以上とならない程度のマージン電圧を見込んで所定範囲で０Ｖを超える電圧に低下させて印加すると良い。すると、たとえノイズが重畳したとしてもセルフターンオン現象の発生を極力防止することができる。
【００３０】
駆動制御回路４がトランジスタＭ１に第２オン制御電圧未満の電圧を印加している期間においては、誘導性負荷３に蓄積された磁気エネルギーによる電流がダイオードＤ１、Ｄ３を通じて転流する（図５（ａ））。ダイオードＤ３に直列接続されたインダクタＬ１には転流期間に流れた電流によるエネルギーが磁気エネルギーとして蓄積される。
【００３１】
その後、駆動制御回路４は、トランジスタＭ２のゲートに第１オン制御電圧を印加する（図５（ｂ））。トランジスタＭ２のドレイン−ソース間に過渡的な電流が流れるため、トランジスタＭ１、Ｍ２の共通接続ノードＮ３の電位が下降し、ダイオードＤ１、Ｄ３には逆バイアスが印加されるようになる。
【００３２】
ダイオードＤ３にはインダクタＬ１が直列接続されているため、インダクタＬ１およびダイオードＤ３による第２電流経路を通じて流れる電流は、ダイオードＤ１による第１電流経路に流れる電流に比較して遅れる。この場合、ダイオードＤ１には電流が流れており、インダクタンスに蓄積されたエネルギーでダイオードＤ３の逆回復電流がダイオードＤ１側に流れる（図５（ｂ）参照）。インダクタＬ１およびダイオードＤ３（第２電流経路）にはダイオードＤ１（第１電流経路）に遅れて電流が流れ続ける。
【００３３】
その後、ダイオードＤ１の逆回復期間が終了すると、ダイオードＤ１には逆回復電流が流れなくなる（図５（ｃ）参照）。このとき、トランジスタＭ２がオンしているため、ダイオードＤ１の逆回復動作に遅れて逆回復電流がダイオードＤ３およびインダクタＬ１（第２電流経路）に流れるようになる。その後、負荷電流はトランジスタＭ２側に流れるようになる（図５（ｄ）参照）。
【００３４】
前述の例では、駆動制御回路４が、トランジスタＭ２をターンオンさせる前にトランジスタＭ１のゲートにしきい値電圧Ｖｔｈ未満の電圧を印加するように制御しているが、ここで、駆動制御回路４がトランジスタＭ１のゲート電圧を０（オフ）としたまま、トランジスタＭ２のゲートに第１オン制御電圧を印加した場合を考える。
【００３５】
駆動制御回路４がトランジスタＭ１のゲート電圧を０（オフ）としたままであると、駆動制御回路４がトランジスタＭ２をオンさせる時には、前述と比較してダイオードＤ１に少数キャリアが多く残留する傾向にあるため、トランジスタＭ２のドレイン−ソース間に流れる電流が過渡的に多くなると、ダイオードＤ１に逆回復電流が多く流れてしまう。これによりダイオードＤ１の逆方向に電流Ｉ１が多く流れ、ダイオードＤ１が逆回復動作するのに時間を要してしまい、スイッチング損失およびノイズレベルの拡大につながってしまうことが確認されている。
【００３６】
図６（ａ）は、図５（ａ）〜図５（ｄ）の各期間における電圧、電流特性を模式的に示しており、トランジスタＭ１のゲートに電圧Ｖａ（＝ＯＮ’電圧（０を超えてしきい値電圧Ｖｔｈよりも低い電圧）：第２オン制御電圧）を印加した場合の電流Ｉｄｌ特性と、図５（ａ）および図５（ｂ）に示す期間において電圧Ｖａを印加しない場合の電流Ｉｄｌ特性とを比較して模式的に示している。また、図７は、トランジスタＭ１のゲート電圧Ｖａをパラメータとして変化させたときの電流Ｉｄｌの特性を示している。
【００３７】
図６（ａ）において、（１）期間は図５（ａ）に対応し、（２）期間は図５（ｂ）に対応し、（３）期間は図５（ｃ）に対応し、（４）期間は図５（ｄ）に対応している。図５（ａ）に示すように、負荷電流がダイオードＤ１、Ｄ３、インダクタＬ１に転流しているときに、駆動制御回路４が電圧Ｖａ（第２オン制御電圧未満の電圧）をトランジスタＭ１のゲートに印加すると、トランジスタＭ１のゲートには電荷が注入されるがこのとき当該トランジスタＭ１は弱反転領域にて動作しドレイン電流が指数関数的に上昇する。この状態において、図６（ａ）の（２）期間に示すように、トランジスタＭ２のゲートにしきい値電圧以上の電圧（第１オン制御電圧≧Ｖｔｈ）を印加すると、トランジスタＭ２のドレイン−ソース間に流れる電流Ｉｄｌが過渡的に増加する。ダイオードＤ１の逆回復動作時には、電流がインダクタＬ１の作用により第２電流経路を通じてダイオードＤ３の順方向に流れ続ける。
【００３８】
この後、図６（ａ）の（３）期間に示すように、電流が第２電流経路を通じてダイオードＤ３が逆回復する逆方向に流れるときには、ダイオードＤ１（第１電流経路）に流れる逆回復電流はほとんどなくなるため、この分の電流のオーバーシュート量が少なくなる（図６（ａ）の（３）期間参照）。駆動制御回路４が、トランジスタＭ２のゲートにオン制御電圧を印加する前にトランジスタＭ１のゲートに電圧Ｖａを印加しないと、図６（ａ）の（３）期間の２点鎖線に示すように、電流のオーバーシュート量、電流安定化期間が増加することがわかっている。これは、前述したように、この図６（ａ）の（３）期間において、ダイオードＤ１の逆回復電流が多く流れるためである。
【００３９】
図７は、ゲート印加電圧Ｖａに応じた電流Ｉｄｌの量の変化具合をシミュレーション結果で示している。この図７は、ゲート印加電圧Ｖａをしきい値電圧Ｖｔｈに達しない程度で高く設定すればするほど、オーバーシュート量、電流安定化時間も低減できることを示している。
【００４０】
駆動制御回路４が、トランジスタＭ１のゲートに印加する電圧Ｖａを０Ｖとするタイミングは、電流が０から負荷電流目標値に達する時点にすると良い。なお、前述では、駆動制御回路４が、トランジスタＭ１のゲートに第２オン制御電圧未満の制御電圧を印加した後に０Ｖ（オフ制御電圧）を印加するように制御しているが、例えば図５（ｃ）および図５（ｄ）に示す期間において、図６（ｂ）に示すように、０Ｖを超える第２オン制御電圧未満の制御電圧（ＯＮ’電圧）を印加し続けても良い。ノイズやサージ電圧などの不要な外来電圧を考慮すると、図６（ａ）に示すようにゲートの制御電圧を０Ｖに制御すると良い。ＭＯＳトランジスタＭ１、Ｍ２を構成する半導体構造等のパラメータを考慮すると、ダイオードＤ１の逆回復特性も変化するため、印加電圧、印加時間のベストな組み合わせは変化するが、これらはシミュレーション、実験などを用いて適宜決定すると良い。
【００４１】
図８、図９は、シミュレーション結果を示している。図８（ａ）は、図１の回路構成を適用し電圧Ｖａを印加した場合の各電流値Ｉ１、Ｉ２、Ｉｄｌのシミュレーション結果を示しており、図８（ｂ）は、ダイオードＤ１、Ｄ２を設けると共にインダクタＬ１を設けず、トランジスタＭ１のゲートに電圧Ｖａを印加した場合の各電流値Ｉ１、Ｉ２、Ｉｄｌのシミュレーション結果を示している。図９（ａ）は、ダイオードＤ１を考慮するが、その並列回路であるダイオードＤ２およびインダクタＬ１を設けず、トランジスタＭ１のゲートに電圧Ｖａを印加した場合の各電流値Ｉ１、Ｉｄｌのシミュレーション結果を示している。また、図９（ｂ）は、ダイオードＤ１を考慮するが、その並列回路であるダイオードＤ２およびインダクタＬ１を設けず、さらに電圧Ｖａを印加しない場合の各電流値Ｉ１、Ｉｄｌのシミュレーション結果を示している。
【００４２】
これらのシミュレーション結果に示すように、ダイオードＤ１の逆方向電流Ｉ１は、図９（ｂ）の特性、図９（ａ）の特性、図８（ｂ）の特性、図８（ａ）の特性の順に徐々に少なくなっている。すなわち、駆動制御回路４からトランジスタＭ１のゲートに電圧Ｖａを印加することによって逆回復電流の低減効果があり、しかも、ダイオードＤ１に対し並列にダイオードＤ１、インダクタＬ１を設けることにより、さらに逆回復電流の低減効果が上がることが確認されている。
【００４３】
本実施例によれば、ダイオードＤ３およびインダクタＬ１による直列回路がダイオードＤ１に並列接続されているため、負荷電流が還流するときにはインダクタＬ１の作用によってダイオードＤ３の順方向に流れ続けやすくなる。また、駆動制御回路４が、トランジスタＭ２のゲートにしきい値電圧が印加される前にトランジスタＭ１のゲートに０を超える電圧で且つトランジスタＭ１のしきい値電圧Ｖｔｈ未満の電圧Ｖａを印加している。インダクタＬ１およびダイオードＤ３に電流が流れ続けているときに、ダイオードＤ１に逆回復電流が流れることになり、ダイオードＤ１に流れる逆回復電流を低減できる。
【００４４】
また、駆動制御回路４が、しきい値電圧Ｖｔｈ未満の電圧をトランジスタＭ１のゲートに印加するときに、規定されたしきい値電圧Ｖｔｈにマージン電圧を見込んで低下させた電圧を印加するため、例えばノイズが重畳するために生じやすいセルフターンオン現象を極力防止できる。
【００４５】
また、インダクタＬ１がボンディングワイヤにより形成されていると、インダクタンス成分を構成しやすい。トランジスタＭ１、Ｍ２としてＳＪ−ＭＯＳＦＥＴに適用すると、スイッチング損失も大きいため、特性を良好にする効果を顕著なものとすることができる。
【００４６】
（第１実施例の変形例）
図１０、図１１（ａ）および図１１（ｂ）は、第１実施例の変形例を示している。図１０は、トランジスタＭ２のゲートにしきい値電圧（第１オン制御電圧）以上の制御電圧を印加する前に、トランジスタＭ１のゲートにしきい値電圧（第２オン制御電圧）以上の制御電圧を印加し、所定のタイミングでオフ（ゲートを０Ｖ）したときのタイミングチャートを示しており、図１１（ａ）および図１１（ｂ）は、シミュレーション結果を概略的に示している。
【００４７】
この図１１（ａ）は、図１の回路構成を適用しトランジスタＭ１のゲートにしきい値電圧以上の制御電圧を印加し所定のタイミングでオフ（ゲートソース間電圧を０Ｖ）したときの特性を示しており、図１１（ｂ）は、トランジスタＭ１のゲートソース間にオフ制御電圧（０Ｖ）を印加したまま制御した場合の比較例を示している。なお、ダイオードＤ３およびインダクタＬ１を取り除いた一般的なハーフブリッジ回路でも比較例と同様の特性となる。
【００４８】
図１１（ａ）および図１１（ｂ）の特性は、トランジスタＭ１のゲートに印加したオン制御電圧を０Ｖに制御するタイミングを５段階で変化させたときに、トランジスタＭ２側に流れる電流Ｉｄｌの特性を表わしている。これらの図１１（ａ）および図１１（ｂ）に示すように、駆動制御回路４がトランジスタＭ１のゲートにオン制御電圧を瞬時的に印加すると、電流Ｉ１は徐々に上昇してダイオードの逆回復動作終了後に電流が急激に下降して目標電流に落ち着く。
【００４９】
特に、図１１（ａ）に示すように、図１の回路構成を適用した場合には、トランジスタＭ１にしきい値電圧以上を印加して当該印加時点から所定のタイミング範囲Ｔｗの間で０Ｖに制御すると、ほぼ同じタイミングで目標電流値に向けて電流Ｉｄｌが急激に下降する。この場合には、駆動制御回路４がトランジスタＭ１のゲート印加電圧をしきい値電圧以上の制御電圧から０Ｖにするタイミングが多少ずれたとしても電流Ｉｄｌの特性のばらつきが抑えられていることがわかる。
【００５０】
すなわち、駆動制御回路４がトランジスタＭ１のゲートにしきい値電圧以上の制御電圧を印加して０Ｖにする時間がタイミング範囲Ｔｗの範囲内であれば電流Ｉｄｌの最大値のばらつきを低減できる。その他の回路構成を適用した図１１（ｂ）の特性に比較して、駆動制御回路４によるタイミング制御の時間マージンを大きくすることができる。これにより、駆動制御回路４がしきい値電圧以上の制御電圧を印加してからオフするタイミングを厳密に調整する必要をなくしながら逆回復電流を低減できる。
【００５１】
（第１実施例の実装形態）
図１２〜図１４は、トランジスタＭ１、ダイオードＤ１、Ｄ３およびインダクタＬ１を構成するパッケージの内部構造例を示している。このうち図１２（ａ）〜図１２（ｃ）はパッケージ内部の上面図の複数の態様を示しており、図１２（ｄ）はパッケージ内部における電気接続関係を示している。
【００５２】
図１２（ａ）〜図１２（ｃ）に示すように、パッケージ１０には導体としての３本のリード端子１１、１２、１３が挿通されている。リード端子１１はトランジスタＭ１のゲートリード端子（Ｇ）であり、リード端子１２はトランジスタＭ１のドレインリード端子（Ｄ）であり、リード端子１３はトランジスタＭ１のソースリード端子（Ｓ）となっている。
【００５３】
パッケージ１０内におけるリード端子１２の先端部１２ａは矩形状の面に成形されており、この先端部１２ａ上に半導体チップ１４が搭載されている。この半導体チップ１４は、その表面にゲート電極１５、ソース電極１６が互いに離間して形成されている。また、半導体チップ１４の裏面にはトランジスタＭ１のドレイン電極１７（図１４参照）が形成されている。なお、このドレイン電極１７はダイオードＤ３のカソード電極としての機能も有している。
【００５４】
半導体チップ１４のゲート電極１５はボンディングワイヤ１８によりリード端子１１に結線されている。ソース電極１６はボンディングワイヤ１９によりリード端子１３の一部分１３ａに結線されている。
【００５５】
図１２（ａ）〜図１２（ｃ）のように、半導体チップ１４のソース電極１６の上面外方周囲にはダイオードＤ３のアノード電極２０が形成されている。このダイオードＤ３のアノード電極２０はボンディングワイヤ２１によりリード端子１３の他部分１３ｂに結線されている。リード端子１３の一部分１３ａと他部分１３ｂとの間の導体はボンディングワイヤ１９、２１と共にインダクタＬ１を構成する。なお、リード端子１３は例えばＬ字型に成形され、平面的にはリード端子１２の矩形状先端部の外方周囲の一部を囲うように配置されている。
【００５６】
配線インダクタンス値は、配線の形状や配置状態に応じて影響されるものの、通常１［ｍｍ］あたり１［ｎＨ］程度になる。なお、図１２に示す例では、リード端子１３とボンディングワイヤ１９、２１を合わせてインダクタＬ１を構成しているが、リード端子１３のみで構成しても良いし、ボンディングワイヤ１９または２１のみで構成しても良い。これらの配線長を数［ｃｍ］程度の範囲で調整すれば必要なインダクタンス値に調整できる。
【００５７】
図１３（ａ）〜図１３（ｃ）は、それぞれ、図１２（ａ）〜図１２（ｃ）に対応した半導体チップ１４の各電気的構成要素の配置例を上面図によって示している。図１３（ａ）に示すように、ダイオードＤ３のアノード電極２０をソース電極１６の外方周囲に沿って構成しても良いし、また、図１３（ｂ）に示すように、複数のソース電極１６を分割して設けると共に、ダイオードＤ３のアノード電極２０をそれぞれのソース電極１６の外方周囲に沿って構成しても良い。さらに、図１３（ｃ）に示すように、ダイオードＤ３の電流容量を確保するため、ダイオードＤ３のアノード−カソード間対向面積を増すように構成しても良い。
【００５８】
図１４（ａ）および図１４（ｂ）は、素子を構成する半導体チップ１４の終端部における縦断面構造を示している。図１４（ａ）は、図１３（ａ）のＡ−Ａ線に沿う断面であり、ゲートを含む部分の断面を示している。また、図１４（ｂ）は、図１３（ａ）のＢ−Ｂ線に沿う断面であり、ゲートを含まない部分の断面を示している。
【００５９】
基板２２は、例えばｎシリコンにより構成され、その裏面（下面）にｎ＋層が構成され、このｎ＋層の下面にドレイン電極１７が設けられる。また、基板２２は、その上面の外周端から内側に向けて複数のｐ＋層が互いに離間して構成され、この複数個目のｐ＋層の上にアノード電極２０が設けられる。
【００６０】
図１４（ａ）に示すゲートを含む断面においては、そのアノード電極２０の基板２２の内方に位置してトランジスタＭ１の縦型ＭＯＳＦＥＴ構造（ｎ＋層、ｐ層、ｎ層）が構成されると共に寄生ダイオードＤ１がＰＮ接合ダイオードにより構成されている。なお、基板２２の表面には絶縁層（符号なし）に覆われたトレンチゲート２３が形成され、ゲート電極１５に配線されている（配線態様は図示せず）。
【００６１】
また、図１４（ｂ）に示す断面においては、アノード電極２０から基板２２の内方に位置してｐ＋層およびｎ＋層が構成され、これらのｐ＋層およびｎ＋層上にトランジスタＭ１のソース電極１６が設けられる。ｎ＋層の下層にはｐ層が構成されている。なお、前記したゲート電極１５、ソース電極１６およびアノード電極２０が基板２２と接触する部分以外の領域にはＳｉＯ２層２４が形成されている。このような半導体構造を適用して構成されているため、電極１５および１７間を縦型ＭＯＳＦＥＴ（トランジスタＭ１および寄生ダイオードＤ１）として構成できると共に、電極２０および１７間をダイオードＤ３として構成でき、これらの素子を一体に構成できる。
本実装形態によれば、パッケージ１０内に、トランジスタＭ１（寄生ダイオードＤ１）、インダクタＬ１、他のダイオードＤ３を一体に構成できる。
【００６２】
（第２実施例）
図１５ないし図１６は、本発明の第２実施例を示すもので、前述実施形態と異なるところは、インダクタンス成分に発生する誘導起電力に基づいてオフするタイミングを制御しているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００６３】
本実施例では、第１実施例の変形例に係るオフタイミングの規定方法について説明する。すなわち、第１実施例の変形例では、駆動制御回路４がトランジスタＭ１のゲートソース間にしきい値電圧以上の制御電圧を印加した後、所定のタイミングでオフ（ゲートソース間電圧をしきい値電圧未満）としているが、この所定のタイミングを規定する方法について説明する。
【００６４】
図１５は、駆動制御回路の電気的構成を概略的に示している。この図１５に示すように、駆動制御回路４は、マイクロコンピュータ（マイコン）４ａ、上アーム側トランジスタドライブ回路４ｂ、下アーム側トランジスタドライブ回路４ｃ、コンパレータ４ｄおよびＮＡＮＤゲート（論理ゲート）４ｅを有する。マイコン４ａが、ドライブ回路４ｂに制御信号（例えばオン制御信号、オフ制御信号）を与えることに応じて、ドライブ回路４ｂはトランジスタＭ１のゲートソース間に制御電圧（例えばオン制御電圧、オフ制御電圧）を印加する。
【００６５】
したがって、駆動制御装置４は、マイコン４ａによりドライブ回路４ｂを通じてトランジスタＭ１を駆動制御し、マイコン４ａによりドライブ回路４ｃを通じてトランジスタＭ２を駆動制御できる。コンパレータ４ｄの反転入力端子は、ダイオードＤ３のアノードおよびインダクタＬ１の共通接続ノードＮ４に接続されている。コンパレータ４ｄの非反転入力端子にはノードＮ３の電位を基準とした基準電圧Ｖｒｅｆが与えられている。
【００６６】
コンパレータ４ｄの出力はＮＡＮＤゲート４ｅに与えられている。このＮＡＮＤゲート４ｅにはマイコン４ａのドライブ回路４ｃに与えられる制御信号が入力されている。そして、ＮＡＮＤゲート４ｅの出力はドライブ回路４ｂに与えられている。ドライブ回路４ｂは、このＮＡＮＤゲート４ｅの出力に基づいて、トランジスタＭ１のゲートソース間に電圧を印加する。したがって、ドライブ回路４ｂは、インダクタＬ１の誘導起電力およびドライブ回路４ｃに与えられる制御信号に基づいてトランジスタＭ１のゲートソース間に電圧を印加する。
【００６７】
図１６（ａ）〜図１６（ｃ）は、トランジスタＭ２のゲートにしきい値電圧（第１オン制御電圧）以上の制御電圧を印加する前に、トランジスタＭ１のゲートにしきい値電圧（第２オン制御電圧）以上の制御電圧を印加し所定のタイミングでオフ（ゲートを０Ｖ）したときのタイミングチャートを図１０に代わる図面として示している。
【００６８】
この図１６（ａ）は、図１０に対応するタイミングチャートを示しており、図１６（ｂ）はダイオードＤ１とダイオードＤ３の通電電流時間応答（但し、ダイオードＤ１の順方向を負とした電流Ｉ１特性）を示しており、図１６（ｃ）はインダクタンスＬ１に発生する誘導起電力の時間応答を示している。
【００６９】
これらの図１６（ａ）〜図１６（ｂ）に示すように、駆動制御回路４は、トランジスタＭ２のゲートにしきい値電圧Ｖｔｈ以上の制御電圧を印加するタイミング（（６）の時点）前に、トランジスタＭ１のゲートソース間にしきい値電圧Ｖｔｈ以上の制御電圧を印加している（（５）の時点）。
【００７０】
すると、（５）時点より前の期間においては、電流がダイオードＤ１およびＤ３のそれぞれ順方向に所定電流流れているが、（５）のタイミングからダイオードＤ１の順方向電流は徐々に低下（Ｉ１は増加）し、ダイオードＤ３の順方向電流は徐々に増加（Ｉ２は減少）する。この場合、インダクタＬ１には、誘導起電力が−Ｌｄｉ／ｄｔの特性に応じて発生し、ダイオードＤ３の通電電流の増加を妨げる（（５）時点から（６）時点の電流減勢期間参照）。
【００７１】
ダイオードＤ１およびＤ３の通電電流の時間変化がなくなり誘導起電力がほぼ０となった後、駆動制御回路４は、第１実施例の変形例と同様にトランジスタＭ２のゲートソース間にしきい値電圧以上の制御電圧を印加する（（６）の時点）。すると、寄生ダイオードＤ１の逆回復電流が急激に変動するが、ダイオードＤ３の順方向電流はインダクタＬ１に生じる誘導起電力に応じてその電流変動が妨げられる。
【００７２】
この場合、前述実施例で説明したように、インダクタＬ１およびダイオードＤ３に電流が流れ続けているときには、ダイオードＤ１に逆回復電流が流れる。その後、ダイオードＤ１のリカバリー前半期間の終了タイミングから、ダイオードＤ１の順方向電流が急激に減少（Ｉ１が急激に増加）する（リカバリー後半期間）。すると、ダイオードＤ３の順方向電流が急激に増加（Ｉ２が急激に減少）し、インダクタＬ１の誘導起電力が−Ｌｄｉ／ｄｔの特性に応じて急激に変動する。
【００７３】
コンパレータ４ｄは、この誘導起電圧を所定の基準電圧Ｖｒｅｆと比較し、基準電圧Ｖｒｅｆ以上となるとＮＡＮＤゲート４ｅにオフ指示信号を与える。ＮＡＮＤゲート４ｅは、マイコン４ａのドライブ回路４ｃに対する制御信号がオン制御信号であることを条件としてドライブ回路４ｂにオフ制御信号を出力する。ドライブ回路４ｂは、オフ制御信号が与えられるとトランジスタＭ１のゲートソース間にオフ制御電圧（０Ｖ）を印加する（図１６（ａ）の（２）区間と（３）区間の境界タイミング）。この構成により、駆動制御回路４は、しきい値電圧Ｖｔｈ以上の電圧を印加した後、所定のタイミングで確実にオフさせることができる。
【００７４】
本実施例では、駆動制御回路４は、しきい値電圧Ｖｔｈ以上の電圧を印加した後、所定のタイミングでオフ制御電圧（０Ｖ）を印加しているため、しきい値電圧Ｖｔｈ以上の電圧がトランジスタＭ１のゲートソース間に与え続けられることがなくなり信頼性の向上に繋がる。
【００７５】
また、インダクタＬ１の誘導起電圧を検出することでダイオードＤ３の通電電流の上昇値が大となったことを判定し、この判定タイミング以降の所定のタイミングでオフしているため、インダクタＬ１の誘導起電圧の信号変化に合わせてトランジスタＭ１のゲートソース間電圧を０Ｖにできる。
【００７６】
また、マイコン４ａがドライブ回路４ｃに与える制御信号がオン制御信号であることを条件としてコンパレータ４ｄの出力を有効としてドライブ回路４ｂにオフ制御信号を与え、これにより、ドライブ回路４ｂがオフ制御電圧をトランジスタＭ１のゲートソース間に印加するようになっている。マイコン４ａが、ドライブ回路４ｃに対してオフ制御信号を出力している間、すなわち、トランジスタＭ２のゲートソース間にオフ制御電圧が印加されている間はこの制御を実現する必要はないため、このような期間においてドライブ回路４ｂにインダクタＬ１の誘導起電圧に応じたオフ制御信号を与えてしまうという不具合を防止できる。これにより誤動作を防止でき、信頼性を向上できる。
【００７７】
（第２実施例の変形例）
図１７は、本発明の第２実施例の変形例を図１５に代わる例として示している。この図１７に示すように、コンパレータ４ｄの出力は直接ドライブ回路４ｂに与えられている。すなわち、前述実施例と比較するとＮＡＮＤゲート４ｅを設けていない。ドライブ回路４ｂは、ドライブ回路４ｃに対するマイコン４ａの制御信号を利用することなく、トランジスタＭ１の制御信号を生成している。ドライブ回路４ｂは、コンパレータ４ｄからオフ指示信号（「Ｌ」）が与えられると、トランジスタＭ１のゲートソース間にオフ制御電圧（０Ｖ）を印加する。これにより、第２実施例の制御を実現することができる。また、素早い応答性能を実現できる。
【００７８】
第２実施例の場合、ＮＡＮＤゲート４ｅ、マイコン４ａ、コンパレータ４ｄ、ドライブ回路４ｂの間に動作電圧のレベルシフト回路を必要とすることがあるが、本実施形態の場合、このようなレベルシフト回路を必要とすることなく、より簡素な構成で実現できる。
【００７９】
（第２実施例の実装形態）
図１８（ａ）〜図１８（ｃ）は、本発明の第２実施例およびその変形例の実装形態を示している。これらの図１８（ａ）〜図１８（ｃ）に示すように、リード端子１３および１２間に他のリード端子２５が設けられパッケージ１０に挿通されている。リード端子１３は、前述実施形態ではソースリード（Ｓ）として構成されていたが、本実施例では、電位センスリード（Ｓｅ）として構成されている。代わりに、リード端子２５がソースリード（Ｓ）として構成されている。
【００８０】
リード端子１３は、ダイオードＤ３およびインダクタＬ１の共通接続ノードの電位センスリード（Ｓｅ）となっておりコンパレータ４ｄの反転入力端子に接続される端子である。また、リード端子１３の一部分１３ａは、リード端子２５との間でボンディングワイヤ１９ａにより結線され、リード端子２５は、ソース電極１６との間でボンディングワイヤ１９ｂにより結線されている。
【００８１】
なお、リード端子１３の一部分１３ａの電位を取得するように結線された実装例を示しているが、他部分１３ｂ（インダクタＬ１とダイオードＤ３の共通接続ノード）から電圧を取得するようにボンディングワイヤで結線しても良いし、一部分１３ａおよび他部分１３ｂの中間部分（中間ノード）から電圧を取得するように結線しても良い。本実装例を適用すれば、リード端子２５をコンパレータ４ｄの反転入力端子に電気的接続して構成することで、インダクタＬ１の誘導起電圧を取得して所定のしきい値電圧Ｖｒｅｆと比較して判定することができ、第２実施例の制御形態を実現できる。
【００８２】
（他の実施例）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
ゲート電圧印加前のダイオードＤ１のＶｆがダイオードＤ３のＶｆよりも低い特性のダイオードを適用した実施形態を示したが、ダイオードＤ３のＶｆがダイオードＤ１のＶｆよりも低い特性のダイオードを適用しても良い。
【００８３】
インダクタＬ１としてボンディングワイヤを適用したが、誘導性を有するインダクタンス成分が適用できれば、その他、例えば半導体構造内にインダクタンス成分を構成して適用しても良い。
【００８４】
素子としてＭＯＳトランジスタを適用したがこの形態は限られない。本願発明では、例えば、その他のｎ型、ｐ型のＭＯＳＦＥＴやＲＣ-ＩＧＢＴなどの寄生ダイオードがある素子を適用でき、ダイオードとしてはゲート制御型のダイオード(MOS Control Diode)などを適用しても良い。また、素子のゲートについては、トレンチゲート型、プレーナゲート型の何れに適用しても良い。
【００８５】
図１０に示す第１の実施例の変形例においては、一方のスイッチング素子Ｍ１のゲート（制御端子）に与える第２オン制御電圧と、他方のスイッチング素子Ｍ２のゲート（制御端子）に与える第１オン制御電圧とについて同一の電圧を印加する実施形態を示しているが、これに限定されるものではなく、第２オン制御電圧値と第１オン制御電圧値とは互いに異なる制御電圧値であっても良い。また、スイッチング素子Ｍ１、Ｍ２は、そのしきい値電圧Ｖｔｈが互いに異なる電圧となる素子を適用しても良い。
ダイオードＤ３はＰＮ接合ダイオードを用いたが、ショットキーバリアダイオードを用いても良い。
【符号の説明】
【００８６】
図面中、１は駆動制御装置、２はハーフブリッジ回路、３は誘導性負荷、４は駆動制御回路、Ｍ１、Ｍ２はＮチャネル型ＭＯＳＦＥＴ（スイッチング素子）、Ｄ１は寄生ダイオード、Ｄ３はダイオード（他のダイオード）、Ｌ１はインダクタ（インダクタンス成分）を示す。
【特許請求の範囲】
【請求項１】
直流電圧源に直列接続されると共に共通接続ノードに誘導性負荷が接続された一方および他方のスイッチング素子を介して前記誘導性負荷を駆動制御する駆動制御装置において、
前記一方のスイッチング素子に寄生して逆並列接続された寄生ダイオードと、
前記寄生ダイオードに並列接続され互いに直列接続された他のダイオードおよびインダクタンス成分と、
前記一方および他方のスイッチング素子の共通接続ノードに接続された誘導性負荷を駆動制御するときに、前記他方のスイッチング素子の制御端子に当該他方のスイッチング素子がオンとなる第１オン制御電圧が印加される前に０を超える電圧で且つ前記一方のスイッチング素子がオンする第２オン制御電圧以下の弱反転領域で動作する制御電圧を前記一方のスイッチング素子の制御端子に印加する駆動制御回路とを備えたことを特徴とする駆動制御装置。
【請求項２】
前記駆動制御回路は、前記第２オン制御電圧よりも低い制御電圧を一方のスイッチング素子の制御端子に印加するときには、予め定められた第２オン制御電圧にマージン電圧を見込んで０を超える所定範囲で低下させた電圧を印加することを特徴とする請求項１記載の駆動制御装置。
【請求項３】
直流電圧源に直列接続されると共に共通接続ノードに誘導性負荷が接続された一方および他方のスイッチング素子を介して前記誘導性負荷を駆動制御する駆動制御装置において、
前記一方のスイッチング素子に寄生して逆並列接続された寄生ダイオードと、
前記寄生ダイオードに並列接続され互いに直列接続された他のダイオードおよびインダクタンス成分と、
前記一方および他方のスイッチング素子の共通接続ノードに接続された負荷を駆動するときに、前記他方のスイッチング素子の制御端子に第１オン制御電圧を印加する前に前記一方のスイッチング素子の制御端子に当該一方のスイッチング素子がオンとなる第２オン制御電圧以上の制御電圧を印加し所定範囲内のタイミングでオフさせる駆動制御回路とを備えたことを特徴とする駆動制御装置。
【請求項４】
前記インダクタンス成分は、ボンディングワイヤを含んで形成されることを特徴とする請求項１ないし３の何れかに記載の駆動制御装置。
【請求項５】
前記インダクタンス成分は、ボンディングワイヤおよびリード端子を含んで形成されることを特徴とする請求項１ないし４の何れかに記載の駆動制御装置。
【請求項６】
前記駆動制御回路は、前記他方のスイッチング素子に流れる電流が前記誘導性負荷の負荷電流目標値に達するタイミングでしきい値電圧未満に制御することを特徴とする請求項１ないし５の何れかに記載の駆動制御装置。
【請求項７】
前記駆動制御回路は、
前記インダクタンス成分に発生する誘導起電圧を、前記一方のスイッチング素子の制御端子に制御電圧を印加した後にオフ制御電圧を印加するタイミングの制御に使用することを特徴とする請求項１ないし６の何れかに記載の駆動制御装置。
【請求項８】
前記駆動制御回路は、
前記インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定する第１判定回路を備え、
前記一方のスイッチング素子の制御端子に制御電圧を印加した後には、
前記第１判定回路により誘導起電圧が所定のしきい値電圧以上となることを条件として前記一方のスイッチング素子の制御電圧をオフ制御電圧にすることを特徴とする請求項１ないし７の何れかに記載の駆動制御装置。
【請求項９】
前記駆動制御回路は、
前記インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定する第１判定回路と、
前記他方のスイッチング素子の制御端子に与えられる制御電圧がオン制御電圧であるか判定する第２判定回路とを備え、
前記一方のスイッチング素子の制御端子に制御電圧を印加した後には、
前記第１判定回路により誘導起電圧が所定のしきい値電圧以上となると共に、前記第２判定回路により制御電圧がオン制御電圧であることを条件として前記一方のスイッチング素子の制御電圧をオフ制御電圧にすることを特徴とする請求項１ないし８の何れかに記載の駆動制御装置。
【請求項１０】
前記一方のスイッチング素子および前記寄生ダイオード、並びに、前記他のダイオードおよび前記インダクタンス成分を、１つの半導体チップで一体に構成したことを特徴とする請求項１ないし９の何れかに記載の駆動制御装置。
【請求項１１】
前記第１判定回路が、前記インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定するときには、
前記インダクタンス成分の誘導起電圧を前記インダクタンス成分と前記他のダイオードとの間の共通接続ノード、または、前記インダクタンス成分の中間ノードの電圧を取得して前記所定のしきい値電圧以上となるか否か判定することを特徴とする請求項１０記載の駆動制御装置。
【請求項１２】
前記他のダイオードとして、ＰＮ接合ダイオードまたはショットキーバリアダイオードを適用することを特徴とする請求項１ないし１１の何れかに記載の駆動制御装置。
【請求項１３】
前記他のダイオードとして、ゲート制御型のダイオードを適用することを特徴とする請求項１ないし１１の何れかに記載の駆動制御装置。
【請求項１】
直流電圧源に直列接続されると共に共通接続ノードに誘導性負荷が接続された一方および他方のスイッチング素子を介して前記誘導性負荷を駆動制御する駆動制御装置において、
前記一方のスイッチング素子に寄生して逆並列接続された寄生ダイオードと、
前記寄生ダイオードに並列接続され互いに直列接続された他のダイオードおよびインダクタンス成分と、
前記一方および他方のスイッチング素子の共通接続ノードに接続された誘導性負荷を駆動制御するときに、前記他方のスイッチング素子の制御端子に当該他方のスイッチング素子がオンとなる第１オン制御電圧が印加される前に０を超える電圧で且つ前記一方のスイッチング素子がオンする第２オン制御電圧以下の弱反転領域で動作する制御電圧を前記一方のスイッチング素子の制御端子に印加する駆動制御回路とを備えたことを特徴とする駆動制御装置。
【請求項２】
前記駆動制御回路は、前記第２オン制御電圧よりも低い制御電圧を一方のスイッチング素子の制御端子に印加するときには、予め定められた第２オン制御電圧にマージン電圧を見込んで０を超える所定範囲で低下させた電圧を印加することを特徴とする請求項１記載の駆動制御装置。
【請求項３】
直流電圧源に直列接続されると共に共通接続ノードに誘導性負荷が接続された一方および他方のスイッチング素子を介して前記誘導性負荷を駆動制御する駆動制御装置において、
前記一方のスイッチング素子に寄生して逆並列接続された寄生ダイオードと、
前記寄生ダイオードに並列接続され互いに直列接続された他のダイオードおよびインダクタンス成分と、
前記一方および他方のスイッチング素子の共通接続ノードに接続された負荷を駆動するときに、前記他方のスイッチング素子の制御端子に第１オン制御電圧を印加する前に前記一方のスイッチング素子の制御端子に当該一方のスイッチング素子がオンとなる第２オン制御電圧以上の制御電圧を印加し所定範囲内のタイミングでオフさせる駆動制御回路とを備えたことを特徴とする駆動制御装置。
【請求項４】
前記インダクタンス成分は、ボンディングワイヤを含んで形成されることを特徴とする請求項１ないし３の何れかに記載の駆動制御装置。
【請求項５】
前記インダクタンス成分は、ボンディングワイヤおよびリード端子を含んで形成されることを特徴とする請求項１ないし４の何れかに記載の駆動制御装置。
【請求項６】
前記駆動制御回路は、前記他方のスイッチング素子に流れる電流が前記誘導性負荷の負荷電流目標値に達するタイミングでしきい値電圧未満に制御することを特徴とする請求項１ないし５の何れかに記載の駆動制御装置。
【請求項７】
前記駆動制御回路は、
前記インダクタンス成分に発生する誘導起電圧を、前記一方のスイッチング素子の制御端子に制御電圧を印加した後にオフ制御電圧を印加するタイミングの制御に使用することを特徴とする請求項１ないし６の何れかに記載の駆動制御装置。
【請求項８】
前記駆動制御回路は、
前記インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定する第１判定回路を備え、
前記一方のスイッチング素子の制御端子に制御電圧を印加した後には、
前記第１判定回路により誘導起電圧が所定のしきい値電圧以上となることを条件として前記一方のスイッチング素子の制御電圧をオフ制御電圧にすることを特徴とする請求項１ないし７の何れかに記載の駆動制御装置。
【請求項９】
前記駆動制御回路は、
前記インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定する第１判定回路と、
前記他方のスイッチング素子の制御端子に与えられる制御電圧がオン制御電圧であるか判定する第２判定回路とを備え、
前記一方のスイッチング素子の制御端子に制御電圧を印加した後には、
前記第１判定回路により誘導起電圧が所定のしきい値電圧以上となると共に、前記第２判定回路により制御電圧がオン制御電圧であることを条件として前記一方のスイッチング素子の制御電圧をオフ制御電圧にすることを特徴とする請求項１ないし８の何れかに記載の駆動制御装置。
【請求項１０】
前記一方のスイッチング素子および前記寄生ダイオード、並びに、前記他のダイオードおよび前記インダクタンス成分を、１つの半導体チップで一体に構成したことを特徴とする請求項１ないし９の何れかに記載の駆動制御装置。
【請求項１１】
前記第１判定回路が、前記インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定するときには、
前記インダクタンス成分の誘導起電圧を前記インダクタンス成分と前記他のダイオードとの間の共通接続ノード、または、前記インダクタンス成分の中間ノードの電圧を取得して前記所定のしきい値電圧以上となるか否か判定することを特徴とする請求項１０記載の駆動制御装置。
【請求項１２】
前記他のダイオードとして、ＰＮ接合ダイオードまたはショットキーバリアダイオードを適用することを特徴とする請求項１ないし１１の何れかに記載の駆動制御装置。
【請求項１３】
前記他のダイオードとして、ゲート制御型のダイオードを適用することを特徴とする請求項１ないし１１の何れかに記載の駆動制御装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−５００６５（Ｐ２０１２−５００６５Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１１−１２４１９６（Ｐ２０１１−１２４１９６）
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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