駆動回路

【課題】本発明は、ターンオン時及びターンオフ時の過渡時、消費電力のロスを低減でき、且つ出力電流の高周波成分によるＥＭＩノイズの発生を低減することができる駆動回路を提供する。
【解決手段】一方の端子に負荷が接続されたドライバ素子２のオン／オフを制御する駆動回路であって、ドライバ素子２の制御端子に電流を流し込むスイッチ素子４と、ドライバ素子２の制御端子から電流を引き出すスイッチ素子３とを有するスイッチング回路１と、ドライバ素子２の制御端子と他方の端子との間に設けられた容量素子８とを備える。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路に係る発明であって、特に、ドライバ素子をＰＷＭ（Pulse Width Modulation）制御する駆動回路に関するものである。
【背景技術】
【０００２】
負荷（例えば、ソレノイドコイルなど）が接続されたドライブ素子に対してＰＷＭ制御を行うには、駆動回路が、ドライブ素子のオン／オフを高速に切り替える必要がある。しかし、ドライブ素子のオン／オフを行うことで、オンからオフへ、またはオフからオンへの過渡時に消費電力のロスが発生する。そのため、駆動回路は、ドライブ素子のオン／オフの切り替え速度（以下、スイッチング速度ともいう）をより速くすることで、過渡時に発生する消費電力のロスを低減している。但し、ドライブ素子のスイッチング速度をより速くすることで、出力電流の高周波成分によるＥＭＩ（Electro Magnetic Interference）ノイズが発生する問題があった。
【０００３】
これに対して、出力駆動回路の過渡特性に起因して、信号の伝送系に派生し、信号動作の誤動作を招く各種ノイズを低減するための出力駆動回路が特許文献１に開示されている。この特許文献１では、ｐ−ＭＯＳとｎ−ＭＯＳからなるトライステート出力駆動回路において、ｎ−ＭＯＳのゲートとドレイン間に容量素子が設けられている。
【０００４】
また、ターンオン時間及びターンオフ時間を所定時間で略同一とすることにより、ラジオノイズの発生を防止し、且つターンオフ時のスイッチング損失の増大を防止する駆動回路が特許文献２に開示されている。この特許文献２では、スイッチング素子としてｎチャネルＭＯＳが用いられ、当該ｎチャネルＭＯＳのゲート−ドレイン間にスイッチング時間延長用のコンデンサが接続されている。
【０００５】
また、オンする時にソフトで且つすばやくオンすることができ、オフする時にもソフトで且つオフするまでの遅延時間を短くすることができる電界効果型トランジスタの駆動回路が特許文献３に開示されている。この特許文献３では、電界効果型トランジスタのゲートとドレインの間に電界効果型トランジスタのオン，オフ動作時における緩衛用コンデンサが接続され、当該緩衛用コンデンサがミラー効果によるミラー容量を見かけ上増す働きを有している。
【０００６】
さらに、電圧駆動型半導体スイッチング素子のターンオン時に生じるノイズを抑制しながら、ターンオンの遅れや損失を低減し得ると共に、負荷短絡状態でのターンオン時の保護も容易なドライブ回路が特許文献４に開示されている。この特許文献４では、駆動対象の電圧駆動型半導体スイッチング素子に電流を流し込む手段が、電圧駆動型半導体スイッチング素子の制御端子にドレインが接続された電圧駆動型トランジスタを持ち、該電圧駆動型トランジスタのゲート−ドレイン間にコンデンサが接続されている。
【０００７】
【特許文献１】特開昭６０−１４１０１５号公報
【特許文献２】特開平７−２４０６７６号公報
【特許文献３】特開昭６１−２３７５１３号公報
【特許文献４】特開２００１−９４４０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１及び特許文献２は、ドライブ素子の出力電圧のスイッチング速度を鈍らせることで、発生する電圧ノイズを低減することを目的としている。そのため、特許文献１及び特許文献２では、本発明の解決課題である、出力電流の高周波成分によるＥＭＩノイズの発生を低減することはできない。また、特許文献３は、ドライブ素子であるパワーＭＯＳのスイッチングをスムーズにすることを目的としている。そのため、特許文献３も、本発明の解決課題である、出力電流の高周波成分によるＥＭＩノイズの発生を低減することはできない。
【０００９】
さらに、特許文献４は、ドライブ素子であるＩＧＢＴのターンオン時に生じるノイズを抑制することを目的としている。そのため、特許文献４では、本発明の解決課題である、ターンオン時及びターンオフ時の過渡時での、出力電流の高周波成分によるＥＭＩノイズの発生を低減することはできない。
【００１０】
そこで、本発明は、ターンオン時及びターンオフ時の過渡時、消費電力のロスを低減でき、且つ出力電流の高周波成分によるＥＭＩノイズの発生を低減することができる駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る解決手段は、一方の端子に負荷が接続されたドライバ素子のオン／オフを制御する駆動回路であって、ドライバ素子の制御端子に電流を流し込む供給部と、ドライバ素子の制御端子から電流を引き出す引出部とを有するスイッチング回路と、ドライバ素子の制御端子と他方の端子との間に設けられた容量素子とを備える。
【発明の効果】
【００１２】
本発明に記載の駆動回路は、ドライバ素子の制御端子と他方の端子との間に容量素子を備えるので、ターンオン時及びターンオフ時の過渡時、消費電力のロスを低減でき、且つ出力電流の高周波成分によるＥＭＩノイズの発生を低減することができる効果がある。
【発明を実施するための最良の形態】
【００１３】
（実施の形態１）
図５に、ＰＷＭ制御を行う、この発明の前提としての駆動回路の回路図を示す。図５に示す駆動回路は、ｎチャネルＭＯＳＦＥＴのドライバ素子２のゲート端子に接続され、ドライバ素子２のオン／オフを制御している。ここで、駆動回路は、スイッチング回路１を有し、このスイッチング回路１には、ドライバ素子２のゲート端子から電流Ｉ＿Ｇを引き出すｎチャネルＭＯＳＦＥＴのスイッチ素子３と、ドライバ素子２のゲート端子に電流Ｉ＿Ｇを流し込むｐチャネルＭＯＳＦＥＴのスイッチ素子４とが設けられている。そして、スイッチ素子３のゲート端子とスイッチ素子４のゲート端子とが接続され、スイッチ素子３のドレイン端子とスイッチ素子４のソース端子とが接続されている。
【００１４】
スイッチ素子３及びスイッチ素子４のゲート端子は入力端子５と接続され、スイッチ素子３のドレイン端子とスイッチ素子４のソース端子とはドライバ素子２のゲート端子と接続されている。また、スイッチ素子４のドレイン端子は、電源ＶＤＤと接続している。
【００１５】
上記のように接続したスイッチ素子３及びスイッチ素子４を制御することで、ドライバ素子２のオン／オフを切り替えている。ドライバ素子２のスイッチング速度は、スイッチ素子３がドライバ素子２のゲート端子から引き出す電流Ｉ１と、スイッチ素子４がドライバ素子２のゲート端子に流し込む電流Ｉ２との大小関係で決定される。
【００１６】
図５では、ドライバ素子２のドレイン端子に、コイル負荷としてソレノイドコイル６が接続されている。また、ソレノイドコイル６は、ドライバ素子２のドレイン端子と接続した逆の端子に電源Ｖｓが接続されている。このソレノイドコイル６は、ドライバ素子２が高周波でオン／オフの切り替えを行うＰＷＭ制御しているので、仮想的に定電流源として振る舞うことになる。さらに、ドライバ素子２のドレイン端子には、クランプ素子７が接続されている。このクランプ素子７は、正方向に対して低インピーダンス、負方向に対して高インピーダンスとなる特徴を有するダイオードである。
【００１７】
このような構成において、図５に示すドライバ素子２の出力電圧Ｖ＿Ｑと出力電流Ｉ＿Ｄとの関係は、図６及び図７に示すような関係となる。図６及び図７には、出力電圧Ｖ＿Ｑが大きくなると急激に出力電流Ｉ＿Ｄが大きくなり、所定の電流値まで達すると出力電圧Ｖ＿Ｑが大きくなっても変化しない関係が示されている。
【００１８】
また、図６には、ドライバ素子２がオフからオンに切り替わるターンオフ時の出力電圧Ｖ＿Ｑ及び出力電流Ｉ＿Ｄの変化が破線の矢印（負荷線）で示されている。つまり、図６に示す破線の矢印は、ドライバ素子２がオフ状態の出力電圧Ｖ＿Ｑ及び出力電流Ｉ＿Ｄから、まず出力電流Ｉ＿Ｄのみが増加し、所定の電流値に達すると出力電圧Ｖ＿Ｑのみが減少し、オン状態の出力電圧Ｖ＿Ｑ及び出力電流Ｉ＿Ｄに至る。なお、オフ状態の出力電圧Ｖ＿Ｑ及び出力電流Ｉ＿Ｄは、出力電圧Ｖ＿Ｑが所定の電圧値を有し、出力電流Ｉ＿Ｄがゼロである。オン状態の出力電圧Ｖ＿Ｑ及び出力電流Ｉ＿Ｄは、出力電流Ｉ＿Ｄが所定の電流値を有し、出力電圧Ｖ＿Ｑが、所定の電流値を維持できる最小の電圧値（以下、最小電圧値ともいう）である。
【００１９】
一方、図７には、ドライバ素子２がオンからオフに切り替わるターンオン時の出力電圧Ｖ＿Ｑ及び出力電流Ｉ＿Ｄの変化が破線の矢印（負荷線）で示されている。つまり、図７に示す破線の矢印は、ドライバ素子２がオン状態の出力電圧Ｖ＿Ｑ及び出力電流Ｉ＿Ｄから、まず出力電圧Ｖ＿Ｑのみが増加し、所定の電圧値に達すると出力電流Ｉ＿Ｄのみが減少し、オフ状態の出力電圧Ｖ＿Ｑ及び出力電流Ｉ＿Ｄに至る。
【００２０】
図６及び図７において、出力電圧Ｖ＿Ｑが所定の電圧値から最小電圧値まで、または最小電圧値から所定の電圧値まで変化する時間を切り替え時間Ｖｔと呼ぶ。また、図６及び図７において、出力電流Ｉ＿Ｄがゼロから所定の電流値まで、または所定の電流値からゼロまで変化する時間を切り替え時間Ｉｔと呼ぶ。以下に、切り替え時間Ｖｔ及びＩｔを示す。
【００２１】
Ｖｔ≒Ｃｇｑ×（Ｖ＿ＱＨ−Ｖ＿ＱＬ）／Ｉ＿Ｇ・・・（１）
Ｉｔ≒（Ｃｇｓ＋Ｃｇｑ）×（Ｉ＿ＤＨ−Ｉ＿ＤＬ）／（β×Ｉ＿Ｇ）・・・（２）
【００２２】
ここで、（Ｖ＿ＱＨ−Ｖ＿ＱＬ）は出力電圧Ｖ＿Ｑの範囲を示し、（Ｉ＿ＤＨ−Ｉ＿ＤＬ）は出力電流Ｉ＿Ｄの範囲を示す。また、Ｉ＿Ｇは、ドライバ素子２のゲート端子に流し込むまたは引き出す電流であり、Ｉ１またはＩ２である。Ｃｇｑは、ドライバ素子２のゲート端子とドレイン端子との間の容量であり、Ｃｇｓは、ドライバ素子２のゲート端子とソース端子との間の容量である。さらに、βは、ドライバ素子２の素子特性である。
【００２３】
次に、図８（ａ）に、スイッチング回路１の入力端子５に供給される電圧ＩＮの波形を示す。図８（ｂ）に、ドライバ素子２のゲート端子に供給される電圧Ｖ＿Ｇの波形を示す。図８（ｃ）に、ドライバ素子２の出力電圧Ｖ＿Ｑの波形を示す。図８（ｄ）に、ドライバ素子２の出力電流Ｉ＿Ｄの波形を示す。図８（ｅ）に、ドライバ素子２の出力電力Ｐｄを示す。図８（ａ）から図８（ｅ）までの波形のうち実線は、ドライバ素子２のスイッチング速度が高速の場合を示し、破線は低速の場合を示す。なお、スイッチング速度が高速の場合と低速の場合とで波形が比較しやすいように、図８（ｃ）に示す出力電圧Ｖ＿Ｑの立ち上がり時点Ａと立ち下がった時点Ｂで、実線と破線とが一致するようなタイミングで駆動している。図８（ａ）に示す電圧ＩＮの波形で、実線と破線とが一致していないのはそのためである。
【００２４】
また、図８（ａ）〜図８（ｅ）の波形は、オン状態のドライバ素子２をオフ状態にし、その後再びオン状態に切り替えるパターンを示している。ここで、ドライバ素子２をオン状態からオフ状態に切り替える過渡時、出力電圧Ｖ＿Ｑの実線と破線とを比較すると、実線の方が速く立ち上がり、出力電流Ｉ＿Ｄの実線と破線とを比較すると、実線の方が速く立ち下がっている。つまり、切り替え時間Ｖｔ及び切り替え時間Ｉｔは、実線の方が短い。
【００２５】
同様に、ドライバ素子２をオフ状態からオン状態に切り替える過渡時、出力電圧Ｖ＿Ｑの実線と破線とを比較すると、実線の方が速く立ち下がり、出力電流Ｉ＿Ｄの実線と破線とを比較すると、実線の方が速く立ち上がっている。つまり、切り替え時間Ｖｔ及び切り替え時間Ｉｔは、実線の方が短い。
【００２６】
そのため、ドライバ素子２をオン状態からオフ状態またはオフ状態からオン状態に切り替える過渡時、消費電力のロスは、スイッチング速度が高速の場合（実線）の方が低速の場合（破線）より小さくなる。しかし、ドライバ素子２をオン状態からオフ状態またはオフ状態からオン状態に切り替える過渡時、図８（ｅ）に示すように、出力電力Ｐｄは、スイッチング速度が高速の場合（実線）の方が低速の場合（破線）に比べ短い期間に存在することになる。そのため、スイッチング速度が高速の場合（実線）の方が低速の場合（破線）に比べ、ドライバ素子２から発生する高周波成分のノイズが大きくなる。
【００２７】
なお、ドライバ素子２のスイッチング速度を高速にするには、電流Ｉ１及び電流Ｉ２を大きくする。逆に、ドライバ素子２のスイッチング速度を低速にするには、電流Ｉ１及び電流Ｉ２を小さくする。
【００２８】
上記のように、この発明の前提としての駆動回路では、ドライブ素子２のオン／オフを高速に切り替えると、過渡時に発生する消費電力のロスは低減するが、出力電流Ｉ＿Ｄの高周波成分によるＥＭＩノイズが大きくなる問題があった。そこで、本実施の形態では、図１に示す駆動回路を用いて、ターンオン時及びターンオフ時の過渡時、消費電力のロスを低減でき、且つ出力電流の高周波成分によるＥＭＩノイズの発生を低減する。
【００２９】
図１に、本実施の形態に係る駆動回路の回路図を示す。図１において、図５と同じ部分には同一の符号を付している。駆動回路は、ｎチャネルＭＯＳＦＥＴのドライバ素子２のゲート端子に接続し、ドライバ素子２のオン／オフを制御している。ここで、駆動回路には、ドライバ素子２のゲート端子から電流Ｉ＿Ｇを引き出すｎチャネルＭＯＳＦＥＴのスイッチ素子３と、ドライバ素子２のゲート端子に電流Ｉ＿Ｇを流し込むｐチャネルＭＯＳＦＥＴのスイッチ素子４とを有するスイッチング回路１と、ｎチャネルＭＯＳＦＥＴのゲート容量を用いた容量素子８とが設けられている。なお、ドライバ素子２は、ｎチャネルＭＯＳＦＥＴに限定されず、ｐチャネルＭＯＳＦＥＴやＩＧＢＴ等であっても良い。
【００３０】
容量素子８のゲート端子がドライバ素子２のゲート端子に、容量素子８のドレイン端子及びソース端子がドライバ素子２のソース端子（負荷であるソレノイドコイル６が接続されていない端子）にそれぞれ接続されている。図１に示す駆動回路を用いてドライブ素子２を駆動した場合の各波形を図２（ａ）から図２（ｅ）に示す。
【００３１】
図２（ａ）に、スイッチング回路１の入力端子５に供給される電圧ＩＮの波形を示す。図２（ｂ）に、ドライバ素子２のゲート端子に供給される電圧Ｖ＿Ｇの波形を示す。図２（ｃ）に、ドライバ素子２の出力電圧Ｖ＿Ｑの波形を示す。図２（ｄ）に、ドライバ素子２の出力電流Ｉ＿Ｄの波形を示す。図２（ｅ）に、ドライバ素子２の出力電圧Ｐｄの波形を示す。図２（ａ）から図２（ｅ）までの波形のうち実線は、ドライバ素子２のスイッチング速度が高速の場合を示し、破線は低速の場合を示す。なお、スイッチング速度が高速の場合と低速の場合とで波形が比較しやすいように、図２（ｃ）に示す出力電圧Ｖ＿Ｑの立ち上がり時点Ａと立ち下がった時点Ｂで、実線と破線とが一致するようなタイミングで駆動している。
【００３２】
次に、ドライバ素子２のＥＭＩノイズを低減するには、ＥＭＩノイズの要因である出力電流Ｉ＿Ｄの高周波成分を下げる必要がある。そのためには、図２（ｄ）に示すように出力電流Ｉ＿Ｄの切り替え時間Ｉｔを長くする必要がある。
【００３３】
また、ドライバ素子２の消費電力を低減するには、出力電流Ｉ＿Ｄの切り替え時間Ｉｔを長くした分、図２（ｄ）に示すように出力電圧Ｖ＿Ｑの切り替え時間Ｖｔを短くする必要がある。
【００３４】
出力電流Ｉ＿Ｄの切り替え時間Ｉｔを長くするには、式（２）に示すように、容量素子８を付加してドライバ素子２のゲート端子とソース端子との間の容量Ｃｇｓを大きくすることで可能である。一方、出力電圧Ｖ＿Ｑの切り替え時間Ｖｔを短くするには、式（１）に示すように、ドライバ素子２のゲート端子に流し込むまたは引き出す電流Ｉ＿Ｇ、つまりＩ１またはＩ２を大きくすることにより可能である。なお、電流Ｉ＿Ｇを大きくすると、式（２）より出力電流Ｉ＿Ｄの切り替え時間Ｉｔが短くなるが、容量素子８を付加したことで容量Ｃｇｓが大きくなるのを考慮すると、トータル的に出力電流Ｉ＿Ｄの切り替え時間Ｉｔは長くなる。
【００３５】
容量Ｃｇｓを増加させる素子は、出力電流Ｉ＿Ｄの切り替え時間Ｉｔに影響を与えるため、ドライバ素子２がオフからオンまでの遅延時間（以下、オン遅延時間ともいう）やドライバ素子２がオンからオフまでの遅延時間（以下、オフ遅延時間ともいう）にも影響を与える。
【００３６】
そのため、本実施の形態では、容量Ｃｇｓを増加させる容量素子８をドライバ素子２と同じ構成のｎチャネルＭＯＳＦＥＴとすることで、ドライバ素子２のオフ時には、容量素子８の容量（容量素子８のゲート端子とソース端子との間の容量及び容量素子８のゲート端子とドレイン端子との間の容量）を小さくすることができる。そのため、本実施の形態では、オン遅延時間の増加を防止している。
【００３７】
一方、オフ遅延時間は、ドライバ素子２のゲート端子に供給される電圧Ｖ＿Ｇに電圧リミットを設けることで、遅延時間の増加を防いでいる。
【００３８】
以上のように、本実施の形態に係る駆動回路は、ドライバ素子２のゲート端子とソース端との間に容量素子８を設けることで、単純な回路構成であるがドライバ素子２の消費電力のロスを低減し、且つ高周波成分のＥＭＩノイズを低減することができる。
【００３９】
なお、ドライバ素子２において消費電力のロスが生じる期間は、出力電流Ｉ＿Ｄの切り替え時間Ｉｔと出力電圧Ｖ＿Ｑの切り替え時間Ｖｔを合わせた時間である。しかし、ドライバ素子２において高周波成分のＥＭＩノイズが発生する期間は、出力電流Ｉ＿Ｄの切り替え時間Ｉｔのみである。そのため、出力電流Ｉ＿Ｄの切り替え時間Ｉｔを長くすることで、高周波成分のＥＭＩノイズを低減する。一方で、出力電流Ｉ＿Ｄの切り替え時間Ｉｔを長くした分、出力電圧Ｖ＿Ｑの切り替え時間Ｖｔを短くして消費電力のロスが増加するのを防止している。
【００４０】
（実施の形態２）
図３に、本実施の形態に係る駆動回路の回路図を示す。図３において、図５と同じ部分には同一の符号を付している。駆動回路は、ｎチャネルＭＯＳＦＥＴのドライバ素子２のゲート端子に接続し、ドライバ素子２のオン／オフを制御している。ここで、駆動回路には、ドライバ素子２のゲート端子から電流Ｉ＿Ｇを引き出すｎチャネルＭＯＳＦＥＴのスイッチ素子３と、ドライバ素子２のゲート端子に電流Ｉ＿Ｇを流し込むｐチャネルＭＯＳＦＥＴのスイッチ素子４とを有するスイッチング回路１と、ｎチャネルＭＯＳＦＥＴで構成された増幅素子９とが設けられている。なお、ドライバ素子２は、ｎチャネルＭＯＳＦＥＴに限定されず、ｐチャネルＭＯＳＦＥＴやＩＧＢＴ等であっても良い。
【００４１】
増幅素子９は、ゲート端子がドライバ素子２のゲート端子に、ドレイン端子が抵抗ＲＬを介してドライバ素子２のドレイン端子（負荷であるソレノイドコイル６が接続されている端子）に、ソース端子がドライバ素子２のソース端子（負荷であるソレノイドコイル６が接続されていない端子）にそれぞれ接続されている。図３に示す駆動回路を用いてドライブ素子２を駆動した場合の各波形を図４（ａ）から図４（ｆ）に示す。
【００４２】
図４（ａ）に、スイッチング回路１の入力端子５に供給される電圧ＩＮの波形を示す。図４（ｂ）に、ドライバ素子２のゲート端子に供給される電圧Ｖ＿Ｇの波形を示す。図４（ｃ）に、増幅素子９のドレイン電圧Ｖ＿ａの波形を示す。図４（ｄ）に、ドライバ素子２の出力電圧Ｖ＿Ｑの波形を示す。図４（ｅ）に、ドライバ素子２の出力電流Ｉ＿Ｄの波形を示す。図４（ｆ）に、ドライバ素子２の出力電力Ｐｄの波形を示す。
【００４３】
本実施の形態でも、ドライバ素子２のＥＭＩノイズを低減するために、出力電流Ｉ＿Ｄの切り替え時間Ｉｔを長くして、ＥＭＩノイズの要因である出力電流Ｉ＿Ｄの高周波成分を低減している。但し、本実施の形態では、実施の形態１と異なり容量素子８を設ける代わりに増幅素子９を設けている。容量素子８も増幅素子９もｎチャネルＭＯＳＦＥＴで構成されているが、増幅素子９は、ゲインによるゲート−ドレイン間のミラー容量を利用することができるので、容量素子８と同じ容量を得るのに必要な面積を小さくすることができる。
【００４４】
次に、出力電圧Ｖ＿Ｑの切り替え時間Ｖｔの間、図４（ｂ）に示すようにドライバ素子２に供給される電圧Ｖ＿Ｇは変化することはない。ここで、増幅素子９は、ドライバ素子２と同じｎチャネルＭＯＳＦＥＴで構成されているので、出力電圧Ｖ＿Ｑの切り替え時間Ｖｔの間にオン状態である。そのため、当該期間、増幅素子９のドレイン電圧Ｖ＿ａはＬｏｗレベルのまま変化しないことになる。
【００４５】
次に、出力電流Ｉ＿Ｄの切り替え時間Ｉｔの間は、図４（ｅ）に示すように出力電流Ｉ＿Ｄが変化するので、増幅素子９のドレイン電圧Ｖ＿ａも変化する（図４（ｃ））。このとき、増幅素子９は、抵抗ＲＬを負荷として反転増幅動作を行うため、増幅素子９のゲート−ドレイン間容量に電流Ｉ＿Ｇの一部が流れる。この電流は、反転増幅のミラー効果によるミラー容量に流れるため、見かけ上大きな容量がドライバ素子２のゲート−ソース間に接続されていることと等価となる。よって、増幅素子９は、容量素子８に比べて占有面積を小さくしても実施の形態１と同様の効果が得られる。
【００４６】
以上のように、本実施の形態に係る駆動回路は、増幅素子９を備えるので、出力電流Ｉ＿Ｄの切り替え時間Ｉｔを、容量素子８を設けた場合と同じ程度の長さにするのであれば、増幅素子９の占有面積を容量素子８の占有面積より小さくすることができ、駆動回路の小型化が可能となる効果がある。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態１に係る駆動回路の回路図である。
【図２】本発明の実施の形態１に係る駆動回路の動作の波形図である。
【図３】本発明の実施の形態２に係る駆動回路の回路図である。
【図４】本発明の実施の形態２に係る駆動回路の動作の波形図である。
【図５】この発明の前提としての駆動回路の回路図である。
【図６】出力電流Ｉ＿Ｄと出力電圧Ｖ＿Ｑとの関係を示す図である。
【図７】出力電流Ｉ＿Ｄと出力電圧Ｖ＿Ｑとの関係を示す図である。
【図８】この発明の前提としての駆動回路の動作の波形図である。
【符号の説明】
【００４８】
１スイッチ回路、２ドライバ素子、３，４スイッチ素子、５入力端子、６ソレノイドコイル、７クランプ素子、８容量素子、９増幅素子。

【特許請求の範囲】
【請求項１】
一方の端子に負荷が接続されたドライバ素子のオン／オフを制御する駆動回路であって、
前記ドライバ素子の制御端子に電流を流し込む供給部と、前記ドライバ素子の前記制御端子から電流を引き出す引出部とを有するスイッチング回路と、
前記ドライバ素子の前記制御端子と他方の端子との間に設けられた容量素子とを備える駆動回路。
【請求項２】
請求項１に記載の駆動回路であって、
前記容量素子は、トランジスタのゲート容量を用いることを特徴とする駆動回路。
【請求項３】
一方の端子に負荷が接続されたドライバ素子のオン／オフを制御する駆動回路であって、
前記ドライバ素子の制御端子に電流を流し込む供給部と、前記ドライバ素子の前記制御端子から電流を引き出す引出部と有するスイッチング回路と、
ゲート端子が前記ドライバ素子の前記制御端子と、ソース端子が前記ドライバ素子の他方の端子と、ドレイン端子が抵抗を介して前記ドライバ素子の前記一方の端子とそれぞれ接続された増幅素子とを備える駆動回路。

【図１】