ADPLL回路、半導体装置及び携帯情報機器
【課題】ADPLL環境下またはADPLL環境に近い環境下において、ABSの精度向上手段を提供し、ABSの処理時間短縮を実現する。
【解決手段】ABS103中のデジタル周波数比較器103−1に、DPFD102の出力するDPE信号の初期位相差を格納するDFFを用意する。ABS動作開始直後に、DPFD102が出力するDPE信号はDPFD102の内部回路の初期位相差を表すものであるとしてDFFに記録する。以後デジタル周波数比較器103−1は入力されるDPE信号からDFFに記録された初期位相誤差を引いたものでABSを行い、高速かつ安定したABS動作の実現を図る。
【解決手段】ABS103中のデジタル周波数比較器103−1に、DPFD102の出力するDPE信号の初期位相差を格納するDFFを用意する。ABS動作開始直後に、DPFD102が出力するDPE信号はDPFD102の内部回路の初期位相差を表すものであるとしてDFFに記録する。以後デジタル周波数比較器103−1は入力されるDPE信号からDFFに記録された初期位相誤差を引いたものでABSを行い、高速かつ安定したABS動作の実現を図る。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は無線送受信器などに主に用いられるABS(オートバンドセレクト)の回路構成、特にPLL(フェイズロックループ)の構成に関する。
【背景技術】
【0002】
ABS機能は、近年の無線送受信器を構成する上で不可欠な技術要素である。無線送受信器を用いる携帯電話機などは800MHz、900MHz、2GHzといったトライバンド、デュアルバンド対応が一般的になっているためである。
【0003】
このABS機能の処理時間短縮は、PLLのフェイズロックの高速化とほぼ同義である。従って、PLLのフェイズロックの高速化を図ることが重要となる。
【0004】
特開2005−109618号公報(特許文献1)記載の発明では、オープンループ方式によるPLLに対して二分探査方式を採用することで、VCOに入力されるバンド切り替え制御信号の本数に応じた回数の位相判定を行うことで、最終選択バンドを決定する方法が開示されている。
【0005】
また、ABSの精度と処理時間はトレードオフの関係にあるため、ABSの処理時間短縮には高精度のABSが必要になる。この高精度ABSを実現するために近年ではDPFD(デジタル位相比較器)を用いる手法が一般化しつつある。
【0006】
さらに、全ての回路構成をデジタル化したADPLL(オールデジタルフェイズロックループ)を用いることでPLLの精度を上げるとともに一般的な半導体製造プロセスで無線送受信器を構成することも視野に入れられている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2005−109618号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかし特許文献1記載の発明は、従来のアナログPLLに関する発明であり、ADPLLに適用することはできない。
【0009】
またDPFDには、素子遅延に起因する入力位相差の初期値(アナログ量)が不可避的に存在する。この値が大きいとABSの初期値が取り込まれず、機能不具合の原因になる。
【0010】
さらにDPFDの出力デジタルデータの初期値に関する問題も存在する。DPFDの出力はデジタルデータであるのでデータ上は入力位相差を完全に「0」にすることが可能である。そしてDPFDを用いたABSでは、このDPFDの出力を用いて位相の変化を読み出す。この入力位相差が蓄積されると、DPFDに対して飽和処理を行う際に不具合となることも考えられる。
【0011】
本発明の目的は、ADPLL環境下またはADPLL環境に近い環境下において、ABSの精度向上手段を提供し、ABSの処理時間短縮を実現することを目的とする。
【0012】
また、入力位相差を蓄積することなくABS処理を行う手段を提供することでサチュレーション(飽和)の発生を防ぐ手段を提供する。
【0013】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0014】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【0015】
本発明の代表的な実施の形態に関わるADPLL回路は、デジタル制御発振器と、デジタル制御発振器の出力を分周した分周信号と参照信号の位相誤差を検出するデジタル位相比較器と、自動周波数選択を行うためのABS回路と、を含み、このABS回路中にはデジタル位相比較器の出力から分周信号と参照信号の位相誤差のずれ方向を検出するデジタル周波数比較器を含み、このデジタル周波数比較器はデジタル位相比較器のABS動作開始初期の分周信号と参照信号の位相誤差のずれ量を記憶する第1D―フリップフロップを含むことを特徴とする。
【0016】
このADPLL回路において、デジタル周波数比較器は入力されるデジタル位相比較器の出力から第1D―フリップフロップに記憶された位相誤差のずれ量を減算する減算器を有することを特徴としても良い。
【0017】
このADPLL回路において、デジタル周波数比較器はデジタル位相比較器の出力から第1D―フリップフロップに記憶された位相誤差のずれ量を減算した値の符号を用いて位相誤差のずれ方向を検出することを特徴としても良い。
【0018】
このADPLL回路において、ABS回路中に更に二分探査器を含み、二分探査器からは2以上の信号線から構成されるバンド信号が出力され、位相誤差のずれ方向を二分探査器に入力することでバンド信号のいずれか1本の信号線の値を確定することを特徴としても良い。
【0019】
このADPLL回路において、更にデジタルローパスフィルタを含み、バンド信号と前記デジタルローパスフィルタを介してデジタル位相比較器の出力がデジタル制御発振器に入力されることを特徴としても良い。
【0020】
このADPLL回路において、更にアナログ位相比較器と、セレクタ回路を有し、このセレクタ回路によって、デジタル位相比較器の出力とアナログ位相比較器の出力のいずれを前記二分探査器に入力するかを選択することを特徴としても良い。
【0021】
これらのADPLL回路を有することを特徴とする半導体装置、またこの半導体装置を含むことを特徴とする携帯情報機器も本発明の射程に含まれる。
【発明の効果】
【0022】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【0023】
本発明の代表的な実施の形態に関わるABS回路を用いることで、ADPLLで用いられるTDC(タイムトゥデジタルコンバータ)およびTDCを含むDPFDの初期周波数誤差をデジタル的にキャンセルすることが可能となる。これにより、ABSの精度の向上及び周波数ロックの高速化に資することを可能とする。
【図面の簡単な説明】
【0024】
【図1】本発明の第1の実施の形態に関わる携帯電話機向けのADPLL回路の構成を表すブロック図である。
【図2】本発明の第1の実施の形態に関わるデジタル周波数比較器の構成を表すブロック図である。
【図3】本発明の第1の実施の形態に関わるデジタル周波数比較器の動作を表すタイミングチャートである。
【図4】本発明の第1の実施の形態に関わる二分探査器の構成を表すブロック図である。
【図5】本発明の第1の実施の形態に関わるABSの動作を説明するためのフローチャートである。
【図6】本発明の第1の実施の形態に関わる二分探査を説明するための概念図である。
【図7】本発明の第1の実施の形態に関わるABS処理の全体動作を表すタイミングチャートである。
【図8】本発明の第2の実施の形態に関わる携帯電話機向けのADPLL回路の構成を表すブロック図である。
【図9】本発明の第2の実施の形態に関わるアナログ周波数比較器の構成を表すブロック図である。
【図10】本発明の第2の実施の形態に関わるデジタル周波数比較器の構成を表すブロック図である。
【図11】本発明の第2の実施の形態に関わるデジタル周波数比較器が出力するDCMP_EN信号の波形を表すタイミングチャートである。
【発明を実施するための形態】
【0025】
以下、図を用いて本発明の実施の形態を説明する。
【0026】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に関わる携帯電話機向けのADPLL回路の構成を表すブロック図である。
【0027】
このADPLL回路は、TCXO101、DPFD102、ABS103、DLPF104、DCO105、MMD106、SDM107を含んで構成される。
【0028】
TCXO101は、基準周波数信号であるREF信号を出力する温度保障型の基準周波数発振回路である。REF信号はDPFD102及びABS103内の二分探査器103−2(後述)に入力される。
【0029】
DPFD(Digital Phase Frequency Detector)102は、TCXO101から入力されるREF信号とMMD106から入力されるDIV信号(後述)との位相差を検出する位相差検出回路である。このDPFD102の内部には、REF信号単位で2つの信号の大まかなずれを検出するカウンタとREF信号よりも小さな差分を導出するTDC(Time to Digital Converter)より構成されることが多い。
【0030】
DPFD102により導出された位相差はデジタル値であるDPE信号としてABS103及びDLPF104に入力される。本実施の形態ではDPE信号はnビット(n>1の整数)のビット幅を持つ信号である。
【0031】
ABS(Auto Band Selection)103は事前に設定される周波数を基準として、周波数を決定するための周波数バンド選択回路である。
【0032】
このABS103中には、デジタル周波数比較器103−1と二分探査器103−2が含まれる。
【0033】
デジタル周波数比較器103−1はDPFD102の出力から初期位相のずれ及び位相変化を吸収するためのモジュールである。図2は、本発明の第1の実施の形態に関わるデジタル周波数比較器103−1の構成を表すブロック図である。
【0034】
デジタル周波数比較器103−1はシーケンサ301、第1セレクタ302、第1DFF303、減算器304、第2セレクタ305、第2DFF306を含んで構成される。
【0035】
シーケンサ301は各セレクタの動作タイミングを生成する制御回路である。
【0036】
シーケンサ301にはABS_ON信号及びREF信号が入力される。このABS_ON信号は電源投入時などに自動周波数設定の開始を指示する上位側の制御回路であるメインシーケンサ(本図で図示せず)より出力される。また、REF信号は、TCXO101より入力される基準周波数である。TCXO101の記載でも述べたが、本信号は温度補償がなされているために温度変化に対する信頼性は高い。これらのABS_ON信号及びREF信号に基づきシーケンサ301は動作する。
【0037】
シーケンサ301の出力信号としては、INITIAL_LATCH_EN信号と、COMP_LATCH_EN信号が存在する。
【0038】
シーケンサ301に入力されるABS_ON信号は各ビットの比較開始時に「H」になり、終った時点で「L」になる。これを二分探査器103−2の出力信号線の数だけ繰り返すことでABS動作が終了する。
【0039】
ABS_ON信号が立ち上がった次のREF信号の立ち上がりをタイミングとしてINITIAL_LATCH_EN信号は立ち上がる。このINITIAL_LATCH_EN信号の立下りのタイミングは、INITIAL_LATCH_EN信号の立ち上がり後の次のREF信号の立ち上がりである。
【0040】
COMP_LATCH_EN信号はシーケンサ301が内部で持っているダウンカウンタがABS_ON信号の立ち上がりでリセット解除されてダウンカウントを開始し、該ダウンカウンタが0になった時にCOMP_LATCH_EN信号は「H」になる。この信号が「H」の時、第2DFF306は減算器304の出力を比較結果として第2セレクタ305の値を保持することとなる。このCOMP_LATCH_EN信号の立下りのタイミングは、COMP_LATCH_EN信号の立ち上がり後のREF信号の次の立ち上がりである。
【0041】
第1セレクタ302はDPFD102の出力値であるDPE信号を第1DFF303に出力するか、第1DFF303の出力値を帰還させるかを決定するセレクタ回路である。
【0042】
第1セレクタ302にはINITIAL_LATCH_EN信号が入力される。このINITIAL_LATCH_EN信号が「H」の時にはDPE信号の値が第1セレクタ302から出力される。また、INITIAL_LATCH_EN信号が「L」の時には第1DFF303の値が第1セレクタ302から出力される。
【0043】
第1DFF(DFF=D−フリップフロップ)303は、第1セレクタ302の出力を保持するためのD−フリップフロップ群である。この第1DFF303はDPEのビット数(図2ではn(n>0かつ整数))のD−フリップフロップにより構成される。
【0044】
この第1DFF303にはREF信号がタイミングとして入力される。
【0045】
REF信号が「L」から「H」に変化する際に、第1DFF303は入力される第1セレクタ302からの出力信号をラッチする。これにより図3(後述)に表される「初期位相差」の値を第1セレクタ302が保持することが可能となる。このDFF303の出力信号をDPE0と表記する。
【0046】
減算器304は入力されるDPFD102の出力値(DPE信号)から、第1DFF303に格納された「初期位相差」の値(DPE0)を引く減算器である。
【0047】
入力されるDPE信号から「初期位相差」の値(DPE0)を引くと、符号が「+」「-」のいずれかになる。減算器304はこの符号のみを第2セレクタ305に対して出力する。この符号は、REF信号がDIV信号より進んでいるか、逆にDIV信号がREF信号より進んでいるかという「位相のずれ方向」を表す。
【0048】
したがって、減算器304の出力は1ビットになる。これにより、初期位相差が相殺された周波数情報でABS動作を行うことが可能となる。
【0049】
第2セレクタ305は、減算器304の出力信号を第2DFF306に出力するか、第2DFF306の値を第2DFF306自身に帰還させるかを決定するセレクタ回路である。
【0050】
第2セレクタ305には、COMP_LATCH_EN信号が入力される。このCOMP_LATCH_EN信号が「H」の時には、第2セレクタ305は減算器304の出力信号を第2DFF306に出力する。またCOMP_LATCH_EN信号が「L」の時には、第2セレクタ305は第2DFF306の出力自体を第2DFF306に対して出力する。
【0051】
第2DFF306は「初期位相差」が減算されたDPE信号の「符号」を保持するためのD−フリップフロップである。この第2DFF306にもREF信号が入力され、REF信号の立ち上がりによって第2DFF306のデータが更新される。
【0052】
既述の通り、第2DFF306は「初期位相差」が減算されたDPE信号の「符号」を保持する。したがって、第1DFF303と異なり、第2DFF306は必ず1ビットのD−フリップフロップより構成される。
【0053】
REF信号が「L」から「H」に変化する際に、第2DFF306は第2セレクタ305の出力をラッチする。これにより、「初期位相差」の値の減算後のDPE信号でDIV信号とREF信号の位相差の「符号」を導出することができる。この第2DFF306が比較結果として、二分探査器103−2に出力されることとなる。
【0054】
このように、「初期位相差」の値(DPE0)をラッチし、入力されるDPEからこの「初期位相差」の値を引くことで、二分探査器103−2に入力される比較結果を早期に安定させることが可能となる。これにより、ABS_ONの立ち上がり期間、ひいてはABS動作全体の安定を早期に図ることが可能となる。
【0055】
図3は本発明の第1の実施の形態に関わるデジタル周波数比較器103−1の動作を表すタイミングチャートである。これを用いて、デジタル周波数比較器103−1の動作を説明する。
【0056】
本実施の形態では、ADPLL全体の動作としては、1)電源投入(ON)、2)ABS処理(ABS)、3)周波数ロック(Locking)が存在する。図3では最上段の「状態」がこれを示す。
【0057】
このうち、2)ABS処理が本発明に直接関連する。このABS処理期間中には図示しないメインシーケンサより、ABS_ON信号が9回入力される。このABS_ON信号の入力回数は、調整の対象となるBand信号(二分探査器103−2からDCO105に出力される信号)の本数に依拠する。したがって、このBand信号の本数が増加すれば、ABS_ON信号の入力回数は増加する。またBand信号の本数が減少すれば、ABS_ON信号の入力回数も減ることとなる。
【0058】
このABS_ON信号の入力一回により、Band信号の状態が決定される。全体の処理は図5に譲るが、ここではABS_ON信号の入力1回でデジタル周波数比較器103−1がどのように動くか説明する。
【0059】
シーケンサ301がABS_ON信号の入力直後のREF信号の立ち上がりで、INITIAL_LATCH_EN信号を立ち上げるのは既に述べた通りである(図3#1)。この状態になると第1セレクタ302はDPE信号を第1DFF303に対して出力するようになる。
【0060】
また、ABS_ON信号「H」が入力されると、ABS103と同時にDPFD102も動作を開始する。DPFD102もTCXO101より出力されるREF信号によって動作しているため、ABS_ON信号「H」が入力されてしばらくすると、DPFD102の出力であるDPE信号にDIV信号とREF信号の差分が反映されて出力される(図3#2)。
【0061】
このDPE信号が入力されている期間中にREF信号が立ち上がると、第1DFF303がDPE信号を保持することとなる(図3#3)。以降、INITIAL_LATCH_EN信号が「L」になった後でも、第1DFF303が保持するDPEの初期値(初期位相差)が保持され続けることとなる。この初期位相差がDPFD102の素子遅延となる。これを減算器304で打ち消すことで、精度の高いABS動作を行うことが可能となる。なお、全てのDFF間のデータは、論理合成ツールによりセットアップ/ホールドなどのタイミング違反が起こらないように設計する。
【0062】
減算器304は外部回路に影響されること無く、DPFD102の出力であるDPE信号から第1DFF303が保持する値を減算する。第1DFF303が保持するDPEの初期値を保持すると、DPFD102の出力であるDPE信号から初期位相差を引くこととなる。
【0063】
基準時間(後述する図5ステップS1005)が経過すると、シーケンサ301はREF信号の立ち上がりでCOMP_LATCH_EN信号を立ち上げる(図3#4)。これにより第2セレクタ305が、DPE信号から初期位相差を引いた際の符号を第2DFF306に入力する。この次のREF信号の立ち上がりで、第2DFF306に上記符号がラッチされる(図3#5)。これにより二分探査器103−2に入力される比較結果が決定されることとなる。なお、ここにおいても、全てのDFF間のデータは、論理合成ツールによりセットアップ/ホールドなどのタイミング違反が起こらないように設計する。
【0064】
このABS_ONの入力を9回繰り返すことで、二分探査器103−2が出力する9本のBand信号の値を決定することができる。
【0065】
二分探査器103−2は、デジタル周波数比較器103−1より入力される比較結果に基づき、DCO105に入力される9ビットのBand信号を決定するモジュールである。
【0066】
図4は二分探査器103−2の構成を表すブロック図である。この図からも明らかな通り、二分探査器103−2は制御部103−2a及びラッチ群103−2bより構成される。
【0067】
制御部103−2aには、デジタル周波数比較器103−1より入力される比較結果、TCXO101より入力されるREF信号、及びABS_ON信号が入力される。この制御部103−2aにより、DCO105に入力されるBand信号が決定される。また、制御部103−2aは自身の出力するBand信号をラッチ群103−2bにラッチさせるためのTiming信号も出力する。
【0068】
制御部103−2aは、デジタル周波数比較器103−1より入力される比較結果によりREF信号とDIV信号のずれの方向を検知する。この比較結果が「1」であればREF<DIVであるとして制御部103−2aは処理対象のBand信号線に「0」を設定する。また、この比較結果が「0」であればREF>DIVであるとして制御部103−2aは処理対象のBand信号線に「1」を設定する。
【0069】
ラッチ群103−2bは、制御部103−2aにより出力されるBand信号を安定的に保持するためのラッチ群である。制御部103−2aからの出力が安定した後にTiming信号により制御部103−2aが出力するBand信号をラッチすることで、DCO105の動作を安定させるためにラッチ群103−2bは存在する。DCO105の動作条件が許すのであれば、このラッチ群103−2bを省略し、制御部103−2aの出力を直接DCO105に入力しても良い。
【0070】
DLPF104はデジタルローパスフィルタである。DPFD102で求めたREF信号とDIV信号の差分のうち、高調波成分を除去するために挿入されている。
【0071】
DCO105は、ABS103及びDLPF105の出力に基づき動作するデジタル制御発振器である。本実施の形態では、ABS103より出力されるBand信号(9本)によってDCO105のバイナリウェイトが決定される。また、DLPF104の出力によってDCO105のサーマルウェイトが決定される。
【0072】
MMD106は、DCO105の出力を分周するためのマルチモジュールディバイダである。このMMD106の出力がDIV信号である。DIV信号はDPFD102において基準動作クロックであるREF信号と対比されることとなる。
【0073】
SDM107は、MMD106の分周比を決定するための分周比設定モジュールである。必要とする動作周波数によって、SDM107に入力される入力値を変更し、これによってMMD106に入力される値(分周比)が決定される。
【0074】
以下、このような構成を取るADPLLの動作について説明する。
【0075】
図5は本発明の第1の実施の形態に関わるABS103の動作を説明するためのフローチャートである。
【0076】
まず電源投入時等の初期動作の開始時に、制御部103−2aは変数jを0に初期化する(ステップS1001)。このjは、制御部103−2aの制御対象であるBand信号が何かを表す変数である。また、このjはABS_ON信号の入力回数も記憶する。本実施の形態の説明ではjが「1」の時には最上位のBand信号[8]が制御対象になり、「9」の時にはBand信号[0]が対象となる。
【0077】
次に、ステップS1001の処理に対応して、制御部103−2aはラッチ群103−2bの出力であるBand信号[8:0]を2ビットの「0_1111_1111」に設定する(ステップS1002)。
【0078】
このような値に設定することで、ABS103の設定可能な周波数範囲の略中央に初期値を設定することが可能となる。なお、2ビットの「0_1111_1111」はあくまでも例であり、2ビットの「1_0000_0000」であっても問題ない。また、意図して他の値を設定しても良い。
【0079】
ここまでの処理が起動直後に行われる処理であり、ABS_ON信号の入力前に行っておく必要がある。
【0080】
その後、図示しないメインシーケンサからのABS_ON信号「1」をABS103が受信する(ステップS1003)。このABS_ON信号の立ち上がりによって、制御部103−2aは変数jを1増分する。また、ABS_ON信号の立ち上がりによって、シーケンサ301はINITIAL_LATCH_EN信号を立ち上げて、第1DFF304にDIV信号とREF信号の初期位相差を記憶させるための処理を行う(ステップS1004)。
【0081】
基準時間が経過した後に(ステップS1005)、シーケンサ301はCOMP_LATCH_EN信号を立ち上げ減算器304の出力、すなわち目標とする周波数と現実の周波数の比較結果、をラッチする。
【0082】
その後、ABS103がABS_ON信号の立ち下がりを受信する(ステップS1006)。これによりABS_ON処理が終了し、二分探査器103−2はデジタル周波数比較器103−1より入力される比較結果を参照する(ステップS1007)。
【0083】
参照した比較結果がREF<DIVの場合(ステップS1006:REF<DIV)、制御部103−2aは操作対象となっている信号線に「0」を設定する(ステップS1009)。参照した比較結果がREF>DIVの場合(ステップS1006:REF>DIV)、制御部103−2aは操作対象となっている信号線に「1」を設定する(ステップS1008)。
【0084】
このステップS1007又はS1008のBand信号線の処理が終了した後、制御部103−2aは変数jが変数j=9かを確認する(ステップS1010)。
【0085】
j=9であれば(ステップS1010:Yes)、これ以上ABS_ON信号は入力されない。したがって、制御部103−2aはTiming信号を出力し(ステップS1013)、ABS動作は終了する。
【0086】
一方、j=9でなければ(ステップS1010:No)次のABS_ON信号入力時の制御対象のBand信号を「0」に設定した後(ステップS1011)、制御部103−2aはラッチ群103−2bにTiming信号を出力する(ステップS1012)。これにより、DCO105の出力する周波数が変更され、周波数の二分探査を行うことができる。
【0087】
なおステップS1002で「1_0000_0000」に初期値を設定した場合には、ステップS1011の設定値は「1」になる。
【0088】
ステップS1012の処理が終了すれば、ステップS1003の処理まで戻り、ステップS1013まで、これを続けることとなる。
【0089】
このように構成することで、図6のように二分探査によるABS動作を行うことが可能となる。図6は本発明の第1の実施の形態に関わる二分探査を説明するための概念図である。
【0090】
この図6の縦軸はBand信号が選択する周波数である。また図6の横軸は、ABS_ON信号が入力された回数を示す。
【0091】
既述の通り、本実施の形態では、Band信号は9ビットのビット幅を持つ。従って、縦軸は「0」から「511」の値を取る可能性がある。ステップS1002でも述べたとおり、Band信号の初期値は「0_1111_1111」であるので、その値は255、すなわち設定可能範囲の略中央に位置することとなる。
【0092】
ABS_ON信号が入力される毎に、ステップS1006で大小関係REF信号とDIV信号の代償関係が判断され、大小の判断が行われる。これを進めていくことで(=横軸のjの値が大きくなることで)、高速にABS動作を進めていくことが可能となる。
【0093】
最後にABS処理(ABS)全体の流れを説明する。図7は本発明の第1の実施の形態に関わるABS処理の全体動作を表すタイミングチャートである。なお、この図でのDCO設定周波数はBand[8:0]で設定する際の255と256の間に存在するものとする。
【0094】
このタイミングチャート中、上段に位置する「状態」「ABS_ON信号」は、図3上段の「状態」「ABS_ON信号」と同じものである。
【0095】
1)電源投入(ON)の際に、DCO105に出力されるBand[8:0]が2ビットの「0_1111_1111」に設定されるのはステップS1002で述べたとおりである。したがって図7最下段の「DCO発振周波数」、すなわちDCO105の出力はBand[8:0]が255(2ビット表記で「0_1111_1111」)で安定する。
【0096】
次に、2)ABS(ABS処理)に移行すると、ABS_ON信号「H」がABS103に入力される(図5ステップ1003)。その後、ABS_ON信号「L」がABS103に入力されるまでの処理は図5で説明したとおりである。
【0097】
図5ステップS1011のTiming信号の出力はABS_ON信号「L」がABS103に入力されることにより生じる。したがって図7中段のBand[8:0]の値は、ABS_ON信号の立ち上がりを契機として更新される。この際、DCOの現実の出力は、DCO設定周波数より低いため、ABS103内の「比較結果」は「L」となる(図5ステップS1007:REF>DIV)。これにより、1ビット目の値は「1」に設定され(図5ステップS1008)、かつ、2ビット目が「0」に変更される(図5ステップS1011)。これにより、Band[8:0]は2ビット表記で「1_0111_1111」、すなわち10進表記で383が出力される(図7#A)。
【0098】
Band[8:0]が更新が変更されることにより、DCO105の出力は一定の期間、安定に時間を要する。これが図7で表す「安定化期間」である。この安定化期間の時間をある程度見積もった上で、図示しないメインシーケンサは改めてABS_ON信号を入力する(図7#B)。これはBand信号の2ビット目のABS処理の開始を意味する。
【0099】
以下、Band信号の1ビット目同様の処理が行われることになるが、図7#CではABS103内の「比較結果」は「H」となる(図5ステップS1007:REF<DIV)。これにより、2ビット目の値は「0」に設定され(図5ステップS1009)、かつ、3ビット目も「0」に変更される(図5ステップS1011)。これにより、Band[8:0]は2ビット表記で「1_0011_1111」、すなわち10進表記で319が出力される(図7#C)。
【0100】
以降、ABS_ON信号に関わる処理を7回(計9回)実行することになる。このように処理することで、DCO設定周波数の如何にかかわらず、ABSの誤差を最小値まで追い込むことが可能となる。
【0101】
このように、本実施の形態の効果としては、このS1005の処理時間を短縮することが可能な点にある。すなわち、初期位相差を減算することでDIV信号とREF信号の差分値をより現実に近い値に追い込むことが可能となる。結果、分周回数を少なく見積もることが可能となり、想定するS1005の「基準時間」をより短い値にすることが可能となる。これにより、ABS_ON信号の立ち上がり期間、しいてはABS動作そのものの処理時間を短縮することが可能となる。
【0102】
また、上記でも分かるように、ABS_ON信号の立ち上がり毎にDIV信号とREF信号の差分の記憶を行う(図5ステップS1004)。これにより、都合9回発生するABS_ON信号の入力毎に初期位相差のキャンセルが行えるため、位相差が累積されることは無く、結果、DCO105の周波数の早期安定化を図ることが可能となる。
【0103】
(第2の実施の形態)
次に、本発明の第2の実施の形態について説明する。
【0104】
第1の実施の形態では、DIV信号とREF信号の差が小さい間は問題なく動作する。
【0105】
しかし、DIV信号がターゲット周波数であるREF信号から大きく離れている場合には、十分な比較を行う前にサチュレーション(飽和)が起きてしまい、ABSの精度が落ちることとなる。
【0106】
本実施の形態では、アナログABSとのハイブリッドモードを提案する。
【0107】
図8は本発明の第2の実施の形態に関わる携帯電話機向けのADPLL回路の構成を表すブロック図である。
【0108】
第1の実施の形態との相違点は、主にABS103の構成である。
【0109】
第2の実施の形態のABS103はデジタル周波数比較器103−3、二分探査器103−2、アナログ周波数比較器103−3、及び第3セレクタ103−5を含んで構成される。このうち二分探査器103−2は第1の実施の形態同様であるので説明は省略する。
【0110】
アナログ周波数比較器103−4は一般的なアナログ周波数比較器であり、対比対象のDIV信号とREF信号が直接入力されている。図9は、この第2の実施の形態に関わるアナログ周波数比較器103−4の構成を表すブロック図である。
【0111】
この図を見ても明らかな通り、DIV信号とREF信号を同一の分周比で分周する。その後、アナログ周波数比較器103−4のDFF400のデータ端子にDIV信号分周後の信号を、タイミング端子にREF信号分周後の信号をそれぞれ入力する。REF信号よりもDIV信号のほうが進んでいる場合には比較結果として「1」が、逆の場合には比較結果として「0」が出力される。
【0112】
図10は、本発明の第2の実施の形態に関わるデジタル周波数比較器103−3の構成を表すブロック図である。また、図11は本発明の第2の実施の形態に関わるデジタル周波数比較器103−3が出力するDCMP_EN信号の波形を表すタイミングチャートである。
【0113】
デジタル周波数比較器103−3は第1の実施の形態のデジタル周波数比較器103−1と基本的な構成は同一である。ただし、シーケンサ301からの出力信号線としてDCMP_EN信号が1本追加されている。
【0114】
このDCMP_EN信号は第3セレクタ103−5に入力される。DCMP_EN信号は第1の実施の形態の変数jと連動している。図5のステップS1005でj=3になるまでは第3セレクタ103−5は、アナログ周波数比較器103−3の比較結果を二分探査器103−2に出力する。一方、j=3になった後(あるいはj=3にするためのABS_ON信号の立ち上がりの後)は、デジタル周波数比較器103−1の出力を、第3セレクタ103−5は二分探査器103−2に出力する。
【0115】
図11では、この動作を表している。図11の上段の「状態」「ABS_ON」は図3のそれらと同じ動作をしている。上述の説明のように動作すると、この図11のようにDCMP_EN信号の波形を取ることとなる。
【0116】
このように動作することで、ABS_ON信号の1ビット目、2ビット目の間、すなわち最も大きく周波数が変動する期間、はアナログ周波数比較器103−4の出力を、3ビット目以降はデジタル周波数比較器103−3の出力を切り替えて動作することが可能となる。
【0117】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【0118】
本発明は、起動直後などのABS処理期間短縮を目的としたものである。特に携帯電話機等の携帯情報機器への適用を考慮したものである。特に複数の周波数帯(いわゆるデュアルバンド対応、トライバンド対応)に適用することが考えられる。しかしこれだけに限定されるものではない。
【0119】
例えば、光ディスクドライブなどの回転速度を変更する際に、本発明のABS処理を応用するなど、周波数の自動調整が必要な電子機器に適宜応用することも可能である。
【符号の説明】
【0120】
101…TCXO、102…DPFD、103…ABS、
103−1、103−3…デジタル周波数比較器、103−2…二分探査器、
103−4…アナログ周波数比較器、103−5…第3セレクタ、
104…DLPF、105…DCO、106…MMD、107…SDM、
103−2a…制御部、103−2b…ラッチ群、
301…シーケンサ、302…第1セレクタ、303…第1DFF、
304…減算器、305…第2セレクタ、306…第2DFF、400…DFF。
【技術分野】
【0001】
本発明は無線送受信器などに主に用いられるABS(オートバンドセレクト)の回路構成、特にPLL(フェイズロックループ)の構成に関する。
【背景技術】
【0002】
ABS機能は、近年の無線送受信器を構成する上で不可欠な技術要素である。無線送受信器を用いる携帯電話機などは800MHz、900MHz、2GHzといったトライバンド、デュアルバンド対応が一般的になっているためである。
【0003】
このABS機能の処理時間短縮は、PLLのフェイズロックの高速化とほぼ同義である。従って、PLLのフェイズロックの高速化を図ることが重要となる。
【0004】
特開2005−109618号公報(特許文献1)記載の発明では、オープンループ方式によるPLLに対して二分探査方式を採用することで、VCOに入力されるバンド切り替え制御信号の本数に応じた回数の位相判定を行うことで、最終選択バンドを決定する方法が開示されている。
【0005】
また、ABSの精度と処理時間はトレードオフの関係にあるため、ABSの処理時間短縮には高精度のABSが必要になる。この高精度ABSを実現するために近年ではDPFD(デジタル位相比較器)を用いる手法が一般化しつつある。
【0006】
さらに、全ての回路構成をデジタル化したADPLL(オールデジタルフェイズロックループ)を用いることでPLLの精度を上げるとともに一般的な半導体製造プロセスで無線送受信器を構成することも視野に入れられている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2005−109618号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかし特許文献1記載の発明は、従来のアナログPLLに関する発明であり、ADPLLに適用することはできない。
【0009】
またDPFDには、素子遅延に起因する入力位相差の初期値(アナログ量)が不可避的に存在する。この値が大きいとABSの初期値が取り込まれず、機能不具合の原因になる。
【0010】
さらにDPFDの出力デジタルデータの初期値に関する問題も存在する。DPFDの出力はデジタルデータであるのでデータ上は入力位相差を完全に「0」にすることが可能である。そしてDPFDを用いたABSでは、このDPFDの出力を用いて位相の変化を読み出す。この入力位相差が蓄積されると、DPFDに対して飽和処理を行う際に不具合となることも考えられる。
【0011】
本発明の目的は、ADPLL環境下またはADPLL環境に近い環境下において、ABSの精度向上手段を提供し、ABSの処理時間短縮を実現することを目的とする。
【0012】
また、入力位相差を蓄積することなくABS処理を行う手段を提供することでサチュレーション(飽和)の発生を防ぐ手段を提供する。
【0013】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0014】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【0015】
本発明の代表的な実施の形態に関わるADPLL回路は、デジタル制御発振器と、デジタル制御発振器の出力を分周した分周信号と参照信号の位相誤差を検出するデジタル位相比較器と、自動周波数選択を行うためのABS回路と、を含み、このABS回路中にはデジタル位相比較器の出力から分周信号と参照信号の位相誤差のずれ方向を検出するデジタル周波数比較器を含み、このデジタル周波数比較器はデジタル位相比較器のABS動作開始初期の分周信号と参照信号の位相誤差のずれ量を記憶する第1D―フリップフロップを含むことを特徴とする。
【0016】
このADPLL回路において、デジタル周波数比較器は入力されるデジタル位相比較器の出力から第1D―フリップフロップに記憶された位相誤差のずれ量を減算する減算器を有することを特徴としても良い。
【0017】
このADPLL回路において、デジタル周波数比較器はデジタル位相比較器の出力から第1D―フリップフロップに記憶された位相誤差のずれ量を減算した値の符号を用いて位相誤差のずれ方向を検出することを特徴としても良い。
【0018】
このADPLL回路において、ABS回路中に更に二分探査器を含み、二分探査器からは2以上の信号線から構成されるバンド信号が出力され、位相誤差のずれ方向を二分探査器に入力することでバンド信号のいずれか1本の信号線の値を確定することを特徴としても良い。
【0019】
このADPLL回路において、更にデジタルローパスフィルタを含み、バンド信号と前記デジタルローパスフィルタを介してデジタル位相比較器の出力がデジタル制御発振器に入力されることを特徴としても良い。
【0020】
このADPLL回路において、更にアナログ位相比較器と、セレクタ回路を有し、このセレクタ回路によって、デジタル位相比較器の出力とアナログ位相比較器の出力のいずれを前記二分探査器に入力するかを選択することを特徴としても良い。
【0021】
これらのADPLL回路を有することを特徴とする半導体装置、またこの半導体装置を含むことを特徴とする携帯情報機器も本発明の射程に含まれる。
【発明の効果】
【0022】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【0023】
本発明の代表的な実施の形態に関わるABS回路を用いることで、ADPLLで用いられるTDC(タイムトゥデジタルコンバータ)およびTDCを含むDPFDの初期周波数誤差をデジタル的にキャンセルすることが可能となる。これにより、ABSの精度の向上及び周波数ロックの高速化に資することを可能とする。
【図面の簡単な説明】
【0024】
【図1】本発明の第1の実施の形態に関わる携帯電話機向けのADPLL回路の構成を表すブロック図である。
【図2】本発明の第1の実施の形態に関わるデジタル周波数比較器の構成を表すブロック図である。
【図3】本発明の第1の実施の形態に関わるデジタル周波数比較器の動作を表すタイミングチャートである。
【図4】本発明の第1の実施の形態に関わる二分探査器の構成を表すブロック図である。
【図5】本発明の第1の実施の形態に関わるABSの動作を説明するためのフローチャートである。
【図6】本発明の第1の実施の形態に関わる二分探査を説明するための概念図である。
【図7】本発明の第1の実施の形態に関わるABS処理の全体動作を表すタイミングチャートである。
【図8】本発明の第2の実施の形態に関わる携帯電話機向けのADPLL回路の構成を表すブロック図である。
【図9】本発明の第2の実施の形態に関わるアナログ周波数比較器の構成を表すブロック図である。
【図10】本発明の第2の実施の形態に関わるデジタル周波数比較器の構成を表すブロック図である。
【図11】本発明の第2の実施の形態に関わるデジタル周波数比較器が出力するDCMP_EN信号の波形を表すタイミングチャートである。
【発明を実施するための形態】
【0025】
以下、図を用いて本発明の実施の形態を説明する。
【0026】
(第1の実施の形態)
図1は、本発明の第1の実施の形態に関わる携帯電話機向けのADPLL回路の構成を表すブロック図である。
【0027】
このADPLL回路は、TCXO101、DPFD102、ABS103、DLPF104、DCO105、MMD106、SDM107を含んで構成される。
【0028】
TCXO101は、基準周波数信号であるREF信号を出力する温度保障型の基準周波数発振回路である。REF信号はDPFD102及びABS103内の二分探査器103−2(後述)に入力される。
【0029】
DPFD(Digital Phase Frequency Detector)102は、TCXO101から入力されるREF信号とMMD106から入力されるDIV信号(後述)との位相差を検出する位相差検出回路である。このDPFD102の内部には、REF信号単位で2つの信号の大まかなずれを検出するカウンタとREF信号よりも小さな差分を導出するTDC(Time to Digital Converter)より構成されることが多い。
【0030】
DPFD102により導出された位相差はデジタル値であるDPE信号としてABS103及びDLPF104に入力される。本実施の形態ではDPE信号はnビット(n>1の整数)のビット幅を持つ信号である。
【0031】
ABS(Auto Band Selection)103は事前に設定される周波数を基準として、周波数を決定するための周波数バンド選択回路である。
【0032】
このABS103中には、デジタル周波数比較器103−1と二分探査器103−2が含まれる。
【0033】
デジタル周波数比較器103−1はDPFD102の出力から初期位相のずれ及び位相変化を吸収するためのモジュールである。図2は、本発明の第1の実施の形態に関わるデジタル周波数比較器103−1の構成を表すブロック図である。
【0034】
デジタル周波数比較器103−1はシーケンサ301、第1セレクタ302、第1DFF303、減算器304、第2セレクタ305、第2DFF306を含んで構成される。
【0035】
シーケンサ301は各セレクタの動作タイミングを生成する制御回路である。
【0036】
シーケンサ301にはABS_ON信号及びREF信号が入力される。このABS_ON信号は電源投入時などに自動周波数設定の開始を指示する上位側の制御回路であるメインシーケンサ(本図で図示せず)より出力される。また、REF信号は、TCXO101より入力される基準周波数である。TCXO101の記載でも述べたが、本信号は温度補償がなされているために温度変化に対する信頼性は高い。これらのABS_ON信号及びREF信号に基づきシーケンサ301は動作する。
【0037】
シーケンサ301の出力信号としては、INITIAL_LATCH_EN信号と、COMP_LATCH_EN信号が存在する。
【0038】
シーケンサ301に入力されるABS_ON信号は各ビットの比較開始時に「H」になり、終った時点で「L」になる。これを二分探査器103−2の出力信号線の数だけ繰り返すことでABS動作が終了する。
【0039】
ABS_ON信号が立ち上がった次のREF信号の立ち上がりをタイミングとしてINITIAL_LATCH_EN信号は立ち上がる。このINITIAL_LATCH_EN信号の立下りのタイミングは、INITIAL_LATCH_EN信号の立ち上がり後の次のREF信号の立ち上がりである。
【0040】
COMP_LATCH_EN信号はシーケンサ301が内部で持っているダウンカウンタがABS_ON信号の立ち上がりでリセット解除されてダウンカウントを開始し、該ダウンカウンタが0になった時にCOMP_LATCH_EN信号は「H」になる。この信号が「H」の時、第2DFF306は減算器304の出力を比較結果として第2セレクタ305の値を保持することとなる。このCOMP_LATCH_EN信号の立下りのタイミングは、COMP_LATCH_EN信号の立ち上がり後のREF信号の次の立ち上がりである。
【0041】
第1セレクタ302はDPFD102の出力値であるDPE信号を第1DFF303に出力するか、第1DFF303の出力値を帰還させるかを決定するセレクタ回路である。
【0042】
第1セレクタ302にはINITIAL_LATCH_EN信号が入力される。このINITIAL_LATCH_EN信号が「H」の時にはDPE信号の値が第1セレクタ302から出力される。また、INITIAL_LATCH_EN信号が「L」の時には第1DFF303の値が第1セレクタ302から出力される。
【0043】
第1DFF(DFF=D−フリップフロップ)303は、第1セレクタ302の出力を保持するためのD−フリップフロップ群である。この第1DFF303はDPEのビット数(図2ではn(n>0かつ整数))のD−フリップフロップにより構成される。
【0044】
この第1DFF303にはREF信号がタイミングとして入力される。
【0045】
REF信号が「L」から「H」に変化する際に、第1DFF303は入力される第1セレクタ302からの出力信号をラッチする。これにより図3(後述)に表される「初期位相差」の値を第1セレクタ302が保持することが可能となる。このDFF303の出力信号をDPE0と表記する。
【0046】
減算器304は入力されるDPFD102の出力値(DPE信号)から、第1DFF303に格納された「初期位相差」の値(DPE0)を引く減算器である。
【0047】
入力されるDPE信号から「初期位相差」の値(DPE0)を引くと、符号が「+」「-」のいずれかになる。減算器304はこの符号のみを第2セレクタ305に対して出力する。この符号は、REF信号がDIV信号より進んでいるか、逆にDIV信号がREF信号より進んでいるかという「位相のずれ方向」を表す。
【0048】
したがって、減算器304の出力は1ビットになる。これにより、初期位相差が相殺された周波数情報でABS動作を行うことが可能となる。
【0049】
第2セレクタ305は、減算器304の出力信号を第2DFF306に出力するか、第2DFF306の値を第2DFF306自身に帰還させるかを決定するセレクタ回路である。
【0050】
第2セレクタ305には、COMP_LATCH_EN信号が入力される。このCOMP_LATCH_EN信号が「H」の時には、第2セレクタ305は減算器304の出力信号を第2DFF306に出力する。またCOMP_LATCH_EN信号が「L」の時には、第2セレクタ305は第2DFF306の出力自体を第2DFF306に対して出力する。
【0051】
第2DFF306は「初期位相差」が減算されたDPE信号の「符号」を保持するためのD−フリップフロップである。この第2DFF306にもREF信号が入力され、REF信号の立ち上がりによって第2DFF306のデータが更新される。
【0052】
既述の通り、第2DFF306は「初期位相差」が減算されたDPE信号の「符号」を保持する。したがって、第1DFF303と異なり、第2DFF306は必ず1ビットのD−フリップフロップより構成される。
【0053】
REF信号が「L」から「H」に変化する際に、第2DFF306は第2セレクタ305の出力をラッチする。これにより、「初期位相差」の値の減算後のDPE信号でDIV信号とREF信号の位相差の「符号」を導出することができる。この第2DFF306が比較結果として、二分探査器103−2に出力されることとなる。
【0054】
このように、「初期位相差」の値(DPE0)をラッチし、入力されるDPEからこの「初期位相差」の値を引くことで、二分探査器103−2に入力される比較結果を早期に安定させることが可能となる。これにより、ABS_ONの立ち上がり期間、ひいてはABS動作全体の安定を早期に図ることが可能となる。
【0055】
図3は本発明の第1の実施の形態に関わるデジタル周波数比較器103−1の動作を表すタイミングチャートである。これを用いて、デジタル周波数比較器103−1の動作を説明する。
【0056】
本実施の形態では、ADPLL全体の動作としては、1)電源投入(ON)、2)ABS処理(ABS)、3)周波数ロック(Locking)が存在する。図3では最上段の「状態」がこれを示す。
【0057】
このうち、2)ABS処理が本発明に直接関連する。このABS処理期間中には図示しないメインシーケンサより、ABS_ON信号が9回入力される。このABS_ON信号の入力回数は、調整の対象となるBand信号(二分探査器103−2からDCO105に出力される信号)の本数に依拠する。したがって、このBand信号の本数が増加すれば、ABS_ON信号の入力回数は増加する。またBand信号の本数が減少すれば、ABS_ON信号の入力回数も減ることとなる。
【0058】
このABS_ON信号の入力一回により、Band信号の状態が決定される。全体の処理は図5に譲るが、ここではABS_ON信号の入力1回でデジタル周波数比較器103−1がどのように動くか説明する。
【0059】
シーケンサ301がABS_ON信号の入力直後のREF信号の立ち上がりで、INITIAL_LATCH_EN信号を立ち上げるのは既に述べた通りである(図3#1)。この状態になると第1セレクタ302はDPE信号を第1DFF303に対して出力するようになる。
【0060】
また、ABS_ON信号「H」が入力されると、ABS103と同時にDPFD102も動作を開始する。DPFD102もTCXO101より出力されるREF信号によって動作しているため、ABS_ON信号「H」が入力されてしばらくすると、DPFD102の出力であるDPE信号にDIV信号とREF信号の差分が反映されて出力される(図3#2)。
【0061】
このDPE信号が入力されている期間中にREF信号が立ち上がると、第1DFF303がDPE信号を保持することとなる(図3#3)。以降、INITIAL_LATCH_EN信号が「L」になった後でも、第1DFF303が保持するDPEの初期値(初期位相差)が保持され続けることとなる。この初期位相差がDPFD102の素子遅延となる。これを減算器304で打ち消すことで、精度の高いABS動作を行うことが可能となる。なお、全てのDFF間のデータは、論理合成ツールによりセットアップ/ホールドなどのタイミング違反が起こらないように設計する。
【0062】
減算器304は外部回路に影響されること無く、DPFD102の出力であるDPE信号から第1DFF303が保持する値を減算する。第1DFF303が保持するDPEの初期値を保持すると、DPFD102の出力であるDPE信号から初期位相差を引くこととなる。
【0063】
基準時間(後述する図5ステップS1005)が経過すると、シーケンサ301はREF信号の立ち上がりでCOMP_LATCH_EN信号を立ち上げる(図3#4)。これにより第2セレクタ305が、DPE信号から初期位相差を引いた際の符号を第2DFF306に入力する。この次のREF信号の立ち上がりで、第2DFF306に上記符号がラッチされる(図3#5)。これにより二分探査器103−2に入力される比較結果が決定されることとなる。なお、ここにおいても、全てのDFF間のデータは、論理合成ツールによりセットアップ/ホールドなどのタイミング違反が起こらないように設計する。
【0064】
このABS_ONの入力を9回繰り返すことで、二分探査器103−2が出力する9本のBand信号の値を決定することができる。
【0065】
二分探査器103−2は、デジタル周波数比較器103−1より入力される比較結果に基づき、DCO105に入力される9ビットのBand信号を決定するモジュールである。
【0066】
図4は二分探査器103−2の構成を表すブロック図である。この図からも明らかな通り、二分探査器103−2は制御部103−2a及びラッチ群103−2bより構成される。
【0067】
制御部103−2aには、デジタル周波数比較器103−1より入力される比較結果、TCXO101より入力されるREF信号、及びABS_ON信号が入力される。この制御部103−2aにより、DCO105に入力されるBand信号が決定される。また、制御部103−2aは自身の出力するBand信号をラッチ群103−2bにラッチさせるためのTiming信号も出力する。
【0068】
制御部103−2aは、デジタル周波数比較器103−1より入力される比較結果によりREF信号とDIV信号のずれの方向を検知する。この比較結果が「1」であればREF<DIVであるとして制御部103−2aは処理対象のBand信号線に「0」を設定する。また、この比較結果が「0」であればREF>DIVであるとして制御部103−2aは処理対象のBand信号線に「1」を設定する。
【0069】
ラッチ群103−2bは、制御部103−2aにより出力されるBand信号を安定的に保持するためのラッチ群である。制御部103−2aからの出力が安定した後にTiming信号により制御部103−2aが出力するBand信号をラッチすることで、DCO105の動作を安定させるためにラッチ群103−2bは存在する。DCO105の動作条件が許すのであれば、このラッチ群103−2bを省略し、制御部103−2aの出力を直接DCO105に入力しても良い。
【0070】
DLPF104はデジタルローパスフィルタである。DPFD102で求めたREF信号とDIV信号の差分のうち、高調波成分を除去するために挿入されている。
【0071】
DCO105は、ABS103及びDLPF105の出力に基づき動作するデジタル制御発振器である。本実施の形態では、ABS103より出力されるBand信号(9本)によってDCO105のバイナリウェイトが決定される。また、DLPF104の出力によってDCO105のサーマルウェイトが決定される。
【0072】
MMD106は、DCO105の出力を分周するためのマルチモジュールディバイダである。このMMD106の出力がDIV信号である。DIV信号はDPFD102において基準動作クロックであるREF信号と対比されることとなる。
【0073】
SDM107は、MMD106の分周比を決定するための分周比設定モジュールである。必要とする動作周波数によって、SDM107に入力される入力値を変更し、これによってMMD106に入力される値(分周比)が決定される。
【0074】
以下、このような構成を取るADPLLの動作について説明する。
【0075】
図5は本発明の第1の実施の形態に関わるABS103の動作を説明するためのフローチャートである。
【0076】
まず電源投入時等の初期動作の開始時に、制御部103−2aは変数jを0に初期化する(ステップS1001)。このjは、制御部103−2aの制御対象であるBand信号が何かを表す変数である。また、このjはABS_ON信号の入力回数も記憶する。本実施の形態の説明ではjが「1」の時には最上位のBand信号[8]が制御対象になり、「9」の時にはBand信号[0]が対象となる。
【0077】
次に、ステップS1001の処理に対応して、制御部103−2aはラッチ群103−2bの出力であるBand信号[8:0]を2ビットの「0_1111_1111」に設定する(ステップS1002)。
【0078】
このような値に設定することで、ABS103の設定可能な周波数範囲の略中央に初期値を設定することが可能となる。なお、2ビットの「0_1111_1111」はあくまでも例であり、2ビットの「1_0000_0000」であっても問題ない。また、意図して他の値を設定しても良い。
【0079】
ここまでの処理が起動直後に行われる処理であり、ABS_ON信号の入力前に行っておく必要がある。
【0080】
その後、図示しないメインシーケンサからのABS_ON信号「1」をABS103が受信する(ステップS1003)。このABS_ON信号の立ち上がりによって、制御部103−2aは変数jを1増分する。また、ABS_ON信号の立ち上がりによって、シーケンサ301はINITIAL_LATCH_EN信号を立ち上げて、第1DFF304にDIV信号とREF信号の初期位相差を記憶させるための処理を行う(ステップS1004)。
【0081】
基準時間が経過した後に(ステップS1005)、シーケンサ301はCOMP_LATCH_EN信号を立ち上げ減算器304の出力、すなわち目標とする周波数と現実の周波数の比較結果、をラッチする。
【0082】
その後、ABS103がABS_ON信号の立ち下がりを受信する(ステップS1006)。これによりABS_ON処理が終了し、二分探査器103−2はデジタル周波数比較器103−1より入力される比較結果を参照する(ステップS1007)。
【0083】
参照した比較結果がREF<DIVの場合(ステップS1006:REF<DIV)、制御部103−2aは操作対象となっている信号線に「0」を設定する(ステップS1009)。参照した比較結果がREF>DIVの場合(ステップS1006:REF>DIV)、制御部103−2aは操作対象となっている信号線に「1」を設定する(ステップS1008)。
【0084】
このステップS1007又はS1008のBand信号線の処理が終了した後、制御部103−2aは変数jが変数j=9かを確認する(ステップS1010)。
【0085】
j=9であれば(ステップS1010:Yes)、これ以上ABS_ON信号は入力されない。したがって、制御部103−2aはTiming信号を出力し(ステップS1013)、ABS動作は終了する。
【0086】
一方、j=9でなければ(ステップS1010:No)次のABS_ON信号入力時の制御対象のBand信号を「0」に設定した後(ステップS1011)、制御部103−2aはラッチ群103−2bにTiming信号を出力する(ステップS1012)。これにより、DCO105の出力する周波数が変更され、周波数の二分探査を行うことができる。
【0087】
なおステップS1002で「1_0000_0000」に初期値を設定した場合には、ステップS1011の設定値は「1」になる。
【0088】
ステップS1012の処理が終了すれば、ステップS1003の処理まで戻り、ステップS1013まで、これを続けることとなる。
【0089】
このように構成することで、図6のように二分探査によるABS動作を行うことが可能となる。図6は本発明の第1の実施の形態に関わる二分探査を説明するための概念図である。
【0090】
この図6の縦軸はBand信号が選択する周波数である。また図6の横軸は、ABS_ON信号が入力された回数を示す。
【0091】
既述の通り、本実施の形態では、Band信号は9ビットのビット幅を持つ。従って、縦軸は「0」から「511」の値を取る可能性がある。ステップS1002でも述べたとおり、Band信号の初期値は「0_1111_1111」であるので、その値は255、すなわち設定可能範囲の略中央に位置することとなる。
【0092】
ABS_ON信号が入力される毎に、ステップS1006で大小関係REF信号とDIV信号の代償関係が判断され、大小の判断が行われる。これを進めていくことで(=横軸のjの値が大きくなることで)、高速にABS動作を進めていくことが可能となる。
【0093】
最後にABS処理(ABS)全体の流れを説明する。図7は本発明の第1の実施の形態に関わるABS処理の全体動作を表すタイミングチャートである。なお、この図でのDCO設定周波数はBand[8:0]で設定する際の255と256の間に存在するものとする。
【0094】
このタイミングチャート中、上段に位置する「状態」「ABS_ON信号」は、図3上段の「状態」「ABS_ON信号」と同じものである。
【0095】
1)電源投入(ON)の際に、DCO105に出力されるBand[8:0]が2ビットの「0_1111_1111」に設定されるのはステップS1002で述べたとおりである。したがって図7最下段の「DCO発振周波数」、すなわちDCO105の出力はBand[8:0]が255(2ビット表記で「0_1111_1111」)で安定する。
【0096】
次に、2)ABS(ABS処理)に移行すると、ABS_ON信号「H」がABS103に入力される(図5ステップ1003)。その後、ABS_ON信号「L」がABS103に入力されるまでの処理は図5で説明したとおりである。
【0097】
図5ステップS1011のTiming信号の出力はABS_ON信号「L」がABS103に入力されることにより生じる。したがって図7中段のBand[8:0]の値は、ABS_ON信号の立ち上がりを契機として更新される。この際、DCOの現実の出力は、DCO設定周波数より低いため、ABS103内の「比較結果」は「L」となる(図5ステップS1007:REF>DIV)。これにより、1ビット目の値は「1」に設定され(図5ステップS1008)、かつ、2ビット目が「0」に変更される(図5ステップS1011)。これにより、Band[8:0]は2ビット表記で「1_0111_1111」、すなわち10進表記で383が出力される(図7#A)。
【0098】
Band[8:0]が更新が変更されることにより、DCO105の出力は一定の期間、安定に時間を要する。これが図7で表す「安定化期間」である。この安定化期間の時間をある程度見積もった上で、図示しないメインシーケンサは改めてABS_ON信号を入力する(図7#B)。これはBand信号の2ビット目のABS処理の開始を意味する。
【0099】
以下、Band信号の1ビット目同様の処理が行われることになるが、図7#CではABS103内の「比較結果」は「H」となる(図5ステップS1007:REF<DIV)。これにより、2ビット目の値は「0」に設定され(図5ステップS1009)、かつ、3ビット目も「0」に変更される(図5ステップS1011)。これにより、Band[8:0]は2ビット表記で「1_0011_1111」、すなわち10進表記で319が出力される(図7#C)。
【0100】
以降、ABS_ON信号に関わる処理を7回(計9回)実行することになる。このように処理することで、DCO設定周波数の如何にかかわらず、ABSの誤差を最小値まで追い込むことが可能となる。
【0101】
このように、本実施の形態の効果としては、このS1005の処理時間を短縮することが可能な点にある。すなわち、初期位相差を減算することでDIV信号とREF信号の差分値をより現実に近い値に追い込むことが可能となる。結果、分周回数を少なく見積もることが可能となり、想定するS1005の「基準時間」をより短い値にすることが可能となる。これにより、ABS_ON信号の立ち上がり期間、しいてはABS動作そのものの処理時間を短縮することが可能となる。
【0102】
また、上記でも分かるように、ABS_ON信号の立ち上がり毎にDIV信号とREF信号の差分の記憶を行う(図5ステップS1004)。これにより、都合9回発生するABS_ON信号の入力毎に初期位相差のキャンセルが行えるため、位相差が累積されることは無く、結果、DCO105の周波数の早期安定化を図ることが可能となる。
【0103】
(第2の実施の形態)
次に、本発明の第2の実施の形態について説明する。
【0104】
第1の実施の形態では、DIV信号とREF信号の差が小さい間は問題なく動作する。
【0105】
しかし、DIV信号がターゲット周波数であるREF信号から大きく離れている場合には、十分な比較を行う前にサチュレーション(飽和)が起きてしまい、ABSの精度が落ちることとなる。
【0106】
本実施の形態では、アナログABSとのハイブリッドモードを提案する。
【0107】
図8は本発明の第2の実施の形態に関わる携帯電話機向けのADPLL回路の構成を表すブロック図である。
【0108】
第1の実施の形態との相違点は、主にABS103の構成である。
【0109】
第2の実施の形態のABS103はデジタル周波数比較器103−3、二分探査器103−2、アナログ周波数比較器103−3、及び第3セレクタ103−5を含んで構成される。このうち二分探査器103−2は第1の実施の形態同様であるので説明は省略する。
【0110】
アナログ周波数比較器103−4は一般的なアナログ周波数比較器であり、対比対象のDIV信号とREF信号が直接入力されている。図9は、この第2の実施の形態に関わるアナログ周波数比較器103−4の構成を表すブロック図である。
【0111】
この図を見ても明らかな通り、DIV信号とREF信号を同一の分周比で分周する。その後、アナログ周波数比較器103−4のDFF400のデータ端子にDIV信号分周後の信号を、タイミング端子にREF信号分周後の信号をそれぞれ入力する。REF信号よりもDIV信号のほうが進んでいる場合には比較結果として「1」が、逆の場合には比較結果として「0」が出力される。
【0112】
図10は、本発明の第2の実施の形態に関わるデジタル周波数比較器103−3の構成を表すブロック図である。また、図11は本発明の第2の実施の形態に関わるデジタル周波数比較器103−3が出力するDCMP_EN信号の波形を表すタイミングチャートである。
【0113】
デジタル周波数比較器103−3は第1の実施の形態のデジタル周波数比較器103−1と基本的な構成は同一である。ただし、シーケンサ301からの出力信号線としてDCMP_EN信号が1本追加されている。
【0114】
このDCMP_EN信号は第3セレクタ103−5に入力される。DCMP_EN信号は第1の実施の形態の変数jと連動している。図5のステップS1005でj=3になるまでは第3セレクタ103−5は、アナログ周波数比較器103−3の比較結果を二分探査器103−2に出力する。一方、j=3になった後(あるいはj=3にするためのABS_ON信号の立ち上がりの後)は、デジタル周波数比較器103−1の出力を、第3セレクタ103−5は二分探査器103−2に出力する。
【0115】
図11では、この動作を表している。図11の上段の「状態」「ABS_ON」は図3のそれらと同じ動作をしている。上述の説明のように動作すると、この図11のようにDCMP_EN信号の波形を取ることとなる。
【0116】
このように動作することで、ABS_ON信号の1ビット目、2ビット目の間、すなわち最も大きく周波数が変動する期間、はアナログ周波数比較器103−4の出力を、3ビット目以降はデジタル周波数比較器103−3の出力を切り替えて動作することが可能となる。
【0117】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【0118】
本発明は、起動直後などのABS処理期間短縮を目的としたものである。特に携帯電話機等の携帯情報機器への適用を考慮したものである。特に複数の周波数帯(いわゆるデュアルバンド対応、トライバンド対応)に適用することが考えられる。しかしこれだけに限定されるものではない。
【0119】
例えば、光ディスクドライブなどの回転速度を変更する際に、本発明のABS処理を応用するなど、周波数の自動調整が必要な電子機器に適宜応用することも可能である。
【符号の説明】
【0120】
101…TCXO、102…DPFD、103…ABS、
103−1、103−3…デジタル周波数比較器、103−2…二分探査器、
103−4…アナログ周波数比較器、103−5…第3セレクタ、
104…DLPF、105…DCO、106…MMD、107…SDM、
103−2a…制御部、103−2b…ラッチ群、
301…シーケンサ、302…第1セレクタ、303…第1DFF、
304…減算器、305…第2セレクタ、306…第2DFF、400…DFF。
【特許請求の範囲】
【請求項1】
デジタル制御発振器と、前記デジタル制御発振器の出力を分周した分周信号と参照信号の位相誤差を検出するデジタル位相比較器と、自動周波数選択を行うためのABS回路と、を含むADPLL回路であって、
前記ABS回路中には前記デジタル位相比較器の出力から前記分周信号と前記参照信号の位相誤差のずれ方向を検出するデジタル周波数比較器を含み、
前記デジタル周波数比較器は、前記デジタル位相比較器のABS動作開始初期の前記分周信号と前記参照信号の位相誤差のずれ量を記憶する第1D―フリップフロップを含むことを特徴とするADPLL回路。
【請求項2】
請求項1記載のADPLL回路において、前記デジタル周波数比較器は入力される前記デジタル位相比較器の出力から前記第1D―フリップフロップに記憶された前記位相誤差のずれ量を減算する減算器を有することを特徴とするADPLL回路。
【請求項3】
請求項2記載のADPLL回路において、前記デジタル周波数比較器は前記デジタル位相比較器の出力から前記第1D―フリップフロップに記憶された前記位相誤差のずれ量を減算した値の符号を用いて前記位相誤差のずれ方向を検出することを特徴とするADPLL回路。
【請求項4】
請求項3記載のADPLL回路において、前記ABS回路中に更に二分探査器を含み、
前記二分探査器からは2以上の信号線から構成されるバンド信号が出力され、
前記デジタル周波数比較器から前記位相誤差のずれ方向を前記二分探査器に入力することで前記バンド信号のいずれか1本の信号線の値を確定することを特徴とするADPLL回路。
【請求項5】
請求項4記載のADPLL回路において、更にデジタルローパスフィルタを含み、
前記バンド信号と前記デジタルローパスフィルタを介して前記デジタル位相比較器の出力が前記デジタル制御発振器に入力されることを特徴とするADPLL回路。
【請求項6】
請求項4記載のADPLL回路において、更にアナログ位相比較器と、セレクタ回路を有し、
前記セレクタ回路によって、前記デジタル位相比較器の出力と前記アナログ位相比較器の出力のいずれを前記二分探査器に入力するかを選択することを特徴とするADPLL回路。
【請求項7】
請求項1ないし6のいずれか1項記載のADPLL回路を有することを特徴とする半導体装置。
【請求項8】
請求項7記載の半導体装置を含むことを特徴とする携帯情報機器。
【請求項1】
デジタル制御発振器と、前記デジタル制御発振器の出力を分周した分周信号と参照信号の位相誤差を検出するデジタル位相比較器と、自動周波数選択を行うためのABS回路と、を含むADPLL回路であって、
前記ABS回路中には前記デジタル位相比較器の出力から前記分周信号と前記参照信号の位相誤差のずれ方向を検出するデジタル周波数比較器を含み、
前記デジタル周波数比較器は、前記デジタル位相比較器のABS動作開始初期の前記分周信号と前記参照信号の位相誤差のずれ量を記憶する第1D―フリップフロップを含むことを特徴とするADPLL回路。
【請求項2】
請求項1記載のADPLL回路において、前記デジタル周波数比較器は入力される前記デジタル位相比較器の出力から前記第1D―フリップフロップに記憶された前記位相誤差のずれ量を減算する減算器を有することを特徴とするADPLL回路。
【請求項3】
請求項2記載のADPLL回路において、前記デジタル周波数比較器は前記デジタル位相比較器の出力から前記第1D―フリップフロップに記憶された前記位相誤差のずれ量を減算した値の符号を用いて前記位相誤差のずれ方向を検出することを特徴とするADPLL回路。
【請求項4】
請求項3記載のADPLL回路において、前記ABS回路中に更に二分探査器を含み、
前記二分探査器からは2以上の信号線から構成されるバンド信号が出力され、
前記デジタル周波数比較器から前記位相誤差のずれ方向を前記二分探査器に入力することで前記バンド信号のいずれか1本の信号線の値を確定することを特徴とするADPLL回路。
【請求項5】
請求項4記載のADPLL回路において、更にデジタルローパスフィルタを含み、
前記バンド信号と前記デジタルローパスフィルタを介して前記デジタル位相比較器の出力が前記デジタル制御発振器に入力されることを特徴とするADPLL回路。
【請求項6】
請求項4記載のADPLL回路において、更にアナログ位相比較器と、セレクタ回路を有し、
前記セレクタ回路によって、前記デジタル位相比較器の出力と前記アナログ位相比較器の出力のいずれを前記二分探査器に入力するかを選択することを特徴とするADPLL回路。
【請求項7】
請求項1ないし6のいずれか1項記載のADPLL回路を有することを特徴とする半導体装置。
【請求項8】
請求項7記載の半導体装置を含むことを特徴とする携帯情報機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2011−130047(P2011−130047A)
【公開日】平成23年6月30日(2011.6.30)
【国際特許分類】
【出願番号】特願2009−284765(P2009−284765)
【出願日】平成21年12月16日(2009.12.16)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年6月30日(2011.6.30)
【国際特許分類】
【出願日】平成21年12月16日(2009.12.16)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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