ＦＢＣメモリ装置
【課題】ＦＢＣにおいて、第一のデータ状態“１”と第二のデータ状態“０”の閾値の差を広げることにより信号量の大きいメモリ装置を提供する。
【解決手段】ビット線に沿う断面におけるゲート電極位置を、セル中心線１００ａよりもドレイン拡散層側にΔ変位させた非対称構造を用いることにより、ソース拡散層７０とボディ間の容量Ｃｓｂに対するドレイン拡散層８０とボディ間の容量Ｃｄｂの比（Ｃｄｂ／Ｃｓｂ）を小さくし、二つのデータ状態の閾値差を広げ、信号量を大きくする。
【解決手段】ビット線に沿う断面におけるゲート電極位置を、セル中心線１００ａよりもドレイン拡散層側にΔ変位させた非対称構造を用いることにより、ソース拡散層７０とボディ間の容量Ｃｓｂに対するドレイン拡散層８０とボディ間の容量Ｃｄｂの比（Ｃｄｂ／Ｃｓｂ）を小さくし、二つのデータ状態の閾値差を広げ、信号量を大きくする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は揮発性の半導体メモリ装置に関する。
【背景技術】
【０００２】
ＦＢＣ（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｃｅｌｌ）は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに形成されたフローティングボディ（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ）半導体層に正孔を蓄積することによりメモリ動作が可能な半導体メモリ装置である（例えば特許文献１参照。）。従来の一般的なＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルは、１トランジスタ−１キャパシタで構成されているのに対して、ＦＢＣはキャパシタ構造なしにトランジスタのみでメモリ動作が可能であることから、セル面積の縮小が可能であり、高集積メモリ装置として期待されている。
【０００３】
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されるＦＢＣは、ソース拡散層下及びドレイン拡散層下に絶縁膜が存在することにより拡散層容量を小さくすることができ，ソース拡散層およびドレイン拡散層とフローティングのｐ型半導体層間の電気容量を最小にする構造がとられている。
【０００４】
一方、ＦＢＣをバルクシリコン基板上に形成する場合には、ｎ型の埋め込み層上にフローティングのｐ型半導体層を形成し、このｐ型半導体層に正孔を蓄積する。しかしＳＯＩ基板上にＦＢＣを形成した場合に比較して、バルクシリコン基板上のＦＢＣではソース拡散層およびドレイン拡散層とｐ型半導体層間の電気容量が増加する。このため、第一のデータ状態“１”と第二のデータ状態“０”の閾値の差が小さく、信号量が小さいという問題があった。
【特許文献１】特開２００３−６８８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＦＢＣにおいて第一のデータ状態“１”と第二のデータ状態“０”の閾値の差を増加することができるメモリ装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、基板と、前記基板に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲート電極がワード線に、ドレイン拡散層がビット線に、ソース拡散層が固定電位線にそれぞれ接続され、前記基板中に他から電気的に分離され正孔を蓄積することが可能なフローティングボディとを備え、前記ドレイン拡散層と前記フローティングボディ間の電気容量が前記ソース拡散層と前記フローティングボディ間の電気容量未満であることを特徴としている。
【発明の効果】
【０００７】
本発明によれば、ＦＢＣにおいて、第一のデータ状態“１”と第二のデータ状態“０”の閾値の差を広げることにより信号量の大きいメモリ装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下に本発明による実施例を説明する。
【実施例１】
【０００９】
図１から図８を用いて本発明の実施例１を説明する。
【００１０】
図１は、実施例１に係るＦＢＣ装置の構造を示すビット線に沿う方向の断面図である。ＦＢＣはシリコン基板１０上のｎチャンネルＭＯＳトランジスタにより構成されている。基板１０中に例えば燐を約１ｘ１０１８ｃｍ−３含むｎ型半導体層２０と、その上部に例えばボロンを約３ｘ１０１７ｃｍ−３から約１ｘ１０１８ｃｍ−３含むｐ型半導体層３０を備える。ｐ型半導体層３０は素子分離領域９０によって隣り合う素子と互いに電気的に絶縁されたフローティング構造になっている。この基板１０上にはゲート絶縁膜４０を介してゲート電極５０が形成され、ゲート電極５０の両側壁にはゲート側壁６０が形成されている。更に，電気的に活性化した燐を約３ｘ１０２０ｃｍ−３含むｎ＋型のソース拡散層７０およびドレイン拡散層８０が基板１０中に形成されている。ソース拡散層７０およびドレイン拡散層８０は、拡散層の底部がｐ型半導体層３０の領域にとどまり、ｎ型半導体層２０には達しない深さに形成されている。
【００１１】
ここで、隣り合う素子分離領域９０に挟まれたゲート絶縁膜４０、ゲート電極５０、ソース拡散層７０、ドレイン拡散層８０からなるＭＯＳトランジスタをひとつのメモリセル領域１００と定義する。
【００１２】
図１に示すように、断面図におけるゲート電極５０の中心線１００ｂはメモリセル領域１００の中央にあたるセル中心線１００ａよりもドレイン拡散層８０側に寄った非対称な位置に形成されている。これによりゲート電極とドレイン拡散層端の距離は、ゲート電極とソース拡散層端の距離よりも短くなっている。
【００１３】
図２（ａ）は本実施例１によるメモリセルアレイの平面図を示す。ＦＢＣをマトリクス配列したメモリセルアレイを構成する場合は、ゲート電極５０は一方方向に連続的に形成され、これがワード線５０ａとなる。ソース拡散層は固定電位線であるソース線７０ａに接続され、ワード線５０ａと同じ方向に連続的に形成される。このソース線７０ａは隣り合う二つのセルのワード線５０ａに共有されるため、ワード線５０ａ２本に対してソース線７０ａが１本で構成される。ビット線８０ａは隣り合う二つのトランジスタのドレイン拡散層８０と共有され、ワード線５０ａと交差する方向に連続的に形成されている。ビット線８０ａはドレイン拡散層に接続される。トランジスタ上は層間絶縁膜で覆われ、この上にドレイン拡散層と電気的に接続するビット線コンタクト８０ｂが形成される。ワード線５０ａ、ソース線７０ａ、ビット線８０ａによって格子状にパターン形成されたユニットセル１４０aは、絶縁領域１１０により分離されている。
【００１４】
比較のために従来のゲート電極５０がセル中心線１００ａ上にある場合の平面図を図２（ｂ）に示す。本発明のユニットセル１４０aと、従来のセル中心線１００ａに対称な構造の場合のユニットセル１４０ｂを比較すると、本実施例は従来のユニットセルと同じ面積になる。ここで、ユニットセル１４０ａの面積はセル中心線に対称な場合のユニットセル１４０ｂと同じである必要はないが、本実施例ではセル中心線１００ａに対称な構造と、セル中心線１００ａからゲート電極５０をドレイン拡散層８０方向に変位させた場合を比較する場合には、それぞれのユニットセル（１４０ａ、１４０ｂ）の面積を同一の条件にして比較していることに留意すべきである。
【００１５】
図３（ａ）は本実施例による半導体メモリ装置の断面形状を示し、とくにソース拡散層７０とドレイン拡散層８０の濃度分布を示している。ゲート電極５０の中心位置がセル中心線１００ａからドレイン拡散層８０側にΔ変位したことにより、ゲート電極の中心からソース拡散層端までの距離が長くなり、ドレイン拡散層端までの距離が短くなっている。これによってソース拡散層７０に注入された不純物のドーズ量に比較してドレイン拡散層８０に注入された不純物のドーズ量が小さく、濃度分布がセル中心線１００ａに対して非対称になっていることがわかる。比較のために、従来のセル中心線１００ａに対して対称な構造について図３（ｂ）に示す。
【００１６】
次に、本実施例における、書き込み、読み出しを行う選択セルにおける動作波形を図４に示す。また、本実施例において、計算に用いたバイアス条件を表１に示す。
【表１】
ここで、図４では説明をわかりやすくするために表１とは異なるバイアス条件を用いていることに留意すべきである。ここで、第一のデータ状態“１”および第二のデータ状態“０”について、フローティングボディにホールが注入されたデータ状態を“１”と定義し、フローティングボディのホールが放出されたデータ状態を“０”と定義する。本実施例では、選択セルに“１”書き込み→“１”記憶保持→“１”読み出しを行い、それに続いて“０”書き込み→“０”記憶保持→“０”読み出しの順に動作させる場合について、順次説明する。動作はこの順序に限定されるものではない。
【００１７】
図４は、ワード線電圧ＶＷＬ、ビット線電圧ＶＢＬ、およびボディ電圧ＶＢを同時にあらわしている。ただし、図４および表１は実施例１における動作電圧の一例であり、これらの電圧を用いる必要性はない。また、グラフにおける時間軸の長さについては模式的なものであり、相対的な動作時間を限定するものではない。
【００１８】
まず、選択セルに“１”書き込みを行うには、時刻ｔ１にワード線電圧ＶＷＬを約１．５Ｖに印加し、続いて時刻ｔ２にビット線電圧ＶＢＬを約２．２Ｖに印加する。ドレイン拡散層８０のゲート端でインパクトイオン化が起こり、フローティングボディー領域に過剰ホールが注入保持されて“１”が書き込まれる。
【００１９】
次に、“１”の記憶保持を行うには、時刻ｔ３にワード線電圧ＶＷＬを約−２Ｖに印加し、時刻ｔ４にビット線電圧ＶＢＬを約０Ｖにする。これにより時刻ｔ４に“１”が記憶される。
【００２０】
次に、“１”読み出しを行うには、ワード線電圧ＶＷＬを約−２．０Vに保持した状態で時刻ｔ５にビット線電圧ＶＢＬを約０．２Ｖにする。そしてワード線電圧ＶＷＬをスウィープすることにより“１”が読み出される。
【００２１】
続いて選択セルに“０”書き込みを行うには、時刻ｔ１１に選択したワード線電圧ＶＷＬを約１．５Ｖに印加し、続いて時刻ｔ１２にビット線電圧ＶＢＬを約−１．１Ｖにする。ドレイン拡散層との接合が順方向バイアスになり、バルク領域３０のホールが放出され、“０”が書き込まれる。
【００２２】
次に、“０”の記憶保持を行うには、時刻ｔ１３に選択したワード線電圧ＶＷＬを約−２Ｖに印加し、時刻ｔ１４に選択したビット線電圧ＶＢＬを約０Ｖにする。これにより時刻ｔ１４に“０”が記憶される。
【００２３】
最後に、“０”読み出しを行うには、選択したワード線電圧ＶＷＬを約−２・０Vに保持した状態で、時刻ｔ１５に選択したビット線電圧ＶＢＬを約０．２Ｖに印加してワード線電圧ＶＷＬをスウィープすると“０”が読み出される。以上のようにして“１”書き込みから“０”読み出しまでの一連の動作を行うことができる。
【００２４】
ここで、実施例１における読み出し時のボディ電圧ＶＢの変化量について、図５を用いてさらに詳細に説明する。図５（ａ）は“１”書き込み後の“１”記憶保持および“１”読み出し時におけるボディ電圧ＶＢ、すなわち図４における時刻ｔ３から時刻ｔ５におけるボディ電圧ＶＢを示す。図５（ｂ）は“０”書き込み後の“０”記憶保持および“０”読み出し時におけるボディ電圧ＶＢ、すなわち図４における時刻１３から時刻１５のボディ電圧ＶＢを示している。図５（ａ）（ｂ）中の「変位あり」はゲート電極５０が中心線１００ａからドレイン拡散層８０側に約０．０５μｍ変位した非対称な構造の場合のボディ電圧ＶＢを示し、図中の「変位なし」は比較のために従来のセル中心線１００ａに対称な構造の場合のボディ電位ＶＢを示している。
【００２５】
図５（ａ）において、「変位あり」のほうが「変位なし」に比較してボディ電位ＶＢの下降が抑制されている。つまり「変位あり」では“１”読み出し時の閾値が浅くなることを意味している。一方、図５（ｂ）では、「変位あり」のほうが「変位なし」に比較してボディ電位ＶＢの上昇が抑制されている。つまり「変位あり」では“０”読み出し時の閾値が深くなることを意味している。この結果、「変位あり」では“１”読み出し時の閾値がより浅くなり、かつ“０”読み出し時の閾値がより深くなり、閾値の差を増大することが可能となる。すなわち二つのデータ状態の差が大きくなり、信号量が大きくなるという効果がある。
【００２６】
図６にはゲート電極５０のセル中心線１００ａからドレイン拡散層方向への変位量に対する信号量の関係を示す。ゲートの中心線をセル中心線１００ａと一致させた場合（変位０の場合）には約０．１９Ｖ程度の信号量であったものが、０．０５μｍ変位させた場合には、信号量が約０．２５Ｖとなり、０．０６Ｖ上昇している。これは変位なしの場合と比較して信号量が約３２％上昇したことになる。また、図６から、信号量を約１０％あげるためには、ゲート電極の変位量は約０．０２μｍに相当することがわかる。
【００２７】
図７には、ソース拡散層７０とボディ間の容量Ｃｓｂに対するドレイン拡散層８０とボディ間の容量Ｃｄｂの比（Ｃｄｂ／Ｃｓｂ）に対する信号量を示している。Ｃｄｂ／Ｃｓｂの変化量に依存して信号量が増加する。たとえばＣｄｂ／Ｃｓｂが１のときに比較して、Ｃｄｂ／Ｃｓｂを約０．９３にした場合には信号量が約１０％上昇することが図７からわかる。
【００２８】
以上のように、本実施例ではユニットセル１４０の面積を一定の条件にした場合、ゲート電極５０をセル中心線１００ａからドレイン拡散層８０側に変位させ、セル中心線１００ａに対して非対称な構造にする、すなわちＣｄｂ／Ｃｓｂ比を小さくすることによって、信号量を大きくすることが可能となる。また、ゲート電極の変位量を大きくするにしたがって信号量が大きくなる効果がある。
【００２９】
なお、実施例１ではワード線とソース拡散層端との距離を短くする方法として、直線構造を有するワード線を用いて説明したが、同様の距離関係を有する構造であれば他の構造であってもかまわない。例えば、ワード線の構成をウィグル構造とよばれる非直線からなる構造を用いてもかまわない。ウィグル構造の一例として図８に平面図を示す。ワード線がビット線と重なる領域ではワード線がドレイン拡散層に近く、ビット線と重ならない領域ではワード線がセル中心線上に構成される。また、ウィグル構造と直線構造を適宜組み合わせてもかまわない。
【実施例２】
【００３０】
図９および図１０を用いて本発明における実施例２を説明する。
【００３１】
実施例１ではワード線の中心位置をドレイン拡散層側に変位させる非対称構造を用いることによってＣｄｂ／Ｃｓｂ比を小さくしているが、実施例２ではドレイン拡散層とソース拡散層の濃度を非対称にすることによりＣｄｂ／Ｃｓｂ比を小さくしている点で、実施例１と異なる。
【００３２】
図９に実施例２における半導体メモリ装置の構造を示すビット線に沿う方向の断面構造図を示す。実施例２の断面構造では、ソース拡散層はドレイン拡散層よりも不純物濃度が高いことに特徴がある。このような特徴をもつＦＢＣの製造方法として、たとえば、図９中に示すようにソース／ドレインの拡散層の形成時に基板に対して角度をもって不純物イオンを注入することにより、ゲート電極によって影になるドレイン拡散層領域の不純物濃度を、ソース拡散層の不純物濃度よりも意図的に薄くする非対称イオン注入法を用いることが可能である。この方法を用いることによって、Ｃｄｂ／Ｃｓｂを小さくすることが可能となり、Ｃｄｂ／Ｃｓｂの変化量に対応して信号量を増加することができる。すなわち、実施例１と同様の効果を得ることが可能となる。
【００３３】
図１０は、本実施２によるメモリセルアレイの平面図を示す。実施例２でも実施例１と同様にＣｄｂ／Ｃｓｂを小さくする効果がある。ただし、実施例２のユニットセル１４０ｃはセル中心線１００ａに対称な構造の場合のユニットセル１４０ｂと面積が異なることに注意が必要である。
【００３４】
なお、図９および図１０ではゲート電極位置がセル中心線１００ａと等しい場合について示したが、これは実施例１の方法と適宜組み合わせてゲート位置を変位させてもかまわない。
【００３５】
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。
【図面の簡単な説明】
【００３６】
【図１】実施例１に係る半導体メモリ装置の構造を示す断面図。
【図２】実施例１に係る半導体メモリ装置のレイアウトを示す平面図。
【図３】実施例１に係る半導体メモリ装置の不純物濃度分布を示す断面図。
【図４】実施例１に係る半導体メモリ装置の動作波形を示す図。
【図５】実施例１に係る半導体メモリ装置のボディ電位変化量を示す図。
【図６】実施例１に係る半導体メモリ装置のゲート変位量に対する信号強度変化量を示す図。
【図７】実施例１に係る半導体メモリ装置の信号強度に対するドレイン−ボディ間容量とソース−ボディ間容量比（Ｃｄｂ／Ｃｓｂ）を示す図。
【図８】実施例１に係る半導体メモリ装置のレイアウトを示す平面図。
【図９】実施例２に係る半導体メモリ装置の構造を示す断面図。
【図１０】実施例２に係る半導体メモリ装置のレイアウトを示す平面図。
【符号の説明】
【００３７】
１０ 基板
２０ ｎ型半導体層
３０ ｐ型半導体層
４０ ゲート絶縁膜
５０ ゲート電極
５０ａ ワード線
６０ ゲート側壁
７０ ソース拡散層
７０ａ ソース線
８０ ドレイン拡散層
８０ａ ビット線
８０ｂ ビット線コンタクト
９０ 素子分離領域
１００ メモリセル領域
１００ａ セル中心線
１００ｂ ゲート中心線
１１０ 絶縁領域
１４０ａ〜１４０ｃ ユニットセル
ｔ１〜ｔ５ ｔ１１〜ｔ１５ 時刻
ＶＢＬ ビット線電圧
ＶＷＬ ワード線電圧
ＶＢ ボディ電圧
Δ 変位
Ｃｓｂ ソース−ボディ間容量
Ｃｄｂ ドレイン−ボディ間容量
【技術分野】
【０００１】
本発明は揮発性の半導体メモリ装置に関する。
【背景技術】
【０００２】
ＦＢＣ（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｃｅｌｌ）は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに形成されたフローティングボディ（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ）半導体層に正孔を蓄積することによりメモリ動作が可能な半導体メモリ装置である（例えば特許文献１参照。）。従来の一般的なＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルは、１トランジスタ−１キャパシタで構成されているのに対して、ＦＢＣはキャパシタ構造なしにトランジスタのみでメモリ動作が可能であることから、セル面積の縮小が可能であり、高集積メモリ装置として期待されている。
【０００３】
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されるＦＢＣは、ソース拡散層下及びドレイン拡散層下に絶縁膜が存在することにより拡散層容量を小さくすることができ，ソース拡散層およびドレイン拡散層とフローティングのｐ型半導体層間の電気容量を最小にする構造がとられている。
【０００４】
一方、ＦＢＣをバルクシリコン基板上に形成する場合には、ｎ型の埋め込み層上にフローティングのｐ型半導体層を形成し、このｐ型半導体層に正孔を蓄積する。しかしＳＯＩ基板上にＦＢＣを形成した場合に比較して、バルクシリコン基板上のＦＢＣではソース拡散層およびドレイン拡散層とｐ型半導体層間の電気容量が増加する。このため、第一のデータ状態“１”と第二のデータ状態“０”の閾値の差が小さく、信号量が小さいという問題があった。
【特許文献１】特開２００３−６８８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＦＢＣにおいて第一のデータ状態“１”と第二のデータ状態“０”の閾値の差を増加することができるメモリ装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、基板と、前記基板に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲート電極がワード線に、ドレイン拡散層がビット線に、ソース拡散層が固定電位線にそれぞれ接続され、前記基板中に他から電気的に分離され正孔を蓄積することが可能なフローティングボディとを備え、前記ドレイン拡散層と前記フローティングボディ間の電気容量が前記ソース拡散層と前記フローティングボディ間の電気容量未満であることを特徴としている。
【発明の効果】
【０００７】
本発明によれば、ＦＢＣにおいて、第一のデータ状態“１”と第二のデータ状態“０”の閾値の差を広げることにより信号量の大きいメモリ装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下に本発明による実施例を説明する。
【実施例１】
【０００９】
図１から図８を用いて本発明の実施例１を説明する。
【００１０】
図１は、実施例１に係るＦＢＣ装置の構造を示すビット線に沿う方向の断面図である。ＦＢＣはシリコン基板１０上のｎチャンネルＭＯＳトランジスタにより構成されている。基板１０中に例えば燐を約１ｘ１０１８ｃｍ−３含むｎ型半導体層２０と、その上部に例えばボロンを約３ｘ１０１７ｃｍ−３から約１ｘ１０１８ｃｍ−３含むｐ型半導体層３０を備える。ｐ型半導体層３０は素子分離領域９０によって隣り合う素子と互いに電気的に絶縁されたフローティング構造になっている。この基板１０上にはゲート絶縁膜４０を介してゲート電極５０が形成され、ゲート電極５０の両側壁にはゲート側壁６０が形成されている。更に，電気的に活性化した燐を約３ｘ１０２０ｃｍ−３含むｎ＋型のソース拡散層７０およびドレイン拡散層８０が基板１０中に形成されている。ソース拡散層７０およびドレイン拡散層８０は、拡散層の底部がｐ型半導体層３０の領域にとどまり、ｎ型半導体層２０には達しない深さに形成されている。
【００１１】
ここで、隣り合う素子分離領域９０に挟まれたゲート絶縁膜４０、ゲート電極５０、ソース拡散層７０、ドレイン拡散層８０からなるＭＯＳトランジスタをひとつのメモリセル領域１００と定義する。
【００１２】
図１に示すように、断面図におけるゲート電極５０の中心線１００ｂはメモリセル領域１００の中央にあたるセル中心線１００ａよりもドレイン拡散層８０側に寄った非対称な位置に形成されている。これによりゲート電極とドレイン拡散層端の距離は、ゲート電極とソース拡散層端の距離よりも短くなっている。
【００１３】
図２（ａ）は本実施例１によるメモリセルアレイの平面図を示す。ＦＢＣをマトリクス配列したメモリセルアレイを構成する場合は、ゲート電極５０は一方方向に連続的に形成され、これがワード線５０ａとなる。ソース拡散層は固定電位線であるソース線７０ａに接続され、ワード線５０ａと同じ方向に連続的に形成される。このソース線７０ａは隣り合う二つのセルのワード線５０ａに共有されるため、ワード線５０ａ２本に対してソース線７０ａが１本で構成される。ビット線８０ａは隣り合う二つのトランジスタのドレイン拡散層８０と共有され、ワード線５０ａと交差する方向に連続的に形成されている。ビット線８０ａはドレイン拡散層に接続される。トランジスタ上は層間絶縁膜で覆われ、この上にドレイン拡散層と電気的に接続するビット線コンタクト８０ｂが形成される。ワード線５０ａ、ソース線７０ａ、ビット線８０ａによって格子状にパターン形成されたユニットセル１４０aは、絶縁領域１１０により分離されている。
【００１４】
比較のために従来のゲート電極５０がセル中心線１００ａ上にある場合の平面図を図２（ｂ）に示す。本発明のユニットセル１４０aと、従来のセル中心線１００ａに対称な構造の場合のユニットセル１４０ｂを比較すると、本実施例は従来のユニットセルと同じ面積になる。ここで、ユニットセル１４０ａの面積はセル中心線に対称な場合のユニットセル１４０ｂと同じである必要はないが、本実施例ではセル中心線１００ａに対称な構造と、セル中心線１００ａからゲート電極５０をドレイン拡散層８０方向に変位させた場合を比較する場合には、それぞれのユニットセル（１４０ａ、１４０ｂ）の面積を同一の条件にして比較していることに留意すべきである。
【００１５】
図３（ａ）は本実施例による半導体メモリ装置の断面形状を示し、とくにソース拡散層７０とドレイン拡散層８０の濃度分布を示している。ゲート電極５０の中心位置がセル中心線１００ａからドレイン拡散層８０側にΔ変位したことにより、ゲート電極の中心からソース拡散層端までの距離が長くなり、ドレイン拡散層端までの距離が短くなっている。これによってソース拡散層７０に注入された不純物のドーズ量に比較してドレイン拡散層８０に注入された不純物のドーズ量が小さく、濃度分布がセル中心線１００ａに対して非対称になっていることがわかる。比較のために、従来のセル中心線１００ａに対して対称な構造について図３（ｂ）に示す。
【００１６】
次に、本実施例における、書き込み、読み出しを行う選択セルにおける動作波形を図４に示す。また、本実施例において、計算に用いたバイアス条件を表１に示す。
【表１】
ここで、図４では説明をわかりやすくするために表１とは異なるバイアス条件を用いていることに留意すべきである。ここで、第一のデータ状態“１”および第二のデータ状態“０”について、フローティングボディにホールが注入されたデータ状態を“１”と定義し、フローティングボディのホールが放出されたデータ状態を“０”と定義する。本実施例では、選択セルに“１”書き込み→“１”記憶保持→“１”読み出しを行い、それに続いて“０”書き込み→“０”記憶保持→“０”読み出しの順に動作させる場合について、順次説明する。動作はこの順序に限定されるものではない。
【００１７】
図４は、ワード線電圧ＶＷＬ、ビット線電圧ＶＢＬ、およびボディ電圧ＶＢを同時にあらわしている。ただし、図４および表１は実施例１における動作電圧の一例であり、これらの電圧を用いる必要性はない。また、グラフにおける時間軸の長さについては模式的なものであり、相対的な動作時間を限定するものではない。
【００１８】
まず、選択セルに“１”書き込みを行うには、時刻ｔ１にワード線電圧ＶＷＬを約１．５Ｖに印加し、続いて時刻ｔ２にビット線電圧ＶＢＬを約２．２Ｖに印加する。ドレイン拡散層８０のゲート端でインパクトイオン化が起こり、フローティングボディー領域に過剰ホールが注入保持されて“１”が書き込まれる。
【００１９】
次に、“１”の記憶保持を行うには、時刻ｔ３にワード線電圧ＶＷＬを約−２Ｖに印加し、時刻ｔ４にビット線電圧ＶＢＬを約０Ｖにする。これにより時刻ｔ４に“１”が記憶される。
【００２０】
次に、“１”読み出しを行うには、ワード線電圧ＶＷＬを約−２．０Vに保持した状態で時刻ｔ５にビット線電圧ＶＢＬを約０．２Ｖにする。そしてワード線電圧ＶＷＬをスウィープすることにより“１”が読み出される。
【００２１】
続いて選択セルに“０”書き込みを行うには、時刻ｔ１１に選択したワード線電圧ＶＷＬを約１．５Ｖに印加し、続いて時刻ｔ１２にビット線電圧ＶＢＬを約−１．１Ｖにする。ドレイン拡散層との接合が順方向バイアスになり、バルク領域３０のホールが放出され、“０”が書き込まれる。
【００２２】
次に、“０”の記憶保持を行うには、時刻ｔ１３に選択したワード線電圧ＶＷＬを約−２Ｖに印加し、時刻ｔ１４に選択したビット線電圧ＶＢＬを約０Ｖにする。これにより時刻ｔ１４に“０”が記憶される。
【００２３】
最後に、“０”読み出しを行うには、選択したワード線電圧ＶＷＬを約−２・０Vに保持した状態で、時刻ｔ１５に選択したビット線電圧ＶＢＬを約０．２Ｖに印加してワード線電圧ＶＷＬをスウィープすると“０”が読み出される。以上のようにして“１”書き込みから“０”読み出しまでの一連の動作を行うことができる。
【００２４】
ここで、実施例１における読み出し時のボディ電圧ＶＢの変化量について、図５を用いてさらに詳細に説明する。図５（ａ）は“１”書き込み後の“１”記憶保持および“１”読み出し時におけるボディ電圧ＶＢ、すなわち図４における時刻ｔ３から時刻ｔ５におけるボディ電圧ＶＢを示す。図５（ｂ）は“０”書き込み後の“０”記憶保持および“０”読み出し時におけるボディ電圧ＶＢ、すなわち図４における時刻１３から時刻１５のボディ電圧ＶＢを示している。図５（ａ）（ｂ）中の「変位あり」はゲート電極５０が中心線１００ａからドレイン拡散層８０側に約０．０５μｍ変位した非対称な構造の場合のボディ電圧ＶＢを示し、図中の「変位なし」は比較のために従来のセル中心線１００ａに対称な構造の場合のボディ電位ＶＢを示している。
【００２５】
図５（ａ）において、「変位あり」のほうが「変位なし」に比較してボディ電位ＶＢの下降が抑制されている。つまり「変位あり」では“１”読み出し時の閾値が浅くなることを意味している。一方、図５（ｂ）では、「変位あり」のほうが「変位なし」に比較してボディ電位ＶＢの上昇が抑制されている。つまり「変位あり」では“０”読み出し時の閾値が深くなることを意味している。この結果、「変位あり」では“１”読み出し時の閾値がより浅くなり、かつ“０”読み出し時の閾値がより深くなり、閾値の差を増大することが可能となる。すなわち二つのデータ状態の差が大きくなり、信号量が大きくなるという効果がある。
【００２６】
図６にはゲート電極５０のセル中心線１００ａからドレイン拡散層方向への変位量に対する信号量の関係を示す。ゲートの中心線をセル中心線１００ａと一致させた場合（変位０の場合）には約０．１９Ｖ程度の信号量であったものが、０．０５μｍ変位させた場合には、信号量が約０．２５Ｖとなり、０．０６Ｖ上昇している。これは変位なしの場合と比較して信号量が約３２％上昇したことになる。また、図６から、信号量を約１０％あげるためには、ゲート電極の変位量は約０．０２μｍに相当することがわかる。
【００２７】
図７には、ソース拡散層７０とボディ間の容量Ｃｓｂに対するドレイン拡散層８０とボディ間の容量Ｃｄｂの比（Ｃｄｂ／Ｃｓｂ）に対する信号量を示している。Ｃｄｂ／Ｃｓｂの変化量に依存して信号量が増加する。たとえばＣｄｂ／Ｃｓｂが１のときに比較して、Ｃｄｂ／Ｃｓｂを約０．９３にした場合には信号量が約１０％上昇することが図７からわかる。
【００２８】
以上のように、本実施例ではユニットセル１４０の面積を一定の条件にした場合、ゲート電極５０をセル中心線１００ａからドレイン拡散層８０側に変位させ、セル中心線１００ａに対して非対称な構造にする、すなわちＣｄｂ／Ｃｓｂ比を小さくすることによって、信号量を大きくすることが可能となる。また、ゲート電極の変位量を大きくするにしたがって信号量が大きくなる効果がある。
【００２９】
なお、実施例１ではワード線とソース拡散層端との距離を短くする方法として、直線構造を有するワード線を用いて説明したが、同様の距離関係を有する構造であれば他の構造であってもかまわない。例えば、ワード線の構成をウィグル構造とよばれる非直線からなる構造を用いてもかまわない。ウィグル構造の一例として図８に平面図を示す。ワード線がビット線と重なる領域ではワード線がドレイン拡散層に近く、ビット線と重ならない領域ではワード線がセル中心線上に構成される。また、ウィグル構造と直線構造を適宜組み合わせてもかまわない。
【実施例２】
【００３０】
図９および図１０を用いて本発明における実施例２を説明する。
【００３１】
実施例１ではワード線の中心位置をドレイン拡散層側に変位させる非対称構造を用いることによってＣｄｂ／Ｃｓｂ比を小さくしているが、実施例２ではドレイン拡散層とソース拡散層の濃度を非対称にすることによりＣｄｂ／Ｃｓｂ比を小さくしている点で、実施例１と異なる。
【００３２】
図９に実施例２における半導体メモリ装置の構造を示すビット線に沿う方向の断面構造図を示す。実施例２の断面構造では、ソース拡散層はドレイン拡散層よりも不純物濃度が高いことに特徴がある。このような特徴をもつＦＢＣの製造方法として、たとえば、図９中に示すようにソース／ドレインの拡散層の形成時に基板に対して角度をもって不純物イオンを注入することにより、ゲート電極によって影になるドレイン拡散層領域の不純物濃度を、ソース拡散層の不純物濃度よりも意図的に薄くする非対称イオン注入法を用いることが可能である。この方法を用いることによって、Ｃｄｂ／Ｃｓｂを小さくすることが可能となり、Ｃｄｂ／Ｃｓｂの変化量に対応して信号量を増加することができる。すなわち、実施例１と同様の効果を得ることが可能となる。
【００３３】
図１０は、本実施２によるメモリセルアレイの平面図を示す。実施例２でも実施例１と同様にＣｄｂ／Ｃｓｂを小さくする効果がある。ただし、実施例２のユニットセル１４０ｃはセル中心線１００ａに対称な構造の場合のユニットセル１４０ｂと面積が異なることに注意が必要である。
【００３４】
なお、図９および図１０ではゲート電極位置がセル中心線１００ａと等しい場合について示したが、これは実施例１の方法と適宜組み合わせてゲート位置を変位させてもかまわない。
【００３５】
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。
【図面の簡単な説明】
【００３６】
【図１】実施例１に係る半導体メモリ装置の構造を示す断面図。
【図２】実施例１に係る半導体メモリ装置のレイアウトを示す平面図。
【図３】実施例１に係る半導体メモリ装置の不純物濃度分布を示す断面図。
【図４】実施例１に係る半導体メモリ装置の動作波形を示す図。
【図５】実施例１に係る半導体メモリ装置のボディ電位変化量を示す図。
【図６】実施例１に係る半導体メモリ装置のゲート変位量に対する信号強度変化量を示す図。
【図７】実施例１に係る半導体メモリ装置の信号強度に対するドレイン−ボディ間容量とソース−ボディ間容量比（Ｃｄｂ／Ｃｓｂ）を示す図。
【図８】実施例１に係る半導体メモリ装置のレイアウトを示す平面図。
【図９】実施例２に係る半導体メモリ装置の構造を示す断面図。
【図１０】実施例２に係る半導体メモリ装置のレイアウトを示す平面図。
【符号の説明】
【００３７】
１０ 基板
２０ ｎ型半導体層
３０ ｐ型半導体層
４０ ゲート絶縁膜
５０ ゲート電極
５０ａ ワード線
６０ ゲート側壁
７０ ソース拡散層
７０ａ ソース線
８０ ドレイン拡散層
８０ａ ビット線
８０ｂ ビット線コンタクト
９０ 素子分離領域
１００ メモリセル領域
１００ａ セル中心線
１００ｂ ゲート中心線
１１０ 絶縁領域
１４０ａ〜１４０ｃ ユニットセル
ｔ１〜ｔ５ ｔ１１〜ｔ１５ 時刻
ＶＢＬ ビット線電圧
ＶＷＬ ワード線電圧
ＶＢ ボディ電圧
Δ 変位
Ｃｓｂ ソース−ボディ間容量
Ｃｄｂ ドレイン−ボディ間容量
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート電極がワード線に、ドレイン拡散層がビット線に、ソース拡散層が固定電位線にそれぞれ接続され、
前記基板中に他から電気的に分離され正孔を蓄積することが可能なフローティングボディとを備え、
前記ドレイン拡散層と前記フローティングボディ間の電気容量が前記ソース拡散層と前記フローティングボディ間の電気容量未満であることを特徴とする半導体メモリ装置。
【請求項２】
前記ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタであり、前記フローティングボディがｐ型であり、前記ｐ型のフローティングボディがｎ型の半導体層上に備えられることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記ＭＯＳトランジスタが隣り合う二つの素子分離領域の間に形成され、ビット線に平行に沿った断面における前記ＭＯＳトランジスタのゲート電極が、前記隣り合う二つの素子分離領域間の中央位置よりも前記ドレイン拡散層側に近い位置に形成されたＭＯＳトランジスタ構造であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記ドレイン拡散層の不純物濃度を前記ソース拡散層の不純物濃度に比較して薄くしたＭＯＳトランジスタ構造であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項５】
前記ワード線にウィグル構造を用いることにより、前記ドレイン拡散層と前記フローティングボディ間の電気容量を前記ソース拡散層と前記フローティングボディ間の電気容量未満にすることを特徴とする請求項１記載の半導体メモリ装置。
【請求項１】
基板と、
前記基板に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート電極がワード線に、ドレイン拡散層がビット線に、ソース拡散層が固定電位線にそれぞれ接続され、
前記基板中に他から電気的に分離され正孔を蓄積することが可能なフローティングボディとを備え、
前記ドレイン拡散層と前記フローティングボディ間の電気容量が前記ソース拡散層と前記フローティングボディ間の電気容量未満であることを特徴とする半導体メモリ装置。
【請求項２】
前記ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタであり、前記フローティングボディがｐ型であり、前記ｐ型のフローティングボディがｎ型の半導体層上に備えられることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記ＭＯＳトランジスタが隣り合う二つの素子分離領域の間に形成され、ビット線に平行に沿った断面における前記ＭＯＳトランジスタのゲート電極が、前記隣り合う二つの素子分離領域間の中央位置よりも前記ドレイン拡散層側に近い位置に形成されたＭＯＳトランジスタ構造であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記ドレイン拡散層の不純物濃度を前記ソース拡散層の不純物濃度に比較して薄くしたＭＯＳトランジスタ構造であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項５】
前記ワード線にウィグル構造を用いることにより、前記ドレイン拡散層と前記フローティングボディ間の電気容量を前記ソース拡散層と前記フローティングボディ間の電気容量未満にすることを特徴とする請求項１記載の半導体メモリ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−７３６８０（Ｐ２００７−７３６８０Ａ）
【公開日】平成１９年３月２２日（２００７．３．２２）
【国際特許分類】
【出願番号】特願２００５−２５７９９９（Ｐ２００５−２５７９９９）
【出願日】平成１７年９月６日（２００５．９．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年３月２２日（２００７．３．２２）
【国際特許分類】
【出願日】平成１７年９月６日（２００５．９．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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