【課題】高誘電率を有する薄膜を改質する半導体装置の製造方法及び基板処理装置を提供する。
【解決手段】高誘電体膜が形成された基板を処理室へ搬入する工程と、基板にマイクロ波を照射することにより、高誘電体膜を加熱して改質する工程と、基板を前記処理室から搬出する工程と、を有する半導体装置の製造方法が提供される。 （もっと読む）

【課題】 ＣＶＤ法によるシリコン酸化膜の成膜方法であって、シリコン酸化膜成膜後に熱処理または塩素処理などの別の改質工程を行わずとも、ＯＨ基の含有量が抑えられたシリコン酸化膜を成膜することができるシリコン酸化膜の成膜方法を提供する。
【解決手段】 エピタキシャル成長用のシリコンウエーハに対してＣＶＤ法を用いてシリコン酸化膜を成膜する方法であって、少なくとも、前記シリコンウエーハとして表面にエピタキシャル層を成長する前のシリコンウエーハに対して、シリコン原料ガスの他に塩素ガスを含有する反応ガス雰囲気下で、前記ＣＶＤ法によりシリコン酸化膜を成膜することを特徴とするシリコン酸化膜の成膜方法。 （もっと読む）

【課題】半導体基板上にパターニングされたＳｉＯ₂膜および／もしくはＳｉN膜を生成する製膜方法において、拡散制御性能、またはパッシベーション性能を満たすＳｉＯ₂膜および／もしくはＳｉN膜を生成する。
【解決手段】ＳｉＯ₂および／もしくはＳｉＯ₂前駆体を含む溶液を半導体基板上にパターニングして塗布して第１パターンを生成するステップと、ＣＶＤ法によってＳｉＯ₂膜および／もしくはＳｉN膜を生成するステップと、フッ酸水溶液に浸漬させて前記第１パターンを除去することにより、前記ＣＶＤ法によるＳｉＯ₂膜および／もしくはＳｉN膜からなる第２パターンを生成するステップと、を備える。 （もっと読む）

【課題】酸化プラセオジムの誘電体、酸化プラセオジムを備えたトランジスタ及びその製造方法を提供し、以って半導体素子のリーク電流及び等価酸化物膜厚の過大の問題を解決すること。
【解決手段】本発明では、酸化プラセオジムを備えたトランジスタは、少なくとも一つのIII−Ｖ族基板と、一つのゲート誘電層と、一つのゲート電極とを含む。また、III−Ｖ族基板にゲート誘電層が設けられ、ゲート誘電層にゲート電極が設けられ、誘電層は酸化プラセオジム（Ｐｒ_xＯ_y）である。本発明は、誘電層材料として高誘電率及び高エネルギーギャップを備えた酸化プラセオジム（Ｐｒ₆Ｏ₁₁）を用いることにより、リーク電流を有効に抑制する外、更にIII−Ｖ族材料を基板とした素子の等価酸化膜厚（ＥＯＴ）を薄くさせることもできる。 （もっと読む）

【課題】炭化珪素とその上に形成される絶縁膜との界面の品質及び当該絶縁膜の品質を改善して界面準位密度を低減することができる炭化珪素半導体素子の製造方法及び電子デバイスの製造方法を提供する。
【解決手段】炭化珪素基板１の主表面を、水素ガスを含むクリーニングガスで表面処理し、前記主表面を窒素含有ガスで表面処理し、前記主表面上に絶縁膜２を形成する。 （もっと読む）

【課題】生産性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、シリコン基板１０１と、同一のシリコン基板１０１上に設けられたＮ型トランジスタ２００およびＰ型トランジスタ２０２と、を備え、Ｎ型トランジスタ２００およびＰ型トランジスタ２０２は、Ｈｆを含む高誘電率ゲート絶縁膜１０８と、高誘電率ゲート絶縁膜１０８上に設けられたＴｉＮ膜１１０と、を有しており、Ｎ型トランジスタ２００は、シリコン基板１０１と高誘電率ゲート絶縁膜１０８との間に、Ｌａ添加ＳｉＯ２膜１０９ａを有しており、Ｐ型トランジスタ２０２は、高誘電率ゲート絶縁膜１０８とＴｉＮ膜１１０の間に、Ｎ型トランジスタ２００と同じ仕事関数調整用元素を含有するＬａ添加ＳｉＯ_２膜１０９ｂを有する。 （もっと読む）

【課題】選択メタルキャップを用いることなしに、生産性の高いエアギャップ配線を形成する。
【解決手段】ウエハ１４上の絶縁膜２００にCuダマシン配線２１０を形成する第１の工程と、ウエハ１４上に第１のバリア膜２２０を形成する第２の工程と、後続する接続孔２４２を開口する工程において、接続孔２４２の孔底部２４４に露出するCu配線２０６と隣接する絶縁膜２００、及び最小寸法スペースの３倍以上の幅をもつ幅広スペース２００ａを保護するように、第１のバリア膜２２０をパターニングする第３の工程と、第１のバリア膜２２０をマスクとして絶縁膜２００を除去する第４の工程と、ウエハ１４上に第２のバリア膜２２４を形成する第５の工程と、Cu配線２０６間にエアギャップ２３２を残しつつ絶縁膜２３０を形成する第６の工程と、を有する。 （もっと読む）

【課題】メタルゲートを用いたＣＭＩＳまたはＣＭＯＳ構造の集積回路デバイスにおいて、Ｎチャネル領域およびＰチャネル領域におけるゲート絶縁膜、メタルゲート層等のつくり分けに関しては、種々の方法が提案されているが、プロセスが複雑になる等の問題があった。
【解決手段】本願発明は、ＣＭＯＳ集積回路デバイスの製造方法において、Ｎチャネル領域およびＰチャネル領域において、ゲート電極膜形成前の高誘電率ゲート絶縁膜の電気的特性を調整するためのチタン系窒化物膜を下方のチタンを比較的多く含む膜と、上方の窒素を比較的多く含む膜を含む構成とするものである。 （もっと読む）

【課題】本発明では、低温での成膜処理により、良質なゲート絶縁膜が得られる半導体装置の製造方法を提供することを課題とする。
【解決手段】本発明では上記課題を解決するため、シリコン基板１０上に、６００℃以下で原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜３１を形成する酸化膜形成工程と、二酸化シリコン膜３１の表面に対し、酸化処理を行う表面処理工程と、を有する半導体装置の製造方法を提供する。 （もっと読む）

【課題】保護膜としてＳｉＮ膜が使用されている場合であっても、素子動作特性の変動を軽減することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置２は、ドレインドリフト領域１２を有する半導体基板１１と、ドレインドリフト領域１２上に形成されたフィールド酸化膜１７と、ゲート電極１８と、中間絶縁膜１７と、メタル層２１，２２と、これらを覆うＳｉＮ膜２３と、ＳｉＮ膜２３上にＯ３−ＴＥＯＳを用いたＣＶＤ法により形成され、カーボンを含有するＰＳＧ膜２４とを有する。 （もっと読む）

【課題】良好なシリコン表面パッシベーション品質する表面パッシベーション方法を提供する。
【解決手段】シリコン表面をパッシベーションする方法であって、この方法は、（ａ）シリコン表面を洗浄する工程であって、最終工程が親水性のシリコン表面を得る化学的酸化工程である一連の工程に、シリコン表面を晒す工程を含む工程と、（ｂ）進歩的な乾燥技術を用いて、洗浄したシリコン表面を乾燥させる工程と、（ｃ）シリコン表面上に、ＡＬＤＡｌ_２Ｏ_３層のような酸化物層を堆積する工程とを含む。 （もっと読む）

【課題】ビアに位置ずれが生じても、ビアがエアギャップにつながることを抑制できるようにする。
【解決手段】複数の配線２４０は例えばＣｕ配線であり、互いに平行に延伸している。側壁絶縁膜２１２は、複数の配線２４０それぞれの側壁に形成されている。エアギャップは、複数の配線２４０それぞれの相互間に形成され、複数の側壁絶縁膜２１２の間に位置している。絶縁膜３０２は、複数の配線２４０上、複数の側壁絶縁膜２１２上、およびエアギャップ２１４上に形成されている。ビア３４４は絶縁膜３０２を貫通しており、いずれかの配線２４０に接続している。そして側壁絶縁膜２１２は、絶縁膜３０２がエッチングされる条件では絶縁膜３０２よりエッチングレートが低い材料により形成されている。 （もっと読む）

【課題】High-kゲート絶縁膜を用いたＭＯＳＦＥＴにおいて、信頼性劣化、チャネル移動度低下及びＥＯＴの増加を抑制する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０１上に、シリコン酸化物を含む第１絶縁層１０４を形成する工程（ａ）と、第１絶縁層１０４上に第１金属層１０５を形成する工程（ｂ）と、第１金属層１０５上にゲート電極１０８を形成する工程（ｃ）とを備える。第１絶縁層１０４及び第１金属層１０５からゲート絶縁膜を形成する。 （もっと読む）

【課題】ＯＨ基を含有するシリコン酸化膜から、ＴＦＴの性能である界面特性や絶縁性のため、及び基板を安価なものにするため低温で作製するため、低温で簡便な方法でＯＨ基を減少させる方法を提供する。
【解決手段】基板上に低温形成された、ＯＨ基を含有するシリコン酸化膜を有機溶媒に接触・浸漬させる工程と、その後、前記シリコン酸化膜を低温加熱する熱アニール処理を加える工程と、を有することを特徴とするシリコン酸化膜からのＯＨ基除去法。 （もっと読む）

【課題】ケイ素含有誘電体材料の層の誘電率の修復
【解決手段】第１の誘電率および少なくとも１つの表面を有するケイ素含有誘電体材料の層の誘電率の修復方法であって、ケイ素含有誘電体材料の層の第１の誘電率が第２の誘電率まで増加しており、該方法は、ケイ素含有誘電体材料の層の少なくとも１つの表面と、ケイ素含有流体とを接触させるステップ、そしてケイ素含有誘電体材料の層の少なくとも１つの表面を、紫外線照射、熱、および電子ビームからなる群から選択されるエネルギー源に曝すステップ、の各ステップを含み、ケイ素含有誘電体材料の層は、ケイ素含有誘電体材料の層をエネルギー源に曝した後の第２の誘電率より低い第３の誘電率を有する、方法。 （もっと読む）

【課題】研磨により露出した基板端部からの汚染を低減することができる半導体装置の製造方法を得ること。
【解決手段】半導体基板１の周縁部を研削する研削工程と、研削工程により露出した表面８を含む前記半導体基板１の表面に、絶縁膜６である保護膜９を形成する保護膜形成工程と、を含む。 （もっと読む）

【課題】比誘電率の低い絶縁層の表面にＭｎ等の金属を含む薄膜、例えばＭｎＯｘを効率的に形成することが可能な成膜方法を提供する。
【解決手段】絶縁層１が表面に形成された被処理体Ｗに対して成膜処理を施す成膜方法において、第１の金属よりなる第１の薄膜６０を形成する第１の薄膜形成工程と、前記第１の薄膜を酸化して酸化膜６０Ａを形成する酸化工程と、前記酸化膜上に第２の金属を含む第２の薄膜６２を形成する第２の薄膜形成工程とを有する。これにより、比誘電率の低い絶縁層の表面にＭｎ等の金属を含む薄膜、例えばＭｎＯｘを効率的に形成する。 （もっと読む）

【課題】高いしきい値電圧と低いリーク電流のノーマリーオフの半導体素子を提供する。
【解決手段】基板２の上に少なくともＡｌを含むIII族窒化物からなる下地層(バッファー層)３を設けた上で、III族窒化物、好ましくはＧａＮからなる第１の半導体層(チャネル層)４と、少なくともＡｌを含むIII族窒化物、好ましくはＡｌｘＧａ１−ｘＮであってｘ≧０．２である第２の半導体層（電子供給層）６が積層されてなる半導体層群からなるＨＥＭＴ構造の半導体素子の上に、Ａｌ２Ｏ３−Ｇａ２Ｏ３の混晶からなる絶縁膜７を形成し、その上にゲート電極９を形成した。 （もっと読む）

【課題】熱処理工程時の温度ムラによる特性のバラつきを抑制し、かつ、高抵抗率に制御可能とする。
【解決手段】Ｉｎ、Ｇａ及びＺｎを含有し、Ｉｎ及びＧａの合計に対するＧａのモル比率が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす非晶質酸化物薄膜を基板上に成膜する成膜工程と、非晶質酸化物薄膜のＧａのモル比率が０.５０＜Ｇａ／（Ｉｎ＋Ｇａ）＜０．７５の関係を満たす場合には、成膜工程後に１００℃以上１５０℃以下又は３５０℃以上６００℃以下の温度で非晶質酸化物薄膜を熱処理し、非晶質酸化物薄膜のＧａのモル比率が０．７５≦Ｇａ／（Ｉｎ＋Ｇａ）の関係を満たす場合には、成膜工程後に１００℃以上２００℃以下又は３５０℃以上６００℃以下の温度で非晶質酸化物薄膜を熱処理する熱処理工程と、を有する。 （もっと読む）

【課題】所定の圧力及び所定の温度に加圧された部屋に配置した基板に形成されている物質（特に、薄膜）の間隙率を求める装置及び非破壊方法に関する。
【解決手段】ガス物質（例えば、トルエン蒸気）が部屋１に導入され、所定時間後、部屋に配置した基板２に形成されている薄膜の間隙率が、少なくとも偏光解析測定によって求められる。特に、偏光解析器６から得られる光学的特性は、薄膜の間隙（ポア）に凝縮されたガス物質の量を求めるために利用される。その量は、薄膜の間隙率を計算するために利用される。 （もっと読む）