【課題】さまざまな信号のノイズ状態に対応可能とし、回路規模の縮小を実現するディジタル・ノイズフィルタの提供。
【解決手段】前状態取込み間隔設定値で時間間隔を調整でき、該時間間隔でタイミングを出力するタイミング生成回路６と、タイミング生成回路６からタイミング信号が出力される毎に、外部入力信号を取り込む前状態保持ＦＦ１と、前状態保持ＦＦ１が保持している状態と現在の外部入力信号状態の一致比較を行う状態比較器２と、タイミング生成回路６が出力するタイミング毎に状態比較器２で一致した回数をカウントする一致数カウンタ３と、カウンタ・リミット設定値と一致数カウンタ３のカウンタ値が一致またはそれ以上の場合に一致信号を出力する一致数比較器４と、一致数比較器４の出力によって前状態保持ＦＦ１の出力を取り込む読み出し用ＦＦ５を備える。 （もっと読む）

【課題】順序回路の入力信号及び出力信号の状態を制御し、電子回路の動作不良を抑制する。
【解決手段】順序回路及び制御回路を有する電子回路であり、順序回路は、スタート信号として第１の信号、クロック信号として第２の信号、リセット信号として第３の信号が入力され、入力された第１の信号、第２の信号、及び第３の信号の状態に応じて設定された状態の第４の信号を出力信号として出力し、制御回路は、順序回路に入力される第３の信号の状態を制御する。 （もっと読む）

高周波数デバイダ（１２４）は、複数の差動ラッチ（１４２，１４３）を含む。各ラッチは、クロス連結されたＰチャネルトランジスタのペア（１５８，１５９および１６１，１６２）と可変抵抗素子（１６３，１６４）を含む。ラッチは、可変抵抗素子へ供給されるマルチ・ビット・デジタル制御値（CONTROL）を設定することによって高オペレーティング周波数でより低い出力抵抗を持つように制御される。高周波数で低下された出力抵抗を持つようにラッチを制御することは、ラッチの３ｄＢ帯域幅が、広いオペレーティング周波数レンジに維持されることを可能にする。かなりの直流バイアス電流が可変抵抗素子を渡って流れないように、可変抵抗素子は、ラッチの２つの差動出力ノード（１４６，１４７または１５２，１５３）の間に配置される。結果として、よい出力信号電圧振幅が高周波数で維持され、従来の差動ラッチデバイダにおける出力信号振幅の低下および電流消費増加と比較して、デバイダ電流消費は、高周波数であまり増加しない。 （もっと読む）

【課題】受信データ信号のエッジ位置変動が生じたとしても的確にエッジ検出を行うことが可能で、転送レートの高速化および低消費電力化を実現することが可能なクロック再生装置および電子機器を提供する。
【解決手段】ゲーティング信号生成部１３０Ｂは、位相判定部１２０Ｂの位相判定信号に応じて、エッジ検出部１１０の検出結果により立ち上がりエッジ検出を示す信号または立ち下がりエッジ検出を示す信号のいずれか一方の信号を第１のゲーティング信号として、他方の信号を受信データ信号の周期の半周期分を遅延させて上記第２のゲーティング信号として生成し、発振器１４０Ｂは、位相が第１のゲーティング信号ＳＧＴ１０および第２のゲーティング信号ＳＧＴ１１によって制御され、受信データ信号ＲＤＴに同期したクロック信号ＣＬＫを出力する。 （もっと読む）

【課題】時間遅延量の最適値制御が行える時間デジタル変換器を提供すること。
【解決手段】入力されるクロック信号を多段に遅延する複数の遅延段を有し、該複数の遅延段の少なくとも１つが可変遅延段である遅延回路と、前記遅延回路の遅延段と同数個設けられ、参照信号の入力に応答して並列に対応する遅延段の出力を取り込む複数のフリップフロップと、前記複数のフリップフロップの各出力の立ち上がりと立ち下がりの一方または両方を検出するエッジ検出回路と、前記エッジ検出回路が検出したエッジ数をカウントするカウンタ回路と、前記カウンタ回路がカウントしたエッジ数に応じて前記可変遅延段の遅延量を制御する制御回路とを備える。 （もっと読む）

【課題】従来のクロックゲーティング技術を採用した半導体集積回路装置では、スキャンテストに対応することができなかった。
【解決手段】本発明の半導体集積回路装置は、モード制御信号ＳＭＣに基づきスキャンデータＳＩＮと入力データＤＩＮとのいずれか一方の値を保持する複数のフリップフロップＳＦＦａ〜ＳＦＦｃと、複数のフリップフロップＳＦＦａ〜ＳＦＦｃのデータ入力端子及びデータ出力端子の値を監視してデータ転送状態を感知し、データ転送が行われている期間はクロック制御信号ＣＣＳａをイネーブル状態とするデータ転送感知回路３２と、クロック制御信号ＣＣＳａに応じて複数のフリップフロップＳＦＦａ〜ＳＦＦｃに対するクロック信号の供給を行うクロックゲーティング回路１６と、モード制御信号ＳＭＣがイネーブル状態の期間にクロック制御信号ＣＣＳａをイネーブル状態とする動作モード判別回路と、を有する。 （もっと読む）

【課題】デジタルロック検出装置及びこれを含む周波数合成器を提供すること。
【解決手段】本発明の一側面は、複数の制御ビートの入力を受け、複数の制御ビートのロッキング（Ｌｏｃｋｉｎｇ）の可否を通報するビート信号を生成し出力する比較部と、ビート信号から複数の遅延信号を生成した後、複数の遅延信号とビート信号を結合して１つのクロック信号を出力する遅延セルブロックと、クロック信号の遷移時点を検出し、その検出結果を反映するロック表示信号を生成する検出部を含むデジタルロック検出装置及びこれを用いた周波数合成器を提供することができる。 （もっと読む）

【課題】
本発明の課題は差動入力信号を受けるトランジスタの特性のばらつきに伴う比較誤差を制御することが可能な比較器を提供することである。
【解決手段】
第１信号を受ける第１トランジスタと、第２信号を受ける第２トランジスタとからなる入力部と、第１電流経路と、第２電流経路と、第１電流経路中の第１ノード及び第２電流経路中の第２ノード間の電位差を増幅するラッチ回路と、第１トランジスタへの高電位の供給又はグランド電位の供給、または供給の遮断を行う第１スイッチと、第２トランジスタへの高電位の供給又はグランド電位の供給、または供給の遮断を行う第２スイッチと、第１電流経路及び前記第２電流経路にグランド電位を供給又は供給の遮断を行う第３スイッチとを有する比較動作制御部と、第１スイッチ、第２スイッチ、第３スイッチの供給又は供給の遮断を独立して制御する比較動作設定部とを備えることを特徴とする比較回路が供給される。
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【課題】動作中に動作モードの設定の変更が可能であり、モード設定のための専用の端子を必要としない半導体集積デバイスを提供する。
【解決手段】動作タイミングを制御するためのクロック信号を入出力するワードクロック線１０１ａ、ビットクロック線１０１ｂと、クロック信号に基づいて動作することによって処理する原因を示すデータ、またはクロック信号に基づいて動作することによって処理された結果を示すデータを間欠的に入出力するデータ線１０１ｃと、データ線１０１ｃからデータが出力されない期間、データ線１０１ｃから信号を取得するフリップフロップ回路１０２と、フリップフロップ回路１０２によってサンプリングされた信号によって自デバイスの動作モードを設定するモード設定回路１０３によって半導体集積デバイスを構成する。 （もっと読む）

【課題】電源ノイズ耐性の優れ、かつ低消費電流でかつ多段接続が可能な増幅回路を実現する。
【解決手段】第１の電位変換用トランジスタ対（ＭＮ１，ＭＮ２）および第２のプリチャージトランジスタ対（ＭＰ３，ＭＰ４）を用いて電流／電圧変換用の容量素子（ＣＬ１，ＣＬ２）の対向電圧をそれぞれ第１の電源（ＶＤＤ）レベルおよび第２の電源（ＶＳＳ）レベルにプリチャージする。このプリチャージ完了後、第１の電源から差動トランジスタ対（ＭＰ１，ＭＰ２）を介して定電流を入力信号（ＶＩＰ，ＶＩＮ）に応じて振り分けて容量素子に供給する。この容量素子への電流供給停止後、第１のトランジスタ対（ＭＮ１，ＭＮ２）をオン状態、第２のトランジスタ対（ＭＰ３，ＭＰ４）をオフ状態に設定し、出力ノード（２ａ，２ｂ）の電圧のレベルシフトをして、出力信号（ＶＯＮ，ＶＯＰ）を生成する。 （もっと読む）

【課題】同期式連続データ伝送の信頼性を確保すると共に容易に設計することができるデータ送受信方法を提供する。
【解決手段】データ送信装置１１は、通信開始時にテストデータをデータ受信装置１２に送信する。データ受信装置１２は、システムクロックを数倍に逓倍した内部クロックによりテストデータをサンプリングしてキャプチャ回路２３に取り込み、データ取り込みタイミング制御部２４において上記取り込みデータから最適のデータ取り込みタイミングを選択して設定する。データ受信装置１２は、通常のデータを取り込む際は、データ取り込みタイミング制御部２４において設定された最適のデータ取り込みタイミングにて受信データの取り込みを行う。 （もっと読む）

【課題】ラッチ回路およびフリップフロップ回路のソフトエラー耐性の向上。
【解決手段】複数の回路ユニットIV1-IV4を有し、複数の回路ユニットの出力が他の反転回路の入力にフィードバックされ、２以上の入力端子1,2を有するデータ保持回路11と、２以上のクロックCK01,XCK01;CK02,XCK02にそれぞれ同期して、データ保持回路の２以上の入力端子に入力信号を入力する２以上の入力回路TG1,TG2と、を備え、データ保持回路は、２以上の入力端子に同時に入力信号Dinが入力されかつ２以上のクロックが同時に変化した時のみ、２以上の入力端子に正帰還がかかる。 （もっと読む）

【課題】非同期信号のデューティ比を補正可能なデューティ比補正回路を提供すること。
【解決手段】本発明に係るデューティ比補正回路は、第１クロック信号が入力されるクロック用入力バッファと、補正信号に基づいて、前記クロック用入力バッファから出力される第２クロック信号のデューティ比を調整して第３クロック信号を生成するクロック用デューティ調整回路と、第１データ信号が入力されるデータ用入力バッファと、前記補正信号に基づいて、前記データ用入力バッファから出力される第２データ信号のデューティ比を調整して第３データ信号を生成するデータ用デューティ調整回路と、前記第３クロック信号に基づいて、前記補正信号を生成するデューティ比較回路と、を備えるものである。 （もっと読む）

【課題】高速な応答性を有するラッチ機能付きのコンパレータを提供する。
【解決手段】比較増幅部２０は、正側ラインＬＰの信号および負側ラインＬＮの信号のレベルを比較し、比較結果をラッチする。第１インバータ２２は、その入力端子が正側ラインＬＰと接続され、その出力端子が負側ラインＬＮと接続される。第２インバータ２４は、その入力端子が負側ラインＬＮと接続され、その出力端子が正側ラインＬＰと接続される。
活性化スイッチ２６は、共通接続されたインバータ２２、２４の他方の電源端子に、電源電圧Ｖｄｄを出力して比較増幅部２０を不活性化する状態と、接地電圧ＶＧＮＤを出力して比較増幅部２０を活性化する状態と、を選択的に切りかえる。コンパレータＴＣは、比較増幅部２０が活性化された後のタイミングにおける正側ラインＬＰの信号ＯＰと負側ラインＬＮの信号ＯＮの少なくとも一方に応じた信号を出力する。 （もっと読む）

【課題】スイッチトキャパシタ回路の各接続状態におけるセトリング時間の相違に応じたクロック（スイッチのオン／オフ信号）を生成することを可能とすること。
【解決手段】本発明による装置１は、第１及び第２のスイッチのオン／オフ切替により第１及び第２の接続状態を形成するスイッチトキャパシタ回路２０と、クロック信号に基づいて、前記スイッチトキャパシタ回路の前記第１及び第２のスイッチのそれぞれ用に、互いにオーバラップしない第１及び第２のオン／オフ信号を生成するノンオーバーラップクロック発生器１０とを備え、前記ノンオーバーラップクロック発生器は、前記第１及び第２のオン／オフ信号が互いに異なる第１及び第２のデューティを有するように、前記第１及び第２のオン／オフ信号を生成することを特徴とする。 （もっと読む）

【課題】機能モジュールにクロック信号を分配するための信号線を削減可能にしたクロック分配回路を提供する。
【解決手段】基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成して出力する複数種クロック信号生成部と、複数種クロック信号生成部から受信する複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入して多重クロック信号を生成し、多重クロック信号および基準クロック信号を出力する多重クロック信号生成部と、を有する。 （もっと読む）

【課題】製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータ、及びこれを用いた、オフセットの補正が可能な多値論理の復調回路を提供する
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた２つのＣＭＯＳインバータからなるフリップフロップを含み、フリップフロップの４個のトランジスタの各々のソースと電源／接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。 （もっと読む）

【課題】ＤＬＬ回路においてロックはずれが発生しても、短時間で確実に正常ロック状態に復帰させる。
【解決手段】遅延回路１３の遅延時間が１周期より小さくなると、遅延検出回路１５から最小遅延時間検出信号Ｋ２が出力される。さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。これにより、リセット期間保持カウンタ１７がカウンタ動作を開始し、所定の期間、リセット信号をＬレベルにして制御電圧ＣＮＴＬを電源電圧にショートし、かつ位相周波数比較器１１をリセットする。 （もっと読む）

【解決手段】クロック・ゲーティング・セルは、入力イネーブル・ロジック及び出力ロジック回路と接続しているラッチを備え、ラッチは、出力ロジック回路の入力ノードでプル・アップ及び／またはプル・ダウン回路、及びクロック・ゲーティングセルが有効である場合、プル・アップ及び／またはプル・ダウン回路によって、出力ロジック回路入力ノードの早期充電または早期放電を防止する回路を備えている。 （もっと読む）

【課題】デューティ補正回路のロッキングタイムを減らし、正確なデューティの補正が可能となり、多様な周波数のクロックについてデューティ補正を可能にするデューティ補正回路を提供すること。
【解決手段】本発明に係るデューティ補正回路は、デューティ調節コードＣ＜１：５＞に応答して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節した出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴを生成するデューティ調節部１１０と、前記出力クロックのハイパルス幅とローパルス幅の差異を測定してその差異値Ｓ＜１：４＞を出力するデューティ感知部１２０と、前記差異値を累積して前記デューティ調節コードを生成する累積部１３０とを備える。 （もっと読む）