【課題】飛び込みの影響を軽減できるブートストラップ回路を提供する。
【解決手段】同一導電型の第１乃至第４ＴＲから構成され、第１ＴＲにおいて、一方のＳ／Ｄ領域は第２ＴＲの一方のＳ／Ｄ領域に接続され、他方のＳ／Ｄ領域には、２相のクロックのうち一方のクロックが印加され、ゲート電極は、第３ＴＲの一方のＳ／Ｄ領域に接続され、第２ＴＲにおいて、他方のＳ／Ｄ領域は電圧供給線に接続され、第３ＴＲにおいて、他方のＳ／Ｄ領域には入力信号が印加され、ゲート電極には他方のクロックが印加され、第１ＴＲのゲート電極と第３ＴＲの一方のＳ／Ｄ領域とは、第３ＴＲがオフ状態になると浮遊状態となるノード部を構成し、第４ＴＲにおいて、一方のＳ／Ｄ領域は、反転回路の入力側に接続されると共に、該反転回路の出力側と第２ＴＲのゲート電極とが接続されており、他方のＳ／Ｄ領域は入力信号が印加され、ゲート電極には他方のクロックが印加される。 （もっと読む）

【課題】低消費電力化を図る。
【解決手段】入力側電源３と１次側回路１との間にスイッチ部６を設け、従来は１次側回路１の入力信号端子ＴINに与えるようにしていた入力信号ＤINをスイッチ部６へ与えるようにし、入力信号ＤINのレベルに応じてスイッチ部６のオン／オフを行わせるようにする。また、入力信号端子ＴINには入力信号ＤINに代えて、１次側回路１への電源電圧ＶＤＤ１の供給遮断時に強制的に固定される２次側回路２からの出力信号ＤOUTのレベルとは逆のレベルの信号（出力信号「Ｈ」強制固定の場合は「Ｌ」レベルの信号、出力信号「Ｌ」強制固定の場合は「Ｈ」レベルの信号）を与えるようにする。 （もっと読む）

【課題】Ｐ型電界効果トランジスタとＮ型電界効果トランジスタとが同時にオン状態になる期間内で発生する短絡電流に起因する消費電力の増大を抑制するともに、パワー素子を高速スイッチングさせることが可能なゲート駆動回路を提供する。
【解決手段】このゲート駆動回路１１は、ＰｃｈＦＥＴ１２と、ＮｃｈＦＥＴ１３と、駆動信号が入力される入力側とＰｃｈＦＥＴ１２のゲート（Ｇ）およびＮｃｈＦＥＴ１３との間に設けられ、電源電位ＶＣＣに接続されているツェナーダイオード１４およびツェナーダイオード１５とを備え、ツェナーダイオード１４および１５は、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）に印加される電圧を、ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３のゲート（Ｇ）の閾値電圧側にシフトさせるように構成されている。 （もっと読む）

【課題】通信線に現れるリンギング現象を効果的に抑制することができる通信システムを得る。
【解決手段】トランシーバ回路３０等の通信回路に接続される通信線１０を構成するＨライン通信線１０Ｈ，Ｌライン通信線１０Ｌ間にリンギング抑制回路１が設けられる。リンギング抑制回路１において、バイポーラトランジスタＴ１のエミッタはＨライン通信線１０Ｈに接続され、コレクタはＬライン通信線１０Ｌに接続され、ベースはコンデンサＣ１の一方電極及び抵抗Ｒ１の一端に接続され、コンデンサＣ１の他方電極はＬライン通信線１０Ｌに接続され、抵抗Ｒ１の他端はＨライン通信線１０Ｈに接続される。 （もっと読む）

【課題】通信線に現れるリンギング現象を効果的に抑制することができる通信システムを得る。
【解決手段】ＮＰＮバイポーラトランジスタＴ１１のエミッタは抵抗Ｒ１１の一端に接続されるとともに接地レベルに接続され、コレクタは抵抗Ｒ１２の一端及びコンデンサＣ１２の一方電極に接続され、ベースは抵抗Ｒ１１の他端及びコンデンサＣ１１の一方電極に接続される。コンデンサＣ１１の他方電極はＬライン通信線１０Ｌに接続される。ＰＮＰバイポーラトランジスタＴ１２のエミッタは電源電圧Ｖ１１を受け、コレクタはＮＭＯＳトランジスタＱ１１のゲートに接続される。ＮＭＯＳトランジスタＱ１１のドレインはＨライン通信線１０Ｈに接続され、ソースがＬライン通信線１０Ｌに接続され、ゲートは抵抗Ｒ１４を介して接地される。 （もっと読む）

【課題】動作を不安定にすることなく、各トランジスタの特性劣化を抑制することが可能
な半導体装置を提供することを課題とする。
【解決手段】非選択期間において、トランジスタが一定時間毎にオンすることで、シフト
レジスタ回路の出力端子に電源電位を供給する。そしてシフトレジスタ回路の出力端子は
、該トランジスタを介して電源電位が供給される。該トランジスタは非選択期間において
常時オンしていないので、該トランジスタのしきい値電位のシフトは、抑制される。また
、シフトレジスタ回路の出力端子は、該トランジスタを介して一定期間毎に電源電位が供
給される。そのため、シフトレジスタ回路は、ノイズが出力端子に発生することを抑制で
きる。 （もっと読む）

【課題】ＤＶＤＤ系ロジック回路とＲＶＤＤ系ロジック回路との間のアイソレートを実施しながら、小型化及び低コスト化を実現する。
【解決手段】第一のデジタル回路と第二のデジタル回路とを含むロジック回路であって、第一のデジタル回路の動作電圧である第一の電圧値を検出する第一の検出手段と、第二のデジタル回路の動作電圧である第二の電圧値を検出する第二の検出手段と、第一の電圧値と第二の電圧値とを比較する比較手段と、比較手段により得られた比較結果に応じて、第一のデジタル回路と第二のデジタル回路との間の分離結合を行う分離結合手段と、を含む。 （もっと読む）

【課題】本発明は、ハイレベルの入力信号に混入されたローレベルのノイズ及びローレベルの入力信号に混入されたハイレベルのノイズをより効果よく取り除くことができる半導体回路を提供する。
【解決手段】 入力信号を所定時間遅延して出力する遅延部１２０、２２０、３２０と、該入力信号のレベルによって電圧を充放電させる電圧調整部１４０、２４０、３４０と、該入力信号のレベル及び遅延部１２０、２２０、３２０から出力される信号のレベルを用いて生成された信号によって、電圧調整部１４０、２４０、３４０の充放電動作を制御する組合せ部１６０、２６０、３６０とを含む。 （もっと読む）

【課題】回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器を提供すること。
【解決手段】本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに並列に接続する２^ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。 （もっと読む）

【課題】安定な断熱的回路動作を実現し、消費電力を抑制することができる電源回路、回路装置及び電子機器等を提供すること。
【解決手段】電源回路２００は、第１の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第１の電源電圧ＶＰと、第２の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第２の電源電圧ＶＭとを出力する電圧出力回路１００と、制御信号ＳＣに基づいて電圧出力回路１００を制御する制御回路２１０と、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの少なくとも一方の振幅に応じて変化する制御信号ＳＣを生成して制御回路２１０に出力する制御信号生成回路２４０とを含む。制御回路２１０は、制御信号ＳＣに基づいて、電圧出力回路１００から出力される第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅を可変に制御する。 （もっと読む）

【課題】安定な断熱的回路動作を実現し、消費電力を抑制することができる電源回路、回路装置及び電子機器等を提供すること。
【解決手段】電源回路２００は、第１の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第１の電源電圧ＶＰと、第２の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第２の電源電圧ＶＭとを出力する電圧出力回路１００と、制御信号ＳＣに基づいて電圧出力回路１００を制御する制御回路２１０と、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭに基づいて制御信号ＳＣを生成して制御回路２１０に出力する制御信号生成回路２４０とを含み、制御回路２１０は、制御信号ＳＣに基づいて、電圧出力回路１００から出力される第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅を可変に制御する。 （もっと読む）

【課題】差動出力電圧の振幅のばらつきを抑制した出力回路を提供する。
【解決手段】出力回路は，定電圧ノードと基準電源との間に，複数のスイッチ素子のオン，オフにより合成抵抗値が可変制御可能な複数の抵抗を有し，定電圧ノードに第１の電流を生成する定電流生成回路と，第１の電流をカレントミラーにより生成した第２の電流を，内部回路から供給される内部差動信号に応じて，出力端子対に出力する出力駆動回路と，出力端子対の出力差動電圧の差が所望の電圧差と一致するように，定電流生成回路の複数のスイッチ素子を制御するスイッチ素子制御信号を生成する出力振幅調整部とを有する。 （もっと読む）

【課題】クロック信号の出力バッファにおいて、クロック信号の周波数に応じたスルーレートの調整を行うことによりＥＭＩノイズを抑制することが可能なスルーレートコントロール装置、およびスルーレートコントロール方法を提供すること。
【解決手段】変換ゲインＧｉに応じて、入力されるＶＣＯ入力電圧Ｖｉをクロック信号ＣＫｏに変換する電圧制御発振器１５ａを有するＰＬＬ回路２４ａと、ＶＣＯ入力電圧Ｖｉおよび変換ゲインＧｉの各々に対して正の相関関係を有する制御電流Ｉｂを出力する電圧電流変換器１９ａと、制御電流Ｉｂに応じてドライブ電流を設定するバッファ制御回路２１ａと、ドライブ電流で、クロック信号ＣＫｏを出力する出力回路２２ａとを備える。よって、クロック信号ＣＫｏの周波数ｆに比例して出力回路２２ａのドライブ能力が大きくなる関係を有し、周波数ｆに応じて好適なスルーレートが決定することができる。 （もっと読む）

【課題】入力信号のＨレベルとＬレベルとを同時にレベルシフトすることができ、且つ低
コストで製造できるレベルシフタ、及びレベルシフタを具備する表示装置を提供すること
を目的とする。
【解決手段】単一の導電型のトランジスタで構成されたオフセット回路を用いて、入力信
号をオフセットする。そして、オフセットされた入力信号をオフセット回路と同じ導電型
のトランジスタで構成された論理回路に供給することによって、入力信号のＨレベルとＬ
レベルとを同時にレベルシフトすることができる。また、オフセット回路と論理回路は単
一の導電型のトランジスタで構成されているため、表示装置を低コストで製造することが
できる。 （もっと読む）

【課題】半導体を用いた半導体装置として、論理回路がある。論理回路にはダイナミック論理回路とスタティック論理回路とがあり、トランジスタ等を用いて構成される。ダイナミック論理回路は情報を一定期間保持することができる。そのため、ダイナミック論理回路は、スタティック論理回路と比較して、トランジスタからのリーク電流が問題となる。
【解決手段】論理回路は、オフ電流が小さい第１のトランジスタと、ゲートが電気的に接続された第２のトランジスタと、を有し、第２のトランジスタのゲートのノードには第１のトランジスタを介して電荷が供給される。ノードに対して、第１及び第２の容量を介して電荷を供給する。電荷の状態に応じて、第２のトランジスタのオン、オフが制御される。第１のトランジスタは、チャネル形成領域に酸化物半導体を有する。 （もっと読む）

【課題】新たな構成の半導体装置を提供する。
【解決手段】半導体装置は、ｐ型の第１のトランジスタ、ｎ型の第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有する。第３のトランジスタのソース又はドレインの一方は、第１の電位を供給することができる機能を有する配線に接続され、他方は、第１のトランジスタのソース又はドレインの一方に接続される。第２のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインの他方と接続され、他方は、第４のトランジスタのソース又はドレインの一方に接続される。第４のトランジスタのソース又はドレインの他方は、第１の電位よりも低い第２の電位を供給することができる機能を有する配線に接続される。第３のトランジスタ及び第４のトランジスタのチャネル形成領域には酸化物半導体材料が用いられる。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１乃至第４のノードを有する論理回路と、第１のノード、第２のノード、及び第３のノードと接続された第１の制御回路と、第１のノード、第２のノード、及び第４のノードと接続された第２の制御回路と、第１のノード、第１の制御回路、及び第２の制御回路に接続された第１の記憶回路と、第２のノード、第１の制御回路、及び第２の制御回路に接続された第２の記憶回路と、を有する記憶装置である。 （もっと読む）

【課題】記憶装置の消費電力を低減すること、記憶装置の面積を低減すること、記憶装置を構成するトランジスタの数を低減する。
【解決手段】第１の出力信号及び第２の出力信号の電位を比較する比較器と、第１の酸化物半導体トランジスタ及び第１のシリコントランジスタを有する第１のメモリ部と、第２の酸化物半導体トランジスタ及び第２のシリコントランジスタを有する第２のメモリ部と、当該第１の出力信号及び当該第２の出力信号の電位を確定する出力電位確定器とを有し、当該第１の酸化物半導体トランジスタのソース又はドレインの一方は、当該第１のシリコントランジスタのゲートに電気的に接続されており、当該第２の酸化物半導体トランジスタのソース又はドレインの一方は、当該第２のシリコントランジスタのゲートに電気的に接続されている記憶装置に関する。 （もっと読む）

【課題】半導体を用いた半導体装置として、論理回路がある。論理回路にはダイナミック論理回路とスタティック論理回路とがあり、トランジスタ等を用いて構成される。ダイナミック論理回路は情報を一定期間保持することができる。そのため、ダイナミック論理回路は、スタティック論理回路と比較して、トランジスタからのリーク電流が問題となる。
【解決手段】論理回路は、オフ電流が小さい第１のトランジスタと、ゲートが電気的に接続された第２のトランジスタと、を有し、第２のトランジスタのゲートのノードには第１のトランジスタを介して電荷が供給される。ノードに対して、複数の容量を介して電荷を供給する。電荷の状態に応じて、第２のトランジスタのオン、オフが制御される。第１のトランジスタは、チャネル形成領域に酸化物半導体を有する。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路の提供する。
【解決手段】入力された信号の位相を反転させて出力する論理素子を２つ（第１の位相反転素子及び第２の位相反転素子）と、第１の選択トランジスタと、第２の選択トランジスタと、を有する記憶素子であって、酸化物半導体層にチャネルが形成されるトランジスタと容量素子との組を２つ（第１のトランジスタと第１の容量素子との組、及び第２のトランジスタと第２の容量素子との組）有する。そして、信号処理回路が有する記憶装置に上記記憶素子を用いる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。 （もっと読む）