ブートストラップ回路
【課題】飛び込みの影響を軽減できるブートストラップ回路を提供する。
【解決手段】同一導電型の第１乃至第４ＴＲから構成され、第１ＴＲにおいて、一方のＳ／Ｄ領域は第２ＴＲの一方のＳ／Ｄ領域に接続され、他方のＳ／Ｄ領域には、２相のクロックのうち一方のクロックが印加され、ゲート電極は、第３ＴＲの一方のＳ／Ｄ領域に接続され、第２ＴＲにおいて、他方のＳ／Ｄ領域は電圧供給線に接続され、第３ＴＲにおいて、他方のＳ／Ｄ領域には入力信号が印加され、ゲート電極には他方のクロックが印加され、第１ＴＲのゲート電極と第３ＴＲの一方のＳ／Ｄ領域とは、第３ＴＲがオフ状態になると浮遊状態となるノード部を構成し、第４ＴＲにおいて、一方のＳ／Ｄ領域は、反転回路の入力側に接続されると共に、該反転回路の出力側と第２ＴＲのゲート電極とが接続されており、他方のＳ／Ｄ領域は入力信号が印加され、ゲート電極には他方のクロックが印加される。
【解決手段】同一導電型の第１乃至第４ＴＲから構成され、第１ＴＲにおいて、一方のＳ／Ｄ領域は第２ＴＲの一方のＳ／Ｄ領域に接続され、他方のＳ／Ｄ領域には、２相のクロックのうち一方のクロックが印加され、ゲート電極は、第３ＴＲの一方のＳ／Ｄ領域に接続され、第２ＴＲにおいて、他方のＳ／Ｄ領域は電圧供給線に接続され、第３ＴＲにおいて、他方のＳ／Ｄ領域には入力信号が印加され、ゲート電極には他方のクロックが印加され、第１ＴＲのゲート電極と第３ＴＲの一方のＳ／Ｄ領域とは、第３ＴＲがオフ状態になると浮遊状態となるノード部を構成し、第４ＴＲにおいて、一方のＳ／Ｄ領域は、反転回路の入力側に接続されると共に、該反転回路の出力側と第２ＴＲのゲート電極とが接続されており、他方のＳ／Ｄ領域は入力信号が印加され、ゲート電極には他方のクロックが印加される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路や出力バッファ回路等に用いられるブートストラップ回路に関する。
【背景技術】
【０００２】
ディスプレイ装置や半導体メモリ装置等における走査回路やマトリクスアレイの駆動回路等として、シフトレジスタ回路が広く用いられている。
【０００３】
シフトレジスタ回路の出力段には、一般にプッシュプル型の出力回路が用いられる。しかしながら、同一導電型のトランジスタのみを用いてプッシュプル型の出力回路を構成すると、出力電圧の振幅が充分に確保できない。例えばｎチャネル型トランジスタのみを用いてプッシュプル型の出力回路を構成した場合、高電位側のトランジスタにあっては、出力電圧の上昇に伴ってゲート電極とソース領域との間の電位差Ｖgsが低下する。トランジスタの閾値電圧をＶthと表せば、Ｖgs＜Ｖthとなるとトランジスタはオフ状態となる。従って、出力電圧をＶgs−Ｖthまでしか取り出すことができない。この問題を解決するために、ブートストラップ動作を利用した出力回路が提案されている。
【０００４】
ブートストラップ動作を利用したシフトレジスタ回路として、特開平１０−１１２６４５号公報（特許文献１）には、１段を基本的に３つのトランジスタから構成した図２５に示す回路が開示されている。この回路は、例えばｎチャネル型のトランジスタＴｒ1，Ｔｒ2，Ｔｒ3によって１段が構成されている。
【０００５】
図２５に示すシフトレジスタ回路について説明する。図２６の（Ａ）にシフトレジスタ回路の１段目の回路を示し、図２６の（Ｂ）にシフトレジスタ回路の１段目の模式的なタイミングチャートを示す。シフトレジスタ回路の１段目に着目すると、第１トランジスタＴｒ1と第２トランジスタＴｒ2とがプッシュプル出力回路を構成している。第１トランジスタＴｒ1の一方のソース／ドレイン領域と第２トランジスタＴｒ2の一方のソース／ドレイン領域とが接続され、出力部ＯＵＴ1を構成する。
【０００６】
第１トランジスタＴｒ1の他方のソース／ドレイン領域には、２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）が印加される。第２トランジスタＴｒ2の他方のソース／ドレイン領域には、電圧Ｖss（例えば０ボルト）が印加される。第１トランジスタＴｒ1のゲート電極は、第３トランジスタＴｒ3の一方のソース／ドレイン領域に接続されており、ノード部Ｐ1を構成する。第２トランジスタＴｒ2のゲート電極と第３トランジスタＴｒ3のゲート電極には、他方のクロック（ここではＣＫ2）が印加される。第３トランジスタＴｒ3の他方のソース／ドレイン領域には、入力信号ＩＮ1が印加される。
【０００７】
尚、第１トランジスタＴｒ1のゲート電極と一方のソース／ドレイン領域との間、または、第１トランジスタＴｒ1のゲート電極と他方のソース／ドレイン領域との間、あるいはこれら両方にブートストラップ容量としての容量部が接続される場合もある。図２５に示す回路にあっては、第１トランジスタＴｒ1のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃaが接続されている。容量部Ｃaは、例えば、絶縁層を挟んだ導電層から構成することもできるし、所謂ＭＯＳ容量部として構成することもできる。
【０００８】
図２６の（Ｂ）に示すタイミングチャートを参照して、シフトレジスタ回路の１段目の動作を説明する。尚、２相のクロックＣＫ1，ＣＫ2、及び、入力信号ＩＮ1のハイレベルは電圧Ｖdd（例えば５ボルト）、ローレベルは上述した電圧Ｖss（０ボルト）とする。また、第３トランジスタＴｒ3の閾値電圧をＶth3と表す。
【０００９】
［期間−Ｔ1］
この期間においては、入力信号ＩＮ1はローレベル、クロックＣＫ1はローレベル、クロックＣＫ2はハイレベルである。第１トランジスタＴｒ1のゲート電極にはオン状態の第３トランジスタＴｒ3を介してローレベルの入力信号ＩＮ1が印加される。従って、ノード部Ｐ1の電位はローレベルであり、第１トランジスタＴｒ1はオフ状態である。一方、第２トランジスタＴｒ2はオン状態である。これにより、出力部ＯＵＴ1は、オン状態の第２トランジスタＴｒ2を介して電圧Ｖssが印加された状態であり、ローレベルである。
【００１０】
［期間−Ｔ2］
この期間においては、クロックＣＫ1はハイレベル、クロックＣＫ2はローレベルである。第３トランジスタＴｒ3がオフ状態となるので、ノード部Ｐ1は、［期間−Ｔ1］における電位を保った状態（即ち、ローレベルを保った状態）で、浮遊状態となる。これにより、第１トランジスタＴｒ1はオフ状態を保つ。一方、第２トランジスタＴｒ2はオン状態からオフ状態となる。これにより、出力部ＯＵＴ1は図示せぬ容量負荷に接続された状態で浮遊状態となる。従って、出力部ＯＵＴ1は、［期間−Ｔ1］における電位を保った状態（即ち、ローレベルを保った状態）で、浮遊状態となる。
【００１１】
［期間−Ｔ3］
この期間においては、入力信号ＩＮ1はハイレベル、クロックＣＫ1はローレベル、クロックＣＫ2はハイレベルである。第３トランジスタＴｒ3はオン状態となり、ノード部Ｐ1にはハイレベル状態の入力信号ＩＮ1が印加されるので、ノード部Ｐ1の電位は上昇する。しかしながら、ノード部Ｐ1の電位が（Ｖdd−Ｖth3）に達すると、第３トランジスタＴｒ3はオフ状態となる。ノード部Ｐ1は、電位（Ｖdd−Ｖth3）を保った状態で浮遊状態となる。第１トランジスタＴｒ1と第２トランジスタＴｒ2とはオン状態にある。第１トランジスタＴｒ1の他方のソース／ドレイン領域には、ローレベル（Ｖss）状態のクロックＣＫ1が印加されており、第２トランジスタＴｒ2の他方のソース／ドレイン領域には、電圧Ｖssが印加されている。従って、出力部ＯＵＴ1は電圧Ｖssが印加された状態であり、ローレベルである。
【００１２】
［期間−Ｔ4］
この期間においては、入力信号ＩＮ1はローレベル、クロックＣＫ1はハイレベル、クロックＣＫ2はローレベルである。クロックＣＫ2はローレベルなので、第２トランジスタＴｒ2はオフ状態となり、第３トランジスタＴｒ3はオフ状態を保つ。ノード部Ｐ1は浮遊状態にあると共に、第１トランジスタＴｒ1はオン状態にある。従って、クロックＣＫ1がハイレベル状態にあると出力部ＯＵＴ1の電位は上昇する。このとき、第１トランジスタＴｒ1のゲート容量等を介したブートストラップ動作により、ノード部Ｐ1の電位はＶdd以上に持ち上げられる。従って、出力部ＯＵＴ1のハイレベルとしてＶddを取り出すことができる。
【００１３】
［期間−Ｔ5］
この期間においては、入力信号ＩＮ1はローレベル、クロックＣＫ1はローレベル、クロックＣＫ2はハイレベルである。クロックＣＫ2がハイレベルになると第２トランジスタＴｒ2と第３トランジスタＴｒ3がオン状態となる。オン状態の第２トランジスタＴｒ2を介して、電圧Ｖssが出力部ＯＵＴ1に印加される。これにより、出力部ＯＵＴ1はローレベルにリセットされる。また、オン状態の第３トランジスタＴｒ3を介して、ノード部Ｐ1にローレベルの入力信号ＩＮ1が印加されるので、ノード部Ｐ1もローレベルにリセットされる。
【００１４】
［期間−Ｔ6］
この期間においては、入力信号ＩＮ1はローレベル、クロックＣＫ1はハイレベル、クロックＣＫ2はローレベルである。この期間の動作は、基本的に上述した［期間−Ｔ2］と同様の動作である。第３トランジスタＴｒ3がオフ状態となるので、ノード部Ｐ1は、ローレベルを保った状態で浮遊状態となる。これにより、第１トランジスタＴｒ1はオフ状態を保つ。一方、第２トランジスタＴｒ2はオン状態からオフ状態となる。これにより、出力部ＯＵＴ1は、ローレベルを保った状態で浮遊状態となる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平１０−１１２６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上述したブートストラップ回路の動作説明においては、寄生容量等を介した種々の飛び込みによる影響を考慮していない。しかしながら実際には、浮遊状態にあるノード部Ｐ1等の電位は、寄生容量等を介した種々の飛び込みによる影響を受け変動する。そして、回路の動作を高速にすればするほど、パルスの立ち上がり／立ち下がりの速度が速くなるために飛び込みによる影響が強くなり、回路の誤動作を誘因する。
【００１７】
従って、本発明の目的は、寄生容量等を介した種々の飛び込みによる影響を軽減することができる、シフトレジスタ回路や出力バッファ回路等に用いられるブートストラップ回路を提供することにある。
【課題を解決するための手段】
【００１８】
上記の目的を達成するための本発明の第１の態様、第２の態様、第３の態様あるいは第４の態様に係るブートストラップ回路は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成され、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックのうち一方のクロックが印加され、
（Ａ−３）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧が印加される電圧供給線に接続されており、
第３トランジスタにおいては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号が印加され、
（Ｃ−２）ゲート電極には、２相のクロックのうち他方のクロックが印加され、
第１トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とは、第３トランジスタがオフ状態になると浮遊状態となるノード部を構成するブートストラップ回路に関する。
【００１９】
そして、上記の目的を達成するための本発明の第１の態様に係るブートストラップ回路にあっては、第２トランジスタのゲート電極には、２相のクロックのうち他方のクロックが印加され、ノード部と電圧供給線との間に、容量部が接続されていることを特徴とする。容量部がノード部と電圧供給線との間に接続されているので、第３トランジスタがオフ状態にあるときのノード部における電位の変動が抑制され、クロックに起因するノード部の電位変化が抑制される。
【００２０】
ここで、本発明の第１の態様に係るブートストラップ回路にあっては、同一導電型の第４トランジスタを更に備えており、
第４トランジスタにおいては、
（Ｄ−１）一方のソース／ドレイン領域は、第１トランジスタのゲート電極に接続されており、
（Ｄ−２）他方のソース／ドレイン領域は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
（Ｄ−３）ゲート電極は、所定の第２の電圧が印加される第２電圧供給線に接続されており、
容量部は、第３トランジスタの一方のソース／ドレイン領域と第４トランジスタの他方のソース／ドレイン領域とが接続された部分と、電圧供給線との間に接続されている構成とすることができる。この構成によれば、第３トランジスタがオフ状態になると浮遊状態となるノード部が、第４トランジスタによって分割される。第２の電圧の値を、ブートストラップ動作において第４トランジスタがオフ状態となるように設定することにより、ブートストラップ動作において、容量部はノード部から切り離された状態となる。これにより、ノード部と電圧供給線との間に容量部を接続しても、ブートストラップゲインが低下することはないといった利点を有する。
【００２１】
また、上記の目的を達成するための本発明の第２の態様に係るブートストラップ回路にあっては、第２トランジスタのゲート電極には、２相のクロックのうち他方のクロックが印加され、ノード部と第２トランジスタのゲート電極との間に、容量部が接続されていることを特徴とする。この構成によれば、２相のクロックのノード部への飛び込みによる電位の変動が相互に打ち消される。これにより、ノード部の電位の変動を抑制することができる。
【００２２】
また、上記の目的を達成するための本発明の第３の態様に係るブートストラップ回路にあっては、ブートストラップ回路は、同一導電型の第４トランジスタを更に備えており、
第４トランジスタにおいては、
（Ｃ−１）一方のソース／ドレイン領域は、反転回路の入力側に接続されると共に、該反転回路の出力側と第２トランジスタのゲート電極とが接続されており、
（Ｃ−２）他方のソース／ドレイン領域は、入力信号が印加され、
（Ｃ−３）ゲート電極には、２相のクロックのうち他方のクロックが印加される、
ことを特徴とする。所定の動作時において、反転回路の出力によって第２トランジスタのオン状態が維持されることにより、第２トランジスタの他のソース／ドレイン領域から出力部への電圧印加状態が維持される。これにより、ノード部の変動に起因して起こる第１トランジスタのリークによる出力部の電圧変動を低減することができる。ここで、第４トランジスタの一方のソース／ドレイン領域と反転回路の入力側とが接続された部分と電圧供給線との間に、容量部が接続されている構成とすることができる。容量部は、反転回路の入力側の保持容量として作用するので、反転回路の動作をより安定なものとすることができる。上述した好ましい構成を含む本発明の第３の態様に係るブートストラップ回路にあっては、第４トランジスタの一方のソース／ドレイン領域と反転回路の入力側とが接続された部分と第１トランジスタの他方のソース／ドレイン領域との間に、容量部が接続されている構成とすることもできる。
【００２３】
また、上記の目的を達成するための本発明の第４の態様に係るブートストラップ回路にあっては、第２トランジスタのゲート電極には、２相のクロックのうち他方のクロックが印加され、ブートストラップ回路は、更に、同一導電型の第４トランジスタ及び第５トランジスタから成る回路部を少なくとも１つ備えており、
各回路部においては、
（Ｄ−１）第４トランジスタのゲート電極は、第５トランジスタの一方のソース／ドレイン領域に接続されており、
（Ｄ−２）第５トランジスタの他方のソース／ドレイン領域には、入力信号が印加され、
２相のクロックのうち一方のクロックは、直列に接続された各第４トランジスタを介して、第１トランジスタの他方のソース／ドレイン領域に印加される、
ことを特徴とする。ここで、出力部と、第４トランジスタのゲート電極と第５トランジスタの一方のソース／ドレイン領域とが接続された部分との間に、容量部が接続されている構成とすることができる。上述した好ましい構成を含む本発明の第４の態様に係るブートストラップ回路にあっては、第４トランジスタ及び第５トランジスタから成る回路部においてもブートストラップ動作が起こる。換言すれば、第４の態様に係るブートストラップ回路は、ブートストラップ動作が起こる回路部分が複数並列に接続された構成を備えている。この構成によれば、第３トランジスタがオフ状態にあるときのノード部における電位の変動が抑制され、クロックに起因するノード部の電位変化が抑制される。
【００２４】
本発明の第１の態様、第２の態様、第３の態様、及び、第４の態様に係るブートストラップ回路（以下、これらを総称して、単に、本発明のブートストラップ回路と呼ぶ場合がある）においては、ブートストラップ回路は、ｎチャネル型のトランジスタから構成されていてもよいし、ｐチャネル型のトランジスタから構成されていてもよい。トランジスタは、薄膜トランジスタ（ＴＦＴ）であってもよいし、半導体基板等に形成されたトランジスタであってもよい。トランジスタの構造は特に限定するものではない。以下の説明においては、トランジスタはエンハンスメント型であるとして説明するが、これに限るものではない。デプレッション型のトランジスタが用いられていてもよい。また、トランジスタはシングルゲート型であってもよいし、デュアルゲート型であってもよい。
【００２５】
例えば、アクティブマトリクス型の液晶表示装置を構成する基板上に、画素電極と画素電極に接続される駆動用トランジスタとを形成し、合わせて基板上にブートストラップ回路を用いた走査回路等を形成することができる。この場合には、ブートストラップ回路は、駆動用トランジスタと同じ導電型のトランジスタから構成することが便宜である。基板上に形成されるトランジスタが同一の導電型であるので、駆動用トランジスタと走査回路を構成するトランジスタとを同じ工程で形成することができる。有機エレクトロルミネッセンス表示装置等においても同様である。
【００２６】
本発明のブートストラップ回路に用いられる容量部は、例えば、絶縁層を挟んだ導電層から構成されていてもよいし、所謂ＭＯＳ容量部として構成されていてもよい。ブートストラップ回路を構成するトランジスタや容量部あるいは配線等は広く周知の材料や方法により形成することができる。トランジスタや容量部あるいは配線等の構成や形成方法は、ブートストラップ回路を用いる装置の仕様等に応じて適宜選択すればよい。
【００２７】
本発明の第３の態様に用いられる反転回路の構成は、特に限定するものではない。基本的には、反転回路は第３の態様に係るブートストラップ回路を構成する各トランジスタと同一の導電型のトランジスタから構成されていることが好ましい。例えば、特開２００５−１４３０６８号公報において、単一導電型のトランジスタから構成された反転回路が開示されている。この反転回路を用いることもできる。また、発明者は特願２００８−２６７４２号及び特願２００８−２６７４３号において種々のインバータ回路（反転回路）を提案したが、これらの反転回路を用いることもできる。
【発明の効果】
【００２８】
本発明のブートストラップ回路にあっては、寄生容量等を介した種々の飛び込みによる影響を軽減することができる。従って、本発明のブートストラップ回路を用いたシフトレジスタ回路や出力バッファ回路等にあっては、種々の飛び込みによる回路の誤動作が軽減される。
【図面の簡単な説明】
【００２９】
【図１】図１は、実施例１に係るブートストラップ回路から構成した走査回路の回路図である。
【図２】図２の（Ａ）は、走査回路を備え、有機エレクトロルミネッセンス素子を発光素子として用いた有機エレクトロルミネッセンス表示装置の概念図である。図２の（Ｂ）は、有機ＥＬ素子の模式的な回路図を示す。
【図３】図３の（Ａ）は、従来のブートストラップ回路において寄生容量を考慮したときの回路図である。図３の（Ｂ）は、従来のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。
【図４】図４の（Ａ）は、走査回路の１段目を構成する実施例１のブートストラップ回路の回路図である。図４の（Ｂ）は、実施例１のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。
【図５】図５の（Ａ）は、図１に示すシフトレジスタ回路において、後段の回路の入力の位相が進んだ場合の動作を説明するための模式的なタイミングチャートである。図５の（Ｂ）は、図１に示すシフトレジスタ回路において、後段の回路の入力の位相が遅れた場合の動作を説明するための模式的なタイミングチャートである。
【図６】図６の（Ａ）及び（Ｂ）は、遅延要素を介して後段に信号を伝える構成としたブートストラップ回路の回路図である。
【図７】図７の（Ａ）は、走査回路の１段目を構成する実施例２のブートストラップ回路の回路図である。図７の（Ｂ）は、実施例２のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。
【図８】図８の（Ａ）は、走査回路の１段目を構成する実施例３のブートストラップ回路の回路図である。図８の（Ｂ）は、実施例３のブートストラップ回路における模式的なタイミングチャートである。
【図９】図９は、走査回路の１段目を構成する実施例４のブートストラップ回路の回路図である。
【図１０】図１０の（Ａ）は、反転回路の回路図である。図１０の（Ｂ）は、反転回路の動作を説明するための模式的なタイミングチャートである。
【図１１】図１１は、図９のブートストラップ回路における模式的なタイミングチャートである。
【図１２】図１２の（Ａ）は、インバータ回路（反転回路）１０の回路図である。図１２の（Ｂ）及び（Ｃ）は、図１２の（Ａ）に示すインバータ回路１０の動作を説明するための模式的なタイミングチャートである。
【図１３】図１３は、走査回路の１段目を構成する実施例５のブートストラップ回路の回路図である。
【図１４】図１４は、走査回路の１段目を構成する実施例５のブートストラップ回路の回路図である。
【図１５】図１５は、走査回路の１段目を構成する実施例７のブートストラップ回路の回路図である。
【図１６】図１６は、実施例７のブートストラップ回路の模式的なタイミングチャートである。
【図１７】図１７は、第４トランジスタＴｒ74及び第５トランジスタＴｒ75から成る回路部と、第４トランジスタＴｒ74A及び第５トランジスタＴｒ75Aから成る回路部とを備えたブートストラップ回路の回路図である。
【図１８】図１８の（Ａ）は、図１５に示すブートストラップ回路において、実施例１において説明した容量部に相当する容量部を備えた構成の回路図を示す。図１８の（Ｂ）は、図１５に示すブートストラップ回路において、実施例２において説明した容量部に相当する容量部を備えた構成の回路図を示す。
【図１９】図１９は、実施例１乃至実施例７において説明した構成を適宜組み合わせた構成の一例であるブートストラップ回路である。
【図２０】図２０の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例１のブートストラップ回路の回路図であり、図１に示す回路の１段目に相当する。図２０の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例２のブートストラップ回路の回路図であり、図７の（Ａ）に示す回路に相当する。図２０の（Ｃ）は、ｐチャネル型トランジスタを用いて構成した実施例３のブートストラップ回路の回路図であり、図８の（Ａ）に示す回路に相当する。
【図２１】図２１の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例４のブートストラップ回路の回路図であり、図９に示す回路に相当する。図２１の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例５のブートストラップ回路の回路図であり、図１３に示す回路に相当する。図２１の（Ｃ）は、ｐチャネル型トランジスタを用いて構成した実施例６のブートストラップ回路の回路図であり、図１４に示す回路に相当する。
【図２２】図２２の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例７のブートストラップ回路の回路図であり、図１５に示す回路に相当する。同様に、図２２の（Ｂ）も、ｐチャネル型トランジスタを用いて構成した実施例７のブートストラップ回路の回路図であり、図１７に示す回路に相当する。
【図２３】図２３の（Ａ）は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１８の（Ａ）に示す回路に相当する。図２３の（Ｂ）は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１８の（Ｂ）に示す回路に相当する。
【図２４】図２４は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１９に示す回路に相当する。
【図２５】図２５は、１段を基本的に３つのトランジスタから構成したブートストラップ動作を利用したシフトレジスタ回路の回路図である。
【図２６】図２６の（Ａ）はシフトレジスタ回路の１段目の回路の回路図である。図２６の（Ｂ）はシフトレジスタ回路の１段目のタイミングチャートである。
【発明を実施するための形態】
【００３０】
以下、図面を参照して、実施例に基づき本発明を説明する。
【実施例１】
【００３１】
実施例１は、本発明の第１の態様に係るブートストラップ回路に関する。図１は、実施例１に係るブートストラップ回路から構成した走査回路１０１の回路図である。尚、便宜のため、図１においては走査回路１０１の１段目と２段目のブートストラップ回路を表した。図２の（Ａ）は、この走査回路１０１を備え、有機エレクトロルミネッセンス素子１０（以下、単に、有機ＥＬ素子と略称する）を発光素子として用いた有機エレクトロルミネッセンス表示装置（以下、単に、有機ＥＬ表示装置と呼ぶ場合がある）の概念図である。図２の（Ｂ）は、有機ＥＬ素子１０の模式的な回路図である。
【００３２】
図１に示す走査回路１０１の１段目に注目して、実施例１のブートストラップ回路を説明する。実施例１のブートストラップ回路は、同一導電型（実施例１では後述するようにｎチャネル型）の第１トランジスタＴｒ1、第２トランジスタＴｒ2、及び、第３トランジスタＴｒ3から構成されている。
【００３３】
実施例１のブートストラップ回路は、第１トランジスタＴｒ1においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＴｒ2の一方のソース／ドレイン領域に接続され、出力部ＯＵＴ1を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）が印加され、
（Ａ−３）ゲート電極は、第３トランジスタＴｒ3の一方のソース／ドレイン領域に接続されており、
第２トランジスタＴｒ2においては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧Ｖss（例えば０ボルト）が印加される電圧供給線ＰＳ1に接続されており、
第３トランジスタＴｒ3においては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号ＩＮ1が印加され、
（Ｃ−２）ゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加され、
第１トランジスタＴｒ1のゲート電極と第３トランジスタＴｒ3の一方のソース／ドレイン領域とは、第３トランジスタＴｒ3がオフ状態になると浮遊状態となるノード部Ｐ1を構成するブートストラップ回路である。
【００３４】
そして、第２トランジスタＴｒ2のゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加され、ノード部Ｐ1と電圧供給線ＰＳ1との間に、容量部Ｃ11が接続されている。
【００３５】
実施例１においては、容量部Ｃ11は絶縁層を間に挟んだ導電層から構成されている。尚、背景技術において説明したと同様に、第１トランジスタＴｒ1のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃaも接続されている。容量部Ｃ11と同様に、容量部Ｃaも絶縁層を挟んだ導電層から構成されている。
【００３６】
尚、背景技術で説明したと同様に、２相のクロックＣＫ1，ＣＫ2、及び、入力信号ＩＮ1のハイレベルは電圧Ｖdd（例えば５ボルト）、ローレベルは上述した電圧Ｖss（０ボルト）とする。また、第３トランジスタＴｒ3の閾値電圧をＶth3と表す。
【００３７】
先ず、走査回路１０１を用いた有機ＥＬ表示装置の構成と動作について説明する。図２に概念図を示すように、有機ＥＬ表示装置は、
（１）走査回路１０１、
（２）信号出力回路１０２、
（３）第１の方向にＮ個、第１の方向とは異なる第２の方向（具体的には、第１の方向に直交する方向）にＭ個、合計Ｎ×Ｍ個の、２次元マトリクス状に配列され、それぞれが発光部ＥＬＰ、及び、発光部ＥＬＰを駆動するための駆動回路を備えている有機ＥＬ素子１０、
（４）走査回路１０１に接続され、第１の方向に延びるＭ本の走査線ＳＣＬ、
（５）信号出力回路１０２に接続され、第２の方向に延びるＮ本のデータ線ＤＴＬ、
（６）電源部１００、
を備えている。尚、図２においては、便宜のため３×３個の有機ＥＬ素子１０を示したが、これは単なる例示に過ぎない。走査回路１０１、有機ＥＬ素子１０、走査線ＳＣＬ、データ線ＤＴＬ等は、ガラス等から成る図示せぬ基板上に形成されている。
【００３８】
発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等の周知の構成、構造を有する。信号出力回路１０２、走査線ＳＣＬ、データ線ＤＴＬ、電源部１００の構成、構造は、周知の構成、構造とすることができる。
【００３９】
図２の（Ｂ）に示すように、有機ＥＬ素子１０は、発光部ＥＬＰの他、駆動トランジスタＴｒD、書込みトランジスタＴｒW、及び、保持容量ＣHから構成された駆動回路を備えている。尚、発光部ＥＬＰの容量を符号ＣELで表した。
【００４０】
駆動トランジスタＴｒD及び書込みトランジスタＴｒWは、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成る。上述した図示せぬ基板上にこの駆動回路は形成されており、基板上の所定の領域にこの駆動回路を覆うように発光部ＥＬＰが形成されている。
【００４１】
上述した駆動トランジスタＴｒDや書込みトランジスタＴｒWと同様に、走査回路１０１を構成する第１トランジスタＴｒ1、第２トランジスタＴｒ2、及び、第３トランジスタＴｒ3も、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成る。これらのトランジスタも、上述した図示せぬ基板上に形成されている。他の実施例において説明する第４トランジスタ等においても同様である。
【００４２】
駆動トランジスタＴｒDにおいては、一方のソース／ドレイン領域は電源部１００（電圧ＶCC、例えば２０ボルト）に接続されており、他方のソース／ドレイン領域は発光部ＥＬＰに備えられたアノード電極に接続され、且つ、保持容量ＣHの一端に接続されている。また、ゲート電極は、書込みトランジスタＴｒWの他方のソース／ドレイン領域に接続され、且つ、保持容量ＣHの他端に接続されている。書込みトランジスタＴｒWにおいては、一方のソース／ドレイン領域は、データ線ＤＴＬに接続されており、ゲート電極は、走査線ＳＣＬに接続されている。発光部ＥＬＰに備えられたカソード電極には、電圧ＶCat（例えば０ボルト）が印加される。そして、以下説明するように有機ＥＬ素子１０はアクティブマトリクス駆動される。
【００４３】
例えば、図２の（Ａ）の上段の走査線ＳＣＬが走査回路１０１の動作によりハイレベルになると、上段の走査線ＳＣＬに接続された有機ＥＬ素子１０の書込みトランジスタＴｒWはオン状態となり、信号出力回路１０２から映像信号がデータ線ＤＴＬを介して保持容量ＣHの一端に印加される。その後走査線ＳＣＬがローレベルになると、書込みトランジスタＴｒWはオフ状態となる。しかし、駆動トランジスタＴｒDのゲート電極とソース領域との間の電位差は、保持容量ＣHにより映像信号に応じた値に保持されている。従って、駆動トランジスタＴｒDを介して電源部１００から発光部ＥＬＰに映像信号の値に応じた電流が流れ、発光部ＥＬＰが発光する。
【００４４】
次いで、実施例１の説明の便宜のため、従来のブートストラップ回路において寄生容量を考慮したときの動作を説明する。図３の（Ａ）は、従来のブートストラップ回路において寄生容量を考慮したときの回路図である。図３の（Ｂ）は、従来のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。尚、理解を助けるため、図２６の（Ｂ）とは異なり２相クロックＣＫ1，ＣＫ2が共にローレベルになる期間を明示してタイミングチャートを表した。
【００４５】
図３の（Ａ）において、第１トランジスタＴｒ1のゲート電極と他方のソース／ドレイン領域との間の寄生容量を符号Ｃ1で表し、第２トランジスタＴｒ2のゲート電極と一方のソース／ドレイン領域との間の寄生容量を符号Ｃ2で表し、第３トランジスタＴｒ3のゲート電極と一方のソース／ドレイン領域との間の寄生容量を符号Ｃ3で表す。
【００４６】
図３の（Ａ）に示すブートストラップ回路において、ノード部Ｐ1は第３トランジスタＴｒ3がオフ状態となると浮遊状態となる。ここで、ノード部Ｐ1を構成する第１トランジスタＴｒ1のゲート電極と、クロックＣＫ1が印加される第１トランジスタＴｒ1の他方のソース／ドレイン領域とは寄生容量Ｃ1により静電的に結合している。また、ノード部Ｐ1を構成する第３トランジスタＴｒ3の一方のソース／ドレイン領域と、クロックＣＫ2が印加される第３トランジスタＴｒ3のゲート電極とは寄生容量Ｃ3により静電的に結合している。
【００４７】
また、出力部ＯＵＴ1は第１トランジスタＴｒ1と第２トランジスタＴｒ2が共にオフ状態である場合には浮遊状態となる。出力部ＯＵＴ1を構成する第２トランジスタＴｒ2の一方のソース／ドレイン領域と、第２トランジスタＴｒ2のゲート電極とは寄生容量Ｃ2により静電的に結合している。また、出力部ＯＵＴ1を構成する第１トランジスタＴｒ1の一方のソース／ドレイン領域と、第１トランジスタＴｒ1のゲート電極とは容量部Ｃaにより静電的に結合している。尚、実際には、第１トランジスタＴｒ1のゲート電極と一方のソース／ドレイン領域との間にも寄生容量が存在する。しかしながら、通常は容量部Ｃaによる静電的な結合が支配的であるので、便宜のため、第１トランジスタＴｒ1のゲート電極と一方のソース／ドレイン領域との間の寄生容量は考慮していない。
【００４８】
図３の（Ｂ）に示す［期間−Ｔ1］乃至［期間−Ｔ6］の動作は、基本的には、背景技術において図２６の（Ｂ）を参照して説明した［期間−Ｔ1］乃至［期間−Ｔ6］の動作と同様であるので、基本的な動作の説明は省略する。
【００４９】
上述したように、ノード部Ｐ1は、寄生容量Ｃ1により、クロックＣＫ1が印加される第１トランジスタＴｒ1の他方のソース／ドレイン領域と静電的に結合していると共に、寄生容量Ｃ3により、クロックＣＫ2が印加される第３トランジスタＴｒ3のゲート電極とも静電的に結合している。従って、第３トランジスタＴｒ3がオフ状態であるときには、ノード部Ｐ1の電位はクロックＣＫ1，ＣＫ2の立ち上がり及び立ち上がりに応じて変動する。例えば、図３の（Ｂ）に示す［期間−Ｔ2］や［期間−Ｔ6］にあっては、クロックＣＫ1の立ち上がりに応じてノード部Ｐ1の電位は上昇する。クロックＣＫ1は、第１トランジスタＴｒ1の他方のソース／ドレイン領域に印加されているので、ノード部Ｐ1の電位の上昇が、第１トランジスタＴｒ1にリークを起こさせる程度まで達してしまうと、出力部ＯＵＴ1の電位は上昇する。従って、図３の（Ｂ）に示すように、［期間−Ｔ2］や［期間−Ｔ6］において、出力部ＯＵＴ1がローレベルを維持することができないといった問題が生ずる。
【００５０】
図４の（Ａ）は、走査回路１０１の１段目を構成する実施例１のブートストラップ回路の回路図である。図４の（Ｂ）は、実施例１のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。
【００５１】
上述したように、実施例１のブートストラップ回路にあっては、ノード部Ｐ1と電圧供給線ＰＳ1との間に、容量部Ｃ11が接続されている。従って、第３トランジスタＴｒ3がオフ状態にあるときのノード部Ｐ1の変動が抑制されるので、図４の（Ｂ）に示す［期間−Ｔ2］や［期間−Ｔ6］において、クロックＣＫ1の立ち上がりに応じたノード部Ｐ1の電位の上昇が抑制される。これにより、ノード部Ｐ1の電位の上昇が、第１トランジスタＴｒ1にリークを起こさせる程度まで達してしまい、［期間−Ｔ2］や［期間−Ｔ6］において出力部ＯＵＴ1ローレベルを維持することができないといった問題が発生することを抑制することができる。
【００５２】
尚、容量部Ｃ11が接続されることにより、ブートストラップゲインは低下する。実施例１のブートストラップ回路におけるブートストラップゲインｇbは、第１トランジスタＴｒ1のゲート容量をＣTr1と表すとき、以下の式（１）で表すことができる。
【００５３】
ｇb＝（ＣTr1＋Ｃa＋Ｃ1）／（Ｃ11＋Ｃ3＋ＣTr1＋Ｃa＋Ｃ1） （１）
【００５４】
第１トランジスタＴｒ1の閾値電圧をＶth1と表すとき、図４の（Ｂ）に示す［期間−Ｔ4］の始期において第１トランジスタＴｒ1のゲート−ソース間電圧がＶth1を越えるようにする必要がある。容量部Ｃ11の値はこの条件を満たすように設定されている。尚、保持容量として容量部Ｃaの値に対して充分大きい値であることが好ましい。
【００５５】
ところで、図１に示すシフトレジスタ回路にあっては、前段の出力（例えば出力部ＯＵＴ1の出力）が後段の入力（例えば入力信号ＩＮ2）となる。図５の（Ａ）は、図１に示すシフトレジスタ回路において、後段の回路の入力の位相が進んだ場合の動作を説明するための模式的なタイミングチャートである。図５の（Ｂ）は、図１に示すシフトレジスタ回路において、後段の回路の入力の位相が遅れた場合の動作を説明するための模式的なタイミングチャートである。図５の（Ａ）に示すように、位相が進んだ場合には、［期間−Ｔ3］〜［期間−Ｔ4］においてブートストラップ動作が正常に行われない。一方、位相が遅れた場合においては、［期間−Ｔ3］〜［期間−Ｔ4］において支障なくブートストラップ動作が行われる。そこで、後段の動作を確実なものとするために、図６の（Ａ）あるいは（Ｂ）に示すように、遅延要素を介して後段に信号を伝える構成としてもよい。遅延要素としては、バッファ回路、容量、抵抗等を設計に応じて適宜選択すればよい。後述する他の実施例においても同様である。
【実施例２】
【００５６】
実施例２は実施例１の変形である。実施例１と同様に、実施例２に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。走査回路を構成するブートストラップ回路の構成が相違する点を除く他、有機ＥＬ表示装置の構造や動作は実施例１において説明したと同様であるので説明を省略する。後述する他の実施例においても同様である。
【００５７】
図７の（Ａ）は、走査回路の１段目を構成する実施例２のブートストラップ回路の回路図である。図７の（Ｂ）は、実施例２のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。
【００５８】
実施例２は実施例１に対して、ブートストラップ回路は同一導電型（実施例２においてはｎチャネル型）の第４トランジスタＴｒ24を更に備えている。より具体的には、第４トランジスタＴｒ24においては、
（Ｄ−１）一方のソース／ドレイン領域は、第１トランジスタＴｒ1のゲート電極に接続されており、
（Ｄ−２）他方のソース／ドレイン領域は、第３トランジスタＴｒ3の一方のソース／ドレイン領域に接続されており、
（Ｄ−３）ゲート電極は、所定の第２の電圧（ここでは電圧Ｖdd）が印加される第２電圧供給線ＰＳ2に接続されており、
容量部は、第３トランジスタＴｒ3の一方のソース／ドレイン領域と第４トランジスタＴｒ24の他方のソース／ドレイン領域とが接続された部分と、電圧供給線ＰＳ1との間に接続されている。以上の点を除く他、ブートストラップ回路の構成は実施例１において説明したと同様である。
【００５９】
実施例２のブートストラップ回路においては、実施例１において説明した図４の（Ａ）に示すノード部Ｐ1が、第４トランジスタＴｒ24によって分割されている。図７においては、第１トランジスタＴｒ1のゲート電極側のノード部を符号Ｐ1Aで示し、第３トランジスタＴｒ3の一方のソース／ドレイン領域側のノード部を符号Ｐ1Bで表した。尚、第４トランジスタＴｒ24のゲート電極と一方のソース／ドレイン領域との間の寄生容量を符号Ｃ24で表す。
【００６０】
実施例２の回路においては、ノード部Ｐ1Aとノード部Ｐ1Bの電位がＶssのときは第４トランジスタＴｒ24はオン状態であり、容量部Ｃ11がノード部Ｐ1Aに接続された状態となる。この状態においては、実施例１と同様に、第３トランジスタＴｒ3がオフ状態にあるときのノード部Ｐ1の変動が抑制されるので、図７の（Ｂ）に示す［期間−Ｔ2］や［期間−Ｔ6］において、クロックＣＫ1の立ち上がりに応じたノード部Ｐ1の電位の上昇が抑制される。
【００６１】
一方、図７の（Ｂ）に示す［期間−Ｔ4］においては、第４トランジスタＴｒ24はオフ状態となる。即ち、ブートストラップ動作において、容量部Ｃ11はノード部Ｐ1Aから切り離された状態にある。従って、実施例１とは異なり、容量部Ｃ11によってブートストラップゲインが低下するといった現象は生じない。従って、実施例１よりも高いブートストラップゲインを得ることができる。実施例２のブートストラップ回路におけるブートストラップゲインｇbは、第１トランジスタＴｒ1のゲート容量をＣTr1と表すとき、以下の式（２）で表すことができる。
【００６２】
ｇb＝（ＣTr1＋Ｃa＋Ｃ1）／（Ｃ24＋ＣTr1＋Ｃa＋Ｃ1） （２）
【実施例３】
【００６３】
実施例３は、本発明の第２の態様に係るブートストラップ回路に関する。上述したように、実施例３に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。
【００６４】
図８の（Ａ）は、走査回路の１段目を構成する実施例３のブートストラップ回路の回路図である。図８の（Ｂ）は、実施例３のブートストラップ回路における模式的なタイミングチャートである。尚、２相クロックＣＫ1，ＣＫ2は同期してローレベル／ハイレベルが切り替わるとしてタイミングチャートを表した。
【００６５】
実施例３のブートストラップ回路は、上述した実施例１と同様に、同一導電型（ｎチャネル型）の第１トランジスタＴｒ1、第２トランジスタＴｒ2、及び、第３トランジスタＴｒ3から構成されている。
【００６６】
実施例３のブートストラップ回路は、実施例１において説明したと同様に、第１トランジスタＴｒ1においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＴｒ2の一方のソース／ドレイン領域に接続され、出力部ＯＵＴ1を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）が印加され、
（Ａ−３）ゲート電極は、第３トランジスタＴｒ3の一方のソース／ドレイン領域に接続されており、
第２トランジスタＴｒ2においては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧Ｖss（例えば０ボルト）が印加される電圧供給線ＰＳ1に接続されており、
第３トランジスタＴｒ3においては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号ＩＮ1が印加され、
（Ｃ−２）ゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加され、
第１トランジスタＴｒ1のゲート電極と第３トランジスタＴｒ3の一方のソース／ドレイン領域とは、第３トランジスタＴｒ3がオフ状態になると浮遊状態となるノード部Ｐ1を構成するブートストラップ回路である。
【００６７】
そして、第２トランジスタＴｒ2のゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加され、ノード部Ｐ1と第２トランジスタＴｒ2のゲート電極との間に、容量部Ｃ31が接続されている。
【００６８】
容量部Ｃ31の値は、ノード部Ｐ1に対するクロックＣＫ1の飛び込みとクロックＣＫ2の飛び込みとが相殺するような値に設定されている。これにより、図７の（Ｂ）に示すように、［期間−Ｔ2］や［期間−Ｔ6］におけるノード部Ｐ1の電位変動が軽減する。
【００６９】
以下具体的に説明する。クロックＣＫ1は、寄生容量Ｃ1を経由してノードＰ1に飛び込む。また、クロックＣＫ2は、寄生容量Ｃ3を経由する他、寄生容量Ｃ2とブートストラップ動作のための容量部Ｃaを経由してノードＰ1に飛び込む。
【００７０】
出力部ＯＵＴ1には、走査線ＳＣＬ等の大きな負荷容量が接続される。従って、一般的に第１トランジスタＴｒ1は大きなサイズ（例えばＷ／Ｌ＝１００／１０）とされる。これに対して、第３トランジスタＴｒ3はブートストラップ動作を良好に行うためにリークを抑える必要があり、小さなサイズ（例えばＷ／Ｌ＝５／１０）とされる。また第２トランジスタＴｒ2は、ローレベル（Ｖss）を維持するための補完的な性格のトランジスタであり大きなサイズは必要とせず、例えばＷ／Ｌ＝１０／１０程度に設定される。
【００７１】
出力部ＯＵＴ1に接続された負荷容量をＣSELと表すとき、負荷容量ＣSELの値は寄生容量Ｃ2に比べて非常に大きい。従って、クロックＣＫ2の飛び込みのうち、寄生容量Ｃ2とブートストラップ動作のための容量部Ｃaを経由して伝搬するものは、ノード部Ｐ1の電位には殆ど影響を与えない。従って、クロックＣＫ2の飛び込みを考慮するにあたり、寄生容量Ｃ2とブートストラップ動作のための容量部Ｃaを経由して伝搬するものは無視することができる。
【００７２】
以上説明したように、クロックＣＫ1は、寄生容量Ｃ1を経由してノードＰ1に飛び込む。また、クロックＣＫ2は、寄生容量Ｃ3を経由してノードＰ1に飛び込む。２相のクロックＣＫ1，ＣＫ2は逆相のクロックであるから、ノードＰ1に伝搬するこれらのクロックの飛び込みは、ノードＰ1の電位を相反する方向に変動させる。従って、寄生容量Ｃ1の値と寄生容量Ｃ3の値とが等しければ、クロックＣＫ1の飛び込みとクロックＣＫ2の飛び込みとは、相互に打ち消される。
【００７３】
しかしながら、上述した第１トランジスタＴｒ1と第３トランジスタＴｒ3のサイズの相違により、通常、寄生容量Ｃ1の値は寄生容量Ｃ3の値よりも大きい。従って、クロックＣＫ1の飛び込みと、ＣＫ2の飛び込みに差が生じ、ノードＰ1の電位が変動する。
【００７４】
そこで、実施例３のブートストラップ回路にあっては、寄生容量Ｃ3と並列に容量部Ｃ31を接続し、ノードＰ1に対するクロックＣＫ1の飛び込みと、ＣＫ2の飛び込みとの差によるノードＰ1の電位の変動を軽減した。容量部Ｃ31の値は、ノード部Ｐ1の電位の変動量を測定するなどして、設計に応じて適宜設定すればよい。
【実施例４】
【００７５】
実施例４は、本発明の第３の態様に係るブートストラップ回路に関する。上述したように、実施例４に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。
【００７６】
図９は、走査回路の１段目を構成する実施例４のブートストラップ回路の回路図である。実施例４のブートストラップ回路は、上述した実施例１と同様に、同一導電型（ｎチャネル型）の第１トランジスタＴｒ1、第２トランジスタＴｒ2、及び、第３トランジスタＴｒ3を備えている。
【００７７】
実施例４のブートストラップ回路は、実施例１において説明したと同様に、第１トランジスタＴｒ1においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＴｒ2の一方のソース／ドレイン領域に接続され、出力部ＯＵＴ1を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）が印加され、
（Ａ−３）ゲート電極は、第３トランジスタＴｒ3の一方のソース／ドレイン領域に接続されており、
第２トランジスタＴｒ2においては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧Ｖss（例えば０ボルト）が印加される電圧供給線ＰＳ1に接続されており、
第３トランジスタＴｒ3においては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号ＩＮ1が印加され、
（Ｃ−２）ゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加され、
第１トランジスタＴｒ1のゲート電極と第３トランジスタＴｒ3の一方のソース／ドレイン領域とは、第３トランジスタＴｒ3がオフ状態になると浮遊状態となるノード部Ｐ1を構成するブートストラップ回路である。
【００７８】
そして、実施例４のブートストラップ回路は、同一導電型（ｎチャネル型）の第４トランジスタＴｒ44を更に備えており、
第４トランジスタＴｒ44においては、
（Ｃ−１）一方のソース／ドレイン領域は、反転回路Ｂ41の入力側に接続されると共に、該反転回路Ｂ41の出力側と第２トランジスタＴｒ2のゲート電極とが接続されており、
（Ｃ−２）他方のソース／ドレイン領域は、入力信号が印加され、
（Ｃ−３）ゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加される。
【００７９】
図９に示すように、第４トランジスタＴｒ44の一方のソース／ドレイン領域と反転回路Ｂ41の入力側とが接続されてなるノード部を符号Ｑ1で表し、反転回路Ｂ41の出力側と第２トランジスタＴｒ2のゲート電極とが接続されてなるノード部を符号Ｒ1と表す。
【００８０】
図１０の（Ａ）は、反転回路Ｂ41の回路図である。図１０の（Ｂ）は、反転回路Ｂ41の動作を説明するための模式的なタイミングチャートである。先ず、反転回路Ｂ41の構成及び動作について説明する。
【００８１】
この反転回路Ｂ41の構成は、特開２００５−１４３０６８号公報の図５に開示された構成と同様である。尚、図１０の（Ａ）にあっては、参照番号や符号は一部変更して記載した。
【００８２】
図１０の（Ａ）に示すように、反転回路Ｂ41は、４つのｎチャネル型トランジスタＴｒ40，Ｔｒ41，Ｔｒ42，Ｔｒ43、及び、容量部Ｃapから構成されている。トランジスタＴｒ40，Ｔｒ41，Ｔｒ42，Ｔｒ43も、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成り、上述した図示せぬ基板上に形成されている。容量部Ｃapは、実施例１において説明した容量部Ｃ11，Ｃa等と同様に、絶縁層を挟んだ導電層から構成されている。
【００８３】
トランジスタＴｒ40においては、一方のソース／ドレイン領域は、トランジスタＴｒ41の一方のソース／ドレイン領域に接続されており、他方のソース／ドレイン領域に電圧Ｖssが印加され、ゲート電極にノード部Ｑ1側から入力信号が印加される。トランジスタＴｒ40の一方のソース／ドレイン領域と、トランジスタＴｒ41の一方のソース／ドレイン領域との接続部から、ノード部Ｒ1側に反転した出力が印加される。トランジスタＴｒ41は、他方のソース／ドレイン領域に電圧Ｖddが印加され、負荷抵抗として作用する。
【００８４】
容量部Ｃapは、トランジスタＴｒ41のゲート電極と一方のソース／ドレイン領域との間に接続されており、トランジスタＴｒ41と共にブートストラップ回路を構成する。トランジスタＴｒ42は、一方のソース／ドレイン領域がトランジスタＴｒ41のゲート電極に接続されており、他方のソース／ドレイン領域に電圧Ｖddが印加され、ゲート電極にリファレンス信号ＲＥＦ1が与えられる。このトランジスタＴｒ42の一方のソース／ドレイン領域とトランジスタＴｒ41のゲート電極の接続点をノード部Ｎと表す。トランジスタＴｒ43は、一方のソース／ドレイン領域がノード部Ｎに接続されており、他方のソース／ドレイン領域に電圧Ｖssが印加され、ゲート電極にリファレンス信号ＲＥＦ2が印加される。
【００８５】
図１０の（Ｂ）は、ノード部Ｑ1側からの入力（以下、入力信号ＩＮQ1と表記する場合がある）、リファレンス信号ＲＥＦ1，ＲＥＦ2、ノード部Ｎの電位及びノード部Ｒ1側への出力（以下、出力信号ＯＵＴR1と表記する場合がある）の各レベル及びタイミング関係を示す。リファレンス信号ＲＥＦ1は、入力信号ＩＮQ1のレベルがハイレベル（Ｖdd）からローレベル（Ｖss）に変化する前、換言すれば入力信号ＩＮQ1のレベルがハイレベルの終わり近くで一定期間だけハイレベルとなる。リファレンス信号ＲＥＦ2は、入力信号ＩＮQ1のレベルがローレベルからハイレベルに変化したときに、一定期間だけハイレベルとなる。
【００８６】
反転回路Ｂ41において、トランジスタＴｒ41のゲート電極の電位（ノード部Ｎの電位）を、入力信号ＩＮQ1のレベルがローレベルからハイレベルに変化したときにローレベルにリセットするトランジスタＴｒ43を設けたことにより、入力信号ＩＮQ1がハイレベルの状態では、トランジスタＴｒ41が完全にオフ状態になり、トランジスタＴｒ41に貫通電流は流れない。従って、出力信号ＯＵＴR1の電位が貫通電流によって変動することがなく、出力信号ＯＵＴR1のレベルとしてＶssを取り出すことができる。
【００８７】
また、入力信号ＩＮQ1のレベルがハイレベルからローレベルに変化する前に、トランジスタＴｒ41のゲート電極の電位（ノード部Ｎの電位）を、ハイレベルにプリチャージするトランジスタＴｒ42を設けたことにより、このトランジスタＴｒ42によるプリチャージ状態から、入力信号ＩＮQ1のレベルがローレベルに変化した際に、容量部Ｃapによる容量結合によってトランジスタＴｒ41のゲート電極の電位がハイレベルよりもさらにプラス側の電位まで上げられる。その結果、出力信号ＯＵＴR1のレベルとしてＶddを取り出すことができる。
【００８８】
図１１は、図９のブートストラップ回路における模式的なタイミングチャートである。実施例４にあっては、反転回路Ｂ41の動作により、［期間−Ｔ1］の始期から［期間−Ｔ3］において入力ＩＮ1が立ち上がるまでの間、及び、［期間−Ｔ5］においてクロックＣＫ2が立ち上がった後から［期間−Ｔ6］の終期までの間、ノード部Ｒ1の電位がハイレベルに保たれる。これらの期間にあっては、出力部ＯＵＴ1にはオン状態の第２トランジスタＴｒ2を介して電圧Ｖssが印加される。そして、［期間−Ｔ3］においてクロックＣＫ2と入力信号ＩＮ1がハイレベルの間は、出力部ＯＵＴ1にはローレベルのクロックＣＫ1が印加される。また、［期間−Ｔ4］においてクロックＣＫ1が立ち下がった後から、［期間−Ｔ5］においてクロックＣＫ2が立ち上がるまでの間も、出力部ＯＵＴ1にはローレベルのクロックＣＫ1が印加される。
【００８９】
従って、実施例４のブートストラップ回路にあっては、出力部ＯＵＴ1がローレベルであるときは、電圧ＶssあるいはローレベルのクロックＣＫ1が印加された状態にあり浮遊状態とならない。従って、容量部Ｃaや寄生容量Ｃ2を介した飛び込みによって出力部ＯＵＴ1の電位が変動せず、飛び込みによる影響を軽減することができる。
【００９０】
尚、反転回路として、発明者が特願２００８−２６７４２号、特願２００８−２６７４２号において提案した種々のインバータ回路（反転回路）を用いた構成とすることもできる。図１２の（Ａ）は、特願２００８−２６７４２号の実施例１に係るインバータ回路（反転回路）１１０の回路図である。図１２の（Ｂ）及び（Ｃ）は、図１２の（Ａ）に示すインバータ回路１１０の動作を説明するための模式的なタイミングチャートである。
【００９１】
図１２の（Ａ）を参照して、インバータ回路１１０の構成を説明する。インバータ回路１１０は、同一導電型（例えばｎチャネル型）のトランジスタＱn_1、トランジスタＱn_2、及び、トランジスタＱn_3から構成され、
トランジスタＱn_1においては、
（Ａ−１）一方のソース／ドレイン領域は、トランジスタＱn_2の一方のソース／ドレイン領域に接続され、出力部ＯＵＴを構成し、
トランジスタＱn_2においては、
（Ｂ−１）他方のソース／ドレイン領域は第２電圧供給線ＰＳ2に接続されており、
（Ｂ−２）ゲート電極は、トランジスタＱn_3の一方のソース／ドレイン領域に接続されており、
トランジスタＱn_3においては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されている、
インバータ回路である。
【００９２】
インバータ回路１１０は、更に、同一導電型のトランジスタＱn_14を備えている。トランジスタＱn_3の他方のソース／ドレイン領域は第２電圧供給線ＰＳ2に接続されている。トランジスタＱn_2のゲート電極とトランジスタＱn_3の一方のソース／ドレイン領域とが接続されたノード部Ａには、トランジスタＱn_14の一方のソース／ドレイン領域が接続されている。トランジスタＱn_1の他方のソース／ドレイン領域及びトランジスタＱn_14の他方のソース／ドレイン領域は、電圧供給線ＰＳ1に接続されている。トランジスタＱn_1のゲート電極及びトランジスタＱn_14のゲート電極には入力信号ＩＮが印加される。
【００９３】
インバータ回路１１０を構成するトランジスタＱn_1、トランジスタＱn_2、トランジスタＱn_3、及び、トランジスタＱn_14は、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成る。これらのトランジスタは、図示せぬ基板上に形成されている。
【００９４】
尚、トランジスタＱn_2のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃapが接続されている。例えば絶縁層を挟んだ導電層から構成された容量部Ｃapも、上述した図示せぬ基板上に形成されている。
【００９５】
第２電圧供給線ＰＳ2からは所定の電圧Ｖddが供給され、電圧供給線ＰＳ1からは所定の電圧Ｖssが供給される。トランジスタＱn_1のゲート電極には入力信号ＩＮが印加される。入力信号ＩＮのローレベルは電圧Ｖss、ハイレベルは電圧Ｖddであるとして、インバータ回路１１０の動作を説明する。
【００９６】
インバータ回路１１０にあっては、トランジスタＱn_1をオン状態とする入力信号ＩＮが印加された状態にあっては、トランジスタＱn_14もオン状態となる。従って、図１２の（Ｂ）に示すように、期間Ｔ2において、上記ノード部Ａの電位ＶA2は、（Ｖdd−Ｖth_3）から電圧供給線ＰＳ1の電位Ｖss側に近づく。ローレベルの出力の値はトランジスタＱn_1のオン抵抗の値と、ゲート電極により低い値の電圧が印加された状態のトランジスタＱn_2の抵抗値との分圧比によって定まる。従って、期間Ｔ2における出力ＶOUT2は、よりＶssに近づく。一方、期間Ｔ3にあっては背景技術において説明したと同様のブートストラップ動作が起こり、ノード部Ａの電位ＶA3はハイレベルであるＶddを越える。そして（ＶA3−Ｖdd）の値がトランジスタＱn_2の閾値電圧Ｖth_2の値を超えるように設定されていれば、期間Ｔ3においてインバータ回路１１０の出力ＶOUT3は完全なハイレベル（Ｖdd）に達する。
【００９７】
尚、インバータ回路１１０にあっては、入力信号ＩＮはトランジスタＱn_1のゲート−ソース間電圧（Ｖgs）となる。入力信号ＩＮのハイレベルが電圧Ｖddに至らない場合であっても、インバータ回路１１０は動作する。具体的には、図１２の（Ｃ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路１１０の出力はハイレベルからローレベルへと向かう。従って、インバータ回路１１０はレベルシフタとしても動作する。
【実施例５】
【００９８】
実施例５は実施例４の変形である。上述したように、実施例５に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。
【００９９】
図１３は、走査回路の１段目を構成する実施例５のブートストラップ回路の回路図である。実施例５のブートストラップ回路は、第４トランジスタＴｒ44の一方のソース／ドレイン領域と反転回路Ｂ41の入力側とが接続された部分と電圧供給線ＰＳ1との間に、容量部Ｃ51が接続されている点を除く他、実施例４のブートストラップ回路と同様の構成である。
【０１００】
実施例５のブートストラップ回路の動作は、実施例４において図１１を参照して説明したと同様であるので説明を省略する。容量部Ｃ51は、ノード部Ｑ1の電位を保持する保持容量として作用する。これにより、反転回路Ｂ41の動作がより安定したものとなり、ひいては、ブートストラップ回路の動作をより安定したものとすることができる。
【実施例６】
【０１０１】
実施例６も実施例４の変形である。上述したように、実施例６に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。
【０１０２】
図１４は、走査回路の１段目を構成する実施例６のブートストラップ回路の回路図である。実施例６のブートストラップ回路は、第４トランジスタＴｒ44の一方のソース／ドレイン領域と反転回路Ｂ41の入力側とが接続された部分と第１トランジスタＴｒ1の他方のソース／ドレイン領域との間に、容量部Ｃ61が接続されている点を除く他、実施例４のブートストラップ回路と同様の構成である。尚、第４トランジスタＴｒ44のゲート電極と一方のソース／ドレイン領域との間の寄生容量を符号Ｃ44で表す。
【０１０３】
実施例６のブートストラップ回路の動作は、実施例４において図１１を参照して説明したと同様であるので説明を省略する。容量部Ｃ61は、ノードＰ1に対するクロックＣＫ1の飛び込みと、ＣＫ2の飛び込みとの差を少なくするように作用する。より具体的には、寄生容量Ｃ44を介したクロックＣＫ2の飛び込みと、容量部Ｃ61を介したクロックＣＫ1の飛び込みとが相殺される。これにより、ブートストラップ回路の動作をより安定したものとすることができる。
【実施例７】
【０１０４】
実施例７は、本発明の第４の態様に係るブートストラップ回路に関する。上述したように、実施例７に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。
【０１０５】
図１５は、走査回路の１段目を構成する実施例７のブートストラップ回路の回路図である。実施例７のブートストラップ回路は、上述した実施例１と同様に、同一導電型（ｎチャネル型）の第１トランジスタＴｒ1、第２トランジスタＴｒ2、及び、第３トランジスタＴｒ3から構成されている。図１６は、図１５に示すブートストラップ回路の模式的なタイミングチャートである。
【０１０６】
実施例７のブートストラップ回路は、実施例１において説明したと同様に、第１トランジスタＴｒ1においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＴｒ2の一方のソース／ドレイン領域に接続され、出力部ＯＵＴ1を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）が印加され、
（Ａ−３）ゲート電極は、第３トランジスタＴｒ3の一方のソース／ドレイン領域に接続されており、
第２トランジスタＴｒ2においては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧Ｖss（例えば０ボルト）が印加される電圧供給線ＰＳ1に接続されており、
第３トランジスタＴｒ3においては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号ＩＮ1が印加され、
（Ｃ−２）ゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加され、
第１トランジスタＴｒ1のゲート電極と第３トランジスタＴｒ3の一方のソース／ドレイン領域とは、第３トランジスタＴｒ3がオフ状態になると浮遊状態となるノード部Ｐ1を構成するブートストラップ回路である。
【０１０７】
そして、第２トランジスタＴｒ2のゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加される。実施例７のブートストラップ回路は、更に、同一導電型（ｎチャネル型）の第４トランジスタＴｒ74及び第５トランジスタＴｒ75から成る回路部を少なくとも１つ備えており、
各回路部においては、
（Ｄ−１）第４トランジスタＴｒ74のゲート電極は、第５トランジスタＴｒ75の一方のソース／ドレイン領域に接続されており、
（Ｄ−２）第５トランジスタＴｒ75の他方のソース／ドレイン領域には、入力信号ＩＮ1が印加され、
２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）は、直列に接続された各第４トランジスタＴｒ74を介して、第１トランジスタＴｒ1の他方のソース／ドレイン領域に印加される。また、出力部ＯＵＴ1と、第４トランジスタのゲート電極と第５トランジスタの一方のソース／ドレイン領域とが接続された部分との間に、ブートストラップ補完容量として容量部Ｃbが接続されている。
【０１０８】
図１５から明らかなように、この構成によれば、第４トランジスタＴｒ74及び第５トランジスタＴｒ75から成る回路部においてもブートストラップ動作が起こる。第４トランジスタＴｒ74のゲート電極と第５トランジスタＴｒ75の一方のソース／ドレイン領域とは、第５トランジスタＴｒ75がオフ状態になると浮遊状態となるノード部Ｑ1を構成する。第４トランジスタＴｒ74の片側のソース／ドレイン領域と第１トランジスタＴｒ1の他方のソース／ドレイン領域は接続され、ノード部Ｒ1を構成する。第４トランジスタＴｒ74の残りのソース／ドレイン領域にはクロックＣＫ1が印加される。ノード部Ｒ1は、クロックＣＫ1の影響を受けて変動しやすい。このため、容量部Ｃbがブートストラップ動作以外の影響を受け難くするために、容量部Ｃbをノード部Ｒ1ではなく出力部ＯＵＴ1に接続した。このように、実施例７のブートストラップ回路は、ブートストラップ動作が起こる回路部分が複数並列に接続された構成を備えている。符号Ｃ74は、第４トランジスタＴｒ74のゲート電極とクロックＣＫ1が印加されるソース／ドレイン領域との間の寄生容量である。符号Ｃ75は、第５トランジスタＴｒ75のゲート電極と一方のソース／ドレイン領域との間の寄生容量である。
【０１０９】
実施例１の説明において、寄生容量を考慮したときの従来のブートストラップ回路の動作に言及した。そして、図３の（Ａ）に示す回路にあっては、ノード部Ｐ1を構成する第１トランジスタＴｒ1のゲート電極と、クロックＣＫ1が印加される第１トランジスタＴｒ1の他方のソース／ドレイン領域とは寄生容量Ｃ1により静電的に結合し、例えば、図３の（Ｂ）に示す［期間−Ｔ2］や［期間−Ｔ6］にあっては、クロックＣＫ1の立ち上がりに応じてノード部Ｐ1の電位は上昇することを説明した。また、クロックＣＫ1は、第１トランジスタＴｒ1の他方のソース／ドレイン領域に印加されているので、ノード部Ｐ1の電位の上昇が、第１トランジスタＴｒ1にリークを起こさせる程度まで達してしまうと、出力部ＯＵＴ1の電位は上昇し、ローレベルを維持することができないといった問題が生ずることを説明した。
【０１１０】
図１５に示す回路においては、ノード部Ｑ1に対して、図３の（Ａ）を参照して説明したと同様の現象が起こる。即ち、ノード部Ｑ1を構成する第４トランジスタＴｒ74のゲート電極と、クロックＣＫ1が印加される第４トランジスタＴｒ74のソース／ドレイン領域とは寄生容量Ｃ1により静電的に結合し、図１６に示す［期間−Ｔ2］や［期間−Ｔ6］にあっては、クロックＣＫ1の立ち上がりに応じてノード部Ｑ1の電位は上昇する。
【０１１１】
しかしながら、クロックＣＫ1の揺れと比べて、ノード部Ｒ1の電位は、ブートストラップ動作を除いては相対的に揺れは小さい。これにより、ノード部Ｒ1の電位変化によるノード部Ｐ1への飛び込みも小さくなり、図３の（Ａ）に示す回路よりもノード部Ｐ1の電位の変動を抑えることができる。
【０１１２】
尚、同一導電型（ｎチャネル型）の第４トランジスタ及び第５トランジスタから成る回路部を２つ以上備える構成とすることもできる。この構成によれば、よりノード部Ｐ1の変動を抑制することができる。
【０１１３】
図１７に示す回路は、図１５に示すブートストラップ回路に更に第４トランジスタＴｒ74A及び第５トランジスタＴｒ75Aから成る回路部を加えた構成である。２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）は、直列に接続された各第４トランジスタＴｒ74，Ｔｒ74Aを介して、第１トランジスタＴｒ1の他方のソース／ドレイン領域に印加される。尚、図１７以降の図面については、便宜のため、寄生容量の表示を省略した。
【０１１４】
尚、実施例１において説明した容量部Ｃ11に相当する容量部を備えた構成とすることもできる。図１８の（Ａ）は、図１５に示すブートストラップ回路において、実施例１において説明した容量部に相当する容量部を備えた構成の回路図を示す。あるいは又、実施例２において説明した容量部Ｃ31に相当する容量部を備えた構成とすることもできる。図１８の（Ｂ）は、図１５に示すブートストラップ回路において、実施例２において説明した容量部に相当する容量部を備えた構成の回路図を示す。
【０１１５】
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例にて説明したブートストラップ回路の構成、構造は例示であり、適宜変更することができる。図１９は、実施例１乃至実施例７において説明した構成を適宜組み合わせた構成の一例であるブートストラップ回路である。
【０１１６】
尚、実施例１乃至実施例７においては、各トランジスタはｎチャネル型トランジスタとして説明したが、これに限るものではない。ｐチャネル型トランジスタから成る構成とすることもできる。この場合には、基本的には上述した実施例においてトランジスタをｐチャネル型トランジスタに置き換えると共に、電圧Ｖssと電圧Ｖddとを入れ替えた構成とすればよい。
【０１１７】
図２０の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例１のブートストラップ回路の回路図であり、図１に示す回路の１段目に相当する。図２０の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例２のブートストラップ回路の回路図であり、図７の（Ａ）に示す回路に相当する。図２０の（Ｃ）は、ｐチャネル型トランジスタを用いて構成した実施例３のブートストラップ回路の回路図であり、図８の（Ａ）に示す回路に相当する。
【０１１８】
図２１の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例４のブートストラップ回路の回路図であり、図９に示す回路に相当する。図２１の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例５のブートストラップ回路の回路図であり、図１３に示す回路に相当する。図２１の（Ｃ）は、ｐチャネル型トランジスタを用いて構成した実施例６のブートストラップ回路の回路図であり、図１４に示す回路に相当する。
【０１１９】
図２２の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例７のブートストラップ回路の回路図であり、図１５に示す回路に相当する。同様に、図２２の（Ｂ）も、ｐチャネル型トランジスタを用いて構成した実施例７のブートストラップ回路の回路図であり、図１７に示す回路に相当する。
【０１２０】
図２３の（Ａ）は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１８の（Ａ）に示す回路に相当する。図２３の（Ｂ）は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１８の（Ｂ）に示す回路に相当する。図２４は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１９に示す回路に相当する。
【符号の説明】
【０１２１】
１０・・・有機ＥＬ素子、１００・・・電源部、１０１・・・走査回路、１０２・・・信号出力回路、１１０・・・インバータ回路、ＳＣＬ・・・走査線、ＤＴＬ・・・データ線、ＴｒD・・・駆動トランジスタ、ＴｒW・・・書込みトランジスタ、ＣH・・・保持容量ＣH、ＥＬＰ・・・発光部、ＣEL・・・発光部の容量、Ｔｒ1・・・第１トランジスタ、Ｔｒ2・・・第２トランジスタ、Ｔｒ3・・・第３トランジスタ、Ｔｒ24，Ｔｒ24A，Ｔｒ44，Ｔｒ74，Ｔｒ74A・・・第４トランジスタ、Ｔｒ75，Ｔｒ75A・・・第５トランジスタ、Ｂ41・・・反転回路、Ｔｒ40，Ｔｒ41，Ｔｒ42，Ｔｒ43・・・トランジスタ、Ｑn_1，Ｑn_2，Ｑn_3，Ｑn_4・・・トランジスタ、Ｐ1，Ｐ2，Ｐ1A，Ｐ1B・・・ノード部、Ｑ1，Ｒ1・・・ノード部、Ｎ，Ａ・・・ノード部、Ｃ1，Ｃ2，Ｃ3，Ｃ24，Ｃ44，Ｃ74，Ｃ75・・・寄生容量、Ｃa，Ｃb，Ｃc，Ｃap・・・ブートストラップ容量としての容量部、Ｃ11，Ｃ11A，Ｃ31，Ｃ31A，Ｃ51，Ｃ61・・・容量部、ＯＵＴ1，ＯＵＴ2・・・出力部、ＰＳ1・・・電圧供給線、ＰＳ2・・・第２電圧供給線
【技術分野】
【０００１】
本発明は、シフトレジスタ回路や出力バッファ回路等に用いられるブートストラップ回路に関する。
【背景技術】
【０００２】
ディスプレイ装置や半導体メモリ装置等における走査回路やマトリクスアレイの駆動回路等として、シフトレジスタ回路が広く用いられている。
【０００３】
シフトレジスタ回路の出力段には、一般にプッシュプル型の出力回路が用いられる。しかしながら、同一導電型のトランジスタのみを用いてプッシュプル型の出力回路を構成すると、出力電圧の振幅が充分に確保できない。例えばｎチャネル型トランジスタのみを用いてプッシュプル型の出力回路を構成した場合、高電位側のトランジスタにあっては、出力電圧の上昇に伴ってゲート電極とソース領域との間の電位差Ｖgsが低下する。トランジスタの閾値電圧をＶthと表せば、Ｖgs＜Ｖthとなるとトランジスタはオフ状態となる。従って、出力電圧をＶgs−Ｖthまでしか取り出すことができない。この問題を解決するために、ブートストラップ動作を利用した出力回路が提案されている。
【０００４】
ブートストラップ動作を利用したシフトレジスタ回路として、特開平１０−１１２６４５号公報（特許文献１）には、１段を基本的に３つのトランジスタから構成した図２５に示す回路が開示されている。この回路は、例えばｎチャネル型のトランジスタＴｒ1，Ｔｒ2，Ｔｒ3によって１段が構成されている。
【０００５】
図２５に示すシフトレジスタ回路について説明する。図２６の（Ａ）にシフトレジスタ回路の１段目の回路を示し、図２６の（Ｂ）にシフトレジスタ回路の１段目の模式的なタイミングチャートを示す。シフトレジスタ回路の１段目に着目すると、第１トランジスタＴｒ1と第２トランジスタＴｒ2とがプッシュプル出力回路を構成している。第１トランジスタＴｒ1の一方のソース／ドレイン領域と第２トランジスタＴｒ2の一方のソース／ドレイン領域とが接続され、出力部ＯＵＴ1を構成する。
【０００６】
第１トランジスタＴｒ1の他方のソース／ドレイン領域には、２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）が印加される。第２トランジスタＴｒ2の他方のソース／ドレイン領域には、電圧Ｖss（例えば０ボルト）が印加される。第１トランジスタＴｒ1のゲート電極は、第３トランジスタＴｒ3の一方のソース／ドレイン領域に接続されており、ノード部Ｐ1を構成する。第２トランジスタＴｒ2のゲート電極と第３トランジスタＴｒ3のゲート電極には、他方のクロック（ここではＣＫ2）が印加される。第３トランジスタＴｒ3の他方のソース／ドレイン領域には、入力信号ＩＮ1が印加される。
【０００７】
尚、第１トランジスタＴｒ1のゲート電極と一方のソース／ドレイン領域との間、または、第１トランジスタＴｒ1のゲート電極と他方のソース／ドレイン領域との間、あるいはこれら両方にブートストラップ容量としての容量部が接続される場合もある。図２５に示す回路にあっては、第１トランジスタＴｒ1のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃaが接続されている。容量部Ｃaは、例えば、絶縁層を挟んだ導電層から構成することもできるし、所謂ＭＯＳ容量部として構成することもできる。
【０００８】
図２６の（Ｂ）に示すタイミングチャートを参照して、シフトレジスタ回路の１段目の動作を説明する。尚、２相のクロックＣＫ1，ＣＫ2、及び、入力信号ＩＮ1のハイレベルは電圧Ｖdd（例えば５ボルト）、ローレベルは上述した電圧Ｖss（０ボルト）とする。また、第３トランジスタＴｒ3の閾値電圧をＶth3と表す。
【０００９】
［期間−Ｔ1］
この期間においては、入力信号ＩＮ1はローレベル、クロックＣＫ1はローレベル、クロックＣＫ2はハイレベルである。第１トランジスタＴｒ1のゲート電極にはオン状態の第３トランジスタＴｒ3を介してローレベルの入力信号ＩＮ1が印加される。従って、ノード部Ｐ1の電位はローレベルであり、第１トランジスタＴｒ1はオフ状態である。一方、第２トランジスタＴｒ2はオン状態である。これにより、出力部ＯＵＴ1は、オン状態の第２トランジスタＴｒ2を介して電圧Ｖssが印加された状態であり、ローレベルである。
【００１０】
［期間−Ｔ2］
この期間においては、クロックＣＫ1はハイレベル、クロックＣＫ2はローレベルである。第３トランジスタＴｒ3がオフ状態となるので、ノード部Ｐ1は、［期間−Ｔ1］における電位を保った状態（即ち、ローレベルを保った状態）で、浮遊状態となる。これにより、第１トランジスタＴｒ1はオフ状態を保つ。一方、第２トランジスタＴｒ2はオン状態からオフ状態となる。これにより、出力部ＯＵＴ1は図示せぬ容量負荷に接続された状態で浮遊状態となる。従って、出力部ＯＵＴ1は、［期間−Ｔ1］における電位を保った状態（即ち、ローレベルを保った状態）で、浮遊状態となる。
【００１１】
［期間−Ｔ3］
この期間においては、入力信号ＩＮ1はハイレベル、クロックＣＫ1はローレベル、クロックＣＫ2はハイレベルである。第３トランジスタＴｒ3はオン状態となり、ノード部Ｐ1にはハイレベル状態の入力信号ＩＮ1が印加されるので、ノード部Ｐ1の電位は上昇する。しかしながら、ノード部Ｐ1の電位が（Ｖdd−Ｖth3）に達すると、第３トランジスタＴｒ3はオフ状態となる。ノード部Ｐ1は、電位（Ｖdd−Ｖth3）を保った状態で浮遊状態となる。第１トランジスタＴｒ1と第２トランジスタＴｒ2とはオン状態にある。第１トランジスタＴｒ1の他方のソース／ドレイン領域には、ローレベル（Ｖss）状態のクロックＣＫ1が印加されており、第２トランジスタＴｒ2の他方のソース／ドレイン領域には、電圧Ｖssが印加されている。従って、出力部ＯＵＴ1は電圧Ｖssが印加された状態であり、ローレベルである。
【００１２】
［期間−Ｔ4］
この期間においては、入力信号ＩＮ1はローレベル、クロックＣＫ1はハイレベル、クロックＣＫ2はローレベルである。クロックＣＫ2はローレベルなので、第２トランジスタＴｒ2はオフ状態となり、第３トランジスタＴｒ3はオフ状態を保つ。ノード部Ｐ1は浮遊状態にあると共に、第１トランジスタＴｒ1はオン状態にある。従って、クロックＣＫ1がハイレベル状態にあると出力部ＯＵＴ1の電位は上昇する。このとき、第１トランジスタＴｒ1のゲート容量等を介したブートストラップ動作により、ノード部Ｐ1の電位はＶdd以上に持ち上げられる。従って、出力部ＯＵＴ1のハイレベルとしてＶddを取り出すことができる。
【００１３】
［期間−Ｔ5］
この期間においては、入力信号ＩＮ1はローレベル、クロックＣＫ1はローレベル、クロックＣＫ2はハイレベルである。クロックＣＫ2がハイレベルになると第２トランジスタＴｒ2と第３トランジスタＴｒ3がオン状態となる。オン状態の第２トランジスタＴｒ2を介して、電圧Ｖssが出力部ＯＵＴ1に印加される。これにより、出力部ＯＵＴ1はローレベルにリセットされる。また、オン状態の第３トランジスタＴｒ3を介して、ノード部Ｐ1にローレベルの入力信号ＩＮ1が印加されるので、ノード部Ｐ1もローレベルにリセットされる。
【００１４】
［期間−Ｔ6］
この期間においては、入力信号ＩＮ1はローレベル、クロックＣＫ1はハイレベル、クロックＣＫ2はローレベルである。この期間の動作は、基本的に上述した［期間−Ｔ2］と同様の動作である。第３トランジスタＴｒ3がオフ状態となるので、ノード部Ｐ1は、ローレベルを保った状態で浮遊状態となる。これにより、第１トランジスタＴｒ1はオフ状態を保つ。一方、第２トランジスタＴｒ2はオン状態からオフ状態となる。これにより、出力部ＯＵＴ1は、ローレベルを保った状態で浮遊状態となる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平１０−１１２６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上述したブートストラップ回路の動作説明においては、寄生容量等を介した種々の飛び込みによる影響を考慮していない。しかしながら実際には、浮遊状態にあるノード部Ｐ1等の電位は、寄生容量等を介した種々の飛び込みによる影響を受け変動する。そして、回路の動作を高速にすればするほど、パルスの立ち上がり／立ち下がりの速度が速くなるために飛び込みによる影響が強くなり、回路の誤動作を誘因する。
【００１７】
従って、本発明の目的は、寄生容量等を介した種々の飛び込みによる影響を軽減することができる、シフトレジスタ回路や出力バッファ回路等に用いられるブートストラップ回路を提供することにある。
【課題を解決するための手段】
【００１８】
上記の目的を達成するための本発明の第１の態様、第２の態様、第３の態様あるいは第４の態様に係るブートストラップ回路は、同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成され、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックのうち一方のクロックが印加され、
（Ａ−３）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧が印加される電圧供給線に接続されており、
第３トランジスタにおいては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号が印加され、
（Ｃ−２）ゲート電極には、２相のクロックのうち他方のクロックが印加され、
第１トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とは、第３トランジスタがオフ状態になると浮遊状態となるノード部を構成するブートストラップ回路に関する。
【００１９】
そして、上記の目的を達成するための本発明の第１の態様に係るブートストラップ回路にあっては、第２トランジスタのゲート電極には、２相のクロックのうち他方のクロックが印加され、ノード部と電圧供給線との間に、容量部が接続されていることを特徴とする。容量部がノード部と電圧供給線との間に接続されているので、第３トランジスタがオフ状態にあるときのノード部における電位の変動が抑制され、クロックに起因するノード部の電位変化が抑制される。
【００２０】
ここで、本発明の第１の態様に係るブートストラップ回路にあっては、同一導電型の第４トランジスタを更に備えており、
第４トランジスタにおいては、
（Ｄ−１）一方のソース／ドレイン領域は、第１トランジスタのゲート電極に接続されており、
（Ｄ−２）他方のソース／ドレイン領域は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
（Ｄ−３）ゲート電極は、所定の第２の電圧が印加される第２電圧供給線に接続されており、
容量部は、第３トランジスタの一方のソース／ドレイン領域と第４トランジスタの他方のソース／ドレイン領域とが接続された部分と、電圧供給線との間に接続されている構成とすることができる。この構成によれば、第３トランジスタがオフ状態になると浮遊状態となるノード部が、第４トランジスタによって分割される。第２の電圧の値を、ブートストラップ動作において第４トランジスタがオフ状態となるように設定することにより、ブートストラップ動作において、容量部はノード部から切り離された状態となる。これにより、ノード部と電圧供給線との間に容量部を接続しても、ブートストラップゲインが低下することはないといった利点を有する。
【００２１】
また、上記の目的を達成するための本発明の第２の態様に係るブートストラップ回路にあっては、第２トランジスタのゲート電極には、２相のクロックのうち他方のクロックが印加され、ノード部と第２トランジスタのゲート電極との間に、容量部が接続されていることを特徴とする。この構成によれば、２相のクロックのノード部への飛び込みによる電位の変動が相互に打ち消される。これにより、ノード部の電位の変動を抑制することができる。
【００２２】
また、上記の目的を達成するための本発明の第３の態様に係るブートストラップ回路にあっては、ブートストラップ回路は、同一導電型の第４トランジスタを更に備えており、
第４トランジスタにおいては、
（Ｃ−１）一方のソース／ドレイン領域は、反転回路の入力側に接続されると共に、該反転回路の出力側と第２トランジスタのゲート電極とが接続されており、
（Ｃ−２）他方のソース／ドレイン領域は、入力信号が印加され、
（Ｃ−３）ゲート電極には、２相のクロックのうち他方のクロックが印加される、
ことを特徴とする。所定の動作時において、反転回路の出力によって第２トランジスタのオン状態が維持されることにより、第２トランジスタの他のソース／ドレイン領域から出力部への電圧印加状態が維持される。これにより、ノード部の変動に起因して起こる第１トランジスタのリークによる出力部の電圧変動を低減することができる。ここで、第４トランジスタの一方のソース／ドレイン領域と反転回路の入力側とが接続された部分と電圧供給線との間に、容量部が接続されている構成とすることができる。容量部は、反転回路の入力側の保持容量として作用するので、反転回路の動作をより安定なものとすることができる。上述した好ましい構成を含む本発明の第３の態様に係るブートストラップ回路にあっては、第４トランジスタの一方のソース／ドレイン領域と反転回路の入力側とが接続された部分と第１トランジスタの他方のソース／ドレイン領域との間に、容量部が接続されている構成とすることもできる。
【００２３】
また、上記の目的を達成するための本発明の第４の態様に係るブートストラップ回路にあっては、第２トランジスタのゲート電極には、２相のクロックのうち他方のクロックが印加され、ブートストラップ回路は、更に、同一導電型の第４トランジスタ及び第５トランジスタから成る回路部を少なくとも１つ備えており、
各回路部においては、
（Ｄ−１）第４トランジスタのゲート電極は、第５トランジスタの一方のソース／ドレイン領域に接続されており、
（Ｄ−２）第５トランジスタの他方のソース／ドレイン領域には、入力信号が印加され、
２相のクロックのうち一方のクロックは、直列に接続された各第４トランジスタを介して、第１トランジスタの他方のソース／ドレイン領域に印加される、
ことを特徴とする。ここで、出力部と、第４トランジスタのゲート電極と第５トランジスタの一方のソース／ドレイン領域とが接続された部分との間に、容量部が接続されている構成とすることができる。上述した好ましい構成を含む本発明の第４の態様に係るブートストラップ回路にあっては、第４トランジスタ及び第５トランジスタから成る回路部においてもブートストラップ動作が起こる。換言すれば、第４の態様に係るブートストラップ回路は、ブートストラップ動作が起こる回路部分が複数並列に接続された構成を備えている。この構成によれば、第３トランジスタがオフ状態にあるときのノード部における電位の変動が抑制され、クロックに起因するノード部の電位変化が抑制される。
【００２４】
本発明の第１の態様、第２の態様、第３の態様、及び、第４の態様に係るブートストラップ回路（以下、これらを総称して、単に、本発明のブートストラップ回路と呼ぶ場合がある）においては、ブートストラップ回路は、ｎチャネル型のトランジスタから構成されていてもよいし、ｐチャネル型のトランジスタから構成されていてもよい。トランジスタは、薄膜トランジスタ（ＴＦＴ）であってもよいし、半導体基板等に形成されたトランジスタであってもよい。トランジスタの構造は特に限定するものではない。以下の説明においては、トランジスタはエンハンスメント型であるとして説明するが、これに限るものではない。デプレッション型のトランジスタが用いられていてもよい。また、トランジスタはシングルゲート型であってもよいし、デュアルゲート型であってもよい。
【００２５】
例えば、アクティブマトリクス型の液晶表示装置を構成する基板上に、画素電極と画素電極に接続される駆動用トランジスタとを形成し、合わせて基板上にブートストラップ回路を用いた走査回路等を形成することができる。この場合には、ブートストラップ回路は、駆動用トランジスタと同じ導電型のトランジスタから構成することが便宜である。基板上に形成されるトランジスタが同一の導電型であるので、駆動用トランジスタと走査回路を構成するトランジスタとを同じ工程で形成することができる。有機エレクトロルミネッセンス表示装置等においても同様である。
【００２６】
本発明のブートストラップ回路に用いられる容量部は、例えば、絶縁層を挟んだ導電層から構成されていてもよいし、所謂ＭＯＳ容量部として構成されていてもよい。ブートストラップ回路を構成するトランジスタや容量部あるいは配線等は広く周知の材料や方法により形成することができる。トランジスタや容量部あるいは配線等の構成や形成方法は、ブートストラップ回路を用いる装置の仕様等に応じて適宜選択すればよい。
【００２７】
本発明の第３の態様に用いられる反転回路の構成は、特に限定するものではない。基本的には、反転回路は第３の態様に係るブートストラップ回路を構成する各トランジスタと同一の導電型のトランジスタから構成されていることが好ましい。例えば、特開２００５−１４３０６８号公報において、単一導電型のトランジスタから構成された反転回路が開示されている。この反転回路を用いることもできる。また、発明者は特願２００８−２６７４２号及び特願２００８−２６７４３号において種々のインバータ回路（反転回路）を提案したが、これらの反転回路を用いることもできる。
【発明の効果】
【００２８】
本発明のブートストラップ回路にあっては、寄生容量等を介した種々の飛び込みによる影響を軽減することができる。従って、本発明のブートストラップ回路を用いたシフトレジスタ回路や出力バッファ回路等にあっては、種々の飛び込みによる回路の誤動作が軽減される。
【図面の簡単な説明】
【００２９】
【図１】図１は、実施例１に係るブートストラップ回路から構成した走査回路の回路図である。
【図２】図２の（Ａ）は、走査回路を備え、有機エレクトロルミネッセンス素子を発光素子として用いた有機エレクトロルミネッセンス表示装置の概念図である。図２の（Ｂ）は、有機ＥＬ素子の模式的な回路図を示す。
【図３】図３の（Ａ）は、従来のブートストラップ回路において寄生容量を考慮したときの回路図である。図３の（Ｂ）は、従来のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。
【図４】図４の（Ａ）は、走査回路の１段目を構成する実施例１のブートストラップ回路の回路図である。図４の（Ｂ）は、実施例１のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。
【図５】図５の（Ａ）は、図１に示すシフトレジスタ回路において、後段の回路の入力の位相が進んだ場合の動作を説明するための模式的なタイミングチャートである。図５の（Ｂ）は、図１に示すシフトレジスタ回路において、後段の回路の入力の位相が遅れた場合の動作を説明するための模式的なタイミングチャートである。
【図６】図６の（Ａ）及び（Ｂ）は、遅延要素を介して後段に信号を伝える構成としたブートストラップ回路の回路図である。
【図７】図７の（Ａ）は、走査回路の１段目を構成する実施例２のブートストラップ回路の回路図である。図７の（Ｂ）は、実施例２のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。
【図８】図８の（Ａ）は、走査回路の１段目を構成する実施例３のブートストラップ回路の回路図である。図８の（Ｂ）は、実施例３のブートストラップ回路における模式的なタイミングチャートである。
【図９】図９は、走査回路の１段目を構成する実施例４のブートストラップ回路の回路図である。
【図１０】図１０の（Ａ）は、反転回路の回路図である。図１０の（Ｂ）は、反転回路の動作を説明するための模式的なタイミングチャートである。
【図１１】図１１は、図９のブートストラップ回路における模式的なタイミングチャートである。
【図１２】図１２の（Ａ）は、インバータ回路（反転回路）１０の回路図である。図１２の（Ｂ）及び（Ｃ）は、図１２の（Ａ）に示すインバータ回路１０の動作を説明するための模式的なタイミングチャートである。
【図１３】図１３は、走査回路の１段目を構成する実施例５のブートストラップ回路の回路図である。
【図１４】図１４は、走査回路の１段目を構成する実施例５のブートストラップ回路の回路図である。
【図１５】図１５は、走査回路の１段目を構成する実施例７のブートストラップ回路の回路図である。
【図１６】図１６は、実施例７のブートストラップ回路の模式的なタイミングチャートである。
【図１７】図１７は、第４トランジスタＴｒ74及び第５トランジスタＴｒ75から成る回路部と、第４トランジスタＴｒ74A及び第５トランジスタＴｒ75Aから成る回路部とを備えたブートストラップ回路の回路図である。
【図１８】図１８の（Ａ）は、図１５に示すブートストラップ回路において、実施例１において説明した容量部に相当する容量部を備えた構成の回路図を示す。図１８の（Ｂ）は、図１５に示すブートストラップ回路において、実施例２において説明した容量部に相当する容量部を備えた構成の回路図を示す。
【図１９】図１９は、実施例１乃至実施例７において説明した構成を適宜組み合わせた構成の一例であるブートストラップ回路である。
【図２０】図２０の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例１のブートストラップ回路の回路図であり、図１に示す回路の１段目に相当する。図２０の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例２のブートストラップ回路の回路図であり、図７の（Ａ）に示す回路に相当する。図２０の（Ｃ）は、ｐチャネル型トランジスタを用いて構成した実施例３のブートストラップ回路の回路図であり、図８の（Ａ）に示す回路に相当する。
【図２１】図２１の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例４のブートストラップ回路の回路図であり、図９に示す回路に相当する。図２１の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例５のブートストラップ回路の回路図であり、図１３に示す回路に相当する。図２１の（Ｃ）は、ｐチャネル型トランジスタを用いて構成した実施例６のブートストラップ回路の回路図であり、図１４に示す回路に相当する。
【図２２】図２２の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例７のブートストラップ回路の回路図であり、図１５に示す回路に相当する。同様に、図２２の（Ｂ）も、ｐチャネル型トランジスタを用いて構成した実施例７のブートストラップ回路の回路図であり、図１７に示す回路に相当する。
【図２３】図２３の（Ａ）は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１８の（Ａ）に示す回路に相当する。図２３の（Ｂ）は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１８の（Ｂ）に示す回路に相当する。
【図２４】図２４は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１９に示す回路に相当する。
【図２５】図２５は、１段を基本的に３つのトランジスタから構成したブートストラップ動作を利用したシフトレジスタ回路の回路図である。
【図２６】図２６の（Ａ）はシフトレジスタ回路の１段目の回路の回路図である。図２６の（Ｂ）はシフトレジスタ回路の１段目のタイミングチャートである。
【発明を実施するための形態】
【００３０】
以下、図面を参照して、実施例に基づき本発明を説明する。
【実施例１】
【００３１】
実施例１は、本発明の第１の態様に係るブートストラップ回路に関する。図１は、実施例１に係るブートストラップ回路から構成した走査回路１０１の回路図である。尚、便宜のため、図１においては走査回路１０１の１段目と２段目のブートストラップ回路を表した。図２の（Ａ）は、この走査回路１０１を備え、有機エレクトロルミネッセンス素子１０（以下、単に、有機ＥＬ素子と略称する）を発光素子として用いた有機エレクトロルミネッセンス表示装置（以下、単に、有機ＥＬ表示装置と呼ぶ場合がある）の概念図である。図２の（Ｂ）は、有機ＥＬ素子１０の模式的な回路図である。
【００３２】
図１に示す走査回路１０１の１段目に注目して、実施例１のブートストラップ回路を説明する。実施例１のブートストラップ回路は、同一導電型（実施例１では後述するようにｎチャネル型）の第１トランジスタＴｒ1、第２トランジスタＴｒ2、及び、第３トランジスタＴｒ3から構成されている。
【００３３】
実施例１のブートストラップ回路は、第１トランジスタＴｒ1においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＴｒ2の一方のソース／ドレイン領域に接続され、出力部ＯＵＴ1を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）が印加され、
（Ａ−３）ゲート電極は、第３トランジスタＴｒ3の一方のソース／ドレイン領域に接続されており、
第２トランジスタＴｒ2においては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧Ｖss（例えば０ボルト）が印加される電圧供給線ＰＳ1に接続されており、
第３トランジスタＴｒ3においては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号ＩＮ1が印加され、
（Ｃ−２）ゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加され、
第１トランジスタＴｒ1のゲート電極と第３トランジスタＴｒ3の一方のソース／ドレイン領域とは、第３トランジスタＴｒ3がオフ状態になると浮遊状態となるノード部Ｐ1を構成するブートストラップ回路である。
【００３４】
そして、第２トランジスタＴｒ2のゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加され、ノード部Ｐ1と電圧供給線ＰＳ1との間に、容量部Ｃ11が接続されている。
【００３５】
実施例１においては、容量部Ｃ11は絶縁層を間に挟んだ導電層から構成されている。尚、背景技術において説明したと同様に、第１トランジスタＴｒ1のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃaも接続されている。容量部Ｃ11と同様に、容量部Ｃaも絶縁層を挟んだ導電層から構成されている。
【００３６】
尚、背景技術で説明したと同様に、２相のクロックＣＫ1，ＣＫ2、及び、入力信号ＩＮ1のハイレベルは電圧Ｖdd（例えば５ボルト）、ローレベルは上述した電圧Ｖss（０ボルト）とする。また、第３トランジスタＴｒ3の閾値電圧をＶth3と表す。
【００３７】
先ず、走査回路１０１を用いた有機ＥＬ表示装置の構成と動作について説明する。図２に概念図を示すように、有機ＥＬ表示装置は、
（１）走査回路１０１、
（２）信号出力回路１０２、
（３）第１の方向にＮ個、第１の方向とは異なる第２の方向（具体的には、第１の方向に直交する方向）にＭ個、合計Ｎ×Ｍ個の、２次元マトリクス状に配列され、それぞれが発光部ＥＬＰ、及び、発光部ＥＬＰを駆動するための駆動回路を備えている有機ＥＬ素子１０、
（４）走査回路１０１に接続され、第１の方向に延びるＭ本の走査線ＳＣＬ、
（５）信号出力回路１０２に接続され、第２の方向に延びるＮ本のデータ線ＤＴＬ、
（６）電源部１００、
を備えている。尚、図２においては、便宜のため３×３個の有機ＥＬ素子１０を示したが、これは単なる例示に過ぎない。走査回路１０１、有機ＥＬ素子１０、走査線ＳＣＬ、データ線ＤＴＬ等は、ガラス等から成る図示せぬ基板上に形成されている。
【００３８】
発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等の周知の構成、構造を有する。信号出力回路１０２、走査線ＳＣＬ、データ線ＤＴＬ、電源部１００の構成、構造は、周知の構成、構造とすることができる。
【００３９】
図２の（Ｂ）に示すように、有機ＥＬ素子１０は、発光部ＥＬＰの他、駆動トランジスタＴｒD、書込みトランジスタＴｒW、及び、保持容量ＣHから構成された駆動回路を備えている。尚、発光部ＥＬＰの容量を符号ＣELで表した。
【００４０】
駆動トランジスタＴｒD及び書込みトランジスタＴｒWは、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成る。上述した図示せぬ基板上にこの駆動回路は形成されており、基板上の所定の領域にこの駆動回路を覆うように発光部ＥＬＰが形成されている。
【００４１】
上述した駆動トランジスタＴｒDや書込みトランジスタＴｒWと同様に、走査回路１０１を構成する第１トランジスタＴｒ1、第２トランジスタＴｒ2、及び、第３トランジスタＴｒ3も、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成る。これらのトランジスタも、上述した図示せぬ基板上に形成されている。他の実施例において説明する第４トランジスタ等においても同様である。
【００４２】
駆動トランジスタＴｒDにおいては、一方のソース／ドレイン領域は電源部１００（電圧ＶCC、例えば２０ボルト）に接続されており、他方のソース／ドレイン領域は発光部ＥＬＰに備えられたアノード電極に接続され、且つ、保持容量ＣHの一端に接続されている。また、ゲート電極は、書込みトランジスタＴｒWの他方のソース／ドレイン領域に接続され、且つ、保持容量ＣHの他端に接続されている。書込みトランジスタＴｒWにおいては、一方のソース／ドレイン領域は、データ線ＤＴＬに接続されており、ゲート電極は、走査線ＳＣＬに接続されている。発光部ＥＬＰに備えられたカソード電極には、電圧ＶCat（例えば０ボルト）が印加される。そして、以下説明するように有機ＥＬ素子１０はアクティブマトリクス駆動される。
【００４３】
例えば、図２の（Ａ）の上段の走査線ＳＣＬが走査回路１０１の動作によりハイレベルになると、上段の走査線ＳＣＬに接続された有機ＥＬ素子１０の書込みトランジスタＴｒWはオン状態となり、信号出力回路１０２から映像信号がデータ線ＤＴＬを介して保持容量ＣHの一端に印加される。その後走査線ＳＣＬがローレベルになると、書込みトランジスタＴｒWはオフ状態となる。しかし、駆動トランジスタＴｒDのゲート電極とソース領域との間の電位差は、保持容量ＣHにより映像信号に応じた値に保持されている。従って、駆動トランジスタＴｒDを介して電源部１００から発光部ＥＬＰに映像信号の値に応じた電流が流れ、発光部ＥＬＰが発光する。
【００４４】
次いで、実施例１の説明の便宜のため、従来のブートストラップ回路において寄生容量を考慮したときの動作を説明する。図３の（Ａ）は、従来のブートストラップ回路において寄生容量を考慮したときの回路図である。図３の（Ｂ）は、従来のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。尚、理解を助けるため、図２６の（Ｂ）とは異なり２相クロックＣＫ1，ＣＫ2が共にローレベルになる期間を明示してタイミングチャートを表した。
【００４５】
図３の（Ａ）において、第１トランジスタＴｒ1のゲート電極と他方のソース／ドレイン領域との間の寄生容量を符号Ｃ1で表し、第２トランジスタＴｒ2のゲート電極と一方のソース／ドレイン領域との間の寄生容量を符号Ｃ2で表し、第３トランジスタＴｒ3のゲート電極と一方のソース／ドレイン領域との間の寄生容量を符号Ｃ3で表す。
【００４６】
図３の（Ａ）に示すブートストラップ回路において、ノード部Ｐ1は第３トランジスタＴｒ3がオフ状態となると浮遊状態となる。ここで、ノード部Ｐ1を構成する第１トランジスタＴｒ1のゲート電極と、クロックＣＫ1が印加される第１トランジスタＴｒ1の他方のソース／ドレイン領域とは寄生容量Ｃ1により静電的に結合している。また、ノード部Ｐ1を構成する第３トランジスタＴｒ3の一方のソース／ドレイン領域と、クロックＣＫ2が印加される第３トランジスタＴｒ3のゲート電極とは寄生容量Ｃ3により静電的に結合している。
【００４７】
また、出力部ＯＵＴ1は第１トランジスタＴｒ1と第２トランジスタＴｒ2が共にオフ状態である場合には浮遊状態となる。出力部ＯＵＴ1を構成する第２トランジスタＴｒ2の一方のソース／ドレイン領域と、第２トランジスタＴｒ2のゲート電極とは寄生容量Ｃ2により静電的に結合している。また、出力部ＯＵＴ1を構成する第１トランジスタＴｒ1の一方のソース／ドレイン領域と、第１トランジスタＴｒ1のゲート電極とは容量部Ｃaにより静電的に結合している。尚、実際には、第１トランジスタＴｒ1のゲート電極と一方のソース／ドレイン領域との間にも寄生容量が存在する。しかしながら、通常は容量部Ｃaによる静電的な結合が支配的であるので、便宜のため、第１トランジスタＴｒ1のゲート電極と一方のソース／ドレイン領域との間の寄生容量は考慮していない。
【００４８】
図３の（Ｂ）に示す［期間−Ｔ1］乃至［期間−Ｔ6］の動作は、基本的には、背景技術において図２６の（Ｂ）を参照して説明した［期間−Ｔ1］乃至［期間−Ｔ6］の動作と同様であるので、基本的な動作の説明は省略する。
【００４９】
上述したように、ノード部Ｐ1は、寄生容量Ｃ1により、クロックＣＫ1が印加される第１トランジスタＴｒ1の他方のソース／ドレイン領域と静電的に結合していると共に、寄生容量Ｃ3により、クロックＣＫ2が印加される第３トランジスタＴｒ3のゲート電極とも静電的に結合している。従って、第３トランジスタＴｒ3がオフ状態であるときには、ノード部Ｐ1の電位はクロックＣＫ1，ＣＫ2の立ち上がり及び立ち上がりに応じて変動する。例えば、図３の（Ｂ）に示す［期間−Ｔ2］や［期間−Ｔ6］にあっては、クロックＣＫ1の立ち上がりに応じてノード部Ｐ1の電位は上昇する。クロックＣＫ1は、第１トランジスタＴｒ1の他方のソース／ドレイン領域に印加されているので、ノード部Ｐ1の電位の上昇が、第１トランジスタＴｒ1にリークを起こさせる程度まで達してしまうと、出力部ＯＵＴ1の電位は上昇する。従って、図３の（Ｂ）に示すように、［期間−Ｔ2］や［期間−Ｔ6］において、出力部ＯＵＴ1がローレベルを維持することができないといった問題が生ずる。
【００５０】
図４の（Ａ）は、走査回路１０１の１段目を構成する実施例１のブートストラップ回路の回路図である。図４の（Ｂ）は、実施例１のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。
【００５１】
上述したように、実施例１のブートストラップ回路にあっては、ノード部Ｐ1と電圧供給線ＰＳ1との間に、容量部Ｃ11が接続されている。従って、第３トランジスタＴｒ3がオフ状態にあるときのノード部Ｐ1の変動が抑制されるので、図４の（Ｂ）に示す［期間−Ｔ2］や［期間−Ｔ6］において、クロックＣＫ1の立ち上がりに応じたノード部Ｐ1の電位の上昇が抑制される。これにより、ノード部Ｐ1の電位の上昇が、第１トランジスタＴｒ1にリークを起こさせる程度まで達してしまい、［期間−Ｔ2］や［期間−Ｔ6］において出力部ＯＵＴ1ローレベルを維持することができないといった問題が発生することを抑制することができる。
【００５２】
尚、容量部Ｃ11が接続されることにより、ブートストラップゲインは低下する。実施例１のブートストラップ回路におけるブートストラップゲインｇbは、第１トランジスタＴｒ1のゲート容量をＣTr1と表すとき、以下の式（１）で表すことができる。
【００５３】
ｇb＝（ＣTr1＋Ｃa＋Ｃ1）／（Ｃ11＋Ｃ3＋ＣTr1＋Ｃa＋Ｃ1） （１）
【００５４】
第１トランジスタＴｒ1の閾値電圧をＶth1と表すとき、図４の（Ｂ）に示す［期間−Ｔ4］の始期において第１トランジスタＴｒ1のゲート−ソース間電圧がＶth1を越えるようにする必要がある。容量部Ｃ11の値はこの条件を満たすように設定されている。尚、保持容量として容量部Ｃaの値に対して充分大きい値であることが好ましい。
【００５５】
ところで、図１に示すシフトレジスタ回路にあっては、前段の出力（例えば出力部ＯＵＴ1の出力）が後段の入力（例えば入力信号ＩＮ2）となる。図５の（Ａ）は、図１に示すシフトレジスタ回路において、後段の回路の入力の位相が進んだ場合の動作を説明するための模式的なタイミングチャートである。図５の（Ｂ）は、図１に示すシフトレジスタ回路において、後段の回路の入力の位相が遅れた場合の動作を説明するための模式的なタイミングチャートである。図５の（Ａ）に示すように、位相が進んだ場合には、［期間−Ｔ3］〜［期間−Ｔ4］においてブートストラップ動作が正常に行われない。一方、位相が遅れた場合においては、［期間−Ｔ3］〜［期間−Ｔ4］において支障なくブートストラップ動作が行われる。そこで、後段の動作を確実なものとするために、図６の（Ａ）あるいは（Ｂ）に示すように、遅延要素を介して後段に信号を伝える構成としてもよい。遅延要素としては、バッファ回路、容量、抵抗等を設計に応じて適宜選択すればよい。後述する他の実施例においても同様である。
【実施例２】
【００５６】
実施例２は実施例１の変形である。実施例１と同様に、実施例２に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。走査回路を構成するブートストラップ回路の構成が相違する点を除く他、有機ＥＬ表示装置の構造や動作は実施例１において説明したと同様であるので説明を省略する。後述する他の実施例においても同様である。
【００５７】
図７の（Ａ）は、走査回路の１段目を構成する実施例２のブートストラップ回路の回路図である。図７の（Ｂ）は、実施例２のブートストラップ回路において寄生容量を考慮したときの模式的なタイミングチャートである。
【００５８】
実施例２は実施例１に対して、ブートストラップ回路は同一導電型（実施例２においてはｎチャネル型）の第４トランジスタＴｒ24を更に備えている。より具体的には、第４トランジスタＴｒ24においては、
（Ｄ−１）一方のソース／ドレイン領域は、第１トランジスタＴｒ1のゲート電極に接続されており、
（Ｄ−２）他方のソース／ドレイン領域は、第３トランジスタＴｒ3の一方のソース／ドレイン領域に接続されており、
（Ｄ−３）ゲート電極は、所定の第２の電圧（ここでは電圧Ｖdd）が印加される第２電圧供給線ＰＳ2に接続されており、
容量部は、第３トランジスタＴｒ3の一方のソース／ドレイン領域と第４トランジスタＴｒ24の他方のソース／ドレイン領域とが接続された部分と、電圧供給線ＰＳ1との間に接続されている。以上の点を除く他、ブートストラップ回路の構成は実施例１において説明したと同様である。
【００５９】
実施例２のブートストラップ回路においては、実施例１において説明した図４の（Ａ）に示すノード部Ｐ1が、第４トランジスタＴｒ24によって分割されている。図７においては、第１トランジスタＴｒ1のゲート電極側のノード部を符号Ｐ1Aで示し、第３トランジスタＴｒ3の一方のソース／ドレイン領域側のノード部を符号Ｐ1Bで表した。尚、第４トランジスタＴｒ24のゲート電極と一方のソース／ドレイン領域との間の寄生容量を符号Ｃ24で表す。
【００６０】
実施例２の回路においては、ノード部Ｐ1Aとノード部Ｐ1Bの電位がＶssのときは第４トランジスタＴｒ24はオン状態であり、容量部Ｃ11がノード部Ｐ1Aに接続された状態となる。この状態においては、実施例１と同様に、第３トランジスタＴｒ3がオフ状態にあるときのノード部Ｐ1の変動が抑制されるので、図７の（Ｂ）に示す［期間−Ｔ2］や［期間−Ｔ6］において、クロックＣＫ1の立ち上がりに応じたノード部Ｐ1の電位の上昇が抑制される。
【００６１】
一方、図７の（Ｂ）に示す［期間−Ｔ4］においては、第４トランジスタＴｒ24はオフ状態となる。即ち、ブートストラップ動作において、容量部Ｃ11はノード部Ｐ1Aから切り離された状態にある。従って、実施例１とは異なり、容量部Ｃ11によってブートストラップゲインが低下するといった現象は生じない。従って、実施例１よりも高いブートストラップゲインを得ることができる。実施例２のブートストラップ回路におけるブートストラップゲインｇbは、第１トランジスタＴｒ1のゲート容量をＣTr1と表すとき、以下の式（２）で表すことができる。
【００６２】
ｇb＝（ＣTr1＋Ｃa＋Ｃ1）／（Ｃ24＋ＣTr1＋Ｃa＋Ｃ1） （２）
【実施例３】
【００６３】
実施例３は、本発明の第２の態様に係るブートストラップ回路に関する。上述したように、実施例３に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。
【００６４】
図８の（Ａ）は、走査回路の１段目を構成する実施例３のブートストラップ回路の回路図である。図８の（Ｂ）は、実施例３のブートストラップ回路における模式的なタイミングチャートである。尚、２相クロックＣＫ1，ＣＫ2は同期してローレベル／ハイレベルが切り替わるとしてタイミングチャートを表した。
【００６５】
実施例３のブートストラップ回路は、上述した実施例１と同様に、同一導電型（ｎチャネル型）の第１トランジスタＴｒ1、第２トランジスタＴｒ2、及び、第３トランジスタＴｒ3から構成されている。
【００６６】
実施例３のブートストラップ回路は、実施例１において説明したと同様に、第１トランジスタＴｒ1においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＴｒ2の一方のソース／ドレイン領域に接続され、出力部ＯＵＴ1を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）が印加され、
（Ａ−３）ゲート電極は、第３トランジスタＴｒ3の一方のソース／ドレイン領域に接続されており、
第２トランジスタＴｒ2においては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧Ｖss（例えば０ボルト）が印加される電圧供給線ＰＳ1に接続されており、
第３トランジスタＴｒ3においては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号ＩＮ1が印加され、
（Ｃ−２）ゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加され、
第１トランジスタＴｒ1のゲート電極と第３トランジスタＴｒ3の一方のソース／ドレイン領域とは、第３トランジスタＴｒ3がオフ状態になると浮遊状態となるノード部Ｐ1を構成するブートストラップ回路である。
【００６７】
そして、第２トランジスタＴｒ2のゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加され、ノード部Ｐ1と第２トランジスタＴｒ2のゲート電極との間に、容量部Ｃ31が接続されている。
【００６８】
容量部Ｃ31の値は、ノード部Ｐ1に対するクロックＣＫ1の飛び込みとクロックＣＫ2の飛び込みとが相殺するような値に設定されている。これにより、図７の（Ｂ）に示すように、［期間−Ｔ2］や［期間−Ｔ6］におけるノード部Ｐ1の電位変動が軽減する。
【００６９】
以下具体的に説明する。クロックＣＫ1は、寄生容量Ｃ1を経由してノードＰ1に飛び込む。また、クロックＣＫ2は、寄生容量Ｃ3を経由する他、寄生容量Ｃ2とブートストラップ動作のための容量部Ｃaを経由してノードＰ1に飛び込む。
【００７０】
出力部ＯＵＴ1には、走査線ＳＣＬ等の大きな負荷容量が接続される。従って、一般的に第１トランジスタＴｒ1は大きなサイズ（例えばＷ／Ｌ＝１００／１０）とされる。これに対して、第３トランジスタＴｒ3はブートストラップ動作を良好に行うためにリークを抑える必要があり、小さなサイズ（例えばＷ／Ｌ＝５／１０）とされる。また第２トランジスタＴｒ2は、ローレベル（Ｖss）を維持するための補完的な性格のトランジスタであり大きなサイズは必要とせず、例えばＷ／Ｌ＝１０／１０程度に設定される。
【００７１】
出力部ＯＵＴ1に接続された負荷容量をＣSELと表すとき、負荷容量ＣSELの値は寄生容量Ｃ2に比べて非常に大きい。従って、クロックＣＫ2の飛び込みのうち、寄生容量Ｃ2とブートストラップ動作のための容量部Ｃaを経由して伝搬するものは、ノード部Ｐ1の電位には殆ど影響を与えない。従って、クロックＣＫ2の飛び込みを考慮するにあたり、寄生容量Ｃ2とブートストラップ動作のための容量部Ｃaを経由して伝搬するものは無視することができる。
【００７２】
以上説明したように、クロックＣＫ1は、寄生容量Ｃ1を経由してノードＰ1に飛び込む。また、クロックＣＫ2は、寄生容量Ｃ3を経由してノードＰ1に飛び込む。２相のクロックＣＫ1，ＣＫ2は逆相のクロックであるから、ノードＰ1に伝搬するこれらのクロックの飛び込みは、ノードＰ1の電位を相反する方向に変動させる。従って、寄生容量Ｃ1の値と寄生容量Ｃ3の値とが等しければ、クロックＣＫ1の飛び込みとクロックＣＫ2の飛び込みとは、相互に打ち消される。
【００７３】
しかしながら、上述した第１トランジスタＴｒ1と第３トランジスタＴｒ3のサイズの相違により、通常、寄生容量Ｃ1の値は寄生容量Ｃ3の値よりも大きい。従って、クロックＣＫ1の飛び込みと、ＣＫ2の飛び込みに差が生じ、ノードＰ1の電位が変動する。
【００７４】
そこで、実施例３のブートストラップ回路にあっては、寄生容量Ｃ3と並列に容量部Ｃ31を接続し、ノードＰ1に対するクロックＣＫ1の飛び込みと、ＣＫ2の飛び込みとの差によるノードＰ1の電位の変動を軽減した。容量部Ｃ31の値は、ノード部Ｐ1の電位の変動量を測定するなどして、設計に応じて適宜設定すればよい。
【実施例４】
【００７５】
実施例４は、本発明の第３の態様に係るブートストラップ回路に関する。上述したように、実施例４に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。
【００７６】
図９は、走査回路の１段目を構成する実施例４のブートストラップ回路の回路図である。実施例４のブートストラップ回路は、上述した実施例１と同様に、同一導電型（ｎチャネル型）の第１トランジスタＴｒ1、第２トランジスタＴｒ2、及び、第３トランジスタＴｒ3を備えている。
【００７７】
実施例４のブートストラップ回路は、実施例１において説明したと同様に、第１トランジスタＴｒ1においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＴｒ2の一方のソース／ドレイン領域に接続され、出力部ＯＵＴ1を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）が印加され、
（Ａ−３）ゲート電極は、第３トランジスタＴｒ3の一方のソース／ドレイン領域に接続されており、
第２トランジスタＴｒ2においては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧Ｖss（例えば０ボルト）が印加される電圧供給線ＰＳ1に接続されており、
第３トランジスタＴｒ3においては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号ＩＮ1が印加され、
（Ｃ−２）ゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加され、
第１トランジスタＴｒ1のゲート電極と第３トランジスタＴｒ3の一方のソース／ドレイン領域とは、第３トランジスタＴｒ3がオフ状態になると浮遊状態となるノード部Ｐ1を構成するブートストラップ回路である。
【００７８】
そして、実施例４のブートストラップ回路は、同一導電型（ｎチャネル型）の第４トランジスタＴｒ44を更に備えており、
第４トランジスタＴｒ44においては、
（Ｃ−１）一方のソース／ドレイン領域は、反転回路Ｂ41の入力側に接続されると共に、該反転回路Ｂ41の出力側と第２トランジスタＴｒ2のゲート電極とが接続されており、
（Ｃ−２）他方のソース／ドレイン領域は、入力信号が印加され、
（Ｃ−３）ゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加される。
【００７９】
図９に示すように、第４トランジスタＴｒ44の一方のソース／ドレイン領域と反転回路Ｂ41の入力側とが接続されてなるノード部を符号Ｑ1で表し、反転回路Ｂ41の出力側と第２トランジスタＴｒ2のゲート電極とが接続されてなるノード部を符号Ｒ1と表す。
【００８０】
図１０の（Ａ）は、反転回路Ｂ41の回路図である。図１０の（Ｂ）は、反転回路Ｂ41の動作を説明するための模式的なタイミングチャートである。先ず、反転回路Ｂ41の構成及び動作について説明する。
【００８１】
この反転回路Ｂ41の構成は、特開２００５−１４３０６８号公報の図５に開示された構成と同様である。尚、図１０の（Ａ）にあっては、参照番号や符号は一部変更して記載した。
【００８２】
図１０の（Ａ）に示すように、反転回路Ｂ41は、４つのｎチャネル型トランジスタＴｒ40，Ｔｒ41，Ｔｒ42，Ｔｒ43、及び、容量部Ｃapから構成されている。トランジスタＴｒ40，Ｔｒ41，Ｔｒ42，Ｔｒ43も、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成り、上述した図示せぬ基板上に形成されている。容量部Ｃapは、実施例１において説明した容量部Ｃ11，Ｃa等と同様に、絶縁層を挟んだ導電層から構成されている。
【００８３】
トランジスタＴｒ40においては、一方のソース／ドレイン領域は、トランジスタＴｒ41の一方のソース／ドレイン領域に接続されており、他方のソース／ドレイン領域に電圧Ｖssが印加され、ゲート電極にノード部Ｑ1側から入力信号が印加される。トランジスタＴｒ40の一方のソース／ドレイン領域と、トランジスタＴｒ41の一方のソース／ドレイン領域との接続部から、ノード部Ｒ1側に反転した出力が印加される。トランジスタＴｒ41は、他方のソース／ドレイン領域に電圧Ｖddが印加され、負荷抵抗として作用する。
【００８４】
容量部Ｃapは、トランジスタＴｒ41のゲート電極と一方のソース／ドレイン領域との間に接続されており、トランジスタＴｒ41と共にブートストラップ回路を構成する。トランジスタＴｒ42は、一方のソース／ドレイン領域がトランジスタＴｒ41のゲート電極に接続されており、他方のソース／ドレイン領域に電圧Ｖddが印加され、ゲート電極にリファレンス信号ＲＥＦ1が与えられる。このトランジスタＴｒ42の一方のソース／ドレイン領域とトランジスタＴｒ41のゲート電極の接続点をノード部Ｎと表す。トランジスタＴｒ43は、一方のソース／ドレイン領域がノード部Ｎに接続されており、他方のソース／ドレイン領域に電圧Ｖssが印加され、ゲート電極にリファレンス信号ＲＥＦ2が印加される。
【００８５】
図１０の（Ｂ）は、ノード部Ｑ1側からの入力（以下、入力信号ＩＮQ1と表記する場合がある）、リファレンス信号ＲＥＦ1，ＲＥＦ2、ノード部Ｎの電位及びノード部Ｒ1側への出力（以下、出力信号ＯＵＴR1と表記する場合がある）の各レベル及びタイミング関係を示す。リファレンス信号ＲＥＦ1は、入力信号ＩＮQ1のレベルがハイレベル（Ｖdd）からローレベル（Ｖss）に変化する前、換言すれば入力信号ＩＮQ1のレベルがハイレベルの終わり近くで一定期間だけハイレベルとなる。リファレンス信号ＲＥＦ2は、入力信号ＩＮQ1のレベルがローレベルからハイレベルに変化したときに、一定期間だけハイレベルとなる。
【００８６】
反転回路Ｂ41において、トランジスタＴｒ41のゲート電極の電位（ノード部Ｎの電位）を、入力信号ＩＮQ1のレベルがローレベルからハイレベルに変化したときにローレベルにリセットするトランジスタＴｒ43を設けたことにより、入力信号ＩＮQ1がハイレベルの状態では、トランジスタＴｒ41が完全にオフ状態になり、トランジスタＴｒ41に貫通電流は流れない。従って、出力信号ＯＵＴR1の電位が貫通電流によって変動することがなく、出力信号ＯＵＴR1のレベルとしてＶssを取り出すことができる。
【００８７】
また、入力信号ＩＮQ1のレベルがハイレベルからローレベルに変化する前に、トランジスタＴｒ41のゲート電極の電位（ノード部Ｎの電位）を、ハイレベルにプリチャージするトランジスタＴｒ42を設けたことにより、このトランジスタＴｒ42によるプリチャージ状態から、入力信号ＩＮQ1のレベルがローレベルに変化した際に、容量部Ｃapによる容量結合によってトランジスタＴｒ41のゲート電極の電位がハイレベルよりもさらにプラス側の電位まで上げられる。その結果、出力信号ＯＵＴR1のレベルとしてＶddを取り出すことができる。
【００８８】
図１１は、図９のブートストラップ回路における模式的なタイミングチャートである。実施例４にあっては、反転回路Ｂ41の動作により、［期間−Ｔ1］の始期から［期間−Ｔ3］において入力ＩＮ1が立ち上がるまでの間、及び、［期間−Ｔ5］においてクロックＣＫ2が立ち上がった後から［期間−Ｔ6］の終期までの間、ノード部Ｒ1の電位がハイレベルに保たれる。これらの期間にあっては、出力部ＯＵＴ1にはオン状態の第２トランジスタＴｒ2を介して電圧Ｖssが印加される。そして、［期間−Ｔ3］においてクロックＣＫ2と入力信号ＩＮ1がハイレベルの間は、出力部ＯＵＴ1にはローレベルのクロックＣＫ1が印加される。また、［期間−Ｔ4］においてクロックＣＫ1が立ち下がった後から、［期間−Ｔ5］においてクロックＣＫ2が立ち上がるまでの間も、出力部ＯＵＴ1にはローレベルのクロックＣＫ1が印加される。
【００８９】
従って、実施例４のブートストラップ回路にあっては、出力部ＯＵＴ1がローレベルであるときは、電圧ＶssあるいはローレベルのクロックＣＫ1が印加された状態にあり浮遊状態とならない。従って、容量部Ｃaや寄生容量Ｃ2を介した飛び込みによって出力部ＯＵＴ1の電位が変動せず、飛び込みによる影響を軽減することができる。
【００９０】
尚、反転回路として、発明者が特願２００８−２６７４２号、特願２００８−２６７４２号において提案した種々のインバータ回路（反転回路）を用いた構成とすることもできる。図１２の（Ａ）は、特願２００８−２６７４２号の実施例１に係るインバータ回路（反転回路）１１０の回路図である。図１２の（Ｂ）及び（Ｃ）は、図１２の（Ａ）に示すインバータ回路１１０の動作を説明するための模式的なタイミングチャートである。
【００９１】
図１２の（Ａ）を参照して、インバータ回路１１０の構成を説明する。インバータ回路１１０は、同一導電型（例えばｎチャネル型）のトランジスタＱn_1、トランジスタＱn_2、及び、トランジスタＱn_3から構成され、
トランジスタＱn_1においては、
（Ａ−１）一方のソース／ドレイン領域は、トランジスタＱn_2の一方のソース／ドレイン領域に接続され、出力部ＯＵＴを構成し、
トランジスタＱn_2においては、
（Ｂ−１）他方のソース／ドレイン領域は第２電圧供給線ＰＳ2に接続されており、
（Ｂ−２）ゲート電極は、トランジスタＱn_3の一方のソース／ドレイン領域に接続されており、
トランジスタＱn_3においては、
（Ｃ−１）ゲート電極は他方のソース／ドレイン領域に接続されている、
インバータ回路である。
【００９２】
インバータ回路１１０は、更に、同一導電型のトランジスタＱn_14を備えている。トランジスタＱn_3の他方のソース／ドレイン領域は第２電圧供給線ＰＳ2に接続されている。トランジスタＱn_2のゲート電極とトランジスタＱn_3の一方のソース／ドレイン領域とが接続されたノード部Ａには、トランジスタＱn_14の一方のソース／ドレイン領域が接続されている。トランジスタＱn_1の他方のソース／ドレイン領域及びトランジスタＱn_14の他方のソース／ドレイン領域は、電圧供給線ＰＳ1に接続されている。トランジスタＱn_1のゲート電極及びトランジスタＱn_14のゲート電極には入力信号ＩＮが印加される。
【００９３】
インバータ回路１１０を構成するトランジスタＱn_1、トランジスタＱn_2、トランジスタＱn_3、及び、トランジスタＱn_14は、ソース／ドレイン領域、チャネル形成領域、及び、ゲート電極を備えた、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）から成る。これらのトランジスタは、図示せぬ基板上に形成されている。
【００９４】
尚、トランジスタＱn_2のゲート電極と一方のソース／ドレイン領域との間にブートストラップ容量としての容量部Ｃapが接続されている。例えば絶縁層を挟んだ導電層から構成された容量部Ｃapも、上述した図示せぬ基板上に形成されている。
【００９５】
第２電圧供給線ＰＳ2からは所定の電圧Ｖddが供給され、電圧供給線ＰＳ1からは所定の電圧Ｖssが供給される。トランジスタＱn_1のゲート電極には入力信号ＩＮが印加される。入力信号ＩＮのローレベルは電圧Ｖss、ハイレベルは電圧Ｖddであるとして、インバータ回路１１０の動作を説明する。
【００９６】
インバータ回路１１０にあっては、トランジスタＱn_1をオン状態とする入力信号ＩＮが印加された状態にあっては、トランジスタＱn_14もオン状態となる。従って、図１２の（Ｂ）に示すように、期間Ｔ2において、上記ノード部Ａの電位ＶA2は、（Ｖdd−Ｖth_3）から電圧供給線ＰＳ1の電位Ｖss側に近づく。ローレベルの出力の値はトランジスタＱn_1のオン抵抗の値と、ゲート電極により低い値の電圧が印加された状態のトランジスタＱn_2の抵抗値との分圧比によって定まる。従って、期間Ｔ2における出力ＶOUT2は、よりＶssに近づく。一方、期間Ｔ3にあっては背景技術において説明したと同様のブートストラップ動作が起こり、ノード部Ａの電位ＶA3はハイレベルであるＶddを越える。そして（ＶA3−Ｖdd）の値がトランジスタＱn_2の閾値電圧Ｖth_2の値を超えるように設定されていれば、期間Ｔ3においてインバータ回路１１０の出力ＶOUT3は完全なハイレベル（Ｖdd）に達する。
【００９７】
尚、インバータ回路１１０にあっては、入力信号ＩＮはトランジスタＱn_1のゲート−ソース間電圧（Ｖgs）となる。入力信号ＩＮのハイレベルが電圧Ｖddに至らない場合であっても、インバータ回路１１０は動作する。具体的には、図１２の（Ｃ）に示すように、期間Ｔ2において入力信号ＩＮの値がトランジスタＱn_1の閾値電圧Ｖth_1を超えれば、インバータ回路１１０の出力はハイレベルからローレベルへと向かう。従って、インバータ回路１１０はレベルシフタとしても動作する。
【実施例５】
【００９８】
実施例５は実施例４の変形である。上述したように、実施例５に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。
【００９９】
図１３は、走査回路の１段目を構成する実施例５のブートストラップ回路の回路図である。実施例５のブートストラップ回路は、第４トランジスタＴｒ44の一方のソース／ドレイン領域と反転回路Ｂ41の入力側とが接続された部分と電圧供給線ＰＳ1との間に、容量部Ｃ51が接続されている点を除く他、実施例４のブートストラップ回路と同様の構成である。
【０１００】
実施例５のブートストラップ回路の動作は、実施例４において図１１を参照して説明したと同様であるので説明を省略する。容量部Ｃ51は、ノード部Ｑ1の電位を保持する保持容量として作用する。これにより、反転回路Ｂ41の動作がより安定したものとなり、ひいては、ブートストラップ回路の動作をより安定したものとすることができる。
【実施例６】
【０１０１】
実施例６も実施例４の変形である。上述したように、実施例６に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。
【０１０２】
図１４は、走査回路の１段目を構成する実施例６のブートストラップ回路の回路図である。実施例６のブートストラップ回路は、第４トランジスタＴｒ44の一方のソース／ドレイン領域と反転回路Ｂ41の入力側とが接続された部分と第１トランジスタＴｒ1の他方のソース／ドレイン領域との間に、容量部Ｃ61が接続されている点を除く他、実施例４のブートストラップ回路と同様の構成である。尚、第４トランジスタＴｒ44のゲート電極と一方のソース／ドレイン領域との間の寄生容量を符号Ｃ44で表す。
【０１０３】
実施例６のブートストラップ回路の動作は、実施例４において図１１を参照して説明したと同様であるので説明を省略する。容量部Ｃ61は、ノードＰ1に対するクロックＣＫ1の飛び込みと、ＣＫ2の飛び込みとの差を少なくするように作用する。より具体的には、寄生容量Ｃ44を介したクロックＣＫ2の飛び込みと、容量部Ｃ61を介したクロックＣＫ1の飛び込みとが相殺される。これにより、ブートストラップ回路の動作をより安定したものとすることができる。
【実施例７】
【０１０４】
実施例７は、本発明の第４の態様に係るブートストラップ回路に関する。上述したように、実施例７に係るブートストラップ回路から構成した走査回路の１段目の回路の構成及び動作について説明する。
【０１０５】
図１５は、走査回路の１段目を構成する実施例７のブートストラップ回路の回路図である。実施例７のブートストラップ回路は、上述した実施例１と同様に、同一導電型（ｎチャネル型）の第１トランジスタＴｒ1、第２トランジスタＴｒ2、及び、第３トランジスタＴｒ3から構成されている。図１６は、図１５に示すブートストラップ回路の模式的なタイミングチャートである。
【０１０６】
実施例７のブートストラップ回路は、実施例１において説明したと同様に、第１トランジスタＴｒ1においては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタＴｒ2の一方のソース／ドレイン領域に接続され、出力部ＯＵＴ1を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）が印加され、
（Ａ−３）ゲート電極は、第３トランジスタＴｒ3の一方のソース／ドレイン領域に接続されており、
第２トランジスタＴｒ2においては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧Ｖss（例えば０ボルト）が印加される電圧供給線ＰＳ1に接続されており、
第３トランジスタＴｒ3においては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号ＩＮ1が印加され、
（Ｃ−２）ゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加され、
第１トランジスタＴｒ1のゲート電極と第３トランジスタＴｒ3の一方のソース／ドレイン領域とは、第３トランジスタＴｒ3がオフ状態になると浮遊状態となるノード部Ｐ1を構成するブートストラップ回路である。
【０１０７】
そして、第２トランジスタＴｒ2のゲート電極には、２相のクロックＣＫ1，ＣＫ2のうち他方のクロック（ここではＣＫ2）が印加される。実施例７のブートストラップ回路は、更に、同一導電型（ｎチャネル型）の第４トランジスタＴｒ74及び第５トランジスタＴｒ75から成る回路部を少なくとも１つ備えており、
各回路部においては、
（Ｄ−１）第４トランジスタＴｒ74のゲート電極は、第５トランジスタＴｒ75の一方のソース／ドレイン領域に接続されており、
（Ｄ−２）第５トランジスタＴｒ75の他方のソース／ドレイン領域には、入力信号ＩＮ1が印加され、
２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）は、直列に接続された各第４トランジスタＴｒ74を介して、第１トランジスタＴｒ1の他方のソース／ドレイン領域に印加される。また、出力部ＯＵＴ1と、第４トランジスタのゲート電極と第５トランジスタの一方のソース／ドレイン領域とが接続された部分との間に、ブートストラップ補完容量として容量部Ｃbが接続されている。
【０１０８】
図１５から明らかなように、この構成によれば、第４トランジスタＴｒ74及び第５トランジスタＴｒ75から成る回路部においてもブートストラップ動作が起こる。第４トランジスタＴｒ74のゲート電極と第５トランジスタＴｒ75の一方のソース／ドレイン領域とは、第５トランジスタＴｒ75がオフ状態になると浮遊状態となるノード部Ｑ1を構成する。第４トランジスタＴｒ74の片側のソース／ドレイン領域と第１トランジスタＴｒ1の他方のソース／ドレイン領域は接続され、ノード部Ｒ1を構成する。第４トランジスタＴｒ74の残りのソース／ドレイン領域にはクロックＣＫ1が印加される。ノード部Ｒ1は、クロックＣＫ1の影響を受けて変動しやすい。このため、容量部Ｃbがブートストラップ動作以外の影響を受け難くするために、容量部Ｃbをノード部Ｒ1ではなく出力部ＯＵＴ1に接続した。このように、実施例７のブートストラップ回路は、ブートストラップ動作が起こる回路部分が複数並列に接続された構成を備えている。符号Ｃ74は、第４トランジスタＴｒ74のゲート電極とクロックＣＫ1が印加されるソース／ドレイン領域との間の寄生容量である。符号Ｃ75は、第５トランジスタＴｒ75のゲート電極と一方のソース／ドレイン領域との間の寄生容量である。
【０１０９】
実施例１の説明において、寄生容量を考慮したときの従来のブートストラップ回路の動作に言及した。そして、図３の（Ａ）に示す回路にあっては、ノード部Ｐ1を構成する第１トランジスタＴｒ1のゲート電極と、クロックＣＫ1が印加される第１トランジスタＴｒ1の他方のソース／ドレイン領域とは寄生容量Ｃ1により静電的に結合し、例えば、図３の（Ｂ）に示す［期間−Ｔ2］や［期間−Ｔ6］にあっては、クロックＣＫ1の立ち上がりに応じてノード部Ｐ1の電位は上昇することを説明した。また、クロックＣＫ1は、第１トランジスタＴｒ1の他方のソース／ドレイン領域に印加されているので、ノード部Ｐ1の電位の上昇が、第１トランジスタＴｒ1にリークを起こさせる程度まで達してしまうと、出力部ＯＵＴ1の電位は上昇し、ローレベルを維持することができないといった問題が生ずることを説明した。
【０１１０】
図１５に示す回路においては、ノード部Ｑ1に対して、図３の（Ａ）を参照して説明したと同様の現象が起こる。即ち、ノード部Ｑ1を構成する第４トランジスタＴｒ74のゲート電極と、クロックＣＫ1が印加される第４トランジスタＴｒ74のソース／ドレイン領域とは寄生容量Ｃ1により静電的に結合し、図１６に示す［期間−Ｔ2］や［期間−Ｔ6］にあっては、クロックＣＫ1の立ち上がりに応じてノード部Ｑ1の電位は上昇する。
【０１１１】
しかしながら、クロックＣＫ1の揺れと比べて、ノード部Ｒ1の電位は、ブートストラップ動作を除いては相対的に揺れは小さい。これにより、ノード部Ｒ1の電位変化によるノード部Ｐ1への飛び込みも小さくなり、図３の（Ａ）に示す回路よりもノード部Ｐ1の電位の変動を抑えることができる。
【０１１２】
尚、同一導電型（ｎチャネル型）の第４トランジスタ及び第５トランジスタから成る回路部を２つ以上備える構成とすることもできる。この構成によれば、よりノード部Ｐ1の変動を抑制することができる。
【０１１３】
図１７に示す回路は、図１５に示すブートストラップ回路に更に第４トランジスタＴｒ74A及び第５トランジスタＴｒ75Aから成る回路部を加えた構成である。２相のクロックＣＫ1，ＣＫ2のうち一方のクロック（ここではＣＫ1）は、直列に接続された各第４トランジスタＴｒ74，Ｔｒ74Aを介して、第１トランジスタＴｒ1の他方のソース／ドレイン領域に印加される。尚、図１７以降の図面については、便宜のため、寄生容量の表示を省略した。
【０１１４】
尚、実施例１において説明した容量部Ｃ11に相当する容量部を備えた構成とすることもできる。図１８の（Ａ）は、図１５に示すブートストラップ回路において、実施例１において説明した容量部に相当する容量部を備えた構成の回路図を示す。あるいは又、実施例２において説明した容量部Ｃ31に相当する容量部を備えた構成とすることもできる。図１８の（Ｂ）は、図１５に示すブートストラップ回路において、実施例２において説明した容量部に相当する容量部を備えた構成の回路図を示す。
【０１１５】
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例にて説明したブートストラップ回路の構成、構造は例示であり、適宜変更することができる。図１９は、実施例１乃至実施例７において説明した構成を適宜組み合わせた構成の一例であるブートストラップ回路である。
【０１１６】
尚、実施例１乃至実施例７においては、各トランジスタはｎチャネル型トランジスタとして説明したが、これに限るものではない。ｐチャネル型トランジスタから成る構成とすることもできる。この場合には、基本的には上述した実施例においてトランジスタをｐチャネル型トランジスタに置き換えると共に、電圧Ｖssと電圧Ｖddとを入れ替えた構成とすればよい。
【０１１７】
図２０の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例１のブートストラップ回路の回路図であり、図１に示す回路の１段目に相当する。図２０の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例２のブートストラップ回路の回路図であり、図７の（Ａ）に示す回路に相当する。図２０の（Ｃ）は、ｐチャネル型トランジスタを用いて構成した実施例３のブートストラップ回路の回路図であり、図８の（Ａ）に示す回路に相当する。
【０１１８】
図２１の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例４のブートストラップ回路の回路図であり、図９に示す回路に相当する。図２１の（Ｂ）は、ｐチャネル型トランジスタを用いて構成した実施例５のブートストラップ回路の回路図であり、図１３に示す回路に相当する。図２１の（Ｃ）は、ｐチャネル型トランジスタを用いて構成した実施例６のブートストラップ回路の回路図であり、図１４に示す回路に相当する。
【０１１９】
図２２の（Ａ）は、ｐチャネル型トランジスタを用いて構成した実施例７のブートストラップ回路の回路図であり、図１５に示す回路に相当する。同様に、図２２の（Ｂ）も、ｐチャネル型トランジスタを用いて構成した実施例７のブートストラップ回路の回路図であり、図１７に示す回路に相当する。
【０１２０】
図２３の（Ａ）は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１８の（Ａ）に示す回路に相当する。図２３の（Ｂ）は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１８の（Ｂ）に示す回路に相当する。図２４は、ｐチャネル型トランジスタを用いて構成したブートストラップ回路の回路図であり、図１９に示す回路に相当する。
【符号の説明】
【０１２１】
１０・・・有機ＥＬ素子、１００・・・電源部、１０１・・・走査回路、１０２・・・信号出力回路、１１０・・・インバータ回路、ＳＣＬ・・・走査線、ＤＴＬ・・・データ線、ＴｒD・・・駆動トランジスタ、ＴｒW・・・書込みトランジスタ、ＣH・・・保持容量ＣH、ＥＬＰ・・・発光部、ＣEL・・・発光部の容量、Ｔｒ1・・・第１トランジスタ、Ｔｒ2・・・第２トランジスタ、Ｔｒ3・・・第３トランジスタ、Ｔｒ24，Ｔｒ24A，Ｔｒ44，Ｔｒ74，Ｔｒ74A・・・第４トランジスタ、Ｔｒ75，Ｔｒ75A・・・第５トランジスタ、Ｂ41・・・反転回路、Ｔｒ40，Ｔｒ41，Ｔｒ42，Ｔｒ43・・・トランジスタ、Ｑn_1，Ｑn_2，Ｑn_3，Ｑn_4・・・トランジスタ、Ｐ1，Ｐ2，Ｐ1A，Ｐ1B・・・ノード部、Ｑ1，Ｒ1・・・ノード部、Ｎ，Ａ・・・ノード部、Ｃ1，Ｃ2，Ｃ3，Ｃ24，Ｃ44，Ｃ74，Ｃ75・・・寄生容量、Ｃa，Ｃb，Ｃc，Ｃap・・・ブートストラップ容量としての容量部、Ｃ11，Ｃ11A，Ｃ31，Ｃ31A，Ｃ51，Ｃ61・・・容量部、ＯＵＴ1，ＯＵＴ2・・・出力部、ＰＳ1・・・電圧供給線、ＰＳ2・・・第２電圧供給線
【特許請求の範囲】
【請求項１】
同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成され、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックのうち一方のクロックが印加され、
（Ａ−３）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧が印加される電圧供給線に接続されており、
第３トランジスタにおいては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号が印加され、
（Ｃ−２）ゲート電極には、２相のクロックのうち他方のクロックが印加され、
第１トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とは、第３トランジスタがオフ状態になると浮遊状態となるノード部を構成するブートストラップ回路であって、
ブートストラップ回路は、同一導電型の第４トランジスタを更に備えており、
第４トランジスタにおいては、
（Ｃ−１）一方のソース／ドレイン領域は、反転回路の入力側に接続されると共に、該反転回路の出力側と第２トランジスタのゲート電極とが接続されており、
（Ｃ−２）他方のソース／ドレイン領域は、入力信号が印加され、
（Ｃ−３）ゲート電極には、２相のクロックのうち他方のクロックが印加される、
ブートストラップ回路。
【請求項２】
第４トランジスタの一方のソース／ドレイン領域と反転回路の入力側とが接続された部分と電圧供給線との間に、容量部が接続されている請求項１に記載のブートストラップ回路。
【請求項３】
第４トランジスタの一方のソース／ドレイン領域と反転回路の入力側とが接続された部分と第１トランジスタの他方のソース／ドレイン領域との間に、容量部が接続されている請求項１に記載のブートストラップ回路。
【請求項４】
同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成され、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックのうち一方のクロックが印加され、
（Ａ−３）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧が印加される電圧供給線に接続されており、
第３トランジスタにおいては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号が印加され、
（Ｃ−２）ゲート電極には、２相のクロックのうち他方のクロックが印加され、
第１トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とは、第３トランジスタがオフ状態になると浮遊状態となるノード部を構成するブートストラップ回路であって、
第２トランジスタのゲート電極には、２相のクロックのうち他方のクロックが印加され、
ブートストラップ回路は、更に、同一導電型の第４トランジスタ及び第５トランジスタから成る回路部を少なくとも１つ備えており、
各回路部においては、
（Ｄ−１）第４トランジスタのゲート電極は、第５トランジスタの一方のソース／ドレイン領域に接続されており、
（Ｄ−２）第５トランジスタの他方のソース／ドレイン領域には、入力信号が印加され、
２相のクロックのうち一方のクロックは、直列に接続された各第４トランジスタを介して、第１トランジスタの他方のソース／ドレイン領域に印加される、
ブートストラップ回路。
【請求項５】
出力部と、第４トランジスタのゲート電極と第５トランジスタの一方のソース／ドレイン領域とが接続された部分との間に、容量部が接続されている請求項４に記載のブートストラップ回路。
【請求項１】
同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成され、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックのうち一方のクロックが印加され、
（Ａ−３）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧が印加される電圧供給線に接続されており、
第３トランジスタにおいては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号が印加され、
（Ｃ−２）ゲート電極には、２相のクロックのうち他方のクロックが印加され、
第１トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とは、第３トランジスタがオフ状態になると浮遊状態となるノード部を構成するブートストラップ回路であって、
ブートストラップ回路は、同一導電型の第４トランジスタを更に備えており、
第４トランジスタにおいては、
（Ｃ−１）一方のソース／ドレイン領域は、反転回路の入力側に接続されると共に、該反転回路の出力側と第２トランジスタのゲート電極とが接続されており、
（Ｃ−２）他方のソース／ドレイン領域は、入力信号が印加され、
（Ｃ−３）ゲート電極には、２相のクロックのうち他方のクロックが印加される、
ブートストラップ回路。
【請求項２】
第４トランジスタの一方のソース／ドレイン領域と反転回路の入力側とが接続された部分と電圧供給線との間に、容量部が接続されている請求項１に記載のブートストラップ回路。
【請求項３】
第４トランジスタの一方のソース／ドレイン領域と反転回路の入力側とが接続された部分と第１トランジスタの他方のソース／ドレイン領域との間に、容量部が接続されている請求項１に記載のブートストラップ回路。
【請求項４】
同一導電型の第１トランジスタ、第２トランジスタ、及び、第３トランジスタから構成され、
第１トランジスタにおいては、
（Ａ−１）一方のソース／ドレイン領域は、第２トランジスタの一方のソース／ドレイン領域に接続され、出力部を構成し、
（Ａ−２）他方のソース／ドレイン領域には、２相のクロックのうち一方のクロックが印加され、
（Ａ−３）ゲート電極は、第３トランジスタの一方のソース／ドレイン領域に接続されており、
第２トランジスタにおいては、
（Ｂ−１）他方のソース／ドレイン領域は、所定の電圧が印加される電圧供給線に接続されており、
第３トランジスタにおいては、
（Ｃ−１）他方のソース／ドレイン領域には、入力信号が印加され、
（Ｃ−２）ゲート電極には、２相のクロックのうち他方のクロックが印加され、
第１トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とは、第３トランジスタがオフ状態になると浮遊状態となるノード部を構成するブートストラップ回路であって、
第２トランジスタのゲート電極には、２相のクロックのうち他方のクロックが印加され、
ブートストラップ回路は、更に、同一導電型の第４トランジスタ及び第５トランジスタから成る回路部を少なくとも１つ備えており、
各回路部においては、
（Ｄ−１）第４トランジスタのゲート電極は、第５トランジスタの一方のソース／ドレイン領域に接続されており、
（Ｄ−２）第５トランジスタの他方のソース／ドレイン領域には、入力信号が印加され、
２相のクロックのうち一方のクロックは、直列に接続された各第４トランジスタを介して、第１トランジスタの他方のソース／ドレイン領域に印加される、
ブートストラップ回路。
【請求項５】
出力部と、第４トランジスタのゲート電極と第５トランジスタの一方のソース／ドレイン領域とが接続された部分との間に、容量部が接続されている請求項４に記載のブートストラップ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１３−４８４２５（Ｐ２０１３−４８４２５Ａ）
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願番号】特願２０１２−２０１１０４（Ｐ２０１２−２０１１０４）
【出願日】平成２４年９月１３日（２０１２．９．１３）
【分割の表示】特願２００８−２８５５９（Ｐ２００８−２８５５９）の分割
【原出願日】平成２０年２月８日（２００８．２．８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願日】平成２４年９月１３日（２０１２．９．１３）
【分割の表示】特願２００８−２８５５９（Ｐ２００８−２８５５９）の分割
【原出願日】平成２０年２月８日（２００８．２．８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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