イメージャ用デュアルコンデンサ構造及びその製造方法
異なる画素内コンデンサ及び周辺コンデンサを含むＣＭＯＳ及びＣＣＤ撮像装置とその製造方法を開示する。周辺回路において使用されるコンデンサと、画素自体の中で使用されるコンデンサの必要条件は異なる。２つの誘電体層を含むデュアルスタックコンデンサを提供することで、漏れが低減されると共に、静電容量を大きくすることができる。一回のマスキング工程を行って、１つの領域にはデュアル誘電体コンデンサを、そして第２の領域にはシングル誘電体コンデンサを存在させる。領域毎に異なる誘電体層が提供されるが、電極間絶縁体は両領域において単一の誘電体を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ及びＣＣＤ撮像装置をはじめとする固体撮像装置用のコンデンサ構造に関する。
【背景技術】
【０００２】
電荷結合素子（ＣＣＤ）、フォトダイオードアレイ、電荷注入装置、及びハイブリッド焦点面アレイをはじめ、様々なタイプの半導体ベースのイメージャが多数存在する。ＣＣＤは、小型の撮像装置の画像収集用に使用されることが多い。しかし、ＣＣＤイメージャには不利な点が多い。その例として、ＣＣＤイメージャは放射線により損傷し易いこと、時間の経過に伴い破壊的な読み出しを呈すること、画像のスミア現象を避けるために遮光を良好にする必要があること、アレイが大きい場合に電力損失が大きいこと、などが挙げられる。
【０００３】
ＣＣＤ技術には本来限界があるため、低コストの撮像装置として使用できるＣＭＯＳイメージャに関心が高まっている。ＣＭＯＳイメージャには、低電圧で動作できること、及び電力消費量が低いことをはじめ、多くの利点がある。ＣＭＯＳイメージャはまた、統合型オンチップ電子機器（制御論理及びタイミング、画像処理、ならびにＡ／Ｄ変換等の信号調整）と互換性がある。ＣＭＯＳイメージャでは、画像データにランダムにアクセスできると共に、標準的なＣＭＯＳ処理技術が使用できるため、従来のＣＣＤに比べて製造コストが低い。ＣＭＯＳセンサ技術の互換性は完全であるため、対応する処理回路と画像アレイをより高いレベルで統合することができ、多くのデジタル用途に有益である。
【０００４】
ＣＭＯＳイメージャ回路は、画素セルの焦点面アレイを含み、該セルの各々は、基板のドープ領域上に存在し、基板の下に存在する部分において光生成電荷を集積する光導電体、フォトダイオード、又はフォトゲートのいずれかを含む。
【０００５】
従来のＣＭＯＳイメージャでは、画素セルの能動素子が以下の所要機能、すなわち：（１）光子から電荷への変換；（２）影像電荷の集積；（３）電荷の増幅を伴う浮遊拡散ノードへの電荷の転送；（４）浮遊拡散ノードへの電荷転送の前に、浮遊拡散ノードを既知の状態にリセットすること；（５）読み出す画素の選択；（６）画素電荷を表す信号の出力及び増幅：を実行する。浮遊拡散ノードにおける電荷は、ソースフォロア出力トランジスタによって画素出力電圧に変換されるのが典型的である。ＣＭＯＳイメージャ画素の感光要素は典型的に、フォトゲート下の空乏化されたｐｎ接合フォトダイオードあるいは電場誘起空乏領域である。フォトダイオードに関しては、読出しの際にフォトダイオードを完全に空乏化することにより、残像をなくすことができる。
【０００６】
ＣＣＤ，ＣＭＯＳ及び他のタイプのイメージャにおけるコンデンサの使用は、電荷を蓄積する他の装置要素との併用、及びアナログ信号処理回路における使用、の少なくとも一方である。感光領域により収集された電荷を完全に収集して蓄積することがコンデンサにはできないため、一般的に従来のイメージャの信号対ノイズ比とダイナミックレンジは劣悪である。さらに従来のイメージャは、コンデンサ機能に悪影響を及ぼすおそれのある他の要因によっても、その操作性が悪くなる可能性がある。例えば、周辺領域におけるＰチャネル装置は、画素セルの能動領域におけるＮチャネル装置とは異なる必要条件を有するため、能動領域のコンデンサは、周辺領域に形成されるコンデンサの静電容量とは異なる静電容量を必要とし得る（例えば、能動領域のコンデンサの静電容量の方が大きい）。しかし現在の技術では、異なる構造特性を有するように能動領域コンデンサと周辺領域コンデンサを作製する最適な方法を提供できないため、コンデンサの性能特性を異ならせる必要がある。
【０００７】
従って、改良されたイメージャと撮像装置とを提供して、改良された画素内コンデンサと周辺アナログコンデンサとを提供することが必要である。このように改良したコンデンサ機能を有する画素アレイを製造する最適な方法も必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、画素内コンデンサ及び周辺コンデンサを含む撮像装置を提供する。周辺回路において使用されるコンデンサは、画素内コンデンサ又はアクティブコンデンサとは異なる必要条件を有する。一実施形態では、アクティブ画素領域および周辺領域の両領域において２つの誘電体層を含むデュアルスタックコンデンサを備えることで、漏れを低減し、静電容量を高めることが可能である。別の実施形態では、アクティブ領域又は周辺領域のうちの一方の領域にデュアル誘電体コンデンサを設け、それら領域の他方の領域にシングル誘電体コンデンサを設ける。さらに別の実施形態では、シングル誘電体コンデンサを能動領域および周辺領域の両領域に備えるものの、能動領域の誘電体コンデンサと周辺領域の誘電体コンデンサとは異なるものとする。本発明はまた、かかるコンデンサ構造を形成する方法を提供する。
【発明を実施するための最良の形態】
【０００９】
本発明の上記及びその他の特徴及び利点は、添付の図面と本発明の例示的な実施形態とともに行う以下の詳細な説明より、一層明らかとなろう。
【００１０】
以下の詳細な説明では、本発明を実行できる種々の詳細な実施形態を参照する。また、当業者が本発明を実行できるようにそれらの実施形態を十分詳細に説明するが、本発明の主旨又は範囲を逸脱することなく、他の実施形態も適用可能であること、並びに構造的及び論理的な変更も可能であることを理解されたい。
【００１１】
用語「基板」及び「ウェハ」は、以下の記載において同義的に使用する。また、それらは、任意の半導体ベース構造を含み得る。半導体ベース構造は、シリコン、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープ半導体及び非ドープ半導体、ベース半導体基盤部により支持されるシリコンのエピタキシャル層、及びその他の半導体構造を含むものと理解されたい。半導体は、シリコンベースである必要はない。半導体は、シリコンゲルマニウム、ゲルマニウム、又はガリウムヒ素であり得る。以下の記載において基板に言及する際には、前の処理工程により、ベース半導体又は基盤部において、又はそれらの上に、領域又は接合が形成されたものであり得る。
【００１２】
用語「画素」は、電磁放射を電気信号に変換する光導電体及びトランジスタを含む個別の画素単位を示す。例示の目的で、本発明の一実施形態による典型的な画素について図面及び本明細書で説明する。画素のアレイ又は画素の組合せはともに、ＣＭＯＳ又はＣＣＤイメージャ装置で使用される光導電体アレイを含み得る。典型的には、光導電体アレイのすべての画素の製造は同様且つ同時に進行する。
【００１３】
以下において図面を参照するが、図面中、同様の構成要素については同じ参照番号を付して示す。図１から図１６は、本発明の実施形態によって実行される、ＣＭＯＳ及びＣＣＤ撮像装置におけるコンデンサの性能を改良する方法を示す図である。図２から図１４において、断絶を示す記号（＼＼）は、Ｎチャネルトランジスタを備える画素アレイ領域５８と周辺領域５９におけるＰチャネル装置とが空間的に分離していることを示している。
【００１４】
図１から図５は、本発明の実施形態１を示す図である。実施形態１によれば、半導体基板７０のアクティブ領域および周辺領域には、それぞれコンデンサ８４とコンデンサ９３(図１、図５）を形成する。画素領域５８および周辺領域５９の部分は、半導体基板７０内のＣＭＯＳイメージャ統合回路が製造され得る面に形成される。ＣＭＯＳ製造プロセスは、Ｐ型又はＮ型シリコン基板を低濃度ドープすること、又は例えば高濃度ドープした基板上でエピタキシャルシリコンを低濃度ドープすることから始まる。基板７０の画素領域５８が画素アレイ内に画素セル回路の要素を含むのに対し、周辺部分５９に含まれる典型的な要素は、アレイ周辺に形成され、画素セルからの信号のタイミング及び制御又はその読み出しを行うために使用される。ソース／ドレイン領域（図示せず）が、イオン注入をはじめとする任意の適切な方法を用いて基板７０内に注入されると、低濃度ドープ又は高濃度ドープされたソース／ドレイン領域が形成される。
【００１５】
図１はまた、能動画素領域５８及び周辺領域５９に形成したトランジスタ７６及び９４と、コンデンサ８４及び９３とを示す。トランジスタ７６及び９４とコンデンサ８４及び９３とはそれぞれ、絶縁材料層８８を含む。絶縁材料８８は、例えば熱酸化あるいは化学蒸着（ＣＶＤ）のような従来の堆積プロセスによって形成されるテトラエチルオルソシリケート（ＴＥＯＳ）の層であり得る。絶縁材料８８は、窒化膜、酸化膜、ＯＮ（酸化膜−窒化膜）、ＮＯ（窒化膜−酸化膜）、ＯＮＯ（酸化膜−窒化膜−酸化膜）、又は他の絶縁材料として任意に形成可能である。
【００１６】
図１はまた、画素領域５８におけるフォトセンサ９０を示す。図１から図９に示すように、フォトセンサ９０は、基板の基盤をなす部分に光生成電荷を蓄積するフォトダイオードとして形成され得る。例えばフォトセンサ９０は、従来の技術によって基板７０の上面又はその下に形成された感光性のｐ−ｎ−ｐ接合領域を含み得る。本発明のイメージャは、光生成電荷の初期蓄積装置として、フォトダイオードではなく、フォトゲート、光導電体、あるいは画像を電荷に変換する他の装置を含み得ることを理解されたい。半導体装置の他の要素と統合させるべく、フォトセンサ９０を基板７０の上面又はその下に形成し、任意の構成、配向、形状、及び配列で構成することができる。
【００１７】
図１には図示していないが、画素領域５８は他のＮチャネル装置（図示せず）を含み、周辺領域５９は他のＰチャネル装置（図示せず）を含み得る。例えば、画素領域５８は転送ゲートとリセットゲート（図示せず）によって制御されるＮチャネルトランジスタを含み、その各々はポリシリコンの積層を堆積させてパターン化することにより形成され得る。例えば、ポリシリコンの積層は、ゲート酸化膜層、ドープポリシリコン層、並びに酸化膜層または窒化膜層を堆積させてパターン化することにより、形成することができる。
【００１８】
これより図２を参照する。図２は、初期処理後のＣＭＯＳイメージセンサを示す、図１のＡ−Ａ断面図である。なお、図２は、画素領域５８におけるトランジスタ７６及びコンデンサ８４と、周辺領域５９におけるトランジスタ９４及びコンデンサ９３を形成する前の図である。例示の目的で基板７０はシリコン基板とし、１つの基板の一部として処理された表面酸化膜層を含むものとする。ただし上記のとおり、本発明は他の半導体基板にも同様に適用可能である。
【００１９】
図２はまた、従来の方法によって基板７０に形成されたトレンチ分離領域１２８を示す。例えば、トレンチ分離領域１２８はＳＴＩプロセスにより形成することができ、ＳＴＩプロセスによれば、まず反応性イオンエッチング（ＲＩＥ）等の方向性エッチングプロセスによって、あるいは選択的異方性エッチング液を用いて、一般には約１０００から５０００Åという十分な深さで基板７０をエッチングすることにより、トレンチ分離領域１２８を形成することができる。次いでトレンチには、例えば二酸化ケイ素、窒化ケイ素、ＯＮ（酸化膜−窒化膜）、ＮＯ（窒化膜−酸化膜）、あるいはＯＮＯ（酸化膜−窒化膜−酸化膜）等の絶縁材料を充填する。絶縁材料は、低圧化学蒸着（ＬＰＣＶＤ）、高濃度プラズマ（ＨＤＰ）堆積、あるいはトレンチ内に絶縁材料を堆積させるための任意の他の適切な方法を含む、種々の化学蒸着（ＣＶＤ）によって形成され得る。トレンチ分離領域１２８は、ＳＴＩプロセスによって形成することができるが、ＳＴＩプロセスの代わりにシリコン局所酸化（ＬＯＣＯＳ）プロセスを使用しても、トレンチ分離領域１２８を形成し得ることを理解されたい。
【００２０】
図２は、基板７０に形成された、検出ノードとして作用する浮遊拡散領域１２５をさらに示す。転送ゲート（図示せず）は、フォトセンサ９０において生成された光電荷を浮遊拡散領域１２５に転送する。トレンチ分離領域１２８および浮遊拡散領域１２５はまた、マスクを用いたイオン注入を介する種々の製造工程後にドープされ得る。
【００２１】
さらに図２を参照すると、ゲート酸化膜層８１が、基板７０の表面上に形成されている。続いて、ゲート酸化膜層８１とトレンチ分離領域１２８の上に第１電極層２１０を形成する。電極層２１０は、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、及びポリ／シリサイドをはじめとする（ただし、それらに限定されない）任意の適切な電極材料で形成する。電極層２１０は、その形成後に任意の適切な平坦化方法を用いて任意に平坦化してもよい。
【００２２】
図２に示すように、電極層２１０上に誘電体層２１４及び２１８を連続的に形成する。誘電体層２１４及び２１８の各層は、酸化膜、金属酸化膜、ＨｆＯｘ、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、若しくはＢＳＴ材料、又は任意の他の直流の不導体で形成し得る。次いで、誘電体層２１８上に電極層２２０を形成する。電極層２２０は、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリ／ＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２をはじめとする（ただし、それらに限定されない）任意の適切な電極材料で形成し得る。電極層２１０及び２２０の各層は、例えば約５０Åから約１，０００Åの任意の適切な厚さに形成可能である。層２１０，２１４，２１８及び２２０の各層は、低圧化学蒸着（ＬＰＣＶＤ）又は高濃度プラズマ堆積(ＬＰＣＶＤ)のような化学蒸着（ＣＶＤ）をはじめとする任意の適切な技術によっても堆積することができる。本発明で使用する誘電体層はそれぞれ、例えば約１０Åから約５００Åの任意の適切な厚さを持たせて、任意の所望の形状及び配列で形成可能である。
【００２３】
図３は、図２の処理段階に続く処理段階を示す図であり、詳細には、電極層２２０のパターン化を示す。図３には、層２１０，２１４，２１８およびトレンチ分離領域１２８の上に略真直ぐな側壁を有するように電極層２２０をパターン化しているが、電極層２２０は、他の任意の適切な形状及び配列を有するように、任意にパターン化を行うことができる。
【００２４】
ここで図４を参照すると、絶縁層８８が形成され、誘電体層２１８のみならず、パターン化された電極層２２０をも被覆している。絶縁層８８は、例えば熱酸化又は化学蒸着（ＣＶＤ）等の従来の堆積プロセスにより形成されるテトラエチルオルソシリケート層（ＴＥＯＳ）であり得る。任意に、窒化膜、酸化膜、ＯＮ（酸化膜−窒化膜）、ＮＯ（窒化膜−酸化膜）、ＯＮＯ（酸化膜−窒化膜−酸化膜）、又は他の絶縁材料として、絶縁層８８を形成可能である。絶縁層８８はまた、任意の所望の層厚を有するように形成でき、また形成後、任意に平坦化してもよい。
【００２５】
図４の絶縁層８８の形成の後、図５に示すように、画素トランジスタ７６、画素コンデンサ８４、周辺トランジスタ９４、及び周辺コンデンサ９３を、層２１０，２１４，２１８及び絶縁層８８のパターン化部分及びエッチング部分により形成する。トランジスタとコンデンサを形成するプロセス工程の順序は、必要に応じて、又は特定のプロセスフローに対する便の良さを考慮して変更することができる。例えば、コンデンサを形成する工程の前、又はその形成工程の後、又はその形成工程の間に、ゲートスタックを形成できる。図５に示す誘電体層２１４，２１８を含むデュアルスタックコンデンサ８４，９３により、漏れが低減されると共に、静電容量が高められる。
【００２６】
高温駆動工程を行った後に、図５に示すＮチャネル装置及びＰチャンネル装置を完全に構成するようにしてもよい。さらに図５に示す構造を、撮像装置上に形成した多くの半透明又は透明の絶縁保護層(図示せず）で被覆してもよい。かかる絶縁保護層は、平坦化することの可能なＳｉＯ２、ＴＥＯＳ、ＢＰＳＧ、窒化膜、ＰＳＧ、ＢＳＧあるいはＳＯＧを含み得る。例えば、絶縁層に接点を形成して、注入されたソース領域／ドレイン領域と他の配線を電気的に接続し、画素内のゲート線と他の接続線とを接続するように、従来の処理工程を行ってもよい。その他従来の処理工程を実行して、例えばフィルタ及びレンズ等のさらなる構成要素の形成を完了させてもよい。プロセス工程の順序は必要に応じて、あるいは特定のプロセスフローに対する便の良さを考慮して、変更することができる。
【００２７】
図６から図９は、本発明による画素内コンデンサ１８４（図９）と周辺コンデンサ１９３（図９）を形成する、例示の実施形態２を示す図である。図６は、初期処理後ではあるが、図９に示す画素領域５８内のトランジスタ１７６及びコンデンサ１８４と、周辺領域内のトランジスタ１９４及びコンデンサ１９３の形成前のＩＣ装置を示す。図６の構造は、第１電極層２１０と２つの誘電体層２１４，２１８をどちらも含む点で、部分的に図２の構造と同じであるが、図６の構造は、電極層２２０（図２）の代わりにフォトレジスト層２３０が形成される点で、図２の構造と異なる。
【００２８】
図６に示すように、フォトレジスト層２３０を誘電体層２１８上に該層２１８と接触させて形成することで、周辺領域５９において誘電体層２１８のパターン化を行うことができる。周辺領域５９において誘電体層２１８を選択的にエッチングし、露出部分を除去して、フォトレジスト層２３０を取り去って得た構造を図７に示す。このように、図７の画素領域は２つの誘電体層２１４，２１８を含むが、周辺領域５９には誘電体層２１４のみが残ることになる。前の実施形態と同様に、電極層２１０はポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、及びポリ／シリサイドをはじめとする(ただしそれらに限定しない)、任意の適切な電極材料で形成してもよい。誘電体層２１４及び２１８はそれぞれ、酸化膜、金属酸化膜、ＨｆＯｘ、窒化膜、Ａｌ２Ｏ３若しくはＢＳＴ材料、又は任意の他の直流の不導体で形成してもよい。層２１０，２１４，２１８は、化学蒸着（ＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、あるいは高濃度プラズマ（ＨＤＰ）堆積をはじめ、任意の適切な方法によって堆積できる。
【００２９】
図８は、図７に示す段階に続く処理段階を示す図である。誘電体層２１８をパターン化した後、画素領域５８の誘電体層２１８の上、及び周辺領域５９の誘電体層２１４の上に図８の電極層２２０を堆積してパターン化する。前述の実施形態と同様に、電極層は、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリ／ＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２をはじめとする（ただし、それらに限定しない）、任意の適切な電極材料で形成できる。また層２１０，２１４，２１８及び２２０は、化学蒸着（ＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、又は高濃度プラズマ（ＨＤＰ）堆積等の方法をはじめ、任意の適切な方法によって堆積できる。電極層２２０は、層２１４及び２１８上に略真直ぐな側壁を有するようにパターン化しているが、その他任意の適切な形状及び配列でパターン化してもよい。
【００３０】
図９は、図８に示す段階に続く処理段階を示す図である。例えばテトラエチルオルソシリケート（ＴＥＯＳ）の層である絶縁層８８が形成され、誘電体層２１４，２１８のみならずパターン化された電極２２０も被覆されている。層２１０，２１４，２１８及び絶縁層８８の選択的エッチングとパターン化の後、図９に示すように、画素トランジスタ１７６、画素コンデンサ１８４、周辺トランジスタ１９４、及び周辺コンデンサ１９３を形成する。周辺コンデンサ１９３が単一の誘電体層２１４を含むのに対し、画素内コンデンサ１８４は２つの誘電体層２１４，２１８を含む。代替的に、周辺コンデンサが誘電体層を２つ以上含み、画素コンデンサが単一の誘電体層を含むように形成してもよい。
【００３１】
高温駆動工程を行った後に、図９に示すＮチャネル装置及びＰチャネル装置を完全に形成してもよい。撮像装置上に半透明又は透明の絶縁保護層（図示せず）を形成して、図９に示す構造を被覆させてもよい。かかる絶縁保護層は、平坦化することの可能なＳｉＯ２、ＴＥＯＳ、ＢＰＳＧ、窒化膜、ＰＳＧ、ＢＳＧ、ＳＯＧを含み得る。例えば、絶縁層に接点を形成して、注入されたソース領域／ドレイン領域と他の配線を電気的に接続し、画素内のゲート線と他の接続線とを接続するように、従来の処理工程を行ってもよい。
【００３２】
図１０から図１４は、画素領域５８及び周辺領域５９における画素内コンデンサ２８４（図１４）及び周辺コンデンサ２９３（図１４）を構成する、本発明を例示する実施形態３を示す。図１０は、初期処理後ではあるが図１４のトランジスタ２７６，２９４とコンデンサ２８４，２９３を形成する前の装置を示す図である。図１０の構造は、第１電極層２１０と、該層２１０上に該層と接触させて形成した第１の誘電体層２１４を含む点で、部分的に図６の構造と同じであるが、図１０の構造は誘電体層を１つのみ使用しているため、第１誘電体層２１４のすぐ上に該層２１４と接触させてフォトレジスト層２３０を形成している点においては、図６の構造とは異なる。
【００３３】
前述の実施形態と同様に、図１０ではトレンチ分離領域１２８と浮遊拡散領域１２５を基板７０内に形成する。基板７０の表面上にゲート酸化膜層８１を形成し、ゲート酸化膜層８１及びトレンチ分離領域１２８の上に第１電極層２１０を形成する。電極層２１０は、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、ポリ／シリサイドをはじめとする（ただしそれらに限定されない）、任意の適切な電極材料で形成する。その後、ＣＶＤ、ＬＰＣＶＤ、又はＨＤＰ堆積をはじめとする任意の適切な方法により、電極層２１０の上に誘電体層２１４を形成する。誘電体層２１４は、酸化膜、金属酸化膜、ＨｆＯｘ、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、若しくはＢＳＴ材料、又は任意の他の直流の不導体で形成可能である。図１０に示すように、次いで周辺領域５９において誘電体層２１４のパターン化を行うべく、フォトレジスト２３０の層を堆積させる。周辺領域５９において誘電体層２１４の選択的エッチングと露出部分の除去を行った後、図１１に示す構造が得られる。レジスト層２３０は、酸素プラズマを用いて除去されている。
【００３４】
図１２（ａ）に示すように、周辺領域及びアレイの両方の上に第２の誘電体層２１５を堆積する。誘電体層２１５は、酸化膜、窒化膜、金属酸化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ３、ＢＳＴ、ＨｆＯｘ、又は任意の他の絶縁体から形成できる。この誘電体層は、ＣＶＤ、ＬＰＣＶＤ、あるいはＨＤＰ等の任意の適切な方法により堆積できる（ただし、それらの方法に限定しない）。誘電体層２１５は、誘電体層２１４とは異なる。図１２（ａ）には、少なくとも１つの周辺コンデンサ領域を被覆する別のフォトレジスト層３３０も示されている。
【００３５】
代替的に、プロセス工程を変更して、適切なマスキング工程により誘電体層を周辺領域５９にまず堆積し、その後、画素領域５８においてそれとは異なる誘電体層を堆積するようにしてもよい。
【００３６】
続いて図１２（ｂ）を参照する。図１２（ｂ）では、ウェット又はドライエッチングであり得る選択的エッチングを用いて、画素領域から誘電体層２１５が除去されている。周辺領域における誘電体層２１５は、フォトレジスト層３３０によって保護され、除去されない。選択的エッチングの後、酸素プラズマを用いてフォトレジスト層３３０を除去する。
【００３７】
続いて図１３を参照する。画素領域５８における誘電体層２１４および周辺領域５９における誘電体層２１５の上に電極層２２０を堆積し、パターン化する。電極層２２０は、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリ／ＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２をはじめとする（ただしそれらに限定されない）、任意の適切な電極材料で形成され得る。前述の実施形態と同様に、図１４に示すように、その後絶縁層８８を形成して、誘電体層２１４及び２１５ばかりでなくパターン化された電極２２０も被覆させてもよい。
【００３８】
層２１０、２１４、２１５と絶縁層８８の選択的エッチングとパターン化を行った後、図１４に示すように、画素トランジスタ２７６、画素コンデンサ２８４、周辺トランジスタ２９４、及び周辺コンデンサ２９３を形成する。周辺コンデンサ２９３が単一の誘電体層２１５を含むのに対し、画素コンデンサ２８４は誘電体２１５とは異なる単一の誘電体層２１４を含む。代替的に、周辺コンデンサ２９３を２つ以上の誘電体層で形成し、画素コンデンサ２８４を２つ以上の異なる誘電体層で形成してもよい。
【００３９】
高温駆動工程を行った後、図１４に示すＮチャネル装置及びＰチャネル装置を完全に形成してもよい。また、撮像装置上に半透明又は透明の絶縁保護層（図示せず）を形成して、図１４に示す構造を被覆してもよい。例えば、絶縁層に接点を形成して、注入されたソース領域／ドレイン領域と他の配線を電気的に接続し、画素内のゲート線と他の接続線とを接続するように、従来の処理工程を行ってもよい。
【００４０】
図１５は、行列状に配列された複数の画素を含む画素アレイ８００を備えるＣＭＯＳイメージャ装置８０８のブロック線図である。アレイ８００内の各行の画素は全て、行選択ラインにより同時にオンとなり、各列の画素は、それぞれの列選択ラインにより選択的に出力される。行選択ラインは、行アドレスデコーダ８２０に応答して、行駆動装置８１０により選択的にアクティブにされる。列選択ラインは、列アドレスデコーダ８７０に応答して、行選択装置８６０により選択的にアクティブにされる。画素アレイは、タイミング及び制御回路８５０により作動されるが、この回路８５０は、画素信号の読み出しに対して適切な行ライン及び列ラインを選択するアドレスデコーダ８２０，８７０を制御する。典型的には、画素リセット信号（Ｖｒｓｔ）及び画素画像信号（Ｖｓｉｇ）を含む画素列信号を、列選択装置８６０に対応するサンプルホールド回路８８１が読み取る。アナログ−デジタル変換器８７５（ＡＤＣ）により増幅されデジタル化される各画素に対して、差動増幅器８６２が差分信号（Ｖｒｓｔ−Ｖｓｉｇ）を生成する。アナログ−デジタル変換器８７５は、デジタル画像を形成する画像プロセッサ８８０に、デジタル化された画素信号を供給する。画像プロセッサ８８０は、信号増幅、行アドレッシング、列アドレッシング、ホワイトバランス、色補正、画像補正、及び欠陥補正を行う回路を含み得る。
【００４１】
所望の場合には、図１５を参照して上述した撮像装置８０８を、単一の集積回路内でプロセッサと組み合わせてもよい。図１６は、例示的な処理システム９００を示す図である。該システム９００は、図２から図１４に示す本発明の実施の形態により構成した撮像装置を含むＣＭＯＳイメージャ８０８のような撮像装置を使用し得る。本発明のイメージャ及び方法により形成した画像の処理に使用する集積回路として、ＣＰＵ９０１をはじめとする、図１６に示す電子的要素のうちの任意のものを製造することができる。
【００４２】
図１６に示すように、処理システム９００はローカルバス９０４に連結された１つ以上のプロセッサ９０１を含む。メモリコントローラ９０２および一次バスブリッジ９０３には、ローカルバス９０４が連結される。処理システム９００は、多数の記憶コントローラ９０２又は複数の一次バスブリッジ９０３の少なくとも一方を含み得る。メモリコントローラ９０２及び一次バスブリッジ９０３を統合して、単一の装置９０６とすることもできる。
【００４３】
メモリコントローラ９０２はまた、１つ以上のメモリバス９０７に連結する。各メモリバスは、少なくとも１つの記憶装置１００を含むメモリ要素９０８を受け入れる。メモリ要素９０８は、メモリカードあるいはメモリモジュールであり得る。メモリモジュールの例として、シングル・インライン・メモリ・モジュール（ＳＩＭＭ）とデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）とがある。メモリ要素９０８は１つ以上の周辺装置９０９を含み得る。例えばＳＩＭＭあるいはＤＩＭＭにおいて、周辺装置９０９はシリアルプレゼンス検出（ＳＰＤ）メモリ等のコンフィギュレーションメモリであり得る。メモリコントローラ９０２はまた、キャッシュメモリ９０５に連結し得る。キャッシュメモリ９０５は、処理システムにおける唯一のキャッシュメモリであり得る。代替的に、プロセッサ９０１等の他の装置にもキャッシュメモリを備えることで、キャッシュメモリ９０５およびキャッシュ階層を形成させてもよい。処理システム９００が、バスマスタであるか又はダイレクトメモリアクセス（ＤＭＡ）を支持する、周辺機器又はコントローラを含む場合には、メモリコントローラ９０２は、キャッシュコヒーレンシプロトコルを実行し得る。メモリコントローラ９０２を複数のメモリバス９０７に連結する場合には、各メモリバス９０７を並列動作させることができる、又はメモリバス９０７毎に異なるアドレス範囲をマップすることができる。
【００４４】
一次バスブリッジ９０３は少なくとも１つの周辺バス９１０に連結する。周辺機器あるいは追加バスブリッジのような種々の装置が周辺バス９１０に連結され得る。かかる装置としては、記憶コントローラ９１１、入出力装置９１４、二次バスブリッジ９１５、マルチメディアプロセッサ９１８、及びレガシーデバイスインタフェース９２０等がある。一次バスブリッジ９０３はまた、１つ以上の特殊用途高速ポート９２２に連結し得る。例えばパーソナルコンピュータでは、特殊用途ポートは、高性能ビデオカードを処理システム９００に連結するために使用されるグラフィック専用高速バス（ＡＧＰ）であり得る。
【００４５】
記憶コントローラ９１１は、記憶バス９１２を介して、１つ以上の記憶装置９１３を周辺バス９１０に連結する。例えば、記憶コントローラ９１１はＳＣＳＩコントローラであり得、記憶装置９１３はＳＣＳＩディスクであり得る。Ｉ／Ｏ装置９１４は任意の種類の周辺機器であり得る。例えばＩ／Ｏ装置９１４は、イーサネットカードのようなローカルエリアネットワークインタフェースであり得る。二次バスブリッジを用いて、別のバスを介して周辺装置を処理システムにインタフェース接続することもできる。例えば二次バスブリッジは、処理システム９００を介してユニバーサルシリアルポート（ＵＳＢ）装置９１７を連結するのに使用されるＵＳＢコントローラであり得る。マルチメディアプロセッサ９１８は、サウンドカード、ビデオキャプチャカード、若しくは任意の他の種類のメディアインタフェースであってもよく、それをスピーカ９１９等の周辺装置に連結してもよい。レガシーデバイスインタフェース９２０は、例えば旧式のキーボード及びマウス等のレガシーデバイスを処理システム９００に連結するために使用される。
【００４６】
図１６に示す処理システム９００は、本発明を使用し得る処理システムである（ただし一例に過ぎない）。図１６は、ワークステーションのような多目的コンピュータに特に適した処理構造を示しているが、周知の変更を加えて、多様な用途での使用に一層適するように処理システム９００を構成することも可能であることを理解されたい。例えば、メモリ要素９０８及びメモリ装置１００の少なくとも一方に連結されるＣＰＵ９０１に依存する比較的単純な構造を用いて、処理を要する多くの電子装置を実行することができる。それらの電子装置として、オーディオ／ビデオプロセッサ及びレコーダ、並びにデジタルカメラ／レコーダ等を例示するが、それらに限定しない。本発明のＣＭＯＳイメージャ装置を、例えば画素プロセッサに連結すれば、デジタルカメラ、並びにビデオプロセッサ及びレコーダに実装することができる。例えば、必要のない要素を省くこと、特殊用途の装置若しくは回路を付加すること、又は複数の装置を統合すること等を、本発明の変形例として挙げることができる。
【００４７】
本発明は、個別の画素コンデンサ及び周辺コンデンサを有するイメージャ装置を形成する方法、並びにかかる画素コンデンサ及び周辺コンデンサを含む構造に好適であるが、本発明を使用することにより、半導体装置における１つ以上の処理要素と統合される任意のタイプのイメージャ装置を形成できることは、当業者であれば認識できよう。例えば、本発明をＣＭＯＳイメージセンサで使用することに関して説明したが、本発明はその説明には限定されず、例えばＣＣＤイメージセンサのような任意の適切なイメージセンサにおいて使用することができる。
【００４８】
ＣＣＤイメージセンサの最終（出力）段階では、出力信号として連続する画素信号が提供され、浮遊拡散ノード、ソースフォロアトランジスタ、及びリセットゲートが、ＣＭＯＳイメージャの画素における使用と同様に使用される。従って、本発明のコンデンサを使用して形成される画素は、ＣＭＯＳイメージセンサと同様、ＣＣＤイメージセンサでも使用され得る。本発明のイメージャ装置はまた、様々なサイズのメガピクセルイメージャ、例えば約０．１から約２０メガピクセルの範囲のアレイを有するイメージャとして形成され得る。
【００４９】
相異なる画素コンデンサ及び周辺コンデンサを含む撮像装置を具体的に参照して本発明を説明してきたが、本発明の用途は広範で、任意の撮像装置において使用できることに留意されたい。同様に上記プロセスは、使用し得る多くのプロセスのうちのいくつかの例にすぎない。上記の記載及び図面は、本発明の目的、特徴、及び利点を達成する好適な実施形態を示している。特定の利点及び好適な実施形態について記載したが、本発明の主旨又は範囲を逸脱することなく、代用、追加、削除、変形、及びその他の変更を行うことができることは、当業者であれば認識できよう。従って本発明は、上記の記載によって限定されず、添付の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態１によるＣＭＯＳイメージャ集積回路を部分的に示す平面図。
【図２】処理の初期段階における図１の構造を示す、線Ａ−Ａに沿った概略断面図。
【図３】図２に示す段階に続く処理段階における、図１の構造の概略断面図。
【図４】図３に示す段階に続く処理段階における図１の構造の概略断面図。
【図５】図４に示す段階に続く処理段階における図１の構造の概略断面図。
【図６】本発明の実施形態２によるＣＭＯＳイメージャ集積回路の概略断面図。
【図７】図６に示す段階に続く処理段階における図６の構造の概略断面図。
【図８】図７に示す段階に続く処理段階における図６の構造の概略断面図。
【図９】図８に示す段階に続く処理段階における図６の構造の概略断面図である。
【図１０】本発明の実施形態３によるＣＭＯＳイメージャの概略断面図。
【図１１】図１０に示す段階に続く処理段階における図１０の構造の概略断面図。
【図１２（ａ）】図１１に示す段階に続く処理段階における図１０の構造の概略断面図。
【図１２（ｂ）】図１２（ａ）に示す段階に続く処理段階における図１０の構造の概略断面図。
【図１３】図１２（ｂ）に示す段階に続く処理段階における図１０の構造の概略断面図。
【図１４】図１３に示す段階に続く処理段階における図１０の構造の概略断面図。
【図１５】本発明により製造した単一集積回路におけるプロセッサと組み合わることが可能な、画素アレイを有するＣＭＯＳイメージャ装置のブロック図。
【図１６】本発明の一実施形態により構成された、例えばＣＭＯＳ撮像装置の撮像装置を使用し得るコンピュータプロセッサシステムの概略図。
【符号の説明】
【００５１】
５８ 画素領域
５９ 周辺領域
７０ 半導体基板
７６ トランジスタ
８４ コンデンサ
８８ 絶縁材料
９０ フォトセンサ
９３ コンデンサ
９４ トランジスタ
【技術分野】
【０００１】
本発明は、ＣＭＯＳ及びＣＣＤ撮像装置をはじめとする固体撮像装置用のコンデンサ構造に関する。
【背景技術】
【０００２】
電荷結合素子（ＣＣＤ）、フォトダイオードアレイ、電荷注入装置、及びハイブリッド焦点面アレイをはじめ、様々なタイプの半導体ベースのイメージャが多数存在する。ＣＣＤは、小型の撮像装置の画像収集用に使用されることが多い。しかし、ＣＣＤイメージャには不利な点が多い。その例として、ＣＣＤイメージャは放射線により損傷し易いこと、時間の経過に伴い破壊的な読み出しを呈すること、画像のスミア現象を避けるために遮光を良好にする必要があること、アレイが大きい場合に電力損失が大きいこと、などが挙げられる。
【０００３】
ＣＣＤ技術には本来限界があるため、低コストの撮像装置として使用できるＣＭＯＳイメージャに関心が高まっている。ＣＭＯＳイメージャには、低電圧で動作できること、及び電力消費量が低いことをはじめ、多くの利点がある。ＣＭＯＳイメージャはまた、統合型オンチップ電子機器（制御論理及びタイミング、画像処理、ならびにＡ／Ｄ変換等の信号調整）と互換性がある。ＣＭＯＳイメージャでは、画像データにランダムにアクセスできると共に、標準的なＣＭＯＳ処理技術が使用できるため、従来のＣＣＤに比べて製造コストが低い。ＣＭＯＳセンサ技術の互換性は完全であるため、対応する処理回路と画像アレイをより高いレベルで統合することができ、多くのデジタル用途に有益である。
【０００４】
ＣＭＯＳイメージャ回路は、画素セルの焦点面アレイを含み、該セルの各々は、基板のドープ領域上に存在し、基板の下に存在する部分において光生成電荷を集積する光導電体、フォトダイオード、又はフォトゲートのいずれかを含む。
【０００５】
従来のＣＭＯＳイメージャでは、画素セルの能動素子が以下の所要機能、すなわち：（１）光子から電荷への変換；（２）影像電荷の集積；（３）電荷の増幅を伴う浮遊拡散ノードへの電荷の転送；（４）浮遊拡散ノードへの電荷転送の前に、浮遊拡散ノードを既知の状態にリセットすること；（５）読み出す画素の選択；（６）画素電荷を表す信号の出力及び増幅：を実行する。浮遊拡散ノードにおける電荷は、ソースフォロア出力トランジスタによって画素出力電圧に変換されるのが典型的である。ＣＭＯＳイメージャ画素の感光要素は典型的に、フォトゲート下の空乏化されたｐｎ接合フォトダイオードあるいは電場誘起空乏領域である。フォトダイオードに関しては、読出しの際にフォトダイオードを完全に空乏化することにより、残像をなくすことができる。
【０００６】
ＣＣＤ，ＣＭＯＳ及び他のタイプのイメージャにおけるコンデンサの使用は、電荷を蓄積する他の装置要素との併用、及びアナログ信号処理回路における使用、の少なくとも一方である。感光領域により収集された電荷を完全に収集して蓄積することがコンデンサにはできないため、一般的に従来のイメージャの信号対ノイズ比とダイナミックレンジは劣悪である。さらに従来のイメージャは、コンデンサ機能に悪影響を及ぼすおそれのある他の要因によっても、その操作性が悪くなる可能性がある。例えば、周辺領域におけるＰチャネル装置は、画素セルの能動領域におけるＮチャネル装置とは異なる必要条件を有するため、能動領域のコンデンサは、周辺領域に形成されるコンデンサの静電容量とは異なる静電容量を必要とし得る（例えば、能動領域のコンデンサの静電容量の方が大きい）。しかし現在の技術では、異なる構造特性を有するように能動領域コンデンサと周辺領域コンデンサを作製する最適な方法を提供できないため、コンデンサの性能特性を異ならせる必要がある。
【０００７】
従って、改良されたイメージャと撮像装置とを提供して、改良された画素内コンデンサと周辺アナログコンデンサとを提供することが必要である。このように改良したコンデンサ機能を有する画素アレイを製造する最適な方法も必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、画素内コンデンサ及び周辺コンデンサを含む撮像装置を提供する。周辺回路において使用されるコンデンサは、画素内コンデンサ又はアクティブコンデンサとは異なる必要条件を有する。一実施形態では、アクティブ画素領域および周辺領域の両領域において２つの誘電体層を含むデュアルスタックコンデンサを備えることで、漏れを低減し、静電容量を高めることが可能である。別の実施形態では、アクティブ領域又は周辺領域のうちの一方の領域にデュアル誘電体コンデンサを設け、それら領域の他方の領域にシングル誘電体コンデンサを設ける。さらに別の実施形態では、シングル誘電体コンデンサを能動領域および周辺領域の両領域に備えるものの、能動領域の誘電体コンデンサと周辺領域の誘電体コンデンサとは異なるものとする。本発明はまた、かかるコンデンサ構造を形成する方法を提供する。
【発明を実施するための最良の形態】
【０００９】
本発明の上記及びその他の特徴及び利点は、添付の図面と本発明の例示的な実施形態とともに行う以下の詳細な説明より、一層明らかとなろう。
【００１０】
以下の詳細な説明では、本発明を実行できる種々の詳細な実施形態を参照する。また、当業者が本発明を実行できるようにそれらの実施形態を十分詳細に説明するが、本発明の主旨又は範囲を逸脱することなく、他の実施形態も適用可能であること、並びに構造的及び論理的な変更も可能であることを理解されたい。
【００１１】
用語「基板」及び「ウェハ」は、以下の記載において同義的に使用する。また、それらは、任意の半導体ベース構造を含み得る。半導体ベース構造は、シリコン、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープ半導体及び非ドープ半導体、ベース半導体基盤部により支持されるシリコンのエピタキシャル層、及びその他の半導体構造を含むものと理解されたい。半導体は、シリコンベースである必要はない。半導体は、シリコンゲルマニウム、ゲルマニウム、又はガリウムヒ素であり得る。以下の記載において基板に言及する際には、前の処理工程により、ベース半導体又は基盤部において、又はそれらの上に、領域又は接合が形成されたものであり得る。
【００１２】
用語「画素」は、電磁放射を電気信号に変換する光導電体及びトランジスタを含む個別の画素単位を示す。例示の目的で、本発明の一実施形態による典型的な画素について図面及び本明細書で説明する。画素のアレイ又は画素の組合せはともに、ＣＭＯＳ又はＣＣＤイメージャ装置で使用される光導電体アレイを含み得る。典型的には、光導電体アレイのすべての画素の製造は同様且つ同時に進行する。
【００１３】
以下において図面を参照するが、図面中、同様の構成要素については同じ参照番号を付して示す。図１から図１６は、本発明の実施形態によって実行される、ＣＭＯＳ及びＣＣＤ撮像装置におけるコンデンサの性能を改良する方法を示す図である。図２から図１４において、断絶を示す記号（＼＼）は、Ｎチャネルトランジスタを備える画素アレイ領域５８と周辺領域５９におけるＰチャネル装置とが空間的に分離していることを示している。
【００１４】
図１から図５は、本発明の実施形態１を示す図である。実施形態１によれば、半導体基板７０のアクティブ領域および周辺領域には、それぞれコンデンサ８４とコンデンサ９３(図１、図５）を形成する。画素領域５８および周辺領域５９の部分は、半導体基板７０内のＣＭＯＳイメージャ統合回路が製造され得る面に形成される。ＣＭＯＳ製造プロセスは、Ｐ型又はＮ型シリコン基板を低濃度ドープすること、又は例えば高濃度ドープした基板上でエピタキシャルシリコンを低濃度ドープすることから始まる。基板７０の画素領域５８が画素アレイ内に画素セル回路の要素を含むのに対し、周辺部分５９に含まれる典型的な要素は、アレイ周辺に形成され、画素セルからの信号のタイミング及び制御又はその読み出しを行うために使用される。ソース／ドレイン領域（図示せず）が、イオン注入をはじめとする任意の適切な方法を用いて基板７０内に注入されると、低濃度ドープ又は高濃度ドープされたソース／ドレイン領域が形成される。
【００１５】
図１はまた、能動画素領域５８及び周辺領域５９に形成したトランジスタ７６及び９４と、コンデンサ８４及び９３とを示す。トランジスタ７６及び９４とコンデンサ８４及び９３とはそれぞれ、絶縁材料層８８を含む。絶縁材料８８は、例えば熱酸化あるいは化学蒸着（ＣＶＤ）のような従来の堆積プロセスによって形成されるテトラエチルオルソシリケート（ＴＥＯＳ）の層であり得る。絶縁材料８８は、窒化膜、酸化膜、ＯＮ（酸化膜−窒化膜）、ＮＯ（窒化膜−酸化膜）、ＯＮＯ（酸化膜−窒化膜−酸化膜）、又は他の絶縁材料として任意に形成可能である。
【００１６】
図１はまた、画素領域５８におけるフォトセンサ９０を示す。図１から図９に示すように、フォトセンサ９０は、基板の基盤をなす部分に光生成電荷を蓄積するフォトダイオードとして形成され得る。例えばフォトセンサ９０は、従来の技術によって基板７０の上面又はその下に形成された感光性のｐ−ｎ−ｐ接合領域を含み得る。本発明のイメージャは、光生成電荷の初期蓄積装置として、フォトダイオードではなく、フォトゲート、光導電体、あるいは画像を電荷に変換する他の装置を含み得ることを理解されたい。半導体装置の他の要素と統合させるべく、フォトセンサ９０を基板７０の上面又はその下に形成し、任意の構成、配向、形状、及び配列で構成することができる。
【００１７】
図１には図示していないが、画素領域５８は他のＮチャネル装置（図示せず）を含み、周辺領域５９は他のＰチャネル装置（図示せず）を含み得る。例えば、画素領域５８は転送ゲートとリセットゲート（図示せず）によって制御されるＮチャネルトランジスタを含み、その各々はポリシリコンの積層を堆積させてパターン化することにより形成され得る。例えば、ポリシリコンの積層は、ゲート酸化膜層、ドープポリシリコン層、並びに酸化膜層または窒化膜層を堆積させてパターン化することにより、形成することができる。
【００１８】
これより図２を参照する。図２は、初期処理後のＣＭＯＳイメージセンサを示す、図１のＡ−Ａ断面図である。なお、図２は、画素領域５８におけるトランジスタ７６及びコンデンサ８４と、周辺領域５９におけるトランジスタ９４及びコンデンサ９３を形成する前の図である。例示の目的で基板７０はシリコン基板とし、１つの基板の一部として処理された表面酸化膜層を含むものとする。ただし上記のとおり、本発明は他の半導体基板にも同様に適用可能である。
【００１９】
図２はまた、従来の方法によって基板７０に形成されたトレンチ分離領域１２８を示す。例えば、トレンチ分離領域１２８はＳＴＩプロセスにより形成することができ、ＳＴＩプロセスによれば、まず反応性イオンエッチング（ＲＩＥ）等の方向性エッチングプロセスによって、あるいは選択的異方性エッチング液を用いて、一般には約１０００から５０００Åという十分な深さで基板７０をエッチングすることにより、トレンチ分離領域１２８を形成することができる。次いでトレンチには、例えば二酸化ケイ素、窒化ケイ素、ＯＮ（酸化膜−窒化膜）、ＮＯ（窒化膜−酸化膜）、あるいはＯＮＯ（酸化膜−窒化膜−酸化膜）等の絶縁材料を充填する。絶縁材料は、低圧化学蒸着（ＬＰＣＶＤ）、高濃度プラズマ（ＨＤＰ）堆積、あるいはトレンチ内に絶縁材料を堆積させるための任意の他の適切な方法を含む、種々の化学蒸着（ＣＶＤ）によって形成され得る。トレンチ分離領域１２８は、ＳＴＩプロセスによって形成することができるが、ＳＴＩプロセスの代わりにシリコン局所酸化（ＬＯＣＯＳ）プロセスを使用しても、トレンチ分離領域１２８を形成し得ることを理解されたい。
【００２０】
図２は、基板７０に形成された、検出ノードとして作用する浮遊拡散領域１２５をさらに示す。転送ゲート（図示せず）は、フォトセンサ９０において生成された光電荷を浮遊拡散領域１２５に転送する。トレンチ分離領域１２８および浮遊拡散領域１２５はまた、マスクを用いたイオン注入を介する種々の製造工程後にドープされ得る。
【００２１】
さらに図２を参照すると、ゲート酸化膜層８１が、基板７０の表面上に形成されている。続いて、ゲート酸化膜層８１とトレンチ分離領域１２８の上に第１電極層２１０を形成する。電極層２１０は、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、及びポリ／シリサイドをはじめとする（ただし、それらに限定されない）任意の適切な電極材料で形成する。電極層２１０は、その形成後に任意の適切な平坦化方法を用いて任意に平坦化してもよい。
【００２２】
図２に示すように、電極層２１０上に誘電体層２１４及び２１８を連続的に形成する。誘電体層２１４及び２１８の各層は、酸化膜、金属酸化膜、ＨｆＯｘ、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、若しくはＢＳＴ材料、又は任意の他の直流の不導体で形成し得る。次いで、誘電体層２１８上に電極層２２０を形成する。電極層２２０は、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリ／ＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２をはじめとする（ただし、それらに限定されない）任意の適切な電極材料で形成し得る。電極層２１０及び２２０の各層は、例えば約５０Åから約１，０００Åの任意の適切な厚さに形成可能である。層２１０，２１４，２１８及び２２０の各層は、低圧化学蒸着（ＬＰＣＶＤ）又は高濃度プラズマ堆積(ＬＰＣＶＤ)のような化学蒸着（ＣＶＤ）をはじめとする任意の適切な技術によっても堆積することができる。本発明で使用する誘電体層はそれぞれ、例えば約１０Åから約５００Åの任意の適切な厚さを持たせて、任意の所望の形状及び配列で形成可能である。
【００２３】
図３は、図２の処理段階に続く処理段階を示す図であり、詳細には、電極層２２０のパターン化を示す。図３には、層２１０，２１４，２１８およびトレンチ分離領域１２８の上に略真直ぐな側壁を有するように電極層２２０をパターン化しているが、電極層２２０は、他の任意の適切な形状及び配列を有するように、任意にパターン化を行うことができる。
【００２４】
ここで図４を参照すると、絶縁層８８が形成され、誘電体層２１８のみならず、パターン化された電極層２２０をも被覆している。絶縁層８８は、例えば熱酸化又は化学蒸着（ＣＶＤ）等の従来の堆積プロセスにより形成されるテトラエチルオルソシリケート層（ＴＥＯＳ）であり得る。任意に、窒化膜、酸化膜、ＯＮ（酸化膜−窒化膜）、ＮＯ（窒化膜−酸化膜）、ＯＮＯ（酸化膜−窒化膜−酸化膜）、又は他の絶縁材料として、絶縁層８８を形成可能である。絶縁層８８はまた、任意の所望の層厚を有するように形成でき、また形成後、任意に平坦化してもよい。
【００２５】
図４の絶縁層８８の形成の後、図５に示すように、画素トランジスタ７６、画素コンデンサ８４、周辺トランジスタ９４、及び周辺コンデンサ９３を、層２１０，２１４，２１８及び絶縁層８８のパターン化部分及びエッチング部分により形成する。トランジスタとコンデンサを形成するプロセス工程の順序は、必要に応じて、又は特定のプロセスフローに対する便の良さを考慮して変更することができる。例えば、コンデンサを形成する工程の前、又はその形成工程の後、又はその形成工程の間に、ゲートスタックを形成できる。図５に示す誘電体層２１４，２１８を含むデュアルスタックコンデンサ８４，９３により、漏れが低減されると共に、静電容量が高められる。
【００２６】
高温駆動工程を行った後に、図５に示すＮチャネル装置及びＰチャンネル装置を完全に構成するようにしてもよい。さらに図５に示す構造を、撮像装置上に形成した多くの半透明又は透明の絶縁保護層(図示せず）で被覆してもよい。かかる絶縁保護層は、平坦化することの可能なＳｉＯ２、ＴＥＯＳ、ＢＰＳＧ、窒化膜、ＰＳＧ、ＢＳＧあるいはＳＯＧを含み得る。例えば、絶縁層に接点を形成して、注入されたソース領域／ドレイン領域と他の配線を電気的に接続し、画素内のゲート線と他の接続線とを接続するように、従来の処理工程を行ってもよい。その他従来の処理工程を実行して、例えばフィルタ及びレンズ等のさらなる構成要素の形成を完了させてもよい。プロセス工程の順序は必要に応じて、あるいは特定のプロセスフローに対する便の良さを考慮して、変更することができる。
【００２７】
図６から図９は、本発明による画素内コンデンサ１８４（図９）と周辺コンデンサ１９３（図９）を形成する、例示の実施形態２を示す図である。図６は、初期処理後ではあるが、図９に示す画素領域５８内のトランジスタ１７６及びコンデンサ１８４と、周辺領域内のトランジスタ１９４及びコンデンサ１９３の形成前のＩＣ装置を示す。図６の構造は、第１電極層２１０と２つの誘電体層２１４，２１８をどちらも含む点で、部分的に図２の構造と同じであるが、図６の構造は、電極層２２０（図２）の代わりにフォトレジスト層２３０が形成される点で、図２の構造と異なる。
【００２８】
図６に示すように、フォトレジスト層２３０を誘電体層２１８上に該層２１８と接触させて形成することで、周辺領域５９において誘電体層２１８のパターン化を行うことができる。周辺領域５９において誘電体層２１８を選択的にエッチングし、露出部分を除去して、フォトレジスト層２３０を取り去って得た構造を図７に示す。このように、図７の画素領域は２つの誘電体層２１４，２１８を含むが、周辺領域５９には誘電体層２１４のみが残ることになる。前の実施形態と同様に、電極層２１０はポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、及びポリ／シリサイドをはじめとする(ただしそれらに限定しない)、任意の適切な電極材料で形成してもよい。誘電体層２１４及び２１８はそれぞれ、酸化膜、金属酸化膜、ＨｆＯｘ、窒化膜、Ａｌ２Ｏ３若しくはＢＳＴ材料、又は任意の他の直流の不導体で形成してもよい。層２１０，２１４，２１８は、化学蒸着（ＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、あるいは高濃度プラズマ（ＨＤＰ）堆積をはじめ、任意の適切な方法によって堆積できる。
【００２９】
図８は、図７に示す段階に続く処理段階を示す図である。誘電体層２１８をパターン化した後、画素領域５８の誘電体層２１８の上、及び周辺領域５９の誘電体層２１４の上に図８の電極層２２０を堆積してパターン化する。前述の実施形態と同様に、電極層は、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリ／ＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２をはじめとする（ただし、それらに限定しない）、任意の適切な電極材料で形成できる。また層２１０，２１４，２１８及び２２０は、化学蒸着（ＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、又は高濃度プラズマ（ＨＤＰ）堆積等の方法をはじめ、任意の適切な方法によって堆積できる。電極層２２０は、層２１４及び２１８上に略真直ぐな側壁を有するようにパターン化しているが、その他任意の適切な形状及び配列でパターン化してもよい。
【００３０】
図９は、図８に示す段階に続く処理段階を示す図である。例えばテトラエチルオルソシリケート（ＴＥＯＳ）の層である絶縁層８８が形成され、誘電体層２１４，２１８のみならずパターン化された電極２２０も被覆されている。層２１０，２１４，２１８及び絶縁層８８の選択的エッチングとパターン化の後、図９に示すように、画素トランジスタ１７６、画素コンデンサ１８４、周辺トランジスタ１９４、及び周辺コンデンサ１９３を形成する。周辺コンデンサ１９３が単一の誘電体層２１４を含むのに対し、画素内コンデンサ１８４は２つの誘電体層２１４，２１８を含む。代替的に、周辺コンデンサが誘電体層を２つ以上含み、画素コンデンサが単一の誘電体層を含むように形成してもよい。
【００３１】
高温駆動工程を行った後に、図９に示すＮチャネル装置及びＰチャネル装置を完全に形成してもよい。撮像装置上に半透明又は透明の絶縁保護層（図示せず）を形成して、図９に示す構造を被覆させてもよい。かかる絶縁保護層は、平坦化することの可能なＳｉＯ２、ＴＥＯＳ、ＢＰＳＧ、窒化膜、ＰＳＧ、ＢＳＧ、ＳＯＧを含み得る。例えば、絶縁層に接点を形成して、注入されたソース領域／ドレイン領域と他の配線を電気的に接続し、画素内のゲート線と他の接続線とを接続するように、従来の処理工程を行ってもよい。
【００３２】
図１０から図１４は、画素領域５８及び周辺領域５９における画素内コンデンサ２８４（図１４）及び周辺コンデンサ２９３（図１４）を構成する、本発明を例示する実施形態３を示す。図１０は、初期処理後ではあるが図１４のトランジスタ２７６，２９４とコンデンサ２８４，２９３を形成する前の装置を示す図である。図１０の構造は、第１電極層２１０と、該層２１０上に該層と接触させて形成した第１の誘電体層２１４を含む点で、部分的に図６の構造と同じであるが、図１０の構造は誘電体層を１つのみ使用しているため、第１誘電体層２１４のすぐ上に該層２１４と接触させてフォトレジスト層２３０を形成している点においては、図６の構造とは異なる。
【００３３】
前述の実施形態と同様に、図１０ではトレンチ分離領域１２８と浮遊拡散領域１２５を基板７０内に形成する。基板７０の表面上にゲート酸化膜層８１を形成し、ゲート酸化膜層８１及びトレンチ分離領域１２８の上に第１電極層２１０を形成する。電極層２１０は、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、ポリ／シリサイドをはじめとする（ただしそれらに限定されない）、任意の適切な電極材料で形成する。その後、ＣＶＤ、ＬＰＣＶＤ、又はＨＤＰ堆積をはじめとする任意の適切な方法により、電極層２１０の上に誘電体層２１４を形成する。誘電体層２１４は、酸化膜、金属酸化膜、ＨｆＯｘ、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、若しくはＢＳＴ材料、又は任意の他の直流の不導体で形成可能である。図１０に示すように、次いで周辺領域５９において誘電体層２１４のパターン化を行うべく、フォトレジスト２３０の層を堆積させる。周辺領域５９において誘電体層２１４の選択的エッチングと露出部分の除去を行った後、図１１に示す構造が得られる。レジスト層２３０は、酸素プラズマを用いて除去されている。
【００３４】
図１２（ａ）に示すように、周辺領域及びアレイの両方の上に第２の誘電体層２１５を堆積する。誘電体層２１５は、酸化膜、窒化膜、金属酸化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ３、ＢＳＴ、ＨｆＯｘ、又は任意の他の絶縁体から形成できる。この誘電体層は、ＣＶＤ、ＬＰＣＶＤ、あるいはＨＤＰ等の任意の適切な方法により堆積できる（ただし、それらの方法に限定しない）。誘電体層２１５は、誘電体層２１４とは異なる。図１２（ａ）には、少なくとも１つの周辺コンデンサ領域を被覆する別のフォトレジスト層３３０も示されている。
【００３５】
代替的に、プロセス工程を変更して、適切なマスキング工程により誘電体層を周辺領域５９にまず堆積し、その後、画素領域５８においてそれとは異なる誘電体層を堆積するようにしてもよい。
【００３６】
続いて図１２（ｂ）を参照する。図１２（ｂ）では、ウェット又はドライエッチングであり得る選択的エッチングを用いて、画素領域から誘電体層２１５が除去されている。周辺領域における誘電体層２１５は、フォトレジスト層３３０によって保護され、除去されない。選択的エッチングの後、酸素プラズマを用いてフォトレジスト層３３０を除去する。
【００３７】
続いて図１３を参照する。画素領域５８における誘電体層２１４および周辺領域５９における誘電体層２１５の上に電極層２２０を堆積し、パターン化する。電極層２２０は、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリ／ＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２をはじめとする（ただしそれらに限定されない）、任意の適切な電極材料で形成され得る。前述の実施形態と同様に、図１４に示すように、その後絶縁層８８を形成して、誘電体層２１４及び２１５ばかりでなくパターン化された電極２２０も被覆させてもよい。
【００３８】
層２１０、２１４、２１５と絶縁層８８の選択的エッチングとパターン化を行った後、図１４に示すように、画素トランジスタ２７６、画素コンデンサ２８４、周辺トランジスタ２９４、及び周辺コンデンサ２９３を形成する。周辺コンデンサ２９３が単一の誘電体層２１５を含むのに対し、画素コンデンサ２８４は誘電体２１５とは異なる単一の誘電体層２１４を含む。代替的に、周辺コンデンサ２９３を２つ以上の誘電体層で形成し、画素コンデンサ２８４を２つ以上の異なる誘電体層で形成してもよい。
【００３９】
高温駆動工程を行った後、図１４に示すＮチャネル装置及びＰチャネル装置を完全に形成してもよい。また、撮像装置上に半透明又は透明の絶縁保護層（図示せず）を形成して、図１４に示す構造を被覆してもよい。例えば、絶縁層に接点を形成して、注入されたソース領域／ドレイン領域と他の配線を電気的に接続し、画素内のゲート線と他の接続線とを接続するように、従来の処理工程を行ってもよい。
【００４０】
図１５は、行列状に配列された複数の画素を含む画素アレイ８００を備えるＣＭＯＳイメージャ装置８０８のブロック線図である。アレイ８００内の各行の画素は全て、行選択ラインにより同時にオンとなり、各列の画素は、それぞれの列選択ラインにより選択的に出力される。行選択ラインは、行アドレスデコーダ８２０に応答して、行駆動装置８１０により選択的にアクティブにされる。列選択ラインは、列アドレスデコーダ８７０に応答して、行選択装置８６０により選択的にアクティブにされる。画素アレイは、タイミング及び制御回路８５０により作動されるが、この回路８５０は、画素信号の読み出しに対して適切な行ライン及び列ラインを選択するアドレスデコーダ８２０，８７０を制御する。典型的には、画素リセット信号（Ｖｒｓｔ）及び画素画像信号（Ｖｓｉｇ）を含む画素列信号を、列選択装置８６０に対応するサンプルホールド回路８８１が読み取る。アナログ−デジタル変換器８７５（ＡＤＣ）により増幅されデジタル化される各画素に対して、差動増幅器８６２が差分信号（Ｖｒｓｔ−Ｖｓｉｇ）を生成する。アナログ−デジタル変換器８７５は、デジタル画像を形成する画像プロセッサ８８０に、デジタル化された画素信号を供給する。画像プロセッサ８８０は、信号増幅、行アドレッシング、列アドレッシング、ホワイトバランス、色補正、画像補正、及び欠陥補正を行う回路を含み得る。
【００４１】
所望の場合には、図１５を参照して上述した撮像装置８０８を、単一の集積回路内でプロセッサと組み合わせてもよい。図１６は、例示的な処理システム９００を示す図である。該システム９００は、図２から図１４に示す本発明の実施の形態により構成した撮像装置を含むＣＭＯＳイメージャ８０８のような撮像装置を使用し得る。本発明のイメージャ及び方法により形成した画像の処理に使用する集積回路として、ＣＰＵ９０１をはじめとする、図１６に示す電子的要素のうちの任意のものを製造することができる。
【００４２】
図１６に示すように、処理システム９００はローカルバス９０４に連結された１つ以上のプロセッサ９０１を含む。メモリコントローラ９０２および一次バスブリッジ９０３には、ローカルバス９０４が連結される。処理システム９００は、多数の記憶コントローラ９０２又は複数の一次バスブリッジ９０３の少なくとも一方を含み得る。メモリコントローラ９０２及び一次バスブリッジ９０３を統合して、単一の装置９０６とすることもできる。
【００４３】
メモリコントローラ９０２はまた、１つ以上のメモリバス９０７に連結する。各メモリバスは、少なくとも１つの記憶装置１００を含むメモリ要素９０８を受け入れる。メモリ要素９０８は、メモリカードあるいはメモリモジュールであり得る。メモリモジュールの例として、シングル・インライン・メモリ・モジュール（ＳＩＭＭ）とデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）とがある。メモリ要素９０８は１つ以上の周辺装置９０９を含み得る。例えばＳＩＭＭあるいはＤＩＭＭにおいて、周辺装置９０９はシリアルプレゼンス検出（ＳＰＤ）メモリ等のコンフィギュレーションメモリであり得る。メモリコントローラ９０２はまた、キャッシュメモリ９０５に連結し得る。キャッシュメモリ９０５は、処理システムにおける唯一のキャッシュメモリであり得る。代替的に、プロセッサ９０１等の他の装置にもキャッシュメモリを備えることで、キャッシュメモリ９０５およびキャッシュ階層を形成させてもよい。処理システム９００が、バスマスタであるか又はダイレクトメモリアクセス（ＤＭＡ）を支持する、周辺機器又はコントローラを含む場合には、メモリコントローラ９０２は、キャッシュコヒーレンシプロトコルを実行し得る。メモリコントローラ９０２を複数のメモリバス９０７に連結する場合には、各メモリバス９０７を並列動作させることができる、又はメモリバス９０７毎に異なるアドレス範囲をマップすることができる。
【００４４】
一次バスブリッジ９０３は少なくとも１つの周辺バス９１０に連結する。周辺機器あるいは追加バスブリッジのような種々の装置が周辺バス９１０に連結され得る。かかる装置としては、記憶コントローラ９１１、入出力装置９１４、二次バスブリッジ９１５、マルチメディアプロセッサ９１８、及びレガシーデバイスインタフェース９２０等がある。一次バスブリッジ９０３はまた、１つ以上の特殊用途高速ポート９２２に連結し得る。例えばパーソナルコンピュータでは、特殊用途ポートは、高性能ビデオカードを処理システム９００に連結するために使用されるグラフィック専用高速バス（ＡＧＰ）であり得る。
【００４５】
記憶コントローラ９１１は、記憶バス９１２を介して、１つ以上の記憶装置９１３を周辺バス９１０に連結する。例えば、記憶コントローラ９１１はＳＣＳＩコントローラであり得、記憶装置９１３はＳＣＳＩディスクであり得る。Ｉ／Ｏ装置９１４は任意の種類の周辺機器であり得る。例えばＩ／Ｏ装置９１４は、イーサネットカードのようなローカルエリアネットワークインタフェースであり得る。二次バスブリッジを用いて、別のバスを介して周辺装置を処理システムにインタフェース接続することもできる。例えば二次バスブリッジは、処理システム９００を介してユニバーサルシリアルポート（ＵＳＢ）装置９１７を連結するのに使用されるＵＳＢコントローラであり得る。マルチメディアプロセッサ９１８は、サウンドカード、ビデオキャプチャカード、若しくは任意の他の種類のメディアインタフェースであってもよく、それをスピーカ９１９等の周辺装置に連結してもよい。レガシーデバイスインタフェース９２０は、例えば旧式のキーボード及びマウス等のレガシーデバイスを処理システム９００に連結するために使用される。
【００４６】
図１６に示す処理システム９００は、本発明を使用し得る処理システムである（ただし一例に過ぎない）。図１６は、ワークステーションのような多目的コンピュータに特に適した処理構造を示しているが、周知の変更を加えて、多様な用途での使用に一層適するように処理システム９００を構成することも可能であることを理解されたい。例えば、メモリ要素９０８及びメモリ装置１００の少なくとも一方に連結されるＣＰＵ９０１に依存する比較的単純な構造を用いて、処理を要する多くの電子装置を実行することができる。それらの電子装置として、オーディオ／ビデオプロセッサ及びレコーダ、並びにデジタルカメラ／レコーダ等を例示するが、それらに限定しない。本発明のＣＭＯＳイメージャ装置を、例えば画素プロセッサに連結すれば、デジタルカメラ、並びにビデオプロセッサ及びレコーダに実装することができる。例えば、必要のない要素を省くこと、特殊用途の装置若しくは回路を付加すること、又は複数の装置を統合すること等を、本発明の変形例として挙げることができる。
【００４７】
本発明は、個別の画素コンデンサ及び周辺コンデンサを有するイメージャ装置を形成する方法、並びにかかる画素コンデンサ及び周辺コンデンサを含む構造に好適であるが、本発明を使用することにより、半導体装置における１つ以上の処理要素と統合される任意のタイプのイメージャ装置を形成できることは、当業者であれば認識できよう。例えば、本発明をＣＭＯＳイメージセンサで使用することに関して説明したが、本発明はその説明には限定されず、例えばＣＣＤイメージセンサのような任意の適切なイメージセンサにおいて使用することができる。
【００４８】
ＣＣＤイメージセンサの最終（出力）段階では、出力信号として連続する画素信号が提供され、浮遊拡散ノード、ソースフォロアトランジスタ、及びリセットゲートが、ＣＭＯＳイメージャの画素における使用と同様に使用される。従って、本発明のコンデンサを使用して形成される画素は、ＣＭＯＳイメージセンサと同様、ＣＣＤイメージセンサでも使用され得る。本発明のイメージャ装置はまた、様々なサイズのメガピクセルイメージャ、例えば約０．１から約２０メガピクセルの範囲のアレイを有するイメージャとして形成され得る。
【００４９】
相異なる画素コンデンサ及び周辺コンデンサを含む撮像装置を具体的に参照して本発明を説明してきたが、本発明の用途は広範で、任意の撮像装置において使用できることに留意されたい。同様に上記プロセスは、使用し得る多くのプロセスのうちのいくつかの例にすぎない。上記の記載及び図面は、本発明の目的、特徴、及び利点を達成する好適な実施形態を示している。特定の利点及び好適な実施形態について記載したが、本発明の主旨又は範囲を逸脱することなく、代用、追加、削除、変形、及びその他の変更を行うことができることは、当業者であれば認識できよう。従って本発明は、上記の記載によって限定されず、添付の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態１によるＣＭＯＳイメージャ集積回路を部分的に示す平面図。
【図２】処理の初期段階における図１の構造を示す、線Ａ−Ａに沿った概略断面図。
【図３】図２に示す段階に続く処理段階における、図１の構造の概略断面図。
【図４】図３に示す段階に続く処理段階における図１の構造の概略断面図。
【図５】図４に示す段階に続く処理段階における図１の構造の概略断面図。
【図６】本発明の実施形態２によるＣＭＯＳイメージャ集積回路の概略断面図。
【図７】図６に示す段階に続く処理段階における図６の構造の概略断面図。
【図８】図７に示す段階に続く処理段階における図６の構造の概略断面図。
【図９】図８に示す段階に続く処理段階における図６の構造の概略断面図である。
【図１０】本発明の実施形態３によるＣＭＯＳイメージャの概略断面図。
【図１１】図１０に示す段階に続く処理段階における図１０の構造の概略断面図。
【図１２（ａ）】図１１に示す段階に続く処理段階における図１０の構造の概略断面図。
【図１２（ｂ）】図１２（ａ）に示す段階に続く処理段階における図１０の構造の概略断面図。
【図１３】図１２（ｂ）に示す段階に続く処理段階における図１０の構造の概略断面図。
【図１４】図１３に示す段階に続く処理段階における図１０の構造の概略断面図。
【図１５】本発明により製造した単一集積回路におけるプロセッサと組み合わることが可能な、画素アレイを有するＣＭＯＳイメージャ装置のブロック図。
【図１６】本発明の一実施形態により構成された、例えばＣＭＯＳ撮像装置の撮像装置を使用し得るコンピュータプロセッサシステムの概略図。
【符号の説明】
【００５１】
５８ 画素領域
５９ 周辺領域
７０ 半導体基板
７６ トランジスタ
８４ コンデンサ
８８ 絶縁材料
９０ フォトセンサ
９３ コンデンサ
９４ トランジスタ
【特許請求の範囲】
【請求項１】
異なる画素内コンデンサと周辺コンデンサとを有するＣＭＯＳ撮像装置を形成する方法であって、
少なくとも１つのフォトセンサを形成する工程と、
画素領域及び周辺領域において基板上に第１の電極層を形成する工程と、
前記第１の電極層上に第１の誘電体層を形成する工程と、
前記第１の誘電体層上に第２の誘電体層を形成する工程と、
前記第２の誘電体層上に第２の電極層を形成する工程と、
を含む、方法。
【請求項２】
前記第１の電極層が、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、ポリ／シリサイド、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項１に記載の方法。
【請求項３】
前記第１の誘電体層及び前記第２の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、ＨｆＯｘから単独で選択される材料で形成される、請求項１に記載の方法。
【請求項４】
前記第２の電極層が、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項１の方法。
【請求項５】
前記第１のフォトセンサがフォトダイオード、フォトゲート、又は光導電体のうちの１つである、請求項１に記載の方法。
【請求項６】
前記フォトダイオードがｐ−ｎ−ｐフォトダイオードである、請求項５に記載の方法。
【請求項７】
シングル誘電体コンデンサ及びデュアル誘電体コンデンサの両方を備える撮像装置を形成する方法であって、
少なくとも１つのフォトセンサを形成する工程と、
画素領域及び周辺領域における基板上に第１の電極層を形成する工程と、
前記第１の電極層上に第１の誘電体層を形成する工程と、
前記第１の誘電体層上に第２の誘電体層を形成する工程と、
前記画素領域及び前記周辺領域のうちの１つにおいて前記第２の誘電体層を除去する工程と、
前記画素領域と前記周辺領域のうちの一方が前記第１の誘電体層を含み、前記画素領域と前記周辺領域のうちの他方が前記第1の誘電体層及び前記第２の誘電体層の両方を含むように、前記画素領域及び前記周辺領域において第２の電極層をパターン化する工程と、
を含む方法。
【請求項８】
前記第１の誘電体層が前記第２の誘電体層と異なる、請求項７に記載の方法。
【請求項９】
前記第１の電極層が、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、ポリ／シリサイド、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項７に記載の方法。
【請求項１０】
前記第１の誘電体層及び前記第２の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、及びＨｆＯｘから単独で選択される材料で形成される、請求項７に記載の方法。
【請求項１１】
前記第２の電極層が、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項７に記載の方法。
【請求項１２】
前記第１のフォトセンサがフォトダイオード、フォトゲート、又は光導電体のうちの１つである、請求項７に記載の方法。
【請求項１３】
前記フォトダイオードがｐ−ｎ−ｐフォトダイオードである、請求項１２に記載の方法。
【請求項１４】
前記第２の誘電体層を除去する工程がフォトレジストマスキングプロセスを含む、請求項７に記載の方法。
【請求項１５】
前記第２の誘電体層を除去する工程が、ウェット又はドライエッチングプロセスを含む、請求項７に記載の方法。
【請求項１６】
前記第２の誘電体層を除去する工程が、前記画素領域から前記第２の誘電体層を除去することを含む、請求項７に記載の方法。
【請求項１７】
前記第２の誘電体層を除去する工程が、前記周辺領域から前記第２の誘電体層を除去することを含む、請求項７に記載の方法。
【請求項１８】
撮像装置であって、
半導体基板と、
少なくとも１つのフォトセンサと、
前記撮像装置の画素領域及び周辺領域における前記基板上の第１の電極層と、
前記第１の電極層上の第１の誘電体層と、
前記第１の誘電体層上の第２の誘電体層と、
前記第２の誘電体層上の第２の電極層と、
を含む撮像装置。
【請求項１９】
前記第１の電極層が、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、ポリ／シリサイド、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項１８に記載の装置。
【請求項２０】
前記フォトセンサが、フォトダイオード、フォトゲート、又は光導電体のうちの１つである、請求項１８に記載の装置。
【請求項２１】
前記第１の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、及びＨｆＯｘから単独で選択される材料で形成される、請求項１８に記載の装置。
【請求項２２】
前記第２の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、及びＨｆＯｘから単独で選択される材料で形成される、請求項１８に記載の装置。
【請求項２３】
前記第２の電極層が、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項１８に記載の装置。
【請求項２４】
撮像装置であって、
基板と、
少なくとも１つのフォトセンサと、
前記基板の画素アレイ領域に形成された少なくとも１つの画素内コンデンサであって、前記少なくとも１つの画素内コンデンサが、第１の電極と、複数の第１の誘電体層と、第２の電極とを含む、前記少なくとも１つの画素内コンデンサと、
前記基板の周辺領域に形成された少なくとも１つの周辺コンデンサであって、前記周辺領域が前記画素アレイ領域に隣接し、前記少なくとも１つの周辺コンデンサが前記第１の電極、複数の第２の誘電体層、及び前記第２の電極を含む、前記少なくとも１つの周辺コンデンサと、
を含む、撮像装置。
【請求項２５】
前記少なくとも１つの画素内コンデンサの静電容量が、前記少なくとも１つの周辺コンデンサの静電容量と異なる、請求項２４に記載の装置。
【請求項２６】
前記少なくとも１つの画素内コンデンサの前記静電容量が、前記少なくとも１つの周辺コンデンサの前記静電容量より大きい、請求項２４に記載の装置。
【請求項２７】
前記少なくとも１つの周辺コンデンサの前記静電容量が、前記少なくとも１つの画素内コンデンサの前記静電容量より大きい、請求項２４に記載の装置。
【請求項２８】
前記第１の電極が、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、ポリ／シリサイド、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項２４に記載の装置。
【請求項２９】
前記複数の第１の誘電体層及び前記複数の第２の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、及びＨｆＯｘから単独で選択される材料で形成される、請求項２４に記載の装置。
【請求項３０】
前記第２の電極層が、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項２４に記載の装置。
【請求項３１】
前記フォトセンサがフォトダイオード、フォトゲート、又は光導電体のうちの１つである、請求項２４に記載の装置。
【請求項３２】
前記フォトダイオードがｐ−ｎ−ｐフォトダイオードである、請求項３１に記載の装置。
【請求項３３】
前記複数の第１の誘電体層が、前記複数の第２の誘電体層と異なる、請求項２４に記載の装置。
【請求項３４】
前記複数の第１の誘電体層のうちの少なくとも１つが、前記複数の第２の誘電体層のうちの１つと異なる、請求項２４に記載の装置。
【請求項３５】
前記複数の第１の誘電体層が前記複数の第２の誘電体層と同様である、請求項２４に記載の装置。
【請求項３６】
前記撮像装置がＣＭＯＳイメージャである、請求項２４に記載の装置。
【請求項３７】
ＣＭＯＳイメージャシステムであって、
（ｉ）プロセッサと、
（ｉｉ）前記プロセッサに連結されたＣＭＯＳ撮像装置と、
を含み、前記ＣＭＯＳ撮像装置が、
半導体基板と、
少なくとも１つのフォトセンサと、
前記撮像装置の画素領域及び周辺領域における前記基板上の第１の電極層と、
前記第１の電極層上の第１の誘電体層と、
前記第１の誘電体層上の前記第２の誘電体層と、
前記第２の誘電体層上の第２の電極層と、
を含む、ＣＭＯＳイメージャシステム。
【請求項３８】
前記プロセッサが、信号増幅回路、行アドレッシング回路、列アドレッシング回路、ホワイトバランス回路、色補正回路、画像補正回路、及び欠陥補正回路を含む、請求項３７に記載のＣＭＯＳイメージャシステム。
【請求項３９】
ＣＣＤ撮像装置であって、
半導体基板と、
少なくとも１つのフォトセンサと、
前記撮像装置の画素領域及び周辺領域における前記基板上の第１の電極層と、
前記第１の電極層上の第１の誘電体層と、
前記第１の誘電体層上の第２の誘電体層と、
前記第２の誘電体層上の第２の電極層と、
を含む、ＣＣＤ撮像装置。
【請求項４０】
前記第１の電極層が、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、ポリ／シリサイド、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項３９に記載のＣＣＤ撮像装置。
【請求項４１】
前記第１の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、及びＨｆＯｘを含む群から選択される材料で形成される、請求項３９に記載のＣＣＤ撮像装置。
【請求項４２】
前記第２の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、ＨｆＯｘを含む群から選択される材料で形成される、請求項３９に記載のＣＣＤ撮像装置。
【請求項４３】
前記第２の電極層が、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項３９に記載のＣＣＤ撮像装置。
【請求項４４】
ＣＣＤイメージャシステムであって、
（ｉ）プロセッサと、
（ｉｉ）前記プロセッサに連結されたＣＣＤ撮像装置と、
を含み、前記ＣＣＤ撮像装置が、
半導体基板と、
少なくとも１つのフォトセンサと、
前記撮像装置の画素領域及び周辺領域における前記基板上の第１の電極層と、
前記第１の電極層上の第１の誘電体層と、
前記第１の誘電体層上の前記第２の誘電体層と、
前記第２の誘電体層上の第２の電極層と、
を含み、前記第１の誘電体層及び前記第２の誘電体層のうちの少なくとも１つが、前記画素領域と前記周辺領域とで異なることで、異なる画素内コンデンサ及び周辺コンデンサが形成される、ＣＣＤイメージャシステム。
【請求項４５】
前記プロセッサが、信号増幅回路、行アドレッシング回路、列アドレッシング回路、ホワイトバランス回路、色補正回路、画像補正回路、及び欠陥補正回路を含む、請求項４４に記載のＣＣＤイメージャシステム。
【請求項４６】
撮像装置であって、
基板と、
少なくとも１つのフォトセンサと、
アレイ及び周辺領域における第１のタイプのコンデンサであって、前記アレイにおける前記第１のタイプのコンデンサが、前記周辺領域における前記第１のタイプのコンデンサと同じであり、前記第１のタイプのコンデンサが第１の電極、複数の第１の誘電体層、及び第２の電極を含む、前記第１のタイプのコンデンサと、
前記アレイ及び前記周辺領域における第２のタイプのコンデンサであって、前記第２のタイプのコンデンサが、前記第１の電極、複数の第２の誘電体層、及び前記第２の電極を含む、前記第２のタイプのコンデンサと、
を含む、撮像装置。
【請求項４７】
撮像装置であって、
基板と、
少なくとも１つのフォトセンサと、
アレイ及び周辺領域における第１のタイプのコンデンサであって、前記アレイにおける前記第１のタイプのコンデンサが、前記周辺領域内の前記第１のタイプのコンデンサと同じであり、前記第１のタイプのコンデンサが第１の電極、複数の第１の誘電体層、及び第２の電極を含む、前記第１のタイプのコンデンサと、
前記アレイ及び前記周辺領域における第２のタイプのコンデンサであって、前記アレイにおける前記第２のタイプのコンデンサが、前記周辺領域における前記第２のタイプのコンデンサと同じであり、前記第２のタイプのコンデンサが、前記第１の電極、複数の第２の誘電体層、及び前記第２の電極を含む、前記第２のタイプのコンデンサと、
を含む、撮像装置。
【請求項４８】
撮像装置であって、
基板と、
少なくとも１つのフォトセンサと、
アレイ及び周辺領域における第１のタイプのコンデンサであって、前記アレイにおける前記第１のタイプのコンデンサが、前記周辺領域における前記第１のタイプのコンデンサと同じであり、前記第１のタイプのコンデンサが、第１の電極、複数の第１の誘電体層、及び第２の電極を含む、前記第１のタイプのコンデンサと、
前記周辺領域における第２のタイプのコンデンサであって、前記第２のタイプのコンデンサが、前記第１の電極、複数の第２の誘電体層、及び前記第２の電極を含む、前記第２のタイプのコンデンサと、
を含む、撮像装置。
【請求項４９】
ＣＣＤイメージャシステムであって、
（ｉ）プロセッサと、
（ｉｉ）前記プロセッサに連結されたＣＣＤ撮像装置と、
を含み、前記ＣＣＤ撮像装置が、
半導体基板と、
少なくとも１つのフォトセンサと、
アレイ及び周辺領域における第１のタイプのコンデンサであって、前記アレイにおける前記第１のタイプのコンデンサが、前記周辺領域における前記第１のタイプのコンデンサと同じであり、前記第１のタイプのコンデンサが、第１の電極、複数の第１の誘電体層、及び第２の電極を含む、前記第１のタイプのコンデンサと、
前記周辺領域における第２のタイプのコンデンサであって、前記第２のタイプのコンデンサが、前記第１の電極、複数の第２の誘電体層、及び前記第２の電極を含む、前記第２のタイプのコンデンサと、
を含む、ＣＣＤイメージャシステム。
【請求項１】
異なる画素内コンデンサと周辺コンデンサとを有するＣＭＯＳ撮像装置を形成する方法であって、
少なくとも１つのフォトセンサを形成する工程と、
画素領域及び周辺領域において基板上に第１の電極層を形成する工程と、
前記第１の電極層上に第１の誘電体層を形成する工程と、
前記第１の誘電体層上に第２の誘電体層を形成する工程と、
前記第２の誘電体層上に第２の電極層を形成する工程と、
を含む、方法。
【請求項２】
前記第１の電極層が、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、ポリ／シリサイド、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項１に記載の方法。
【請求項３】
前記第１の誘電体層及び前記第２の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、ＨｆＯｘから単独で選択される材料で形成される、請求項１に記載の方法。
【請求項４】
前記第２の電極層が、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項１の方法。
【請求項５】
前記第１のフォトセンサがフォトダイオード、フォトゲート、又は光導電体のうちの１つである、請求項１に記載の方法。
【請求項６】
前記フォトダイオードがｐ−ｎ−ｐフォトダイオードである、請求項５に記載の方法。
【請求項７】
シングル誘電体コンデンサ及びデュアル誘電体コンデンサの両方を備える撮像装置を形成する方法であって、
少なくとも１つのフォトセンサを形成する工程と、
画素領域及び周辺領域における基板上に第１の電極層を形成する工程と、
前記第１の電極層上に第１の誘電体層を形成する工程と、
前記第１の誘電体層上に第２の誘電体層を形成する工程と、
前記画素領域及び前記周辺領域のうちの１つにおいて前記第２の誘電体層を除去する工程と、
前記画素領域と前記周辺領域のうちの一方が前記第１の誘電体層を含み、前記画素領域と前記周辺領域のうちの他方が前記第1の誘電体層及び前記第２の誘電体層の両方を含むように、前記画素領域及び前記周辺領域において第２の電極層をパターン化する工程と、
を含む方法。
【請求項８】
前記第１の誘電体層が前記第２の誘電体層と異なる、請求項７に記載の方法。
【請求項９】
前記第１の電極層が、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、ポリ／シリサイド、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項７に記載の方法。
【請求項１０】
前記第１の誘電体層及び前記第２の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、及びＨｆＯｘから単独で選択される材料で形成される、請求項７に記載の方法。
【請求項１１】
前記第２の電極層が、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項７に記載の方法。
【請求項１２】
前記第１のフォトセンサがフォトダイオード、フォトゲート、又は光導電体のうちの１つである、請求項７に記載の方法。
【請求項１３】
前記フォトダイオードがｐ−ｎ−ｐフォトダイオードである、請求項１２に記載の方法。
【請求項１４】
前記第２の誘電体層を除去する工程がフォトレジストマスキングプロセスを含む、請求項７に記載の方法。
【請求項１５】
前記第２の誘電体層を除去する工程が、ウェット又はドライエッチングプロセスを含む、請求項７に記載の方法。
【請求項１６】
前記第２の誘電体層を除去する工程が、前記画素領域から前記第２の誘電体層を除去することを含む、請求項７に記載の方法。
【請求項１７】
前記第２の誘電体層を除去する工程が、前記周辺領域から前記第２の誘電体層を除去することを含む、請求項７に記載の方法。
【請求項１８】
撮像装置であって、
半導体基板と、
少なくとも１つのフォトセンサと、
前記撮像装置の画素領域及び周辺領域における前記基板上の第１の電極層と、
前記第１の電極層上の第１の誘電体層と、
前記第１の誘電体層上の第２の誘電体層と、
前記第２の誘電体層上の第２の電極層と、
を含む撮像装置。
【請求項１９】
前記第１の電極層が、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、ポリ／シリサイド、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項１８に記載の装置。
【請求項２０】
前記フォトセンサが、フォトダイオード、フォトゲート、又は光導電体のうちの１つである、請求項１８に記載の装置。
【請求項２１】
前記第１の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、及びＨｆＯｘから単独で選択される材料で形成される、請求項１８に記載の装置。
【請求項２２】
前記第２の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、及びＨｆＯｘから単独で選択される材料で形成される、請求項１８に記載の装置。
【請求項２３】
前記第２の電極層が、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項１８に記載の装置。
【請求項２４】
撮像装置であって、
基板と、
少なくとも１つのフォトセンサと、
前記基板の画素アレイ領域に形成された少なくとも１つの画素内コンデンサであって、前記少なくとも１つの画素内コンデンサが、第１の電極と、複数の第１の誘電体層と、第２の電極とを含む、前記少なくとも１つの画素内コンデンサと、
前記基板の周辺領域に形成された少なくとも１つの周辺コンデンサであって、前記周辺領域が前記画素アレイ領域に隣接し、前記少なくとも１つの周辺コンデンサが前記第１の電極、複数の第２の誘電体層、及び前記第２の電極を含む、前記少なくとも１つの周辺コンデンサと、
を含む、撮像装置。
【請求項２５】
前記少なくとも１つの画素内コンデンサの静電容量が、前記少なくとも１つの周辺コンデンサの静電容量と異なる、請求項２４に記載の装置。
【請求項２６】
前記少なくとも１つの画素内コンデンサの前記静電容量が、前記少なくとも１つの周辺コンデンサの前記静電容量より大きい、請求項２４に記載の装置。
【請求項２７】
前記少なくとも１つの周辺コンデンサの前記静電容量が、前記少なくとも１つの画素内コンデンサの前記静電容量より大きい、請求項２４に記載の装置。
【請求項２８】
前記第１の電極が、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、ポリ／シリサイド、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項２４に記載の装置。
【請求項２９】
前記複数の第１の誘電体層及び前記複数の第２の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、及びＨｆＯｘから単独で選択される材料で形成される、請求項２４に記載の装置。
【請求項３０】
前記第２の電極層が、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項２４に記載の装置。
【請求項３１】
前記フォトセンサがフォトダイオード、フォトゲート、又は光導電体のうちの１つである、請求項２４に記載の装置。
【請求項３２】
前記フォトダイオードがｐ−ｎ−ｐフォトダイオードである、請求項３１に記載の装置。
【請求項３３】
前記複数の第１の誘電体層が、前記複数の第２の誘電体層と異なる、請求項２４に記載の装置。
【請求項３４】
前記複数の第１の誘電体層のうちの少なくとも１つが、前記複数の第２の誘電体層のうちの１つと異なる、請求項２４に記載の装置。
【請求項３５】
前記複数の第１の誘電体層が前記複数の第２の誘電体層と同様である、請求項２４に記載の装置。
【請求項３６】
前記撮像装置がＣＭＯＳイメージャである、請求項２４に記載の装置。
【請求項３７】
ＣＭＯＳイメージャシステムであって、
（ｉ）プロセッサと、
（ｉｉ）前記プロセッサに連結されたＣＭＯＳ撮像装置と、
を含み、前記ＣＭＯＳ撮像装置が、
半導体基板と、
少なくとも１つのフォトセンサと、
前記撮像装置の画素領域及び周辺領域における前記基板上の第１の電極層と、
前記第１の電極層上の第１の誘電体層と、
前記第１の誘電体層上の前記第２の誘電体層と、
前記第２の誘電体層上の第２の電極層と、
を含む、ＣＭＯＳイメージャシステム。
【請求項３８】
前記プロセッサが、信号増幅回路、行アドレッシング回路、列アドレッシング回路、ホワイトバランス回路、色補正回路、画像補正回路、及び欠陥補正回路を含む、請求項３７に記載のＣＭＯＳイメージャシステム。
【請求項３９】
ＣＣＤ撮像装置であって、
半導体基板と、
少なくとも１つのフォトセンサと、
前記撮像装置の画素領域及び周辺領域における前記基板上の第１の電極層と、
前記第１の電極層上の第１の誘電体層と、
前記第１の誘電体層上の第２の誘電体層と、
前記第２の誘電体層上の第２の電極層と、
を含む、ＣＣＤ撮像装置。
【請求項４０】
前記第１の電極層が、ポリ、ポリ／ＷＳｉ、ポリ／ＷＮ／Ｗ、ポリ／シリサイド、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項３９に記載のＣＣＤ撮像装置。
【請求項４１】
前記第１の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、及びＨｆＯｘを含む群から選択される材料で形成される、請求項３９に記載のＣＣＤ撮像装置。
【請求項４２】
前記第２の誘電体層が、酸化膜、窒化膜、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＢＳＴ、金属酸化膜、ＨｆＯｘを含む群から選択される材料で形成される、請求項３９に記載のＣＣＤ撮像装置。
【請求項４３】
前記第２の電極層が、ポリシリコン、ポリ／ＴｉＳｉ２、ポリ／ＷＳｉ２、ポリＷＮｘ／Ｗ、ポリ／ＷＮｘ、ポリ／ＣｏＳｉ２、及びポリ／ＭｏＳｉ２、ポリ／金属、及び金属を含む群から選択される材料で形成される、請求項３９に記載のＣＣＤ撮像装置。
【請求項４４】
ＣＣＤイメージャシステムであって、
（ｉ）プロセッサと、
（ｉｉ）前記プロセッサに連結されたＣＣＤ撮像装置と、
を含み、前記ＣＣＤ撮像装置が、
半導体基板と、
少なくとも１つのフォトセンサと、
前記撮像装置の画素領域及び周辺領域における前記基板上の第１の電極層と、
前記第１の電極層上の第１の誘電体層と、
前記第１の誘電体層上の前記第２の誘電体層と、
前記第２の誘電体層上の第２の電極層と、
を含み、前記第１の誘電体層及び前記第２の誘電体層のうちの少なくとも１つが、前記画素領域と前記周辺領域とで異なることで、異なる画素内コンデンサ及び周辺コンデンサが形成される、ＣＣＤイメージャシステム。
【請求項４５】
前記プロセッサが、信号増幅回路、行アドレッシング回路、列アドレッシング回路、ホワイトバランス回路、色補正回路、画像補正回路、及び欠陥補正回路を含む、請求項４４に記載のＣＣＤイメージャシステム。
【請求項４６】
撮像装置であって、
基板と、
少なくとも１つのフォトセンサと、
アレイ及び周辺領域における第１のタイプのコンデンサであって、前記アレイにおける前記第１のタイプのコンデンサが、前記周辺領域における前記第１のタイプのコンデンサと同じであり、前記第１のタイプのコンデンサが第１の電極、複数の第１の誘電体層、及び第２の電極を含む、前記第１のタイプのコンデンサと、
前記アレイ及び前記周辺領域における第２のタイプのコンデンサであって、前記第２のタイプのコンデンサが、前記第１の電極、複数の第２の誘電体層、及び前記第２の電極を含む、前記第２のタイプのコンデンサと、
を含む、撮像装置。
【請求項４７】
撮像装置であって、
基板と、
少なくとも１つのフォトセンサと、
アレイ及び周辺領域における第１のタイプのコンデンサであって、前記アレイにおける前記第１のタイプのコンデンサが、前記周辺領域内の前記第１のタイプのコンデンサと同じであり、前記第１のタイプのコンデンサが第１の電極、複数の第１の誘電体層、及び第２の電極を含む、前記第１のタイプのコンデンサと、
前記アレイ及び前記周辺領域における第２のタイプのコンデンサであって、前記アレイにおける前記第２のタイプのコンデンサが、前記周辺領域における前記第２のタイプのコンデンサと同じであり、前記第２のタイプのコンデンサが、前記第１の電極、複数の第２の誘電体層、及び前記第２の電極を含む、前記第２のタイプのコンデンサと、
を含む、撮像装置。
【請求項４８】
撮像装置であって、
基板と、
少なくとも１つのフォトセンサと、
アレイ及び周辺領域における第１のタイプのコンデンサであって、前記アレイにおける前記第１のタイプのコンデンサが、前記周辺領域における前記第１のタイプのコンデンサと同じであり、前記第１のタイプのコンデンサが、第１の電極、複数の第１の誘電体層、及び第２の電極を含む、前記第１のタイプのコンデンサと、
前記周辺領域における第２のタイプのコンデンサであって、前記第２のタイプのコンデンサが、前記第１の電極、複数の第２の誘電体層、及び前記第２の電極を含む、前記第２のタイプのコンデンサと、
を含む、撮像装置。
【請求項４９】
ＣＣＤイメージャシステムであって、
（ｉ）プロセッサと、
（ｉｉ）前記プロセッサに連結されたＣＣＤ撮像装置と、
を含み、前記ＣＣＤ撮像装置が、
半導体基板と、
少なくとも１つのフォトセンサと、
アレイ及び周辺領域における第１のタイプのコンデンサであって、前記アレイにおける前記第１のタイプのコンデンサが、前記周辺領域における前記第１のタイプのコンデンサと同じであり、前記第１のタイプのコンデンサが、第１の電極、複数の第１の誘電体層、及び第２の電極を含む、前記第１のタイプのコンデンサと、
前記周辺領域における第２のタイプのコンデンサであって、前記第２のタイプのコンデンサが、前記第１の電極、複数の第２の誘電体層、及び前記第２の電極を含む、前記第２のタイプのコンデンサと、
を含む、ＣＣＤイメージャシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２（ａ）】
【図１２（ｂ）】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２（ａ）】
【図１２（ｂ）】
【図１３】
【図１４】
【図１５】
【図１６】
【公表番号】特表２００７−５１３４９５（Ｐ２００７−５１３４９５Ａ）
【公表日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願番号】特願２００６−５３６６９４（Ｐ２００６−５３６６９４）
【出願日】平成１６年１０月１９日（２００４．１０．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３４３７０
【国際公開番号】ＷＯ２００５／０４３６２５
【国際公開日】平成１７年５月１２日（２００５．５．１２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．イーサネット
【出願人】（５９１０２０００９）マイクロン テクノロジー インコーポレイテッド (30)
【氏名又は名称原語表記】ＭＩＣＲＯＮ ＴＥＣＨＮＯＬＯＧＹ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願日】平成１６年１０月１９日（２００４．１０．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３４３７０
【国際公開番号】ＷＯ２００５／０４３６２５
【国際公開日】平成１７年５月１２日（２００５．５．１２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．イーサネット
【出願人】（５９１０２０００９）マイクロン テクノロジー インコーポレイテッド (30)
【氏名又は名称原語表記】ＭＩＣＲＯＮ ＴＥＣＨＮＯＬＯＧＹ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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