ゲート駆動回路
【課題】主スイッチング素子のターンオフ，ターンオン動作を、コンデンサを用いることで高速化しスイッチング損失を低減させる。
【解決手段】主スイッチング素子１の例えばオン期間中に、電源電圧１１によりコンデンサ１５を充電し、このコンデンサ１５に蓄積された電圧を、主スイッチング素子１がオフする際の逆バイアス電源として用いることより、特に負電圧用の電源を用いることなく高速なターンオフ動作を可能にし、スイッチング損失の低減化を図る。
【解決手段】主スイッチング素子１の例えばオン期間中に、電源電圧１１によりコンデンサ１５を充電し、このコンデンサ１５に蓄積された電圧を、主スイッチング素子１がオフする際の逆バイアス電源として用いることより、特に負電圧用の電源を用いることなく高速なターンオフ動作を可能にし、スイッチング損失の低減化を図る。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体電力変換装置を構成する半導体スイッチング素子のゲート駆動回路に関する。
【背景技術】
【０００２】
ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）やＭＯＳＦＥＴ（金属酸化膜型電界効果トランジスタ）等の電圧駆動型のスイッチング素子は、ゲート・ソース（エミッタ）間に印加する電圧によりオン状態とオフ状態を切換えることができ、この切換わり期間にスイッチング損失が発生する。このスイッチング損失は、ゲート駆動能力を強化しオン状態とオフ状態の切換えを高速に行なうことで低減することができる。スイッチング素子をオン状態からオフ状態へ切換えるターンオフ動作を高速化するために、スイッチング素子のゲートに負電圧を印加してゲート容量に蓄えられた電荷を高速に引き抜くことがある。
【０００３】
図１２は、例えば特許文献１に開示されたゲート駆動回路の第１の例である。
図１２において、１は主スイッチング素子、２はゲート駆動回路、１０１は正電圧用の制御電源、１０２は負電圧用の制御電源、１０３は制御回路、１０４および１０７はインピーダンス素子、１０５と１０６および１０８と１０９はスイッチ手段（トランジスタ）である。その動作は、下記の通りである。
【０００４】
いま、ゲート駆動回路２にオン信号が入力されると、スイッチ手段１０８が導通状態となり、主スイッチング素子１のゲートに正の電圧を印加して主スイッチング素子１のゲート容量を充電する。一方、ゲート駆動回路２にオフ信号が入力されると、スイッチ手段１０９が導通状態となり、主スイッチング素子１のゲートに負の電圧を印加して主スイッチング素子１のゲート容量を放電する。負電圧用の制御電源１０２により、ターンオフ時にゲート容量に蓄えられた電荷を高速に引き抜く。
【０００５】
図１３は、例えば特許文献２に開示されたゲート駆動回路の第２の例、図１４はその動作説明図である。
図１３において、１は主スイッチング素子、２はゲート駆動回路、１０１は制御電源、１０５と１０６はスイッチ手段（トランジスタ）、１１０はコンデンサ、１１１はツェナーダイオード、１１２と１１３はインピーダンス素子、１１４はダイオードを示す。
【０００６】
また、図１４のＳＷ１０５はスイッチ手段１０５のゲート信号（Ｈ＝オン）、ＳＷ１０６はスイッチ手段１０６のゲート信号（Ｈ＝オン）、Ｃ１１０はコンデンサ１１０の両端電圧波形、Vg-eは主スイッチング素子のゲート電圧波形、Ｖccは制御電源１０１の電源電圧、Ｖzdはツェナーダイオード１１１のツェナー電圧をそれぞれ示している。
【０００７】
図１３の動作は次の通りである。
いま、ゲート駆動回路２にオン信号が入力されると、スイッチ手段１０５が導通状態、スイッチ手段１０６が阻止状態となる。これにより、制御電源１０１からコンデンサ１１０を経由して主スイッチング素子１のゲートに電流が流れ、主スイッチング素子１のゲート容量とコンデンサ１１０が充電される。このとき、コンデンサ１１０の充電電圧はツェナーダイオード１１１のツェナー電圧（Ｖzd）となり、主スイッチング素子１のゲート電圧は、制御電源１０１の電源電圧（Ｖcc）からツェナー電圧（Ｖzd）を差し引いた電圧（Ｖcc−Ｖzd）となる。
【０００８】
一方、ゲート駆動回路２にオフ信号が入力されると、スイッチ手段１０５が阻止状態、スイッチ手段１０６が導通状態となる。これにより、コンデンサ１１０の正側と主スイッチング素子１のソースが接続され、コンデンサ１１０に蓄積された電荷により主スイッチング素子１のゲート容量が放電される。このターンオフのタイミングに主スイッチング素子１のゲート・ソース間に印加される電圧は、コンデンサ１１０の充電電圧（−Ｖzd）となる。
【０００９】
ターンオフ動作を高速化するためにはツェナー電圧（Ｖzd）の設定を上げ、ターンオフ時のゲート印加電圧を下げる必要がある。しかし、ツェナー電圧（Ｖzd）を上げるとオン期間中のゲート電圧（Ｖcc−Ｖzd）が低下し、主スイッチング素子１のオン電圧が上昇する。オン電圧が上昇すると、主スイッチング素子１においてオン期間中に発生する導通損失が増加する。
【００１０】
上記特許文献１，２のように、主スイッチング素子のターンオフ動作を高速化しスイッチング損失を低減するために、主スイッチング素子のゲートに負電圧を印加してゲートに蓄えられた電荷を高速に引き抜くことが行なわれる。
しかし、特許文献１では負の電圧源を用意する必要があり、コストが増加するという問題がある。また、特許文献２ではオフ期間に印加される負電圧を大きくするように回路定数を選定すると、オン期間に印加する正電圧が低くなり、オン期間に主スイッチング素子で発生する損失が増大するという問題がある。
【００１１】
そこで、コンデンサに充電したエネルギー（電圧）を用いて、ＧＴＯサイリスタにターンオフ電流を供給するものが例えば特許文献３に、またＧＴＯサイリスタにターンオフ電流やターンオン電流を供給するものが、例えば特許文献４に開示されている。
【００１２】
【特許文献１】特許第３６６６８４３号明細書
【特許文献２】特開平０８−１４９７９６号公報
【特許文献３】特開昭５３−０６２９７４号公報
【特許文献４】特開平１１−０８９２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記特許文献１，２のように、主スイッチング素子のターンオフ動作を高速化しスイッチング損失を低減するために、主スイッチング素子のゲートに負電圧を印加してゲートに蓄えられた電荷を高速に引き抜くことが行なわれる。
しかし、特許文献１では負の電圧源を用意する必要がある。正負の電源を生成するためには、例えば電解コンデンサ，トランス，ダイオード等の大型の部品からなる電源回路を2組用意することとなり回路が大型化し、コストが増加するという問題がある。また、特許文献２ではオフ期間に印加される負電圧を大きくするように回路定数を選定すると、オン期間に印加する正電圧が低くなり、オン期間に主スイッチング素子で発生する損失が増大するという問題がある。
【００１４】
特許文献３，４に示すものは、主スイッチング素子がＧＴＯ（ゲートターンオフサイリスタ）で電流駆動型素子であるため、ＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型素子にそのまま適用するには種々の問題がある。
したがって、この発明の課題は、ゲート駆動回路を構成する主スイッチング素子のターンオフ，ターンオン動作を高速化し、スイッチング損失を低減させることにある。
【課題を解決するための手段】
【００１５】
このような課題を解決するため、請求項１の発明では、主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路において、
主スイッチング素子のソースまたはエミッタに接続される制御電源と、コンデンサと、前記制御電源により前記コンデンサを充電する充電手段とを有し、コンデンサに蓄えられた電荷を用いて主スイッチング素子のゲート容量を充電または放電することを特徴とする。
【００１６】
請求項２の発明では、主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の負極に接続するものにおいて、
前記制御電源の正極と主スイッチング素子のゲート間に第１のスイッチ手段からなるターンオン回路を有し、制御電源の正極と負極間に第２のスイッチ手段とコンデンサと第３のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの負極と主スイッチング素子のゲート間に接続される第４のスイッチ手段と、コンデンサの正極と制御電源の負極間に接続される第５のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオン期間に前記第１のスイッチ手段を導通させることで主スイッチング素子のゲート容量を充電するとともに、前記第２，第３のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオフ期間に前記第４，第５のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を放電することを特徴とする。
【００１７】
上記請求項２の発明においては、前記第１〜第５のスイッチ手段の少なくとも１つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することができ（請求項３の発明）、この請求項３の発明においては、前記スイッチ手段とインピーダンス素子との各直列回路の代わりにＭＯＳＦＥＴを用い、このＭＯＳＦＥＴのオン抵抗をインピーダンス素子の代わりとすることができる（請求項４の発明）。また、これら請求項２〜４の発明においては、前記第３のスイッチ手段としてダイオードを用い、前記コンデンサの負極に前記ダイオードのアノードを接続し、前記制御電源の負極に前記ダイオードのカソードを接続することができる（請求項５の発明）。
【００１８】
請求項６の発明では、主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の正極に接続するものにおいて、
前記制御電源の負極と主スイッチング素子のゲート間に第６のスイッチ手段からなるターンオフ回路を有し、制御電源の正極と負極間に第７のスイッチ手段とコンデンサと第８のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの正極と主スイッチング素子のゲート間に接続される第９のスイッチ手段と、コンデンサの負極と制御電源の正極間に接続される第１０のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオフ期間に前記第６のスイッチ手段を導通させることで主スイッチング素子のゲート容量を放電するとともに、前記第７，第８のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオン期間に前記第９，第１０のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を充電することを特徴とする。
【００１９】
請求項６の発明においては、前記第６〜第１０のスイッチ手段の少なくとも１つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することができ（請求項７の発明）、この請求項７の発明においては、前記スイッチ手段とインピーダンス素子との各直列回路の代わりにＭＯＳＦＥＴを用い、このＭＯＳＦＥＴのオン抵抗をインピーダンス素子の代わりとすることができる（請求項８の発明）。また、これら請求項６〜８の発明においては、前記第８のスイッチ手段としてダイオードを用い、前記コンデンサの正極に前記ダイオードのカソードを接続し、前記制御電源の正極に前記ダイオードのアノードを接続することができる（請求項９の発明）。さらに、上記請求項１〜９の発明においては、前記ゲート駆動回路の全部または一部をＩＣ化することができる（請求項１０の発明）。
【発明の効果】
【００２０】
この発明によれば、主スイッチング素子のオンまたはオフ期間にコンデンサを電源電圧まで充電し、これを主スイッチング素子のオフ期間における負電圧用電源、または主スイッチング素子のオン期間における正電圧用電源として用いることで動作を高速化し、損失を低減することが可能となる。
【発明を実施するための最良の形態】
【００２１】
図１はこの発明の実施の形態を示す回路図、図２はその動作説明図である。
図1において、１は主スイッチング素子、２はゲート駆動回路、３はスイッチ手段１２からなるターンオン回路、４はスイッチ手段１４とコンデンサ１５とスイッチ手段１６とからなるコンデンサ充電回路、５はスイッチ手段１７とコンデンサ１５とスイッチ手段１９からなるターンオフ回路、１１は制御電源を示す。
【００２２】
また、図２において、ＳＷ１２はスイッチ手段１２のゲート信号（Ｈ＝オン）、ＳＷ１４とＳＷ１６はスイッチ手段１４とスイッチ手段１６のゲート信号（Ｈ＝オン）、ＳＷ１７とＳＷ１９はスイッチ手段１７とスイッチ手段１９のゲート信号（Ｈ＝オン）、Ｃ１５はコンデンサ１５の両端電圧波形、Vg-eは主スイッチング素子のゲート電圧波形、Ｖccは制御電源１１の電源電圧をそれぞれ示している。
【００２３】
図１の動作は、次の通りである。
いま、ゲート駆動回路２に制御回路（図示せず）からオン信号が入力されると、スイッチ手段１２を導通状態とする。すると、制御電源１１ → スイッチ手段１２ → 主スイッチ素子のゲート容量 → 制御電源１１の経路で、主スイッチング素子１のゲート容量を充電する電流が流れる。主スイッチング素子のゲート電圧（Vg-e）は、ゲート容量と上記経路の抵抗（配線抵抗やスイッチ手段の抵抗）の時定数によって図２に示すように上昇する。
【００２４】
そして、ゲート電圧（Vg-e）が主スイッチング素子のしきい値を超えると、主スイッチング素子がオンする。このオン期間において、スイッチ手段１４とスイッチ手段１６を導通状態とし、スイッチ手段１７とスイッチ手段１９を阻止状態とする。これにより、制御電源１１ → スイッチ手段１４ → コンデンサ１５ → スイッチ手段１６ → 制御電源１１の経路で、コンデンサ１５に充電電流が流れ、コンデンサ１５を充電する。コンデンサ１５の電圧は、コンデンサ１５の容量と上記経路の抵抗（配線抵抗やスイッチ手段の抵抗）の時定数によって図２に示すように上昇する。そして、制御電源１１の電源電圧（Ｖcc）まで充電する。
【００２５】
一方、ゲート駆動回路２に制御回路からオフ信号が入力されると、スイッチ手段１２とスイッチ手段１４とスイッチ手段１６を阻止状態とし、スイッチ手段１７とスイッチ手段１９を導通状態とする。これにより、コンデンサ１５→スイッチ手段１９→主スイッチング素子１のゲート容量→スイッチ手段１７→コンデンサ１５の経路で、コンデンサの負電圧側と主スイッチング素子１のゲートが接続され、コンデンサ１５に蓄積された電荷により主スイッチング素子１のゲート容量を放電する。主スイッチング素子のゲート電圧（Vg-e）は、ゲート容量と上記経路の抵抗（配線抵抗やスイッチ手段の抵抗）の時定数によって図２に示すように下降する。そして、ゲート電圧（Vg-e）が主スイッチング素子のしきい値を下回ると、主スイッチング素子がオフする。このように、制御電源１１により充電したコンデンサ１５を負電圧用の電源として使用することで、ゲート駆動能力を強化しターンオフ動作を高速化したゲート駆動回路を実現することが可能となる。
【００２６】
ここで、コンデンサ１５は、主スイッチ素子１のオフ時に、ゲート容量(Ciss)に蓄積された電荷(Qg)を十分に引き抜ける程度の電荷量（Ｑ（Ｃ１５））を蓄積していればよい。
コンデンサ１５の容量（Ｃ１５）は、例えば、ゲート容量が数百ｎＦなら数μＦ程度（厳密にはゲート容量の非線形性を考慮しC15×Vcc＝Q(C15)＞Qg）であればよく、駆動回路２の回路規模が大型化することはない。
上記の条件でコンデンサ１５の容量を選定しておくと、主スイッチ素子のオフ時には、コンデンサ１５に蓄積していた電荷から主スイッチ素子のゲート容量Cissに蓄積していた余りの電荷が、コンデンサ１５とゲート容量（Ciss）の容量比に応じて配分される。図２に示すように、コンデサ１５の電圧は０にはならず、主スイッチ素子のゲート電圧Vg-eは、負となる。
このように、主スイッチング素子１のゲートには、引き続きＶge(off)の負電圧が印加され続けるため、主スイッチ素子１に逆並列に接続されたＦＷＤ（図示なし）の逆回復時や、図示しない対向アームのオン時に、主スイッチ素子１のゲートに正電圧が誘起されるのを防ぎ、主スイッチ素子１が誤オンするのを防ぐことができる。
【００２７】
図３に図１の第1変形例を示す。
図示のように、この回路は図１に示すもの対し、スイッチ手段１４と直列にインピーダンス素子２４を接続した点が特徴である。
図３のコンデンサ１５の充電動作時には、制御電源１１からインピーダンス素子２４を経由してコンデンサ１５に充電電流が流れ、コンデンサ１５が充電される。この充電電流波形は、インピーダンス素子２４とコンデンサ１５により決まる時定数に従う。従って、この時定数を適宜選定することで、コンデンサ１５の充電時に急峻な充電電流が流れることを防止し、制御電源１１の電圧変動を抑制することができる。
【００２８】
図４に図３の変形例を示す。
図３ではスイッチ手段１４と直列にインピーダンス素子２４を接続してコンデンサ充電回路４を形成しているのに対し、図４ではスイッチ手段１６と直列にインピーダンス素子２６を接続してコンデンサ充電回路４を形成した点が特徴である。従って、インピーダンス素子２６とコンデンサ１５により決まる時定数を適宜選定することで、コンデンサ１５の充電時に急峻な充電電流が流れることを防止し、制御電源１１の電圧変動を抑制できることになる。
【００２９】
図５に図１の別の変形例を示す。
図示のように、これは図１に示すものに対し、スイッチ手段１２と直列にインピーダンス素子２２、スイッチ手段１４と直列にインピーダンス素子２４、さらにスイッチ手段１７と直列にインピーダンス素子２７を接続した点が特徴である。
【００３０】
主スイッチング素子１のゲート容量充電時には、制御電源１１からインピーダンス素子２２を経由してゲート容量に充電電流が流れる。インピーダンス素子２２を適宜選定することで、主スイッチング素子１のゲート充電電流を制限することができる。これにより、ターンオン動作のスピードを調整しスイッチング損失やノイズを調整することができる。
【００３１】
一方、主スイッチング素子１のゲート容量放電時には、ゲート容量からインピーダンス素子２７を経由してコンデンサ１５に放電電流が流れる。従って、インピーダンス素子２７を適宜選定することで、主スイッチング素子１のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整することができる。また、図３と同様にコンデンサ１５の充電時に急峻な充電電流が流れることを防止し、制御電源１１の電圧変動を抑制できる。
【００３２】
図６に図５の変形例を示す。
図５ではスイッチ手段１７と直列にインピーダンス素子２７を接続してターンオフ回路を形成しているのに対し、図６では図５に示すものに対し、スイッチ手段１９と直列にインピーダンス素子２９を接続した点が特徴である。
主スイッチング素子１のゲート容量放電時には、ゲート容量の放電電流はインピーダンス素子２９を流れるので、このインピーダンス素子２９を適宜選定することで、主スイッチング素子１のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整できることになる。
【００３３】
図７に図５または図６の変形例を示す。
すなわち、ターンオフ回路を、図５ではスイッチ手段１７と直列にインピーダンス素子２７を接続して、また、図６ではスイッチ手段１９と直列にインピーダンス素子２９を接続して構成しているのに対し、図７では図５と図６を合わせスイッチ手段１７とスイッチ手段１９の両方にインピーダンス素子を接続した点が特徴である。
【００３４】
従って、主スイッチング素子１のゲート容量放電時には、ゲート容量の放電電流はインピーダンス素子２７だけでなくインピーダンス素子２９にも流れるので、インピーダンス素子２７，２９を適宜選定することで、主スイッチング素子１のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整できることになる。
【００３５】
図３〜図７では、各スイッチ手段と直列にインピーダンス素子を接続する例について、実際に良く用いられると推定される順に説明したが、上記第１〜第５のスイッチ手段の少なくとも１つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することができるのは、言うまでも無い。
【００３６】
図８は図７の具体例を示す構成図で、６は制御回路、３２，３４，３７および３９はＭＯＳＦＥＴ、３６はダイオードを示す。
すなわち、スイッチ手段１２とインピーダンス素子２２の直列回路をＭＯＳＦＥＴ３２に、スイッチ手段１４とインピーダンス素子２４の直列回路をＭＯＳＦＥＴ３４に、スイッチ手段１７とインピーダンス素子２７の直列回路をＭＯＳＦＥＴ３７に、また、スイッチ手段１９とインピーダンス素子２９の直列回路をＭＯＳＦＥＴ３９に、さらにスイッチ手段１６をダイオード３６に置き換えたもので、その他は各例で説明した通りである。
【００３７】
すなわち、図８のように、ＭＯＳＦＥＴ３２のオン抵抗をインピーダンス素子２２の代わりに使用することで、主スイッチング素子１のゲート充電電流を制限することができる。これにより、ターンオン動作のスピードを調整しスイッチング損失やノイズを調整することができる。
また、ＭＯＳＦＥＴ３４のオン抵抗をインピーダンス素子２４の代わりに使用することで、コンデンサ１５の充電時に急峻な充電電流が流れることを防止し、制御電源１１の電圧変動を抑制することができる。
【００３８】
さらに、ＭＯＳＦＥＴ３７のオン抵抗をインピーダンス素子２７の代わりに使用し、ＭＯＳＦＥＴ３９のオン抵抗をインピーダンス素子２９の代わりに使用することで、主スイッチング素子１のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整することができる。
【００３９】
主スイッチング素子１のオン期間中は、ＭＯＳＦＥＴ３４が導通状態となり、ＭＯＳＦＥＴ３９が阻止状態となる。この場合、ダイオード３６は順方向にバイアスされ、導通状態となる。主スイッチング素子１のオフ期間中は、ＭＯＳＦＥＴ３４が阻止状態となり、ＭＯＳＦＥＴ３９が導通状態となる。この場合、ダイオード３６は逆方向にバイアスされ、阻止状態となる。これにより、スイッチ手段１６の代わりにダイオード３６を用いても、図７と同様の動作および効果を得ることができる。
【００４０】
以上では、主スイッチング素子のオン期間中にコンデンサを充電し、ターンオフ用の電源として用いる場合であったが、主スイッチング素子のオフ期間中にコンデンサを充電し、ターンオン用の電源として用いる場合について以下に説明する。
図９はかかる観点に基づくこの発明の実施形態を示す回路図、図１０はその動作説明図である。図９において、１は主スイッチング素子、２はゲート駆動回路、４２はスイッチ手段５２からなるターンオフ回路、４４はスイッチ手段５４とコンデンサ１８とスイッチ手段５６とからなるコンデンサ充電回路、４５はスイッチ手段５７とコンデンサ１８とスイッチ手段５９からなるターンオフ回路、１３は制御電源を示す。
【００４１】
また、図１０において、ＳＷ５２はスイッチ手段５２のゲート信号（Ｈ＝オン）、ＳＷ５４とＳＷ５６はスイッチ手段５４とスイッチ手段５６のゲート信号（Ｈ＝オン）、ＳＷ５７とＳＷ５９はスイッチ手段５７とスイッチ手段５９のゲート信号（Ｈ＝オン）、Ｃ１８はコンデンサ１８の両端電圧波形、Vg-eは主スイッチング素子のゲート電圧波形、Ｖddは制御電源１３の電源電圧を示す。
【００４２】
図９の動作は、次の通りである。
いま、ゲート駆動回路２にオフ信号が入力されると、スイッチ手段５２を導通状態とし主スイッチング素子１のゲート容量を放電する。このオフ期間において、スイッチ手段５４とスイッチ手段５６を導通状態とし、スイッチ手段５７とスイッチ手段５９を阻止状態とする。これにより、制御電源１３からコンデンサ１８に充電電流が流れ、コンデンサ１８を制御電源１３の電源電圧（Ｖdd）まで充電する。
【００４３】
ゲート駆動回路２にオン信号が入力されると、スイッチ手段５２とスイッチ手段５４とスイッチ手段５６を阻止状態とし、スイッチ手段５７とスイッチ手段５９を導通状態とする。これにより、コンデンサ１８の正電圧側と主スイッチング素子１のゲートが接続され、コンデンサ１８に蓄積された電荷により、主スイッチング素子１のゲート容量を放電する。制御電源１３により充電したコンデンサ１８を正電圧用の電源の代わりに使用することで、ゲート駆動能力を強化しターンオフ動作を高速化したゲート駆動回路を実現することが可能となる。
【００４４】
図１１は図９の具体例を示す構成図である。
図１１において、６は制御回路、７２，７４，７７および７９はＭＯＳＦＥＴ、７６はダイオードを示す。これは、図９のスイッチ手段５２をＭＯＳＦＥＴ７２に、スイッチ手段５４をＭＯＳＦＥＴ７４に、スイッチ手段５７をＭＯＳＦＥＴ７７に、およびスイッチ手段５９をＭＯＳＦＥＴ７９に、さらにスイッチ手段５６をダイオード７６にそれぞれ置き換えたもので、その他は図９と同様である。
【００４５】
主スイッチング素子１のオフ期間中はＭＯＳＦＥＴ７４が導通状態となり、ＭＯＳＦＥＴ７９は阻止状態となる。この場合、ダイオード７６は順方向にバイアスされ導通状態となる。主スイッチング素子１のオン期間中は、上記とは逆にＭＯＳＦＥＴ７４が阻止状態となり、ＭＯＳＦＥＴ７９は導通状態となる。この場合、ダイオード７６は逆方向にバイアスされ阻止状態となる。これにより、スイッチ手段５６の代わりにダイオード７６を用いても、図８の場合と同様の作用・効果が得られることになる。
【００４６】
従って、ＭＯＳＦＥＴ７２のオン抵抗６２をインピーダンス素子として使用すれば、主スイッチング素子１のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整し、スイッチング損失やノイズを調整することができる。
ＭＯＳＦＥＴ７４のオン抵抗６４をインピーダンス素子として使用すれば、コンデンサ１８に急峻な充電電流が流れることを防止し、制御電源１３の電圧変動を抑制することができる。
【００４７】
また、ＭＯＳＦＥＴ７７のオン抵抗６７をインピーダンス素子として使用し、ＭＯＳＦＥＴ７９のオン抵抗６９をインピーダンス素子として使用すれば主スイッチング素子１のゲート充電電流を制限することができる。これにより、ターンオン動作のスピードを調整し、スイッチング損失やノイズを調整することができる。
以上のことから、図９に示す回路についても、スイッチ手段５２，５４，５６，５７および５９の少なくとも１つにインピーダンス素子を直列接続して図３〜図７と同様の構成にし、同様の効果を期待することができるのは、勿論である。
【００４８】
なお、図１，図３〜図８，図９，図１１等に示すゲート駆動回路の全部または一部をＩＣ化することができる。スイッチ手段にＭＯＳＦＥＴ用いてこれらを集積すれば、ＩＣ化に好適である。これにより小型化，低コスト化を図ることができる。また、コンデンサ１５も容量の小さなものでよいので、ＩＣ内に形成することも可能であるが、ＩＣの製造コスト等を勘案して、別部品としてもよい。
【図面の簡単な説明】
【００４９】
【図１】この発明の実施の形態を示す回路図
【図２】図１の動作説明図
【図３】図１の第１の変形例を示す回路図
【図４】図１の第２の変形例を示す回路図
【図５】図１の第３の変形例を示す回路図
【図６】図１の第４の変形例を示す回路図
【図７】図１の第５の変形例を示す回路図
【図８】図１の第６の変形例を示す回路図
【図９】この発明の他の実施の形態を示す回路図
【図１０】図９の動作説明図
【図１１】図９の具体例を示す回路図
【図１２】第１の従来例を示す回路図
【図１３】第２の従来例を示す回路図
【図１４】図１３の動作説明図
【符号の説明】
【００５０】
１…主スイッチング素子、２…ゲート駆動回路、３，４５…ターンオン回路、４…コンデンサ充電回路、５，４２…ターンオフ回路、６…制御回路、１１，１３…制御電源、１２，１４，１６，１７，１９，５２，５４，５６，５７，５９…スイッチ手段、２２，２４，２７，２９，６２，６４，６７，６９…インピーダンス素子、３２，３４，３７，３９，７２，７４，７７，７９…ＭＯＳＦＥＴ（金属酸化膜型電界効果トランジスタ）３６，７６…ダイオード。
【技術分野】
【０００１】
この発明は、半導体電力変換装置を構成する半導体スイッチング素子のゲート駆動回路に関する。
【背景技術】
【０００２】
ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）やＭＯＳＦＥＴ（金属酸化膜型電界効果トランジスタ）等の電圧駆動型のスイッチング素子は、ゲート・ソース（エミッタ）間に印加する電圧によりオン状態とオフ状態を切換えることができ、この切換わり期間にスイッチング損失が発生する。このスイッチング損失は、ゲート駆動能力を強化しオン状態とオフ状態の切換えを高速に行なうことで低減することができる。スイッチング素子をオン状態からオフ状態へ切換えるターンオフ動作を高速化するために、スイッチング素子のゲートに負電圧を印加してゲート容量に蓄えられた電荷を高速に引き抜くことがある。
【０００３】
図１２は、例えば特許文献１に開示されたゲート駆動回路の第１の例である。
図１２において、１は主スイッチング素子、２はゲート駆動回路、１０１は正電圧用の制御電源、１０２は負電圧用の制御電源、１０３は制御回路、１０４および１０７はインピーダンス素子、１０５と１０６および１０８と１０９はスイッチ手段（トランジスタ）である。その動作は、下記の通りである。
【０００４】
いま、ゲート駆動回路２にオン信号が入力されると、スイッチ手段１０８が導通状態となり、主スイッチング素子１のゲートに正の電圧を印加して主スイッチング素子１のゲート容量を充電する。一方、ゲート駆動回路２にオフ信号が入力されると、スイッチ手段１０９が導通状態となり、主スイッチング素子１のゲートに負の電圧を印加して主スイッチング素子１のゲート容量を放電する。負電圧用の制御電源１０２により、ターンオフ時にゲート容量に蓄えられた電荷を高速に引き抜く。
【０００５】
図１３は、例えば特許文献２に開示されたゲート駆動回路の第２の例、図１４はその動作説明図である。
図１３において、１は主スイッチング素子、２はゲート駆動回路、１０１は制御電源、１０５と１０６はスイッチ手段（トランジスタ）、１１０はコンデンサ、１１１はツェナーダイオード、１１２と１１３はインピーダンス素子、１１４はダイオードを示す。
【０００６】
また、図１４のＳＷ１０５はスイッチ手段１０５のゲート信号（Ｈ＝オン）、ＳＷ１０６はスイッチ手段１０６のゲート信号（Ｈ＝オン）、Ｃ１１０はコンデンサ１１０の両端電圧波形、Vg-eは主スイッチング素子のゲート電圧波形、Ｖccは制御電源１０１の電源電圧、Ｖzdはツェナーダイオード１１１のツェナー電圧をそれぞれ示している。
【０００７】
図１３の動作は次の通りである。
いま、ゲート駆動回路２にオン信号が入力されると、スイッチ手段１０５が導通状態、スイッチ手段１０６が阻止状態となる。これにより、制御電源１０１からコンデンサ１１０を経由して主スイッチング素子１のゲートに電流が流れ、主スイッチング素子１のゲート容量とコンデンサ１１０が充電される。このとき、コンデンサ１１０の充電電圧はツェナーダイオード１１１のツェナー電圧（Ｖzd）となり、主スイッチング素子１のゲート電圧は、制御電源１０１の電源電圧（Ｖcc）からツェナー電圧（Ｖzd）を差し引いた電圧（Ｖcc−Ｖzd）となる。
【０００８】
一方、ゲート駆動回路２にオフ信号が入力されると、スイッチ手段１０５が阻止状態、スイッチ手段１０６が導通状態となる。これにより、コンデンサ１１０の正側と主スイッチング素子１のソースが接続され、コンデンサ１１０に蓄積された電荷により主スイッチング素子１のゲート容量が放電される。このターンオフのタイミングに主スイッチング素子１のゲート・ソース間に印加される電圧は、コンデンサ１１０の充電電圧（−Ｖzd）となる。
【０００９】
ターンオフ動作を高速化するためにはツェナー電圧（Ｖzd）の設定を上げ、ターンオフ時のゲート印加電圧を下げる必要がある。しかし、ツェナー電圧（Ｖzd）を上げるとオン期間中のゲート電圧（Ｖcc−Ｖzd）が低下し、主スイッチング素子１のオン電圧が上昇する。オン電圧が上昇すると、主スイッチング素子１においてオン期間中に発生する導通損失が増加する。
【００１０】
上記特許文献１，２のように、主スイッチング素子のターンオフ動作を高速化しスイッチング損失を低減するために、主スイッチング素子のゲートに負電圧を印加してゲートに蓄えられた電荷を高速に引き抜くことが行なわれる。
しかし、特許文献１では負の電圧源を用意する必要があり、コストが増加するという問題がある。また、特許文献２ではオフ期間に印加される負電圧を大きくするように回路定数を選定すると、オン期間に印加する正電圧が低くなり、オン期間に主スイッチング素子で発生する損失が増大するという問題がある。
【００１１】
そこで、コンデンサに充電したエネルギー（電圧）を用いて、ＧＴＯサイリスタにターンオフ電流を供給するものが例えば特許文献３に、またＧＴＯサイリスタにターンオフ電流やターンオン電流を供給するものが、例えば特許文献４に開示されている。
【００１２】
【特許文献１】特許第３６６６８４３号明細書
【特許文献２】特開平０８−１４９７９６号公報
【特許文献３】特開昭５３−０６２９７４号公報
【特許文献４】特開平１１−０８９２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記特許文献１，２のように、主スイッチング素子のターンオフ動作を高速化しスイッチング損失を低減するために、主スイッチング素子のゲートに負電圧を印加してゲートに蓄えられた電荷を高速に引き抜くことが行なわれる。
しかし、特許文献１では負の電圧源を用意する必要がある。正負の電源を生成するためには、例えば電解コンデンサ，トランス，ダイオード等の大型の部品からなる電源回路を2組用意することとなり回路が大型化し、コストが増加するという問題がある。また、特許文献２ではオフ期間に印加される負電圧を大きくするように回路定数を選定すると、オン期間に印加する正電圧が低くなり、オン期間に主スイッチング素子で発生する損失が増大するという問題がある。
【００１４】
特許文献３，４に示すものは、主スイッチング素子がＧＴＯ（ゲートターンオフサイリスタ）で電流駆動型素子であるため、ＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型素子にそのまま適用するには種々の問題がある。
したがって、この発明の課題は、ゲート駆動回路を構成する主スイッチング素子のターンオフ，ターンオン動作を高速化し、スイッチング損失を低減させることにある。
【課題を解決するための手段】
【００１５】
このような課題を解決するため、請求項１の発明では、主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路において、
主スイッチング素子のソースまたはエミッタに接続される制御電源と、コンデンサと、前記制御電源により前記コンデンサを充電する充電手段とを有し、コンデンサに蓄えられた電荷を用いて主スイッチング素子のゲート容量を充電または放電することを特徴とする。
【００１６】
請求項２の発明では、主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の負極に接続するものにおいて、
前記制御電源の正極と主スイッチング素子のゲート間に第１のスイッチ手段からなるターンオン回路を有し、制御電源の正極と負極間に第２のスイッチ手段とコンデンサと第３のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの負極と主スイッチング素子のゲート間に接続される第４のスイッチ手段と、コンデンサの正極と制御電源の負極間に接続される第５のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオン期間に前記第１のスイッチ手段を導通させることで主スイッチング素子のゲート容量を充電するとともに、前記第２，第３のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオフ期間に前記第４，第５のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を放電することを特徴とする。
【００１７】
上記請求項２の発明においては、前記第１〜第５のスイッチ手段の少なくとも１つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することができ（請求項３の発明）、この請求項３の発明においては、前記スイッチ手段とインピーダンス素子との各直列回路の代わりにＭＯＳＦＥＴを用い、このＭＯＳＦＥＴのオン抵抗をインピーダンス素子の代わりとすることができる（請求項４の発明）。また、これら請求項２〜４の発明においては、前記第３のスイッチ手段としてダイオードを用い、前記コンデンサの負極に前記ダイオードのアノードを接続し、前記制御電源の負極に前記ダイオードのカソードを接続することができる（請求項５の発明）。
【００１８】
請求項６の発明では、主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の正極に接続するものにおいて、
前記制御電源の負極と主スイッチング素子のゲート間に第６のスイッチ手段からなるターンオフ回路を有し、制御電源の正極と負極間に第７のスイッチ手段とコンデンサと第８のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの正極と主スイッチング素子のゲート間に接続される第９のスイッチ手段と、コンデンサの負極と制御電源の正極間に接続される第１０のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオフ期間に前記第６のスイッチ手段を導通させることで主スイッチング素子のゲート容量を放電するとともに、前記第７，第８のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオン期間に前記第９，第１０のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を充電することを特徴とする。
【００１９】
請求項６の発明においては、前記第６〜第１０のスイッチ手段の少なくとも１つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することができ（請求項７の発明）、この請求項７の発明においては、前記スイッチ手段とインピーダンス素子との各直列回路の代わりにＭＯＳＦＥＴを用い、このＭＯＳＦＥＴのオン抵抗をインピーダンス素子の代わりとすることができる（請求項８の発明）。また、これら請求項６〜８の発明においては、前記第８のスイッチ手段としてダイオードを用い、前記コンデンサの正極に前記ダイオードのカソードを接続し、前記制御電源の正極に前記ダイオードのアノードを接続することができる（請求項９の発明）。さらに、上記請求項１〜９の発明においては、前記ゲート駆動回路の全部または一部をＩＣ化することができる（請求項１０の発明）。
【発明の効果】
【００２０】
この発明によれば、主スイッチング素子のオンまたはオフ期間にコンデンサを電源電圧まで充電し、これを主スイッチング素子のオフ期間における負電圧用電源、または主スイッチング素子のオン期間における正電圧用電源として用いることで動作を高速化し、損失を低減することが可能となる。
【発明を実施するための最良の形態】
【００２１】
図１はこの発明の実施の形態を示す回路図、図２はその動作説明図である。
図1において、１は主スイッチング素子、２はゲート駆動回路、３はスイッチ手段１２からなるターンオン回路、４はスイッチ手段１４とコンデンサ１５とスイッチ手段１６とからなるコンデンサ充電回路、５はスイッチ手段１７とコンデンサ１５とスイッチ手段１９からなるターンオフ回路、１１は制御電源を示す。
【００２２】
また、図２において、ＳＷ１２はスイッチ手段１２のゲート信号（Ｈ＝オン）、ＳＷ１４とＳＷ１６はスイッチ手段１４とスイッチ手段１６のゲート信号（Ｈ＝オン）、ＳＷ１７とＳＷ１９はスイッチ手段１７とスイッチ手段１９のゲート信号（Ｈ＝オン）、Ｃ１５はコンデンサ１５の両端電圧波形、Vg-eは主スイッチング素子のゲート電圧波形、Ｖccは制御電源１１の電源電圧をそれぞれ示している。
【００２３】
図１の動作は、次の通りである。
いま、ゲート駆動回路２に制御回路（図示せず）からオン信号が入力されると、スイッチ手段１２を導通状態とする。すると、制御電源１１ → スイッチ手段１２ → 主スイッチ素子のゲート容量 → 制御電源１１の経路で、主スイッチング素子１のゲート容量を充電する電流が流れる。主スイッチング素子のゲート電圧（Vg-e）は、ゲート容量と上記経路の抵抗（配線抵抗やスイッチ手段の抵抗）の時定数によって図２に示すように上昇する。
【００２４】
そして、ゲート電圧（Vg-e）が主スイッチング素子のしきい値を超えると、主スイッチング素子がオンする。このオン期間において、スイッチ手段１４とスイッチ手段１６を導通状態とし、スイッチ手段１７とスイッチ手段１９を阻止状態とする。これにより、制御電源１１ → スイッチ手段１４ → コンデンサ１５ → スイッチ手段１６ → 制御電源１１の経路で、コンデンサ１５に充電電流が流れ、コンデンサ１５を充電する。コンデンサ１５の電圧は、コンデンサ１５の容量と上記経路の抵抗（配線抵抗やスイッチ手段の抵抗）の時定数によって図２に示すように上昇する。そして、制御電源１１の電源電圧（Ｖcc）まで充電する。
【００２５】
一方、ゲート駆動回路２に制御回路からオフ信号が入力されると、スイッチ手段１２とスイッチ手段１４とスイッチ手段１６を阻止状態とし、スイッチ手段１７とスイッチ手段１９を導通状態とする。これにより、コンデンサ１５→スイッチ手段１９→主スイッチング素子１のゲート容量→スイッチ手段１７→コンデンサ１５の経路で、コンデンサの負電圧側と主スイッチング素子１のゲートが接続され、コンデンサ１５に蓄積された電荷により主スイッチング素子１のゲート容量を放電する。主スイッチング素子のゲート電圧（Vg-e）は、ゲート容量と上記経路の抵抗（配線抵抗やスイッチ手段の抵抗）の時定数によって図２に示すように下降する。そして、ゲート電圧（Vg-e）が主スイッチング素子のしきい値を下回ると、主スイッチング素子がオフする。このように、制御電源１１により充電したコンデンサ１５を負電圧用の電源として使用することで、ゲート駆動能力を強化しターンオフ動作を高速化したゲート駆動回路を実現することが可能となる。
【００２６】
ここで、コンデンサ１５は、主スイッチ素子１のオフ時に、ゲート容量(Ciss)に蓄積された電荷(Qg)を十分に引き抜ける程度の電荷量（Ｑ（Ｃ１５））を蓄積していればよい。
コンデンサ１５の容量（Ｃ１５）は、例えば、ゲート容量が数百ｎＦなら数μＦ程度（厳密にはゲート容量の非線形性を考慮しC15×Vcc＝Q(C15)＞Qg）であればよく、駆動回路２の回路規模が大型化することはない。
上記の条件でコンデンサ１５の容量を選定しておくと、主スイッチ素子のオフ時には、コンデンサ１５に蓄積していた電荷から主スイッチ素子のゲート容量Cissに蓄積していた余りの電荷が、コンデンサ１５とゲート容量（Ciss）の容量比に応じて配分される。図２に示すように、コンデサ１５の電圧は０にはならず、主スイッチ素子のゲート電圧Vg-eは、負となる。
このように、主スイッチング素子１のゲートには、引き続きＶge(off)の負電圧が印加され続けるため、主スイッチ素子１に逆並列に接続されたＦＷＤ（図示なし）の逆回復時や、図示しない対向アームのオン時に、主スイッチ素子１のゲートに正電圧が誘起されるのを防ぎ、主スイッチ素子１が誤オンするのを防ぐことができる。
【００２７】
図３に図１の第1変形例を示す。
図示のように、この回路は図１に示すもの対し、スイッチ手段１４と直列にインピーダンス素子２４を接続した点が特徴である。
図３のコンデンサ１５の充電動作時には、制御電源１１からインピーダンス素子２４を経由してコンデンサ１５に充電電流が流れ、コンデンサ１５が充電される。この充電電流波形は、インピーダンス素子２４とコンデンサ１５により決まる時定数に従う。従って、この時定数を適宜選定することで、コンデンサ１５の充電時に急峻な充電電流が流れることを防止し、制御電源１１の電圧変動を抑制することができる。
【００２８】
図４に図３の変形例を示す。
図３ではスイッチ手段１４と直列にインピーダンス素子２４を接続してコンデンサ充電回路４を形成しているのに対し、図４ではスイッチ手段１６と直列にインピーダンス素子２６を接続してコンデンサ充電回路４を形成した点が特徴である。従って、インピーダンス素子２６とコンデンサ１５により決まる時定数を適宜選定することで、コンデンサ１５の充電時に急峻な充電電流が流れることを防止し、制御電源１１の電圧変動を抑制できることになる。
【００２９】
図５に図１の別の変形例を示す。
図示のように、これは図１に示すものに対し、スイッチ手段１２と直列にインピーダンス素子２２、スイッチ手段１４と直列にインピーダンス素子２４、さらにスイッチ手段１７と直列にインピーダンス素子２７を接続した点が特徴である。
【００３０】
主スイッチング素子１のゲート容量充電時には、制御電源１１からインピーダンス素子２２を経由してゲート容量に充電電流が流れる。インピーダンス素子２２を適宜選定することで、主スイッチング素子１のゲート充電電流を制限することができる。これにより、ターンオン動作のスピードを調整しスイッチング損失やノイズを調整することができる。
【００３１】
一方、主スイッチング素子１のゲート容量放電時には、ゲート容量からインピーダンス素子２７を経由してコンデンサ１５に放電電流が流れる。従って、インピーダンス素子２７を適宜選定することで、主スイッチング素子１のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整することができる。また、図３と同様にコンデンサ１５の充電時に急峻な充電電流が流れることを防止し、制御電源１１の電圧変動を抑制できる。
【００３２】
図６に図５の変形例を示す。
図５ではスイッチ手段１７と直列にインピーダンス素子２７を接続してターンオフ回路を形成しているのに対し、図６では図５に示すものに対し、スイッチ手段１９と直列にインピーダンス素子２９を接続した点が特徴である。
主スイッチング素子１のゲート容量放電時には、ゲート容量の放電電流はインピーダンス素子２９を流れるので、このインピーダンス素子２９を適宜選定することで、主スイッチング素子１のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整できることになる。
【００３３】
図７に図５または図６の変形例を示す。
すなわち、ターンオフ回路を、図５ではスイッチ手段１７と直列にインピーダンス素子２７を接続して、また、図６ではスイッチ手段１９と直列にインピーダンス素子２９を接続して構成しているのに対し、図７では図５と図６を合わせスイッチ手段１７とスイッチ手段１９の両方にインピーダンス素子を接続した点が特徴である。
【００３４】
従って、主スイッチング素子１のゲート容量放電時には、ゲート容量の放電電流はインピーダンス素子２７だけでなくインピーダンス素子２９にも流れるので、インピーダンス素子２７，２９を適宜選定することで、主スイッチング素子１のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整できることになる。
【００３５】
図３〜図７では、各スイッチ手段と直列にインピーダンス素子を接続する例について、実際に良く用いられると推定される順に説明したが、上記第１〜第５のスイッチ手段の少なくとも１つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することができるのは、言うまでも無い。
【００３６】
図８は図７の具体例を示す構成図で、６は制御回路、３２，３４，３７および３９はＭＯＳＦＥＴ、３６はダイオードを示す。
すなわち、スイッチ手段１２とインピーダンス素子２２の直列回路をＭＯＳＦＥＴ３２に、スイッチ手段１４とインピーダンス素子２４の直列回路をＭＯＳＦＥＴ３４に、スイッチ手段１７とインピーダンス素子２７の直列回路をＭＯＳＦＥＴ３７に、また、スイッチ手段１９とインピーダンス素子２９の直列回路をＭＯＳＦＥＴ３９に、さらにスイッチ手段１６をダイオード３６に置き換えたもので、その他は各例で説明した通りである。
【００３７】
すなわち、図８のように、ＭＯＳＦＥＴ３２のオン抵抗をインピーダンス素子２２の代わりに使用することで、主スイッチング素子１のゲート充電電流を制限することができる。これにより、ターンオン動作のスピードを調整しスイッチング損失やノイズを調整することができる。
また、ＭＯＳＦＥＴ３４のオン抵抗をインピーダンス素子２４の代わりに使用することで、コンデンサ１５の充電時に急峻な充電電流が流れることを防止し、制御電源１１の電圧変動を抑制することができる。
【００３８】
さらに、ＭＯＳＦＥＴ３７のオン抵抗をインピーダンス素子２７の代わりに使用し、ＭＯＳＦＥＴ３９のオン抵抗をインピーダンス素子２９の代わりに使用することで、主スイッチング素子１のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整しスイッチング損失やノイズを調整することができる。
【００３９】
主スイッチング素子１のオン期間中は、ＭＯＳＦＥＴ３４が導通状態となり、ＭＯＳＦＥＴ３９が阻止状態となる。この場合、ダイオード３６は順方向にバイアスされ、導通状態となる。主スイッチング素子１のオフ期間中は、ＭＯＳＦＥＴ３４が阻止状態となり、ＭＯＳＦＥＴ３９が導通状態となる。この場合、ダイオード３６は逆方向にバイアスされ、阻止状態となる。これにより、スイッチ手段１６の代わりにダイオード３６を用いても、図７と同様の動作および効果を得ることができる。
【００４０】
以上では、主スイッチング素子のオン期間中にコンデンサを充電し、ターンオフ用の電源として用いる場合であったが、主スイッチング素子のオフ期間中にコンデンサを充電し、ターンオン用の電源として用いる場合について以下に説明する。
図９はかかる観点に基づくこの発明の実施形態を示す回路図、図１０はその動作説明図である。図９において、１は主スイッチング素子、２はゲート駆動回路、４２はスイッチ手段５２からなるターンオフ回路、４４はスイッチ手段５４とコンデンサ１８とスイッチ手段５６とからなるコンデンサ充電回路、４５はスイッチ手段５７とコンデンサ１８とスイッチ手段５９からなるターンオフ回路、１３は制御電源を示す。
【００４１】
また、図１０において、ＳＷ５２はスイッチ手段５２のゲート信号（Ｈ＝オン）、ＳＷ５４とＳＷ５６はスイッチ手段５４とスイッチ手段５６のゲート信号（Ｈ＝オン）、ＳＷ５７とＳＷ５９はスイッチ手段５７とスイッチ手段５９のゲート信号（Ｈ＝オン）、Ｃ１８はコンデンサ１８の両端電圧波形、Vg-eは主スイッチング素子のゲート電圧波形、Ｖddは制御電源１３の電源電圧を示す。
【００４２】
図９の動作は、次の通りである。
いま、ゲート駆動回路２にオフ信号が入力されると、スイッチ手段５２を導通状態とし主スイッチング素子１のゲート容量を放電する。このオフ期間において、スイッチ手段５４とスイッチ手段５６を導通状態とし、スイッチ手段５７とスイッチ手段５９を阻止状態とする。これにより、制御電源１３からコンデンサ１８に充電電流が流れ、コンデンサ１８を制御電源１３の電源電圧（Ｖdd）まで充電する。
【００４３】
ゲート駆動回路２にオン信号が入力されると、スイッチ手段５２とスイッチ手段５４とスイッチ手段５６を阻止状態とし、スイッチ手段５７とスイッチ手段５９を導通状態とする。これにより、コンデンサ１８の正電圧側と主スイッチング素子１のゲートが接続され、コンデンサ１８に蓄積された電荷により、主スイッチング素子１のゲート容量を放電する。制御電源１３により充電したコンデンサ１８を正電圧用の電源の代わりに使用することで、ゲート駆動能力を強化しターンオフ動作を高速化したゲート駆動回路を実現することが可能となる。
【００４４】
図１１は図９の具体例を示す構成図である。
図１１において、６は制御回路、７２，７４，７７および７９はＭＯＳＦＥＴ、７６はダイオードを示す。これは、図９のスイッチ手段５２をＭＯＳＦＥＴ７２に、スイッチ手段５４をＭＯＳＦＥＴ７４に、スイッチ手段５７をＭＯＳＦＥＴ７７に、およびスイッチ手段５９をＭＯＳＦＥＴ７９に、さらにスイッチ手段５６をダイオード７６にそれぞれ置き換えたもので、その他は図９と同様である。
【００４５】
主スイッチング素子１のオフ期間中はＭＯＳＦＥＴ７４が導通状態となり、ＭＯＳＦＥＴ７９は阻止状態となる。この場合、ダイオード７６は順方向にバイアスされ導通状態となる。主スイッチング素子１のオン期間中は、上記とは逆にＭＯＳＦＥＴ７４が阻止状態となり、ＭＯＳＦＥＴ７９は導通状態となる。この場合、ダイオード７６は逆方向にバイアスされ阻止状態となる。これにより、スイッチ手段５６の代わりにダイオード７６を用いても、図８の場合と同様の作用・効果が得られることになる。
【００４６】
従って、ＭＯＳＦＥＴ７２のオン抵抗６２をインピーダンス素子として使用すれば、主スイッチング素子１のゲート放電電流を制限することができる。これにより、ターンオフ動作のスピードを調整し、スイッチング損失やノイズを調整することができる。
ＭＯＳＦＥＴ７４のオン抵抗６４をインピーダンス素子として使用すれば、コンデンサ１８に急峻な充電電流が流れることを防止し、制御電源１３の電圧変動を抑制することができる。
【００４７】
また、ＭＯＳＦＥＴ７７のオン抵抗６７をインピーダンス素子として使用し、ＭＯＳＦＥＴ７９のオン抵抗６９をインピーダンス素子として使用すれば主スイッチング素子１のゲート充電電流を制限することができる。これにより、ターンオン動作のスピードを調整し、スイッチング損失やノイズを調整することができる。
以上のことから、図９に示す回路についても、スイッチ手段５２，５４，５６，５７および５９の少なくとも１つにインピーダンス素子を直列接続して図３〜図７と同様の構成にし、同様の効果を期待することができるのは、勿論である。
【００４８】
なお、図１，図３〜図８，図９，図１１等に示すゲート駆動回路の全部または一部をＩＣ化することができる。スイッチ手段にＭＯＳＦＥＴ用いてこれらを集積すれば、ＩＣ化に好適である。これにより小型化，低コスト化を図ることができる。また、コンデンサ１５も容量の小さなものでよいので、ＩＣ内に形成することも可能であるが、ＩＣの製造コスト等を勘案して、別部品としてもよい。
【図面の簡単な説明】
【００４９】
【図１】この発明の実施の形態を示す回路図
【図２】図１の動作説明図
【図３】図１の第１の変形例を示す回路図
【図４】図１の第２の変形例を示す回路図
【図５】図１の第３の変形例を示す回路図
【図６】図１の第４の変形例を示す回路図
【図７】図１の第５の変形例を示す回路図
【図８】図１の第６の変形例を示す回路図
【図９】この発明の他の実施の形態を示す回路図
【図１０】図９の動作説明図
【図１１】図９の具体例を示す回路図
【図１２】第１の従来例を示す回路図
【図１３】第２の従来例を示す回路図
【図１４】図１３の動作説明図
【符号の説明】
【００５０】
１…主スイッチング素子、２…ゲート駆動回路、３，４５…ターンオン回路、４…コンデンサ充電回路、５，４２…ターンオフ回路、６…制御回路、１１，１３…制御電源、１２，１４，１６，１７，１９，５２，５４，５６，５７，５９…スイッチ手段、２２，２４，２７，２９，６２，６４，６７，６９…インピーダンス素子、３２，３４，３７，３９，７２，７４，７７，７９…ＭＯＳＦＥＴ（金属酸化膜型電界効果トランジスタ）３６，７６…ダイオード。
【特許請求の範囲】
【請求項１】
主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路において、
主スイッチング素子のソースまたはエミッタに接続される制御電源と、コンデンサと、前記制御電源により前記コンデンサを充電する充電手段とを有し、コンデンサに蓄えられた電荷を用いて主スイッチング素子のゲート容量を充電または放電することを特徴とするゲート駆動回路。
【請求項２】
主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の負極に接続するものにおいて、
前記制御電源の正極と主スイッチング素子のゲート間に第１のスイッチ手段からなるターンオン回路を有し、制御電源の正極と負極間に第２のスイッチ手段とコンデンサと第３のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの負極と主スイッチング素子のゲート間に接続される第４のスイッチ手段と、コンデンサの正極と制御電源の負極間に接続される第５のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオン期間に前記第１のスイッチ手段を導通させることで主スイッチング素子のゲート容量を充電するとともに、前記第２，第３のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオフ期間に前記第４，第５のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を放電することを特徴とするゲート駆動回路。
【請求項３】
前記第１〜第５のスイッチ手段の少なくとも１つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することを特徴とする請求項２に記載のゲート駆動回路。
【請求項４】
前記スイッチ手段とインピーダンス素子との各直列回路の代わりにＭＯＳＦＥＴを用い、このＭＯＳＦＥＴのオン抵抗をインピーダンス素子の代わりとすることを特徴とする請求項３に記載のゲート駆動回路。
【請求項５】
前記第３のスイッチ手段としてダイオードを用い、前記コンデンサの負極に前記ダイオードのアノードを接続し、前記制御電源の負極に前記ダイオードのカソードを接続することを特徴とする請求項２〜４のいずれか１つに記載のゲート駆動回路。
【請求項６】
主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の正極に接続するものにおいて、
前記制御電源の負極と主スイッチング素子のゲート間に第６のスイッチ手段からなるターンオフ回路を有し、制御電源の正極と負極間に第７のスイッチ手段とコンデンサと第８のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの正極と主スイッチング素子のゲート間に接続される第９のスイッチ手段と、コンデンサの負極と制御電源の正極間に接続される第１０のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオフ期間に前記第６のスイッチ手段を導通させることで主スイッチング素子のゲート容量を放電するとともに、前記第７，第８のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオン期間に前記第９，第１０のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を充電することを特徴とするゲート駆動回路。
【請求項７】
前記第６〜第１０のスイッチ手段の少なくとも１つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することを特徴とする請求項６に記載のゲート駆動回路。
【請求項８】
前記スイッチ手段とインピーダンス素子との各直列回路の代わりにＭＯＳＦＥＴを用い、このＭＯＳＦＥＴのオン抵抗をインピーダンス素子の代わりとすることを特徴とする請求項７に記載のゲート駆動回路。
【請求項９】
前記第８のスイッチ手段としてダイオードを用い、前記コンデンサの正極に前記ダイオードのカソードを接続し、前記制御電源の正極に前記ダイオードのアノードを接続することを特徴とする請求項６〜８のいずれか１つに記載のゲート駆動回路。
【請求項１０】
前記ゲート駆動回路の全部または一部をＩＣ化することを特徴とする請求項１〜９のいずれか１つに記載のゲート駆動回路。
【請求項１】
主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路において、
主スイッチング素子のソースまたはエミッタに接続される制御電源と、コンデンサと、前記制御電源により前記コンデンサを充電する充電手段とを有し、コンデンサに蓄えられた電荷を用いて主スイッチング素子のゲート容量を充電または放電することを特徴とするゲート駆動回路。
【請求項２】
主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の負極に接続するものにおいて、
前記制御電源の正極と主スイッチング素子のゲート間に第１のスイッチ手段からなるターンオン回路を有し、制御電源の正極と負極間に第２のスイッチ手段とコンデンサと第３のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの負極と主スイッチング素子のゲート間に接続される第４のスイッチ手段と、コンデンサの正極と制御電源の負極間に接続される第５のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオン期間に前記第１のスイッチ手段を導通させることで主スイッチング素子のゲート容量を充電するとともに、前記第２，第３のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオフ期間に前記第４，第５のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を放電することを特徴とするゲート駆動回路。
【請求項３】
前記第１〜第５のスイッチ手段の少なくとも１つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することを特徴とする請求項２に記載のゲート駆動回路。
【請求項４】
前記スイッチ手段とインピーダンス素子との各直列回路の代わりにＭＯＳＦＥＴを用い、このＭＯＳＦＥＴのオン抵抗をインピーダンス素子の代わりとすることを特徴とする請求項３に記載のゲート駆動回路。
【請求項５】
前記第３のスイッチ手段としてダイオードを用い、前記コンデンサの負極に前記ダイオードのアノードを接続し、前記制御電源の負極に前記ダイオードのカソードを接続することを特徴とする請求項２〜４のいずれか１つに記載のゲート駆動回路。
【請求項６】
主スイッチング素子のソースまたはエミッタを基準電位とし、正および負の電圧パルスを生成するゲート駆動回路であって、主スイッチング素子のソースまたはエミッタを制御電源の正極に接続するものにおいて、
前記制御電源の負極と主スイッチング素子のゲート間に第６のスイッチ手段からなるターンオフ回路を有し、制御電源の正極と負極間に第７のスイッチ手段とコンデンサと第８のスイッチ手段との直列回路からなるコンデンサ充電回路を有し、前記コンデンサの正極と主スイッチング素子のゲート間に接続される第９のスイッチ手段と、コンデンサの負極と制御電源の正極間に接続される第１０のスイッチ手段と、コンデンサとからなるターンオフ回路を有し、
主スイッチング素子のオフ期間に前記第６のスイッチ手段を導通させることで主スイッチング素子のゲート容量を放電するとともに、前記第７，第８のスイッチ手段を導通させることでコンデンサを充電し、主スイッチング素子のオン期間に前記第９，第１０のスイッチ手段を導通させることで、コンデンサに蓄積された電荷により主スイッチング素子のゲート容量を充電することを特徴とするゲート駆動回路。
【請求項７】
前記第６〜第１０のスイッチ手段の少なくとも１つを、それぞれスイッチ手段とインピーダンス素子との直列回路で構成することを特徴とする請求項６に記載のゲート駆動回路。
【請求項８】
前記スイッチ手段とインピーダンス素子との各直列回路の代わりにＭＯＳＦＥＴを用い、このＭＯＳＦＥＴのオン抵抗をインピーダンス素子の代わりとすることを特徴とする請求項７に記載のゲート駆動回路。
【請求項９】
前記第８のスイッチ手段としてダイオードを用い、前記コンデンサの正極に前記ダイオードのカソードを接続し、前記制御電源の正極に前記ダイオードのアノードを接続することを特徴とする請求項６〜８のいずれか１つに記載のゲート駆動回路。
【請求項１０】
前記ゲート駆動回路の全部または一部をＩＣ化することを特徴とする請求項１〜９のいずれか１つに記載のゲート駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−２００８９１（Ｐ２００９−２００８９１Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−４１１８８（Ｐ２００８−４１１８８）
【出願日】平成２０年２月２２日（２００８．２．２２）
【出願人】（０００００５２３４）富士電機ホールディングス株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月２２日（２００８．２．２２）
【出願人】（０００００５２３４）富士電機ホールディングス株式会社 (3,146)
【Ｆターム（参考）】
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