ザッピング素子及び半導体集積回路
【課題】ザッピング素子の破壊電圧を低電圧化すると共に、その製造コストを低減する。
【解決手段】ザッピング素子１００のゲート電極１４の幅は部分的に狭くなるように加工されている。即ち、ゲート電極１４は、その中央部に、小さい第１のゲート幅Ｗ１を持った第１のゲート電極部分１４Ｎと、その両側に、大きい第２のゲート幅Ｗ２を持った第２のゲート電極部分１４Ｗを有して構成されている。したがって、第１のゲート電極部分１４Ｎに対応したチャネル領域ＣＨの第１のチャネル長ＬＣ１は、第２のゲート電極部分１４Ｗに対応したチャネル領域ＣＨの第２のチャネル長ＬＣ２より短くなっている。
【解決手段】ザッピング素子１００のゲート電極１４の幅は部分的に狭くなるように加工されている。即ち、ゲート電極１４は、その中央部に、小さい第１のゲート幅Ｗ１を持った第１のゲート電極部分１４Ｎと、その両側に、大きい第２のゲート幅Ｗ２を持った第２のゲート電極部分１４Ｗを有して構成されている。したがって、第１のゲート電極部分１４Ｎに対応したチャネル領域ＣＨの第１のチャネル長ＬＣ１は、第２のゲート電極部分１４Ｗに対応したチャネル領域ＣＨの第２のチャネル長ＬＣ２より短くなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路定数等の変更を行うためのザッピング素子と、そのザッピング素子を内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路の回路定数等の変更を行うためのザッピング素子として、ポリシリコン・ザッピング素子、ツェナーザッピング素子が知られている。
【０００３】
ポリシリコン・ザッピング素子は、ポリシリコン配線に局所的にレーザーを照射するなどして、ポリシリコン配線を加熱、溶断してポリシリコン配線の電流経路を遮断することにより、回路定数等の変更（トリミング）を行うものである。
【０００４】
一方、ツェナーザッピング素子は、ツェナーダイオードのＰＮ接合に接合耐圧以上の破壊電圧を印加して、そのＰＮ接合を熱破壊することにより、アノード・カソード間を短絡させる。これにより、電流経路を変更して、回路定数等を変更するというものである。
【０００５】
ポリシリコン・ザッピング素子は、特許文献１に記載され、ツェナーザッピング素子は特許文献２、３に記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１３８８３９号公報
【特許文献２】特開２００７−１９４４５８号公報
【特許文献３】特開２０００−３４０７５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ポリシリコン・ザッピング素子の場合、ポリシリコン配線の溶断時に、上層絶縁膜又は下層絶縁膜にクラックが発生し、このクラックにポリシリコン破片が入り込み、この破片が一旦溶断されたポリシリコン配線を再接続してしまうおそれがあった。この再接続を回避するために、ポリシリコン配線上のパッシベーション膜に開口部を形成し、ポリシリコン破片を外部に放出することが考えられる。
【０００８】
しかしながら、パッシベーション膜に開口部を形成すると、耐湿性等の信頼性の低下を招き、また、開口部形成のための工程が増えるため製造コストが高くなるという問題があった。
【０００９】
一方、ツェナーザッピング素子の場合、加熱により溶解した金属片はＳｉ−ＳｉＯ２界面に入り込むので、上述のようなクラックの発生は抑えられるが、ＮＰＮ−ＴｒのＥＢ接合などのＰＮ接合を破壊するためには、破壊電圧をＰＮ接合耐圧以上の高電圧にする必要がある。破壊電圧が高電圧になると、ザッピングする抵抗、トランジスタ等の他の素子も高耐圧で形成する必要が生じる。
【００１０】
そこで、本発明はザッピング素子の破壊電圧を低電圧化し、しかもその製造コストを低減することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のザッピング素子は、第１導電型の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の端部に整合して、前記半導体層の表面に形成された第２導電型のソース層及びドレイン層と、前記ソース層と前記ドレイン層の間の前記半導体層の表面に形成されたチャネル領域と、を備え、前記ゲート電極のソース・ドレイン方向の長さは部分的に小さくなっていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ザッピング素子の破壊電圧を低電圧化し、しかもその製造コストを低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態によるザッピング素子の平面図である。
【図２】本発明の実施形態によるザッピング素子の断面図である。
【図３】本発明の実施形態によるザッピング素子の破壊後の断面図である。
【図４】本発明の実施形態によるザッピング素子の断面図である。
【図５】本発明の実施形態によるザッピング素子を応用したトランジスタ回路の回路である。
【図６】本発明の実施形態によるザッピング素子を応用した抵抗回路の回路である。
【発明を実施するための形態】
【００１４】
本発明の実施形態によるザッピング素子１００を図１乃至図４に基づいて説明する。図１はザッピング素子１００の平面図である。図２（Ａ）は図１のＡ−Ａ線に沿った断面図、図２（Ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【００１５】
ザッピング素子１００は、基本的にはＭＯＳトランジスタ構造を用いたものであり、Ｐ−型の半導体基板１１、ＬＯＣＯＳ膜１２、ゲート絶縁膜１３、ゲート電極１４、Ｎ＋型のドレイン層１５、Ｎ＋型のソース層１６、チャネル領域ＣＨ、Ｐ＋型コンタクト層１７、層間絶縁膜１８、ドレイン電極２０、ソース電極２１、保護膜２２を含んで構成される。
【００１６】
Ｐ−型の半導体基板１１（本発明の「半導体層」の一例）は、例えば、Ｐ−型シリコン基板で形成される。ゲート絶縁膜１３は、半導体基板１１の表面上に形成され、ゲート絶縁膜１３上に、ポリシリコン等からなるゲート電極１４が形成されている。ドレイン層１５は、ゲート電極１４の一方の端に整合して半導体基板１１の表面に形成され、ソース層１６は、ゲート電極１４の他方の端に整合して半導体基板１１の表面に形成されている。つまり、ドレイン層１５及びソース層１６はゲート電極１４をマスクとしたイオン注入により、自己整合的（セルフアライン）に形成されている。チャネル領域ＣＨは、ゲート電極１４の下であって、ドレイン層１５とソース層１６の間の半導体基板１１の表面に形成される。なお、ＬＯＣＯＳ膜１２は、素子分離のために、ドレイン層１５及びソース層１６等の活性化領域を囲んで形成される。
【００１７】
ドレイン電極２０は、層間絶縁膜１８の中に形成されたコンタクトホールＣＴ１，ＣＴ２，ＣＴ５等を通して、ドレイン層１５に電気的に接続されている。ソース電極２１は、層間絶縁膜１８の中に形成されたコンタクトホールＣＴ３，ＣＴ６等を通して、ソース層１６に電気的に接続されている。ドレイン電極２０、ソース電極２１はアルミニウム等の金属で形成される。
【００１８】
そして、ゲート電極１４の幅は部分的に狭くなるように加工されている。即ち、ゲート電極１４は、図１の平面図で見て、その中央部に、小さい第１のゲート幅Ｗ１を持った第１のゲート電極部分１４Ｎと、その両側に、大きい第２のゲート幅Ｗ２を持った第２のゲート電極部分１４Ｗを有して構成されている（Ｗ１＜Ｗ２）。
【００１９】
ＭＯＳトランジスタ構造においては、ドレイン層１５とソース層１６はゲート電極１４に整合して形成されていることから、第１のゲート電極部分１４Ｎに対応したチャネル領域ＣＨの第１のチャネル長ＬＣ１は、第２のゲート電極部分１４Ｗに対応したチャネル領域ＣＨの第２のチャネル長ＬＣ２より短くなっている（ＬＣ１＜ＬＣ２）。
【００２０】
これにより、ドレイン電極２０に破壊電圧を印加した時に、第１のチャネル長ＬＣ１のチャネル領域ＣＨの部分にチャネル電流（ドレイン層１５とソース層１６の間に流れる電流）が集中し、その部分とその周辺が集中して加熱されることから、破壊電圧を下げることができる。例えば、第１のゲート幅Ｗ１を０．４μｍ、第２のゲート幅Ｗ２を０．４μｍとすると、破壊電圧は１０Ｖ程度になる。この破壊電圧は、通常のツェナーザッピング素子の破壊電圧２０Ｖ程度のおよそ半分である。
【００２１】
図３は、図２（Ａ）に対応する図であり、ドレイン電極２０に破壊電圧を印加して、ＰＮ接合を破壊した状態の一例を示している。図示のように、破壊電圧に伴うチャネル電流により発生した熱により、ドレイン電極２０又はソース電極２１からアルミニウム等の電極材料が溶出し、その溶出した電極材料形成によって、チャネル領域ＣＨを覆う短絡金属層１９が形成されている。これにより、ドレイン層１５とソース層１６は、短絡金属層１９を介して恒久的に電気的に短絡されている。
【００２２】
なお、図１の構造では、小さい第１のゲート幅Ｗ１を持った第１のゲート電極部分１４Ｎをゲート電極１４の中央部に形成しているが、第１のゲート電極部分１４Ｎは、ゲート電極１４の任意の箇所に形成することができる。
【００２３】
このように、ザッピング素子１００によれば、通常のツェナーザッピング素子に比して破壊電圧を低減できる。これにより、他の素子を高耐圧構造で形成する必要がなくなる。また、ザッピング素子１００の構造はＭＯＳトランジスタの工程で形成することができるので、ＭＯＳトランジスタを含むＩＣでは製造工程の増加はなく、製造コストを抑えることができる。また、微細化ＭＯＳプロセスを用いれば、ゲート電極１４の幅は高精度に加工することができる。
【００２４】
上述のように、ゲート電極１４にゲート幅が小さい第１のゲート電極部分１４Ｎを部分的に形成することにより、破壊電圧を低減することができるが、それと同時に、破壊前のオフ状態において、ソース・ドレイン間のリーク電流を小さくすることもできる。この理由は以下の通りである。
【００２５】
即ち、ゲート電極１４は、比較的大きい第２のゲート幅Ｗ２の第２のゲート電極部分１４Ｗを有しており、この第２のゲート電極部分１４Ｗにおいては、第２のチャネル長ＬＣ２が比較的長いため、前記リーク電流は小さくなる。従って、この場合のザッピング素子１００の全体のリーク電流は、ゲート電極１４の全体のゲート幅を小さくする場合と比較すると低減される。
【００２６】
また、Ｐ＋型コンタクト層１７にソース電極２１を接続することにより、半導体基板１１をソース層１６に電気的に接続することが好ましい。これは以下の理由による。即ち、破壊電圧をドレイン電極２０に印加してチャネル電流を流す時、チャネル電流には寄生バイポーラトランジスタ３０の電流が相当寄与している。
【００２７】
この場合、寄生バイポーラトランジスタ３０は、図３に示すように、ドレイン層１５をエミッタとし、半導体基板１１の表面をベースとし、ソース層１６をコレクタとしている。そこで、ベースである半導体基板１１をソース層１６に電気的に接続することにより、半導体基板１１の電位をコレクタであるソース電位に固定し、寄生バイポーラトランジスタ３０の電流を安定に流すことができる。
【００２８】
また、図１に示すように、ゲート電極１４はソース電極２１を介して、ソース層１６と電気的に接続されていることが好ましい。この場合、ソース電極２１はゲート電極１４上の層間絶縁膜１８に形成されたコンタクトホールＣＴ８、ＣＴ９を介してゲート電極１４に接続される。これは、ＰＮ接合の破壊前においてザッピング素子１００をオフ状態に設定するためである。
【００２９】
また、図４に示すように、ザッピング素子１００を構成しているゲート電極１４、ドレイン層１５、ソース層１６、ドレイン電極２０、ソース電極２１等を覆ってクラック防御用の金属層２４を形成することが好ましい。
【００３０】
この場合、ドレイン電極２０及びソース電極２１を覆って層間絶縁膜２３が形成され、この層間絶縁膜２３上に金属層２４が形成される。さらに、金属層２４を覆ってシリコン窒化膜等からなる保護膜２５が形成される。
【００３１】
ザッピング素子１００においては、破壊電圧の印加による発熱によって層間絶縁膜１８，２３等にクラックが発生する可能性は小さいが、金属層２４を形成することにより、層間絶縁膜１８、２３等にクラックが発生したとしても、金属層２４により、そのクラックを止め、クラックが金属層２４の上方に広がることを防止することができる。この場合、金属層２４は、他の素子に電気的に接続されていないダミーパターンであることが好ましい。
【００３２】
なお、本実施形態において、Ｐ−型の半導体基板１１の代わりに、Ｎ−型の半導体基板１１を用い、その表面にＰ−型半導体層又はＰ−型ウエルを形成し、このＰ−型半導体層等の表面に、上述のザッピング素子１００の構造を形成しても良い。
【００３３】
以下に、ザッピング素子１００の応用例を図５及び図６を参照して説明する。図５は、上述のザッピング素子１００を応用したトランジスタ回路２００の回路図である。このトランジスタ回路２００は、端子Ｐ１、抵抗Ｒ１，Ｒ２、ＮＰＮ型トランジスタＴＲ１及びザッピング素子１００を含んで構成される。トランジスタ回路２００は、半導体集積回路の一部を構成しており、ザッピング素子１００も当該半導体集積回路に内蔵されている。
【００３４】
ザッピング素子１００のドレイン電極２０は端子Ｐ１に接続され、ソース電極２１は接地される。端子Ｐ１と電源電位Ｖｃｃの間に抵抗Ｒ１が接続されている。ＮＰＮ型トランジスタＴＲ１のベースは抵抗Ｒ２を介して端子Ｐ１に接続され、エミッタは接地されている。
【００３５】
破壊前のザッピング素子１００はオフ状態なので、ＮＰＮ型トランジスタＴＲ１のベースには、抵抗Ｒ１，Ｒ２を介して電源電位Ｖｃｃが印加される。これにより、ＮＰＮ型トランジスタＴＲ１はオンする。端子Ｐ１に破壊電圧が印加され、ザッピング素子１００が前述のように破壊されると、ザッピング素子１００は導通状態になるので、ＮＰＮ型トランジスタＴＲ１のベースは、ザッピング素子１００を介して接地される。これにより、ＮＰＮ型トランジスタＴＲ１はオフする。即ち、ザッピング素子１００はＮＰＮ型トランジスタのオンオフの状態をザッピングすることができる。
【００３６】
図６は、上述のザッピング素子１００を応用した抵抗回路３００の回路図である。この抵抗回路３００は、端子Ｐ３〜Ｐ６、抵抗Ｒ３，Ｒ４及びザッピング素子１００Ａ，１００Ｂを含んで構成される。ザッピング素子１００Ａ，１００Ｂは、上述のザッピング素子１００と同じ構成を有している。抵抗回路３００は、半導体集積回路の一部を構成しており、ザッピング素子１００も当該半導体集積回路に内蔵されている。
【００３７】
破壊前のザッピング素子１００Ａ，１００Ｂはオフ状態なので、端子Ｐ５、Ｐ６の間の抵抗値は、抵抗Ｒ３，Ｒ４の抵抗値の和である。今、端子Ｐ２，Ｐ３間に破壊電圧を印加して、ザッピング素子１００Ａを破壊した場合、端子Ｐ５からザッピング素子１００Ａを経由して抵抗Ｒ４に至る電流経路が形成されるので、短絡されたザッピング素子１００Ａの抵抗値が無視できるほど小さければ、端子Ｐ５、Ｐ６の間の抵抗値はＲ４の抵抗値となる。
【００３８】
同様に、端子Ｐ３，Ｐ４間に破壊電圧を印加して、ザッピング素子１００Ｂを破壊した場合、端子Ｐ６からザッピング素子１００Ｂを経由して抵抗Ｒ３に至る電流経路が形成されるので、短絡されたザッピング素子１００Ｂの抵抗値が無視できるほど小さければ、端子Ｐ５、Ｐ６の間の抵抗値はＲ３の抵抗値となる。即ち、ザッピング素子１００Ａ，１００Ｂにより、抵抗回路３００の抵抗値をトリミングすることができる。
【００３９】
なお、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、上述の実施形態のザッピング素子１００は、Ｎチャネル型ＭＯＳトランジスタに基づいているが、Ｐチャネル型ＭＯＳトランジスタに基づいて構成することもできる。
【符号の説明】
【００４０】
１１ 半導体基板 １２ ＬＯＣＯＳ膜 １３ ゲート絶縁膜
１４ ゲート電極 １５ ドレイン層 １６ ソース層
１７ Ｐ＋型コンタクト層 １８ 層間絶縁膜 １９ 短絡金属層
２０ ドレイン電極 ２１ ソース電極 ２３ 層間絶縁膜
２４ 金属層 ２５ 保護膜
３０ 寄生バイポーラトランジスタ
１００，１００Ａ，１００Ｂ ザッピング素子 ＣＨ チャネル領域
ＣＴ１〜ＣＴ９ コンタクトホール Ｒ１〜Ｒ４ 抵抗
Ｐ１〜Ｐ６ 端子
【技術分野】
【０００１】
本発明は、回路定数等の変更を行うためのザッピング素子と、そのザッピング素子を内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路の回路定数等の変更を行うためのザッピング素子として、ポリシリコン・ザッピング素子、ツェナーザッピング素子が知られている。
【０００３】
ポリシリコン・ザッピング素子は、ポリシリコン配線に局所的にレーザーを照射するなどして、ポリシリコン配線を加熱、溶断してポリシリコン配線の電流経路を遮断することにより、回路定数等の変更（トリミング）を行うものである。
【０００４】
一方、ツェナーザッピング素子は、ツェナーダイオードのＰＮ接合に接合耐圧以上の破壊電圧を印加して、そのＰＮ接合を熱破壊することにより、アノード・カソード間を短絡させる。これにより、電流経路を変更して、回路定数等を変更するというものである。
【０００５】
ポリシリコン・ザッピング素子は、特許文献１に記載され、ツェナーザッピング素子は特許文献２、３に記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１３８８３９号公報
【特許文献２】特開２００７−１９４４５８号公報
【特許文献３】特開２０００−３４０７５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ポリシリコン・ザッピング素子の場合、ポリシリコン配線の溶断時に、上層絶縁膜又は下層絶縁膜にクラックが発生し、このクラックにポリシリコン破片が入り込み、この破片が一旦溶断されたポリシリコン配線を再接続してしまうおそれがあった。この再接続を回避するために、ポリシリコン配線上のパッシベーション膜に開口部を形成し、ポリシリコン破片を外部に放出することが考えられる。
【０００８】
しかしながら、パッシベーション膜に開口部を形成すると、耐湿性等の信頼性の低下を招き、また、開口部形成のための工程が増えるため製造コストが高くなるという問題があった。
【０００９】
一方、ツェナーザッピング素子の場合、加熱により溶解した金属片はＳｉ−ＳｉＯ２界面に入り込むので、上述のようなクラックの発生は抑えられるが、ＮＰＮ−ＴｒのＥＢ接合などのＰＮ接合を破壊するためには、破壊電圧をＰＮ接合耐圧以上の高電圧にする必要がある。破壊電圧が高電圧になると、ザッピングする抵抗、トランジスタ等の他の素子も高耐圧で形成する必要が生じる。
【００１０】
そこで、本発明はザッピング素子の破壊電圧を低電圧化し、しかもその製造コストを低減することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のザッピング素子は、第１導電型の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の端部に整合して、前記半導体層の表面に形成された第２導電型のソース層及びドレイン層と、前記ソース層と前記ドレイン層の間の前記半導体層の表面に形成されたチャネル領域と、を備え、前記ゲート電極のソース・ドレイン方向の長さは部分的に小さくなっていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ザッピング素子の破壊電圧を低電圧化し、しかもその製造コストを低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態によるザッピング素子の平面図である。
【図２】本発明の実施形態によるザッピング素子の断面図である。
【図３】本発明の実施形態によるザッピング素子の破壊後の断面図である。
【図４】本発明の実施形態によるザッピング素子の断面図である。
【図５】本発明の実施形態によるザッピング素子を応用したトランジスタ回路の回路である。
【図６】本発明の実施形態によるザッピング素子を応用した抵抗回路の回路である。
【発明を実施するための形態】
【００１４】
本発明の実施形態によるザッピング素子１００を図１乃至図４に基づいて説明する。図１はザッピング素子１００の平面図である。図２（Ａ）は図１のＡ−Ａ線に沿った断面図、図２（Ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【００１５】
ザッピング素子１００は、基本的にはＭＯＳトランジスタ構造を用いたものであり、Ｐ−型の半導体基板１１、ＬＯＣＯＳ膜１２、ゲート絶縁膜１３、ゲート電極１４、Ｎ＋型のドレイン層１５、Ｎ＋型のソース層１６、チャネル領域ＣＨ、Ｐ＋型コンタクト層１７、層間絶縁膜１８、ドレイン電極２０、ソース電極２１、保護膜２２を含んで構成される。
【００１６】
Ｐ−型の半導体基板１１（本発明の「半導体層」の一例）は、例えば、Ｐ−型シリコン基板で形成される。ゲート絶縁膜１３は、半導体基板１１の表面上に形成され、ゲート絶縁膜１３上に、ポリシリコン等からなるゲート電極１４が形成されている。ドレイン層１５は、ゲート電極１４の一方の端に整合して半導体基板１１の表面に形成され、ソース層１６は、ゲート電極１４の他方の端に整合して半導体基板１１の表面に形成されている。つまり、ドレイン層１５及びソース層１６はゲート電極１４をマスクとしたイオン注入により、自己整合的（セルフアライン）に形成されている。チャネル領域ＣＨは、ゲート電極１４の下であって、ドレイン層１５とソース層１６の間の半導体基板１１の表面に形成される。なお、ＬＯＣＯＳ膜１２は、素子分離のために、ドレイン層１５及びソース層１６等の活性化領域を囲んで形成される。
【００１７】
ドレイン電極２０は、層間絶縁膜１８の中に形成されたコンタクトホールＣＴ１，ＣＴ２，ＣＴ５等を通して、ドレイン層１５に電気的に接続されている。ソース電極２１は、層間絶縁膜１８の中に形成されたコンタクトホールＣＴ３，ＣＴ６等を通して、ソース層１６に電気的に接続されている。ドレイン電極２０、ソース電極２１はアルミニウム等の金属で形成される。
【００１８】
そして、ゲート電極１４の幅は部分的に狭くなるように加工されている。即ち、ゲート電極１４は、図１の平面図で見て、その中央部に、小さい第１のゲート幅Ｗ１を持った第１のゲート電極部分１４Ｎと、その両側に、大きい第２のゲート幅Ｗ２を持った第２のゲート電極部分１４Ｗを有して構成されている（Ｗ１＜Ｗ２）。
【００１９】
ＭＯＳトランジスタ構造においては、ドレイン層１５とソース層１６はゲート電極１４に整合して形成されていることから、第１のゲート電極部分１４Ｎに対応したチャネル領域ＣＨの第１のチャネル長ＬＣ１は、第２のゲート電極部分１４Ｗに対応したチャネル領域ＣＨの第２のチャネル長ＬＣ２より短くなっている（ＬＣ１＜ＬＣ２）。
【００２０】
これにより、ドレイン電極２０に破壊電圧を印加した時に、第１のチャネル長ＬＣ１のチャネル領域ＣＨの部分にチャネル電流（ドレイン層１５とソース層１６の間に流れる電流）が集中し、その部分とその周辺が集中して加熱されることから、破壊電圧を下げることができる。例えば、第１のゲート幅Ｗ１を０．４μｍ、第２のゲート幅Ｗ２を０．４μｍとすると、破壊電圧は１０Ｖ程度になる。この破壊電圧は、通常のツェナーザッピング素子の破壊電圧２０Ｖ程度のおよそ半分である。
【００２１】
図３は、図２（Ａ）に対応する図であり、ドレイン電極２０に破壊電圧を印加して、ＰＮ接合を破壊した状態の一例を示している。図示のように、破壊電圧に伴うチャネル電流により発生した熱により、ドレイン電極２０又はソース電極２１からアルミニウム等の電極材料が溶出し、その溶出した電極材料形成によって、チャネル領域ＣＨを覆う短絡金属層１９が形成されている。これにより、ドレイン層１５とソース層１６は、短絡金属層１９を介して恒久的に電気的に短絡されている。
【００２２】
なお、図１の構造では、小さい第１のゲート幅Ｗ１を持った第１のゲート電極部分１４Ｎをゲート電極１４の中央部に形成しているが、第１のゲート電極部分１４Ｎは、ゲート電極１４の任意の箇所に形成することができる。
【００２３】
このように、ザッピング素子１００によれば、通常のツェナーザッピング素子に比して破壊電圧を低減できる。これにより、他の素子を高耐圧構造で形成する必要がなくなる。また、ザッピング素子１００の構造はＭＯＳトランジスタの工程で形成することができるので、ＭＯＳトランジスタを含むＩＣでは製造工程の増加はなく、製造コストを抑えることができる。また、微細化ＭＯＳプロセスを用いれば、ゲート電極１４の幅は高精度に加工することができる。
【００２４】
上述のように、ゲート電極１４にゲート幅が小さい第１のゲート電極部分１４Ｎを部分的に形成することにより、破壊電圧を低減することができるが、それと同時に、破壊前のオフ状態において、ソース・ドレイン間のリーク電流を小さくすることもできる。この理由は以下の通りである。
【００２５】
即ち、ゲート電極１４は、比較的大きい第２のゲート幅Ｗ２の第２のゲート電極部分１４Ｗを有しており、この第２のゲート電極部分１４Ｗにおいては、第２のチャネル長ＬＣ２が比較的長いため、前記リーク電流は小さくなる。従って、この場合のザッピング素子１００の全体のリーク電流は、ゲート電極１４の全体のゲート幅を小さくする場合と比較すると低減される。
【００２６】
また、Ｐ＋型コンタクト層１７にソース電極２１を接続することにより、半導体基板１１をソース層１６に電気的に接続することが好ましい。これは以下の理由による。即ち、破壊電圧をドレイン電極２０に印加してチャネル電流を流す時、チャネル電流には寄生バイポーラトランジスタ３０の電流が相当寄与している。
【００２７】
この場合、寄生バイポーラトランジスタ３０は、図３に示すように、ドレイン層１５をエミッタとし、半導体基板１１の表面をベースとし、ソース層１６をコレクタとしている。そこで、ベースである半導体基板１１をソース層１６に電気的に接続することにより、半導体基板１１の電位をコレクタであるソース電位に固定し、寄生バイポーラトランジスタ３０の電流を安定に流すことができる。
【００２８】
また、図１に示すように、ゲート電極１４はソース電極２１を介して、ソース層１６と電気的に接続されていることが好ましい。この場合、ソース電極２１はゲート電極１４上の層間絶縁膜１８に形成されたコンタクトホールＣＴ８、ＣＴ９を介してゲート電極１４に接続される。これは、ＰＮ接合の破壊前においてザッピング素子１００をオフ状態に設定するためである。
【００２９】
また、図４に示すように、ザッピング素子１００を構成しているゲート電極１４、ドレイン層１５、ソース層１６、ドレイン電極２０、ソース電極２１等を覆ってクラック防御用の金属層２４を形成することが好ましい。
【００３０】
この場合、ドレイン電極２０及びソース電極２１を覆って層間絶縁膜２３が形成され、この層間絶縁膜２３上に金属層２４が形成される。さらに、金属層２４を覆ってシリコン窒化膜等からなる保護膜２５が形成される。
【００３１】
ザッピング素子１００においては、破壊電圧の印加による発熱によって層間絶縁膜１８，２３等にクラックが発生する可能性は小さいが、金属層２４を形成することにより、層間絶縁膜１８、２３等にクラックが発生したとしても、金属層２４により、そのクラックを止め、クラックが金属層２４の上方に広がることを防止することができる。この場合、金属層２４は、他の素子に電気的に接続されていないダミーパターンであることが好ましい。
【００３２】
なお、本実施形態において、Ｐ−型の半導体基板１１の代わりに、Ｎ−型の半導体基板１１を用い、その表面にＰ−型半導体層又はＰ−型ウエルを形成し、このＰ−型半導体層等の表面に、上述のザッピング素子１００の構造を形成しても良い。
【００３３】
以下に、ザッピング素子１００の応用例を図５及び図６を参照して説明する。図５は、上述のザッピング素子１００を応用したトランジスタ回路２００の回路図である。このトランジスタ回路２００は、端子Ｐ１、抵抗Ｒ１，Ｒ２、ＮＰＮ型トランジスタＴＲ１及びザッピング素子１００を含んで構成される。トランジスタ回路２００は、半導体集積回路の一部を構成しており、ザッピング素子１００も当該半導体集積回路に内蔵されている。
【００３４】
ザッピング素子１００のドレイン電極２０は端子Ｐ１に接続され、ソース電極２１は接地される。端子Ｐ１と電源電位Ｖｃｃの間に抵抗Ｒ１が接続されている。ＮＰＮ型トランジスタＴＲ１のベースは抵抗Ｒ２を介して端子Ｐ１に接続され、エミッタは接地されている。
【００３５】
破壊前のザッピング素子１００はオフ状態なので、ＮＰＮ型トランジスタＴＲ１のベースには、抵抗Ｒ１，Ｒ２を介して電源電位Ｖｃｃが印加される。これにより、ＮＰＮ型トランジスタＴＲ１はオンする。端子Ｐ１に破壊電圧が印加され、ザッピング素子１００が前述のように破壊されると、ザッピング素子１００は導通状態になるので、ＮＰＮ型トランジスタＴＲ１のベースは、ザッピング素子１００を介して接地される。これにより、ＮＰＮ型トランジスタＴＲ１はオフする。即ち、ザッピング素子１００はＮＰＮ型トランジスタのオンオフの状態をザッピングすることができる。
【００３６】
図６は、上述のザッピング素子１００を応用した抵抗回路３００の回路図である。この抵抗回路３００は、端子Ｐ３〜Ｐ６、抵抗Ｒ３，Ｒ４及びザッピング素子１００Ａ，１００Ｂを含んで構成される。ザッピング素子１００Ａ，１００Ｂは、上述のザッピング素子１００と同じ構成を有している。抵抗回路３００は、半導体集積回路の一部を構成しており、ザッピング素子１００も当該半導体集積回路に内蔵されている。
【００３７】
破壊前のザッピング素子１００Ａ，１００Ｂはオフ状態なので、端子Ｐ５、Ｐ６の間の抵抗値は、抵抗Ｒ３，Ｒ４の抵抗値の和である。今、端子Ｐ２，Ｐ３間に破壊電圧を印加して、ザッピング素子１００Ａを破壊した場合、端子Ｐ５からザッピング素子１００Ａを経由して抵抗Ｒ４に至る電流経路が形成されるので、短絡されたザッピング素子１００Ａの抵抗値が無視できるほど小さければ、端子Ｐ５、Ｐ６の間の抵抗値はＲ４の抵抗値となる。
【００３８】
同様に、端子Ｐ３，Ｐ４間に破壊電圧を印加して、ザッピング素子１００Ｂを破壊した場合、端子Ｐ６からザッピング素子１００Ｂを経由して抵抗Ｒ３に至る電流経路が形成されるので、短絡されたザッピング素子１００Ｂの抵抗値が無視できるほど小さければ、端子Ｐ５、Ｐ６の間の抵抗値はＲ３の抵抗値となる。即ち、ザッピング素子１００Ａ，１００Ｂにより、抵抗回路３００の抵抗値をトリミングすることができる。
【００３９】
なお、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、上述の実施形態のザッピング素子１００は、Ｎチャネル型ＭＯＳトランジスタに基づいているが、Ｐチャネル型ＭＯＳトランジスタに基づいて構成することもできる。
【符号の説明】
【００４０】
１１ 半導体基板 １２ ＬＯＣＯＳ膜 １３ ゲート絶縁膜
１４ ゲート電極 １５ ドレイン層 １６ ソース層
１７ Ｐ＋型コンタクト層 １８ 層間絶縁膜 １９ 短絡金属層
２０ ドレイン電極 ２１ ソース電極 ２３ 層間絶縁膜
２４ 金属層 ２５ 保護膜
３０ 寄生バイポーラトランジスタ
１００，１００Ａ，１００Ｂ ザッピング素子 ＣＨ チャネル領域
ＣＴ１〜ＣＴ９ コンタクトホール Ｒ１〜Ｒ４ 抵抗
Ｐ１〜Ｐ６ 端子
【特許請求の範囲】
【請求項１】
第１導電型の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の端部に整合して、前記半導体層の表面に形成された第２導電型のソース層及びドレイン層と、前記ソース層と前記ドレイン層の間の前記半導体層の表面に形成されたチャネル領域と、を備え、前記ゲート電極のソース・ドレイン方向の長さは部分的に小さくなっていることを特徴とするザッピング素子。
【請求項２】
前記ドレイン層に電圧を印加することにより、前記チャネル領域に破壊電流を流して前記ソース層と前記ドレイン層との間を恒久的に短絡させることを特徴とする請求項１に記載のザッピング素子。
【請求項３】
前記半導体層は前記ソース層に電気的に接続されていることを特徴とする請求項１又は２に記載のザッピング素子。
【請求項４】
前記ゲート電極は前記ソース層と電気的に接続されていることを特徴とする請求項１乃至３のいずれかに記載のザッピング素子。
【請求項５】
前記ゲート電極、前記ソース層、前記ドレイン層を覆う金属層を備えることを特徴とする請求項１乃至請求項４のいずれかに記載のザッピング素子。
【請求項６】
請求項１乃至５のいずれかに記載のザッピング素子を備えることを特徴とする半導体集積回路。
【請求項１】
第１導電型の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の端部に整合して、前記半導体層の表面に形成された第２導電型のソース層及びドレイン層と、前記ソース層と前記ドレイン層の間の前記半導体層の表面に形成されたチャネル領域と、を備え、前記ゲート電極のソース・ドレイン方向の長さは部分的に小さくなっていることを特徴とするザッピング素子。
【請求項２】
前記ドレイン層に電圧を印加することにより、前記チャネル領域に破壊電流を流して前記ソース層と前記ドレイン層との間を恒久的に短絡させることを特徴とする請求項１に記載のザッピング素子。
【請求項３】
前記半導体層は前記ソース層に電気的に接続されていることを特徴とする請求項１又は２に記載のザッピング素子。
【請求項４】
前記ゲート電極は前記ソース層と電気的に接続されていることを特徴とする請求項１乃至３のいずれかに記載のザッピング素子。
【請求項５】
前記ゲート電極、前記ソース層、前記ドレイン層を覆う金属層を備えることを特徴とする請求項１乃至請求項４のいずれかに記載のザッピング素子。
【請求項６】
請求項１乃至５のいずれかに記載のザッピング素子を備えることを特徴とする半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１７５９９２（Ｐ２０１１−１７５９９２Ａ）
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願番号】特願２０１０−３６８７７（Ｐ２０１０−３６８７７）
【出願日】平成２２年２月２３日（２０１０．２．２３）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願日】平成２２年２月２３日（２０１０．２．２３）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
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