スピン感度を持つ希薄磁性半導体を備えるトンネル障壁層
本発明は、トンネル障壁層を有する磁気トンネル接合部であって、スピン感度を持つ希薄磁性半導体を含む磁気トンネル接合部を提供する。本発明に係る磁気トンネル接合部は、下部電極と結合される下部導線を含む。下部電極は、希薄磁性半導体に結合される。希薄磁性半導体は、上部導線と結合される上部電極へ結合される。前記下部電極は、非磁性体である。本発明は、更に、本発明に係るトンネル接合部を利用した、様々な構成部品やコンピュータを提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
磁気フィルタ障壁
本発明は、スピン感度を持つ（ｓｐｉｎ-ｓｅｎｓｉｔｉｖｅ）電子的光学的アプリケーション（ｅｌｅｃｔｒｏｎｉｃ ａｎｄ ｏｐｔｉｃａｌ ａｐｐｌｉｃａｔｉｏｎｓ）のための磁気トンネル接合(ＭＴＪ)デバイスに関する。 これらのアプリケーションは、不揮発性磁気ランダム・アクセス・メモリ(ＭＲＡＭｓ)、磁気ディスクドライブ用の磁気抵抗読み取りヘッド、スピンバルプ／磁気トンネルトランジスタ、超高速光スイッチ及び偏光変調出力（ｐｏｌａｒｉｚａｔｉｏｎ ｍｏｄｕｌａｔｅｄ ｏｕｔｐｕｔ）を持つ発光体を含む。他のアプリケーションは、可変論理関数（ｖａｒｉａｂｌｅ ｌｏｇｉｃ ｆｕｎｃｔｉｏｎ）と量子コンピュータを持つ論理デバイスであり、そん中に本発明はサブシステムとして取り込まれうる。特に、本発明は、ＭＴＪの特性と性能を向上させるためにスピンフィルタ関数を持つトンネル障壁を用いる。
【背景技術】
【０００２】
本発明の背景
磁気トンネル接合(ＭＴＪｓ)は、導電率を調整するために磁気抵抗効果（ｍａｇｎｅｔｏ ｒｅｓｉｓｔａｎｃｅ ｅｆｆｅｃｔ）を利用したデバイスである。ＭＴＪデバイスは、電極間に生じる電荷キャリアの量子力学的なトンネリングを許容するために十分に薄くされた絶縁障壁層によって分離された２つの強磁性体電極を含む（図１(ａ))。電極中では、電荷キャリアは、磁気特性の結果としてスピン分極される。スピンの大部分は、各電極の磁化方向に整列する。トンネル過程はスピン依存であるため、トンネル電流の大きさは２つの電極間の磁化の相対的な配向の関数である。磁場に対して異なる反応を示す電極を使用することによって、適度な強度の外部磁界によって磁化の相対的な配向を制御することができる。通常、トンネル電流は、電極が平行に配置されないと最小化されるが、電極が平行に配置されると最大となる。ＭＴＪは、特に、ＭＲＡＭｓなどの不揮発性記憶装置アレイ内のメモリセルとして、そして磁気センサーとして、例えば、磁気記録ディスクドライブ用の磁気抵抗読み取りヘッドにその用途が見出されている。
【０００３】
Ｓ/Ｎ比は、ＭＴＪデバイスアプリケーションの性能のために重要な鍵を握っている。信号の大きさは、デバイスによって示される磁気抵抗(ＭＲ)比ＡＲ/Ｒによって主に決定される。ここで、ＡＲは、２つの磁気配置間の抵抗の差である。信号を出力電圧として定義すると、信号の大きさはＩｂｘΔＲによって与えられる。ここで、Ｉｂはデバイスを通る一定バイアスのトンネリング電流である。ノイズに関しては、ノイズレベルは増加したデバイス抵抗Ｒに従って増加する。従って、ＭＴＪデバイスの最適な性能を達成するためには、小さなデバイス抵抗とともに大きなＭＲ比が必須である。以下、前者の量がどのように強磁性体電極のスピン分極に関係し、後者の量がどのように絶縁隔壁の特性に関係するかが記述される。
【０００４】
高いＭＲ比は、大きくスピン分極された電極層を必要とする。ＭＲと電極のスピン分極Ｐとの関係は、頻繁に用いられるように、以下の近似式[１]で表すことができる。
（１）
ここで、Ｐ１及びＰ２はそれぞれ、ＭＴＪデバイス内の上下電極のスピン分極である。強磁性遷移金属であるＦｅ、Ｃｏ、Ｎｉ及びこれらの合金は、従来のＭＴＪでスピン分極されたが電極層として使用される典型的な材料の代表である。これらの材料で達成可能な最大のスピン分極は、約５０％[２]である。したがって、Ｐ＝５０％のスピン分極を持つ２つの電極に対して、式(１)によれば得られる最大のＭＲは６７％である。これは、従来のＭＴＪデバイスのＭＲに対する本質的な限界として考えることができ、これまで報告されたものと比較しても非常に合理的である。ＭＴＪｓのために室温で上述した電極材料を使用して達成される典型的なＭＲ値は２０-４０％であり、非常にまれであるが、良くても約６０％までである。より高いＭＲ効果に対して継続的に高まる要求のために、この基準限界値を超えるための多くの努力がなされてきた。例えば、１００％に近いスピン分極と予測された[３]いわゆる半金属フェロ磁石（ｈａｌｆ-ｍｅｔａｌｌｉｃ ｆｅｒｒｏ ｍａｇｎｅｔｓ）などの代替の電極材料が試されたが、実際には真の半金属を実現することが極めて難しいことが証明されている[４]。
【０００５】
導線と強磁性体電極の抵抗は抵抗にほとんど寄与しないため、ＭＴＪデバイスの抵抗は、絶縁性のトンネル障壁層の抵抗によって支配的に決定される。したがって、障壁層抵抗はまた、ＭＴＪデバイスの主なノイズ源である。さらに、電流が層表面に垂直に流れるため、抵抗はデバイスの側部の面積に反比例する。ＭＲＡＭ配列などの高密度アプリケーションのために、Ｓ/Ｎ比がＭＴＪセルの面積の減少に伴って悪化するにつれて、これは非常に重要となる。一般的には、面積Ａ(ＲＡ)と抵抗Ｒの積としてＭＴＪ抵抗が記述される。絶縁隔壁に対するＲＡ積は、単純に以下のように表すことができる。
（２）
ここで、ｄは障壁の厚さであり、φはトンネル障壁である（図１（ｂ））。明りょうにするために、定数
は、指数項から省略した。従って、抵抗は、ｄとφの両方に対し指数関数的に増加し、ＭＴＪ抵抗を抑えるためには、障壁厚さ及び／又は障壁高さはより小さくされなければならない。ＭＲＡＭアプリケーションに対しては、デバイスの２つの信号状態が検出される必要があり、５００-１０００Ωμｍ２のＲＡ値によって許容できるＳ/Ｎ比がもたらされる。一方、磁気抵抗読み取りヘッドアプリケーションに対しては、信号状態の連続的な範囲が検出可能である必要があり、今日の金属性の大型磁気抵抗ヘッドに競争力があるようになるためには、１０Ωμｍ２以下のオーダーのＲＡ値が必要である。従来技術では、ＭＴＪ内の絶縁障壁層は、アルミナ（Ａｌ２０３）で構成されている。アルミナは、層の連続性が高く、非常に薄することができる安定した酸化物絶縁体である。上述したＲＡ範囲を満たすためには、アルミナ障壁厚さは、ＭＲＡＭに対して約１ｎｍ、読み取りヘッドに対して約０.６-０.７ｎｍの極薄に（ｕｌｔｒａ ｔｈｉｎ）作られる必要があることが分かる。この厚み領域では、これらの非常に低いＲＡ値を得るために必要な極薄トンネル障壁層内の量子点欠陥（ｑｕａｎｔｕｍ ｐｏｉｎｔ ｄｅｆｅｃｔｓ）及び／又はマイクロスコピックピンホール（ｍｉｃｒｏｓｃｏｐｉｃ ｐｉｎ ｈｏｌｅｓ）によって、ＭＲは典型的には劣化する。アルミナ障壁厚さをこの極薄領域にする主なものは、従来の強磁性体電極材料で形成される２.３-３ｅＶの大きな障壁高さである。
【０００６】
したがって、ＭＴＪデバイスを更に改善するためには、スピン分極を増加させると共に、ＭＲを劣化させることなく障壁抵抗を低減する方法を見つけなければならない.
上述の限界を考慮して、本願は、適当な手法である従来のＭＴＪ構造から脱却することを提案する。
【発明の開示】
【課題を解決するための手段】
【０００７】
発明の概要
本発明は、従来技術のアルミナトンネル障壁層を、低い障壁高さとスピンフィルタ機能とを持った、強磁性半導体で構成されたトンネル障壁層に置き換えられる磁気トンネル接合部（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）である。これによって、スピン感度が障壁層に導入されるため、従来技術の強磁性体電極の１つと非磁性体電極とを置き換えることができる。このような低い実行障壁高さ（ｌｏｗ ｅｆｆｅｃｔｉｖｅ ｂａｒｒｉｅｒ ｈｅｉｇｈｔ）を持つスピンフィルタ障壁を備えるＭＴＪデバイスは、同調型抵抗（ｔｕｎａｂｌｅ ｒｅｓｉｓｔａｎｃｅ）を持つＭＲ効果を高め、より単純なＭＴＪデバイス構造が望まれる。本発明は上記のように要約したが、本発明は添付の請求項１-１０によって定められる。
【０００８】
本発明の上述した特徴と付加的な特徴を十分に理解するために、添付図面を参照しながら以下の詳細な説明に参照文献を付した。
【発明を実施するための最良の形態】
【０００９】
好適な実施形態の説明
従来のＭＴＪデバイスは、電極の制限されたスピン分極及びアルミナ障壁の高いＲＡが要因となって、更なる改良の余地がほとんどない。特に、障壁の均一性を保ちながら、アルミナ障壁厚さを極薄領域に減少させるために、多くの努力が効果的な方法の開発になされてきた。これは、極めて困難であることが分かってきた。本発明は、従来のＭＴＪデバイスと比べて、減少したＲＡ値で、より高いスピン分極を提供するポテンシャルを持つ別のタイプのＭＴＪデバイス構造を備える。
【００１０】
図１(ａ)は、従来技術のＭＴＪデバイス構造の断面を示す図である。多くの場合はＣｏである下部強磁性体電極層（「固定された」層）は、通常、ＣｏＯなどの反強磁性層（不図示）の上に成長し、交流バイアスを通して（ｖｉａ ｅｘｃｈａｎｇｅ ｂｉａｓ）下部強磁性体電極の永久磁化方向（ｐｅｒｍａｎｅｎｔ ｍａｇｎｅｔｉｚａｔｉｏｎ ｄｉｒｅｃｔｉｏｎ）を作り出す。本発明の目的は、下部電極を外部に印加された電界を感知しない（ｉｎｓｅｎｓｉｔｉｖｅ）ようにすることである。一方、上部電極(「自由な」層)は、外部磁界によって容易にその磁化方向を変更することができるように、パーマロイ(ＮｉＦｅ)などの軟磁性体で作られる。このような方法で、２つの層の間の磁化の相対的な配向を制御することができる。障壁は、多くの場合、アモルファスのアルミナの薄層で構成される。導線は上下電極層に接続され、電流がその層に垂直に流れる。このデバイスでは、ＭＲ効果は、「自由な」上部層と「固定された」下部層との間で、磁化の相対的な配向に依存した抵抗変化として顕著に作用する。
【００１１】
図２(ａ)は、本発明のＭＴＪデバイス構造の断面を示す図である。スピンフィルタトンネル障壁（ｓｐｉｎ-ｆｉｌｔｅｒ ｔｕｎｎｅｌｉｎｇ ｂａｒｒｉｅｒ）で構成されるデバイスは、下部非磁性体電極と強磁性体電極との間に挟まれる。非磁性体電極は、任意の導電材料で構成され、金属に限定されない。上部強磁性体「自由」層電極は、軟磁性体で構成される。この軟磁性体では、外部電界（ｅｘｔｅｒｎａｌ ｆｉｅｌｄ）によって磁化が容易に操作されうる。スピンフィルタ障壁材料は、金属元素がドーピングされたワイドバンドギャップ半導体で構成されうる。この金属元素は、本来非磁性体である半導体母体結晶（ｈｏｓｔ ｃｒｙｓｔａｌ）中で強磁性を生み出す。これらのタイプの材料は、希薄磁性半導体と呼ばれる。従来のＭＴＪデバイスに対して、「固定された」層はスピンフィルタ障壁と表され、ＭＲ効果は、上部の「自由な」層と障壁との間で、相対的な磁化の配向に依存した抵抗変化として顕著に作用する。以下に、強磁性半導体障壁特性のより詳細な説明を示す。半導体結晶の強磁性は、金属不純物間でスピン分極された電荷キャリアによって調整される。これは、伝導帯のスピンに依存したエネルギー分裂を引き起こす。言い換えれば、伝導帯端は、あるスピン配向の方が反対のスピン配向よりも低い。この状態は、図２(ｂ)のエネルギー図によって図示される。ここでは、強磁性半導体がＭＴＪデバイスの障壁層として構成されている。エネルギー図では、平均高さφの障壁は、エネルギー２δで分離された２つのスピン依存のサブバンドに分裂する。ここで、一方の電極から他方の電極へトンネルしようとする電荷キャリアは、スピンアップとスピンダウンの２つの異なる障壁高さに直面する。トンネル過程は、障壁高さに敏感に依存するため、伝導帯の分裂は、スピンアップ電子に対するトンネリングの確率を大きく増大させる。非分極障壁に対して式（２）で与えられた障壁抵抗とは対照的に、スピンフィルタ障壁抵抗は、２つのスピン成分に分けられる。
（３）
強磁性体に対するスピン分極Ｐと同様に定義すると[１]、スピンフィルタ障壁に対する分極効率ＰＢは、以下のように表すことができる。
（４）
分極効率を推定するために、スピンフィルタ障壁は、ワイドバンドギャップ(Ｅｇ＝３.２ｅＶ)半導体母体としてのＺｎＯと強磁性を引き起こす金属元素(ＭＥ)とを含む強磁性半導体によって例示される。この強磁性半導体は、以下「ＺｎＭＥＯ」と称する。また、他の磁性半導体材料が使用されてもよい。
【００１２】
図３-４は、エネルギ分裂２δの関数として、異なる障壁パラメータに対して式４を用いて分極効率ＰＢを計算したものを示す図である。図３では、障壁高さは１ｅＶに固定される。これは、金属コンタクトとワイドバンドギャップ半導体との典型的な障壁高さであり、障壁厚さｄは、１-３ｎｍの間で変わる。図４では、障壁厚さｄは２ｎｍで固定され、障壁高さφは０.５-１.５ｅＶの間で変わる。図３及び図４の結果を簡潔にまとめると、分極効率は、障壁厚さが増加すると増加し、障壁の高さが減少すると増加する。ＺｎＭＥＯのエネルギー分裂の実際の値は、使用されるＭＥのタイプとドーピングレベルに依存する。これらのタイプの材料における室温強磁性の近年の発見により、現在のところ報告された値を入手することができない。しかしながら、広範囲に調べられた絶縁体ＥｕＳは、低温で強磁性体となり、その結果、ＺｎＭＥＯと同様の材料クラス（ｓｉｍｉｌａｒ ｍａｔｅｒｉａｌｓ ｃｌａｓｓ ｔｏＺｎＭＥＯ）を示す。ＥｕＳでは、伝導帯のスピン依存のエネルギー分裂は、３６０ｍｅＶである[５]。ＺｎＭＥＯのエネルギー分裂がＥｕＳの半分（すなわち、１８０ｅＶ）だけであるとし、１ｅＶの障壁高さ用いると仮定すると、図３によれば厚さ２ｎｍのＺｎＭＥＯスピンフィルタ障壁に対する分極効率は、約７３％である。図１で具現される本発明によって示されるＭＲを推定するために、式１を参照する。従来のＭＴＪとは反対に、本発明は、１つの非磁性体下部電極を使用し、スピン感度は障壁層に導入される。したがって、式１の項Ｐ２は、スピンフィルタ効率ＰＢによって置き換えられる。上述の推定に従ってＰＢ＝７３％を使用し、大きくスピン分極された上部電極に対してＰ１＝５０％を使用すると、１１５％のＭＲ比が得られる。
【００１３】
本発明のスピンフィルタデバイスに対する１００％を超える予測ＭＲ比は、従来のＭＴＪデバイスに対して報告された最高のＭＲ比(６０％まで)よりも遥かに優れている。さらに、図２に具現されるトンネル障壁層は、３.２ｅＶのバンドギャップを持つＺｎＭＥＯによって例示される、ワイドバンドギャップ半導体で構成されるため、このデバイスの抵抗領域(ＲＡ)積は、従来として使用されるアルミナ絶縁体よりも本質的に低い。このようにして、極薄障壁厚さ領域は避けられる。ＺｎＭＥＯ障壁は、アルミナ障壁厚さの２倍を超えるときにアルミナと一致するＲＡ値を示すと推測される。この推測は、ＺｎＳｅ障壁層や２.８ｅＶのバンドギャップを持つＺｎＯと同様の他のワイドバンドギャップ半導体に関する最近のレポートによって裏付けられる[６]。したがって、図３-４を参照した上述の文章に記載された特徴を持つ、図２に具現された本発明は、ＭＲＡＭアレイや磁気抵抗読み取りヘッドなどのＭＴＪデバイスアプリケーションにおいて改善されたＳ/Ｎ比の要求を満たす。本発明の他の相互作用的な効果は、以下で記述される。
【００１４】
通常、ＺｎＭＥＯなどの強磁性半導体の磁化方向(保磁力)を反対にするために必要である磁界強度は、ＭＴＪ内の上部電極「自由」層として一般的に使用されるパーマロイよりも、典型的には約２倍の大きさがある。これは、従来のＭＴＪデバイスの下部電極「固定」層の場合のように、本発明におけるスピンフィルタ障壁層は、下に横たわる反強磁性層によって磁気的にバイアスされる必要がないことを示唆している。これによって、ＭＴＪデバイス構造を大幅に簡略化することができる。さらに、従来技術の強磁性体下部電極とは対照的に、非磁性体下部電極を使用することにより、広範囲の導電材料を選択できるようになる。これは、Ｃｕ、Ａｌ又はＡｕなどの金属導体だけでなく、縮退した半導体（ｄｅｇｅｎｅｒａｔｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む。例えば、下部電極としてのｎ型Ｓｉの使用は、直接的に、ＳｉプロセスとＣＭＯＳ技術との重要な適合性（ｉｍｐｏｒｔａｎｔ ｃｏｍｐａｔｉｂｉｌｉｔｙ）を提供する。多くのレポートは、Ｓｉウエハ基板上での様々な成膜技術によって良質で薄く連続したＺｎＯ膜の実現を示した。他の例としては、下部電極層として縮退したＺｎＡｌＯの使用を通して、エピタキシャルＺｎＭＥＯ障壁層の非常に魅力的な可能性を提供する。ＺｎＡｌＯは、導体として太陽電池アプリケーションで多く用いられ、ＺｎＭＥＯに結晶構造が完全に一致する。
参考文献
[１] Ｍ. Ｊｕｌｌｉｅｒｅ, Ｐｈｙｓ. Ｌｅｔｔ. ５４Ａ, ２２５ (１９７５)
[２] Ｒ. Ｍｅｓｅｒｖｅｙ, ａｎｄ Ｐ. Ｍ. Ｔｅｄｒｏｗ, Ｐｈｙｓ. Ｒｅｐ.２３ ８, １７３ (１９９４)
[３] Ｙ. Ｊｉ, Ｇ. Ｊ. Ｓｔｒｉｊｋｅｒｓ, Ｆ. Ｙ. Ｙａｎｇ, Ｃ. Ｌ. Ｃｈｉｅｎ, Ｊ. Ｍ. Ｂｙｅｒｓ, Ａ. Ａｎｇｕｅｌｏｕｃｈ, Ｇ. Ｘｉａｏ, ａｎｄ Ａ. Ｇｕｐｔａ, Ｐｈｙｓ. Ｒｅｖ. Ｌｅｔｔ.８６,５５８５ (２００１)
[４] Ｗ. Ｅ. Ｐｉｃｋｅｔｔ, ａｎｄ Ｊ. Ｓ. Ｍｏｏｄｅｒａ, Ｐｈｙｓ.Ｔｏｄａｙ ５,３９ (２００１)
[５] Ａ. Ｍａｕｇｅｒ, ａｎｄ Ｃ. Ｇｏｄａｒｔ, Ｐｈｙｓ.Ｒｅｐ. １４１, ５１ (１９８６)
[６] Ｘ. Ｊｉａｎｇ, Ａ. Ｆ. Ｐａｎｃｈｕｌａ, ａｎｄ Ｓ. Ｓ. Ｐ. Ｐａｒｋｉｎ, Ａｐｐｌ.Ｐｈｙｓ.Ｌｅｔｔ.８３,５２４４(２００３)
【図面の簡単な説明】
【００１５】
【図１ａ】図１ａは、従来のＭＴＪデバイスの断面を示す図である。
【図１ｂ】図１ｂは、図１ａに示されたＭＴＪデバイスのトンネル障壁層に対応したエネルギー図を示す図である。
【図２ａ】図２ａは、本発明に係るスピンフィルタ障壁ＭＴＪデバイスの断面を示す図である。
【図２ｂ】図２ｂは、図２ａに示されたスピンフィルタ障壁ＭＴＪデバイスに対応したエネルギー図を示す図である。
【図３】図３は、図２に示された提案したＭＴＪデバイスのスピンフィルタ障壁のエネルギー分裂を関数とした、計算された分極効率を示す図である。計算では、固定した障壁高さφ＝１ｅＶが使用され、分極効率は３つの異なる障壁厚さｄ＝１ｎｍ、２ｎｍ及び３ｎｍに対してそれぞれ計算されている。
【図４】図４は、図２に示された提案したＭＴＪデバイスのスピンフィルタ障壁のエネルギー分裂を関数とした、計算された分極効率を示す図である。計算では、固定した障壁高さφ＝１ｅＶが使用され、分極効率は３つの異なる障壁厚さｄ＝１ｎｍ、２ｎｍ及び３ｎｍに対してそれぞれ計算されている。計算では, 固定した障壁厚さにｄ＝２ｎｍが使用され、分極効率は３つの異なる障壁高さφ＝０.５ｅＶ、１ｅＶ及び１.５ｅＶに対してそれぞれ計算されている。
【技術分野】
【０００１】
磁気フィルタ障壁
本発明は、スピン感度を持つ（ｓｐｉｎ-ｓｅｎｓｉｔｉｖｅ）電子的光学的アプリケーション（ｅｌｅｃｔｒｏｎｉｃ ａｎｄ ｏｐｔｉｃａｌ ａｐｐｌｉｃａｔｉｏｎｓ）のための磁気トンネル接合(ＭＴＪ)デバイスに関する。 これらのアプリケーションは、不揮発性磁気ランダム・アクセス・メモリ(ＭＲＡＭｓ)、磁気ディスクドライブ用の磁気抵抗読み取りヘッド、スピンバルプ／磁気トンネルトランジスタ、超高速光スイッチ及び偏光変調出力（ｐｏｌａｒｉｚａｔｉｏｎ ｍｏｄｕｌａｔｅｄ ｏｕｔｐｕｔ）を持つ発光体を含む。他のアプリケーションは、可変論理関数（ｖａｒｉａｂｌｅ ｌｏｇｉｃ ｆｕｎｃｔｉｏｎ）と量子コンピュータを持つ論理デバイスであり、そん中に本発明はサブシステムとして取り込まれうる。特に、本発明は、ＭＴＪの特性と性能を向上させるためにスピンフィルタ関数を持つトンネル障壁を用いる。
【背景技術】
【０００２】
本発明の背景
磁気トンネル接合(ＭＴＪｓ)は、導電率を調整するために磁気抵抗効果（ｍａｇｎｅｔｏ ｒｅｓｉｓｔａｎｃｅ ｅｆｆｅｃｔ）を利用したデバイスである。ＭＴＪデバイスは、電極間に生じる電荷キャリアの量子力学的なトンネリングを許容するために十分に薄くされた絶縁障壁層によって分離された２つの強磁性体電極を含む（図１(ａ))。電極中では、電荷キャリアは、磁気特性の結果としてスピン分極される。スピンの大部分は、各電極の磁化方向に整列する。トンネル過程はスピン依存であるため、トンネル電流の大きさは２つの電極間の磁化の相対的な配向の関数である。磁場に対して異なる反応を示す電極を使用することによって、適度な強度の外部磁界によって磁化の相対的な配向を制御することができる。通常、トンネル電流は、電極が平行に配置されないと最小化されるが、電極が平行に配置されると最大となる。ＭＴＪは、特に、ＭＲＡＭｓなどの不揮発性記憶装置アレイ内のメモリセルとして、そして磁気センサーとして、例えば、磁気記録ディスクドライブ用の磁気抵抗読み取りヘッドにその用途が見出されている。
【０００３】
Ｓ/Ｎ比は、ＭＴＪデバイスアプリケーションの性能のために重要な鍵を握っている。信号の大きさは、デバイスによって示される磁気抵抗(ＭＲ)比ＡＲ/Ｒによって主に決定される。ここで、ＡＲは、２つの磁気配置間の抵抗の差である。信号を出力電圧として定義すると、信号の大きさはＩｂｘΔＲによって与えられる。ここで、Ｉｂはデバイスを通る一定バイアスのトンネリング電流である。ノイズに関しては、ノイズレベルは増加したデバイス抵抗Ｒに従って増加する。従って、ＭＴＪデバイスの最適な性能を達成するためには、小さなデバイス抵抗とともに大きなＭＲ比が必須である。以下、前者の量がどのように強磁性体電極のスピン分極に関係し、後者の量がどのように絶縁隔壁の特性に関係するかが記述される。
【０００４】
高いＭＲ比は、大きくスピン分極された電極層を必要とする。ＭＲと電極のスピン分極Ｐとの関係は、頻繁に用いられるように、以下の近似式[１]で表すことができる。
（１）
ここで、Ｐ１及びＰ２はそれぞれ、ＭＴＪデバイス内の上下電極のスピン分極である。強磁性遷移金属であるＦｅ、Ｃｏ、Ｎｉ及びこれらの合金は、従来のＭＴＪでスピン分極されたが電極層として使用される典型的な材料の代表である。これらの材料で達成可能な最大のスピン分極は、約５０％[２]である。したがって、Ｐ＝５０％のスピン分極を持つ２つの電極に対して、式(１)によれば得られる最大のＭＲは６７％である。これは、従来のＭＴＪデバイスのＭＲに対する本質的な限界として考えることができ、これまで報告されたものと比較しても非常に合理的である。ＭＴＪｓのために室温で上述した電極材料を使用して達成される典型的なＭＲ値は２０-４０％であり、非常にまれであるが、良くても約６０％までである。より高いＭＲ効果に対して継続的に高まる要求のために、この基準限界値を超えるための多くの努力がなされてきた。例えば、１００％に近いスピン分極と予測された[３]いわゆる半金属フェロ磁石（ｈａｌｆ-ｍｅｔａｌｌｉｃ ｆｅｒｒｏ ｍａｇｎｅｔｓ）などの代替の電極材料が試されたが、実際には真の半金属を実現することが極めて難しいことが証明されている[４]。
【０００５】
導線と強磁性体電極の抵抗は抵抗にほとんど寄与しないため、ＭＴＪデバイスの抵抗は、絶縁性のトンネル障壁層の抵抗によって支配的に決定される。したがって、障壁層抵抗はまた、ＭＴＪデバイスの主なノイズ源である。さらに、電流が層表面に垂直に流れるため、抵抗はデバイスの側部の面積に反比例する。ＭＲＡＭ配列などの高密度アプリケーションのために、Ｓ/Ｎ比がＭＴＪセルの面積の減少に伴って悪化するにつれて、これは非常に重要となる。一般的には、面積Ａ(ＲＡ)と抵抗Ｒの積としてＭＴＪ抵抗が記述される。絶縁隔壁に対するＲＡ積は、単純に以下のように表すことができる。
（２）
ここで、ｄは障壁の厚さであり、φはトンネル障壁である（図１（ｂ））。明りょうにするために、定数
は、指数項から省略した。従って、抵抗は、ｄとφの両方に対し指数関数的に増加し、ＭＴＪ抵抗を抑えるためには、障壁厚さ及び／又は障壁高さはより小さくされなければならない。ＭＲＡＭアプリケーションに対しては、デバイスの２つの信号状態が検出される必要があり、５００-１０００Ωμｍ２のＲＡ値によって許容できるＳ/Ｎ比がもたらされる。一方、磁気抵抗読み取りヘッドアプリケーションに対しては、信号状態の連続的な範囲が検出可能である必要があり、今日の金属性の大型磁気抵抗ヘッドに競争力があるようになるためには、１０Ωμｍ２以下のオーダーのＲＡ値が必要である。従来技術では、ＭＴＪ内の絶縁障壁層は、アルミナ（Ａｌ２０３）で構成されている。アルミナは、層の連続性が高く、非常に薄することができる安定した酸化物絶縁体である。上述したＲＡ範囲を満たすためには、アルミナ障壁厚さは、ＭＲＡＭに対して約１ｎｍ、読み取りヘッドに対して約０.６-０.７ｎｍの極薄に（ｕｌｔｒａ ｔｈｉｎ）作られる必要があることが分かる。この厚み領域では、これらの非常に低いＲＡ値を得るために必要な極薄トンネル障壁層内の量子点欠陥（ｑｕａｎｔｕｍ ｐｏｉｎｔ ｄｅｆｅｃｔｓ）及び／又はマイクロスコピックピンホール（ｍｉｃｒｏｓｃｏｐｉｃ ｐｉｎ ｈｏｌｅｓ）によって、ＭＲは典型的には劣化する。アルミナ障壁厚さをこの極薄領域にする主なものは、従来の強磁性体電極材料で形成される２.３-３ｅＶの大きな障壁高さである。
【０００６】
したがって、ＭＴＪデバイスを更に改善するためには、スピン分極を増加させると共に、ＭＲを劣化させることなく障壁抵抗を低減する方法を見つけなければならない.
上述の限界を考慮して、本願は、適当な手法である従来のＭＴＪ構造から脱却することを提案する。
【発明の開示】
【課題を解決するための手段】
【０００７】
発明の概要
本発明は、従来技術のアルミナトンネル障壁層を、低い障壁高さとスピンフィルタ機能とを持った、強磁性半導体で構成されたトンネル障壁層に置き換えられる磁気トンネル接合部（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）である。これによって、スピン感度が障壁層に導入されるため、従来技術の強磁性体電極の１つと非磁性体電極とを置き換えることができる。このような低い実行障壁高さ（ｌｏｗ ｅｆｆｅｃｔｉｖｅ ｂａｒｒｉｅｒ ｈｅｉｇｈｔ）を持つスピンフィルタ障壁を備えるＭＴＪデバイスは、同調型抵抗（ｔｕｎａｂｌｅ ｒｅｓｉｓｔａｎｃｅ）を持つＭＲ効果を高め、より単純なＭＴＪデバイス構造が望まれる。本発明は上記のように要約したが、本発明は添付の請求項１-１０によって定められる。
【０００８】
本発明の上述した特徴と付加的な特徴を十分に理解するために、添付図面を参照しながら以下の詳細な説明に参照文献を付した。
【発明を実施するための最良の形態】
【０００９】
好適な実施形態の説明
従来のＭＴＪデバイスは、電極の制限されたスピン分極及びアルミナ障壁の高いＲＡが要因となって、更なる改良の余地がほとんどない。特に、障壁の均一性を保ちながら、アルミナ障壁厚さを極薄領域に減少させるために、多くの努力が効果的な方法の開発になされてきた。これは、極めて困難であることが分かってきた。本発明は、従来のＭＴＪデバイスと比べて、減少したＲＡ値で、より高いスピン分極を提供するポテンシャルを持つ別のタイプのＭＴＪデバイス構造を備える。
【００１０】
図１(ａ)は、従来技術のＭＴＪデバイス構造の断面を示す図である。多くの場合はＣｏである下部強磁性体電極層（「固定された」層）は、通常、ＣｏＯなどの反強磁性層（不図示）の上に成長し、交流バイアスを通して（ｖｉａ ｅｘｃｈａｎｇｅ ｂｉａｓ）下部強磁性体電極の永久磁化方向（ｐｅｒｍａｎｅｎｔ ｍａｇｎｅｔｉｚａｔｉｏｎ ｄｉｒｅｃｔｉｏｎ）を作り出す。本発明の目的は、下部電極を外部に印加された電界を感知しない（ｉｎｓｅｎｓｉｔｉｖｅ）ようにすることである。一方、上部電極(「自由な」層)は、外部磁界によって容易にその磁化方向を変更することができるように、パーマロイ(ＮｉＦｅ)などの軟磁性体で作られる。このような方法で、２つの層の間の磁化の相対的な配向を制御することができる。障壁は、多くの場合、アモルファスのアルミナの薄層で構成される。導線は上下電極層に接続され、電流がその層に垂直に流れる。このデバイスでは、ＭＲ効果は、「自由な」上部層と「固定された」下部層との間で、磁化の相対的な配向に依存した抵抗変化として顕著に作用する。
【００１１】
図２(ａ)は、本発明のＭＴＪデバイス構造の断面を示す図である。スピンフィルタトンネル障壁（ｓｐｉｎ-ｆｉｌｔｅｒ ｔｕｎｎｅｌｉｎｇ ｂａｒｒｉｅｒ）で構成されるデバイスは、下部非磁性体電極と強磁性体電極との間に挟まれる。非磁性体電極は、任意の導電材料で構成され、金属に限定されない。上部強磁性体「自由」層電極は、軟磁性体で構成される。この軟磁性体では、外部電界（ｅｘｔｅｒｎａｌ ｆｉｅｌｄ）によって磁化が容易に操作されうる。スピンフィルタ障壁材料は、金属元素がドーピングされたワイドバンドギャップ半導体で構成されうる。この金属元素は、本来非磁性体である半導体母体結晶（ｈｏｓｔ ｃｒｙｓｔａｌ）中で強磁性を生み出す。これらのタイプの材料は、希薄磁性半導体と呼ばれる。従来のＭＴＪデバイスに対して、「固定された」層はスピンフィルタ障壁と表され、ＭＲ効果は、上部の「自由な」層と障壁との間で、相対的な磁化の配向に依存した抵抗変化として顕著に作用する。以下に、強磁性半導体障壁特性のより詳細な説明を示す。半導体結晶の強磁性は、金属不純物間でスピン分極された電荷キャリアによって調整される。これは、伝導帯のスピンに依存したエネルギー分裂を引き起こす。言い換えれば、伝導帯端は、あるスピン配向の方が反対のスピン配向よりも低い。この状態は、図２(ｂ)のエネルギー図によって図示される。ここでは、強磁性半導体がＭＴＪデバイスの障壁層として構成されている。エネルギー図では、平均高さφの障壁は、エネルギー２δで分離された２つのスピン依存のサブバンドに分裂する。ここで、一方の電極から他方の電極へトンネルしようとする電荷キャリアは、スピンアップとスピンダウンの２つの異なる障壁高さに直面する。トンネル過程は、障壁高さに敏感に依存するため、伝導帯の分裂は、スピンアップ電子に対するトンネリングの確率を大きく増大させる。非分極障壁に対して式（２）で与えられた障壁抵抗とは対照的に、スピンフィルタ障壁抵抗は、２つのスピン成分に分けられる。
（３）
強磁性体に対するスピン分極Ｐと同様に定義すると[１]、スピンフィルタ障壁に対する分極効率ＰＢは、以下のように表すことができる。
（４）
分極効率を推定するために、スピンフィルタ障壁は、ワイドバンドギャップ(Ｅｇ＝３.２ｅＶ)半導体母体としてのＺｎＯと強磁性を引き起こす金属元素(ＭＥ)とを含む強磁性半導体によって例示される。この強磁性半導体は、以下「ＺｎＭＥＯ」と称する。また、他の磁性半導体材料が使用されてもよい。
【００１２】
図３-４は、エネルギ分裂２δの関数として、異なる障壁パラメータに対して式４を用いて分極効率ＰＢを計算したものを示す図である。図３では、障壁高さは１ｅＶに固定される。これは、金属コンタクトとワイドバンドギャップ半導体との典型的な障壁高さであり、障壁厚さｄは、１-３ｎｍの間で変わる。図４では、障壁厚さｄは２ｎｍで固定され、障壁高さφは０.５-１.５ｅＶの間で変わる。図３及び図４の結果を簡潔にまとめると、分極効率は、障壁厚さが増加すると増加し、障壁の高さが減少すると増加する。ＺｎＭＥＯのエネルギー分裂の実際の値は、使用されるＭＥのタイプとドーピングレベルに依存する。これらのタイプの材料における室温強磁性の近年の発見により、現在のところ報告された値を入手することができない。しかしながら、広範囲に調べられた絶縁体ＥｕＳは、低温で強磁性体となり、その結果、ＺｎＭＥＯと同様の材料クラス（ｓｉｍｉｌａｒ ｍａｔｅｒｉａｌｓ ｃｌａｓｓ ｔｏＺｎＭＥＯ）を示す。ＥｕＳでは、伝導帯のスピン依存のエネルギー分裂は、３６０ｍｅＶである[５]。ＺｎＭＥＯのエネルギー分裂がＥｕＳの半分（すなわち、１８０ｅＶ）だけであるとし、１ｅＶの障壁高さ用いると仮定すると、図３によれば厚さ２ｎｍのＺｎＭＥＯスピンフィルタ障壁に対する分極効率は、約７３％である。図１で具現される本発明によって示されるＭＲを推定するために、式１を参照する。従来のＭＴＪとは反対に、本発明は、１つの非磁性体下部電極を使用し、スピン感度は障壁層に導入される。したがって、式１の項Ｐ２は、スピンフィルタ効率ＰＢによって置き換えられる。上述の推定に従ってＰＢ＝７３％を使用し、大きくスピン分極された上部電極に対してＰ１＝５０％を使用すると、１１５％のＭＲ比が得られる。
【００１３】
本発明のスピンフィルタデバイスに対する１００％を超える予測ＭＲ比は、従来のＭＴＪデバイスに対して報告された最高のＭＲ比(６０％まで)よりも遥かに優れている。さらに、図２に具現されるトンネル障壁層は、３.２ｅＶのバンドギャップを持つＺｎＭＥＯによって例示される、ワイドバンドギャップ半導体で構成されるため、このデバイスの抵抗領域(ＲＡ)積は、従来として使用されるアルミナ絶縁体よりも本質的に低い。このようにして、極薄障壁厚さ領域は避けられる。ＺｎＭＥＯ障壁は、アルミナ障壁厚さの２倍を超えるときにアルミナと一致するＲＡ値を示すと推測される。この推測は、ＺｎＳｅ障壁層や２.８ｅＶのバンドギャップを持つＺｎＯと同様の他のワイドバンドギャップ半導体に関する最近のレポートによって裏付けられる[６]。したがって、図３-４を参照した上述の文章に記載された特徴を持つ、図２に具現された本発明は、ＭＲＡＭアレイや磁気抵抗読み取りヘッドなどのＭＴＪデバイスアプリケーションにおいて改善されたＳ/Ｎ比の要求を満たす。本発明の他の相互作用的な効果は、以下で記述される。
【００１４】
通常、ＺｎＭＥＯなどの強磁性半導体の磁化方向(保磁力)を反対にするために必要である磁界強度は、ＭＴＪ内の上部電極「自由」層として一般的に使用されるパーマロイよりも、典型的には約２倍の大きさがある。これは、従来のＭＴＪデバイスの下部電極「固定」層の場合のように、本発明におけるスピンフィルタ障壁層は、下に横たわる反強磁性層によって磁気的にバイアスされる必要がないことを示唆している。これによって、ＭＴＪデバイス構造を大幅に簡略化することができる。さらに、従来技術の強磁性体下部電極とは対照的に、非磁性体下部電極を使用することにより、広範囲の導電材料を選択できるようになる。これは、Ｃｕ、Ａｌ又はＡｕなどの金属導体だけでなく、縮退した半導体（ｄｅｇｅｎｅｒａｔｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む。例えば、下部電極としてのｎ型Ｓｉの使用は、直接的に、ＳｉプロセスとＣＭＯＳ技術との重要な適合性（ｉｍｐｏｒｔａｎｔ ｃｏｍｐａｔｉｂｉｌｉｔｙ）を提供する。多くのレポートは、Ｓｉウエハ基板上での様々な成膜技術によって良質で薄く連続したＺｎＯ膜の実現を示した。他の例としては、下部電極層として縮退したＺｎＡｌＯの使用を通して、エピタキシャルＺｎＭＥＯ障壁層の非常に魅力的な可能性を提供する。ＺｎＡｌＯは、導体として太陽電池アプリケーションで多く用いられ、ＺｎＭＥＯに結晶構造が完全に一致する。
参考文献
[１] Ｍ. Ｊｕｌｌｉｅｒｅ, Ｐｈｙｓ. Ｌｅｔｔ. ５４Ａ, ２２５ (１９７５)
[２] Ｒ. Ｍｅｓｅｒｖｅｙ, ａｎｄ Ｐ. Ｍ. Ｔｅｄｒｏｗ, Ｐｈｙｓ. Ｒｅｐ.２３ ８, １７３ (１９９４)
[３] Ｙ. Ｊｉ, Ｇ. Ｊ. Ｓｔｒｉｊｋｅｒｓ, Ｆ. Ｙ. Ｙａｎｇ, Ｃ. Ｌ. Ｃｈｉｅｎ, Ｊ. Ｍ. Ｂｙｅｒｓ, Ａ. Ａｎｇｕｅｌｏｕｃｈ, Ｇ. Ｘｉａｏ, ａｎｄ Ａ. Ｇｕｐｔａ, Ｐｈｙｓ. Ｒｅｖ. Ｌｅｔｔ.８６,５５８５ (２００１)
[４] Ｗ. Ｅ. Ｐｉｃｋｅｔｔ, ａｎｄ Ｊ. Ｓ. Ｍｏｏｄｅｒａ, Ｐｈｙｓ.Ｔｏｄａｙ ５,３９ (２００１)
[５] Ａ. Ｍａｕｇｅｒ, ａｎｄ Ｃ. Ｇｏｄａｒｔ, Ｐｈｙｓ.Ｒｅｐ. １４１, ５１ (１９８６)
[６] Ｘ. Ｊｉａｎｇ, Ａ. Ｆ. Ｐａｎｃｈｕｌａ, ａｎｄ Ｓ. Ｓ. Ｐ. Ｐａｒｋｉｎ, Ａｐｐｌ.Ｐｈｙｓ.Ｌｅｔｔ.８３,５２４４(２００３)
【図面の簡単な説明】
【００１５】
【図１ａ】図１ａは、従来のＭＴＪデバイスの断面を示す図である。
【図１ｂ】図１ｂは、図１ａに示されたＭＴＪデバイスのトンネル障壁層に対応したエネルギー図を示す図である。
【図２ａ】図２ａは、本発明に係るスピンフィルタ障壁ＭＴＪデバイスの断面を示す図である。
【図２ｂ】図２ｂは、図２ａに示されたスピンフィルタ障壁ＭＴＪデバイスに対応したエネルギー図を示す図である。
【図３】図３は、図２に示された提案したＭＴＪデバイスのスピンフィルタ障壁のエネルギー分裂を関数とした、計算された分極効率を示す図である。計算では、固定した障壁高さφ＝１ｅＶが使用され、分極効率は３つの異なる障壁厚さｄ＝１ｎｍ、２ｎｍ及び３ｎｍに対してそれぞれ計算されている。
【図４】図４は、図２に示された提案したＭＴＪデバイスのスピンフィルタ障壁のエネルギー分裂を関数とした、計算された分極効率を示す図である。計算では、固定した障壁高さφ＝１ｅＶが使用され、分極効率は３つの異なる障壁厚さｄ＝１ｎｍ、２ｎｍ及び３ｎｍに対してそれぞれ計算されている。計算では, 固定した障壁厚さにｄ＝２ｎｍが使用され、分極効率は３つの異なる障壁高さφ＝０.５ｅＶ、１ｅＶ及び１.５ｅＶに対してそれぞれ計算されている。
【特許請求の範囲】
【請求項１】
トンネル障壁層を有する磁気トンネル接合部であって、
前記トンネル障壁層は、スピン感度を持つ希薄磁性半導体を備えることを特徴とする磁気トンネル接合部。
【請求項２】
下部電極と結合される下部導線を備え、
前記下部電極は、希薄磁性半導体に結合され、前記希薄磁性半導体は、上部電極と結合され、前記上部電極は、上部導線と結合され、
前記下部電極は、非磁性体であることを特徴とする請求項１に記載の磁気トンネル接合部。
【請求項３】
前記下部電極は、ｎ型Ｓｉを含むことを特徴とする請求項２に記載の磁気トンネル接合部。
【請求項４】
前記下部電極は、縮退したＺｎＡｌＯを含むことを特徴とする請求項２に記載の磁気トンネル接合部。
【請求項５】
前記トンネル接合部は、６０％を超える磁気抵抗（ＭＲ）比を持つスピンフィルタデバイスを含むことを特徴とする請求項１に記載の磁気トンネル接合部。
【請求項６】
前記希薄磁性半導体は、２．７ｅＶを超えるワイドバンドギャップ半導体であることを特徴とする請求項１に記載の磁気トンネル接合部。
【請求項７】
前記希薄磁性半導体は、ＺｎＭＥＯを含むことを特徴とする請求項６に記載の磁気トンネル接合部。
【請求項８】
請求項１乃至請求項６のいずれか１項に記載の磁気トンネル接合部を備えることを特徴とする構成部品。
【請求項９】
不揮発性磁気ランダム・アクセス・メモリ(ＭＲＡＭ)、磁気ディスクドライブ用の磁気抵抗読み取りヘッド、スピンバルプ／磁気トンネルトランジスタ、超高速光スイッチ及び偏光変調出力を持つ発光体及び論理デバイスのいずれか１つとして実現されることを特徴とする請求項８に記載の構成部品。
【請求項１０】
請求項１乃至請求項６のいずれか１項に記載の磁気トンネル接合部、及び、請求項８又は請求項９に記載の構成部品の少なくとも１つを含むことを特徴とするコンピュータ。
【請求項１】
トンネル障壁層を有する磁気トンネル接合部であって、
前記トンネル障壁層は、スピン感度を持つ希薄磁性半導体を備えることを特徴とする磁気トンネル接合部。
【請求項２】
下部電極と結合される下部導線を備え、
前記下部電極は、希薄磁性半導体に結合され、前記希薄磁性半導体は、上部電極と結合され、前記上部電極は、上部導線と結合され、
前記下部電極は、非磁性体であることを特徴とする請求項１に記載の磁気トンネル接合部。
【請求項３】
前記下部電極は、ｎ型Ｓｉを含むことを特徴とする請求項２に記載の磁気トンネル接合部。
【請求項４】
前記下部電極は、縮退したＺｎＡｌＯを含むことを特徴とする請求項２に記載の磁気トンネル接合部。
【請求項５】
前記トンネル接合部は、６０％を超える磁気抵抗（ＭＲ）比を持つスピンフィルタデバイスを含むことを特徴とする請求項１に記載の磁気トンネル接合部。
【請求項６】
前記希薄磁性半導体は、２．７ｅＶを超えるワイドバンドギャップ半導体であることを特徴とする請求項１に記載の磁気トンネル接合部。
【請求項７】
前記希薄磁性半導体は、ＺｎＭＥＯを含むことを特徴とする請求項６に記載の磁気トンネル接合部。
【請求項８】
請求項１乃至請求項６のいずれか１項に記載の磁気トンネル接合部を備えることを特徴とする構成部品。
【請求項９】
不揮発性磁気ランダム・アクセス・メモリ(ＭＲＡＭ)、磁気ディスクドライブ用の磁気抵抗読み取りヘッド、スピンバルプ／磁気トンネルトランジスタ、超高速光スイッチ及び偏光変調出力を持つ発光体及び論理デバイスのいずれか１つとして実現されることを特徴とする請求項８に記載の構成部品。
【請求項１０】
請求項１乃至請求項６のいずれか１項に記載の磁気トンネル接合部、及び、請求項８又は請求項９に記載の構成部品の少なくとも１つを含むことを特徴とするコンピュータ。
【図１ａ】
【図１ｂ】
【図２ａ】
【図２ｂ】
【図３】
【図４】
【図１ｂ】
【図２ａ】
【図２ｂ】
【図３】
【図４】
【公表番号】特表２００８−５００７２２（Ｐ２００８−５００７２２Ａ）
【公表日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願番号】特願２００７−５１４９８２（Ｐ２００７−５１４９８２）
【出願日】平成１７年５月２３日（２００５．５．２３）
【国際出願番号】ＰＣＴ／ＳＥ２００５／０００７５５
【国際公開番号】ＷＯ２００５／１１７１２８
【国際公開日】平成１７年１２月８日（２００５．１２．８）
【出願人】（５０５２９６６８１）エンエム スピントロニクス アクティエボラーグ (4)
【住所又は居所原語表記】Ｐ Ｏ Ｂｏｘ ５３８５， ＳＥ−１０２ ４９ Ｓｔｏｃｋｈｏｌｍ，Ｓｗｅｄｅｎ
【Ｆターム（参考）】
【公表日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願日】平成１７年５月２３日（２００５．５．２３）
【国際出願番号】ＰＣＴ／ＳＥ２００５／０００７５５
【国際公開番号】ＷＯ２００５／１１７１２８
【国際公開日】平成１７年１２月８日（２００５．１２．８）
【出願人】（５０５２９６６８１）エンエム スピントロニクス アクティエボラーグ (4)
【住所又は居所原語表記】Ｐ Ｏ Ｂｏｘ ５３８５， ＳＥ−１０２ ４９ Ｓｔｏｃｋｈｏｌｍ，Ｓｗｅｄｅｎ
【Ｆターム（参考）】
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