ディジタル回路電源電圧制御システム
【課題】
アナログ回路とディジタル回路が同一半導体基板上に集積化されたシステムにおいて、ディジタル回路が動作したときのディジタルノイズを減少させる。
【解決手段】
本発明は、ディジタル回路と同一の素子で構成されたクロック信号発生回路を設けて、そのクロック信号発生回路の出力信号と基準信号との位相差からディジタル回路の電源電圧を調整してディジタルノイズを低減するよう構成し、ディジタル回路と同一半導体基板上に集積化されたアナログ回路への影響を少なくして、通信システムにおける受信感度などの品質劣化を防止できる。
アナログ回路とディジタル回路が同一半導体基板上に集積化されたシステムにおいて、ディジタル回路が動作したときのディジタルノイズを減少させる。
【解決手段】
本発明は、ディジタル回路と同一の素子で構成されたクロック信号発生回路を設けて、そのクロック信号発生回路の出力信号と基準信号との位相差からディジタル回路の電源電圧を調整してディジタルノイズを低減するよう構成し、ディジタル回路と同一半導体基板上に集積化されたアナログ回路への影響を少なくして、通信システムにおける受信感度などの品質劣化を防止できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログ回路とディジタル回路により混成された半導体集積回路装置におけるディジタル回路電源電圧制御システムに関し、特にロジック回路におけるノイズ低減を図るディジタル回路電源電圧制御システムに関するものである。
【背景技術】
【０００２】
近年、半導体技術分野の急速な発展にともない、通信システムは高周波信号を処理するアナログ回路とそのアナログ回路を制御するロジック回路が同一半導体基板上に集積化されており、小型化及び低消費電力化が図られている。特にロジック回路の多くは集積度、低消費電力化に優れたＣＭＯＳ回路から構成されている。ＣＭＯＳ回路の動作信号は、その回路に印加されている電源電圧とＧＮＤレベルの振幅を持っており、ＣＭＯＳ回路の動作周波数とその整数倍の周波数成分のいわゆるディジタルノイズを含んでいる。このディジタルノイズはロジック回路と同一半導体基板上に混成されたアナログ回路へ漏洩し、雑音指数（以下、ＮＦと称す）を劣化させている。このようなＣＭＯＳ回路を用いた通信システムにおいては受信感度の特性劣化を引き起こすという問題を有していた。
【０００３】
このような問題を解決する従来の技術としては、同一半導体基板上に集積化されたアナログ回路の電源とそのアナログ回路を制御するロジック回路の電源とを別に構成して、アナログ回路を制御するロジック回路の電源電圧を低く設定した装置がある。この従来の技術においては、ロジック回路の電源電圧が低いため、動作信号の振幅が小さくなり、ディジタルノイズは減少している。
しかし、近年のように素子などの微細化が進むと、ロジック回路の特性ばらつきは増加する傾向にあり、更にロジック回路には温度特性による特性変化も発生する。このため、アナログ回路を制御するロジック回路の電源電圧の設定においては、ロジック回路の特性ばらつきや温度特性、そしてアナログ回路とロジック回路の設計マージン（設計上の境界領域）を考慮しなければならないという課題があった。
【０００４】
上記の課題を解決する方法としては、例えば特許文献１に記載された半導体集積回路装置がある。特許文献１に記載されている半導体集積回路装置は、ＭＯＳトランジスタの性能のばらつきがあっても、マイクロプロセッサ等のＣＭＯＳ回路で構成された半導体集積回路の動作速度を劣化させることなく低電力を実現するために、動作クロック周波数、電源電圧、そしてＭＯＳトランジスタが形成された基板（ウェル）に供給する基板バイアス電圧のいずれもが制御可能に構成されている。特許文献１に記載されている技術においては、低速度動作時にクロック周波数の低速化と電源電圧の低電圧化を行い、高速動作時にクロック周波数の高速化と電源電圧の高電圧化を実現するために、動作クロック周波数と電源電圧とを制御するとともに、更にＭＯＳトランジスタのばらつきによる影響をその基板バイアス電圧を制御することにより無くしている。
【０００５】
また、ＣＭＯＳ回路の温度変化の影響を受けることのない遅延一定化システムが特許文献２に開示されている。ロジック回路においては、温度の影響を受けることなく、入力信号と出力信号との間に一定の遅延を提供することが重要である。特許文献２に記載されている技術によると、ＣＭＯＳ回路に入力される電源電圧を制御してその信号伝播速度を調整して信号伝播速度の温度に関連する変動を補償している。特許文献２の遅延一定化システムにおいては、第１の周期的な基準信号と、この第１の周期的な基準信号を遅延した第２の周期的な基準信号との位相差を一定に維持するように、入力される電源電圧（ＶＤＤ）の大きさを可変することによって実現している。
【特許文献１】特開２００１−３４５６９３号公報
【特許文献２】特表２００２−５４０６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように特許文献１に記載されている半導体集積回路装置は、ＭＯＳトランジスタの性能のばらつきがあっても、半導体集積回路の動作速度を劣化させることなく低電力化を実現するために、動作クロック周波数、電源電圧、及び基板バイアス電圧を所定のタイミングで制御するよう構成されている。したがって、特許文献１に開示されている技術は、動作クロック周波数と電源電圧と基板バイアスのそれぞれを制御する構成であるため、１つの動作クロック周波数では電源電圧を低くできないという問題があった。
【０００７】
また、引用文献２に開示されている技術は、集積回路の信号経路の遅延を一定化するシステムにおいては有効な手段であるが、遅延時間を小さくする必要がある時、電源電圧を高く設定しなければならなくなって、アナログ回路とロジック回路で混成された一般的な半導体集積回路においてロジック回路のディジタルノイズを減少させてアナログ回路への漏洩を回避できる技術ではなかった。
本発明は、アナログ回路とロジック回路で混成された一般的な半導体集積回路においてロジック回路からアナログ回路へのディジタルノイズを回避できる簡単な構成であり、ロジック回路における各素子の特性のばらつきによる影響を無くすとともに、ロジック回路の温度特性を考慮した補正が可能なディジタル回路電源電圧制御システムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決し目的を達成するために、第１の観点の発明のディジタル回路電源電圧制御システムは、アナログ回路を制御するディジタル回路と、前記ディジタル回路を構成する素子と同一の特性を有する素子から構成されたクロック信号発生回路と、前記クロック信号発生回路の出力信号と基準信号とを位相比較する位相比較回路と、少なくとも前記ディジタル回路及び前記クロック信号発生回路の電源電圧を可変する電源電圧制御回路を備え、
前記クロック信号発生回路から出力されるクロック信号と前記基準信号の位相差がある一定範囲以下になるように前記電源電圧を制御するよう構成されている。
このように構成された第１の観点の発明のディジタル回路電源電圧制御システムは、アナログ回路とロジック回路で混成された半導体集積回路に適用できる構成であり、ロジック回路によるディジタルノイズを減少するとともにロジック回路おける各素子の特性のばらつきによる影響を無くすとともに、ロジック回路の温度特性を考慮した補正が可能となる。
【０００９】
第２の観点の発明のディジタル回路電源電圧制御システムは、アナログ回路を制御するディジタル回路と、前記ディジタル回路を構成する素子と同一の特性を有する素子から構成されたクロック信号発生回路と、前記クロック信号発生回路の出力信号と基準信号とを位相を比較する位相比較回路と、少なくとも前記ディジタル回路及び前記クロック信号発生回路の電源電圧を可変する電源電圧制御回路を備え、
前記電源電圧が所定の電圧以下の時に前記クロック信号発生回路から出力されるクロック信号と前記基準信号の位相差の大きさにかかわらず前記電源電圧を保持し、前記電源電圧が所定の電圧を超えた時に前記電源電圧を制御するよう構成されている。
このように構成された第２の観点の発明のディジタル回路電源電圧制御システムは、アナログ回路とロジック回路で混成された半導体集積回路に適用できる構成であり、ロジック回路によるディジタルノイズのアナログ回路への漏洩による影響が無視できるレベルになった以降は電源電圧を下げないのでロジック回路における各素子の特性のばらつきによる影響を無くすとともに、ロジック回路の温度特性を考慮した補正が可能となる。
【発明の効果】
【００１０】
本発明のディジタル回路電源電圧制御システムは、上記構成を有しており、アナログ回路を制御するディジタル回路を構成する素子と同一の特性を有する素子から構成されたクロック信号発生回路の信号を使用して、ディジタル回路の電源電圧を制御する構成であるため、特性ばらつきを有する素子により構成されたディジタル回路であっても、その電源電圧は所望の電圧に調整される。
また、本発明のディジタル回路電源電圧制御システムにおいて、ディジタル回路とそのディジタル回路を構成する素子と同一の特性を有する素子から構成されたクロック信号発生回路を有する半導体集積回路の周囲温度が変化した場合、ディジタル回路とクロック信号発生回路は同じ温度であるため、クロック信号発生回路の信号を使用してディジタル回路の電源電圧を制御することにより、温度変化によって変化する特性が確実に補正される。この結果、本発明によれば、素子の特性ばらつきや温度変化による影響を考慮する必要がなくなり、集積回路設計が容易なディジタル回路電源電圧制御システムとなる。
【００１１】
さらに、本発明によれば、クロック信号発生回路の信号を使用してディジタル回路の電源電圧を適切に制御する構成であるため、ディジタル回路の電源電圧を可能な限り低く設定することが可能となり、ディジタル回路から発生するディジタルノイズはディジタル回路と同一の特性を有する半導体集積基板上に混成されたアナログ回路への漏洩が小さくなり、雑音指数（以下、ＮＦと称す）を劣化させることがなくなる。この結果、本発明のディジタル回路電源電圧制御システムを、例えば通信システムに用いた場合には、その通信システムにおける受信感度の品質を劣化させることがない。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る好適な実施の形態のディジタル回路電源電圧制御システムを添付の図面を参照しながら説明する。
【００１３】
《第１の実施の形態》
第１の実施の形態のディジタル回路電源電圧制御システムは、通信システムに用いた場合であり、高周波信号を処理するアナログ回路とそのアナログ回路を制御するＣＭＯＳロジック回路が同一半導体基板上に集積化されて、小型化と低消費電力化が図られている。第１の実施の形態のディジタル回路電源電圧制御システムは、アナログ回路と同一半導体基板上に実装されたＣＭＯＳ回ロジック回路の電源電圧を調整することにより雑音指数（以下、ＮＦと称す）の劣化を防止するシステムである。
【００１４】
図１は低雑音増幅回路（ＬＮＡ）２とミキサー回路３を有するアナログ回路１と、このアナログ回路１と同一半導体基板上に実装された第１の実施の形態のディジタル回路電源電圧制御システムとを示すブロック図である。第１の実施の形態のディジタル回路電源電圧制御システムには、ミキサー回路３に接続された電圧制御型発振器１１（ＶＣＯ）とＣＭＯＳロジック回路１２とを有する周波数シンセサイザー９が設けられている。第１の実施の形態のディジタル回路電源電圧制御システムは、ＣＭＯＳロジック回路１２と同じ特性を有する素子により構成されたクロック信号発生回路１０を有している。このクロック信号発生回路１０はＣＭＯＳロジック回路１２の遅延検出を行う機能を有する回路である。
【００１５】
図１に示すように、ディジタル回路電源電圧制御システムにおいて、外部から入力された基準信号がＣＭＯＳロジック回路１２に入力されるとともに、位相比較回路５に入力される。基準信号は周波数シンセサイザー９に入力されて基準周波数を生成する。すなわち、基準信号は周波数シンセサイザー９の基準周波数であり、周波数シンセサイザー９はミキサー回路３の出力を無線信号から中間周波数（ＩＦ）にするローカル信号を生成する。基準信号は、一般的には温度補償型水晶発振器の出力信号であり、温度周波数変動率は数ｐｐｍ程度である。
ＣＭＯＳロジック回路１２と同じ特性を有する素子により構成されたクロック信号発生回路１０の出力信号と基準信号は、位相比較回路５に入力されて、位相比較回路５はクロック信号発生回路１０の出力信号と基準信号の位相比較を行い、その位相差信号を積分回路６に出力する。積分回路６は位相差信号を積分してＤＣ信号を生成する。
【００１６】
また、第１の実施の形態ディジタル回路電源電圧制御システムは、積分回路６の出力するＤＣ信号が入力されて、ＣＭＯＳロジック回路１２の電源電圧を選択する選択回路７と、その選択回路７の出力信号によりＣＭＯＳロジック回路１２の電源電圧を可変する可変電源回路８を有する。第１の実施の形態のディジタル回路電源電圧制御システムにおいて、積分回路６、選択回路７、及び可変電源回路８により電源電圧制御回路１３が構成されている。
【００１７】
上記のように構成された第１の実施の形態ディジタル回路電源電圧制御システムにおいては、図２に示す特性曲線を用いてＣＭＯＳロジック回路１２の電源電圧を調整している。
以下、図２について説明する。図２では基準信号とクロック信号発生回路１０の出力信号との位相差を縦軸とし、ＣＭＯＳロジック回路１２の電源電圧である可変電源回路８の出力電圧を横軸としている。一般的にＣＭＯＳロジック回路１２の動作速度は電源電圧に依存して電源電圧が高くなれば速く動作し、電源電圧が低いと遅く動作する。ＣＭＯＳロジック回路１２は、図２に示すようにその電源電圧である可変電源回路８の出力電圧の大小により位相差が変化しており、この出力電圧を調整することにより位相差をφ０とすることができる。このようにＣＭＯＳロジック回路１２などのロジック回路においては電源電圧と位相差とは図２に示す特性曲線を有していることはよく知られている。ただし、ＣＭＯＳロジック回路１２は特性ばらつきを有しているため、電源電圧と位相差との関係において、その特性は同様に変化する複数の曲線により示される。図２においては、曲線Ａ１、・・・、Ａｎ−１、Ａｎにて示す（ｎは正の整数）。
【００１８】
したがって、ＣＭＯＳロジック回路１２の電源電圧がＶＤＤ０のとき、位相差がφ１であれば、選択回路７は特性曲線Ａ１を用いて可変電源回路８の出力電圧を位相比較前の電源電圧ＶＤＤ０から電圧ΔＶ１だけ可変して電源電圧をＶＤＤ１に調整する。同様に、電源電圧がＶＤＤ０のとき、位相差がφｎ−１であれば、電圧ΔＶｎ−１だけ可変して電源電圧をＶＤＤｎ−１に調整する。また、同様に、電源電圧がＶＤＤ０のとき、位相差が、φｎであれば、電圧ΔＶｎだけ可変して電源電圧をＶＤＤｎに調整する。
【００１９】
第１の実施の形態のディジタル回路電源電圧制御システムにおいて、ＣＭＯＳロジック回路１２を構成する素子と同一の特性を有する素子で構成されたクロック信号発生回路１０は、ＣＭＯＳロジック遅延検出回路であり、複数段のインバーター回路により構成されている。クロック信号発生回路１０は、基準信号が初段インバーター回路に入力され、その出力信号が次に続くインバーター回路に入力されている。このように、複数のインバータ回路が直列に接続され、それぞれの出力信号が次段のインバーター回路へと入力され、縦続状態で複数個接続されている。クロック信号発生回路１０は、インバーター回路が持つ遅延時間を累積させることにより、ＣＭＯＳロジック回路１２の遅延検出回路を実現している。
【００２０】
上記のように複数のインバーター回路により構成されたクロック信号発生回路１０の入力電圧、インバーター回路を構成するＭＯＳトランジスタの特性のばらつき、及びそのトランジスタなどの温度特性によって、その遅延時間は変化する。したがって、このクロック信号発生回路１０と同じ特性の素子で構成されたディジタル回路であるＣＭＯＳロジック回路１２は、クロック信号発生回路１０と相対的に同じ特性を有する。
なお、クロック信号発生回路１０としては、遅延時間を生成する回路が外部入力信号の電圧値から出力信号を変化させうるゲート回路であれば適用可能である。
【００２１】
更に、クロック信号発生回路１０は、奇数個のインバーター回路を連続に直列に接続する縦続状態において、最終段に接続されているインバーター回路の出力信号を初段のインバーター回路の入力に帰還させる回路構成でもよい。このように接続された回路はリングオシレータとして良く知られている。このリングオシレータは電源電圧に制御される電圧制御型発振回路（ＶＣＯ）として動作し、電源電圧、インバーター回路を構成するＭＯＳトランジスタの特性のばらつき、温度特性によってその遅延時間は変化する。したがて、リングオシレータの素子と同一の特性を有する素子で構成されたディジタル回路の動作も相対的に同じ特性を有することになる。
また、リングオシレータを構成するゲート回路は入力を反転して出力するゲート回路であればどのような構成でも適用できる。さらに、そのゲート回路の発振周波数が基準信号よりも整数（ｎ＞１）倍高ければ、そのリングオシレータの出力を入力とする分周回路に接続し、その分周回路の分周値を外部制御信号によって可変することにより、周波数を任意に設定してクロック信号発生回路１０の出力信号の位相を調整可能に構成することも可能である。
【００２２】
図３は第１の実施の形態のディジタル回路電源電圧制御システムにおいて用いられている位相比較回路５の具体的な一例である。図３に示す位相比較回路５は、排他的論理和回路（ＥＸ−ＯＲ回路）で構成されている。図４は位相比較回路５の動作図である。図４の（ａ）は位相差と出力との関係を示す波形図であり、（ｂ）は、入力信号である基準信号とクロック信号発生回路の出力信号、及び位相比較回路５の出力信号を示す波形図である。位相比較回路５において、それぞれの入力に１８０°の位相差が存在している場合、出力は外部から印加されている固定電圧源の電圧からＧＮＤまでのレンジである。位相比較回路５は位相差と比例した電荷を積分回路６に充放電する。したがって、積分回路６の出力するＤＣ電圧は位相差と相関を有する。
【００２３】
図５は第１の実施の形態のディジタル回路電源電圧制御システムにおける可変電源回路８の具体的な回路の一例を示す回路図である。図５の（ａ）は可変電源回路８における電流可変回路を示し、（ｂ）は可変された電流による出力電圧の生成回路を示している。
図５の（ａ）に示すように、可変電源回路８において、内部バンドギャップ基準電圧源の電圧を抵抗によりＶ／Ｉ変換して生成された電流が、ＰＮＰトランジスタのコレクタに流される。ＰＮＰトランジスタは、コレクタ電流ＩＣによって決定されるベース電位（ＶＢＥ＝ｋＴ／ｑ×ｌｎ（ＩＣ／Ｉｓ）、Ｉｓは飽和電流）を有しており、このＰＮＰトランジスタと同一サイズのＰＮＰトランジスタを複数個用いて、これらのベース電位を共通に接続して可変電源回路８が構成されている。このように構成された可変電源回路８は、そのＰＮＰトランジスタの個数により電流値を２倍、３倍、・・・、ｋ倍に可変している。したがって、制御信号ａ、ｂ、・・・、ｋを選択することにより、選択された倍数の電流値に可変される。このように可変された電流が、図５の（ｂ）に示す出力電圧の生成回路に入力されて、所望の出力電圧が生成される。したがって、可変電源回路８の出力電圧（Ｖｏｕｔ［Ｖ］）は、下記式（１）で示される電圧となる。
【００２４】
Ｖｏｕｔ＝（１＋Ｒ２／Ｒ１）×｛Ｒｒｅｆ×（Ｉ１×ａ＋Ｉ２×ｂ＋・・・＋Ｉｋ×ｋ）｝ （１）
【００２５】
但し、式（１）において、ａ、ｂ、・・・ｋは１若しくは０である。また、Ｒ１、Ｒ２及びＲｒｅｆは抵抗値［Ω］を示し、Ｉ１、Ｉ２、・・・、Ｉｋは２倍、３倍、・・・、ｋ倍に可変している電流値［Ａ］を示す。
【００２６】
図６は第１の実施の形態のディジタル回路電源電圧制御システムにおける他の構成の可変電源回路８０の回路図である。図６に示す可変電源回路８０は、電流源が１個（Ｉ１（＝Ｉｒｅｆ））で固定であるが、その電流Ｉｒｅｆが流れる抵抗（Ｒａ、Ｒｂ、・・・、Ｒｋ）を切り替えることによって、可変電源回路８０の出力電圧（Ｖｏｕｔ［Ｖ］）は、下記式（２）で示される電圧となる。
【００２７】
Ｖｏｕｔ＝（１＋Ｒ２／Ｒ１）×｛Ｉｒｅｆ×〔Ｒａ×Ａ＋（Ｒａ＋Ｒｂ）×Ｂ＋・・・＋（Ｒａ＋Ｒｂ＋・・・＋Ｒｋ）×Ｋ〕｝ （２）
【００２８】
但し、式（２）において、Ａ、Ｂ、・・・、Ｋの内どれか１つの変数のみ１であり、残りの変数は０である。
なお、式（１）及び（２）において、ａ、ｂ、・・・、ｋ及びＡ、Ｂ、・・・、Ｃで示した変数によりオン・オフする各回路は、ＮｃｈＭＯＳトランジスタで構成することができ、それらのゲート電位が前段の積分回路６において生成されたＤＣ電圧を入力とするコンパレータの出力に接続すればよい。
【００２９】
前述のように、第１の実施の形態のディジタル回路電源電圧制御システムにおいては、図２に示したように、検出された位相差に応じて選択回路７が電源電圧を可変して調整し、可変電源回路８が所望の電源電圧をＣＭＯＳロジック回路１２に供給している。この結果、第１の実施の形態のディジタル回路電源電圧制御システムにおいては、ＣＭＯＳロジック回路１２のディジタル信号の振幅は減少することによってディジタルノイズも減少させることができる。
なお、選択回路７において、電源電圧の選択を決定するに際し、その選択判定値にはヒステリシスを持たせても良い。
【００３０】
《第２の実施の形態》
以下、本発明に係る第２の実施の形態のディジタル回路電源電圧制御システムを添付の図面を参照しながら説明する。第２の実施の形態のディジタル回路電源電圧制御システムにおいて、前述の第１の実施の形態と異なる点は、選択回路７の代わりにＶ／Ｉ変換回路１４と電圧比較回路１５と基準電圧原１６が設けられている点である。
【００３１】
図７はアナログ回路１と、このアナログ回路１と同一半導体基板上に実装された第２の実施の形態のディジタル回路電源電圧制御システムとを示すブロック図である。第２の実施の形態のディジタル回路電源電圧制御システムには、ミキサー回路３に接続された電圧制御型発振器１１（ＶＣＯ）とＣＭＯＳロジック回路１２とを有する周波数シンセサイザー９が設けられている。第２の実施の形態のディジタル回路電源電圧制御システムは、ＣＭＯＳロジック回路１２と同じ特性を有する素子により構成されたクロック信号発生回路１０を有している。
【００３２】
図７に示すように、ディジタル回路電源電圧制御システムにおいて、外部から入力された基準信号がＣＭＯＳロジック回路１２に入力されるとともに、位相比較回路５に入力される。基準信号は周波数シンセサイザー９に入力されて基準周波数を生成する。
ＣＭＯＳロジック回路１２と同じ特性を有する素子により構成されたクロック信号発生回路１０の出力信号と基準信号は、位相比較回路５に入力される。位相比較回路５はクロック信号発生回路１０の出力信号と基準信号の位相比較を行い、その位相差信号を積分回路６に出力する。積分回路６は位相差信号を積分して位相差に応じたＤＣ電圧を生成する。このＤＣ電圧はＶ／Ｉ変換回路１４に入力されて、電流に変換される。Ｖ／Ｉ変換回路１４から出力された電流信号は、前述の図５の（ｂ）に示した可変電源回路８の抵抗Ｒｒｅｆにフィードバックをかけることにより、ＣＭＯＳロジック回路１２の電源電圧が可変される。
【００３３】
第２の実施の形態のディジタル回路電源電圧制御システムにおいては、低雑音増幅回路（ＬＮＡ）２とミキサー回路３を有するアナログ回路１に対して雑音指数（ＮＦ）に影響の無い電源電圧になったとき、前述の電流信号の可変電源回路８へのフィードバック制御を停止し、ＣＭＯＳロジック回路１２の電源電圧は一定電圧に保持される回路を有している。アナログ回路１に対して雑音指数（ＮＦ）に影響の無い電源電圧であることは、電圧比較回路５において検出され、ＣＭＯＳロジック回路１２の電源電圧はそのときの電圧に保持される。
【００３４】
図８は、基準信号とクロック信号発生回路１２の出力信号との位相差を縦軸とし、ＣＭＯＳロジック回路１２の電源電圧である可変電源回路８の出力電圧を横軸として示す特性曲線である。図８においては、ＣＭＯＳロジック回路１２の電源電圧が出力電圧ＶＤＤ（ｍｉｎ）に調整された後の特性曲線である。図８に示すように、このときの出力電圧ＶＤＤ（ｍｉｎ）において、位相差がφ０、φｋ、φｍで示す異なった値になっている。
フィードバック制御を停止する電圧は、アナログ回路１が影響を受けない電源電圧であり、事前に検討して設定されている。ＣＭＯＳロジック回路１２の入力電圧を一定電圧に保持する回路は、電圧比較回路１５であり、その電圧比較回路１５の電源電圧はディジタル回路であるＣＭＯＳロジック回路１２の電源電圧よりも高い電圧で動作させなければならない。また、電圧比較回路１５は可変電源回路８の出力電圧とその比較対象となる基準電圧が入力され、常に比較動作を行っている。基準電圧源１６の基準電圧はフィードバック制御を停止するときのＣＭＯＳディジタル回路１２の電源電圧と等しい電圧（＝ＶＤＤ（ｍｉｎ））に設定されている。ＣＭＯＳディジタル回路１２の電源電圧が基準電圧と等しいか、若しくはそれ以下なった時に、電圧比較回路１５の出力信号に変化が生じるよう構成されている。このように電圧比較回路１５の出力信号が変化したとき、例えば外部固定電圧源の電位かＧＮＤレベルに変化したとき、少なくとも位相比較回路５の出力をハイインピーダンスにし、それ以降の位相比較回路５は出力しないよう構成されている。例えば、前述の図３に示した位相比較回路５において、ハイインピーダンス制御信号をＧＮＤレベルとして位相比較回路５の出力トランジスタのＮｃｈＭＯＳトランジスタのゲート電位をＧＮＤレベルとし、ＰｃｈＭＯＳＭＯＳトランジスタのゲート電位を外部固定電源電圧にして各々をオフ状態とすることで実施できる。
第２の実施の形態のディジタル回路電源電圧制御システムにおいて、積分回路６、可変電源回路８、Ｖ／Ｉ変換回路１４、電圧比較回路１５、及び基準電圧源１６により電源電圧制御回路１７が構成されている。
【００３５】
ＭＯＳトランジスタは動作速度が温度特性を有し、一般的にはＭＯＳトランジスタのしきい値電圧（ＶＴ）は温度に対して−数ｍＶ／℃の傾きを持っている。この温度に対する変化は、ＭＯＳトランジスタのロジック回路の動作速度が温度低下に従って遅くなる原因となっている。そこで、温度特性を考慮した回路を設け、温度低下により動作速度の低下しないＣＭＯＳロジック回路が、第２の実施の形態のディジタル回路電源電圧制御システムにさらに設けることができる。
【００３６】
第２の実施の形態のディジタル回路電源電圧制御システムにおいては、電圧比較回路１５が基準電圧源１６の基準電圧とディジタル回路であるＣＭＯＳロジック回路１２の電源電圧が比較されるよう構成されており、ＣＭＯＳロジック回路１２の電源電圧値を決定する電流源に温度特性を考慮する回路を設けることができる。
【００３７】
図９は電流源回路１９と可変電圧回路８などの構成を示す回路図である。図９に示すように、電流源回路１９において、内部バンドギャップ基準電圧源において生成された電流をインバーター回路の入力と出力とを接続した回路に流すことにより、しきい値電圧（ＶＴ）の温度変化を監視している。インバーター回路を構成するＰｃｈＭＯＳトランジスタのソース電圧が入力される第２のＶ／Ｉ変換回路１８は、温度が下がった時には生成する電流を増加させ、温度が上がった時には生成する電流を減少させる動作を行う電流原となる。
したがって、可変電圧回路８においては、前述のように積分回路６で位相差に応じたＤＣ電圧が第１のＶ／Ｉ変換回路１４に入力され電流に変換された電流信号と、第２のＶ／Ｉ変換回路１８からの電流源とが重ね合わせられる。この結果、可変電圧回路８は、基準信号とクロック信号発生回路１０の出力信号の位相差と共に、ＣＭＯＳロジック回路１２の動作速度の温度特性を監視した動作を行うことが可能となる。
【００３８】
上記のように構成された第２の実施の形態のディジタル回路電源電圧制御システムは、高周波信号を処理するアナログ回路とそのアナログ回路を制御するＣＭＯＳロジック回路が同一半導体基板上に集積化されて、小型化と低消費電力化が図られている。さらに、第２の実施の形態のディジタル回路電源電圧制御システムは、アナログ回路と同一半導体基板上に実装されたＣＭＯＳロジック回路１２の電源電圧を調整することにより、ロジック回路における各素子の特性のばらつきによる影響を無くし、ロジック回路の温度特性を考慮したシステムとなり、雑音指数（ＮＦ）の劣化を防止することができるシステムとなる。
【００３９】
なお、電源電圧を可変することによって、外部からアナログ回路に印加されている電源電圧と論理値のＨレベルの電圧が異なってくるため、公知のレベルシフタ回路などの回路を用いて変換が正しく行われるように構成する。
また、基準電圧源は位相比較回路の出力をハイインピーダンスにした直後に低くなるようヒステリシスを持たせる構成でも良い。
【産業上の利用可能性】
【００４０】
本発明は、アナログ回路とロジック回路で混成された半導体集積回路装置に用いられるディジタル回路電源電圧制御システムであり、アナログ回路と同一半導体基板上に実装されたディジタル回路の電源電圧を調整する機器において有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る第１の実施の形態のディジタル回路電源電圧制御システムを示すブロック図
【図２】第１の実施の形態における位相差と電源電圧との関係を示す特性図
【図３】第１の実施の形態のディジタル回路電源電圧制御システムにおいて用いられている位相比較回路５の回路図
【図４】第１の実施の形態における位相比較回路５の動作図
【図５】第１の実施の形態のディジタル回路電源電圧制御システムにおける可変電源回路８の回路図
【図６】第１の実施の形態のディジタル回路電源電圧制御システムにおける他の構成の可変電源回路８０の回路図
【図７】第２の実施の形態のディジタル回路電源電圧制御システムとを示すブロック図
【図８】第２の実施の形態における位相差と電源電圧との関係を示す特性図
【図９】第２の実施の形態における可変電圧回路８及び電流源回路１９の構成を示す回路図
【符号の説明】
【００４２】
１ アナログ回路
２ 低雑音増幅回路（ＬＮＡ）
３ ミキサー回路
４ ディジタル回路電源電圧制御システム
５ 位相比較回路
６ 積分回路
７ 選択回路
８ 可変電源回路
９ 周波数シンセサイザー
１０ クロック信号発生回路（ＣＭＯＳロジック遅延検出回路）
１１ 電圧制御型発振器
１２ ＣＭＯＳロジック回路
１３ 電源電圧制御回路
１４ 第１のＶ／Ｉ変換回路
１５ 電圧比較回路
１６ 基準電圧源
１７ 電源電圧制御回路
１８ 第２のＶ／Ｉ変換回路
１９ 電流源回路
【技術分野】
【０００１】
本発明はアナログ回路とディジタル回路により混成された半導体集積回路装置におけるディジタル回路電源電圧制御システムに関し、特にロジック回路におけるノイズ低減を図るディジタル回路電源電圧制御システムに関するものである。
【背景技術】
【０００２】
近年、半導体技術分野の急速な発展にともない、通信システムは高周波信号を処理するアナログ回路とそのアナログ回路を制御するロジック回路が同一半導体基板上に集積化されており、小型化及び低消費電力化が図られている。特にロジック回路の多くは集積度、低消費電力化に優れたＣＭＯＳ回路から構成されている。ＣＭＯＳ回路の動作信号は、その回路に印加されている電源電圧とＧＮＤレベルの振幅を持っており、ＣＭＯＳ回路の動作周波数とその整数倍の周波数成分のいわゆるディジタルノイズを含んでいる。このディジタルノイズはロジック回路と同一半導体基板上に混成されたアナログ回路へ漏洩し、雑音指数（以下、ＮＦと称す）を劣化させている。このようなＣＭＯＳ回路を用いた通信システムにおいては受信感度の特性劣化を引き起こすという問題を有していた。
【０００３】
このような問題を解決する従来の技術としては、同一半導体基板上に集積化されたアナログ回路の電源とそのアナログ回路を制御するロジック回路の電源とを別に構成して、アナログ回路を制御するロジック回路の電源電圧を低く設定した装置がある。この従来の技術においては、ロジック回路の電源電圧が低いため、動作信号の振幅が小さくなり、ディジタルノイズは減少している。
しかし、近年のように素子などの微細化が進むと、ロジック回路の特性ばらつきは増加する傾向にあり、更にロジック回路には温度特性による特性変化も発生する。このため、アナログ回路を制御するロジック回路の電源電圧の設定においては、ロジック回路の特性ばらつきや温度特性、そしてアナログ回路とロジック回路の設計マージン（設計上の境界領域）を考慮しなければならないという課題があった。
【０００４】
上記の課題を解決する方法としては、例えば特許文献１に記載された半導体集積回路装置がある。特許文献１に記載されている半導体集積回路装置は、ＭＯＳトランジスタの性能のばらつきがあっても、マイクロプロセッサ等のＣＭＯＳ回路で構成された半導体集積回路の動作速度を劣化させることなく低電力を実現するために、動作クロック周波数、電源電圧、そしてＭＯＳトランジスタが形成された基板（ウェル）に供給する基板バイアス電圧のいずれもが制御可能に構成されている。特許文献１に記載されている技術においては、低速度動作時にクロック周波数の低速化と電源電圧の低電圧化を行い、高速動作時にクロック周波数の高速化と電源電圧の高電圧化を実現するために、動作クロック周波数と電源電圧とを制御するとともに、更にＭＯＳトランジスタのばらつきによる影響をその基板バイアス電圧を制御することにより無くしている。
【０００５】
また、ＣＭＯＳ回路の温度変化の影響を受けることのない遅延一定化システムが特許文献２に開示されている。ロジック回路においては、温度の影響を受けることなく、入力信号と出力信号との間に一定の遅延を提供することが重要である。特許文献２に記載されている技術によると、ＣＭＯＳ回路に入力される電源電圧を制御してその信号伝播速度を調整して信号伝播速度の温度に関連する変動を補償している。特許文献２の遅延一定化システムにおいては、第１の周期的な基準信号と、この第１の周期的な基準信号を遅延した第２の周期的な基準信号との位相差を一定に維持するように、入力される電源電圧（ＶＤＤ）の大きさを可変することによって実現している。
【特許文献１】特開２００１−３４５６９３号公報
【特許文献２】特表２００２−５４０６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように特許文献１に記載されている半導体集積回路装置は、ＭＯＳトランジスタの性能のばらつきがあっても、半導体集積回路の動作速度を劣化させることなく低電力化を実現するために、動作クロック周波数、電源電圧、及び基板バイアス電圧を所定のタイミングで制御するよう構成されている。したがって、特許文献１に開示されている技術は、動作クロック周波数と電源電圧と基板バイアスのそれぞれを制御する構成であるため、１つの動作クロック周波数では電源電圧を低くできないという問題があった。
【０００７】
また、引用文献２に開示されている技術は、集積回路の信号経路の遅延を一定化するシステムにおいては有効な手段であるが、遅延時間を小さくする必要がある時、電源電圧を高く設定しなければならなくなって、アナログ回路とロジック回路で混成された一般的な半導体集積回路においてロジック回路のディジタルノイズを減少させてアナログ回路への漏洩を回避できる技術ではなかった。
本発明は、アナログ回路とロジック回路で混成された一般的な半導体集積回路においてロジック回路からアナログ回路へのディジタルノイズを回避できる簡単な構成であり、ロジック回路における各素子の特性のばらつきによる影響を無くすとともに、ロジック回路の温度特性を考慮した補正が可能なディジタル回路電源電圧制御システムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決し目的を達成するために、第１の観点の発明のディジタル回路電源電圧制御システムは、アナログ回路を制御するディジタル回路と、前記ディジタル回路を構成する素子と同一の特性を有する素子から構成されたクロック信号発生回路と、前記クロック信号発生回路の出力信号と基準信号とを位相比較する位相比較回路と、少なくとも前記ディジタル回路及び前記クロック信号発生回路の電源電圧を可変する電源電圧制御回路を備え、
前記クロック信号発生回路から出力されるクロック信号と前記基準信号の位相差がある一定範囲以下になるように前記電源電圧を制御するよう構成されている。
このように構成された第１の観点の発明のディジタル回路電源電圧制御システムは、アナログ回路とロジック回路で混成された半導体集積回路に適用できる構成であり、ロジック回路によるディジタルノイズを減少するとともにロジック回路おける各素子の特性のばらつきによる影響を無くすとともに、ロジック回路の温度特性を考慮した補正が可能となる。
【０００９】
第２の観点の発明のディジタル回路電源電圧制御システムは、アナログ回路を制御するディジタル回路と、前記ディジタル回路を構成する素子と同一の特性を有する素子から構成されたクロック信号発生回路と、前記クロック信号発生回路の出力信号と基準信号とを位相を比較する位相比較回路と、少なくとも前記ディジタル回路及び前記クロック信号発生回路の電源電圧を可変する電源電圧制御回路を備え、
前記電源電圧が所定の電圧以下の時に前記クロック信号発生回路から出力されるクロック信号と前記基準信号の位相差の大きさにかかわらず前記電源電圧を保持し、前記電源電圧が所定の電圧を超えた時に前記電源電圧を制御するよう構成されている。
このように構成された第２の観点の発明のディジタル回路電源電圧制御システムは、アナログ回路とロジック回路で混成された半導体集積回路に適用できる構成であり、ロジック回路によるディジタルノイズのアナログ回路への漏洩による影響が無視できるレベルになった以降は電源電圧を下げないのでロジック回路における各素子の特性のばらつきによる影響を無くすとともに、ロジック回路の温度特性を考慮した補正が可能となる。
【発明の効果】
【００１０】
本発明のディジタル回路電源電圧制御システムは、上記構成を有しており、アナログ回路を制御するディジタル回路を構成する素子と同一の特性を有する素子から構成されたクロック信号発生回路の信号を使用して、ディジタル回路の電源電圧を制御する構成であるため、特性ばらつきを有する素子により構成されたディジタル回路であっても、その電源電圧は所望の電圧に調整される。
また、本発明のディジタル回路電源電圧制御システムにおいて、ディジタル回路とそのディジタル回路を構成する素子と同一の特性を有する素子から構成されたクロック信号発生回路を有する半導体集積回路の周囲温度が変化した場合、ディジタル回路とクロック信号発生回路は同じ温度であるため、クロック信号発生回路の信号を使用してディジタル回路の電源電圧を制御することにより、温度変化によって変化する特性が確実に補正される。この結果、本発明によれば、素子の特性ばらつきや温度変化による影響を考慮する必要がなくなり、集積回路設計が容易なディジタル回路電源電圧制御システムとなる。
【００１１】
さらに、本発明によれば、クロック信号発生回路の信号を使用してディジタル回路の電源電圧を適切に制御する構成であるため、ディジタル回路の電源電圧を可能な限り低く設定することが可能となり、ディジタル回路から発生するディジタルノイズはディジタル回路と同一の特性を有する半導体集積基板上に混成されたアナログ回路への漏洩が小さくなり、雑音指数（以下、ＮＦと称す）を劣化させることがなくなる。この結果、本発明のディジタル回路電源電圧制御システムを、例えば通信システムに用いた場合には、その通信システムにおける受信感度の品質を劣化させることがない。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る好適な実施の形態のディジタル回路電源電圧制御システムを添付の図面を参照しながら説明する。
【００１３】
《第１の実施の形態》
第１の実施の形態のディジタル回路電源電圧制御システムは、通信システムに用いた場合であり、高周波信号を処理するアナログ回路とそのアナログ回路を制御するＣＭＯＳロジック回路が同一半導体基板上に集積化されて、小型化と低消費電力化が図られている。第１の実施の形態のディジタル回路電源電圧制御システムは、アナログ回路と同一半導体基板上に実装されたＣＭＯＳ回ロジック回路の電源電圧を調整することにより雑音指数（以下、ＮＦと称す）の劣化を防止するシステムである。
【００１４】
図１は低雑音増幅回路（ＬＮＡ）２とミキサー回路３を有するアナログ回路１と、このアナログ回路１と同一半導体基板上に実装された第１の実施の形態のディジタル回路電源電圧制御システムとを示すブロック図である。第１の実施の形態のディジタル回路電源電圧制御システムには、ミキサー回路３に接続された電圧制御型発振器１１（ＶＣＯ）とＣＭＯＳロジック回路１２とを有する周波数シンセサイザー９が設けられている。第１の実施の形態のディジタル回路電源電圧制御システムは、ＣＭＯＳロジック回路１２と同じ特性を有する素子により構成されたクロック信号発生回路１０を有している。このクロック信号発生回路１０はＣＭＯＳロジック回路１２の遅延検出を行う機能を有する回路である。
【００１５】
図１に示すように、ディジタル回路電源電圧制御システムにおいて、外部から入力された基準信号がＣＭＯＳロジック回路１２に入力されるとともに、位相比較回路５に入力される。基準信号は周波数シンセサイザー９に入力されて基準周波数を生成する。すなわち、基準信号は周波数シンセサイザー９の基準周波数であり、周波数シンセサイザー９はミキサー回路３の出力を無線信号から中間周波数（ＩＦ）にするローカル信号を生成する。基準信号は、一般的には温度補償型水晶発振器の出力信号であり、温度周波数変動率は数ｐｐｍ程度である。
ＣＭＯＳロジック回路１２と同じ特性を有する素子により構成されたクロック信号発生回路１０の出力信号と基準信号は、位相比較回路５に入力されて、位相比較回路５はクロック信号発生回路１０の出力信号と基準信号の位相比較を行い、その位相差信号を積分回路６に出力する。積分回路６は位相差信号を積分してＤＣ信号を生成する。
【００１６】
また、第１の実施の形態ディジタル回路電源電圧制御システムは、積分回路６の出力するＤＣ信号が入力されて、ＣＭＯＳロジック回路１２の電源電圧を選択する選択回路７と、その選択回路７の出力信号によりＣＭＯＳロジック回路１２の電源電圧を可変する可変電源回路８を有する。第１の実施の形態のディジタル回路電源電圧制御システムにおいて、積分回路６、選択回路７、及び可変電源回路８により電源電圧制御回路１３が構成されている。
【００１７】
上記のように構成された第１の実施の形態ディジタル回路電源電圧制御システムにおいては、図２に示す特性曲線を用いてＣＭＯＳロジック回路１２の電源電圧を調整している。
以下、図２について説明する。図２では基準信号とクロック信号発生回路１０の出力信号との位相差を縦軸とし、ＣＭＯＳロジック回路１２の電源電圧である可変電源回路８の出力電圧を横軸としている。一般的にＣＭＯＳロジック回路１２の動作速度は電源電圧に依存して電源電圧が高くなれば速く動作し、電源電圧が低いと遅く動作する。ＣＭＯＳロジック回路１２は、図２に示すようにその電源電圧である可変電源回路８の出力電圧の大小により位相差が変化しており、この出力電圧を調整することにより位相差をφ０とすることができる。このようにＣＭＯＳロジック回路１２などのロジック回路においては電源電圧と位相差とは図２に示す特性曲線を有していることはよく知られている。ただし、ＣＭＯＳロジック回路１２は特性ばらつきを有しているため、電源電圧と位相差との関係において、その特性は同様に変化する複数の曲線により示される。図２においては、曲線Ａ１、・・・、Ａｎ−１、Ａｎにて示す（ｎは正の整数）。
【００１８】
したがって、ＣＭＯＳロジック回路１２の電源電圧がＶＤＤ０のとき、位相差がφ１であれば、選択回路７は特性曲線Ａ１を用いて可変電源回路８の出力電圧を位相比較前の電源電圧ＶＤＤ０から電圧ΔＶ１だけ可変して電源電圧をＶＤＤ１に調整する。同様に、電源電圧がＶＤＤ０のとき、位相差がφｎ−１であれば、電圧ΔＶｎ−１だけ可変して電源電圧をＶＤＤｎ−１に調整する。また、同様に、電源電圧がＶＤＤ０のとき、位相差が、φｎであれば、電圧ΔＶｎだけ可変して電源電圧をＶＤＤｎに調整する。
【００１９】
第１の実施の形態のディジタル回路電源電圧制御システムにおいて、ＣＭＯＳロジック回路１２を構成する素子と同一の特性を有する素子で構成されたクロック信号発生回路１０は、ＣＭＯＳロジック遅延検出回路であり、複数段のインバーター回路により構成されている。クロック信号発生回路１０は、基準信号が初段インバーター回路に入力され、その出力信号が次に続くインバーター回路に入力されている。このように、複数のインバータ回路が直列に接続され、それぞれの出力信号が次段のインバーター回路へと入力され、縦続状態で複数個接続されている。クロック信号発生回路１０は、インバーター回路が持つ遅延時間を累積させることにより、ＣＭＯＳロジック回路１２の遅延検出回路を実現している。
【００２０】
上記のように複数のインバーター回路により構成されたクロック信号発生回路１０の入力電圧、インバーター回路を構成するＭＯＳトランジスタの特性のばらつき、及びそのトランジスタなどの温度特性によって、その遅延時間は変化する。したがって、このクロック信号発生回路１０と同じ特性の素子で構成されたディジタル回路であるＣＭＯＳロジック回路１２は、クロック信号発生回路１０と相対的に同じ特性を有する。
なお、クロック信号発生回路１０としては、遅延時間を生成する回路が外部入力信号の電圧値から出力信号を変化させうるゲート回路であれば適用可能である。
【００２１】
更に、クロック信号発生回路１０は、奇数個のインバーター回路を連続に直列に接続する縦続状態において、最終段に接続されているインバーター回路の出力信号を初段のインバーター回路の入力に帰還させる回路構成でもよい。このように接続された回路はリングオシレータとして良く知られている。このリングオシレータは電源電圧に制御される電圧制御型発振回路（ＶＣＯ）として動作し、電源電圧、インバーター回路を構成するＭＯＳトランジスタの特性のばらつき、温度特性によってその遅延時間は変化する。したがて、リングオシレータの素子と同一の特性を有する素子で構成されたディジタル回路の動作も相対的に同じ特性を有することになる。
また、リングオシレータを構成するゲート回路は入力を反転して出力するゲート回路であればどのような構成でも適用できる。さらに、そのゲート回路の発振周波数が基準信号よりも整数（ｎ＞１）倍高ければ、そのリングオシレータの出力を入力とする分周回路に接続し、その分周回路の分周値を外部制御信号によって可変することにより、周波数を任意に設定してクロック信号発生回路１０の出力信号の位相を調整可能に構成することも可能である。
【００２２】
図３は第１の実施の形態のディジタル回路電源電圧制御システムにおいて用いられている位相比較回路５の具体的な一例である。図３に示す位相比較回路５は、排他的論理和回路（ＥＸ−ＯＲ回路）で構成されている。図４は位相比較回路５の動作図である。図４の（ａ）は位相差と出力との関係を示す波形図であり、（ｂ）は、入力信号である基準信号とクロック信号発生回路の出力信号、及び位相比較回路５の出力信号を示す波形図である。位相比較回路５において、それぞれの入力に１８０°の位相差が存在している場合、出力は外部から印加されている固定電圧源の電圧からＧＮＤまでのレンジである。位相比較回路５は位相差と比例した電荷を積分回路６に充放電する。したがって、積分回路６の出力するＤＣ電圧は位相差と相関を有する。
【００２３】
図５は第１の実施の形態のディジタル回路電源電圧制御システムにおける可変電源回路８の具体的な回路の一例を示す回路図である。図５の（ａ）は可変電源回路８における電流可変回路を示し、（ｂ）は可変された電流による出力電圧の生成回路を示している。
図５の（ａ）に示すように、可変電源回路８において、内部バンドギャップ基準電圧源の電圧を抵抗によりＶ／Ｉ変換して生成された電流が、ＰＮＰトランジスタのコレクタに流される。ＰＮＰトランジスタは、コレクタ電流ＩＣによって決定されるベース電位（ＶＢＥ＝ｋＴ／ｑ×ｌｎ（ＩＣ／Ｉｓ）、Ｉｓは飽和電流）を有しており、このＰＮＰトランジスタと同一サイズのＰＮＰトランジスタを複数個用いて、これらのベース電位を共通に接続して可変電源回路８が構成されている。このように構成された可変電源回路８は、そのＰＮＰトランジスタの個数により電流値を２倍、３倍、・・・、ｋ倍に可変している。したがって、制御信号ａ、ｂ、・・・、ｋを選択することにより、選択された倍数の電流値に可変される。このように可変された電流が、図５の（ｂ）に示す出力電圧の生成回路に入力されて、所望の出力電圧が生成される。したがって、可変電源回路８の出力電圧（Ｖｏｕｔ［Ｖ］）は、下記式（１）で示される電圧となる。
【００２４】
Ｖｏｕｔ＝（１＋Ｒ２／Ｒ１）×｛Ｒｒｅｆ×（Ｉ１×ａ＋Ｉ２×ｂ＋・・・＋Ｉｋ×ｋ）｝ （１）
【００２５】
但し、式（１）において、ａ、ｂ、・・・ｋは１若しくは０である。また、Ｒ１、Ｒ２及びＲｒｅｆは抵抗値［Ω］を示し、Ｉ１、Ｉ２、・・・、Ｉｋは２倍、３倍、・・・、ｋ倍に可変している電流値［Ａ］を示す。
【００２６】
図６は第１の実施の形態のディジタル回路電源電圧制御システムにおける他の構成の可変電源回路８０の回路図である。図６に示す可変電源回路８０は、電流源が１個（Ｉ１（＝Ｉｒｅｆ））で固定であるが、その電流Ｉｒｅｆが流れる抵抗（Ｒａ、Ｒｂ、・・・、Ｒｋ）を切り替えることによって、可変電源回路８０の出力電圧（Ｖｏｕｔ［Ｖ］）は、下記式（２）で示される電圧となる。
【００２７】
Ｖｏｕｔ＝（１＋Ｒ２／Ｒ１）×｛Ｉｒｅｆ×〔Ｒａ×Ａ＋（Ｒａ＋Ｒｂ）×Ｂ＋・・・＋（Ｒａ＋Ｒｂ＋・・・＋Ｒｋ）×Ｋ〕｝ （２）
【００２８】
但し、式（２）において、Ａ、Ｂ、・・・、Ｋの内どれか１つの変数のみ１であり、残りの変数は０である。
なお、式（１）及び（２）において、ａ、ｂ、・・・、ｋ及びＡ、Ｂ、・・・、Ｃで示した変数によりオン・オフする各回路は、ＮｃｈＭＯＳトランジスタで構成することができ、それらのゲート電位が前段の積分回路６において生成されたＤＣ電圧を入力とするコンパレータの出力に接続すればよい。
【００２９】
前述のように、第１の実施の形態のディジタル回路電源電圧制御システムにおいては、図２に示したように、検出された位相差に応じて選択回路７が電源電圧を可変して調整し、可変電源回路８が所望の電源電圧をＣＭＯＳロジック回路１２に供給している。この結果、第１の実施の形態のディジタル回路電源電圧制御システムにおいては、ＣＭＯＳロジック回路１２のディジタル信号の振幅は減少することによってディジタルノイズも減少させることができる。
なお、選択回路７において、電源電圧の選択を決定するに際し、その選択判定値にはヒステリシスを持たせても良い。
【００３０】
《第２の実施の形態》
以下、本発明に係る第２の実施の形態のディジタル回路電源電圧制御システムを添付の図面を参照しながら説明する。第２の実施の形態のディジタル回路電源電圧制御システムにおいて、前述の第１の実施の形態と異なる点は、選択回路７の代わりにＶ／Ｉ変換回路１４と電圧比較回路１５と基準電圧原１６が設けられている点である。
【００３１】
図７はアナログ回路１と、このアナログ回路１と同一半導体基板上に実装された第２の実施の形態のディジタル回路電源電圧制御システムとを示すブロック図である。第２の実施の形態のディジタル回路電源電圧制御システムには、ミキサー回路３に接続された電圧制御型発振器１１（ＶＣＯ）とＣＭＯＳロジック回路１２とを有する周波数シンセサイザー９が設けられている。第２の実施の形態のディジタル回路電源電圧制御システムは、ＣＭＯＳロジック回路１２と同じ特性を有する素子により構成されたクロック信号発生回路１０を有している。
【００３２】
図７に示すように、ディジタル回路電源電圧制御システムにおいて、外部から入力された基準信号がＣＭＯＳロジック回路１２に入力されるとともに、位相比較回路５に入力される。基準信号は周波数シンセサイザー９に入力されて基準周波数を生成する。
ＣＭＯＳロジック回路１２と同じ特性を有する素子により構成されたクロック信号発生回路１０の出力信号と基準信号は、位相比較回路５に入力される。位相比較回路５はクロック信号発生回路１０の出力信号と基準信号の位相比較を行い、その位相差信号を積分回路６に出力する。積分回路６は位相差信号を積分して位相差に応じたＤＣ電圧を生成する。このＤＣ電圧はＶ／Ｉ変換回路１４に入力されて、電流に変換される。Ｖ／Ｉ変換回路１４から出力された電流信号は、前述の図５の（ｂ）に示した可変電源回路８の抵抗Ｒｒｅｆにフィードバックをかけることにより、ＣＭＯＳロジック回路１２の電源電圧が可変される。
【００３３】
第２の実施の形態のディジタル回路電源電圧制御システムにおいては、低雑音増幅回路（ＬＮＡ）２とミキサー回路３を有するアナログ回路１に対して雑音指数（ＮＦ）に影響の無い電源電圧になったとき、前述の電流信号の可変電源回路８へのフィードバック制御を停止し、ＣＭＯＳロジック回路１２の電源電圧は一定電圧に保持される回路を有している。アナログ回路１に対して雑音指数（ＮＦ）に影響の無い電源電圧であることは、電圧比較回路５において検出され、ＣＭＯＳロジック回路１２の電源電圧はそのときの電圧に保持される。
【００３４】
図８は、基準信号とクロック信号発生回路１２の出力信号との位相差を縦軸とし、ＣＭＯＳロジック回路１２の電源電圧である可変電源回路８の出力電圧を横軸として示す特性曲線である。図８においては、ＣＭＯＳロジック回路１２の電源電圧が出力電圧ＶＤＤ（ｍｉｎ）に調整された後の特性曲線である。図８に示すように、このときの出力電圧ＶＤＤ（ｍｉｎ）において、位相差がφ０、φｋ、φｍで示す異なった値になっている。
フィードバック制御を停止する電圧は、アナログ回路１が影響を受けない電源電圧であり、事前に検討して設定されている。ＣＭＯＳロジック回路１２の入力電圧を一定電圧に保持する回路は、電圧比較回路１５であり、その電圧比較回路１５の電源電圧はディジタル回路であるＣＭＯＳロジック回路１２の電源電圧よりも高い電圧で動作させなければならない。また、電圧比較回路１５は可変電源回路８の出力電圧とその比較対象となる基準電圧が入力され、常に比較動作を行っている。基準電圧源１６の基準電圧はフィードバック制御を停止するときのＣＭＯＳディジタル回路１２の電源電圧と等しい電圧（＝ＶＤＤ（ｍｉｎ））に設定されている。ＣＭＯＳディジタル回路１２の電源電圧が基準電圧と等しいか、若しくはそれ以下なった時に、電圧比較回路１５の出力信号に変化が生じるよう構成されている。このように電圧比較回路１５の出力信号が変化したとき、例えば外部固定電圧源の電位かＧＮＤレベルに変化したとき、少なくとも位相比較回路５の出力をハイインピーダンスにし、それ以降の位相比較回路５は出力しないよう構成されている。例えば、前述の図３に示した位相比較回路５において、ハイインピーダンス制御信号をＧＮＤレベルとして位相比較回路５の出力トランジスタのＮｃｈＭＯＳトランジスタのゲート電位をＧＮＤレベルとし、ＰｃｈＭＯＳＭＯＳトランジスタのゲート電位を外部固定電源電圧にして各々をオフ状態とすることで実施できる。
第２の実施の形態のディジタル回路電源電圧制御システムにおいて、積分回路６、可変電源回路８、Ｖ／Ｉ変換回路１４、電圧比較回路１５、及び基準電圧源１６により電源電圧制御回路１７が構成されている。
【００３５】
ＭＯＳトランジスタは動作速度が温度特性を有し、一般的にはＭＯＳトランジスタのしきい値電圧（ＶＴ）は温度に対して−数ｍＶ／℃の傾きを持っている。この温度に対する変化は、ＭＯＳトランジスタのロジック回路の動作速度が温度低下に従って遅くなる原因となっている。そこで、温度特性を考慮した回路を設け、温度低下により動作速度の低下しないＣＭＯＳロジック回路が、第２の実施の形態のディジタル回路電源電圧制御システムにさらに設けることができる。
【００３６】
第２の実施の形態のディジタル回路電源電圧制御システムにおいては、電圧比較回路１５が基準電圧源１６の基準電圧とディジタル回路であるＣＭＯＳロジック回路１２の電源電圧が比較されるよう構成されており、ＣＭＯＳロジック回路１２の電源電圧値を決定する電流源に温度特性を考慮する回路を設けることができる。
【００３７】
図９は電流源回路１９と可変電圧回路８などの構成を示す回路図である。図９に示すように、電流源回路１９において、内部バンドギャップ基準電圧源において生成された電流をインバーター回路の入力と出力とを接続した回路に流すことにより、しきい値電圧（ＶＴ）の温度変化を監視している。インバーター回路を構成するＰｃｈＭＯＳトランジスタのソース電圧が入力される第２のＶ／Ｉ変換回路１８は、温度が下がった時には生成する電流を増加させ、温度が上がった時には生成する電流を減少させる動作を行う電流原となる。
したがって、可変電圧回路８においては、前述のように積分回路６で位相差に応じたＤＣ電圧が第１のＶ／Ｉ変換回路１４に入力され電流に変換された電流信号と、第２のＶ／Ｉ変換回路１８からの電流源とが重ね合わせられる。この結果、可変電圧回路８は、基準信号とクロック信号発生回路１０の出力信号の位相差と共に、ＣＭＯＳロジック回路１２の動作速度の温度特性を監視した動作を行うことが可能となる。
【００３８】
上記のように構成された第２の実施の形態のディジタル回路電源電圧制御システムは、高周波信号を処理するアナログ回路とそのアナログ回路を制御するＣＭＯＳロジック回路が同一半導体基板上に集積化されて、小型化と低消費電力化が図られている。さらに、第２の実施の形態のディジタル回路電源電圧制御システムは、アナログ回路と同一半導体基板上に実装されたＣＭＯＳロジック回路１２の電源電圧を調整することにより、ロジック回路における各素子の特性のばらつきによる影響を無くし、ロジック回路の温度特性を考慮したシステムとなり、雑音指数（ＮＦ）の劣化を防止することができるシステムとなる。
【００３９】
なお、電源電圧を可変することによって、外部からアナログ回路に印加されている電源電圧と論理値のＨレベルの電圧が異なってくるため、公知のレベルシフタ回路などの回路を用いて変換が正しく行われるように構成する。
また、基準電圧源は位相比較回路の出力をハイインピーダンスにした直後に低くなるようヒステリシスを持たせる構成でも良い。
【産業上の利用可能性】
【００４０】
本発明は、アナログ回路とロジック回路で混成された半導体集積回路装置に用いられるディジタル回路電源電圧制御システムであり、アナログ回路と同一半導体基板上に実装されたディジタル回路の電源電圧を調整する機器において有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る第１の実施の形態のディジタル回路電源電圧制御システムを示すブロック図
【図２】第１の実施の形態における位相差と電源電圧との関係を示す特性図
【図３】第１の実施の形態のディジタル回路電源電圧制御システムにおいて用いられている位相比較回路５の回路図
【図４】第１の実施の形態における位相比較回路５の動作図
【図５】第１の実施の形態のディジタル回路電源電圧制御システムにおける可変電源回路８の回路図
【図６】第１の実施の形態のディジタル回路電源電圧制御システムにおける他の構成の可変電源回路８０の回路図
【図７】第２の実施の形態のディジタル回路電源電圧制御システムとを示すブロック図
【図８】第２の実施の形態における位相差と電源電圧との関係を示す特性図
【図９】第２の実施の形態における可変電圧回路８及び電流源回路１９の構成を示す回路図
【符号の説明】
【００４２】
１ アナログ回路
２ 低雑音増幅回路（ＬＮＡ）
３ ミキサー回路
４ ディジタル回路電源電圧制御システム
５ 位相比較回路
６ 積分回路
７ 選択回路
８ 可変電源回路
９ 周波数シンセサイザー
１０ クロック信号発生回路（ＣＭＯＳロジック遅延検出回路）
１１ 電圧制御型発振器
１２ ＣＭＯＳロジック回路
１３ 電源電圧制御回路
１４ 第１のＶ／Ｉ変換回路
１５ 電圧比較回路
１６ 基準電圧源
１７ 電源電圧制御回路
１８ 第２のＶ／Ｉ変換回路
１９ 電流源回路
【特許請求の範囲】
【請求項１】
アナログ回路を制御するディジタル回路と、前記ディジタル回路を構成する素子と同一の特性を有する素子から構成されたクロック信号発生回路と、前記クロック信号発生回路の出力信号と基準信号とを位相比較する位相比較回路と、少なくとも前記ディジタル回路及び前記クロック信号発生回路の電源電圧を可変する電源電圧制御回路とを備え、
前記クロック信号発生回路から出力されるクロック信号と前記基準信号の位相差がある一定範囲以下になるように前記電源電圧を制御するよう構成されたことを特徴とするディジタル回路電源電圧制御システム。
【請求項２】
アナログ回路を制御するディジタル回路と、前記ディジタル回路を構成する素子と同一の特性を有する素子から構成されたクロック信号発生回路と、前記クロック信号発生回路の出力信号と基準信号とを位相比較する位相比較回路と、少なくとも前記ディジタル回路及び前記クロック信号発生回路の電源電圧を可変する電源電圧制御回路とを備え、
前記電源電圧が所定の電圧以下の時に前記クロック信号発生回路から出力されるクロック信号と前記基準信号の位相差の大きさにかかわらず前記電源電圧を保持し、前記電源電圧が所定の電圧を超えた時に前記電源電圧を制御するよう構成されたことを特徴とするディジタル回路電源電圧制御システム。
【請求項３】
前記クロック信号発生回路は、ゲート回路を縦続状態に複数個接続し、その検出手段が外部からの入力信号の変化を基準に開始される受動的な手段によって構成した請求項１又は２に記載のディジタル回路電源電圧制御システム。
【請求項４】
前記クロック信号発生回路は、奇数個のゲート回路を縦続状態に接続し、前記奇数個のゲート回路の最終段の出力を初段のゲート回路の入力に接続して構成された請求項１又は２に記載のディジタル回路電源電圧制御システム。
【請求項５】
前記クロック信号発生回路は、前記ゲート回路の出力に分周値が可変の分周回路を接続して構成した請求項４に記載のディジタル回路電源電圧制御システム。
【請求項６】
前記電源電圧制御回路は、前記クロック信号発生回路の出力信号と基準信号との位相差に応じたＤＣ電圧を生成する手段と、そのＤＣ電圧から位相差がある一定範囲以下になる電源電圧を決定する手段と、決定された情報に応じて複数の電流値若しくは抵抗値を切り替えて電源電圧を変化させる手段とを有することを特徴とする請求項１に記載のディジタル電源電圧制御システム。
【請求項７】
前記電源電圧制御回路は、前記電源電圧が所定の基準電圧以下になったとき、外部制御信号により前記クロック信号発生回路への入力信号及び前記位相比較回路への前記基準信号の入力を停止し、そして前記位相比較回路の出力をハイインピーダンスにするよう構成したことを特徴とする請求項１に記載のディジタル電源電圧制御システム。
【請求項８】
前記電源電圧制御回路は、前記クロック信号発生回路の出力信号と基準信号の位相差からＤＣ電圧を生成する手段と、前記ＤＣ電圧と基準電圧を比較して２通りの状態を出力する基準電圧源を有する電圧比較回路と、前記電圧比較回路からの第１の出力状態によって前記位相差からＤＣ電圧を生成する手段の動作を停止し、前記位相差からＤＣ電圧を生成する手段の出力の状態をハイインピーダンスにすることによって前記電源電圧を保持し、前記電圧比較回路からの第２の出力状態によって前記位相差からＤＣ電圧を生成する手段を動作状態にして電源電圧を可変するよう構成されたことを特徴とする請求項２に記載のディジタル回路電源電圧制御システム。
【請求項９】
前記電源電圧制御回路は、前記クロック信号発生回路の出力信号と基準信号の位相差からＤＣ電圧を生成する手段と、前記クロック信号発生回路の出力電圧と比較される基準電圧源と、前記ＤＣ電圧を電流に変換するＶ／Ｉ変換回路と、前記ディジタル回路の電源電圧を可変する可変電圧源とを備え、
前記可変電圧源の出力電圧が前記ディジタル回路の動作速度の温度特性を補正する特性を有し、前記位相差からＤＣ電圧を生成する手段の出力の状態がハイインピーダンスでも温度特性の監視をするよう構成されたことを特徴とする請求項２に記載のディジタル回路電源電圧制御システム。
【請求項１０】
前記電源電圧制御回路は、前記電圧比較回路からの第１の出力状態の時に前記電圧比較回路からの出力信号により、前記クロック信号発生回路への入力信号及び位相比較器への前記基準信号の入力を停止するよう構成したことを特徴とする請求項８に記載のディジタル回路電源電圧制御システム。
【請求項１１】
前記電圧比較回路は、前記クロック信号発生回路の出力信号と基準信号の位相を比較し、その位相差から生成されたＤＣ電圧を入力信号とし、前記基準電圧と比較した結果を出力すると共に基準電圧がヒステリシス特性を有することを特徴とする請求項６又は８に記載のディジタル回路電源電圧制御システム。
【請求項１】
アナログ回路を制御するディジタル回路と、前記ディジタル回路を構成する素子と同一の特性を有する素子から構成されたクロック信号発生回路と、前記クロック信号発生回路の出力信号と基準信号とを位相比較する位相比較回路と、少なくとも前記ディジタル回路及び前記クロック信号発生回路の電源電圧を可変する電源電圧制御回路とを備え、
前記クロック信号発生回路から出力されるクロック信号と前記基準信号の位相差がある一定範囲以下になるように前記電源電圧を制御するよう構成されたことを特徴とするディジタル回路電源電圧制御システム。
【請求項２】
アナログ回路を制御するディジタル回路と、前記ディジタル回路を構成する素子と同一の特性を有する素子から構成されたクロック信号発生回路と、前記クロック信号発生回路の出力信号と基準信号とを位相比較する位相比較回路と、少なくとも前記ディジタル回路及び前記クロック信号発生回路の電源電圧を可変する電源電圧制御回路とを備え、
前記電源電圧が所定の電圧以下の時に前記クロック信号発生回路から出力されるクロック信号と前記基準信号の位相差の大きさにかかわらず前記電源電圧を保持し、前記電源電圧が所定の電圧を超えた時に前記電源電圧を制御するよう構成されたことを特徴とするディジタル回路電源電圧制御システム。
【請求項３】
前記クロック信号発生回路は、ゲート回路を縦続状態に複数個接続し、その検出手段が外部からの入力信号の変化を基準に開始される受動的な手段によって構成した請求項１又は２に記載のディジタル回路電源電圧制御システム。
【請求項４】
前記クロック信号発生回路は、奇数個のゲート回路を縦続状態に接続し、前記奇数個のゲート回路の最終段の出力を初段のゲート回路の入力に接続して構成された請求項１又は２に記載のディジタル回路電源電圧制御システム。
【請求項５】
前記クロック信号発生回路は、前記ゲート回路の出力に分周値が可変の分周回路を接続して構成した請求項４に記載のディジタル回路電源電圧制御システム。
【請求項６】
前記電源電圧制御回路は、前記クロック信号発生回路の出力信号と基準信号との位相差に応じたＤＣ電圧を生成する手段と、そのＤＣ電圧から位相差がある一定範囲以下になる電源電圧を決定する手段と、決定された情報に応じて複数の電流値若しくは抵抗値を切り替えて電源電圧を変化させる手段とを有することを特徴とする請求項１に記載のディジタル電源電圧制御システム。
【請求項７】
前記電源電圧制御回路は、前記電源電圧が所定の基準電圧以下になったとき、外部制御信号により前記クロック信号発生回路への入力信号及び前記位相比較回路への前記基準信号の入力を停止し、そして前記位相比較回路の出力をハイインピーダンスにするよう構成したことを特徴とする請求項１に記載のディジタル電源電圧制御システム。
【請求項８】
前記電源電圧制御回路は、前記クロック信号発生回路の出力信号と基準信号の位相差からＤＣ電圧を生成する手段と、前記ＤＣ電圧と基準電圧を比較して２通りの状態を出力する基準電圧源を有する電圧比較回路と、前記電圧比較回路からの第１の出力状態によって前記位相差からＤＣ電圧を生成する手段の動作を停止し、前記位相差からＤＣ電圧を生成する手段の出力の状態をハイインピーダンスにすることによって前記電源電圧を保持し、前記電圧比較回路からの第２の出力状態によって前記位相差からＤＣ電圧を生成する手段を動作状態にして電源電圧を可変するよう構成されたことを特徴とする請求項２に記載のディジタル回路電源電圧制御システム。
【請求項９】
前記電源電圧制御回路は、前記クロック信号発生回路の出力信号と基準信号の位相差からＤＣ電圧を生成する手段と、前記クロック信号発生回路の出力電圧と比較される基準電圧源と、前記ＤＣ電圧を電流に変換するＶ／Ｉ変換回路と、前記ディジタル回路の電源電圧を可変する可変電圧源とを備え、
前記可変電圧源の出力電圧が前記ディジタル回路の動作速度の温度特性を補正する特性を有し、前記位相差からＤＣ電圧を生成する手段の出力の状態がハイインピーダンスでも温度特性の監視をするよう構成されたことを特徴とする請求項２に記載のディジタル回路電源電圧制御システム。
【請求項１０】
前記電源電圧制御回路は、前記電圧比較回路からの第１の出力状態の時に前記電圧比較回路からの出力信号により、前記クロック信号発生回路への入力信号及び位相比較器への前記基準信号の入力を停止するよう構成したことを特徴とする請求項８に記載のディジタル回路電源電圧制御システム。
【請求項１１】
前記電圧比較回路は、前記クロック信号発生回路の出力信号と基準信号の位相を比較し、その位相差から生成されたＤＣ電圧を入力信号とし、前記基準電圧と比較した結果を出力すると共に基準電圧がヒステリシス特性を有することを特徴とする請求項６又は８に記載のディジタル回路電源電圧制御システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−１３５４３８（Ｐ２００６−１３５４３８Ａ）
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願番号】特願２００４−３１９７９１（Ｐ２００４−３１９７９１）
【出願日】平成１６年１１月２日（２００４．１１．２）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願日】平成１６年１１月２日（２００４．１１．２）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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