半導体発光素子の製造方法
【課題】透明導電膜の被覆率を向上させた半導体発光素子の製造方法を提供する。
【解決手段】半導体発光素子１０の製造方法では、発光部１３を含む多層構造の半導体層１１上に、発光部１３から放射される光に対して透明な透明導電膜１５を形成する。透明導電膜１５の一部にマスク材２０を形成する。マスク材２０を用いて、透明導電膜１５をウェットエッチングし、半導体層１１を露出させる。マスク材２０を用いて、露出した半導体層１１を異方性エッチングし、発光部１３を除去する。マスク材２０を除去し、半導体層１１であって活性層１３が除去されて露出した部分上に第１電極１６を形成し、透明導電膜１５上に第２電極１７を形成する。
【解決手段】半導体発光素子１０の製造方法では、発光部１３を含む多層構造の半導体層１１上に、発光部１３から放射される光に対して透明な透明導電膜１５を形成する。透明導電膜１５の一部にマスク材２０を形成する。マスク材２０を用いて、透明導電膜１５をウェットエッチングし、半導体層１１を露出させる。マスク材２０を用いて、露出した半導体層１１を異方性エッチングし、発光部１３を除去する。マスク材２０を除去し、半導体層１１であって活性層１３が除去されて露出した部分上に第１電極１６を形成し、透明導電膜１５上に第２電極１７を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体発光素子の製造方法に関する。
【背景技術】
【０００２】
従来、窒化物半導体発光素子では、窒化物半導体層上に透明電極を形成し、窒化物半導体発光素子に流れる電流分布を均一化するとともに、効率的に光を取り出せるように構成されているものがある。
【０００３】
透明電極が用いられるのは、窒化物半導体は導電率が比較的低い材料であるため、窒化物半導体層における電流の拡がりを改善し、且つ放射される光が電極材で遮蔽されるのを防止するためである。
【０００４】
この窒化物半導体発光素子では、窒化物半導体層上に透明導電膜を形成し、マスク材を用いて透明導電膜をパターニングし、このマスク材を除去した後に別のマスク材を用いて窒化物半導体層をパターニングしていた。
【０００５】
そのため、２回のフォトリソグラフィ工程が必要であり、窒化物半導体発光素子の製造工程が繁雑になるという問題がある。更に、フォトリソグラフィ工程におけるパターニング精度に起因して、窒化物半導体層に対する透明導電膜の被覆率が低下するという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１６０６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、透明導電膜の被覆率を向上させた半導体発光素子の製造方法を提供する。
【課題を解決するための手段】
【０００８】
一つの実施形態によれば、半導体発光素子の製造方法では、発光部を含む多層構造の半導体層上に、前記発光部から放射される光に対して透明な透明導電膜を形成する。前記透明導電膜の一部にマスク材を形成する。前記マスク材を用いて、前記透明導電膜をウェットエッチングし、前記半導体層を露出させる。前記マスク材を用いて、前記露出した半導体層を異方性エッチングし、前記発光部を除去する。前記マスク材を除去し、前記半導体層であって前記活性層が除去されて露出した部分上に第１電極を形成し、前記透明導電膜上に第２電極を形成する。
【図面の簡単な説明】
【０００９】
【図１】実施例に係る半導体発光素子を示す断面図。
【図２】実施例に係る半導体発光素子の製造工程を順に示す断面図。
【図３】実施例に係る半導体発光素子の製造工程を順に示す断面図。
【図４】実施例に係る比較例の半導体発光素子の製造工程を順に示す断面図。
【図５】実施例に係る比較例の半導体発光素子の製造工程を順に示す断面図。
【図６】実施例に係る比較例の半導体発光素子の製造工程を順に示す断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１１】
本実施例に係る半導体発光素子の製造方法について図１乃至図３を用いて説明する。図１は本実施例の半導体発光素子を示す断面図、図２および図３は半導体発光素子の製造工程を順に示す断面図である。
【００１２】
図１に示すように、本実施例の半導体発光素子１０では、半導体層１１は、例えばＮ型ＧａＮ層１２上に形成された発光部１３を含む多層構造の窒化物半導体層（半導体積層体）である。
【００１３】
半導体層１１は、発光部１３から放射される光に対して透明な絶縁性の基板１４、例えばサファイア基板上に形成されている。以後、基板１４をサファイア基板１４とも記す。
【００１４】
Ｎ型ＧａＮ層１２は、発光部１３をエピタキシャル成長させるための下地単結晶層であり、基板１４上に、例えば約３μｍと厚く形成されている。発光部１３は、Ｎ型ＧａＮ層１２上の一部に形成されている。
【００１５】
発光部１３は、例えば厚さ２μｍ程度のＮ型ＧａＮクラッド層と、厚さが５ｎｍのＧａＮ障壁層と厚さが２．５ｎｍのＩｎＧａＮ井戸層とが交互に積層され、最上層がＩｎＧａＮ井戸層である多重量子井戸（ＭＱＷ：Multiple Quantum Well）層と、厚さ１００ｎｍ程度のP型ＧａＮクラッド層と、厚さ１０ｎｍ程度のＰ型ＧａＮコンタクト層とで構成されている。
【００１６】
ＩｎＧａＮ井戸層（ＩｎｘＧａ１−ｘＮ層、０＜ｘ＜１）のＩｎ組成比ｘは、半導体層１１から取り出された光のピーク波長が、例えば約４５０ｎｍになるように０．１程度に設定されている。
【００１７】
半導体層１１上、即ちＰ型ＧａＮコンタクト層上には、発光部１３から放射される光に対して透明な透明導電膜１５として、例えば厚さ１００ｎｍのＩＴＯ（Indium Thin Oxide）膜が形成されている。
【００１８】
半導体層１１における電流の拡がりを改善して、発光部１３の電流分布を均一化するとともに、発光部１３から放射される光が電極材で遮蔽されるのを防止するためである。以後、透明導電膜１５をＩＴＯ膜１５とも記す。
【００１９】
透明導電膜１５のサイズは半導体層１１の発光部１３のサイズより２ΔＷ１だけ、例えば２μｍだけ僅かに小さい。発光部１３のサイズが３２０μｍ□のとき、透明導電膜１５のサイズは３１８μｍ□である。従って、透明導電膜１５は、半導体層１１の発光部１３、即ちＰ型ＧａＮコンタクト層の表面積の９８％以上を覆っている。
【００２０】
第１電極（Ｎ側電極）１６は、例えばチタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）の積層膜で、半導体層１１のＮ型ＧａＮ層１２上に形成されている。
【００２１】
第２電極（Ｐ側電極）１７は、例えば金（Ａｕ）またはアルミニウム（Ａｌ）で、透明導電膜１５上に形成されている。
【００２２】
本実施例の半導体発光素子１０は、透明導電膜１５が半導体層１１の発光部１３の略全面を覆い、発光部１３に流れる電流の分布を均一化するとともに、発光部１３から放射される光が電極材で遮蔽されるのを防止するように構成されている。
【００２３】
発光部１３の電流密度が部分的に高くなることにより、発光効率が低下し、動作電圧が増大することを防止している。
【００２４】
更に、ＩＴＯ自体は光透過率が高く（約９０％以上）、ＧａＮとのオーミックコンタクト性も良好である。従って、透明導電膜１５による素子特性への影響（光吸収による光損失増大、コンタクト抵抗による動作電圧の上昇など）はほとんど見られない。
【００２５】
次に、半導体発光素子１０の製造方法について説明する。図２および図３は半導体発光素子１０の製造工程を順に示す断面図である。
【００２６】
図２（ａ）に示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、エピタキシャル成長用の基板１４にＮ型ＧａＮ層１２、発光部１３を順にエピタキシャル成長させて半導体層１１を形成する。
【００２７】
具体的には、Ｃ面サファイア基板１４に前処理として、例えば有機洗浄、酸洗浄を施した後、ＭＯＣＶＤ装置の反応室内に収納する。次に、例えば窒素（Ｎ２）ガスと水素（Ｈ２）ガスの常圧混合ガス雰囲気中で、高周波加熱により、基板１４の温度を、例えば１１００℃まで昇温する。これにより、基板１４の表面が気相エッチングされ、表面に形成されている自然酸化膜が除去される。
【００２８】
次に、Ｎ２ガスとＨ２ガスの混合ガスをキャリアガスとし、プロセスガスとして、例えばアンモニア（ＮＨ３）ガスと、トリメチルガリウム（ＴＭＧ：Tri-Methyl Gallium）を供給し、Ｎ型ドーパントとして、例えばシラン（ＳｉＨ４）ガスを供給し、厚さ３μｍのＮ型ＧａＮ層１２を形成する。
【００２９】
次に、同様にして厚さ２μｍのＮ型ＧａＮクラッド層を形成した後、ＮＨ３ガスは供給し続けながらＴＭＧおよびＳｉＨ４ガスの供給を停止し、基板１４の温度を１１００℃より低い温度、例えば８００℃まで降温し、８００℃で保持する。
【００３０】
次に、Ｎ２ガスをキャリアガスとし、プロセスガスとして、例えばＮＨ３ガスおよび、ＴＭＧを供給し、厚さ５ｎｍのＧａＮ障壁層を形成し、この中にトリメチルインジウム（ＴＭＩ：Tri-Methyl Indium）を供給することにより、厚さ２．５ｎｍ、Ｉｎ組成比が０．１のＩｎＧａＮ井戸層を形成する。
【００３１】
次に、ＴＭＩの供給を断続することにより、ＧａＮ障壁層とＩｎＧａＮ井戸層の形成を、例えば７回繰返す。これにより、ＭＱＷ層が得られる。
【００３２】
次に、ＴＭＧ、ＮＨ３ガスは供給し続けながらＴＭＩの供給を停止し、アンドープで厚さ５ｎｍのＧａＮキャップ層を形成する。
【００３３】
次に、ＮＨ３ガスは供給し続けながらＴＭＧ、ＴＭＡの供給を停止し、Ｎ２ガス雰囲気中で、基板１４の温度を８００℃より高い温度、例えば１０３０℃まで昇温し、１０３０℃で保持する。
【００３４】
次に、Ｎ２ガスとＨ２ガスの混合ガスをキャリアガスとし、プロセスガスとしてＮＨ３ガス、ＴＭＧ、Ｐ型ドーパントとしてビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を供給し、Ｍｇ濃度が１Ｅ２０ｃｍ−３、厚さが１００ｎｍ程度のＰ型ＧａＮクラッド層を形成する。
【００３５】
次に、Ｃｐ２Ｍｇの供給を増やして、Ｍｇ濃度が１Ｅ２１ｃｍ−３、厚さ１０ｎｍ程度のＰ型ＧａＮコンタクト層を形成する。
【００３６】
次に、ＮＨ３ガスは供給し続けながらＴＭＧの供給を停止し、キャリアガスのみ引き続き供給し、基板１４を自然降温する。ＮＨ３ガスの供給は、基板１４の温度が５００℃に達するまで継続する。これにより、サファイア基板１４上に半導体層１１が形成され、Ｐ型ＧａＮコンタクト層が表面になる。
【００３７】
次に、例えばスパッタリング法によりＰ型ＧａＮコンタクト層上に厚さ約１００ｎｍのＩＴＯ膜１５を形成する。一般に、スパッタリング等でＩＴＯ膜を形成すると、成膜時の基板温度、プラズマ密度、酸素分圧等に依存して、アモルファスＩＴＯと結晶質ＩＴＯが混在したＩＴＯ膜が得られることが知られている。
【００３８】
例えば、基板温度で言えば、ＩＴＯの結晶化温度は１５０℃乃至２００℃付近にある。基板温度が結晶化温度付近にあると、アモルファスＩＴＯと結晶質ＩＴＯが混在したＩＴＯ膜が得られる。
【００３９】
次に、図２（ｂ）に示すように、ＩＯＴ膜１５を電極形状にパターニングするために、ＩＯＴ膜１５上にマスク材として、フォトリソグラフィ法によりレジスト膜２０を形成する。
【００４０】
次に、図３（ａ）に示すように、レジスト膜２０をマスクとしてＩＯＴ膜１５を、例えば塩酸と硝酸の混酸によりウェットエッチングする。エッチングは、結晶質ＩＴＯおよびアモルファスＩＴＯがともに除去されるまでおこなう。
【００４１】
結晶質ＩＴＯのエッチング速度は、アモルファスＩＴＯのエッチング速度より遅くなる。結晶質ＩＴＯのエッチング速度は、例えば５０乃至１００ｎｍ／ｍｉｎ程度である。アモルファスＩＴＯエッチング速度は、例えば１００乃至５００ｎｍ／ｍｉｎ程度である。
【００４２】
このとき、ＩＯＴ膜１５は、例えば１μｍ程度サイドエッチングされる。図１に示すΔＷ１はサイドエッチング幅を示している。一方、レジスト膜２０は、エッチングされないので、薄くなることは無く、略初期の厚さを維持している。
【００４３】
なお、結晶質ＩＴＯは、残渣として残留し易いため、超音波を印加してエッチングするか、またはエッチング後に超音波洗浄を施して物理的に除去することが望ましい。
【００４４】
次に、図３（ｂ）に示すように、レジスト膜２０を除去せずに残置したまま、例えば塩素（Ｃｌ）系ガスを用いたＲＩＥ（Reactive Ion Etching）法により半導体層１１の発光部１３を異方性エッチングし、下地層のＮ型ＧａＮ層１２を露出させる。
【００４５】
ＲＩＥによるエッチング深さは１μｍ程度であるが、発光部１３のサイドエッチング幅は１００ｎｍ程度に抑えられる。従って、ＩＴＯ膜１５のサイズと発光部１３のサイズの差は、略２ΔＷ１に等しい。
【００４６】
ここで、ＩＯＴ膜１５の面積をＳ１とし、発光部１３の面積をＳ２とする。ＩＯＴ膜１５の面積Ｓ１と発光部１３の面積Ｓ２の比として、０．９８以上が得られている。
【００４７】
次に、図３（ｃ）に示すように、レジスト膜２０を、例えばアッシャーを用いて除去し、電極形状にパターニングされたＩＴＯ膜１５を露出させる。
【００４８】
次に、ＩＴＯ膜１５に熱処理を施す。熱処理は、例えば窒素中、もしくは窒素と酸素の混合雰囲気中で、温度４００乃至７５０℃程度、時間１乃至２０分程度が適当である。ＩＴＯ膜１５の結晶化を促進し、ＩＴＯ膜１５の導電率を高めるためである。
【００４９】
次に、Ｎ型ＧａＮ層１２上にＮ側電極１６を形成し、ＩＴＯ膜１５上にＰ側電極１７を形成する。次に、基板１４をブレードでダイシングして個片化することにより、図１に示す半導体発光素子１０が得られる。
【００５０】
次に、比較例の半導体発光素子の製造方法について、図４乃至図６を用いて説明する。図４乃至図６は比較例の半導体発光素子の製造工程を順に示す断面図である。
ここで、比較例の製造方法とは、ウェットエッチングとＲＩＥを別々のマスク材を用いて行う方法を意味している。
【００５１】
図４（ａ）に示すように、図２（ａ）と同様にして、基板１４上に半導体層１１を形成する。半導体層１１上に、透明導電膜１５を形成する。
【００５２】
次に、図４（ｂ）に示すように、図２（ｂ）と同様にして、フォトリソグラフィ法により、電極パターンに対応したレジスト膜３０を形成する。レジスト膜３０は、図２（ｂ）に示すレジスト膜２０より小さ目に形成されている。後述するように、発光部１３のサイズが、図３（ｂ）に示す発光部１３のサイズと同じになるようにするためである。
【００５３】
次に、図５（ａ）に示すように、図３（ａ）と同様にして、レジスト膜３０をマスクとして、透明導電膜１５をウェットエッチングする。透明導電膜１５は、ΔＷ１だけサイドエッチングされる。透明導電膜１５の面積Ｓ３は、図３（ａ）に示す透明導電膜１５の面積Ｓ１より小さい。
【００５４】
次に、レジスト膜３０を、例えばアッシャーを用いて除去した後に、図５（ｂ）に示すように、透明導電膜１５に熱処理を施す。
【００５５】
次に、図５（ｃ）に示すように、透明導電膜１５上にレジスト膜３１を形成する。レジスト膜３１は本質的には透明導電膜１５の上面のみを覆うように形成できればよい。然しながら、フォトリソグラフィ工程におけるパターニング精度に起因して、レジスト膜３１は透明導電膜１５の上面および側面を覆うようにオーバコートされる。
【００５６】
その結果、レジスト膜３１のサイズは、透明導電膜１５のサイズよりオーバコート幅ΔＷ２、例えば５μｍの２倍の１０μｍも大きくなってしまう。従って、レジスト膜３１のサイズが、図２（ｂ）に示すレジスト膜２０のサイズに略等しくなるように、レジスト膜３０のサイズを、２ΔＷ２だけ小さくしておくことが必要である。
【００５７】
次に、図６（ａ）に示すように、レジスト膜３１をマスクとして、ＲＩＥ法により、発光部１３を異方性エッチングし、Ｎ型ＧａＮ層１２を露出させる。その結果、透明導電膜１５のサイズは、発光部１３のサイズより２ΔＷ２だけ小さいので、ＩＯＴ膜１５の面積Ｓ３と発光部１３の面積Ｓ２の比（Ｓ３／Ｓ２）は、０．９４に低下してしまう。
【００５８】
次に、図６（ｂ）に示すように、レジスト膜３１を除去する。次に、図６（ｃ）に示すように、Ｎ型ＧａＮ層１２上にＮ側電極１６を形成し、ＩＴＯ膜１５上にＰ側電極１７を形成する。これにより、比較例の半導体発光素子４０が得られる。
【００５９】
比較例の製造方法では、フォトリソグラフィ工程が２回必要である。透明導電膜１５の面積Ｓ３は面積Ｓ１より小さいので、発光部１３の外周まで透明導電膜１５を形成することができない。
【００６０】
これにより、発光部１３の外周部は電流が流れづらいので、発光部１３の電流分布は不均一になる。電流分布が不均一な場合、電流密度が部分的に高くなり、発光効率の低下、動作電圧が増大するなどの問題が生じる。
【００６１】
一方、本実施例の製造方法では、フォトリソグラフィ工程が１回で済む。透明導電膜１５の面積Ｓ１は面積Ｓ２と略等しいので、発光部１３の外周まで透明導電膜１５を形成することができる。
【００６２】
これにより、発光部１３の外周部まで電流が流れるので、発光部１３の電流分布は略均一になる。上述した電流密度が不均一な場合に生じる不具合を未然に防止することが可能である。
【００６３】
半導体発光素子１０では、半導体発光素子４０に比べて発光面積が５％向上したことになり、光出力においては３％乃至５％程度向上することが見込まれる。更に、動作電圧においては、５％程度の改善が見込まれる。
【００６４】
以上説明したように、本実施例の半導体発光素子１０の製造方法では、レジスト膜２０をマスクとして、透明導電膜１５をウェットエッチングし、同じレジスト膜２０をマスクとして発光部１３を異方性エッチングしている。
【００６５】
その結果、フォトリソグラフィ工程は１回で済み、発光部１３の略全面に透明導電膜１５を形成することができる。従って、透明導電膜の被覆率を向上させた半導体発光素子の製造方法が得られる。
【００６６】
ここでは、マスク材２０、３０、３１がレジスト膜である場合について説明したが、その他のマスク材、例えばシリコン酸化膜などでも構わない。
【００６７】
基板１４がサファイア基板である場合について説明したが、ＳｉＣ基板、ＧａＮ基板を用いることできる。この場合、基板は導電性なので、第１電極は基板の裏面に形成する。
【００６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１０、４０ 半導体発光素子
１１ 半導体層
１２ Ｎ型ＧａＮ層
１３ 発光部
１４ 基板
１５ 透明導電膜
１６ Ｎ側電極（第１電極）
１７ Ｐ側電極（第２電極）
２０、３０、３１ レジスト膜（マスク材）
ΔＷ１ サイドエッチング幅
ΔＷ２ オーバコート幅
Ｓ１、Ｓ３ 透明電極面積
Ｓ２ 発光部面積
【技術分野】
【０００１】
本発明の実施形態は、半導体発光素子の製造方法に関する。
【背景技術】
【０００２】
従来、窒化物半導体発光素子では、窒化物半導体層上に透明電極を形成し、窒化物半導体発光素子に流れる電流分布を均一化するとともに、効率的に光を取り出せるように構成されているものがある。
【０００３】
透明電極が用いられるのは、窒化物半導体は導電率が比較的低い材料であるため、窒化物半導体層における電流の拡がりを改善し、且つ放射される光が電極材で遮蔽されるのを防止するためである。
【０００４】
この窒化物半導体発光素子では、窒化物半導体層上に透明導電膜を形成し、マスク材を用いて透明導電膜をパターニングし、このマスク材を除去した後に別のマスク材を用いて窒化物半導体層をパターニングしていた。
【０００５】
そのため、２回のフォトリソグラフィ工程が必要であり、窒化物半導体発光素子の製造工程が繁雑になるという問題がある。更に、フォトリソグラフィ工程におけるパターニング精度に起因して、窒化物半導体層に対する透明導電膜の被覆率が低下するという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１６０６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、透明導電膜の被覆率を向上させた半導体発光素子の製造方法を提供する。
【課題を解決するための手段】
【０００８】
一つの実施形態によれば、半導体発光素子の製造方法では、発光部を含む多層構造の半導体層上に、前記発光部から放射される光に対して透明な透明導電膜を形成する。前記透明導電膜の一部にマスク材を形成する。前記マスク材を用いて、前記透明導電膜をウェットエッチングし、前記半導体層を露出させる。前記マスク材を用いて、前記露出した半導体層を異方性エッチングし、前記発光部を除去する。前記マスク材を除去し、前記半導体層であって前記活性層が除去されて露出した部分上に第１電極を形成し、前記透明導電膜上に第２電極を形成する。
【図面の簡単な説明】
【０００９】
【図１】実施例に係る半導体発光素子を示す断面図。
【図２】実施例に係る半導体発光素子の製造工程を順に示す断面図。
【図３】実施例に係る半導体発光素子の製造工程を順に示す断面図。
【図４】実施例に係る比較例の半導体発光素子の製造工程を順に示す断面図。
【図５】実施例に係る比較例の半導体発光素子の製造工程を順に示す断面図。
【図６】実施例に係る比較例の半導体発光素子の製造工程を順に示す断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１１】
本実施例に係る半導体発光素子の製造方法について図１乃至図３を用いて説明する。図１は本実施例の半導体発光素子を示す断面図、図２および図３は半導体発光素子の製造工程を順に示す断面図である。
【００１２】
図１に示すように、本実施例の半導体発光素子１０では、半導体層１１は、例えばＮ型ＧａＮ層１２上に形成された発光部１３を含む多層構造の窒化物半導体層（半導体積層体）である。
【００１３】
半導体層１１は、発光部１３から放射される光に対して透明な絶縁性の基板１４、例えばサファイア基板上に形成されている。以後、基板１４をサファイア基板１４とも記す。
【００１４】
Ｎ型ＧａＮ層１２は、発光部１３をエピタキシャル成長させるための下地単結晶層であり、基板１４上に、例えば約３μｍと厚く形成されている。発光部１３は、Ｎ型ＧａＮ層１２上の一部に形成されている。
【００１５】
発光部１３は、例えば厚さ２μｍ程度のＮ型ＧａＮクラッド層と、厚さが５ｎｍのＧａＮ障壁層と厚さが２．５ｎｍのＩｎＧａＮ井戸層とが交互に積層され、最上層がＩｎＧａＮ井戸層である多重量子井戸（ＭＱＷ：Multiple Quantum Well）層と、厚さ１００ｎｍ程度のP型ＧａＮクラッド層と、厚さ１０ｎｍ程度のＰ型ＧａＮコンタクト層とで構成されている。
【００１６】
ＩｎＧａＮ井戸層（ＩｎｘＧａ１−ｘＮ層、０＜ｘ＜１）のＩｎ組成比ｘは、半導体層１１から取り出された光のピーク波長が、例えば約４５０ｎｍになるように０．１程度に設定されている。
【００１７】
半導体層１１上、即ちＰ型ＧａＮコンタクト層上には、発光部１３から放射される光に対して透明な透明導電膜１５として、例えば厚さ１００ｎｍのＩＴＯ（Indium Thin Oxide）膜が形成されている。
【００１８】
半導体層１１における電流の拡がりを改善して、発光部１３の電流分布を均一化するとともに、発光部１３から放射される光が電極材で遮蔽されるのを防止するためである。以後、透明導電膜１５をＩＴＯ膜１５とも記す。
【００１９】
透明導電膜１５のサイズは半導体層１１の発光部１３のサイズより２ΔＷ１だけ、例えば２μｍだけ僅かに小さい。発光部１３のサイズが３２０μｍ□のとき、透明導電膜１５のサイズは３１８μｍ□である。従って、透明導電膜１５は、半導体層１１の発光部１３、即ちＰ型ＧａＮコンタクト層の表面積の９８％以上を覆っている。
【００２０】
第１電極（Ｎ側電極）１６は、例えばチタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）の積層膜で、半導体層１１のＮ型ＧａＮ層１２上に形成されている。
【００２１】
第２電極（Ｐ側電極）１７は、例えば金（Ａｕ）またはアルミニウム（Ａｌ）で、透明導電膜１５上に形成されている。
【００２２】
本実施例の半導体発光素子１０は、透明導電膜１５が半導体層１１の発光部１３の略全面を覆い、発光部１３に流れる電流の分布を均一化するとともに、発光部１３から放射される光が電極材で遮蔽されるのを防止するように構成されている。
【００２３】
発光部１３の電流密度が部分的に高くなることにより、発光効率が低下し、動作電圧が増大することを防止している。
【００２４】
更に、ＩＴＯ自体は光透過率が高く（約９０％以上）、ＧａＮとのオーミックコンタクト性も良好である。従って、透明導電膜１５による素子特性への影響（光吸収による光損失増大、コンタクト抵抗による動作電圧の上昇など）はほとんど見られない。
【００２５】
次に、半導体発光素子１０の製造方法について説明する。図２および図３は半導体発光素子１０の製造工程を順に示す断面図である。
【００２６】
図２（ａ）に示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、エピタキシャル成長用の基板１４にＮ型ＧａＮ層１２、発光部１３を順にエピタキシャル成長させて半導体層１１を形成する。
【００２７】
具体的には、Ｃ面サファイア基板１４に前処理として、例えば有機洗浄、酸洗浄を施した後、ＭＯＣＶＤ装置の反応室内に収納する。次に、例えば窒素（Ｎ２）ガスと水素（Ｈ２）ガスの常圧混合ガス雰囲気中で、高周波加熱により、基板１４の温度を、例えば１１００℃まで昇温する。これにより、基板１４の表面が気相エッチングされ、表面に形成されている自然酸化膜が除去される。
【００２８】
次に、Ｎ２ガスとＨ２ガスの混合ガスをキャリアガスとし、プロセスガスとして、例えばアンモニア（ＮＨ３）ガスと、トリメチルガリウム（ＴＭＧ：Tri-Methyl Gallium）を供給し、Ｎ型ドーパントとして、例えばシラン（ＳｉＨ４）ガスを供給し、厚さ３μｍのＮ型ＧａＮ層１２を形成する。
【００２９】
次に、同様にして厚さ２μｍのＮ型ＧａＮクラッド層を形成した後、ＮＨ３ガスは供給し続けながらＴＭＧおよびＳｉＨ４ガスの供給を停止し、基板１４の温度を１１００℃より低い温度、例えば８００℃まで降温し、８００℃で保持する。
【００３０】
次に、Ｎ２ガスをキャリアガスとし、プロセスガスとして、例えばＮＨ３ガスおよび、ＴＭＧを供給し、厚さ５ｎｍのＧａＮ障壁層を形成し、この中にトリメチルインジウム（ＴＭＩ：Tri-Methyl Indium）を供給することにより、厚さ２．５ｎｍ、Ｉｎ組成比が０．１のＩｎＧａＮ井戸層を形成する。
【００３１】
次に、ＴＭＩの供給を断続することにより、ＧａＮ障壁層とＩｎＧａＮ井戸層の形成を、例えば７回繰返す。これにより、ＭＱＷ層が得られる。
【００３２】
次に、ＴＭＧ、ＮＨ３ガスは供給し続けながらＴＭＩの供給を停止し、アンドープで厚さ５ｎｍのＧａＮキャップ層を形成する。
【００３３】
次に、ＮＨ３ガスは供給し続けながらＴＭＧ、ＴＭＡの供給を停止し、Ｎ２ガス雰囲気中で、基板１４の温度を８００℃より高い温度、例えば１０３０℃まで昇温し、１０３０℃で保持する。
【００３４】
次に、Ｎ２ガスとＨ２ガスの混合ガスをキャリアガスとし、プロセスガスとしてＮＨ３ガス、ＴＭＧ、Ｐ型ドーパントとしてビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を供給し、Ｍｇ濃度が１Ｅ２０ｃｍ−３、厚さが１００ｎｍ程度のＰ型ＧａＮクラッド層を形成する。
【００３５】
次に、Ｃｐ２Ｍｇの供給を増やして、Ｍｇ濃度が１Ｅ２１ｃｍ−３、厚さ１０ｎｍ程度のＰ型ＧａＮコンタクト層を形成する。
【００３６】
次に、ＮＨ３ガスは供給し続けながらＴＭＧの供給を停止し、キャリアガスのみ引き続き供給し、基板１４を自然降温する。ＮＨ３ガスの供給は、基板１４の温度が５００℃に達するまで継続する。これにより、サファイア基板１４上に半導体層１１が形成され、Ｐ型ＧａＮコンタクト層が表面になる。
【００３７】
次に、例えばスパッタリング法によりＰ型ＧａＮコンタクト層上に厚さ約１００ｎｍのＩＴＯ膜１５を形成する。一般に、スパッタリング等でＩＴＯ膜を形成すると、成膜時の基板温度、プラズマ密度、酸素分圧等に依存して、アモルファスＩＴＯと結晶質ＩＴＯが混在したＩＴＯ膜が得られることが知られている。
【００３８】
例えば、基板温度で言えば、ＩＴＯの結晶化温度は１５０℃乃至２００℃付近にある。基板温度が結晶化温度付近にあると、アモルファスＩＴＯと結晶質ＩＴＯが混在したＩＴＯ膜が得られる。
【００３９】
次に、図２（ｂ）に示すように、ＩＯＴ膜１５を電極形状にパターニングするために、ＩＯＴ膜１５上にマスク材として、フォトリソグラフィ法によりレジスト膜２０を形成する。
【００４０】
次に、図３（ａ）に示すように、レジスト膜２０をマスクとしてＩＯＴ膜１５を、例えば塩酸と硝酸の混酸によりウェットエッチングする。エッチングは、結晶質ＩＴＯおよびアモルファスＩＴＯがともに除去されるまでおこなう。
【００４１】
結晶質ＩＴＯのエッチング速度は、アモルファスＩＴＯのエッチング速度より遅くなる。結晶質ＩＴＯのエッチング速度は、例えば５０乃至１００ｎｍ／ｍｉｎ程度である。アモルファスＩＴＯエッチング速度は、例えば１００乃至５００ｎｍ／ｍｉｎ程度である。
【００４２】
このとき、ＩＯＴ膜１５は、例えば１μｍ程度サイドエッチングされる。図１に示すΔＷ１はサイドエッチング幅を示している。一方、レジスト膜２０は、エッチングされないので、薄くなることは無く、略初期の厚さを維持している。
【００４３】
なお、結晶質ＩＴＯは、残渣として残留し易いため、超音波を印加してエッチングするか、またはエッチング後に超音波洗浄を施して物理的に除去することが望ましい。
【００４４】
次に、図３（ｂ）に示すように、レジスト膜２０を除去せずに残置したまま、例えば塩素（Ｃｌ）系ガスを用いたＲＩＥ（Reactive Ion Etching）法により半導体層１１の発光部１３を異方性エッチングし、下地層のＮ型ＧａＮ層１２を露出させる。
【００４５】
ＲＩＥによるエッチング深さは１μｍ程度であるが、発光部１３のサイドエッチング幅は１００ｎｍ程度に抑えられる。従って、ＩＴＯ膜１５のサイズと発光部１３のサイズの差は、略２ΔＷ１に等しい。
【００４６】
ここで、ＩＯＴ膜１５の面積をＳ１とし、発光部１３の面積をＳ２とする。ＩＯＴ膜１５の面積Ｓ１と発光部１３の面積Ｓ２の比として、０．９８以上が得られている。
【００４７】
次に、図３（ｃ）に示すように、レジスト膜２０を、例えばアッシャーを用いて除去し、電極形状にパターニングされたＩＴＯ膜１５を露出させる。
【００４８】
次に、ＩＴＯ膜１５に熱処理を施す。熱処理は、例えば窒素中、もしくは窒素と酸素の混合雰囲気中で、温度４００乃至７５０℃程度、時間１乃至２０分程度が適当である。ＩＴＯ膜１５の結晶化を促進し、ＩＴＯ膜１５の導電率を高めるためである。
【００４９】
次に、Ｎ型ＧａＮ層１２上にＮ側電極１６を形成し、ＩＴＯ膜１５上にＰ側電極１７を形成する。次に、基板１４をブレードでダイシングして個片化することにより、図１に示す半導体発光素子１０が得られる。
【００５０】
次に、比較例の半導体発光素子の製造方法について、図４乃至図６を用いて説明する。図４乃至図６は比較例の半導体発光素子の製造工程を順に示す断面図である。
ここで、比較例の製造方法とは、ウェットエッチングとＲＩＥを別々のマスク材を用いて行う方法を意味している。
【００５１】
図４（ａ）に示すように、図２（ａ）と同様にして、基板１４上に半導体層１１を形成する。半導体層１１上に、透明導電膜１５を形成する。
【００５２】
次に、図４（ｂ）に示すように、図２（ｂ）と同様にして、フォトリソグラフィ法により、電極パターンに対応したレジスト膜３０を形成する。レジスト膜３０は、図２（ｂ）に示すレジスト膜２０より小さ目に形成されている。後述するように、発光部１３のサイズが、図３（ｂ）に示す発光部１３のサイズと同じになるようにするためである。
【００５３】
次に、図５（ａ）に示すように、図３（ａ）と同様にして、レジスト膜３０をマスクとして、透明導電膜１５をウェットエッチングする。透明導電膜１５は、ΔＷ１だけサイドエッチングされる。透明導電膜１５の面積Ｓ３は、図３（ａ）に示す透明導電膜１５の面積Ｓ１より小さい。
【００５４】
次に、レジスト膜３０を、例えばアッシャーを用いて除去した後に、図５（ｂ）に示すように、透明導電膜１５に熱処理を施す。
【００５５】
次に、図５（ｃ）に示すように、透明導電膜１５上にレジスト膜３１を形成する。レジスト膜３１は本質的には透明導電膜１５の上面のみを覆うように形成できればよい。然しながら、フォトリソグラフィ工程におけるパターニング精度に起因して、レジスト膜３１は透明導電膜１５の上面および側面を覆うようにオーバコートされる。
【００５６】
その結果、レジスト膜３１のサイズは、透明導電膜１５のサイズよりオーバコート幅ΔＷ２、例えば５μｍの２倍の１０μｍも大きくなってしまう。従って、レジスト膜３１のサイズが、図２（ｂ）に示すレジスト膜２０のサイズに略等しくなるように、レジスト膜３０のサイズを、２ΔＷ２だけ小さくしておくことが必要である。
【００５７】
次に、図６（ａ）に示すように、レジスト膜３１をマスクとして、ＲＩＥ法により、発光部１３を異方性エッチングし、Ｎ型ＧａＮ層１２を露出させる。その結果、透明導電膜１５のサイズは、発光部１３のサイズより２ΔＷ２だけ小さいので、ＩＯＴ膜１５の面積Ｓ３と発光部１３の面積Ｓ２の比（Ｓ３／Ｓ２）は、０．９４に低下してしまう。
【００５８】
次に、図６（ｂ）に示すように、レジスト膜３１を除去する。次に、図６（ｃ）に示すように、Ｎ型ＧａＮ層１２上にＮ側電極１６を形成し、ＩＴＯ膜１５上にＰ側電極１７を形成する。これにより、比較例の半導体発光素子４０が得られる。
【００５９】
比較例の製造方法では、フォトリソグラフィ工程が２回必要である。透明導電膜１５の面積Ｓ３は面積Ｓ１より小さいので、発光部１３の外周まで透明導電膜１５を形成することができない。
【００６０】
これにより、発光部１３の外周部は電流が流れづらいので、発光部１３の電流分布は不均一になる。電流分布が不均一な場合、電流密度が部分的に高くなり、発光効率の低下、動作電圧が増大するなどの問題が生じる。
【００６１】
一方、本実施例の製造方法では、フォトリソグラフィ工程が１回で済む。透明導電膜１５の面積Ｓ１は面積Ｓ２と略等しいので、発光部１３の外周まで透明導電膜１５を形成することができる。
【００６２】
これにより、発光部１３の外周部まで電流が流れるので、発光部１３の電流分布は略均一になる。上述した電流密度が不均一な場合に生じる不具合を未然に防止することが可能である。
【００６３】
半導体発光素子１０では、半導体発光素子４０に比べて発光面積が５％向上したことになり、光出力においては３％乃至５％程度向上することが見込まれる。更に、動作電圧においては、５％程度の改善が見込まれる。
【００６４】
以上説明したように、本実施例の半導体発光素子１０の製造方法では、レジスト膜２０をマスクとして、透明導電膜１５をウェットエッチングし、同じレジスト膜２０をマスクとして発光部１３を異方性エッチングしている。
【００６５】
その結果、フォトリソグラフィ工程は１回で済み、発光部１３の略全面に透明導電膜１５を形成することができる。従って、透明導電膜の被覆率を向上させた半導体発光素子の製造方法が得られる。
【００６６】
ここでは、マスク材２０、３０、３１がレジスト膜である場合について説明したが、その他のマスク材、例えばシリコン酸化膜などでも構わない。
【００６７】
基板１４がサファイア基板である場合について説明したが、ＳｉＣ基板、ＧａＮ基板を用いることできる。この場合、基板は導電性なので、第１電極は基板の裏面に形成する。
【００６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１０、４０ 半導体発光素子
１１ 半導体層
１２ Ｎ型ＧａＮ層
１３ 発光部
１４ 基板
１５ 透明導電膜
１６ Ｎ側電極（第１電極）
１７ Ｐ側電極（第２電極）
２０、３０、３１ レジスト膜（マスク材）
ΔＷ１ サイドエッチング幅
ΔＷ２ オーバコート幅
Ｓ１、Ｓ３ 透明電極面積
Ｓ２ 発光部面積
【特許請求の範囲】
【請求項１】
発光部を含む多層構造の半導体層上に、前記発光部から放射される光に対して透明な透明導電膜を形成する工程と、
前記透明導電膜の一部にマスク材を形成する工程と、
前記マスク材を用いて、前記透明導電膜をウェットエッチングし、前記半導体層を露出させる工程と、
前記マスク材を用いて、前記露出した半導体層を異方性エッチングし、前記発光部を除去する工程と、
前記マスク材を除去する工程と、
前記半導体層であって前記活性層が除去されて露出した部分上に第１電極を形成し、前記透明導電膜上に第２電極を形成する工程と、
を具備することを特徴とする半導体発光素子の製造方法。
【請求項２】
前記マスク材を除去した後に、前記透明導電膜を熱処理することを特徴とする請求項１に記載の半導体発光素子の製造方法。
【請求項３】
前記半導体層は、窒化物半導体層であることを特徴とする請求項１に記載の半導体発光素子の製造方法。
【請求項４】
前記透明導電膜はＩＴＯ膜であることを特徴とする請求項１に記載の半導体発光素子の製造方法。
【請求項５】
前記ウェットエッチングにより残置された前記透明導電膜の面積と、前記異方性エッチングにより残置された前記発光部の面積の比が０．９８以上であることを特徴とする請求項１に記載の半導体発光素子の製造方法。
【請求項１】
発光部を含む多層構造の半導体層上に、前記発光部から放射される光に対して透明な透明導電膜を形成する工程と、
前記透明導電膜の一部にマスク材を形成する工程と、
前記マスク材を用いて、前記透明導電膜をウェットエッチングし、前記半導体層を露出させる工程と、
前記マスク材を用いて、前記露出した半導体層を異方性エッチングし、前記発光部を除去する工程と、
前記マスク材を除去する工程と、
前記半導体層であって前記活性層が除去されて露出した部分上に第１電極を形成し、前記透明導電膜上に第２電極を形成する工程と、
を具備することを特徴とする半導体発光素子の製造方法。
【請求項２】
前記マスク材を除去した後に、前記透明導電膜を熱処理することを特徴とする請求項１に記載の半導体発光素子の製造方法。
【請求項３】
前記半導体層は、窒化物半導体層であることを特徴とする請求項１に記載の半導体発光素子の製造方法。
【請求項４】
前記透明導電膜はＩＴＯ膜であることを特徴とする請求項１に記載の半導体発光素子の製造方法。
【請求項５】
前記ウェットエッチングにより残置された前記透明導電膜の面積と、前記異方性エッチングにより残置された前記発光部の面積の比が０．９８以上であることを特徴とする請求項１に記載の半導体発光素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１５６２４１（Ｐ２０１２−１５６２４１Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１２９８５（Ｐ２０１１−１２９８５）
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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