半導体装置の製造方法

【課題】分離不良を防止し歩留まりを向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１の主面上の複数に区分された半導体チップ領域において、半導体素子回路のグランド配線に接続されたグランドパッド１１を形成し、複数の前記半導体チップを分離する分離領域に、分離溝２２を形成し、前記半導体基板の主面を覆うように金属膜３１を形成し、前記半導体基板の主面上の前記金属膜を覆うように、かつ前記分離溝を埋めるように絶縁膜を形成し、前記絶縁膜を全面エッチングして、前記分離溝の底部に絶縁膜３２ａを残し、前記金属膜を介して、前記グランドパッドに接続され、前記分離溝の底部の前記絶縁膜３２ａの上端まで延在するように金属層３３を形成し、前記半導体基板の裏面を前記分離溝の底部が露出するまで研磨し、前記分離溝において前記半導体チップ領域を切断し、複数の前記半導体チップに分離する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
高周波用半導体装置において、半導体装置を接続する配線、特にグランド配線の寄生インダクタンスが高周波特性に影響を与えることはよく知られている。
【０００３】
この問題を解決するため、半導体チップの主面に形成されたグランドパッドと実装基板のグランドとを接続するために、半導体基板にスルーホールを形成するビアホール構造や、半導体チップの側面に主面のグランドパッドに接続する導電金属層を形成した側壁メタライズ構造が用いられている。
【０００４】
ビアホール構造による接地電極形成では、小型化に優れる反面、裏面へのリソグラフィやビアホール形成のためのエッチング工程等が煩雑であり、歩留まり低下の要因となっていた。
【０００５】
一方、側壁メタライズ構造による接地電極形成では、裏面からのリソクラフィやエッチング、メッキ工程がないため工程が簡略であり、ビアホール構造よりも高歩留まりが期待できる。
【０００６】
従来は、以下のようにメタライズ構造の製造が行われていた。先ず、半導体素子、グランドパッド、信号線が形成され、グランドパッド、信号線パッドの表面の一部とダイシングライン領域に開口を有する絶縁膜が半導体基板の主面上に形成される。
【０００７】
ダイシング装置によって、半導体基板の主面側からダイシングライン領域に分離溝が形成される。
【０００８】
次に、半導体基板の主面上に給電金属層を例えばＡｕ／Ｔｉにて形成する。半導体基板の主面に形成されたグランドパッドと分離溝を含む領域に露出開口部を有するフォトレジスト膜を形成した後、選択的にＡｕメッキを行う。
【０００９】
フォトレジスト膜を除去し、余分な給電金属層をエッチング除去することで、グランドパッドと分離溝内のメッキ層が電気的に接続される。
【００１０】
その後、半導体基板の裏面研磨を行うことにより、分離溝底部のメッキ層が露出し、更に研磨をすることで半導体チップが個片に分離される。このとき、半導体チップの側面は給電金属層及びメッキ層に覆われている。
【００１１】
しかし、分離溝内がＡｕメッキ、給電金属層により全て覆われている。このため、半導体基板の裏面研磨によりＡｕメッキ層や給電金属層も同時に研磨・除去していくが、硬く脆い半導体基板と、柔らかく展性に富むＡｕとを同時に削ることは困難である。この結果、分離溝底部においてＡｕの分離残りが発生し、分離不良による歩留まり低下を起こすことがあった。
【００１２】
Ａｕの分離不良を避けるため、分離溝底部がメッキに覆われないように選択メッキを行うことも考えられる。しかし、そのためには分離溝に合わせたマスクパターンを形成する必要がある。このようなマスクパターンの形成を一般的なステッパで露光を行う場合には、１００μｍ前後の深さの分離溝が半導体基板の表面に縦横に形成されているため、露光時に割れる危険性が高い。
【００１３】
また、割れを防止するため、比較的ストレスの少ないコンタクト露光機により露光を行うことで割れの危険性は減るが、パターンの合わせズレが起こる可能性が高くなる。合わせズレが起こると、壁面がメッキされないチップが出てくるため歩留まり下がる。また、合わせズレを見込んで分離溝を広く取ると、チップの収率が下がってしまうという問題があった。
【００１４】
以下に、従来の側壁メタライズに関する技術を開示した文献名を記載する。
【特許文献１】特開２００１−２４４２８４号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は上記事情に鑑み、分離不良を防止し歩留まりを向上させることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の一態様による半導体装置の製造方法は、
半導体基板の主面上の複数に区分された半導体チップ領域において、半導体素子用の回路パターンと、前記回路パターンにおけるグランド配線に接続されたグランドパッドとを形成する工程と、
複数の前記半導体チップを分離する分離領域に、分離溝を形成する工程と、
前記半導体基板の主面を覆うように金属膜を形成する工程と、
前記半導体基板の主面上の前記金属膜を覆うように、かつ前記分離溝を埋めるように絶縁膜を形成する工程と、
前記絶縁膜を全面エッチングし、前記分離溝の底部に前記絶縁膜を残す工程と、
前記金属膜を介して、前記グランドパッドに接続され、前記分離溝の底部の前記絶縁膜の上端まで延在するように金属層を形成する工程と、
前記半導体基板の裏面を前記分離溝の底部が露出するまで研磨し、前記分離溝において前記半導体チップ領域を切断し、複数の前記半導体チップに分離する工程と、
を備えることを特徴とする。
【発明の効果】
【００１７】
本発明の半導体装置の製造方法によれば、分離不良による歩留まりの低下を防止することが可能である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。
【００１９】
（１）実施の形態１
本発明の実施の形態１による半導体装置の製造方法について、素子の工程別の縦断面を示した図１〜図９を用いて説明する。
【００２０】
図１に示されるように、半導体基板上の主面上の複数に区分された半導体チップ領域において、半導体素子としての回路パターンと、Ａｕ等の金属膜から成るグランドパッド１１及び信号線パッド１２とが形成される。
【００２１】
その後、グランドパッド１１及び信号線パッド１２の表面の一部と、ダイシングライン領域２１とに開口を有する絶縁膜１３が、半導体基板１の主面上に形成される。ここで、ダイシングライン領域２１は、半導体装置を半導体チップ毎に分離する際の分離領域である。
【００２２】
図２に示されるように、ダイシング装置のブレード４５によって半導体基板１の主面側から、ダイシングライン領域２１において、例えば１００μｍの深さで分離溝２２が形成される。その際に、刃先がＶ字型のブレード４５を用いることで、分離溝２２の側壁の断面形状を順メサ形状にする。
【００２３】
図３に示されるように、半導体基板１の主面の全面上に、Ａｕ／Ｔｉから成る給電金属層３１を約１００nmの厚さで形成する。続いて、図４に示されるように、フォトレジストあるいはＳＯＧ等から成る絶縁膜３２を塗布する。このとき、分離溝２２内では絶縁膜３２が厚く塗布されることになる。
【００２４】
次に、Ｏ_２ＲＩＥ等により、絶縁膜３２に対して全面エッチバックを行う。
【００２５】
絶縁膜３２のうち、半導体基板１の主面上の絶縁膜３２がなくなるまでエッチングを行うと、図５に示されるように、分離溝２２内の絶縁膜３２は厚さが厚いため、分離溝２２内の底部に絶縁膜３２ａが残る。
【００２６】
次に、図６に示されるように半導体主面上に電解メッキ法によりＡｕメッキ層３３を形成する。
【００２７】
この時、分離溝２２内の底部には絶縁膜３２ａが残っているため、メッキされない点が重要である。
【００２８】
図７に示されるように、フォトレジスト膜３４をグランドパッド１１と分離溝２２内のＡｕメッキ層、信号パッド１２を覆うように形成し、不要なＡｕメッキ層３３、給電金属層３１をエッチング除去する。
【００２９】
図８に示されるように、グランドパッド１１と分離溝２２内のＡｕメッキ層３３とが電気的に接続され、かつ分離溝２２の底部にはＡｕメッキ層３３のない状態となる。
【００３０】
その後、半導体基板１の裏面研磨を行うと、分離溝２２の底部のＡｕメッキ層３３、あるいは給電金属層３１が露出する。更に研磨を行うことで、図９に示されるように、半導体チップ４１が個片に分離される。
【００３１】
このとき、分離溝２２の底部にはＡｕメッキ層３３が存在せず、薄い給電金属層３１のみが存在する。このため研磨による分離は容易かつ確実に行われ、上述したような従来発生していた分離不良が発生することはない。
【００３２】
ここで、分離された半導体チップ４１の側面は、途中までが給電金属層３１及びＡｕメッキ層３３に覆われており、下部は半導体層のみとなっている。
【００３３】
次に、比較例としての側壁メタライズ構造を製造する方法について、図１０を参照して説明する。
【００３４】
まず、上記実施の形態１における図１から図３に示された工程までは同様であり説明を省略する。
【００３５】
図３に示された工程までにより、半導体基板１０１の主面上に給電金属層１３１が形成される。
【００３６】
次に、図１０に示されるように、半導体基板１０１の主面上に形成されたグランドパッド１１１と分離溝１２２を含む領域に露出開口部を有するフォトレジスト膜１３４を形成した後、電解メッキ法によりＡｕメッキ層１３３を選択的に形成する。
【００３７】
次に、フォトレジスト膜１３４を除去した後、余分な給電金属層１３１をエッチング除去すると、図１１に示されたようにグランドパッド１１１と分離溝１２２内のＡｕメッキ層１３３が電気的に接続される。
【００３８】
その後、半導体基板１０１の裏面研磨を行うと、図１２に示されたように分離溝１２２底部のＡｕメッキ層１３３あるいは給電金属層１３１が露出する。更に研磨を行うことで、半導体チップ１４１が個片に分離される。
【００３９】
しかし、この比較例では、分離溝１２２内がＡｕメッキ層１３３、給電金属層１３１により全て覆われている。このため、半導体基板１０１の裏面研磨によって、Ａｕメッキ層１３３や給電金属層１３１も同時に研磨・除去されていくが、上述したように、硬く脆い半導体基板１０１と、柔らかく展性に富むＡｕメッキ層１３３とを同時に削ることは困難である。よって、図１２に示されたように、Ａｕメッキ層１３３の分離残りが発生して、分離不良による歩留まり低下を起こすこととなる。
【００４０】
これに対し、上記実施の形態１によれば、図５に示された工程で、分離溝２２の底部に絶縁膜３２ａが残っており、この状態で図６に示されたようにメッキを行うと、分離溝２２の底部にはＡｕメッキ層３３が形成されず、薄い給電金属層３１のみが存在する。従って、研磨による分離が容易かつ確実に行われるため、比較例のような分離不良を防止することができる。
【００４１】
（２）実施の形態２
本発明の実施の形態２による半導体装置の製造方法について、図１３〜図１６を用いて説明する。
【００４２】
本実施の形態２は、上記実施の形態１と比較してフォトレジスト膜とＡｕメッキ層の形成順序が相違する。
【００４３】
図１から図５までに示された上記実施の形態１と同様の手順で、図１３に示されるように、分離溝２２の底部に絶縁膜３２ｂを残す。
【００４４】
ここで、分離溝２２の底部に残した絶縁膜３２ｂを、後に塗布するフォトレジストと溶解しないように、難溶化させる処理を行う。例えば、絶縁膜３２ｂがノボラック系樹脂材等からなるフォトレジストである場合は、ＣＦ_４／Ｏ_２プラズマ処理を行って難溶化させる。
【００４５】
ここで、絶縁膜３２ｂとしてフォトレジストを用いることは、既存の装置を使うことができる点において有用である。しかし、底部に残した絶縁膜３２ｂがフォトレジストではなく、例えばＳＯＧ（Spin On Glass）のように後に塗布するフォトレジストと混ざることがない材料であれば、このような難溶化させる工程は不要である。
【００４６】
次に、図１４に示されるように、半導体基板１の主面に形成されたグランドパッド１１と分離溝２２を含む領域に露出開口部を有するフォトレジスト膜５４を形成した後、電解メッキ法によりＡｕメッキ層５３を選択的に形成する。
【００４７】
この時、分離溝２２内の底部には絶縁膜３２ｂが残っているため、分離溝２２の底部はメッキされない。
【００４８】
フォトレジスト膜５４を除去し、このフォトレジスト膜５４で覆われていた余分な給電金属層３１をエッチングにより除去する。これにより、図１５に示されたように、グランドパッド１１と分離溝２２内のＡｕメッキ層５３が電気的に接続され、かつ分離溝２２の底部はＡｕメッキ層５３は存在しない状態となる。
【００４９】
その後、図１６に示されたように、半導体基板１の裏面研磨を行うと、分離溝２２の底部のＡｕメッキ層５３あるいは給電金属層３１が露出し、更に研磨をすることで半導体チップ４１が個片に分離される。
【００５０】
本実施の形態２においても、上記実施の形態と同様に、分離溝２２の底部に絶縁膜３２ａが残存し、この状態でメッキを行うことで分離溝２２の底部にＡｕメッキ層５３が形成されずに薄い給電金属層３１のみが存在する。従って、研磨による分離が容易かつ確実に行われ、分離不良を防止することができる。
【００５１】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲において様々に変形することが可能である。例えば、絶縁膜や給電金属層、メッキ層等の膜の材料やエッチング法、フォトレジスト膜の難溶化処理等について、上記実施の形態には限定されず他のものを用いてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図４】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図５】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図６】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図７】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図８】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図９】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１０】比較例による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１１】同比較例による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１２】同比較例による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１３】本発明の実施の形態２による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１４】同実施の形態２による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１５】同実施の形態２による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１６】同実施の形態２による半導体装置の製造方法を工程別に示す素子の縦断面図。
【符号の説明】
【００５３】
１半導体基板
１１グランドパッド
１２信号パッド
１３、３２絶縁膜
２１ダイシングライン領域
２２分離溝
３１給電金属層
３３、５３Ａｕメッキ層
３４、５４フォトレジスト膜
４１半導体チップ
４５ブレード

【特許請求の範囲】
【請求項１】
半導体基板の主面上の複数に区分された半導体チップ領域において、半導体素子用の回路パターンと、前記回路パターンにおけるグランド配線に接続されたグランドパッドとを形成する工程と、
複数の前記半導体チップを分離する分離領域に、分離溝を形成する工程と、
前記半導体基板の主面を覆うように金属膜を形成する工程と、
前記半導体基板の主面上の前記金属膜を覆うように、かつ前記分離溝を埋めるように絶縁膜を形成する工程と、
前記絶縁膜を全面エッチングし、前記分離溝の底部に前記絶縁膜を残す工程と、
前記金属膜を介して、前記グランドパッドに接続され、前記分離溝の底部の前記絶縁膜の上端まで延在するように金属層を形成する工程と、
前記半導体基板の裏面を前記分離溝の底部が露出するまで研磨し、前記分離溝において前記半導体チップ領域を切断し、複数の前記半導体チップに分離する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記金属層を形成する工程では、
前記半導体基板の主面上に、前記分離溝内の前記絶縁膜で覆われた部分以外を覆うように金属によりメッキし、
前記メッキにより形成された金属から成る層のうち、不要な部分をエッチングにより除去することで、前記金属膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記金属層を形成する工程では、
前記分離溝内の前記絶縁膜と混合しないように、メッキを行う部分に開口部を有するレジスト膜を形成し、
前記レジスト膜及び前記絶縁膜で覆われた部分を除く領域に、選択的に金属によりメッキし、
前記レジスト膜を除去し、
前記金属から成る膜のうち、前記レジスト膜で覆われた部分を除去することで、前記金属層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜はノボラック系樹脂であり、
前記分離溝の底部に前記絶縁膜を残した後、この絶縁膜にＣＦ_４／Ｏ_２プラズマ処理を行って難溶解化させることを特徴とする請求項１又は３記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜は、ＳＯＧ（スピンオングラス）膜であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。

【図１】