半導体装置及びその製造方法
【課題】埋め込み性がよくアスペクト比が高いコンタクトビアを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体層と、前記半導体層上に設けられ、前記半導体層に電気的に接続する第1コンタクトビアを有する第1絶縁層と、前記第1絶縁層上に設けられ、第2コンタクトビアを有する第2絶縁層とを備え、前記第1絶縁層から前記半導体層の方向に形成されたトレンチの底面近傍において、前記第1コンタクトビアと第2コンタクトビアとが電気的に接続されてなることを特徴とする半導体装置を提供する。
【解決手段】半導体層と、前記半導体層上に設けられ、前記半導体層に電気的に接続する第1コンタクトビアを有する第1絶縁層と、前記第1絶縁層上に設けられ、第2コンタクトビアを有する第2絶縁層とを備え、前記第1絶縁層から前記半導体層の方向に形成されたトレンチの底面近傍において、前記第1コンタクトビアと第2コンタクトビアとが電気的に接続されてなることを特徴とする半導体装置を提供する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、より詳細には、コンタクトビアを有する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体装置の高集積化に伴い、さらなる微細化技術が必要とされている。例えば、70ナノメータノードプロセスを用いたNAND型フラッシュメモリには、約70ナノメータの直径を有し、約10以上のアスペクト比を有するコンタクトビアが用いられる。このコンタクトビアは、ほぼ垂直な側壁を有することが望まれている。しかし、アスペクト比が高いコンタクトビアは、いわゆる「ボーイング形状」になりやすい。そのため、コンタクトビア内部にボイドやシームなどの欠陥が発生するという問題がある。
【0003】
これに対して、フルオロカーボン系ガスを主成分としたエッチングガスを用いて、高アスペクト比を有するコンタクトビアのボーイング形状を改善する技術が開示されている(特許文献1、2)。
【0004】
しかし、これらの開示例を用いても、例えば、アスペクト比が高い場合にはRIEなどの工程中に、反射イオンなどが発生する。特に、この中央部付近のエッチングが促進されるため、ボーイング形状になるという問題がある。
【特許文献1】特開2001−257261号公報
【特許文献2】特開2000−223478号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、埋め込み性が改善されたアスペクト比の高いコンタクトビアを有する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【0006】
本発明の一態様によれば、半導体層と、前記半導体層上に設けられ、前記半導体層に電気的に接続する第1コンタクトビアを有する第1絶縁層と、前記第1絶縁層上に設けられ、第2コンタクトビアを有する第2絶縁層と、を備え、前記第1絶縁層から前記半導体層の方向に形成されたトレンチの底面近傍において、前記第1コンタクトビアと第2コンタクトビアとが電気的に接続されてなることを特徴とする半導体装置が提供される。
【0007】
また、本発明の他の一態様によれば、半導体層上に設けられた第1絶縁層に、前記半導体層に達する第1コンタクトホールを形成する工程と、前記第1コンタクトホールを含む領域を開口するようにエッチングし前記第1絶縁層にトレンチを形成する工程と、前記第1コンタクトホールに第1導電性材料を埋め込み、第1コンタクトビアを形成する工程と、前記トレンチ内に第2絶縁層を形成する工程と、前記第2絶縁層内に、第2コンタクトホールを前記第1コンタクトビアに至るように形成する工程と、前記第2コンタクトホール内に第2導電性材料を埋め込み、前記第1コンタクトビアと第2コンタクトビアとを電気的に接続する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0008】
本発明によれば、埋め込み性が改善されたアスペクト比の高いコンタクトビアを有する半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【0009】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図1は、本発明の実施形態の半導体装置を表し、(a)はその模式平面図、(b)は(a)A−A線の模式断面図である。
また、図2は、第1比較例の半導体装置を表し、(a)はその模式平面図、(b)は(a)A−A線の模式断面図である。
【0010】
図1(a)に表すように、本実施形態の半導体装置5は、半導体基板(半導体層の一例)10の主面上に第1絶縁層20を備えている。この第1絶縁層20において、半導体基板10の主面に対して略垂直方向に第1コンタクトビア30が形成されている。また、第1絶縁層20の主面上には、第2絶縁層60が設けられている。この第2絶縁層60は、第1絶縁層20の主面に対して略垂直方向に第2コンタクトビア70が設けられている。第1絶縁層20の主面には、トレンチ50が設けられている。第1コンタクトビア30の下端は半導体基板10に接続され、その上端は、トレンチ50の底部に位置する。また、第2コンタクトビア70の下端はトレンチ50の底部に位置する。この上端は、第2絶縁層60の主面に設けられた第2開口上端部95に位置する。したがって、第1コンタクトビア30と第2コンタクトビア70とは、トレンチ50の底面近傍において接続されている。これらのコンタクトビア30、70は、半導体基板10の主面に対して略垂直方向に延在している。そして、その断面形状は例えば円である。
【0011】
第2コンタクトビア70の直径φBは、第1コンタクトビアの略中間の直径φAと同程度である(φA≒φB)。また、トレンチの直径φCはこれらのコンタクトビアよりも大きい(φC>φA、φC>φB)。
【0012】
ここで、第1及び第2コンタクトビア30、70を接続させて形成されるコンタクトビア全体のアスペクト比は10である。第1及び第2コンタクトビア30、70のアスペクト比は、例えば、それぞれ5及び5である。コンタクトビアの断面形状が円の場合、アスペクト比はコンタクトビアの深さ方向の長さを直径で除した値とする。断面形状が楕円の場合は、楕円の短軸で除した値とする。また、多角形の場合は、最も短い辺の長さで除した値とする。第2開口上端部95直径は、例えば、100ナノメータ程度である。
【0013】
第1及び第2コンタクトビア30、70には、第1及び第2導電性材料40、80がそれぞれ埋め込まれている。この第1及び第2導電性材料40、80は、同一な組成であり、これらの界面においては、十分接合された構造を有する。また、第1及び第2絶縁層20、60は、同一な組成を有しているが、これらの界面やトレンチ50の段差周辺においては局所的に未接合を有する場合もあり、つなぎ目が設けられた構造を有する。
【0014】
ここで、半導体基板10の材料としては、例えば、シリコン(Si)を用いることができる。また、第1及び第2絶縁層20、50の材料としては、例えば、二酸化珪素(SiO2)、あるいは、SiO2に微量元素を添加したフッ素(F)ガラス(SiOF)、ボロンガラス(BSG)、リンガラス(PSG)や多孔質シリカなどの無機物や、メチル基含有シリカ、高分子膜やアモルファスカーボン膜などの有機物を用いることができる。第1及び第2導電性材料40、80の材料としては、例えば、ポリシリコン(p−Si)、アルミニウム(Al)やタングステン(W)などを用いることができる。
またここで、絶縁層、導電性材料、コンタクトビアは、半導体基板10に近い方を「第1」とし、遠い方を「第2」とする。
【0015】
このように、第1絶縁層20において表面から第1コンタクトビア30の第1開口上端部45に到達するトレンチ50を設けることにより、第1開口上端部45の直径より大なるトレンチ50を形成できるのでアスペクト比を低減できる。そして、この第1絶縁層20の上にこれと同様の構造を設け、トレンチ50を介して深さ方向に第1及び第2コンタクトビア30、70を電気的に接続させる。これにより、埋め込み性がよくアスペクト比の高いコンタクトビアを有する半導体装置5が得られる。
【0016】
これに対して、図2に表す第1比較例においては、第1絶縁層20にボーイング形状をした第1コンタクトビア32が設けられている。すなわち、コンタクトビア32の深さ方向にみた中央付近において、その開口径が上下端の開口径よりも大きくなっている。このようなボーイング形状は、アスペクト比が高い場合に、例えばRIEなどの工程中に反射イオンの発生などにより中央近傍のエッチングが促進されて生じる。第1コンタクトビア32のアスペクト比は、例えば、10である。この第1コンタクトビア32は、第1コンタクトホールに第1導電性材料40が埋め込まれている。ボーイング形状である第1コンタクトホールに、第1導電性材料40を埋め込む。すると、第1コンタクトビア32において、第1開口上端部47の直径φBは、略中間付近の直径φAよりも小さい(φA>φB)ため、第1コンタクトビア32には深さ方向に延在したシーム21や図示しないボイドなどの欠陥が形成される。これは特に、アスペクト比が高くなるほど顕著に生じる。これにより、コンタクト接触不良や信頼性の低下などの問題が生じる。
【0017】
図3は、第2比較例の半導体装置を表す模式断面図である。
本比較例においては、ボーイング形状を有する第1コンタクトホール37が形成されている。そして、その第1絶縁層20の主面から半導体基板10方向に向かって、例えば、ドライエッチング法を用いて距離Dだけエッチングする。これにより、第1コンタクトホール37の第1開口上端部47を広げることができ、略垂直な側壁が得られる。しかし、これにより第1コンタクトホールの下端に露出する半導体基板10の領域Rが、局所的にエッチングされたり、エッチングのダメージを受ける。このように半導体基板10がエッチングされると、厚みが局所的に薄くなり寄生容量が増加することがある。
【0018】
図4は、第3比較例の半導体装置を表す模式断面図である。
本比較例においては、第1絶縁層20に設けられたボーイング形状を有する第1コンタクトホール37の近隣に、例えば、フローティングゲートとコントロールゲートとを有するSAMOS(Silicon and Aluminum Metal Oxide Semiconductor)構造のトランジスタ等の他の半導体素子7が設けられている。この半導体装置6の主面から半導体基板10方向に向かって、距離Dだけエッチングする。すると、他の半導体素子7の角部Pも部分的にエッチングされる。そのため、半導体装置6の特性が劣化する場合がある。
【0019】
これに対して、本実施形態によれば、コンタクトホールの近傍のみを選択的にエッチングすることも可能であり、埋め込み性がよくアスペクト比の高いコンタクトビアを有する半導体装置及びその製造方法が得られる。
【0020】
次に、本発明の実施形態である半導体装置の製造方法について説明する。
図5は、図1の半導体装置の製造方法を表すフローチャートである。
また、図6〜図14は、図1の半導体装置の製造工程を表す工程断面図である。各図において(a)は模式平面図であり、(b)は(a)A−A線の模式断面図である。
【0021】
まず、図6に表すように、半導体基板10の上に第1絶縁層20を形成する。そして、この第1絶縁層20の主面に対して略垂直に、第1コンタクトホール35を形成する(ステップS100)。
ここで、第1コンタクトホール35の上端は第1絶縁層に設けられた第1開口上端部45に位置する。
【0022】
第1コンタクトホール35の下端には、半導体基板10が露出している。第1コンタクトホール35はボーイング形状を有するので、その中間付近の直径φAが大となっている。第1コンタクトホール35のアスペクト比は、例えば10である。第1コンタクトホール35の略中間付近の直径φAは、例えば、100ナノメータ程度である。この断面形状は例えば円である。
【0023】
続いて図7に表すように、この第1絶縁層20の上にPEP(photoengraving process)により、第1コンタクトホール35を含む主面上の領域を開口するようにフォトレジスト25のパターニングを行うとともに、第1コンタクトホール35の底面近傍をフォトレジスト25で覆う。この際、第1コンタクトホール35の第1開口上端部45から円周方向に距離L1離れた領域Wにはトレンチ50を形成するため、フォトレジスト25を設けない。この領域Wの平面寸法は、例えば、φ300ナノメータである。この際、第1コンタクトホール35の底面近傍を覆ったフォトレジスト25には、シーム21や図示しないボイドなどの欠陥が形成される場合がある。ここで、レジスト25の材料には、例えば、第1絶縁層10とエッチング速度が同程度のものを用いるとよい。
【0024】
続いて、図8に表すように、RIE(Reactive Ion Etching)法を用いて、レジストマスク25及びレジストマスク25が設けられていない領域Wをエッチングする。そして、第1絶縁層20の主面を開口してトレンチ50を形成する(ステップS110)。ここで、トレンチの底面には第1コンタクトホールの上端が位置する。これにより、第1コンタクトホール35の第1開口上端部45の直径φBが第1コンタクトホール35の略中間付近と同程度(φA≒φB)になる。そのため、第1開口上端部45と円周方向のレジスト25の距離L2は、図7に表した距離L1よりも短くなる(L1>L2)。また、このように、トレンチ50を形成することで、第1コンタクトホール35のアスペクト比が、例えば、10であったものが5に低減する。
【0025】
ここで、トレンチ50の寸法は、例えば、深さ方向に500ナノメータであり、直径が300ナノメータである。ただし、本発明においては、トレンチ50の寸法は特に限定はされない。例えば、トレンチ50の横方向(基板10の主面に対して平行な方向)の寸法は、コンタクトビアに隣接する他の半導体素子7などに影響与えない範囲であればよい。ただし、トレンチ50が深すぎると、エッチング処理に時間を要する。従って、トレンチ50の深さは、所望のアスペクト比とエッチング処理時間とのバランスを考慮して決定することが望ましい。また、図7に関して前述したように、予め第1コンタクトホール35にレジスト25を埋め込ませておくと、エッチング工程で半導体基板10がダメージを受けない。
【0026】
RIE法に用いるガスは、例えばフルオロカーボン(例えば、C4F6,C5F8)系ガスから任意に選択するとよい。特に、C4F8ガス、アルゴン(Ar)ガス及び酸素(O2)ガスからなる混合ガスなどを用いると、精度よく加工できる。
【0027】
続いて、図9に表すように、アッシング法を用いて、第1絶縁層20及び第1コンタクトホール35のレジスト25を除去する。ここで、アッシング法に用いるガスは、例えば、O2ガスを用いることができる。
【0028】
その後、図10に表すように、スパッタリング法を用いて、第1絶縁層20の上に第1導電性材料40を形成する。そして、トレンチ50の底面に設けられた第1コンタクトホール35に、第1導電性材料40を埋め込み、第1コンタクトビアを形成する(ステップS120)。ここで、第1コンタクトビア30とは、第1コンタクトホール35に第1導電性材料40を埋め込んだものをいう。
【0029】
この際、第1コンタクトホール35に埋め込まれた第1導電性材料40と半導体基板10は、電気的に接続している。
【0030】
そして、図11に表すように、RIE法を用いて、第1絶縁層20及びトレンチ50に形成された第1導電性材料40を除去する。この際、第1導電性材料40は、第1絶縁層20よりもエッチングされ易いため、距離Uだけエッチングされる。そして、第1導電材料40の上端には、化学的に活性な面が形成される。これにより、後述するように第2導電性材料とコンタクト接触が良好に取ることができる。この距離Uは限定しないが、半導体基板10とトレンチ50の底面の間であればよい。
【0031】
このように、第1開口上端部45の上にトレンチ50を設けることで、埋め込み性のよい第1コンタクトビア30が得られる。ここで、ドライエッチングに用いるガスには、第1導電性材料40及び第1絶縁層20に高い選択性を有するエッチングガスを用いるとよい。例えば、第1導電性材料40がWであり、第1絶縁層20がSiO2であるときには、SF6、NF3、CF4あるいはCl2などから選ばれる少なくとも1種類のガスと、O2あるいはN2などから選ばれる少なくとも1種類のガスと、の混合ガスを用いることができる。
続いて、図12に表すように、例えば、CVD(Chemical vapor deposition)法を用いて第1絶縁層20の主面上に、第2絶縁層60を形成する。これにより、トレンチ50内に第2絶縁層60が形成される。(ステップS130)。この第2絶縁層60は、第1絶縁層20と同じ組成である。
【0032】
次に、第2絶縁層60の上にPEPにより、レジスト25のパターニングを行う。この際、第2絶縁層60の上にある図示しない領域Xにはレジストマスクを設けない。この領域Xの略垂直下方には第1開口上端部45が位置する。この領域Xは、第1コンタクトビア30の直径、と同程度の平面寸法を有する。
【0033】
その後、RIE法を用いて、第2絶縁層60上に設けられたフォトレジスト25及び第2絶縁層60のフォトレジスト25のない領域Xをエッチングする。すると、第2絶縁層60の主面に略垂直な第2コンタクトホール75を第1コンタクトビア30に至るように形成する(ステップS140)。ここで、この第2コンタクトホールの下端はトレンチの底面近傍に位置し、第1コンタクトビアの上端と接続されている。
【0034】
そして、アッシング法を用いて第2絶縁層60の上に設けられたレジストマスク25を除去する。この際、使用するアッシングガスとしては、図9に関して前述した場合と同様に、例えば、O2ガスを用いることができる。これにより、図13に表すような、第1コンタクトビア30の上に第2コンタクトホール75を継続して設けることができる。
【0035】
続いて、図14に表すように、例えば、スパッタリング法を用いて、第2絶縁層60の上に第2導電性材料80を堆積する。この第2導電性材料80は、第1導電性材料40と同じ組成である。そして、第1コンタクトホール35の上端に位置する第2コンタクトホール75に第2導電性材料80を埋め込み、第2コンタクトビア70を形成する。(ステップS150)。
【0036】
ここで、この第1及び第2コンタクトビア30、70は電気的に接続している。
【0037】
この後、第2絶縁層60の上に設けられた第2導電材料を、例えば、CMP(Chemical Mechanical Polishing)法を用いてエッチバックする。これにより、第2絶縁層60の主面には第2コンタクトビア70の上端に位置する第2開口上端部95が形成される。そして、図1に表すように、アスペクト比が高くても埋め込み性のよいコンタクトビアを有する半導体装置が得られる。
【0038】
以上、本実施形態によれば、このように、第1絶縁層20において第1コンタクトビア30の上端にトレンチ50を設けることにより、第1開口上端部45の直径を広げることができ、且つアスペクト比を低減できる。そして、この第1絶縁層20の上にこれと同様の構造を設け、トレンチ50を介して深さ方向に第1及び第2コンタクトビア30、70を電気的に接続させる。これにより、埋め込み性がよくアスペクト比の高いコンタクトビアを有する半導体装置5が得られる。
以上、本発明の実施形態である半導体装置の製造方法について説明した。
次に、本発明の実施形態である半導体装置の他の具体例について説明する。
図15は、本発明の実施形態である半導体装置の第1具体例を表し、(a)はその模式平面図であり、(b)は(a)A−A線の模式断面図である。
【0039】
本具体例の基本構造は、本実施形態と同様であるが、例えば、5つのコンタクトビアが半導体基板に対して平行方向に直線的に配列されている。ここで、コンタクトビアの第2開口上端部95及び間隔は、例えば、それぞれ100ナノメータである。また、この第1コンタクトビアの上に第2コンタクトビアを接続させたときのアスペクト比は10である。そして、これらコンタクトビアを取り囲むように、その配列方向に延在するトレンチ50が形成されている。
【0040】
このように複数のコンタクトビアがほぼ直線上に配置された構造においても、第1絶縁層20に設けられた複数の第1開口上端部を含む領域Bにトレンチ50を形成することで、各第1開口上端部45の直径を広げることができ、且つアスペクト比を低減できる。したがって、埋め込み性がよくアスペクト比の高い複数のコンタクトビアを有する半導体装置が得られる。なお、本発明におけるコンタクトビアの数は、本具体例には限定されず、5つ未満あるいは6つ以上のコンタクトビアが直線的に配列された構造においても、同様に適用して同様の作用効果が得られる。
【0041】
図16は、本発明の実施形態である半導体装置の第2具体例を表し、(a)はその模式平面図であり、(b)は(a)A−A線の模式断面図である。
また、図17は、図16の製造工程の一部を表し、(a)は模式平面図であり、(b)は(a)A−A線の模式断面図である。
【0042】
図16に表すように、本具体例の基本構造は本実施形態と同様であるが、例えば、9つからなる複数の第2開口上端部95が格子状(3行×3列)に設けられている。ここで、コンタクトビアの第2開口上端径95及び間隔は、例えば、それぞれ100ナノメータである。また、コンタクトビアのアスペクト比は、例えば、10である。
【0043】
このように複数のコンタクトビアが格子状に形成された構造においても、図17に表すように、第1絶縁層20に設けられた複数の第1開口上端部を含む領域Yにトレンチ50を形成することができる。これにより、第1コンタクトホール35の第1開口上端部45が広げり、且つアスペクト比を低減できる。このトレンチ50の一辺は、例えば、700ナノメータである。したがって、埋込性がよくアスペクト比の高いコンタクトビアを有する半導体装置5が得られる。なお、本発明におけるコンタクトビアの数は配列は、本具体例には限定されず、複数のコンタクトビアが2次元的に配列されたいずれの構造においても、本発明を同様に適用して同様の作用効果が得られる。
【0044】
図18は、本発明の実施形態である半導体装置の第3具体例を表し、(a)はその模式平面図であり、(b)は(a)のA−A線の模式断面図である。
本具体例の基本構造は、上述した本実施形態と同様であるが、第2絶縁層60に設けられた第2開口上端部95の形状は長方形である。
【0045】
ここで、第2開口上端部95の寸法は、短辺長さaが、例えば100ナノメータであり、長手方向の長さbが、例えば、300ナノメータである。また、第1及び第2コンタクトビアを接続させたアスペクト比は、例えば、10である。このアスペクト比とは、第1及び第2コンタクトビア30、70の深さ方向の長さを積算した値tを第2開口上端部95の短辺長さaで除した値をいう。
【0046】
このように第2開口上端部95の形状が長方形であっても、第1絶縁層20に設けられた第2開口上端部95よりも大きな領域Zに、トレンチ50を形成することで、長方形状をした第1コンタクトホール35の第1開口上端部45を広げることができ、且つ、アスペクトを低減できる。この領域Zの寸法は、例えば、短辺長さaが300ナノメータであり、長手方向の長さbが500ナノメータである。したがって、本発明の実施形態と同様に、埋込性がよくアスペクト比の高いコンタクトビアを有する半導体装置5が得られる。
【0047】
なお、本発明におけるコンタクトビアの開口上端部95の形状や寸法は、本具体例には限定されず、各種の形状や寸法を有するものにいても、本発明を同様に適用して同様の作用効果を得ることができる。
【0048】
図19(a)は、本発明の実施形態である半導体装置の第4具体例を表す模式断面図であり、図19(b)は、A−A線の平面図である。
ここで、70ナノメータのNAND型フラッシュメモリにおけるCB(Contact to Bit line)工程の半導体装置を表している。
【0049】
すなわち、本具体例の半導体装置5は、p型のシリコン基板100の主面上に略平行方向にn型の拡散層105が選択的に設けられている。このn型の拡散層は深さ方向に形成されている。このp型のシリコン基板100の主面上には、ゲート酸化膜120と多層膜115とがこの順に設けられている。
【0050】
n型の拡散層105は、選択ゲートのソース、選択ゲートのドレイン、メモリセル107にそれぞれ接続されている。選択ゲートのソースのn型拡散層105sと選択ゲートのドレインのn型拡散層105dの間には、メモリセル107のn型拡散層105cが32個分設けられている。このメモリセル107は、フローティングゲート付きのトランジスタが積層された構造を有する。メモリセルは、記憶部としての役割を有する。
【0051】
多層膜には、p型のシリコン基板100の主面に略垂直方向に形成されたコンタクトビア120が設けられている。 コンタクトビア120は 選択ゲートのソース及びドレインのn型拡散層105s及び105dとそれぞれ接続されている。このコンタクトビア1230は、例えば、10以上のアスペクト比を有する。また、選択ゲートのソースあるいはドレインの区別は、図示しない上層の配線引き回し構造により決定される。
【0052】
ソース及びドレインのn型拡散層105s、105d上に設けられたコンタクトビア120は、それぞれ2つの選択ゲート125により挟まれた構造を有する。この選択ゲート125には、例えば、トランジスタを用いることができる。
【0053】
本具体例のNAND型は、メモリセル107が積層した構造を有する。そのため、半導体基板の主面上に設けられた多層膜の膜厚は厚くなる。そのため、多層膜115上に設ける図示しない配線と、選択ゲート125のソース及びドレインのn型拡散層105s、105dと、を接続させるには、アスペクト比の高いコンタクトビア120が必要である。本実施形態によれば、このような構造においても、埋め込み性がよくアスペクト比の高いコンタクトビア120を形成することが可能である。
【0054】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。例えば、本実施形態の絶縁層は、第1及び第2からなる2層構造であったが、これには限定せず、2層以上の多層構造にしても本実施形態によれば、埋め込み性がよくアスペクト比の高いコンタクトビアが得られる。
【0055】
また、本実施形態において、コンタクトホールやコンタクトビアの開口上端部の形状を円としたが、これには限定せず、例えば、楕円状であっても、同様の効果が得られる。 また、導電性材料の形成には、スパッタリングを用いたが、これには限定せず、例えば、CVD法を用いても、同様の効果が得られる。
また、本実施形態において、絶縁膜の形成には、CVD法を用いたが、これには限定せず、プラズマ重合法、塗布法やスパッタリング法などを用いることができ、使用する材料に合わせて適宜選択することができる。
また、本実施形態において、絶縁層のエッチングには、RIE法を用いたが、これには限定せず、例えば、CDE法を用いても、同様の効果が得られる。
また、本発明の半導体装置及びその製造方法において、製造条件、各層の材質、装置構造、トレンチ形状、コンタクトホール及びコンタクトビアの寸法、などの各要素については、当業者が適宜変更を加えたものであっても、本発明の要旨を包含する限りにおいて本発明の範囲に包含される。
【図面の簡単な説明】
【0056】
【図1】本発明の実施形態の半導体装置を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図2】第1比較例の半導体装置を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図3】第2比較例の半導体装置を表す模式断面図である。
【図4】第3比較例の半導体装置を表す模式断面図である。
【図5】図1の半導体装置の製造方法を表すフローチャートである。
【図6】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図7】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図8】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図9】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図10】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図11】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図12】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図13】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図14】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図15】本発明の実施形態である半導体装置の第1具体例を表し、(a)は模式平面図であり、(b)は(a)A−A線の模式断面図である。
【図16】本発明の実施形態である半導体装置の第2具体例を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図17】図16の製造工程の一部を表しており、(a)は模式平面図であり、(b)は(a)A−A線の模式断面図である。
【図18】本発明の実施形態である半導体装置の第3具体例を表しており、(a)が模式平面図であり、(b)が(a)のA−A線の模式断面図である。
【図19】本発明の実施形態である半導体装置の第4具体例を表す模式平面図である。
【符号の説明】
【0057】
5、6 半導体装置、7 他の半導体素子、10 半導体基板、20 第1絶縁層、21 シーム、25 レジストマスク、30、32 第1コンタクトビア、35、37 第1コンタクトホール、40 第1導電性材料、45、47 第1開口上端部、50 トレンチ、60 第2絶縁層、70 第2コンタクトビア、75 第2コンタクトホール、80 第2導電性材料、95 第2開口上端部、100p型のシリコン基板、105n型拡散層、105cメモリセル、105d選択ゲートのドレイン、105s選択ゲートのソース、107メモリセル、110ゲート酸化膜、115多層膜、120コンタクトビア、125選択ゲート
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、より詳細には、コンタクトビアを有する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体装置の高集積化に伴い、さらなる微細化技術が必要とされている。例えば、70ナノメータノードプロセスを用いたNAND型フラッシュメモリには、約70ナノメータの直径を有し、約10以上のアスペクト比を有するコンタクトビアが用いられる。このコンタクトビアは、ほぼ垂直な側壁を有することが望まれている。しかし、アスペクト比が高いコンタクトビアは、いわゆる「ボーイング形状」になりやすい。そのため、コンタクトビア内部にボイドやシームなどの欠陥が発生するという問題がある。
【0003】
これに対して、フルオロカーボン系ガスを主成分としたエッチングガスを用いて、高アスペクト比を有するコンタクトビアのボーイング形状を改善する技術が開示されている(特許文献1、2)。
【0004】
しかし、これらの開示例を用いても、例えば、アスペクト比が高い場合にはRIEなどの工程中に、反射イオンなどが発生する。特に、この中央部付近のエッチングが促進されるため、ボーイング形状になるという問題がある。
【特許文献1】特開2001−257261号公報
【特許文献2】特開2000−223478号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、埋め込み性が改善されたアスペクト比の高いコンタクトビアを有する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【0006】
本発明の一態様によれば、半導体層と、前記半導体層上に設けられ、前記半導体層に電気的に接続する第1コンタクトビアを有する第1絶縁層と、前記第1絶縁層上に設けられ、第2コンタクトビアを有する第2絶縁層と、を備え、前記第1絶縁層から前記半導体層の方向に形成されたトレンチの底面近傍において、前記第1コンタクトビアと第2コンタクトビアとが電気的に接続されてなることを特徴とする半導体装置が提供される。
【0007】
また、本発明の他の一態様によれば、半導体層上に設けられた第1絶縁層に、前記半導体層に達する第1コンタクトホールを形成する工程と、前記第1コンタクトホールを含む領域を開口するようにエッチングし前記第1絶縁層にトレンチを形成する工程と、前記第1コンタクトホールに第1導電性材料を埋め込み、第1コンタクトビアを形成する工程と、前記トレンチ内に第2絶縁層を形成する工程と、前記第2絶縁層内に、第2コンタクトホールを前記第1コンタクトビアに至るように形成する工程と、前記第2コンタクトホール内に第2導電性材料を埋め込み、前記第1コンタクトビアと第2コンタクトビアとを電気的に接続する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【0008】
本発明によれば、埋め込み性が改善されたアスペクト比の高いコンタクトビアを有する半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【0009】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図1は、本発明の実施形態の半導体装置を表し、(a)はその模式平面図、(b)は(a)A−A線の模式断面図である。
また、図2は、第1比較例の半導体装置を表し、(a)はその模式平面図、(b)は(a)A−A線の模式断面図である。
【0010】
図1(a)に表すように、本実施形態の半導体装置5は、半導体基板(半導体層の一例)10の主面上に第1絶縁層20を備えている。この第1絶縁層20において、半導体基板10の主面に対して略垂直方向に第1コンタクトビア30が形成されている。また、第1絶縁層20の主面上には、第2絶縁層60が設けられている。この第2絶縁層60は、第1絶縁層20の主面に対して略垂直方向に第2コンタクトビア70が設けられている。第1絶縁層20の主面には、トレンチ50が設けられている。第1コンタクトビア30の下端は半導体基板10に接続され、その上端は、トレンチ50の底部に位置する。また、第2コンタクトビア70の下端はトレンチ50の底部に位置する。この上端は、第2絶縁層60の主面に設けられた第2開口上端部95に位置する。したがって、第1コンタクトビア30と第2コンタクトビア70とは、トレンチ50の底面近傍において接続されている。これらのコンタクトビア30、70は、半導体基板10の主面に対して略垂直方向に延在している。そして、その断面形状は例えば円である。
【0011】
第2コンタクトビア70の直径φBは、第1コンタクトビアの略中間の直径φAと同程度である(φA≒φB)。また、トレンチの直径φCはこれらのコンタクトビアよりも大きい(φC>φA、φC>φB)。
【0012】
ここで、第1及び第2コンタクトビア30、70を接続させて形成されるコンタクトビア全体のアスペクト比は10である。第1及び第2コンタクトビア30、70のアスペクト比は、例えば、それぞれ5及び5である。コンタクトビアの断面形状が円の場合、アスペクト比はコンタクトビアの深さ方向の長さを直径で除した値とする。断面形状が楕円の場合は、楕円の短軸で除した値とする。また、多角形の場合は、最も短い辺の長さで除した値とする。第2開口上端部95直径は、例えば、100ナノメータ程度である。
【0013】
第1及び第2コンタクトビア30、70には、第1及び第2導電性材料40、80がそれぞれ埋め込まれている。この第1及び第2導電性材料40、80は、同一な組成であり、これらの界面においては、十分接合された構造を有する。また、第1及び第2絶縁層20、60は、同一な組成を有しているが、これらの界面やトレンチ50の段差周辺においては局所的に未接合を有する場合もあり、つなぎ目が設けられた構造を有する。
【0014】
ここで、半導体基板10の材料としては、例えば、シリコン(Si)を用いることができる。また、第1及び第2絶縁層20、50の材料としては、例えば、二酸化珪素(SiO2)、あるいは、SiO2に微量元素を添加したフッ素(F)ガラス(SiOF)、ボロンガラス(BSG)、リンガラス(PSG)や多孔質シリカなどの無機物や、メチル基含有シリカ、高分子膜やアモルファスカーボン膜などの有機物を用いることができる。第1及び第2導電性材料40、80の材料としては、例えば、ポリシリコン(p−Si)、アルミニウム(Al)やタングステン(W)などを用いることができる。
またここで、絶縁層、導電性材料、コンタクトビアは、半導体基板10に近い方を「第1」とし、遠い方を「第2」とする。
【0015】
このように、第1絶縁層20において表面から第1コンタクトビア30の第1開口上端部45に到達するトレンチ50を設けることにより、第1開口上端部45の直径より大なるトレンチ50を形成できるのでアスペクト比を低減できる。そして、この第1絶縁層20の上にこれと同様の構造を設け、トレンチ50を介して深さ方向に第1及び第2コンタクトビア30、70を電気的に接続させる。これにより、埋め込み性がよくアスペクト比の高いコンタクトビアを有する半導体装置5が得られる。
【0016】
これに対して、図2に表す第1比較例においては、第1絶縁層20にボーイング形状をした第1コンタクトビア32が設けられている。すなわち、コンタクトビア32の深さ方向にみた中央付近において、その開口径が上下端の開口径よりも大きくなっている。このようなボーイング形状は、アスペクト比が高い場合に、例えばRIEなどの工程中に反射イオンの発生などにより中央近傍のエッチングが促進されて生じる。第1コンタクトビア32のアスペクト比は、例えば、10である。この第1コンタクトビア32は、第1コンタクトホールに第1導電性材料40が埋め込まれている。ボーイング形状である第1コンタクトホールに、第1導電性材料40を埋め込む。すると、第1コンタクトビア32において、第1開口上端部47の直径φBは、略中間付近の直径φAよりも小さい(φA>φB)ため、第1コンタクトビア32には深さ方向に延在したシーム21や図示しないボイドなどの欠陥が形成される。これは特に、アスペクト比が高くなるほど顕著に生じる。これにより、コンタクト接触不良や信頼性の低下などの問題が生じる。
【0017】
図3は、第2比較例の半導体装置を表す模式断面図である。
本比較例においては、ボーイング形状を有する第1コンタクトホール37が形成されている。そして、その第1絶縁層20の主面から半導体基板10方向に向かって、例えば、ドライエッチング法を用いて距離Dだけエッチングする。これにより、第1コンタクトホール37の第1開口上端部47を広げることができ、略垂直な側壁が得られる。しかし、これにより第1コンタクトホールの下端に露出する半導体基板10の領域Rが、局所的にエッチングされたり、エッチングのダメージを受ける。このように半導体基板10がエッチングされると、厚みが局所的に薄くなり寄生容量が増加することがある。
【0018】
図4は、第3比較例の半導体装置を表す模式断面図である。
本比較例においては、第1絶縁層20に設けられたボーイング形状を有する第1コンタクトホール37の近隣に、例えば、フローティングゲートとコントロールゲートとを有するSAMOS(Silicon and Aluminum Metal Oxide Semiconductor)構造のトランジスタ等の他の半導体素子7が設けられている。この半導体装置6の主面から半導体基板10方向に向かって、距離Dだけエッチングする。すると、他の半導体素子7の角部Pも部分的にエッチングされる。そのため、半導体装置6の特性が劣化する場合がある。
【0019】
これに対して、本実施形態によれば、コンタクトホールの近傍のみを選択的にエッチングすることも可能であり、埋め込み性がよくアスペクト比の高いコンタクトビアを有する半導体装置及びその製造方法が得られる。
【0020】
次に、本発明の実施形態である半導体装置の製造方法について説明する。
図5は、図1の半導体装置の製造方法を表すフローチャートである。
また、図6〜図14は、図1の半導体装置の製造工程を表す工程断面図である。各図において(a)は模式平面図であり、(b)は(a)A−A線の模式断面図である。
【0021】
まず、図6に表すように、半導体基板10の上に第1絶縁層20を形成する。そして、この第1絶縁層20の主面に対して略垂直に、第1コンタクトホール35を形成する(ステップS100)。
ここで、第1コンタクトホール35の上端は第1絶縁層に設けられた第1開口上端部45に位置する。
【0022】
第1コンタクトホール35の下端には、半導体基板10が露出している。第1コンタクトホール35はボーイング形状を有するので、その中間付近の直径φAが大となっている。第1コンタクトホール35のアスペクト比は、例えば10である。第1コンタクトホール35の略中間付近の直径φAは、例えば、100ナノメータ程度である。この断面形状は例えば円である。
【0023】
続いて図7に表すように、この第1絶縁層20の上にPEP(photoengraving process)により、第1コンタクトホール35を含む主面上の領域を開口するようにフォトレジスト25のパターニングを行うとともに、第1コンタクトホール35の底面近傍をフォトレジスト25で覆う。この際、第1コンタクトホール35の第1開口上端部45から円周方向に距離L1離れた領域Wにはトレンチ50を形成するため、フォトレジスト25を設けない。この領域Wの平面寸法は、例えば、φ300ナノメータである。この際、第1コンタクトホール35の底面近傍を覆ったフォトレジスト25には、シーム21や図示しないボイドなどの欠陥が形成される場合がある。ここで、レジスト25の材料には、例えば、第1絶縁層10とエッチング速度が同程度のものを用いるとよい。
【0024】
続いて、図8に表すように、RIE(Reactive Ion Etching)法を用いて、レジストマスク25及びレジストマスク25が設けられていない領域Wをエッチングする。そして、第1絶縁層20の主面を開口してトレンチ50を形成する(ステップS110)。ここで、トレンチの底面には第1コンタクトホールの上端が位置する。これにより、第1コンタクトホール35の第1開口上端部45の直径φBが第1コンタクトホール35の略中間付近と同程度(φA≒φB)になる。そのため、第1開口上端部45と円周方向のレジスト25の距離L2は、図7に表した距離L1よりも短くなる(L1>L2)。また、このように、トレンチ50を形成することで、第1コンタクトホール35のアスペクト比が、例えば、10であったものが5に低減する。
【0025】
ここで、トレンチ50の寸法は、例えば、深さ方向に500ナノメータであり、直径が300ナノメータである。ただし、本発明においては、トレンチ50の寸法は特に限定はされない。例えば、トレンチ50の横方向(基板10の主面に対して平行な方向)の寸法は、コンタクトビアに隣接する他の半導体素子7などに影響与えない範囲であればよい。ただし、トレンチ50が深すぎると、エッチング処理に時間を要する。従って、トレンチ50の深さは、所望のアスペクト比とエッチング処理時間とのバランスを考慮して決定することが望ましい。また、図7に関して前述したように、予め第1コンタクトホール35にレジスト25を埋め込ませておくと、エッチング工程で半導体基板10がダメージを受けない。
【0026】
RIE法に用いるガスは、例えばフルオロカーボン(例えば、C4F6,C5F8)系ガスから任意に選択するとよい。特に、C4F8ガス、アルゴン(Ar)ガス及び酸素(O2)ガスからなる混合ガスなどを用いると、精度よく加工できる。
【0027】
続いて、図9に表すように、アッシング法を用いて、第1絶縁層20及び第1コンタクトホール35のレジスト25を除去する。ここで、アッシング法に用いるガスは、例えば、O2ガスを用いることができる。
【0028】
その後、図10に表すように、スパッタリング法を用いて、第1絶縁層20の上に第1導電性材料40を形成する。そして、トレンチ50の底面に設けられた第1コンタクトホール35に、第1導電性材料40を埋め込み、第1コンタクトビアを形成する(ステップS120)。ここで、第1コンタクトビア30とは、第1コンタクトホール35に第1導電性材料40を埋め込んだものをいう。
【0029】
この際、第1コンタクトホール35に埋め込まれた第1導電性材料40と半導体基板10は、電気的に接続している。
【0030】
そして、図11に表すように、RIE法を用いて、第1絶縁層20及びトレンチ50に形成された第1導電性材料40を除去する。この際、第1導電性材料40は、第1絶縁層20よりもエッチングされ易いため、距離Uだけエッチングされる。そして、第1導電材料40の上端には、化学的に活性な面が形成される。これにより、後述するように第2導電性材料とコンタクト接触が良好に取ることができる。この距離Uは限定しないが、半導体基板10とトレンチ50の底面の間であればよい。
【0031】
このように、第1開口上端部45の上にトレンチ50を設けることで、埋め込み性のよい第1コンタクトビア30が得られる。ここで、ドライエッチングに用いるガスには、第1導電性材料40及び第1絶縁層20に高い選択性を有するエッチングガスを用いるとよい。例えば、第1導電性材料40がWであり、第1絶縁層20がSiO2であるときには、SF6、NF3、CF4あるいはCl2などから選ばれる少なくとも1種類のガスと、O2あるいはN2などから選ばれる少なくとも1種類のガスと、の混合ガスを用いることができる。
続いて、図12に表すように、例えば、CVD(Chemical vapor deposition)法を用いて第1絶縁層20の主面上に、第2絶縁層60を形成する。これにより、トレンチ50内に第2絶縁層60が形成される。(ステップS130)。この第2絶縁層60は、第1絶縁層20と同じ組成である。
【0032】
次に、第2絶縁層60の上にPEPにより、レジスト25のパターニングを行う。この際、第2絶縁層60の上にある図示しない領域Xにはレジストマスクを設けない。この領域Xの略垂直下方には第1開口上端部45が位置する。この領域Xは、第1コンタクトビア30の直径、と同程度の平面寸法を有する。
【0033】
その後、RIE法を用いて、第2絶縁層60上に設けられたフォトレジスト25及び第2絶縁層60のフォトレジスト25のない領域Xをエッチングする。すると、第2絶縁層60の主面に略垂直な第2コンタクトホール75を第1コンタクトビア30に至るように形成する(ステップS140)。ここで、この第2コンタクトホールの下端はトレンチの底面近傍に位置し、第1コンタクトビアの上端と接続されている。
【0034】
そして、アッシング法を用いて第2絶縁層60の上に設けられたレジストマスク25を除去する。この際、使用するアッシングガスとしては、図9に関して前述した場合と同様に、例えば、O2ガスを用いることができる。これにより、図13に表すような、第1コンタクトビア30の上に第2コンタクトホール75を継続して設けることができる。
【0035】
続いて、図14に表すように、例えば、スパッタリング法を用いて、第2絶縁層60の上に第2導電性材料80を堆積する。この第2導電性材料80は、第1導電性材料40と同じ組成である。そして、第1コンタクトホール35の上端に位置する第2コンタクトホール75に第2導電性材料80を埋め込み、第2コンタクトビア70を形成する。(ステップS150)。
【0036】
ここで、この第1及び第2コンタクトビア30、70は電気的に接続している。
【0037】
この後、第2絶縁層60の上に設けられた第2導電材料を、例えば、CMP(Chemical Mechanical Polishing)法を用いてエッチバックする。これにより、第2絶縁層60の主面には第2コンタクトビア70の上端に位置する第2開口上端部95が形成される。そして、図1に表すように、アスペクト比が高くても埋め込み性のよいコンタクトビアを有する半導体装置が得られる。
【0038】
以上、本実施形態によれば、このように、第1絶縁層20において第1コンタクトビア30の上端にトレンチ50を設けることにより、第1開口上端部45の直径を広げることができ、且つアスペクト比を低減できる。そして、この第1絶縁層20の上にこれと同様の構造を設け、トレンチ50を介して深さ方向に第1及び第2コンタクトビア30、70を電気的に接続させる。これにより、埋め込み性がよくアスペクト比の高いコンタクトビアを有する半導体装置5が得られる。
以上、本発明の実施形態である半導体装置の製造方法について説明した。
次に、本発明の実施形態である半導体装置の他の具体例について説明する。
図15は、本発明の実施形態である半導体装置の第1具体例を表し、(a)はその模式平面図であり、(b)は(a)A−A線の模式断面図である。
【0039】
本具体例の基本構造は、本実施形態と同様であるが、例えば、5つのコンタクトビアが半導体基板に対して平行方向に直線的に配列されている。ここで、コンタクトビアの第2開口上端部95及び間隔は、例えば、それぞれ100ナノメータである。また、この第1コンタクトビアの上に第2コンタクトビアを接続させたときのアスペクト比は10である。そして、これらコンタクトビアを取り囲むように、その配列方向に延在するトレンチ50が形成されている。
【0040】
このように複数のコンタクトビアがほぼ直線上に配置された構造においても、第1絶縁層20に設けられた複数の第1開口上端部を含む領域Bにトレンチ50を形成することで、各第1開口上端部45の直径を広げることができ、且つアスペクト比を低減できる。したがって、埋め込み性がよくアスペクト比の高い複数のコンタクトビアを有する半導体装置が得られる。なお、本発明におけるコンタクトビアの数は、本具体例には限定されず、5つ未満あるいは6つ以上のコンタクトビアが直線的に配列された構造においても、同様に適用して同様の作用効果が得られる。
【0041】
図16は、本発明の実施形態である半導体装置の第2具体例を表し、(a)はその模式平面図であり、(b)は(a)A−A線の模式断面図である。
また、図17は、図16の製造工程の一部を表し、(a)は模式平面図であり、(b)は(a)A−A線の模式断面図である。
【0042】
図16に表すように、本具体例の基本構造は本実施形態と同様であるが、例えば、9つからなる複数の第2開口上端部95が格子状(3行×3列)に設けられている。ここで、コンタクトビアの第2開口上端径95及び間隔は、例えば、それぞれ100ナノメータである。また、コンタクトビアのアスペクト比は、例えば、10である。
【0043】
このように複数のコンタクトビアが格子状に形成された構造においても、図17に表すように、第1絶縁層20に設けられた複数の第1開口上端部を含む領域Yにトレンチ50を形成することができる。これにより、第1コンタクトホール35の第1開口上端部45が広げり、且つアスペクト比を低減できる。このトレンチ50の一辺は、例えば、700ナノメータである。したがって、埋込性がよくアスペクト比の高いコンタクトビアを有する半導体装置5が得られる。なお、本発明におけるコンタクトビアの数は配列は、本具体例には限定されず、複数のコンタクトビアが2次元的に配列されたいずれの構造においても、本発明を同様に適用して同様の作用効果が得られる。
【0044】
図18は、本発明の実施形態である半導体装置の第3具体例を表し、(a)はその模式平面図であり、(b)は(a)のA−A線の模式断面図である。
本具体例の基本構造は、上述した本実施形態と同様であるが、第2絶縁層60に設けられた第2開口上端部95の形状は長方形である。
【0045】
ここで、第2開口上端部95の寸法は、短辺長さaが、例えば100ナノメータであり、長手方向の長さbが、例えば、300ナノメータである。また、第1及び第2コンタクトビアを接続させたアスペクト比は、例えば、10である。このアスペクト比とは、第1及び第2コンタクトビア30、70の深さ方向の長さを積算した値tを第2開口上端部95の短辺長さaで除した値をいう。
【0046】
このように第2開口上端部95の形状が長方形であっても、第1絶縁層20に設けられた第2開口上端部95よりも大きな領域Zに、トレンチ50を形成することで、長方形状をした第1コンタクトホール35の第1開口上端部45を広げることができ、且つ、アスペクトを低減できる。この領域Zの寸法は、例えば、短辺長さaが300ナノメータであり、長手方向の長さbが500ナノメータである。したがって、本発明の実施形態と同様に、埋込性がよくアスペクト比の高いコンタクトビアを有する半導体装置5が得られる。
【0047】
なお、本発明におけるコンタクトビアの開口上端部95の形状や寸法は、本具体例には限定されず、各種の形状や寸法を有するものにいても、本発明を同様に適用して同様の作用効果を得ることができる。
【0048】
図19(a)は、本発明の実施形態である半導体装置の第4具体例を表す模式断面図であり、図19(b)は、A−A線の平面図である。
ここで、70ナノメータのNAND型フラッシュメモリにおけるCB(Contact to Bit line)工程の半導体装置を表している。
【0049】
すなわち、本具体例の半導体装置5は、p型のシリコン基板100の主面上に略平行方向にn型の拡散層105が選択的に設けられている。このn型の拡散層は深さ方向に形成されている。このp型のシリコン基板100の主面上には、ゲート酸化膜120と多層膜115とがこの順に設けられている。
【0050】
n型の拡散層105は、選択ゲートのソース、選択ゲートのドレイン、メモリセル107にそれぞれ接続されている。選択ゲートのソースのn型拡散層105sと選択ゲートのドレインのn型拡散層105dの間には、メモリセル107のn型拡散層105cが32個分設けられている。このメモリセル107は、フローティングゲート付きのトランジスタが積層された構造を有する。メモリセルは、記憶部としての役割を有する。
【0051】
多層膜には、p型のシリコン基板100の主面に略垂直方向に形成されたコンタクトビア120が設けられている。 コンタクトビア120は 選択ゲートのソース及びドレインのn型拡散層105s及び105dとそれぞれ接続されている。このコンタクトビア1230は、例えば、10以上のアスペクト比を有する。また、選択ゲートのソースあるいはドレインの区別は、図示しない上層の配線引き回し構造により決定される。
【0052】
ソース及びドレインのn型拡散層105s、105d上に設けられたコンタクトビア120は、それぞれ2つの選択ゲート125により挟まれた構造を有する。この選択ゲート125には、例えば、トランジスタを用いることができる。
【0053】
本具体例のNAND型は、メモリセル107が積層した構造を有する。そのため、半導体基板の主面上に設けられた多層膜の膜厚は厚くなる。そのため、多層膜115上に設ける図示しない配線と、選択ゲート125のソース及びドレインのn型拡散層105s、105dと、を接続させるには、アスペクト比の高いコンタクトビア120が必要である。本実施形態によれば、このような構造においても、埋め込み性がよくアスペクト比の高いコンタクトビア120を形成することが可能である。
【0054】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。例えば、本実施形態の絶縁層は、第1及び第2からなる2層構造であったが、これには限定せず、2層以上の多層構造にしても本実施形態によれば、埋め込み性がよくアスペクト比の高いコンタクトビアが得られる。
【0055】
また、本実施形態において、コンタクトホールやコンタクトビアの開口上端部の形状を円としたが、これには限定せず、例えば、楕円状であっても、同様の効果が得られる。 また、導電性材料の形成には、スパッタリングを用いたが、これには限定せず、例えば、CVD法を用いても、同様の効果が得られる。
また、本実施形態において、絶縁膜の形成には、CVD法を用いたが、これには限定せず、プラズマ重合法、塗布法やスパッタリング法などを用いることができ、使用する材料に合わせて適宜選択することができる。
また、本実施形態において、絶縁層のエッチングには、RIE法を用いたが、これには限定せず、例えば、CDE法を用いても、同様の効果が得られる。
また、本発明の半導体装置及びその製造方法において、製造条件、各層の材質、装置構造、トレンチ形状、コンタクトホール及びコンタクトビアの寸法、などの各要素については、当業者が適宜変更を加えたものであっても、本発明の要旨を包含する限りにおいて本発明の範囲に包含される。
【図面の簡単な説明】
【0056】
【図1】本発明の実施形態の半導体装置を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図2】第1比較例の半導体装置を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図3】第2比較例の半導体装置を表す模式断面図である。
【図4】第3比較例の半導体装置を表す模式断面図である。
【図5】図1の半導体装置の製造方法を表すフローチャートである。
【図6】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図7】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図8】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図9】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図10】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図11】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図12】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図13】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図14】図1の半導体装置の製造工程を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図15】本発明の実施形態である半導体装置の第1具体例を表し、(a)は模式平面図であり、(b)は(a)A−A線の模式断面図である。
【図16】本発明の実施形態である半導体装置の第2具体例を表し、(a)は模式平面図、(b)は(a)A−A線の模式断面図である。
【図17】図16の製造工程の一部を表しており、(a)は模式平面図であり、(b)は(a)A−A線の模式断面図である。
【図18】本発明の実施形態である半導体装置の第3具体例を表しており、(a)が模式平面図であり、(b)が(a)のA−A線の模式断面図である。
【図19】本発明の実施形態である半導体装置の第4具体例を表す模式平面図である。
【符号の説明】
【0057】
5、6 半導体装置、7 他の半導体素子、10 半導体基板、20 第1絶縁層、21 シーム、25 レジストマスク、30、32 第1コンタクトビア、35、37 第1コンタクトホール、40 第1導電性材料、45、47 第1開口上端部、50 トレンチ、60 第2絶縁層、70 第2コンタクトビア、75 第2コンタクトホール、80 第2導電性材料、95 第2開口上端部、100p型のシリコン基板、105n型拡散層、105cメモリセル、105d選択ゲートのドレイン、105s選択ゲートのソース、107メモリセル、110ゲート酸化膜、115多層膜、120コンタクトビア、125選択ゲート
【特許請求の範囲】
【請求項1】
半導体層と、
前記半導体層上に設けられ、前記半導体層に電気的に接続する第1コンタクトビアを有する第1絶縁層と、
前記第1絶縁層上に設けられ、第2コンタクトビアを有する第2絶縁層と、
を備え、
前記第1絶縁層から前記半導体層の方向に形成されたトレンチの底面近傍において、前記第1コンタクトビアと第2コンタクトビアとが電気的に接続されてなることを特徴とする半導体装置。
【請求項2】
前記第1コンタクトビアと前記第2コンタクトビアの断面形状は略同一であり、前記トレンチの断面形状よりも小さいことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第1コンタクトビア及び第2コンタクトビアの断面形状は、円、楕円、多角形のいずれかであることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記第1コンタクトビアのアスペクト比と前記第2コンタクトビアのアスペクト比との合計は、5以上であることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
【請求項5】
前記トレンチの中に、前記第1コンタクトビアと前記第2コンタクトビアとが接続された一対が複数個設けられていることを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。
【請求項6】
半導体層上に設けられた第1絶縁層に、前記半導体層に達する第1コンタクトホールを形成する工程と、
前記第1コンタクトホールを含む領域を開口するようにエッチングし前記第1絶縁層にトレンチを形成する工程と、
前記第1コンタクトホールに第1導電性材料を埋め込み、第1コンタクトビアを形成する工程と、
前記トレンチ内に第2絶縁層を形成する工程と、
前記第2絶縁層内に、第2コンタクトホールを前記第1コンタクトビアに至るように形成する工程と、
前記第2コンタクトホール内に第2導電性材料を埋め込み、前記第1コンタクトビアと第2コンタクトビアとを電気的に接続する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項7】
前記第1コンタクトホールと前記第2コンタクトホールの断面形状は略同一であり、前記トレンチの断面形状よりも小さいことを特徴とする請求項6記載の半導体装置の製造方法。
【請求項8】
前記第1コンタクトビアのアスペクト比と前記第2コンタクトビアのアスペクト比との合計は、5以上であることを特徴とする請求項6または7に記載の半導体装置の製造方法。
【請求項9】
前記第1コンタクトホールを複数形成し、
前記複数の第1コンタクトホールを包含するように前記トレンチを形成し、
前記複数の第1コンタクトホールのそれぞれに前記第1導電性材料を埋め込むことにより複数の第1コンタクトビアを形成し、
前記第2コンタクトホールを前記複数の第1コンタクトビアのそれぞれに至るように複数形成することを特徴とする請求項6〜8のいずれか1つに記載の半導体装置の製造方法。
【請求項10】
前記第1絶縁層の材料と前記第2絶縁層の材料が同一であることを特徴とする請求項6〜9のいずれか1つに記載の半導体装置の製造方法。
【請求項11】
前記第1導電性材料と前記第2導電性材料とが同一であることを特徴とする請求項6〜10のいずれか1つに記載の半導体装置の製造方法。
【請求項1】
半導体層と、
前記半導体層上に設けられ、前記半導体層に電気的に接続する第1コンタクトビアを有する第1絶縁層と、
前記第1絶縁層上に設けられ、第2コンタクトビアを有する第2絶縁層と、
を備え、
前記第1絶縁層から前記半導体層の方向に形成されたトレンチの底面近傍において、前記第1コンタクトビアと第2コンタクトビアとが電気的に接続されてなることを特徴とする半導体装置。
【請求項2】
前記第1コンタクトビアと前記第2コンタクトビアの断面形状は略同一であり、前記トレンチの断面形状よりも小さいことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第1コンタクトビア及び第2コンタクトビアの断面形状は、円、楕円、多角形のいずれかであることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記第1コンタクトビアのアスペクト比と前記第2コンタクトビアのアスペクト比との合計は、5以上であることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
【請求項5】
前記トレンチの中に、前記第1コンタクトビアと前記第2コンタクトビアとが接続された一対が複数個設けられていることを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。
【請求項6】
半導体層上に設けられた第1絶縁層に、前記半導体層に達する第1コンタクトホールを形成する工程と、
前記第1コンタクトホールを含む領域を開口するようにエッチングし前記第1絶縁層にトレンチを形成する工程と、
前記第1コンタクトホールに第1導電性材料を埋め込み、第1コンタクトビアを形成する工程と、
前記トレンチ内に第2絶縁層を形成する工程と、
前記第2絶縁層内に、第2コンタクトホールを前記第1コンタクトビアに至るように形成する工程と、
前記第2コンタクトホール内に第2導電性材料を埋め込み、前記第1コンタクトビアと第2コンタクトビアとを電気的に接続する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項7】
前記第1コンタクトホールと前記第2コンタクトホールの断面形状は略同一であり、前記トレンチの断面形状よりも小さいことを特徴とする請求項6記載の半導体装置の製造方法。
【請求項8】
前記第1コンタクトビアのアスペクト比と前記第2コンタクトビアのアスペクト比との合計は、5以上であることを特徴とする請求項6または7に記載の半導体装置の製造方法。
【請求項9】
前記第1コンタクトホールを複数形成し、
前記複数の第1コンタクトホールを包含するように前記トレンチを形成し、
前記複数の第1コンタクトホールのそれぞれに前記第1導電性材料を埋め込むことにより複数の第1コンタクトビアを形成し、
前記第2コンタクトホールを前記複数の第1コンタクトビアのそれぞれに至るように複数形成することを特徴とする請求項6〜8のいずれか1つに記載の半導体装置の製造方法。
【請求項10】
前記第1絶縁層の材料と前記第2絶縁層の材料が同一であることを特徴とする請求項6〜9のいずれか1つに記載の半導体装置の製造方法。
【請求項11】
前記第1導電性材料と前記第2導電性材料とが同一であることを特徴とする請求項6〜10のいずれか1つに記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2007−266147(P2007−266147A)
【公開日】平成19年10月11日(2007.10.11)
【国際特許分類】
【出願番号】特願2006−86725(P2006−86725)
【出願日】平成18年3月27日(2006.3.27)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年10月11日(2007.10.11)
【国際特許分類】
【出願日】平成18年3月27日(2006.3.27)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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