半導体装置
【課題】空孔率の高い層間絶縁膜を用いた信頼性の高い多層配線構造を有する半導体装置を提供する。
【解決手段】空孔率が５０％以上の層間膜を有する下層配線層と、空孔率の低い上層配線層を備える多層配線構造において、配線層間を接続するビアを配線層を介して基板表面に垂直方向に連続して形成したスタックドビア７０とチップ外周部に設けた外周リング８０により、空孔率が低く厚い層間膜を有する上層配線層を支える構造とする。
【解決手段】空孔率が５０％以上の層間膜を有する下層配線層と、空孔率の低い上層配線層を備える多層配線構造において、配線層間を接続するビアを配線層を介して基板表面に垂直方向に連続して形成したスタックドビア７０とチップ外周部に設けた外周リング８０により、空孔率が低く厚い層間膜を有する上層配線層を支える構造とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信頼性の高い多層配線構造を有する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩの高集積化を目的として素子の微細化が進むにしたがって、配線構造の微細化による配線間の寄生容量が無視できなくなっている。寄生容量が増大すると配線遅延が顕著になり、ＬＳＩ高速動作への影響が無視できなくなるためである。
【０００３】
配線遅延を改善するために配線間を絶縁する層間絶縁膜の低誘電率化が検討されている。層間絶縁膜の低誘電率化の方法として、シリコン酸化膜にカーボンを結合させたＳｉＯＣ膜が用いられている。さらに比誘電率を低減する方法として、ＳｉＯＣ膜に空孔を導入する方法が検討されている。比誘電率を２以下にしようとした場合、空孔の占める割合である空孔率は５０％程度になる。さらにこの空孔率を１００％にしたものとして、中空配線とよばれるものがある。（例えば特許文献１参照。）。
【０００４】
空孔率を上げて比誘電率を下げる場合に、配線を支える機械的な強度が最も問題になる。とくに何層もの配線層を用いた多層配線構造の場合、下層配線は自重に加え上部配線層の荷重がかかり、重みによる変形あるいは断線という問題が起こりうる。
【特許文献１】特開平９−２３７８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、空孔率の高い層間絶縁膜を用いた信頼性の高い多層配線構造を有する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体チップと、半導体チップに形成された上層配線層と比誘電率３以上を有する第一の絶縁層が順次積層された複数層からなる上部配線層と、上層配線層の下部に形成され、下層配線層と比誘電率２以下を有する第二の絶縁層が順次積層された複数層からなる下部配線層と、前記上部配線層および前記下部配線層において前記複数層からなる上層および下層配線層間をそれぞれ電気的に接続するビアを備え、前記下部配線層内には、前記ビアが前記複数の配線層を介し基板表面に対して垂直方向に連続して積層されたスタックドビアを形成し、半導体チップの周辺部に形成された外周リングとを備えることを特徴としている。
【発明の効果】
【０００７】
本発明によれば、空孔率の高い層間絶縁膜を用いた信頼性の高い多層配線構造を有する半導体装置を提供する。
【発明を実施するための最良の形態】
【０００８】
以下に本発明による実施例を説明する。
【実施例１】
【０００９】
図１から図３を用いて本発明による実施例１を説明する。
【００１０】
図１は、本発明の実施例１における半導体装置の構成を概略的に示す断面図である。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みや比率は現実のものとは異なることに留意すべきである。
【００１１】
実施例１における半導体装置の多層配線の構成は、シリコンからなる基板１０上に、たとえばトランジスタやキャパシタ、素子分離領域などからなる素子層２０が備えられ、この素子層２０の上部にはたとえば５００ｎｍ程度の絶縁膜からなる第一の層間絶縁膜３０で覆われ平坦化されている。この第一の層間絶縁膜３０上部に多層配線構造が形成されている。
【００１２】
多層配線構造は、下層配線として、素子の信号を伝達するための複数の層からなるローカルレベル層１００があり、その上部に複数の層からなるインターミディエイト層２００がある。これらのローカルレベル層１００、インターミディエイト層２００は、配線間遅延が最も問題になる領域であり、層間膜の比誘電率の低くする必要がある。このため、比誘電率が２あるいはそれ以下の比誘電率を有する絶縁膜として、ＰＣＶＤ（Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＳＯＤ（Ｓｐｉｎ ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ）法を用いたＳｉＯＣ膜などが用いられる。また、比誘電率を下げるために、たとえば空孔率５０％程度の膜や、あるいは空中配線構造が用いられる。そのため、配線の重量を低減するため、配線層の厚さは１００ｎｍ程度に薄くすることが望ましい。
【００１３】
インターミディエイト層２００の上部には、上部配線層として、複数の層からなるセミグローバル層３００およびさらにその上部には複数の層からなるグローバル層４００が備えられている。上層のセミグローバル層３００およびグローバル層４００は、電源線として用いるため、配線間遅延よりも配線の抵抗成分を抑制することが必要となる。このためセミグローバル層およびグローバル層の層間膜には、従来の比誘電率が３程度あるいはそれ以上のシリコンベース酸化膜を用い、配線にはたとえば銅のように機械的強度であるヤング率が高い配線金属を用いることができる。このため配線そのものが変形しにくい特性がある。また配線層の厚さは１ｕｍ程度に十分に厚くすることが望ましく、そのため下層配線への荷重が大きい構造になっている。
【００１４】
すべての層および、それぞれ層内の複数の配線層間には、上下の配線層を電気的に接続するためのビア４０が形成され、基板表面に水平方向に長く伸びる配線層および上部層間膜を支える柱の役割をしている。
【００１５】
以上のように、上層に重い配線層が形成され、下層に空孔率の高い層間膜が形成される構造により、下層部の配線は自重に加え上層部の重さを支えなければならない。配線長が長くなると配線がこれらの重みにより、変形してしまう可能性がある。
【００１６】
このような上部配線層のグローバル層４００、セミグローバル層３００を支える多層配線構造を実現するために、外周リング８０およびスタックドビア７０を用いた構造の概念図を図２（ａ）に示す。半導体チップの外周にリング状の支え材である外周リング８０を基板から上部配線層に達する高さまで設置することにより、上層配線層の重みを支える効果がある。図２では外周リングを2重に構成した例を示したが、外周リングは1重でもあるいは3重以上でもかまわない。また、完全な環状でなくともかまわない。
【００１７】
通常のチップは一辺の長さが１０ｍｍから２０ｍｍ程度の長さがあり、最外周に設置した外周リング８０だけで上層配線層を支えるには不十分である。それを補うために、チップ内部にスタックドビア７０を配置して強度を補うことは非常に有効である。スタックドビア７０の断面構造の概念図を図２（ｂ）に示す。スタックドビア７０は各配線層のビアが垂直方向に積み重なった構造をもち、上層の重みによる下層の変位を抑制すると同時に、上層を支えるのに十分な効果がある。また、スタックドビア７０は、図１に示すようにローカルレベル層１００とインターミディエイト層２００の最上層まで垂直方向に一直線状に連続していることが好ましい。すべてのビアが垂直方向に完全に一直線状に連続していない場合でも、ほぼ一直線状に連続している形状に近いことが望ましい。さらに、ローカルレベル層１００からセミグローバル層３００内あるいはさらにグローバル層４００内まで連続していてもかまわない。
【００１８】
次に、チップの内部ではどの程度の間隔でスタックドビア７０を配置すればよいかを調べたものが図３である。この図は隣り合うスタックドビア７０間の中央における配線のたわみ量に対するスタックドビア７０間の距離を計算した。計算において、機械的強度上もっとも厳しい条件を用い、配線間の空孔率が１００％である中空配線構造の場合を用いた。計算の仮定において、配線材は全て銅とし、ローカルレベル層１００とインターミディエイト層２００は完全に中空配線とし、セミグローバル層３００とグローバル層はシリコンベース酸化膜からなる層間絶縁膜で満たした場合を用いた。図３より、スタックドビア７０が５００ｕｍ以下の間隔であればセミグローバル層３００とグローバル層４００配線のたわみ量はほとんど無視できる。また、スタックドビア７０の間隔は５００ｕｍ以下であればセミグローバル層３００とグローバル層４００の配線の強度を補うのに十分な効果がある。チップ内にスタックドビアを形成する場合、スタックドビア７０を等間隔で配置することが望ましいが、チップ内のパターンによっては必ずしも等間隔に配置できない場合でも５００ｕｍ以下の間隔で配置していれば強度を補充するのには十分な効果がある。
【実施例２】
【００１９】
図４から図６を用いて本発明による実施例２を説明する。
【００２０】
実施例１では外周リングおよびスタックドビアを用いて上層配線の重みを支える配線層を示したが、実施例２では、スタックドビアを用いることにより、さらに一部の下層配線を上部配線によって支える方法について説明する。実施例２は、インターミディエイト層２００に注目し、インターミディエイト層２００を形成する複数の配線層のうち、最も上層の配線層を、セミグローバル層３００によって上部から支える方法を用いる。
【００２１】
インターミディエイト層２００が５つの配線層からなる場合について考える。インターミディエイト層２００内の配線層を下からＭ１層、Ｍ２層、Ｍ３層、Ｍ４層、Ｍ５層とする。Ｍ１層の下部にはローカルレベル層１００があり、Ｍ５層の上部にはセミグローバル層３００およびグローバル層４００が備えられている。
【００２２】
この場合、配線の変位が特に大きくなるのはＭ２層とＭ５層である。Ｍ２層では、自重による変形と上層の配線の重みによる変位の合計が大きくなり、とくにＭ２層の隣り合うビア間の配線が長い場合、Ｍ２層の配線間の中央部にＭ３層のビアが形成された場合に変位が最大となる。このＭ２層の変位を軽減することが重要である。
【００２３】
またＭ５層は、直下のＭ4層から下層が変位しているため下方向への変位が大きい。さらに、直上のセミグローバル層３００は実施例１で説明したスタックドビア７０によって支えられており、また層間膜に比誘電率が３程度の変形しにくい構造からなることもあり、Ｍ５層には上方向にも張力が働く。このため、Ｍ５層の変位を軽減することが重要である。
【００２４】
ここで、スタックドビアを用いた場合のＭ２層とＭ５層の変位を計算により求める方法について、図４および図５を用いて説明し、その計算結果を図６に示す。
【００２５】
図４にはインターミディエイト層２００のＭ１層とＭ２層の２層のみを独立にした配線の重なり方を示す。計算には図４の構造が合計５層に積層されたインターミディエイト層を仮定した。配線のたわみ量は、隣り合う二つのビアの中央に直上配線のビアが設置される場合を仮定し、水平に設置した基板に対して鉛直な方向のたわみ量を考える。（図５参照）なお、図５中ではインターミディエイト層のうち上部から１層、２層と定義していることに注意が必要である。インターミディエイト層２００の最上層のたわみ量δ１は、自重によるたわみ量と上層の荷重によるたわみの和によって記載することができる。ここで、自重による配線荷重をｗ、配線の長さをｌ、配線材料のヤング率をE、配線のモーメントをI、上層の荷重をW、上層の配線長をLとした場合、たわみ量δ１はδ１＝５ｗｌ４／３８４ＥＩ+ＷＬ３／４８ＥＩと表すことができる。ここで、上層の荷重Ｗは、ビア一個にかかるセミグローバル層３００およびグローバル層４００の重さＰｇ、インターミディエイト層２００の上部配線層の配線の重さＰｈ、インターミディエイト層２００内の上層にあるビアの重さＰｖを用いてδ１＝２ｘ{Ｐｇ＋０ｘ（Ｐｈ＋Ｐｖ）}と表せる。上部から２層目のたわみ量δ２はδ２＝２ｘ{Ｐｇ＋１ｘ（Ｐｈ＋Ｐｖ）}と表せる。同様にして上部からｎ層目のたわみ量δｎ＝２ｘ{Ｐｇ＋（ｎー１）ｘ（Ｐｈ＋Ｐｖ）}と表せる。この結果、たわみが最大になるのは、δmax＝δ１＋δ２＋・・・δｎの場合となる。今、許容される最大のたわみ量をビア高さＨｖの１０％という条件を仮定すると、δmax＝δ１＋δ２＋・・・δｎ＜Ｈｖ／１０と表せる。この計算手法を用いてＭ２層とＭ５層のたわみ量を求めた結果を図６に示す。Ｍ２層、Ｍ５層とも許容される変位量をビア高さ１０ｎｍの２０％程度以内（２ｎｍ）に抑えるためには、Ｍ２層、Ｍ５層とも配線長は７０ｕｍ以下となる。比較のために、外周リングおよびスタックドビアを用いない従来の構造では、Ｍ２層は配線長が５５ｕｍ以下、Ｍ５層が４２ｕｍ以下であり、外周リングおよびスタックドビアを用いることによってＭ２層で約２０％、Ｍ５層では１５０％程度のスタックドビアの間隔を長くできる効果がある。
【００２６】
以上のように、外周リングおよびスタックドビアを用いてグローバル層およびセミグローバル層の変位を無視できる程度に小さくしておくことにより、インターミディエイト層２００の最上層を上層から支えることが可能となり、その結果、配線長を従来よりも長くすることが可能となる。これにより、インターミディエイト層２００の配線にかかる応力を抑制し、配線の信頼性を向上させることが可能となる。
【００２７】
なお、本実施例ではＭ５層のみをセミグローバル層３００により支える構造について説明したが、Ｍ５層と同様にＭ４層もセミグローバル層によって上部から支える構造とすることも可能である。この場合、下層への変位をさらに低減することが可能となる。
【実施例３】
【００２８】
図７を用いて本発明における実施例３を説明する。
【００２９】
実施例１では外周リングとスタックドビアを用いてグローバル層４００およびセミグローバル層３００の変位を無視できるほどに支える方法について説明した。実施例３では実施例１におけるスタックドビアの大きさを変えた場合について説明する。
【００３０】
実施例３では、グローバル層４００およびセミグローバル層３００を支えるスタックドビアおよび配線材料に銅を用いた場合について説明する。銅の使用限界応力を４．６ｘ１０−５Ｎ／ｕｍ２とすると、グローバル層４００およびセミグローバル層３００を支えるのに必要なスタックドビアの大きさと間隔の関係は図７のようになる。たとえば５００ｕｍ間隔程度で正方形のスタックドビアを配置した場合には、おおよそ４０ｕｍｘ４０ｕｍ程度の大きさのスタックドビアが必要である。また、円柱型のスタックドビアであれば、その断面の外径は４３ｕｍ程度の大きさが必要である。スタックドビアの断面積は小さなものを用いる場合には、合計面積が図７で示されている程度であればよい。たとえば断面積１ｕｍｘ１ｕｍの大きさのスタックドビアを１６００個程度設置することで４０ｕｍｘ４０ｕｍ程度のスタックドビアを配置した場合と同程度の強度を得る効果がある。
【００３１】
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例えば本実施例では、スタックドビアおよび配線の構造について詳細に説明していないが、たとえば銅を用いる場合には周辺からの酸化を抑制するために銅の周囲をタンタルやチタンあるいはコバルトのような耐酸化性のある金属で表面の一部あるいは全部を覆うことが必要となる。また、実施例１ないし３の方法を適宜組み合わせて用いることもできる。
【図面の簡単な説明】
【００３２】
【図１】実施例１に係る半導体装置の断面構造を示す概念図。
【図２】実施例１に係る半導体装置の平面構造を示す概念図。
【図３】実施例１に係る半導体装置のスタックドビア間隔に対する変位を表す図。
【図４】実施例２に係る半導体装置の計算仮定を表す概念図。
【図５】実施例２に係る半導体装置の計算仮定を表す概念図。
【図６】実施例２に係る半導体装置の配線長に対する変位を表す図。
【図７】実施例３に係る半導体装置のスタックドビアに必要な断面積を表す図。
【符号の説明】
【００３３】
１０ 基板
２０ 素子層
３０ 第一の層間絶縁膜
４０ ビア
５０ 配線
５１ Ｍ１層の配線
５２ Ｍ２層の配線
６０ 層間膜
７０ スタックドビア
８０ 外周リング
９０ チップ
１００ ローカルレベル層
２００ インターミディエイト層
３００ セミグローバル層
４００ グローバル層
【技術分野】
【０００１】
本発明は信頼性の高い多層配線構造を有する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩの高集積化を目的として素子の微細化が進むにしたがって、配線構造の微細化による配線間の寄生容量が無視できなくなっている。寄生容量が増大すると配線遅延が顕著になり、ＬＳＩ高速動作への影響が無視できなくなるためである。
【０００３】
配線遅延を改善するために配線間を絶縁する層間絶縁膜の低誘電率化が検討されている。層間絶縁膜の低誘電率化の方法として、シリコン酸化膜にカーボンを結合させたＳｉＯＣ膜が用いられている。さらに比誘電率を低減する方法として、ＳｉＯＣ膜に空孔を導入する方法が検討されている。比誘電率を２以下にしようとした場合、空孔の占める割合である空孔率は５０％程度になる。さらにこの空孔率を１００％にしたものとして、中空配線とよばれるものがある。（例えば特許文献１参照。）。
【０００４】
空孔率を上げて比誘電率を下げる場合に、配線を支える機械的な強度が最も問題になる。とくに何層もの配線層を用いた多層配線構造の場合、下層配線は自重に加え上部配線層の荷重がかかり、重みによる変形あるいは断線という問題が起こりうる。
【特許文献１】特開平９−２３７８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、空孔率の高い層間絶縁膜を用いた信頼性の高い多層配線構造を有する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体チップと、半導体チップに形成された上層配線層と比誘電率３以上を有する第一の絶縁層が順次積層された複数層からなる上部配線層と、上層配線層の下部に形成され、下層配線層と比誘電率２以下を有する第二の絶縁層が順次積層された複数層からなる下部配線層と、前記上部配線層および前記下部配線層において前記複数層からなる上層および下層配線層間をそれぞれ電気的に接続するビアを備え、前記下部配線層内には、前記ビアが前記複数の配線層を介し基板表面に対して垂直方向に連続して積層されたスタックドビアを形成し、半導体チップの周辺部に形成された外周リングとを備えることを特徴としている。
【発明の効果】
【０００７】
本発明によれば、空孔率の高い層間絶縁膜を用いた信頼性の高い多層配線構造を有する半導体装置を提供する。
【発明を実施するための最良の形態】
【０００８】
以下に本発明による実施例を説明する。
【実施例１】
【０００９】
図１から図３を用いて本発明による実施例１を説明する。
【００１０】
図１は、本発明の実施例１における半導体装置の構成を概略的に示す断面図である。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みや比率は現実のものとは異なることに留意すべきである。
【００１１】
実施例１における半導体装置の多層配線の構成は、シリコンからなる基板１０上に、たとえばトランジスタやキャパシタ、素子分離領域などからなる素子層２０が備えられ、この素子層２０の上部にはたとえば５００ｎｍ程度の絶縁膜からなる第一の層間絶縁膜３０で覆われ平坦化されている。この第一の層間絶縁膜３０上部に多層配線構造が形成されている。
【００１２】
多層配線構造は、下層配線として、素子の信号を伝達するための複数の層からなるローカルレベル層１００があり、その上部に複数の層からなるインターミディエイト層２００がある。これらのローカルレベル層１００、インターミディエイト層２００は、配線間遅延が最も問題になる領域であり、層間膜の比誘電率の低くする必要がある。このため、比誘電率が２あるいはそれ以下の比誘電率を有する絶縁膜として、ＰＣＶＤ（Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＳＯＤ（Ｓｐｉｎ ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ）法を用いたＳｉＯＣ膜などが用いられる。また、比誘電率を下げるために、たとえば空孔率５０％程度の膜や、あるいは空中配線構造が用いられる。そのため、配線の重量を低減するため、配線層の厚さは１００ｎｍ程度に薄くすることが望ましい。
【００１３】
インターミディエイト層２００の上部には、上部配線層として、複数の層からなるセミグローバル層３００およびさらにその上部には複数の層からなるグローバル層４００が備えられている。上層のセミグローバル層３００およびグローバル層４００は、電源線として用いるため、配線間遅延よりも配線の抵抗成分を抑制することが必要となる。このためセミグローバル層およびグローバル層の層間膜には、従来の比誘電率が３程度あるいはそれ以上のシリコンベース酸化膜を用い、配線にはたとえば銅のように機械的強度であるヤング率が高い配線金属を用いることができる。このため配線そのものが変形しにくい特性がある。また配線層の厚さは１ｕｍ程度に十分に厚くすることが望ましく、そのため下層配線への荷重が大きい構造になっている。
【００１４】
すべての層および、それぞれ層内の複数の配線層間には、上下の配線層を電気的に接続するためのビア４０が形成され、基板表面に水平方向に長く伸びる配線層および上部層間膜を支える柱の役割をしている。
【００１５】
以上のように、上層に重い配線層が形成され、下層に空孔率の高い層間膜が形成される構造により、下層部の配線は自重に加え上層部の重さを支えなければならない。配線長が長くなると配線がこれらの重みにより、変形してしまう可能性がある。
【００１６】
このような上部配線層のグローバル層４００、セミグローバル層３００を支える多層配線構造を実現するために、外周リング８０およびスタックドビア７０を用いた構造の概念図を図２（ａ）に示す。半導体チップの外周にリング状の支え材である外周リング８０を基板から上部配線層に達する高さまで設置することにより、上層配線層の重みを支える効果がある。図２では外周リングを2重に構成した例を示したが、外周リングは1重でもあるいは3重以上でもかまわない。また、完全な環状でなくともかまわない。
【００１７】
通常のチップは一辺の長さが１０ｍｍから２０ｍｍ程度の長さがあり、最外周に設置した外周リング８０だけで上層配線層を支えるには不十分である。それを補うために、チップ内部にスタックドビア７０を配置して強度を補うことは非常に有効である。スタックドビア７０の断面構造の概念図を図２（ｂ）に示す。スタックドビア７０は各配線層のビアが垂直方向に積み重なった構造をもち、上層の重みによる下層の変位を抑制すると同時に、上層を支えるのに十分な効果がある。また、スタックドビア７０は、図１に示すようにローカルレベル層１００とインターミディエイト層２００の最上層まで垂直方向に一直線状に連続していることが好ましい。すべてのビアが垂直方向に完全に一直線状に連続していない場合でも、ほぼ一直線状に連続している形状に近いことが望ましい。さらに、ローカルレベル層１００からセミグローバル層３００内あるいはさらにグローバル層４００内まで連続していてもかまわない。
【００１８】
次に、チップの内部ではどの程度の間隔でスタックドビア７０を配置すればよいかを調べたものが図３である。この図は隣り合うスタックドビア７０間の中央における配線のたわみ量に対するスタックドビア７０間の距離を計算した。計算において、機械的強度上もっとも厳しい条件を用い、配線間の空孔率が１００％である中空配線構造の場合を用いた。計算の仮定において、配線材は全て銅とし、ローカルレベル層１００とインターミディエイト層２００は完全に中空配線とし、セミグローバル層３００とグローバル層はシリコンベース酸化膜からなる層間絶縁膜で満たした場合を用いた。図３より、スタックドビア７０が５００ｕｍ以下の間隔であればセミグローバル層３００とグローバル層４００配線のたわみ量はほとんど無視できる。また、スタックドビア７０の間隔は５００ｕｍ以下であればセミグローバル層３００とグローバル層４００の配線の強度を補うのに十分な効果がある。チップ内にスタックドビアを形成する場合、スタックドビア７０を等間隔で配置することが望ましいが、チップ内のパターンによっては必ずしも等間隔に配置できない場合でも５００ｕｍ以下の間隔で配置していれば強度を補充するのには十分な効果がある。
【実施例２】
【００１９】
図４から図６を用いて本発明による実施例２を説明する。
【００２０】
実施例１では外周リングおよびスタックドビアを用いて上層配線の重みを支える配線層を示したが、実施例２では、スタックドビアを用いることにより、さらに一部の下層配線を上部配線によって支える方法について説明する。実施例２は、インターミディエイト層２００に注目し、インターミディエイト層２００を形成する複数の配線層のうち、最も上層の配線層を、セミグローバル層３００によって上部から支える方法を用いる。
【００２１】
インターミディエイト層２００が５つの配線層からなる場合について考える。インターミディエイト層２００内の配線層を下からＭ１層、Ｍ２層、Ｍ３層、Ｍ４層、Ｍ５層とする。Ｍ１層の下部にはローカルレベル層１００があり、Ｍ５層の上部にはセミグローバル層３００およびグローバル層４００が備えられている。
【００２２】
この場合、配線の変位が特に大きくなるのはＭ２層とＭ５層である。Ｍ２層では、自重による変形と上層の配線の重みによる変位の合計が大きくなり、とくにＭ２層の隣り合うビア間の配線が長い場合、Ｍ２層の配線間の中央部にＭ３層のビアが形成された場合に変位が最大となる。このＭ２層の変位を軽減することが重要である。
【００２３】
またＭ５層は、直下のＭ4層から下層が変位しているため下方向への変位が大きい。さらに、直上のセミグローバル層３００は実施例１で説明したスタックドビア７０によって支えられており、また層間膜に比誘電率が３程度の変形しにくい構造からなることもあり、Ｍ５層には上方向にも張力が働く。このため、Ｍ５層の変位を軽減することが重要である。
【００２４】
ここで、スタックドビアを用いた場合のＭ２層とＭ５層の変位を計算により求める方法について、図４および図５を用いて説明し、その計算結果を図６に示す。
【００２５】
図４にはインターミディエイト層２００のＭ１層とＭ２層の２層のみを独立にした配線の重なり方を示す。計算には図４の構造が合計５層に積層されたインターミディエイト層を仮定した。配線のたわみ量は、隣り合う二つのビアの中央に直上配線のビアが設置される場合を仮定し、水平に設置した基板に対して鉛直な方向のたわみ量を考える。（図５参照）なお、図５中ではインターミディエイト層のうち上部から１層、２層と定義していることに注意が必要である。インターミディエイト層２００の最上層のたわみ量δ１は、自重によるたわみ量と上層の荷重によるたわみの和によって記載することができる。ここで、自重による配線荷重をｗ、配線の長さをｌ、配線材料のヤング率をE、配線のモーメントをI、上層の荷重をW、上層の配線長をLとした場合、たわみ量δ１はδ１＝５ｗｌ４／３８４ＥＩ+ＷＬ３／４８ＥＩと表すことができる。ここで、上層の荷重Ｗは、ビア一個にかかるセミグローバル層３００およびグローバル層４００の重さＰｇ、インターミディエイト層２００の上部配線層の配線の重さＰｈ、インターミディエイト層２００内の上層にあるビアの重さＰｖを用いてδ１＝２ｘ{Ｐｇ＋０ｘ（Ｐｈ＋Ｐｖ）}と表せる。上部から２層目のたわみ量δ２はδ２＝２ｘ{Ｐｇ＋１ｘ（Ｐｈ＋Ｐｖ）}と表せる。同様にして上部からｎ層目のたわみ量δｎ＝２ｘ{Ｐｇ＋（ｎー１）ｘ（Ｐｈ＋Ｐｖ）}と表せる。この結果、たわみが最大になるのは、δmax＝δ１＋δ２＋・・・δｎの場合となる。今、許容される最大のたわみ量をビア高さＨｖの１０％という条件を仮定すると、δmax＝δ１＋δ２＋・・・δｎ＜Ｈｖ／１０と表せる。この計算手法を用いてＭ２層とＭ５層のたわみ量を求めた結果を図６に示す。Ｍ２層、Ｍ５層とも許容される変位量をビア高さ１０ｎｍの２０％程度以内（２ｎｍ）に抑えるためには、Ｍ２層、Ｍ５層とも配線長は７０ｕｍ以下となる。比較のために、外周リングおよびスタックドビアを用いない従来の構造では、Ｍ２層は配線長が５５ｕｍ以下、Ｍ５層が４２ｕｍ以下であり、外周リングおよびスタックドビアを用いることによってＭ２層で約２０％、Ｍ５層では１５０％程度のスタックドビアの間隔を長くできる効果がある。
【００２６】
以上のように、外周リングおよびスタックドビアを用いてグローバル層およびセミグローバル層の変位を無視できる程度に小さくしておくことにより、インターミディエイト層２００の最上層を上層から支えることが可能となり、その結果、配線長を従来よりも長くすることが可能となる。これにより、インターミディエイト層２００の配線にかかる応力を抑制し、配線の信頼性を向上させることが可能となる。
【００２７】
なお、本実施例ではＭ５層のみをセミグローバル層３００により支える構造について説明したが、Ｍ５層と同様にＭ４層もセミグローバル層によって上部から支える構造とすることも可能である。この場合、下層への変位をさらに低減することが可能となる。
【実施例３】
【００２８】
図７を用いて本発明における実施例３を説明する。
【００２９】
実施例１では外周リングとスタックドビアを用いてグローバル層４００およびセミグローバル層３００の変位を無視できるほどに支える方法について説明した。実施例３では実施例１におけるスタックドビアの大きさを変えた場合について説明する。
【００３０】
実施例３では、グローバル層４００およびセミグローバル層３００を支えるスタックドビアおよび配線材料に銅を用いた場合について説明する。銅の使用限界応力を４．６ｘ１０−５Ｎ／ｕｍ２とすると、グローバル層４００およびセミグローバル層３００を支えるのに必要なスタックドビアの大きさと間隔の関係は図７のようになる。たとえば５００ｕｍ間隔程度で正方形のスタックドビアを配置した場合には、おおよそ４０ｕｍｘ４０ｕｍ程度の大きさのスタックドビアが必要である。また、円柱型のスタックドビアであれば、その断面の外径は４３ｕｍ程度の大きさが必要である。スタックドビアの断面積は小さなものを用いる場合には、合計面積が図７で示されている程度であればよい。たとえば断面積１ｕｍｘ１ｕｍの大きさのスタックドビアを１６００個程度設置することで４０ｕｍｘ４０ｕｍ程度のスタックドビアを配置した場合と同程度の強度を得る効果がある。
【００３１】
本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例えば本実施例では、スタックドビアおよび配線の構造について詳細に説明していないが、たとえば銅を用いる場合には周辺からの酸化を抑制するために銅の周囲をタンタルやチタンあるいはコバルトのような耐酸化性のある金属で表面の一部あるいは全部を覆うことが必要となる。また、実施例１ないし３の方法を適宜組み合わせて用いることもできる。
【図面の簡単な説明】
【００３２】
【図１】実施例１に係る半導体装置の断面構造を示す概念図。
【図２】実施例１に係る半導体装置の平面構造を示す概念図。
【図３】実施例１に係る半導体装置のスタックドビア間隔に対する変位を表す図。
【図４】実施例２に係る半導体装置の計算仮定を表す概念図。
【図５】実施例２に係る半導体装置の計算仮定を表す概念図。
【図６】実施例２に係る半導体装置の配線長に対する変位を表す図。
【図７】実施例３に係る半導体装置のスタックドビアに必要な断面積を表す図。
【符号の説明】
【００３３】
１０ 基板
２０ 素子層
３０ 第一の層間絶縁膜
４０ ビア
５０ 配線
５１ Ｍ１層の配線
５２ Ｍ２層の配線
６０ 層間膜
７０ スタックドビア
８０ 外周リング
９０ チップ
１００ ローカルレベル層
２００ インターミディエイト層
３００ セミグローバル層
４００ グローバル層
【特許請求の範囲】
【請求項１】
半導体チップと、
半導体チップに形成された上層配線層と比誘電率３以上を有する第一の絶縁層が順次積層された複数層からなる上部配線層と、
上層配線層の下部に形成され、下層配線層と比誘電率２以下を有する第二の絶縁層が順次積層された複数層からなる下部配線層と、
前記上部配線層および前記下部配線層において前記複数層からなる上層および下層配線層間をそれぞれ電気的に接続するビアを備え、
前記下部配線層内には、前記ビアが前記複数の配線層を介し基板表面に対して垂直方向に連続して積層されたスタックドビアを形成し、
半導体チップの周辺部に形成された外周リングとを備えることを特徴とする半導体装置。
【請求項２】
前記スタックドビアは５００ｕｍ以下の間隔で複数備えられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のスタックドビアは、基板表面に平行な断面積の総面積が１６００ｕｍ２以上であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ビア間の配線長が７０ｕｍ以下であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記配線層は銅を主成分として含み、前記第二の絶縁膜は空孔率が５０％以上であることを特徴とする請求項１記載の半導体装置。
【請求項１】
半導体チップと、
半導体チップに形成された上層配線層と比誘電率３以上を有する第一の絶縁層が順次積層された複数層からなる上部配線層と、
上層配線層の下部に形成され、下層配線層と比誘電率２以下を有する第二の絶縁層が順次積層された複数層からなる下部配線層と、
前記上部配線層および前記下部配線層において前記複数層からなる上層および下層配線層間をそれぞれ電気的に接続するビアを備え、
前記下部配線層内には、前記ビアが前記複数の配線層を介し基板表面に対して垂直方向に連続して積層されたスタックドビアを形成し、
半導体チップの周辺部に形成された外周リングとを備えることを特徴とする半導体装置。
【請求項２】
前記スタックドビアは５００ｕｍ以下の間隔で複数備えられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のスタックドビアは、基板表面に平行な断面積の総面積が１６００ｕｍ２以上であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ビア間の配線長が７０ｕｍ以下であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記配線層は銅を主成分として含み、前記第二の絶縁膜は空孔率が５０％以上であることを特徴とする請求項１記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００７−６７０６９（Ｐ２００７−６７０６９Ａ）
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願番号】特願２００５−２４９４４０（Ｐ２００５−２４９４４０）
【出願日】平成１７年８月３０日（２００５．８．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願日】平成１７年８月３０日（２００５．８．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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