半導体装置
【課題】ダイシングブレードでダイシングする際の層間絶縁膜間の密着性を良好にしつつ、層間絶縁膜の層間クラックを防ぐ。
【解決手段】スクライブライン領域２０２において、ダイシング工程においてダイシングブレードが通るブレード領域２０４およびブレード領域２０４の両側に形成され、ダイシングブレードが通らない非ブレード領域２０６にそれぞれダミー配線が形成され、非ブレード領域２０６においては上下に隣接するダミー配線１０６ｂとダミー配線１１０ｂとがダミービア１０８ｂで接続され、ブレード領域２０４においては、上下に隣接するダミー配線１０６ａとダミー配線１１０ａとがダミービアで接続されていない。
【解決手段】スクライブライン領域２０２において、ダイシング工程においてダイシングブレードが通るブレード領域２０４およびブレード領域２０４の両側に形成され、ダイシングブレードが通らない非ブレード領域２０６にそれぞれダミー配線が形成され、非ブレード領域２０６においては上下に隣接するダミー配線１０６ｂとダミー配線１１０ｂとがダミービア１０８ｂで接続され、ブレード領域２０４においては、上下に隣接するダミー配線１０６ａとダミー配線１１０ａとがダミービアで接続されていない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、とくに半導体装置のスクライブライン領域の構成に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化に伴い、半導体ウェハ拡散プロセスにおいて、比誘電率がＳｉＯ２より低い、いわゆる「low-k膜（低誘電率絶縁膜）」と呼ばれる絶縁膜形成技術が導入されている。この「low-k膜」には様々な種類があるが、一般的に密着性や機械強度が弱い。そのため、ウェハをダイシングした時に発生するクラックが内部回路が形成された素子形成領域に達して素子形成領域に悪影響を及ぼすという問題があった。
【０００３】
特許文献１（特開２００６−００５２８８号公報）には、スクライブ領域に、ダミー配線とダミービアが接続された構成が記載されている。これにより、クラックがシールリング部にまで伝播するのを抑制することができるとされている。
【０００４】
また、特許文献２（特開２００４−２３５３５７号公報）には、以下のダミーパターンの配置方法が記載されている。チップ内部では、自動発生時に高い均一性で発生することができる正方形の桂馬とび配置のダミーパターンを、スクライブ線上には高い対チッピング耐性をもった格子状配置の矩形ダミーパターンを形成する。多層配線を有する場合は異なる配線層のスクライブ線上のダミーパターンをビアで結合する。
【０００５】
また、特許文献３（特開平１０−３３５３３３号公報）には、スクライブ領域に、ダミー配線を設けた構成が記載されている。これにより、ＣＭＰ法で研磨される絶縁膜の平坦性を向上することができるとされている。
【０００６】
また、特許文献４（特開２００８−０６６７１６号公報）には、スクライブ領域の切断領域に配置される第１のダミーパターンの単位面積当たりの占有率が、非切断領域に配置される第２のダミーパターンの単位面積当たりの占有率よりも小さい構成が記載されている。これにより、ＣＭＰ工程におけるディシングを防止できるとともにウェハを個片化する際のダイシングブレードの目詰まりを低減してチッピング不良を防止できるとされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−００５２８８号公報
【特許文献２】特開２００４−２３５３５７号公報
【特許文献３】特開平１０−３３５３３３号公報
【特許文献４】特開２００８−０６６７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、本発明者等は、層間絶縁膜間の密着性を良好にするために、たとえばスクライブライン領域の全層にわたってダミー配線を設けてそれらをダミービアで接続するような構成とした場合、ダミーメタル構造が巨大となり、問題が生じることを見出した。後述するように、ダミーメタル構造が巨大となると、ダイシングブレードで切断する際に生じる切削屑も巨大化する。そのため、ダイシングブレードで切断する際に、巨大化した切削屑が切断面の側壁とダイシングブレードとの間に巻き込まれ、側壁に突発的にクラックが生じてしまう。
【０００９】
一方、スクライブライン領域において、くさびとして機能するようなダミーメタル構造が存在しないと、ダイシングブレードでダイシングする際の層間絶縁膜間の密着性が劣化するという問題もある。たとえば、特許文献４に記載されたように、シールリングが設けられていても、スクライブライン領域において層間剥離が発生してしまうと、その剥離をシールリングで止めることができず、素子形成領域にまで伝搬してしまう可能性がある。
【課題を解決するための手段】
【００１０】
本発明によれば、
基板と、当該基板上に形成され、第１の配線層および当該第１の配線層上に形成された第２の配線層を含む複数の配線層、ならびに前記第１の配線層と前記第２の配線層との間に形成された第１のビア層を含む複数のビア層を含む多層配線層と、を含み、
前記基板上には、複数の素子形成領域と、各前記素子形成領域の周囲を囲むように配置されたシールリングをそれぞれ含む複数のシールリング領域と、各前記シールリング領域の外周において、各前記シールリング領域を囲むように配置されたスクライブライン領域と、が形成され、
前記スクライブライン領域は、ダイシング工程においてダイシングブレードが通るブレード領域と、前記ブレード領域の両側に形成され、前記ダイシングブレードが通らない非ブレード領域とを含み、
前記ブレード領域には、前記第１の配線層に形成された第１のダミー配線および前記第２の配線層において前記第１のダミー配線上に形成された第２のダミー配線が形成され、
前記非ブレード領域には、前記第１の配線層に形成された第３のダミー配線、前記第２の配線層において前記第３のダミー配線上に形成された第４のダミー配線、および前記第１のビア層において前記第３のダミー配線と前記第４のダミー配線とを接続する第１のダミービアが形成され、
前記第１のビア層において、前記ブレード領域にはダミービアが形成されていない半導体装置が提供される。
【００１１】
この構成によれば、ダイシング工程でダイシングブレードが通るブレード領域では、各ダミー配線が、ダミービアによって連続的に接続されていないビアなしダミーメタル構造が設けられている。そのため、ダイシングブレードで切断する際に、各ダミーメタル構造がばらばらになり、切断時に生じる切削屑を小さくすることができる。これにより、切削屑が層間絶縁膜の切断面の側壁とダイシングブレードとの間に巻き込まれるのを防ぐことができ、クラックの発生を防ぐことができる。また、この構成において、スクライブライン領域の非ブレード領域では、各ダミー配線が、ダミービアで接続されたビア付きダミーメタル構造が設けられている。これにより、このビア付きダミーメタル構造がくさびとして機能するので、多層配線層の複数の層間絶縁膜間の密着性を良好にすることができ、スクライブライン領域において層間剥離が発生するのを防ぐことができる。これにより、層間剥離が素子形成領域にまで伝搬するのを防ぐこともできる。
【００１２】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明によれば、ダイシングブレードでダイシングする際の層間絶縁膜間の密着性を良好にしつつ、層間絶縁膜の層間クラックを防ぐことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図３】図２の破線で囲った領域の構成を示す拡大平面図である。
【図４】図３の破線で囲った領域の構成を示す拡大平面図である
【図５】図１の破線で囲った領域Ａおよび領域Ｂの構成を示す拡大断面図である。
【図６】各ダミー配線の配置関係を示す平面図である。
【図７】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図８】図７の破線で囲った領域Ａおよび領域Ｂの構成を示す拡大断面図である。
【図９】本発明の実施の形態における半導体装置の構成の他の例の、図７の破線で囲った領域Ａおよび領域Ｂに対応する構成を示す拡大断面図である。
【図１０】本発明の実施の形態における半導体装置の構成の効果を模式的に説明するための断面図である。
【図１１】スクライブライン領域の全層にわたって、ダミー配線がダミービアで接続されたビア付きダミーメタル構造が設けられた場合の問題点を模式的に説明するための断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図１は、本実施の形態における半導体装置の構成を示す断面図である。
半導体装置１００は、基板１０１と、基板１０１上に形成された多層配線層と、多層配線層上に形成されたポリイミド膜１１６（保護膜）とを含む。多層配線層は、下からこの順で積層された複数の配線層Ｍ１、配線層Ｍ２、配線層Ｍ３、配線層Ｍ４、配線層Ｍ５、配線層Ｍ６、および配線層Ｍ７と、各配線層間にそれぞれ形成された複数のビア層とを含む。また、ここでは、説明のために、配線層Ｍ６と配線層Ｍ７との間のビア層をビア層１０８として区別して示す。各配線層は、層間絶縁膜と、当該層間絶縁膜中に形成された配線とを含む。各ビア層は、層間絶縁膜と、当該層間絶縁膜中に形成されたビアとを含む。基板１０１は、シリコン基板等の半導体基板とすることができる。ここでは、基板１０１は、まだ個片化されていないウェハの状態である。
【００１７】
なお、図１では、層間絶縁膜１０２をまとめて記載しているが、層間絶縁膜１０２は、たとえば各配線層、各ビア層、または配線とビアとが一体に形成されたデュアルダマシン配線層毎に設けられた複数の層間絶縁膜の積層膜とすることができる。また、層間絶縁膜１０２は、低誘電率層間絶縁膜を含む構成とすることができる。
【００１８】
図２は、半導体装置１００の構成を示す平面図である。半導体装置１００は、それぞれ内部回路が形成された複数の素子形成領域２０８と、素子形成領域２０８の周囲に形成されたスクライブライン領域２０２とを含む。図３は、図２の破線で囲った領域の構成を示す拡大平面図である。ここで、各素子形成領域２０８とスクライブライン領域２０２との間には、各素子形成領域２０８の周囲を囲むように形成されたシールリング１５０を含むシールリング領域２１０が形成されている。スクライブライン領域２０２は、シールリング領域２１０の外周において、シールリング領域２１０を囲むように形成されている。
【００１９】
図４は、図３の破線で囲った領域の構成を示す拡大平面図である。以下、図１から図３も参照して説明する。
ダイシング工程において、ダイシングブレードにより上記のような半導体装置１００のスクライブライン領域２０２を切削して半導体装置１００を半導体チップに個片化する。スクライブライン領域２０２は、ダイシング工程において実際にダイシングブレードが通り、切断されるブレード領域２０４と、ブレード領域２０４の両側に形成され、ダイシングブレードが通らない非ブレード領域２０６とを含む。
【００２０】
ここで、ブレード領域２０４は、切断位置ずれを考慮して、実際にダイシングブレードが通る領域に多少の余裕幅を設けた領域とすることができる。一例として、たとえばスクライブライン領域２０２の幅が１００μｍ程度、実際にダイシングブレードが通る領域の幅が４５μｍ程度のとき、実際にダイシングブレードが通る領域の両側方にそれぞれ５μｍ程度の余裕幅を設け、ブレード領域２０４の幅を５５μｍ程度とすることができる。
【００２１】
図１に示すように、ポリイミド膜１１６は、シールリング領域２１０上に形成されているが、スクライブライン領域２０２上には形成されない。また、ポリイミド膜１１６は、素子形成領域２０８上にも形成される。素子形成領域２０８およびシールリング領域２１０上ににポリイミド膜１１６等の耐熱性および耐薬品性に優れた保護膜を設けることにより、素子形成領域２０８およびシールリング領域２１０を保護することができる。ただし、シールリング領域２１０および素子形成領域２０８においても、パッド等外部の端子との接続箇所においては、ポリイミド膜１１６が選択的に除去された構成とすることができる。
【００２２】
以下、配線層Ｍ６、配線層Ｍ７およびこれらの間に形成されたビア層１０８を例として説明する。ブレード領域２０４において、配線層Ｍ６にはダミー配線１０６ａ（１のダミー配線）が、配線層Ｍ７にはダミー配線１０６ａ上にダミー配線１１０ａがそれぞれ形成されている。非ブレード領域２０６において、配線層Ｍ６にはダミー配線１０６ｂ（第３のダミー配線）が、配線層Ｍ７にはダミー配線１０６ｂ上にダミー配線１１０ｂ（第４のダミー配線）がそれぞれ形成されている。ここで、配線層Ｍ６と配線層Ｍ７との間のビア層１０８において、非ブレード領域２０６にはダミー配線１０６ｂとダミー配線１１０ｂとを接続するダミービア１０８ｂ（第１のダミービア）が形成されている。一方、ビア層１０８において、ブレード領域２０４にはダミービアが形成されていない。
【００２３】
また、シールリング領域２１０には、配線層Ｍ６にダミー配線１０６ｃが配線層Ｍ７にはダミー配線１０６ｃ上にダミー配線１１０ｃがそれぞれ形成されている。また、シールリング領域２１０には、配線層Ｍ６と配線層Ｍ７との間のビア層１０８において、ダミー配線１０６ｃおよびダミー配線１１０ｃとを接続するダミービア１０８ｃが形成されている。
【００２４】
なお、本実施の形態において、ブレード領域２０４、非ブレード領域２０６、およびシールリング領域２１０のいずれにおいても、配線層Ｍ１から配線層Ｍ７の全層にわたってそれぞれダミー配線が設けられた構成とすることができる。
【００２５】
シールリング領域２１０において、シールリング１５０は、多層配線層の全層にわたって連続して形成された構成とすることができる。つまり、シールリング領域２１０において、多層配線層の全層にわたって、上下に隣接するダミー配線がそれぞれダミービアにより接続された構成とすることができる。また、シールリング１５０は、多層配線層の各層において、各素子形成領域２０８の周囲を連続的に囲むように形成することができる。たとえば、図４に示すように、シールリング領域２１０においては、ダミービア１０８ｃ等のダミービアは、各素子形成領域２０８の周囲を連続的に囲むスリットビアとすることができる。また、シールリング領域２１０においては、ダミー配線１１０ｃ等のダミー配線も、各素子形成領域２０８の周囲を連続的に囲む直線状に形成された構成とすることができる。これにより、外部の水分等が素子形成領域２０８内に浸入するのを防ぐことができる。
【００２６】
本実施の形態において、非ブレード領域２０６においては、シールリング領域２１０と同様、多層配線層の全層にわたって、上下に隣接するダミー配線がそれぞれダミービアにより接続された構成とすることができる。一方、ブレード領域２０４においては、多層配線層の全層にわたって、ダミービアが形成されていない構成とすることができる。
【００２７】
また、本実施の形態において、スクライブライン領域２０２の非ブレード領域２０６では、多層配線層の各層において、ダミー配線およびダミービアは、それぞれ、分散的に配置された構成とすることができる。また、スクライブライン領域２０２のブレード領域２０４でも、多層配線層の各層において、ダミー配線は、それぞれ、分散的に配置された構成とすることができる。たとえば、図４に示すように、ブレード領域２０４および非ブレード領域２０６においては、ダミー配線１１０ａおよびダミー配線１１０ｂ等の配線は、平面視で矩形形状やドット形状に形成され、たとえばマトリクス状に分散配置された構成とすることができる。また、非ブレード領域２０６においても、ダミービア１０８ｂ等のダミービアは、平面視で円形の円柱状に形成され、たとえばマトリクス状に分散配置された構成とすることができる。
【００２８】
また、本実施の形態において、多層配線層の各層のダミー配線やダミービアの配置や、粗密、サイズは適宜設定することができる。たとえば、多層配線層の全層または一部の層において、ブレード領域２０４および非ブレード領域２０６に形成されたダミー配線の配置密度が実質的に等しい構成とすることもできる。
【００２９】
図５は、図１の破線で囲った領域Ａおよび領域Ｂの構成を示す拡大断面図である。図６は、ダミー配線１１０ａ、ダミー配線１０６ａ、およびダミー配線１０６ａの下の配線層Ｍ５に形成されたダミー配線１２０ａの配置関係を示す平面図である。ここでは、各ダミー配線の形状および配置関係を説明するために、各ダミー配線の外縁のみを示す。
【００３０】
次に本実施の形態における半導体装置１００の効果を説明する。
上述したように、本発明者等は、スクライブライン領域の全層にわたって配線を設けてそれらをビアで接続するような構成とした場合、ダミーメタル構造が巨大となり、問題が生じることを見出した。以下、図を参照して説明する。
【００３１】
図１１は、スクライブライン領域２０２の全層にわたって、ダミー配線がダミービアで接続されたビア付きダミーメタル構造３１０が設けられた場合の問題点を模式的に説明するための断面図である。このような構成とすると、ダイシングブレード３００で切断する箇所においても、ビア付きダミーメタル構造３１０が巨大なため、ダイシングブレード３００で切断する際に生じる切削屑が巨大化する。そのため、図示したように、巨大化した切削屑が層間絶縁膜１０２の切断面の側壁とダイシングブレード３００との間に巻き込まれ、ダイシングブレード３００の目詰まりにより側壁に突発的にクラックが生じてしまう。このようなクラックが発生した場合、クラックの程度によっては、クラックが素子形成領域にまで達してチップが動作しなくなる不具合が発生する。
【００３２】
一方、図１０は、本実施の形態における半導体装置１００の構成の効果を模式的に説明するための断面図である。本実施の形態において、ダイシング工程でダイシングブレードが通るブレード領域２０４では、各ダミー配線が、ダミービアによって接続されていないビアなしダミーメタル構造３２０が設けられている。そのため、ダイシングブレード３００で切断する際に、各ダミー配線がばらばらになり、切断時に生じる切削屑を小さくすることができる。これにより、図示したように、切削屑が層間絶縁膜１０２の切断面の側壁とダイシングブレード３００との間に巻き込まれるのを防ぐことができ、クラックの発生を防ぐことができる。
【００３３】
一方、スクライブライン領域２０２の全領域にわたってビアなしダミーメタル構造３２０が設けられた場合、スクライブライン領域２０２において層間剥離が発生してしまうおそれがある。たとえば、特許文献４に記載されたように、シールリングが設けられていても、スクライブライン領域２０２で層間剥離が発生してしまうと、その剥離をシールリングで止めることができず、素子形成領域にまで伝搬してしまう可能性がある。本実施の形態において、スクライブライン領域２０２において、ブレード領域２０４に近接する非ブレード領域２０６では、各ダミー配線が、ダミービアで接続されたビア付きダミーメタル構造３１０が設けられている。そのため、ダイシング時に、ダイシングブレード３００が通るすぐ近くでビア付きダミーメタル構造３１０がくさびとして機能するので、多層配線層の複数の層間絶縁膜間の密着性を良好にすることができ、スクライブライン領域２０２において層間剥離が発生するのを防ぐことができる。これにより、層間剥離が素子形成領域２０８にまで伝搬するのを防ぐこともできる。
【００３４】
また、本実施の形態における半導体装置１００は、シールリング領域２１０や非ブレード領域２０６にダミービアを形成する際に、ブレード領域２０４にはダミービアが形成されないように、レチクルを準備しておくだけでよく、新たに工程が増えることもなく、簡易に製造することができる。
【００３５】
次に、以上で説明した半導体装置１００の他の例を説明する。以下の例において、多層配線層は、ブレード領域２０４においても上下に隣接するダミー配線がダミービアで接続された構成を含むようにすることができる。ただし、この場合もブレード領域２０４においては、一部の層においては、上下に隣接するダミー配線がダミービアによって接続されていない構成とすることができる。ここで、とくに制限されないが、ブレード領域２０４においては、ダミー配線をダミービアで接続する場合、連続して接続するダミー配線は３層以下とし、たとえば４層以上のダミー配線が連続してダミービアで接続された構成としないようにすることができる。
【００３６】
図７は、図１に示した半導体装置１００の構成の他の例を示す断面図である。ここでは、シールリング領域２１０の記載は省略している。図８は、図７の破線で囲った領域Ａおよび領域Ｂの構成を示す拡大断面図である。
本例において、非ブレード領域２０６の領域Ｂの構成は、図１および図５に示した領域Ｂの構成と同じである。ここで、ブレード領域２０４の領域Ａの構成が、図１および図５に示した構成と異なる。本例では、ブレード領域２０４においても、一部の層では、上下に隣接するダミー配線がダミービアで接続された構成となっている点で、図１および図５に示した構成と異なる。
【００３７】
ここで、ブレード領域２０４において、配線層Ｍ５に設けられたダミー配線１２０ａと配線層Ｍ４に設けられたダミー配線１２４ａとは、配線層Ｍ５と配線層Ｍ４との間のビア層に設けられたダミービア１２２ａで接続されている。また、配線層Ｍ１および配線層Ｍ２にそれぞれ設けられたダミー配線も、これらの間のビア層に設けられたダミービアにより接続されている。同様に、配線層Ｍ２および配線層Ｍ３にそれぞれ設けられたダミー配線も、これらの間のビア層に設けられたダミービアにより接続されている。一方、本例においても、たとえば配線層Ｍ３と配線層Ｍ４との間のビア層、配線層Ｍ５と配線層Ｍ６との間のビア層、ならびに配線層Ｍ６と配線層Ｍ７との間のビア層には、ダミービアが形成されていない。そのため、各ビア付きダミーメタル構造を小さくすることができる。これにより、図１０を参照して説明したのと同様に、切削屑が層間絶縁膜１０２の切断面の側壁とダイシングブレード３００との間に巻き込まれるのを防ぐことができ、クラックの発生を防ぐことができる。
【００３８】
図９は、本発明の実施の形態における半導体装置の構成のまた他の例の、図７の破線で囲った領域Ａおよび領域Ｂに対応する構成を示す拡大断面図である。
本例において、非ブレード領域２０６の領域Ｂの構成は、図１および図５に示した領域Ｂの構成と同じである。ここで、ブレード領域２０４の領域Ａの構成が、図１および図５ならびに図７および図８に示した構成と異なる。本例でも、図７および図８に示した構成と同様、ブレード領域２０４においても、一部の層では、上下に隣接するダミー配線がダミービアで接続された構成となっている。
【００３９】
ここで、本例では、配線層Ｍ１、配線層Ｍ２、および配線層Ｍ３が低誘電率層間絶縁膜１３０により構成されており、それより上層は、たとえばシリコン酸化膜等の低誘電率層間絶縁膜ではない層間絶縁膜１３２により構成されているものとする。ここで、低誘電率層間絶縁膜１３０は、たとえば比誘電率が２．９以下とすることができる。このような構成において、ブレード領域２０４でも、低誘電率層間絶縁膜１３０で構成された箇所では、下に隣接するダミー配線がダミービアで接続された構成とすることができる。一方、ブレード領域２０４において、層間絶縁膜１３２で構成された箇所では、ダミービアを設けない構成とすることができる。
【００４０】
このような構成とすれば、密着性があまりよくない低誘電率層間絶縁膜１３０においては、ブレード領域２０４においても、ダミー配線がダミービアで接続された構成として、層間の密着性を良好にするとともに、他の層ではダミー配線がダミービアで接続されない構成として、ダミーメタル構造が巨大となるのを防ぐことができる。
【００４１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４２】
１００ 半導体装置
１０１ 基板
１０２ 層間絶縁膜
１０６ａ ダミー配線
１０６ｂ ダミー配線
１０６ｃ ダミー配線
１０８ ビア層
１０８ｂ ダミービア
１０８ｃ ダミービア
１１０ａ ダミー配線
１１０ｂ ダミー配線
１１０ｃ ダミー配線
１１６ ポリイミド膜
１２０ａ ダミー配線
１２２ａ ダミービア
１２４ａ ダミー配線
１３０ 低誘電率層間絶縁膜
１３２ 層間絶縁膜
１５０ シールリング
２０２ スクライブライン領域
２０４ ブレード領域
２０６ 非ブレード領域
２０８ 素子形成領域
２１０ シールリング領域
Ｍ１ 配線層
Ｍ２ 配線層
Ｍ３ 配線層
Ｍ４ 配線層
Ｍ５ 配線層
Ｍ６ 配線層
Ｍ７ 配線層
【技術分野】
【０００１】
本発明は、半導体装置に関し、とくに半導体装置のスクライブライン領域の構成に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化に伴い、半導体ウェハ拡散プロセスにおいて、比誘電率がＳｉＯ２より低い、いわゆる「low-k膜（低誘電率絶縁膜）」と呼ばれる絶縁膜形成技術が導入されている。この「low-k膜」には様々な種類があるが、一般的に密着性や機械強度が弱い。そのため、ウェハをダイシングした時に発生するクラックが内部回路が形成された素子形成領域に達して素子形成領域に悪影響を及ぼすという問題があった。
【０００３】
特許文献１（特開２００６−００５２８８号公報）には、スクライブ領域に、ダミー配線とダミービアが接続された構成が記載されている。これにより、クラックがシールリング部にまで伝播するのを抑制することができるとされている。
【０００４】
また、特許文献２（特開２００４−２３５３５７号公報）には、以下のダミーパターンの配置方法が記載されている。チップ内部では、自動発生時に高い均一性で発生することができる正方形の桂馬とび配置のダミーパターンを、スクライブ線上には高い対チッピング耐性をもった格子状配置の矩形ダミーパターンを形成する。多層配線を有する場合は異なる配線層のスクライブ線上のダミーパターンをビアで結合する。
【０００５】
また、特許文献３（特開平１０−３３５３３３号公報）には、スクライブ領域に、ダミー配線を設けた構成が記載されている。これにより、ＣＭＰ法で研磨される絶縁膜の平坦性を向上することができるとされている。
【０００６】
また、特許文献４（特開２００８−０６６７１６号公報）には、スクライブ領域の切断領域に配置される第１のダミーパターンの単位面積当たりの占有率が、非切断領域に配置される第２のダミーパターンの単位面積当たりの占有率よりも小さい構成が記載されている。これにより、ＣＭＰ工程におけるディシングを防止できるとともにウェハを個片化する際のダイシングブレードの目詰まりを低減してチッピング不良を防止できるとされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−００５２８８号公報
【特許文献２】特開２００４−２３５３５７号公報
【特許文献３】特開平１０−３３５３３３号公報
【特許文献４】特開２００８−０６６７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、本発明者等は、層間絶縁膜間の密着性を良好にするために、たとえばスクライブライン領域の全層にわたってダミー配線を設けてそれらをダミービアで接続するような構成とした場合、ダミーメタル構造が巨大となり、問題が生じることを見出した。後述するように、ダミーメタル構造が巨大となると、ダイシングブレードで切断する際に生じる切削屑も巨大化する。そのため、ダイシングブレードで切断する際に、巨大化した切削屑が切断面の側壁とダイシングブレードとの間に巻き込まれ、側壁に突発的にクラックが生じてしまう。
【０００９】
一方、スクライブライン領域において、くさびとして機能するようなダミーメタル構造が存在しないと、ダイシングブレードでダイシングする際の層間絶縁膜間の密着性が劣化するという問題もある。たとえば、特許文献４に記載されたように、シールリングが設けられていても、スクライブライン領域において層間剥離が発生してしまうと、その剥離をシールリングで止めることができず、素子形成領域にまで伝搬してしまう可能性がある。
【課題を解決するための手段】
【００１０】
本発明によれば、
基板と、当該基板上に形成され、第１の配線層および当該第１の配線層上に形成された第２の配線層を含む複数の配線層、ならびに前記第１の配線層と前記第２の配線層との間に形成された第１のビア層を含む複数のビア層を含む多層配線層と、を含み、
前記基板上には、複数の素子形成領域と、各前記素子形成領域の周囲を囲むように配置されたシールリングをそれぞれ含む複数のシールリング領域と、各前記シールリング領域の外周において、各前記シールリング領域を囲むように配置されたスクライブライン領域と、が形成され、
前記スクライブライン領域は、ダイシング工程においてダイシングブレードが通るブレード領域と、前記ブレード領域の両側に形成され、前記ダイシングブレードが通らない非ブレード領域とを含み、
前記ブレード領域には、前記第１の配線層に形成された第１のダミー配線および前記第２の配線層において前記第１のダミー配線上に形成された第２のダミー配線が形成され、
前記非ブレード領域には、前記第１の配線層に形成された第３のダミー配線、前記第２の配線層において前記第３のダミー配線上に形成された第４のダミー配線、および前記第１のビア層において前記第３のダミー配線と前記第４のダミー配線とを接続する第１のダミービアが形成され、
前記第１のビア層において、前記ブレード領域にはダミービアが形成されていない半導体装置が提供される。
【００１１】
この構成によれば、ダイシング工程でダイシングブレードが通るブレード領域では、各ダミー配線が、ダミービアによって連続的に接続されていないビアなしダミーメタル構造が設けられている。そのため、ダイシングブレードで切断する際に、各ダミーメタル構造がばらばらになり、切断時に生じる切削屑を小さくすることができる。これにより、切削屑が層間絶縁膜の切断面の側壁とダイシングブレードとの間に巻き込まれるのを防ぐことができ、クラックの発生を防ぐことができる。また、この構成において、スクライブライン領域の非ブレード領域では、各ダミー配線が、ダミービアで接続されたビア付きダミーメタル構造が設けられている。これにより、このビア付きダミーメタル構造がくさびとして機能するので、多層配線層の複数の層間絶縁膜間の密着性を良好にすることができ、スクライブライン領域において層間剥離が発生するのを防ぐことができる。これにより、層間剥離が素子形成領域にまで伝搬するのを防ぐこともできる。
【００１２】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明によれば、ダイシングブレードでダイシングする際の層間絶縁膜間の密着性を良好にしつつ、層間絶縁膜の層間クラックを防ぐことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図３】図２の破線で囲った領域の構成を示す拡大平面図である。
【図４】図３の破線で囲った領域の構成を示す拡大平面図である
【図５】図１の破線で囲った領域Ａおよび領域Ｂの構成を示す拡大断面図である。
【図６】各ダミー配線の配置関係を示す平面図である。
【図７】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図８】図７の破線で囲った領域Ａおよび領域Ｂの構成を示す拡大断面図である。
【図９】本発明の実施の形態における半導体装置の構成の他の例の、図７の破線で囲った領域Ａおよび領域Ｂに対応する構成を示す拡大断面図である。
【図１０】本発明の実施の形態における半導体装置の構成の効果を模式的に説明するための断面図である。
【図１１】スクライブライン領域の全層にわたって、ダミー配線がダミービアで接続されたビア付きダミーメタル構造が設けられた場合の問題点を模式的に説明するための断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図１は、本実施の形態における半導体装置の構成を示す断面図である。
半導体装置１００は、基板１０１と、基板１０１上に形成された多層配線層と、多層配線層上に形成されたポリイミド膜１１６（保護膜）とを含む。多層配線層は、下からこの順で積層された複数の配線層Ｍ１、配線層Ｍ２、配線層Ｍ３、配線層Ｍ４、配線層Ｍ５、配線層Ｍ６、および配線層Ｍ７と、各配線層間にそれぞれ形成された複数のビア層とを含む。また、ここでは、説明のために、配線層Ｍ６と配線層Ｍ７との間のビア層をビア層１０８として区別して示す。各配線層は、層間絶縁膜と、当該層間絶縁膜中に形成された配線とを含む。各ビア層は、層間絶縁膜と、当該層間絶縁膜中に形成されたビアとを含む。基板１０１は、シリコン基板等の半導体基板とすることができる。ここでは、基板１０１は、まだ個片化されていないウェハの状態である。
【００１７】
なお、図１では、層間絶縁膜１０２をまとめて記載しているが、層間絶縁膜１０２は、たとえば各配線層、各ビア層、または配線とビアとが一体に形成されたデュアルダマシン配線層毎に設けられた複数の層間絶縁膜の積層膜とすることができる。また、層間絶縁膜１０２は、低誘電率層間絶縁膜を含む構成とすることができる。
【００１８】
図２は、半導体装置１００の構成を示す平面図である。半導体装置１００は、それぞれ内部回路が形成された複数の素子形成領域２０８と、素子形成領域２０８の周囲に形成されたスクライブライン領域２０２とを含む。図３は、図２の破線で囲った領域の構成を示す拡大平面図である。ここで、各素子形成領域２０８とスクライブライン領域２０２との間には、各素子形成領域２０８の周囲を囲むように形成されたシールリング１５０を含むシールリング領域２１０が形成されている。スクライブライン領域２０２は、シールリング領域２１０の外周において、シールリング領域２１０を囲むように形成されている。
【００１９】
図４は、図３の破線で囲った領域の構成を示す拡大平面図である。以下、図１から図３も参照して説明する。
ダイシング工程において、ダイシングブレードにより上記のような半導体装置１００のスクライブライン領域２０２を切削して半導体装置１００を半導体チップに個片化する。スクライブライン領域２０２は、ダイシング工程において実際にダイシングブレードが通り、切断されるブレード領域２０４と、ブレード領域２０４の両側に形成され、ダイシングブレードが通らない非ブレード領域２０６とを含む。
【００２０】
ここで、ブレード領域２０４は、切断位置ずれを考慮して、実際にダイシングブレードが通る領域に多少の余裕幅を設けた領域とすることができる。一例として、たとえばスクライブライン領域２０２の幅が１００μｍ程度、実際にダイシングブレードが通る領域の幅が４５μｍ程度のとき、実際にダイシングブレードが通る領域の両側方にそれぞれ５μｍ程度の余裕幅を設け、ブレード領域２０４の幅を５５μｍ程度とすることができる。
【００２１】
図１に示すように、ポリイミド膜１１６は、シールリング領域２１０上に形成されているが、スクライブライン領域２０２上には形成されない。また、ポリイミド膜１１６は、素子形成領域２０８上にも形成される。素子形成領域２０８およびシールリング領域２１０上ににポリイミド膜１１６等の耐熱性および耐薬品性に優れた保護膜を設けることにより、素子形成領域２０８およびシールリング領域２１０を保護することができる。ただし、シールリング領域２１０および素子形成領域２０８においても、パッド等外部の端子との接続箇所においては、ポリイミド膜１１６が選択的に除去された構成とすることができる。
【００２２】
以下、配線層Ｍ６、配線層Ｍ７およびこれらの間に形成されたビア層１０８を例として説明する。ブレード領域２０４において、配線層Ｍ６にはダミー配線１０６ａ（１のダミー配線）が、配線層Ｍ７にはダミー配線１０６ａ上にダミー配線１１０ａがそれぞれ形成されている。非ブレード領域２０６において、配線層Ｍ６にはダミー配線１０６ｂ（第３のダミー配線）が、配線層Ｍ７にはダミー配線１０６ｂ上にダミー配線１１０ｂ（第４のダミー配線）がそれぞれ形成されている。ここで、配線層Ｍ６と配線層Ｍ７との間のビア層１０８において、非ブレード領域２０６にはダミー配線１０６ｂとダミー配線１１０ｂとを接続するダミービア１０８ｂ（第１のダミービア）が形成されている。一方、ビア層１０８において、ブレード領域２０４にはダミービアが形成されていない。
【００２３】
また、シールリング領域２１０には、配線層Ｍ６にダミー配線１０６ｃが配線層Ｍ７にはダミー配線１０６ｃ上にダミー配線１１０ｃがそれぞれ形成されている。また、シールリング領域２１０には、配線層Ｍ６と配線層Ｍ７との間のビア層１０８において、ダミー配線１０６ｃおよびダミー配線１１０ｃとを接続するダミービア１０８ｃが形成されている。
【００２４】
なお、本実施の形態において、ブレード領域２０４、非ブレード領域２０６、およびシールリング領域２１０のいずれにおいても、配線層Ｍ１から配線層Ｍ７の全層にわたってそれぞれダミー配線が設けられた構成とすることができる。
【００２５】
シールリング領域２１０において、シールリング１５０は、多層配線層の全層にわたって連続して形成された構成とすることができる。つまり、シールリング領域２１０において、多層配線層の全層にわたって、上下に隣接するダミー配線がそれぞれダミービアにより接続された構成とすることができる。また、シールリング１５０は、多層配線層の各層において、各素子形成領域２０８の周囲を連続的に囲むように形成することができる。たとえば、図４に示すように、シールリング領域２１０においては、ダミービア１０８ｃ等のダミービアは、各素子形成領域２０８の周囲を連続的に囲むスリットビアとすることができる。また、シールリング領域２１０においては、ダミー配線１１０ｃ等のダミー配線も、各素子形成領域２０８の周囲を連続的に囲む直線状に形成された構成とすることができる。これにより、外部の水分等が素子形成領域２０８内に浸入するのを防ぐことができる。
【００２６】
本実施の形態において、非ブレード領域２０６においては、シールリング領域２１０と同様、多層配線層の全層にわたって、上下に隣接するダミー配線がそれぞれダミービアにより接続された構成とすることができる。一方、ブレード領域２０４においては、多層配線層の全層にわたって、ダミービアが形成されていない構成とすることができる。
【００２７】
また、本実施の形態において、スクライブライン領域２０２の非ブレード領域２０６では、多層配線層の各層において、ダミー配線およびダミービアは、それぞれ、分散的に配置された構成とすることができる。また、スクライブライン領域２０２のブレード領域２０４でも、多層配線層の各層において、ダミー配線は、それぞれ、分散的に配置された構成とすることができる。たとえば、図４に示すように、ブレード領域２０４および非ブレード領域２０６においては、ダミー配線１１０ａおよびダミー配線１１０ｂ等の配線は、平面視で矩形形状やドット形状に形成され、たとえばマトリクス状に分散配置された構成とすることができる。また、非ブレード領域２０６においても、ダミービア１０８ｂ等のダミービアは、平面視で円形の円柱状に形成され、たとえばマトリクス状に分散配置された構成とすることができる。
【００２８】
また、本実施の形態において、多層配線層の各層のダミー配線やダミービアの配置や、粗密、サイズは適宜設定することができる。たとえば、多層配線層の全層または一部の層において、ブレード領域２０４および非ブレード領域２０６に形成されたダミー配線の配置密度が実質的に等しい構成とすることもできる。
【００２９】
図５は、図１の破線で囲った領域Ａおよび領域Ｂの構成を示す拡大断面図である。図６は、ダミー配線１１０ａ、ダミー配線１０６ａ、およびダミー配線１０６ａの下の配線層Ｍ５に形成されたダミー配線１２０ａの配置関係を示す平面図である。ここでは、各ダミー配線の形状および配置関係を説明するために、各ダミー配線の外縁のみを示す。
【００３０】
次に本実施の形態における半導体装置１００の効果を説明する。
上述したように、本発明者等は、スクライブライン領域の全層にわたって配線を設けてそれらをビアで接続するような構成とした場合、ダミーメタル構造が巨大となり、問題が生じることを見出した。以下、図を参照して説明する。
【００３１】
図１１は、スクライブライン領域２０２の全層にわたって、ダミー配線がダミービアで接続されたビア付きダミーメタル構造３１０が設けられた場合の問題点を模式的に説明するための断面図である。このような構成とすると、ダイシングブレード３００で切断する箇所においても、ビア付きダミーメタル構造３１０が巨大なため、ダイシングブレード３００で切断する際に生じる切削屑が巨大化する。そのため、図示したように、巨大化した切削屑が層間絶縁膜１０２の切断面の側壁とダイシングブレード３００との間に巻き込まれ、ダイシングブレード３００の目詰まりにより側壁に突発的にクラックが生じてしまう。このようなクラックが発生した場合、クラックの程度によっては、クラックが素子形成領域にまで達してチップが動作しなくなる不具合が発生する。
【００３２】
一方、図１０は、本実施の形態における半導体装置１００の構成の効果を模式的に説明するための断面図である。本実施の形態において、ダイシング工程でダイシングブレードが通るブレード領域２０４では、各ダミー配線が、ダミービアによって接続されていないビアなしダミーメタル構造３２０が設けられている。そのため、ダイシングブレード３００で切断する際に、各ダミー配線がばらばらになり、切断時に生じる切削屑を小さくすることができる。これにより、図示したように、切削屑が層間絶縁膜１０２の切断面の側壁とダイシングブレード３００との間に巻き込まれるのを防ぐことができ、クラックの発生を防ぐことができる。
【００３３】
一方、スクライブライン領域２０２の全領域にわたってビアなしダミーメタル構造３２０が設けられた場合、スクライブライン領域２０２において層間剥離が発生してしまうおそれがある。たとえば、特許文献４に記載されたように、シールリングが設けられていても、スクライブライン領域２０２で層間剥離が発生してしまうと、その剥離をシールリングで止めることができず、素子形成領域にまで伝搬してしまう可能性がある。本実施の形態において、スクライブライン領域２０２において、ブレード領域２０４に近接する非ブレード領域２０６では、各ダミー配線が、ダミービアで接続されたビア付きダミーメタル構造３１０が設けられている。そのため、ダイシング時に、ダイシングブレード３００が通るすぐ近くでビア付きダミーメタル構造３１０がくさびとして機能するので、多層配線層の複数の層間絶縁膜間の密着性を良好にすることができ、スクライブライン領域２０２において層間剥離が発生するのを防ぐことができる。これにより、層間剥離が素子形成領域２０８にまで伝搬するのを防ぐこともできる。
【００３４】
また、本実施の形態における半導体装置１００は、シールリング領域２１０や非ブレード領域２０６にダミービアを形成する際に、ブレード領域２０４にはダミービアが形成されないように、レチクルを準備しておくだけでよく、新たに工程が増えることもなく、簡易に製造することができる。
【００３５】
次に、以上で説明した半導体装置１００の他の例を説明する。以下の例において、多層配線層は、ブレード領域２０４においても上下に隣接するダミー配線がダミービアで接続された構成を含むようにすることができる。ただし、この場合もブレード領域２０４においては、一部の層においては、上下に隣接するダミー配線がダミービアによって接続されていない構成とすることができる。ここで、とくに制限されないが、ブレード領域２０４においては、ダミー配線をダミービアで接続する場合、連続して接続するダミー配線は３層以下とし、たとえば４層以上のダミー配線が連続してダミービアで接続された構成としないようにすることができる。
【００３６】
図７は、図１に示した半導体装置１００の構成の他の例を示す断面図である。ここでは、シールリング領域２１０の記載は省略している。図８は、図７の破線で囲った領域Ａおよび領域Ｂの構成を示す拡大断面図である。
本例において、非ブレード領域２０６の領域Ｂの構成は、図１および図５に示した領域Ｂの構成と同じである。ここで、ブレード領域２０４の領域Ａの構成が、図１および図５に示した構成と異なる。本例では、ブレード領域２０４においても、一部の層では、上下に隣接するダミー配線がダミービアで接続された構成となっている点で、図１および図５に示した構成と異なる。
【００３７】
ここで、ブレード領域２０４において、配線層Ｍ５に設けられたダミー配線１２０ａと配線層Ｍ４に設けられたダミー配線１２４ａとは、配線層Ｍ５と配線層Ｍ４との間のビア層に設けられたダミービア１２２ａで接続されている。また、配線層Ｍ１および配線層Ｍ２にそれぞれ設けられたダミー配線も、これらの間のビア層に設けられたダミービアにより接続されている。同様に、配線層Ｍ２および配線層Ｍ３にそれぞれ設けられたダミー配線も、これらの間のビア層に設けられたダミービアにより接続されている。一方、本例においても、たとえば配線層Ｍ３と配線層Ｍ４との間のビア層、配線層Ｍ５と配線層Ｍ６との間のビア層、ならびに配線層Ｍ６と配線層Ｍ７との間のビア層には、ダミービアが形成されていない。そのため、各ビア付きダミーメタル構造を小さくすることができる。これにより、図１０を参照して説明したのと同様に、切削屑が層間絶縁膜１０２の切断面の側壁とダイシングブレード３００との間に巻き込まれるのを防ぐことができ、クラックの発生を防ぐことができる。
【００３８】
図９は、本発明の実施の形態における半導体装置の構成のまた他の例の、図７の破線で囲った領域Ａおよび領域Ｂに対応する構成を示す拡大断面図である。
本例において、非ブレード領域２０６の領域Ｂの構成は、図１および図５に示した領域Ｂの構成と同じである。ここで、ブレード領域２０４の領域Ａの構成が、図１および図５ならびに図７および図８に示した構成と異なる。本例でも、図７および図８に示した構成と同様、ブレード領域２０４においても、一部の層では、上下に隣接するダミー配線がダミービアで接続された構成となっている。
【００３９】
ここで、本例では、配線層Ｍ１、配線層Ｍ２、および配線層Ｍ３が低誘電率層間絶縁膜１３０により構成されており、それより上層は、たとえばシリコン酸化膜等の低誘電率層間絶縁膜ではない層間絶縁膜１３２により構成されているものとする。ここで、低誘電率層間絶縁膜１３０は、たとえば比誘電率が２．９以下とすることができる。このような構成において、ブレード領域２０４でも、低誘電率層間絶縁膜１３０で構成された箇所では、下に隣接するダミー配線がダミービアで接続された構成とすることができる。一方、ブレード領域２０４において、層間絶縁膜１３２で構成された箇所では、ダミービアを設けない構成とすることができる。
【００４０】
このような構成とすれば、密着性があまりよくない低誘電率層間絶縁膜１３０においては、ブレード領域２０４においても、ダミー配線がダミービアで接続された構成として、層間の密着性を良好にするとともに、他の層ではダミー配線がダミービアで接続されない構成として、ダミーメタル構造が巨大となるのを防ぐことができる。
【００４１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４２】
１００ 半導体装置
１０１ 基板
１０２ 層間絶縁膜
１０６ａ ダミー配線
１０６ｂ ダミー配線
１０６ｃ ダミー配線
１０８ ビア層
１０８ｂ ダミービア
１０８ｃ ダミービア
１１０ａ ダミー配線
１１０ｂ ダミー配線
１１０ｃ ダミー配線
１１６ ポリイミド膜
１２０ａ ダミー配線
１２２ａ ダミービア
１２４ａ ダミー配線
１３０ 低誘電率層間絶縁膜
１３２ 層間絶縁膜
１５０ シールリング
２０２ スクライブライン領域
２０４ ブレード領域
２０６ 非ブレード領域
２０８ 素子形成領域
２１０ シールリング領域
Ｍ１ 配線層
Ｍ２ 配線層
Ｍ３ 配線層
Ｍ４ 配線層
Ｍ５ 配線層
Ｍ６ 配線層
Ｍ７ 配線層
【特許請求の範囲】
【請求項１】
基板と、当該基板上に形成され、第１の配線層および当該第１の配線層上に形成された第２の配線層を含む複数の配線層、ならびに前記第１の配線層と前記第２の配線層との間に形成された第１のビア層を含む複数のビア層を含む多層配線層と、を含み、
前記基板上には、複数の素子形成領域と、各前記素子形成領域の周囲を囲むように配置されたシールリングをそれぞれ含む複数のシールリング領域と、各前記シールリング領域の外周において、各前記シールリング領域を囲むように配置されたスクライブライン領域と、が形成され、
前記スクライブライン領域は、ダイシング工程においてダイシングブレードが通るブレード領域と、前記ブレード領域の両側に形成され、前記ダイシングブレードが通らない非ブレード領域とを含み、
前記ブレード領域には、前記第１の配線層に形成された第１のダミー配線および前記第２の配線層において前記第１のダミー配線上に形成された第２のダミー配線が形成され、
前記非ブレード領域には、前記第１の配線層に形成された第３のダミー配線、前記第２の配線層において前記第３のダミー配線上に形成された第４のダミー配線、および前記第１のビア層において前記第３のダミー配線と前記第４のダミー配線とを接続する第１のダミービアが形成され、
前記第１のビア層において、前記ブレード領域にはダミービアが形成されていない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記多層配線層は、低誘電率層間絶縁膜を含む半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記多層配線層の各前記配線層において、前記ブレード領域および前記非ブレード領域には、それぞれダミー配線が形成された半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記非ブレード領域において、前記多層配線層の全層にわたって、上下に隣接する前記ダミー配線がそれぞれダミービアによって接続された半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記素子形成領域および前記シールリング領域において、前記多層配線層上に形成された保護膜をさらに含み、当該保護膜は、前記スクライブライン領域上には形成されていない半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
前記シールリングは、前記多層配線層の全層にわたって連続して形成された半導体装置。
【請求項７】
請求項１から６いずれかに記載の半導体装置において、
前記シールリングは、前記多層配線層の各層において、前記素子形成領域の周囲を連続的に囲むように形成され、
前記スクライブライン領域の前記非ブレード領域において、前記多層配線層の各層において、前記ダミー配線および前記ダミービアは、それぞれ、分散的に配置された半導体装置。
【請求項８】
請求項１から７いずれかに記載の半導体装置において、
前記第１の配線層または前記第２の配線層において、前記ブレード領域および前記非ブレード領域に形成された前記ダミー配線の配置密度が実質的に等しい半導体装置。
【請求項９】
請求項１から８いずれかに記載の半導体装置において、
前記ブレード領域において、前記多層配線層の全層にわたって、ダミービアが形成されていない半導体装置。
【請求項１０】
請求項１から８いずれかに記載の半導体装置において、
前記多層配線層の各前記配線層において、前記ブレード領域および前記非ブレード領域には、それぞれダミー配線が形成され、
前記多層配線層は、前記非ブレード領域においても上下に隣接する前記ダミー配線がダミービアで接続された構成を含むが、一部の層においては、上下に隣接する前記ダミー配線がダミービアによって接続されていない半導体装置。
【請求項１】
基板と、当該基板上に形成され、第１の配線層および当該第１の配線層上に形成された第２の配線層を含む複数の配線層、ならびに前記第１の配線層と前記第２の配線層との間に形成された第１のビア層を含む複数のビア層を含む多層配線層と、を含み、
前記基板上には、複数の素子形成領域と、各前記素子形成領域の周囲を囲むように配置されたシールリングをそれぞれ含む複数のシールリング領域と、各前記シールリング領域の外周において、各前記シールリング領域を囲むように配置されたスクライブライン領域と、が形成され、
前記スクライブライン領域は、ダイシング工程においてダイシングブレードが通るブレード領域と、前記ブレード領域の両側に形成され、前記ダイシングブレードが通らない非ブレード領域とを含み、
前記ブレード領域には、前記第１の配線層に形成された第１のダミー配線および前記第２の配線層において前記第１のダミー配線上に形成された第２のダミー配線が形成され、
前記非ブレード領域には、前記第１の配線層に形成された第３のダミー配線、前記第２の配線層において前記第３のダミー配線上に形成された第４のダミー配線、および前記第１のビア層において前記第３のダミー配線と前記第４のダミー配線とを接続する第１のダミービアが形成され、
前記第１のビア層において、前記ブレード領域にはダミービアが形成されていない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記多層配線層は、低誘電率層間絶縁膜を含む半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記多層配線層の各前記配線層において、前記ブレード領域および前記非ブレード領域には、それぞれダミー配線が形成された半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記非ブレード領域において、前記多層配線層の全層にわたって、上下に隣接する前記ダミー配線がそれぞれダミービアによって接続された半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記素子形成領域および前記シールリング領域において、前記多層配線層上に形成された保護膜をさらに含み、当該保護膜は、前記スクライブライン領域上には形成されていない半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
前記シールリングは、前記多層配線層の全層にわたって連続して形成された半導体装置。
【請求項７】
請求項１から６いずれかに記載の半導体装置において、
前記シールリングは、前記多層配線層の各層において、前記素子形成領域の周囲を連続的に囲むように形成され、
前記スクライブライン領域の前記非ブレード領域において、前記多層配線層の各層において、前記ダミー配線および前記ダミービアは、それぞれ、分散的に配置された半導体装置。
【請求項８】
請求項１から７いずれかに記載の半導体装置において、
前記第１の配線層または前記第２の配線層において、前記ブレード領域および前記非ブレード領域に形成された前記ダミー配線の配置密度が実質的に等しい半導体装置。
【請求項９】
請求項１から８いずれかに記載の半導体装置において、
前記ブレード領域において、前記多層配線層の全層にわたって、ダミービアが形成されていない半導体装置。
【請求項１０】
請求項１から８いずれかに記載の半導体装置において、
前記多層配線層の各前記配線層において、前記ブレード領域および前記非ブレード領域には、それぞれダミー配線が形成され、
前記多層配線層は、前記非ブレード領域においても上下に隣接する前記ダミー配線がダミービアで接続された構成を含むが、一部の層においては、上下に隣接する前記ダミー配線がダミービアによって接続されていない半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１３４８９３（Ｐ２０１１−１３４８９３Ａ）
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願番号】特願２００９−２９２９３７（Ｐ２００９−２９２９３７）
【出願日】平成２１年１２月２４日（２００９．１２．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願日】平成２１年１２月２４日（２００９．１２．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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