固体撮像装置、撮像装置、および信号読み出し方法
【課題】接続部間のクリアランスを確保する。
【解決手段】本発明の一態様に係る固体撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、を有し、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする。
【解決手段】本発明の一態様に係る固体撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、を有し、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置および撮像装置に関する。また、本発明は、画素から信号を読み出す信号読み出し方法に関する。
【背景技術】
【０００２】
近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。
【０００３】
従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。
【０００４】
この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。
【０００５】
ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。
【０００６】
この問題を解決するために、単位セル毎に配線層側にマイクロパッドを形成したMOSイメージセンサチップと、MOSイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続してなる固体撮像装置が特許文献１に開示されている。また、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献２に開示されている。
【０００７】
図11(a)は、上述した2枚の基板が貼り合わされて構成される固体撮像装置の断面構成を示している。第１基板90と第２基板91が、マイクロパッドおよびマイクロバンプを含む接続部900によって電気的に接続されている。図11(b)は固体撮像装置の第１基板90の平面構成を示している。第１基板90において2次元の行列状に画素910が配列されている。
【０００８】
2枚の基板を接続するための接続部となるマイクロバンプの作製には、めっきなどが用いられる。現在の技術を用いて作製できるマイクロバンプのピッチは10μm程度である。このため、10μm未満の画素ピッチを持つMOSイメージセンサチップでは、1つの画素に対して1つのマイクロバンプを作製することは困難である。
【０００９】
したがって、画素ピッチの狭い固体撮像装置では、マイクロバンプの作製を容易にするために複数の画素で一部の回路を共有し、共有された複数の画素によって構成される画素セル毎に1つの接続部を設ける必要がある。例えば、水平方向（行方向）と垂直方向（列方向）のそれぞれ2画素ずつ、合計4画素で画素セルを構成する場合、接続部のピッチが水平方向、垂直方向ともに画素ピッチの2倍となり、接続部間のクリアランス（間隔）を確保することが可能になる。このため、画素ピッチが狭い場合でも接続部の作製が可能となる。このように複数の画素で回路を共有することにより、接続部間のクリアランスを確保することが可能になる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−４９３６１号公報
【特許文献２】特開２０１０−２１９３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
一般的に、固体撮像装置は、行毎に画素の露光や信号の読み出しを行うように構成されており、これらの制御を行うための制御信号を伝送する信号線が行毎に配置されている。水平方向に並んだ複数の画素で画素セルを構成する場合、画素セル内では画素毎に異なるタイミングで制御を行う必要があるため、同一行の異なる列位置の画素に対して異なるタイミングで制御信号を供給するための信号線を、画素セルを構成する画素毎に配置する必要があり、同一行に対する信号線の本数が増加する。このため、垂直方向に並んだ複数の画素で画素セルを構成することが望ましい。垂直方向に並んだ複数の画素で画素セルを構成する場合には、同一行の異なる列位置の画素は異なる画素セルに属しており、同一行の異なる列位置の画素を同一のタイミングで制御することが可能なため、同一行の異なる列位置の画素に対して同一の信号線で制御信号を供給することが可能となる。
【００１２】
垂直方向に並んだ複数の画素で画素セルを構成する場合、接続部間の垂直方向のクリアランスを確保することは可能になる。しかしながら、画素セル内の接続部の位置が全ての画素セルで同一の位置に固定されていると、水平方向のクリアランスを確保することが困難となる。
【００１３】
図12は、垂直方向に並んだ4つの画素で画素セルを構成した例を模式的に示している。図12は、画素が配置された画素アレイの面に垂直な方向から画素を見た状態を示している。画素セル920Aは4つの画素910で構成されており、画素セル920Aの中心位置に接続部900Aが配置されている。画素セル920Bは4つの画素910で構成されており、画素セル920Bの中心位置に接続部900Bが配置されている。図12に示すように画素セルを構成した場合、画素セル920A，920Bに対して垂直方向に隣接する画素セルにおける接続部と画素セル920A，920Bの接続部900A，900Bとの垂直方向のクリアランスは確保される。しかし、接続部900Aと接続部900Bとの水平方向のクリアランスを確保することが困難である。
【００１４】
本発明は、上述した課題に鑑みてなされたものであって、接続部間のクリアランスを確保することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様に係る固体撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、を有し、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする。
【００１６】
本発明の他の態様に係る撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、を有し、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする。
【００１７】
本発明の他の態様に係る信号読み出し方法は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されており、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にある固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、前記第１の基板に含まれる光電変換素子で信号を発生するステップと、前記光電変換素子で発生し、前記接続部を経由した信号を、前記第２の基板に含まれる出力回路を介して前記画素から出力するステップと、を有することを特徴とする。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態による固体撮像装置を適用した撮像装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態による固体撮像装置の構成を示すブロック図である。
【図３】本発明の第１の実施形態による固体撮像装置の断面図である。
【図４】本発明の第１の実施形態による固体撮像装置が備える画素の回路構成を示す回路図である。
【図５】本発明の第１の実施形態による固体撮像装置が備える画素の動作を示すタイミングチャートである。
【図６】本発明の第１の実施形態による固体撮像装置が備える画素の動作を示すタイミングチャートである。
【図７】本発明の第１の実施形態による固体撮像装置が備える接続部の構成を示す模式図である。
【図８】本発明の第１の実施形態による固体撮像装置が備える接続部の配置を示す模式図である。
【図９】本発明の第２の実施形態による固体撮像装置が備える接続部の配置を示す模式図である。
【図１０】本発明の第２の実施形態による固体撮像装置が備える接続部の配置を示す模式図である。
【図１１】従来の固体撮像装置の断面図および平面図である。
【図１２】画素セルにおける接続部の位置を示す模式図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。
【００２０】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図1は、本実施形態による固体撮像装置を適用した撮像装置の一例としてデジタルカメラの構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図1に示すデジタルカメラ10は、レンズ部1、レンズ制御装置2、固体撮像装置3、駆動回路4、メモリ5、信号処理回路6、記録装置7、制御装置8、および表示装置9を備える。
【００２１】
図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。
【００２２】
レンズ部1はズームレンズやフォーカスレンズを備えており、被写体からの光を固体撮像装置3の受光面に被写体像として結像する。レンズ制御装置2は、レンズ部1のズーム、フォーカス、絞りなどを制御する。レンズ部1を介して取り込まれた光は固体撮像装置3の受光面で結像される。固体撮像装置3は、受光面に結像された被写体像を画像信号に変換して出力する。固体撮像装置3の受光面には、複数の画素が行方向および列方向に2次元的に配列されている。
【００２３】
駆動回路4は、固体撮像装置3を駆動し、その動作を制御する。メモリ5は、画像データを一時的に記憶する。信号処理回路6は、固体撮像装置3から出力された画像信号に対して、予め定められた処理を行う。信号処理回路6によって行われる処理には、画像信号の増幅、画像データの各種の補正、画像データの圧縮などがある。
【００２４】
記録装置7は、画像データの記録または読み出しを行うための半導体メモリなどによって構成されており、着脱可能な状態でデジタルカメラ10に内蔵される。表示装置9は、動画像（ライブビュー画像）の表示、静止画像の表示、記録装置7に記録された動画像や静止画像の表示、デジタルカメラ10の状態の表示などを行う。
【００２５】
制御装置8は、デジタルカメラ10全体の制御を行う。制御装置8の動作は、デジタルカメラ10が内蔵するROMに格納されているプログラムに規定されている。制御装置8は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。
【００２６】
図2は、固体撮像装置3の構成を示している。図2に示す固体撮像装置は、画素部200（画素アレイ）、垂直走査回路300、列処理回路350、水平走査回路400、および出力アンプ410を備えている。図2に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００２７】
画素部200は、2次元の行列状に配列された画素100と、列毎に設けられた電流源130とを有する。本実施形態では、固体撮像装置3が有する全画素からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置3が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。
【００２８】
垂直走査回路300は行単位で画素部200の駆動制御を行う。この駆動制御を行うために、垂直走査回路300は、行数と同じ数の単位回路301-1，301-2，・・・，301-n（nは行数）で構成されている。
【００２９】
各単位回路301-i（i=1，2，・・・，n）は、1行分の画素100を制御するための制御信号を、行毎に設けられている信号線110へ出力する。信号線110は画素100に接続されており、単位回路301-iから出力された制御信号を画素100に供給する。図2では、各行に対応する各信号線110が1本の線で表現されているが、各信号線110は複数の信号線を含む。制御信号により選択された行の画素100の信号は、列毎に設けられている垂直信号線120へ出力されるようになっている。
【００３０】
電流源130は垂直信号線120に接続されており、画素100内の増幅トランジスタ（後述する第２増幅トランジスタ241，242，243，244）とソースフォロア回路を構成する。列処理回路350は、垂直信号線120に出力された画素信号に対してノイズ抑圧などの信号処理を行う。水平走査回路400は、垂直信号線120に出力されて列処理回路350によって処理された1行分の画素100の画素信号を水平方向の並びの順で時系列に出力アンプ410へ出力する。出力アンプ410は、水平走査回路400から出力された画素信号を増幅し、画像信号として固体撮像装置3の外部へ出力する。
【００３１】
図3は固体撮像装置3の断面構造を示している。固体撮像装置3は、画素100を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された2枚の基板（第１基板20、第２基板21）が重なった構造を有する。画素100を構成する回路要素は第１基板20と第２基板21に分配して配置されている。第１基板20と第２基板21は、画素100の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。
【００３２】
第１基板20の2つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第１基板20に照射された光は光電変換素子に入射する。第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板21と接続するための接続部250が形成されている。第１基板20に配置されている光電変換素子で発生した信号電荷に基づく信号は、接続部250を介して第２基板21へ出力される。図3に示す例では第１基板20と第２基板21の主面の面積が異なるが、第１基板20と第２基板21の主面の面積が同じであってもよい。
【００３３】
画素100以外の垂直走査回路300、列処理回路350、水平走査回路400、出力アンプ410に関しては、それぞれ第１基板20と第２基板21のどちらに配置されていてもよい。また、垂直走査回路300、列処理回路350、水平走査回路400、出力アンプ410のそれぞれを構成する回路要素が第１基板20と第２基板21に分散して配置されていてもよい。
【００３４】
図4は、4画素分の画素100で構成された画素セルの回路構成を示している。本実施形態では、垂直方向に並んだ4画素で一部の回路要素を共有する例を説明する。4画素分の画素100で構成される画素セルは、光電変換素子201，202，203，204と、第１転送トランジスタ211，212，213，214と、電荷保持部230（フローティングディフュージョン）と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ271，272，273，274と、第２リセットトランジスタ221，222，223，224と、アナログメモリ231，232，233，234と、第２増幅トランジスタ241，242，243，244と、選択トランジスタ291，292，293，294とを有する。図4に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００３５】
画素セルには4つの画素100の回路要素が含まれる。第１画素は、光電変換素子201と、第１転送トランジスタ211と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ271と、第２リセットトランジスタ221と、アナログメモリ231と、第２増幅トランジスタ241と、選択トランジスタ291とを有する。第２画素は、光電変換素子202と、第１転送トランジスタ212と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ272と、第２リセットトランジスタ222と、アナログメモリ232と、第２増幅トランジスタ242と、選択トランジスタ292とを有する。
【００３６】
第３画素は、光電変換素子203と、第１転送トランジスタ213と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ273と、第２リセットトランジスタ223と、アナログメモリ233と、第２増幅トランジスタ243と、選択トランジスタ293とを有する。第４画素は、光電変換素子204と、第１転送トランジスタ214と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ274と、第２リセットトランジスタ224と、アナログメモリ234と、第２増幅トランジスタ244と、選択トランジスタ294とを有する。電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260とは、4つの画素100で共有されている。
【００３７】
光電変換素子201，202，203，204の一端は接地されている。第１転送トランジスタ211，212，213，214のドレイン端子は光電変換素子201，202，203，204の他端に接続されている。第１転送トランジスタ211，212，213，214のゲート端子は垂直走査回路300に接続されており、転送パルスΦTX1-1，ΦTX1-2，ΦTX1-3，ΦTX1-4が供給される。
【００３８】
電荷保持部230の一端は第１転送トランジスタ211，212，213，214のソース端子に接続されており、電荷保持部230の他端は接地されている。第１リセットトランジスタ220のドレイン端子は電源電圧VDDに接続されており、第１リセットトランジスタ220のソース端子は第１転送トランジスタ211，212，213，214のソース端子に接続されている。第１リセットトランジスタ220のゲート端子は垂直走査回路300に接続されており、リセットパルスΦRST1が供給される。
【００３９】
第１増幅トランジスタ240のドレイン端子は電源電圧VDDに接続されている。第１増幅トランジスタ240の入力部であるゲート端子は第１転送トランジスタ211，212，213，214のソース端子に接続されている。電流源280の一端は第１増幅トランジスタ240のソース端子に接続されており、電流源280の他端は接地されている。一例として、ドレイン端子が第１増幅トランジスタ240のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路300に接続されたトランジスタで電流源280を構成してもよい。クランプ容量260の一端は、接続部250を介して第１増幅トランジスタ240のソース端子および電流源280の一端に接続されている。
【００４０】
第２転送トランジスタ271，272，273，274のドレイン端子はクランプ容量260の他端に接続されている。第２転送トランジスタ271，272，273，274のゲート端子は垂直走査回路300に接続されており、転送パルスΦTX2-1，ΦTX2-2，ΦTX2-3，ΦTX2-4が供給される。第２リセットトランジスタ221，222，223，224のドレイン端子は電源電圧VDDに接続されており、第２リセットトランジスタ221，222，223，224のソース端子は第２転送トランジスタ271，272，273，274のソース端子に接続されている。第２リセットトランジスタ221，222，223，224のゲート端子は垂直走査回路300に接続されており、リセットパルスΦRST2-1，ΦRST2-2，ΦRST2-3，ΦRST2-4が供給される。
【００４１】
アナログメモリ231，232，233，234の一端は第２転送トランジスタ271，272，273，274のソース端子に接続されており、アナログメモリ231，232，233，234の他端は接地されている。第２増幅トランジスタ241，242，243，244のドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ241，242，243，244の入力部を構成するゲート端子は第２転送トランジスタ271，272，273，274のソース端子に接続されている。選択トランジスタ291，292，293，294のドレイン端子は第２増幅トランジスタ241，242，243，244のソース端子に接続されており、選択トランジスタ291，292，293，294のソース端子は垂直信号線120に接続されている。選択トランジスタ291，292，293，294のゲート端子は垂直走査回路300に接続されており、選択パルスΦSEL1，ΦSEL2，ΦSEL3，ΦSEL4が供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【００４２】
光電変換素子201，202，203，204は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。第１転送トランジスタ211，212，213，214は、光電変換素子201，202，203，204に蓄積された信号電荷を電荷保持部230に転送するトランジスタである。第１転送トランジスタ211，212，213，214のオン／オフは、垂直走査回路300からの転送パルスΦTX1-1，ΦTX1-2，ΦTX1-3，ΦTX1-4によって制御される。電荷保持部230は、光電変換素子201，202，203，204から転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。
【００４３】
第１リセットトランジスタ220は、電荷保持部230をリセットするトランジスタである。第１リセットトランジスタ220のオン／オフは、垂直走査回路300からのリセットパルスΦRST1によって制御される。第１リセットトランジスタ220と第１転送トランジスタ211，212，213，214を同時にオンにすることによって、光電変換素子201，202，203，204をリセットすることも可能である。電荷保持部230／光電変換素子201，202，203，204のリセットは、電荷保持部230／光電変換素子201，202，203，204に蓄積されている電荷量を制御して電荷保持部230／光電変換素子201，202，203，204の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。
【００４４】
第１増幅トランジスタ240は、ゲート端子に入力される、電荷保持部230に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源280は、第１増幅トランジスタ240の負荷として機能し、第１増幅トランジスタ240を駆動する電流を第１増幅トランジスタ240に供給する。第１増幅トランジスタ240と電流源280はソースフォロワ回路を構成する。
【００４５】
クランプ容量260は、第１増幅トランジスタ240から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。第２転送トランジスタ271，272，273，274は、クランプ容量260の他端の電圧レベルをサンプルホールドし、アナログメモリ231，232，233，234に蓄積するトランジスタである。第２転送トランジスタ271，272，273，274のオン／オフは、垂直走査回路300からの転送パルスΦTX2-1，ΦTX2-2，ΦTX2-3，ΦTX2-4によって制御される。
【００４６】
第２リセットトランジスタ221，222，223，224は、アナログメモリ231，232，233，234をリセットするトランジスタである。第２リセットトランジスタ221，222，223，224のオン／オフは、垂直走査回路300からのリセットパルスΦRST2-1，ΦRST2-2，ΦRST2-3，ΦRST2-4によって制御される。アナログメモリ231，232，233，234のリセットは、アナログメモリ231，232，233，234に蓄積されている電荷量を制御してアナログメモリ231，232，233，234の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ231，232，233，234は、第２転送トランジスタ271，272，273，274によってサンプルホールドされたアナログ信号を保持・蓄積する。
【００４７】
アナログメモリ231，232，233，234の容量は、電荷保持部230の容量よりも大きな容量に設定される。アナログメモリ231，232，233，234には、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
【００４８】
第２増幅トランジスタ241，242，243，244は、ゲート端子に入力される、アナログメモリ231，232，233，234に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタ241，242，243，244と、垂直信号線120に接続された電流源130とはソースフォロワ回路を構成する。選択トランジスタ291，292，293，294は、画素100を選択し、第２増幅トランジスタ241，242，243，244の出力を垂直信号線120に伝えるトランジスタである。選択トランジスタ291，292，293，294のオン／オフは、垂直走査回路300からの選択パルスΦSEL1，ΦSEL2，ΦSEL3，ΦSEL4によって制御される。
【００４９】
図4に示す回路要素のうち、光電変換素子201，202，203，204、第１転送トランジスタ211，212，213，214、電荷保持部230、第１リセットトランジスタ220、第１増幅トランジスタ240、電流源280は第１基板20に配置されている。また、クランプ容量260、第２転送トランジスタ271，272，273，274、第２リセットトランジスタ221，222，223，224、アナログメモリ231，232，233，234、第２増幅トランジスタ241，242，243，244、選択トランジスタ291，292，293，294は第２基板21に配置されている。
【００５０】
第１基板20と第２基板21の間には、接続部250が配置されている。第１基板20の第１増幅トランジスタ240から出力された増幅信号は、接続部250を介して第２基板21へ出力される。
【００５１】
図4では、接続部250が第１増幅トランジスタ240のソース端子および電流源280の一端とクランプ容量260の一端との間の経路に配置されているが、これに限らない。接続部250は、第１転送トランジスタ211，212，213，214から第２転送トランジスタ271，272，273，274までの電気的に接続された経路上のどこに配置されていてもよい。
【００５２】
例えば、第１転送トランジスタ211，212，213，214のソース端子と、電荷保持部230の一端、第１リセットトランジスタ220のソース端子、および第１増幅トランジスタ240のゲート端子との間の経路に接続部250が配置されていてもよい。あるいは、クランプ容量260の他端と、第２転送トランジスタ271，272，273，274のドレイン端子との間の経路に接続部250が配置されていてもよい。
【００５３】
次に、図5を参照し、画素100の動作を説明する。図5は、垂直走査回路300から行毎に画素100に供給される制御信号を示している。以下では、図4に示した4画素で構成される画素セルの単位で動作を説明する。
【００５４】
［期間T1の動作］
まず、リセットパルスΦRST1が“L”（Low）レベルから“H”（High）レベルに変化することで、第１リセットトランジスタ220がオンとなる。同時に、転送パルスΦTX1-1が“L”レベルから“H”レベルに変化することで、第１転送トランジスタ211がオンとなる。これによって、第１画素の光電変換素子201がリセットされる。
【００５５】
続いて、リセットパルスΦRST1および転送パルスΦTX1-1が“H”レベルから“L”レベルに変化することで、第１リセットトランジスタ220および第１転送トランジスタ211がオフとなる。これによって、第１画素の光電変換素子201のリセットが終了し、第１画素の露光（信号電荷の蓄積）が開始される。上記と同様にして、第２画素の光電変換素子202、第３画素の光電変換素子203、第４画素の光電変換素子204が順にリセットされ、各画素の露光が開始される。図4では、転送パルスΦTX1-1，ΦTX1-2，ΦTX1-3，ΦTX1-4が“H”レベルになるタイミングでリセットパルスΦRST1が“H”レベルになっているが、光電変換素子201，202，203，204をリセットする期間中、リセットパルスΦRST1が常に“H”レベルであってもよい。
【００５６】
［期間T2の動作］
続いて、リセットパルスΦRST2-1が“L”レベルから“H”レベルに変化することで、第２リセットトランジスタ221がオンとなる。これによって、アナログメモリ231がリセットされる。同時に、転送パルスΦTX2-1が“L”レベルから“H”レベルに変化することで、第２転送トランジスタ271がオンとなる。これによって、クランプ容量260の他端の電位が電源電圧VDDにリセットされると共に、第２転送トランジスタ271がクランプ容量260の他端の電位のサンプルホールドを開始する。
【００５７】
続いて、リセットパルスΦRST1が“L”レベルから“H”レベルに変化することで、第１リセットトランジスタ220がオンとなる。これによって、電荷保持部230がリセットされる。続いて、リセットパルスΦRST1が“H”レベルから“L”レベルに変化することで、第１リセットトランジスタ220がオフとなる。これによって、電荷保持部230のリセットが終了する。電荷保持部230のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部230のリセットを行うことによって、電荷保持部230のリーク電流によるノイズをより低減することができる。
【００５８】
続いて、リセットパルスΦRST2-1が“H”レベルから“L”レベルに変化することで、第２リセットトランジスタ221がオフとなる。これによって、アナログメモリ231のリセットが終了する。この時点でクランプ容量260は、第１増幅トランジスタ240から出力される増幅信号（電荷保持部230のリセット後の増幅信号）をクランプしている。
【００５９】
［期間T3の動作］
まず、転送パルスΦTX1-1が“L”レベルから“H”レベルに変化することで、第１転送トランジスタ211がオンとなる。これによって、光電変換素子201に蓄積されている信号電荷が、第１転送トランジスタ211を介して電荷保持部230に転送され、電荷保持部230に蓄積される。これによって、第１画素の露光（信号電荷の蓄積）が終了する。期間T1における第１画素の露光開始から期間T3における第１画素の露光終了までの期間が露光期間（信号蓄積期間）である。続いて、転送パルスΦTX1-1が“H”レベルから“L”レベルに変化することで、第１転送トランジスタ211がオフとなる。
【００６０】
続いて、転送パルスΦTX2-1が“H”レベルから“L”レベルに変化することで、第２転送トランジスタ271がオフとなる。これによって、第２転送トランジスタ271がクランプ容量260の他端の電位のサンプルホールドを終了する。
【００６１】
［期間T4の動作］
上述した期間T2，T3の動作は第１画素の動作である。期間T4では、第２画素、第３画素、第４画素の各画素について、期間T2，T3の動作と同様の動作が行われる。各画素の露光期間の長さを同一とすることがより望ましい。
【００６２】
以下では、アナログメモリ231の一端の電位の変化について説明する。アナログメモリ232，233，234の一端の電位の変化についても同様である。電荷保持部230のリセットが終了した後に光電変換素子201から電荷保持部230に信号電荷が転送されることによる電荷保持部230の一端の電位の変化をΔVfd、第１増幅トランジスタ240のゲインをα1とすると、光電変換素子201から電荷保持部230に信号電荷が転送されることによる第１増幅トランジスタ240のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。
【００６３】
アナログメモリ231と第２転送トランジスタ271の合計のゲインをα2とすると、光電変換素子201から電荷保持部230に信号電荷が転送された後の第２転送トランジスタ271のサンプルホールドによるアナログメモリ231の一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。アナログメモリ231のリセットが終了した時点のアナログメモリ231の一端の電位は電源電圧VDDであるため、光電変換素子201から電荷保持部230に信号電荷が転送された後、第２転送トランジスタ271によってサンプルホールドされたアナログメモリ231の一端の電位Vmemは以下の（１）式となる。（１）式において、ΔVmem<0、ΔVfd<0である。
Vmem＝VDD＋ΔVmem
＝VDD＋α1×α2×ΔVfd ・・・（１）
【００６４】
また、α2は以下の（２）式となる。（２）式において、CLはクランプ容量260の容量値であり、CSHはアナログメモリ231の容量値である。ゲインの低下をより小さくするため、クランプ容量260の容量CLはアナログメモリ231の容量CSHよりも大きいことがより望ましい。
【００６５】
【数１】
【００６６】
［期間T5の動作］
期間T5では、アナログメモリ231，232，233，234に蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、第１画素からの信号の読み出しが行われる。選択パルスΦSET1が“L”レベルから“H”レベルに変化することで、選択トランジスタ291がオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタ291を介して垂直信号線120へ出力される。
【００６７】
続いて、リセットパルスΦRST2-1が“L”レベルから“H”レベルに変化することで、第２リセットトランジスタ221がオンとなる。これによって、アナログメモリ231がリセットされ、リセット時のアナログメモリ231の一端の電位に基づく信号が選択トランジスタ291を介して垂直信号線120へ出力される。
【００６８】
続いて、リセットパルスΦRST2-1が“H”レベルから“L”レベルに変化することで、第２リセットトランジスタ221がオフとなる。続いて、選択パルスΦSET1が“H”レベルから“L”レベルに変化することで、選択トランジスタ291がオフとなる。
【００６９】
列処理回路350は、（１）式に示した電位Vmemに基づく信号と、アナログメモリ231をリセットしたときのアナログメモリ231の一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子201に蓄積された信号電荷が電荷保持部230に転送された直後の電荷保持部230の一端の電位と、電荷保持部230の一端がリセットされた直後の電荷保持部230の電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ231をリセットすることによるノイズ成分と、電荷保持部230をリセットすることによるノイズ成分とを抑圧した、光電変換素子201に蓄積された信号電荷に基づく信号成分を得ることができる。
【００７０】
列処理回路350から出力された信号は、水平走査回路400によって出力アンプ410へ出力される。出力アンプ410は、水平走査回路400から出力された信号を処理し、画像信号として出力する。以上で、第１画素からの信号の読み出しが終了する。
【００７１】
［期間T6の動作］
続いて、第２画素、第３画素、第４画素の各画素について、期間T5における第１画素の動作と同様の動作が行われる。
【００７２】
上記の動作では、光電変換素子201，202，203，204から電荷保持部230に転送された信号電荷を電荷保持部230が各画素100の読み出しタイミングまで保持していなければならない。電荷保持部230が信号電荷を保持している期間中にノイズが発生すると、電荷保持部230が保持している信号電荷にノイズが重畳され、信号品質（S/N）が劣化する。
【００７３】
電荷保持部230が信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、電荷保持部230のリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子201，202，203，204以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnは（qid＋qpn）tcとなる。
【００７４】
電荷保持部230の容量をCfd、アナログメモリ231，232，233，234の容量をCmemとし、CfdとCmemの比（Cmem/Cfd）をAとする。また、前述したように、第１増幅トランジスタ240のゲインをα1、アナログメモリ231，232，233，234と第２転送トランジスタ271，272，273，274の合計のゲインをα2とする。露光期間中に光電変換素子201，202，203，204で発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ231，232，233，234に保持される信号電荷はA×α1×α2×Qphとなる。
【００７５】
光電変換素子201，202，203，204から電荷保持部230に転送された信号電荷に基づく信号は第２転送トランジスタ271，272，273，274によってサンプルホールドされ、アナログメモリ231，232，233，234に格納される。したがって、電荷保持部230に信号電荷が転送されてからアナログメモリ231，232，233，234に信号電荷が格納されるまでの時間は短く、電荷保持部230で発生したノイズは無視することができる。アナログメモリ231，232，233，234が信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α1×α2×Qph/Qnとなる。
【００７６】
一方、特許文献２に記載された従来技術のように、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のS/NはQph/Qnとなる。したがって、本実施形態のS/Nは従来技術のS/NのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリ231，232，233，234の容量値を設定する（例えば、アナログメモリ231，232，233，234の容量値を電荷保持部230の容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。
【００７７】
本実施形態では、垂直方向の位置（以下、垂直位置と記載）が同一である画素セルの動作のタイミングは同一であるが、垂直位置が異なる画素セルの動作のタイミングは異なる。図6は、垂直位置（V1，V2，・・・，Vn）が異なる画素セルの動作のタイミングを模式的に示している。図6の垂直方向の位置が画素セルの配列における垂直位置を示し、水平方向の位置が時間位置を示している。
【００７８】
リセット期間は図5の期間T1に相当し、信号転送期間は図5の期間T2，T3，T4に相当し、読み出し期間は図5の期間T5，T6に相当する。図6に示すように、垂直位置が異なる画素セルではリセット期間および信号転送期間は同一である。一方、垂直位置が異なる画素セルでは読み出し期間が異なる。上述した動作では、同一の画素セル内の画素毎に露光のタイミングが異なるが、画素セルの全体では露光の同時性を実現することができる。
【００７９】
次に、接続部250の構成を説明する。図7は接続部250の構成を模式的に示している。図7に示すように、接続部250はマイクロパッド251，253とマイクロバンプ252で構成されている。4画素で構成される画素セル毎に1つの接続部250が配置されている。図3に示す第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面に、第２基板21との接続用の電極であるマイクロパッド251が形成される。また、第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド251と対応する位置に、第１基板20との接続用の電極であるマイクロパッド253が形成される。
【００８０】
マイクロパッド251とマイクロパッド253の間にはマイクロバンプ252が形成されている。第１基板20と第２基板21は、マイクロパッド251とマイクロパッド253が互いに対向するように重ねて配置され、マイクロパッド251とマイクロパッド253間がマイクロバンプ252によって電気的に接続されるように一体化されている。
【００８１】
マイクロパッド251は、第1基板20における画素100Aの配列上の領域101（接続領域）で第1基板20に接合される。すなわち、マイクロパッド251は領域101で第1基板20上の画素100Aと接続している。画素100Aの配列の面内における領域101の面積はマイクロパッド251の面積と同等である。また、マイクロパッド253は、第2基板21における画素100Bの配列上の領域102で第2基板21に接合される。すなわち、マイクロパッド253は領域102で第2基板21上の画素100Bと接続している。画素100Bの配列の面内における領域102の面積はマイクロパッド253の面積と同等である。
【００８２】
本実施形態ではマイクロバンプを設けているが、マイクロバンプを設けずに、第１基板20の表面に設けたマイクロパッド（第１の電極）と、第２基板21の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１基板20と第２基板21を接続してもよい。画素100以外の構成についても第１基板20と第２基板21の間で信号の授受が必要となる場合があるが、同様にマイクロパッドとマイクロバンプを使用して第１基板20と第２基板21を接続したり、マイクロパッド同士を直接接続して第１基板20と第２基板21を接続したりすることが可能である。
【００８３】
次に、画素100の配列に対する接続部250の配置位置を説明する。以下では、第1基板20における画素100Aの配列に対する接続部250の配置位置を説明するが、第2基板21における画素100Bの配列に対する接続部250の配置位置についても同様である。
【００８４】
図8は、第1基板20における画素100Aの配列に対する接続部250の配置位置を示している。図8は、画素部200の面に垂直な方向から画素100Aを見た状態を示している。図8(a)に示す画素セル140A、および図8(b)に示す画素セル140Bは、画素部200の面内において、水平位置（列位置）が同一で垂直位置（行位置）が異なる、垂直方向に連続して配置された4つの画素100Aで構成されている。画素部200を構成する全ての画素100Aは、画素セル140A，140Bのいずれかに分類される。画素セル140Aに対応する接続部250Aは、画素セル140A内の上側2つの画素100Aにまたがるように形成される。また、画素セル140Bに対応する接続部250Bは、画素セル140B内の下側2つの画素100Aにまたがるように形成される。
【００８５】
図8(c)に示すように画素セル140Aと画素セル140Bは、画素部200において水平方向に隣接するように配置される。画素セル140Aに対応する接続部250Aの位置（言い換えると、接続部250Aと接続するための接続領域101の位置）と、画素セル140Bに対応する接続部250Bの位置（言い換えると、接続部250Bと接続するための接続領域101の位置）とは、互いの位置関係が、接続部250Aと接続部250B間のクリアランスを十分に確保できるような所定の位置関係となるように予め決定される。
【００８６】
例えば、接続部250Aの位置は、画素セル140A，140Bを合わせた領域の所定位置に決定され、接続部250Bの位置は、画素セル140A，140Bを合わせた領域において、接続部250Aの位置に応じて、接続部250Aの位置と所定の幾何学関係を有する位置に決定される。図8(c)に示す例では、接続部250Aの位置は、画素セル140A内の上側2つの画素100Aと画素セル140B内の上側2つの画素100Aとの中心位置に決定され、接続部250Bの位置は、画素セル140A内の下側2つの画素100Aと画素セル140B内の下側2つの画素100Aとの中心位置に決定される。このため、接続部250Aは、画素セル140A内の上側2つの画素100Aと画素セル140B内の上側2つの画素100Aにまたがるように形成され、接続部250Bは、画素セル140A内の下側2つの画素100Aと画素セル140B内の下側2つの画素100Aにまたがるように形成される。
【００８７】
図8(c)に示す例では、接続部250A，250Bは、画素セル140A，140Bを合わせた領域において、接続部250Aと接続部250Bの間隔が所定以上となるように、分散して配置されている。また、接続部250A，250Bは、画素セル140A，140Bを合わせた領域の中心点P1を基準にして対称な位置にある。隣接する画素セル140A，140Bにまたがるように接続部250A，250Bを形成することで、画素セル140A，140Bを合わせた領域内で接続部250A，250Bを分散して配置することが可能となる。
【００８８】
図8(c)に示すように、画素セル140Aと画素セル140Bが隣接して配置された状態では、接続部250Aと接続部250B間の十分なクリアランスを確保することができる。これらの画素セル140Aと画素セル140Bで構成される画素ユニットを2次元方向に配列することで、画素部200が構成される。
【００８９】
以上のように、画素セル内における接続部250の位置が異なる2つの画素セルを組み合わせて1つの画素ユニットを構成し、この画素ユニットで画素部200を構成することにより、画素部200の面内の水平方向に対して画素ピッチの2倍のピッチで接続部250を配置することが可能となる。また、画素部200の面内の垂直方向に対しても画素ピッチの2倍のピッチで接続部250を配置することが可能となる。この結果、画素部200の面内の垂直方向に並んだ複数の画素100で画素セルを構成する場合でも、画素部200の面内の垂直方向・水平方向ともに接続部250間のクリアランスを確保することが可能となる。
【００９０】
本実施形態では、垂直方向に連続して配置された4つの画素100で画素セルを構成したが、これに限るものではなく、目的を逸脱しない範囲での変更が可能であることは言うまでもない。また、信号線の増加に対応できるのであれば、水平方向に並んだ複数の画素100で画素セルを構成してもよい。
【００９１】
上述したように、本実施形態によれば、いずれかの画素セルに対応する接続部と接続する接続領域が、他の画素セルに対応する接続部と接続する接続領域の位置に応じた位置にあるため、接続部間のクリアランスを確保することができる。また、隣接する画素セル間で一方の画素セルの接続領域と他方の画素セルの接続領域とが所定の位置関係を有することによって、隣接する画素セルにおける接続部間のクリアランスを確保することができる。本実施形態では、2つの画素セルで構成される画素ユニット内における接続部間のクリアランスを確保することができる。
【００９２】
また、複数の画素間で一部の回路要素を共有しているため、複数の画素間で回路要素を共有しない場合と比較して、チップ面積を低減することができる。さらに、複数の画素間で第１増幅トランジスタ240および電流源280を共有しているため、同時に動作する電流源の数を抑えることができる。このため、多数の電流源が同時に動作することによる電源電圧の電圧降下やGND（グランド）電圧の上昇等の発生を低減することができる。
【００９３】
また、画素の全ての回路要素を1枚の基板に配置する場合と比較して、第１基板20の光電変換素子の面積を大きくすることが可能となるため、感度が向上する。さらに、アナログメモリを用いることによって、第２基板21に設ける信号蓄積用の領域の面積を小さくすることができる。
【００９４】
また、アナログメモリ231，232，233，234を設けたことによって、信号品質の劣化を低減することができる。特に、アナログメモリの容量値を電荷保持部の容量値よりも大きくする（例えば、アナログメモリの容量値を電荷保持部の容量値の5倍以上にする）ことによって、アナログメモリが保持する信号電荷が、電荷保持部が保持する信号電荷よりも大きくなる。このため、アナログメモリのリーク電流による信号劣化の影響を小さくすることができる。
【００９５】
また、クランプ容量260および第２転送トランジスタ271，272，273，274を設けることによって、第１基板20で発生するノイズの影響を低減することができる。第１基板20で発生するノイズには、第１増幅トランジスタ240に接続される回路（例えば第１リセットトランジスタ220）の動作に由来して第１増幅トランジスタ240の入力部で発生するノイズ（例えばリセットノイズ）や、第１増幅トランジスタ240の動作特性に由来するノイズ（例えば第１増幅トランジスタ240の回路閾値のばらつきによるノイズ）等がある。
【００９６】
また、アナログメモリ231，232，233，234をリセットしたときの信号と、光電変換素子201，202，203，204から電荷保持部230へ信号電荷を転送することによって発生する第１増幅トランジスタ240の出力の変動に応じた信号とを時分割で画素100から出力し、画素100の外部で各信号の差分処理を行うことによって、第２基板21で発生するノイズの影響を低減することができる。第２基板21で発生するノイズには、第２増幅トランジスタ241，242，243，244に接続される回路（例えば第２リセットトランジスタ221，222，223，224）の動作に由来して第２増幅トランジスタ241，242，243，244の入力部で発生するノイズ（例えばリセットノイズ）等がある。
【００９７】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態における固体撮像装置の構成は、画素セル内の接続部250の位置が異なること以外は、第１の実施形態で説明した構成と同様である。以下では、第１の実施形態と異なる部分について説明する。
【００９８】
以下では、第1基板20における画素100Aの配列に対する接続部250の配置位置を説明するが、第2基板21における画素100Bの配列に対する接続部250の配置位置についても同様である。
【００９９】
図9は、第1基板20における画素100Aの配列に対する接続部250の配置位置を示している。図9は、画素部200の面に垂直な方向から画素100Aを見た状態を示している。図9(a)に示す画素セル140A、図9(b)に示す画素セル140B、図9(c)に示す画素セル140C、および図9(d)に示す画素セル140Dは、画素部200の面内において、水平位置（列位置）が同一で垂直位置（行位置）が異なる、垂直方向に連続して配置された4つの画素100Aで構成されている。画素部200を構成する全ての画素100は、画素セル140A，140B，140C，140Dのいずれかに分類される。
【０１００】
画素セル140Aに対応する接続部250Aは、画素セル140A内の最上部の画素100Aにまたがるように形成される。画素セル140Bに対応する接続部250Bは、画素セル140B内の下から2番目の画素100Aにまたがるように形成される。画素セル140Cに対応する接続部250Cは、画素セル140C内の上から2番目の画素100Aにまたがるように形成される。画素セル140Dに対応する接続部250Dは、画素セル140D内の最下部の画素100Aにまたがるように形成される。
【０１０１】
図9(e)に示すように画素セル140Aと画素セル140Bは、画素部200において水平方向に隣接するように配置される。画素セル140Aに対応する接続部250Aの位置（言い換えると、接続部250Aと接続するための接続領域101の位置）と、画素セル140Bに対応する接続部250Bの位置（言い換えると、接続部250Bと接続するための接続領域101の位置）とは、互いの位置関係が、接続部250Aと接続部250B間のクリアランスを十分に確保できるような所定の位置関係となるように予め決定される。
【０１０２】
同様に、図9(e)に示すように画素セル140Cと画素セル140Dは、画素部200において水平方向に隣接するように配置される。画素セル140Cに対応する接続部250Cの位置（言い換えると、接続部250Cと接続するための接続領域101の位置）と、画素セル140Dに対応する接続部250Dの位置（言い換えると、接続部250Dと接続するための接続領域101の位置）とは、互いの位置関係が、接続部250Cと接続部250D間のクリアランスを十分に確保できるような所定の位置関係となるように予め決定される。
【０１０３】
また、画素セル140Aに対応する接続部250Aの位置と、画素セル140Cに対応する接続部250Cの位置とは、互いの位置関係が、接続部250Aと接続部250C間のクリアランスを十分に確保できるような所定の位置関係となるように予め決定される。同様に、画素セル140Bに対応する接続部250Bの位置と、画素セル140Cに対応する接続部250Cの位置とは、互いの位置関係が、接続部250Bと接続部250C間のクリアランスを十分に確保できるような所定の位置関係となるように予め決定される。また、画素セル140Bに対応する接続部250Bの位置と、画素セル140Dに対応する接続部250Dの位置とは、互いの位置関係が、接続部250Bと接続部250D間のクリアランスを十分に確保できるような所定の位置関係となるように予め決定される。
【０１０４】
例えば、接続部250Aの位置は、画素セル140A，140Bを合わせた領域の所定位置に決定され、接続部250Bの位置は、画素セル140A，140Bを合わせた領域において、接続部250Aの位置に応じて、接続部250Aの位置と所定の幾何学関係を有する位置に決定される。また、接続部250Cの位置は、画素セル140C，140Dを合わせた領域において、接続部250A，250Bの位置に応じて、接続部250A，250Bの位置と所定の幾何学関係を有する位置に決定される。さらに、接続部250Dの位置は、画素セル140C，140Dを合わせた領域において、接続部250B，250Cの位置に応じて、接続部250B，250Cの位置と所定の幾何学関係を有する位置に決定される。
【０１０５】
図9(e)に示す例では、接続部250Aの位置は、画素セル140A内の最上部の画素100Aと画素セル140B内の最上部の画素100Aとの中心位置に決定され、接続部250Bの位置は、画素セル140A内の下から2番目の画素100Aと画素セル140B内の下から2番目の画素100Aとの中心位置に決定される。このため、接続部250Aは、画素セル140A内の最上部の画素100Aと画素セル140B内の最上部の画素100Aにまたがるように形成され、接続部250Bは、画素セル140A内の下から2番目の画素100Aと画素セル140B内の下から2番目の画素100Aにまたがるように形成される。
【０１０６】
また、図9(e)に示す例では、接続部250Cの位置は、画素セル140C内の上から2番目の画素100Aと画素セル140D内の上から2番目の画素100Aとの中心位置に決定され、接続部250Dの位置は、画素セル140C内の最下部の画素100Aと画素セル140D内の最下部の画素100Aとの中心位置に決定される。このため、接続部250Cは、画素セル140C内の上から2番目の画素100Aと画素セル140D内の上から2番目の画素100Aにまたがるように形成され、接続部250Dは、画素セル140C内の最下部の画素100Aと画素セル140D内の最下部の画素100Aにまたがるように形成される。
【０１０７】
図9(e)に示す例では、接続部250A，250B，250C，250Dは、画素セル140A，140B，140C，140Dを合わせた領域において、各接続部どうしの間隔が所定以上となるように、分散して配置されている。また、接続部250A，250Dは、画素セル140A，140B，140C，140Dを合わせた領域の中心点P2を基準にして対称な位置にある。同様に、接続部250B，250Cは、この中心点P2を基準にして対称な位置にある。隣接する画素セル140A，140Bにまたがるように接続部250A，250Bを形成し、隣接する画素セル140C，140Dにまたがるように接続部250C，250Dを形成することで、画素セル140A，140B，140C，140Dを合わせた領域内で接続部250A，250B，250C，250Dを分散して配置することが可能となる。
【０１０８】
全ての接続部どうしの間隔をより広くするため、接続部250A，250B，250C，250Dの互いの所定方向の間隔が等間隔となることが望ましい。より具体的には、図10に示すように、基準軸a1に平行な方向（垂直方向）の接続部250A，250Bの間隔D1と、基準軸a1に平行な方向（垂直方向）の接続部250C，250Dの距離D2とが等しい。同様に、基準軸a2に平行な方向の接続部250A，250Cの間隔D3と、基準軸a2に平行な方向の接続部250B，250Dの距離D4とが等しい。また、接続部250B，250Cの間隔D5も間隔D3，D4と等しい。
【０１０９】
図9(e)に示すように、画素セル140A，140B，140C，140Dが配置された状態では、それぞれの接続部間の十分なクリアランスを確保することができる。これらの画素セル140A，140B，140C，140Dで構成される画素ユニットを2次元方向に配列することで、画素部200が構成される。
【０１１０】
以上のように、画素セル内における接続部250の位置が異なる4つの画素セルを組み合わせて1つの画素ユニットを構成し、この画素ユニットで画素部200を構成することにより、それぞれの接続部250を互いに最も離れた位置に配置することが可能となる。この結果、画素部200の面内の垂直方向に並んだ複数の画素100で画素セルを構成する場合でも、画素部200の面内の垂直方向・水平方向ともに接続部250間のクリアランスを確保することが可能となる。本実施形態では、第１の実施形態よりも、接続部250間の水平方向のクリアランスをより広くすることが可能となる。
【０１１１】
本実施形態では、垂直方向に連続して配置された4つの画素100で画素セルを構成したが、これに限るものではなく、目的を逸脱しない範囲での変更が可能であることは言うまでもない。また、信号線の増加に対応できるのであれば、水平方向に並んだ複数の画素100で画素セルを構成してもよい。
【０１１２】
上述したように、本実施形態によれば、いずれかの画素セルに対応する接続部と接続する接続領域が、他の画素セルに対応する接続部と接続する接続領域の位置に応じた位置にあるため、接続部間のクリアランスを確保することができる。また、隣接する画素セル間で一方の画素セルの接続領域と他方の画素セルの接続領域とが所定の位置関係を有することによって、隣接する画素セルにおける接続部間のクリアランスを確保することができる。本実施形態では、4つの画素セルで構成される画素ユニット内における接続部間のクリアランスを確保することができる。さらに、1つの画素ユニット内における接続部間の所定方向の間隔を等間隔にすることによって、接続部間のクリアランスをより広くすることができる。
【０１１３】
画素セル内の接続部の位置に起因しない、チップ面積を低減する効果やノイズの影響を低減する効果等については、第１の実施形態と同様の効果が得られる。
【０１１４】
本発明に係る出力回路は例えば選択トランジスタ291，292，293，294に対応する。本発明に係る信号蓄積回路は例えばアナログメモリ231，232，233，234に対応する。本発明に係る制御回路は例えば垂直走査回路300に対応する。本発明に係る増幅回路（増幅トランジスタ）は例えば第１増幅トランジスタ240に対応する。本発明に係るノイズ低減回路は例えばクランプ容量260および第２転送トランジスタ271，272，273，274（トランジスタ）に対応する。本発明に係る転送回路は例えば第１転送トランジスタ211，212，213，214に対応する。
【０１１５】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、2枚の基板が接続部で接続されている固体撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、3枚以上の基板のうち2枚の基板が第１の基板と第２の基板に相当する。
【０１１６】
例えば、本発明の一態様に係る固体撮像装置は、
「複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換手段と、
前記光電変換手段で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力手段と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、
いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする固体撮像装置。」
であってもよい。
【０１１７】
例えば、本発明の一態様に係る撮像装置は、
「複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換手段と、
前記光電変換手段で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力手段と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、
いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする撮像装置。」
であってもよい。
【０１１８】
上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。
【０１１９】
例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されており、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にある固体撮像装置の前記画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、
前記第１の基板に含まれる光電変換素子で信号を発生するモジュールと、
前記光電変換素子で発生し、前記接続部を経由した信号を、前記第２の基板に含まれる出力回路を介して前記画素から出力するモジュールと、
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。
【０１２０】
上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。
【０１２１】
ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
【０１２２】
また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【０１２３】
以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。
【０１２４】
本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。
【符号の説明】
【０１２５】
1・・・レンズ部、2・・・レンズ制御装置、3・・・固体撮像装置、4・・・駆動回路、5・・・メモリ、6・・・信号処理回路、7・・・記録装置、8・・・制御装置、9・・・表示装置、100，100A，100B・・・画素、130，280・・・電流源、200・・・画素部、201，202，203，204・・・光電変換素子、211，212，213，214・・・第１転送トランジスタ、220・・・第１リセットトランジスタ、221，222，223，224・・・第２リセットトランジスタ、230・・・電荷保持部、231，232，233，234・・・アナログメモリ、240・・・第１増幅トランジスタ、241，242，243，244・・・第２増幅トランジスタ、250，250A，250B，250C，250D・・・接続部、251，253マイクロパッド、252・・・マイクロバンプ、260・・・クランプ容量、271，272，273，274・・・第２転送トランジスタ、291，292，293，294・・・選択トランジスタ、300・・・垂直走査回路、350・・・列処理回路、400・・・水平走査回路、410・・・出力アンプ
【技術分野】
【０００１】
本発明は、画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置および撮像装置に関する。また、本発明は、画素から信号を読み出す信号読み出し方法に関する。
【背景技術】
【０００２】
近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。
【０００３】
従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。
【０００４】
この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。
【０００５】
ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。
【０００６】
この問題を解決するために、単位セル毎に配線層側にマイクロパッドを形成したMOSイメージセンサチップと、MOSイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続してなる固体撮像装置が特許文献１に開示されている。また、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献２に開示されている。
【０００７】
図11(a)は、上述した2枚の基板が貼り合わされて構成される固体撮像装置の断面構成を示している。第１基板90と第２基板91が、マイクロパッドおよびマイクロバンプを含む接続部900によって電気的に接続されている。図11(b)は固体撮像装置の第１基板90の平面構成を示している。第１基板90において2次元の行列状に画素910が配列されている。
【０００８】
2枚の基板を接続するための接続部となるマイクロバンプの作製には、めっきなどが用いられる。現在の技術を用いて作製できるマイクロバンプのピッチは10μm程度である。このため、10μm未満の画素ピッチを持つMOSイメージセンサチップでは、1つの画素に対して1つのマイクロバンプを作製することは困難である。
【０００９】
したがって、画素ピッチの狭い固体撮像装置では、マイクロバンプの作製を容易にするために複数の画素で一部の回路を共有し、共有された複数の画素によって構成される画素セル毎に1つの接続部を設ける必要がある。例えば、水平方向（行方向）と垂直方向（列方向）のそれぞれ2画素ずつ、合計4画素で画素セルを構成する場合、接続部のピッチが水平方向、垂直方向ともに画素ピッチの2倍となり、接続部間のクリアランス（間隔）を確保することが可能になる。このため、画素ピッチが狭い場合でも接続部の作製が可能となる。このように複数の画素で回路を共有することにより、接続部間のクリアランスを確保することが可能になる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−４９３６１号公報
【特許文献２】特開２０１０−２１９３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
一般的に、固体撮像装置は、行毎に画素の露光や信号の読み出しを行うように構成されており、これらの制御を行うための制御信号を伝送する信号線が行毎に配置されている。水平方向に並んだ複数の画素で画素セルを構成する場合、画素セル内では画素毎に異なるタイミングで制御を行う必要があるため、同一行の異なる列位置の画素に対して異なるタイミングで制御信号を供給するための信号線を、画素セルを構成する画素毎に配置する必要があり、同一行に対する信号線の本数が増加する。このため、垂直方向に並んだ複数の画素で画素セルを構成することが望ましい。垂直方向に並んだ複数の画素で画素セルを構成する場合には、同一行の異なる列位置の画素は異なる画素セルに属しており、同一行の異なる列位置の画素を同一のタイミングで制御することが可能なため、同一行の異なる列位置の画素に対して同一の信号線で制御信号を供給することが可能となる。
【００１２】
垂直方向に並んだ複数の画素で画素セルを構成する場合、接続部間の垂直方向のクリアランスを確保することは可能になる。しかしながら、画素セル内の接続部の位置が全ての画素セルで同一の位置に固定されていると、水平方向のクリアランスを確保することが困難となる。
【００１３】
図12は、垂直方向に並んだ4つの画素で画素セルを構成した例を模式的に示している。図12は、画素が配置された画素アレイの面に垂直な方向から画素を見た状態を示している。画素セル920Aは4つの画素910で構成されており、画素セル920Aの中心位置に接続部900Aが配置されている。画素セル920Bは4つの画素910で構成されており、画素セル920Bの中心位置に接続部900Bが配置されている。図12に示すように画素セルを構成した場合、画素セル920A，920Bに対して垂直方向に隣接する画素セルにおける接続部と画素セル920A，920Bの接続部900A，900Bとの垂直方向のクリアランスは確保される。しかし、接続部900Aと接続部900Bとの水平方向のクリアランスを確保することが困難である。
【００１４】
本発明は、上述した課題に鑑みてなされたものであって、接続部間のクリアランスを確保することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様に係る固体撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、を有し、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする。
【００１６】
本発明の他の態様に係る撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、を有し、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする。
【００１７】
本発明の他の態様に係る信号読み出し方法は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されており、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にある固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、前記第１の基板に含まれる光電変換素子で信号を発生するステップと、前記光電変換素子で発生し、前記接続部を経由した信号を、前記第２の基板に含まれる出力回路を介して前記画素から出力するステップと、を有することを特徴とする。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態による固体撮像装置を適用した撮像装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態による固体撮像装置の構成を示すブロック図である。
【図３】本発明の第１の実施形態による固体撮像装置の断面図である。
【図４】本発明の第１の実施形態による固体撮像装置が備える画素の回路構成を示す回路図である。
【図５】本発明の第１の実施形態による固体撮像装置が備える画素の動作を示すタイミングチャートである。
【図６】本発明の第１の実施形態による固体撮像装置が備える画素の動作を示すタイミングチャートである。
【図７】本発明の第１の実施形態による固体撮像装置が備える接続部の構成を示す模式図である。
【図８】本発明の第１の実施形態による固体撮像装置が備える接続部の配置を示す模式図である。
【図９】本発明の第２の実施形態による固体撮像装置が備える接続部の配置を示す模式図である。
【図１０】本発明の第２の実施形態による固体撮像装置が備える接続部の配置を示す模式図である。
【図１１】従来の固体撮像装置の断面図および平面図である。
【図１２】画素セルにおける接続部の位置を示す模式図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。
【００２０】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図1は、本実施形態による固体撮像装置を適用した撮像装置の一例としてデジタルカメラの構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図1に示すデジタルカメラ10は、レンズ部1、レンズ制御装置2、固体撮像装置3、駆動回路4、メモリ5、信号処理回路6、記録装置7、制御装置8、および表示装置9を備える。
【００２１】
図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。
【００２２】
レンズ部1はズームレンズやフォーカスレンズを備えており、被写体からの光を固体撮像装置3の受光面に被写体像として結像する。レンズ制御装置2は、レンズ部1のズーム、フォーカス、絞りなどを制御する。レンズ部1を介して取り込まれた光は固体撮像装置3の受光面で結像される。固体撮像装置3は、受光面に結像された被写体像を画像信号に変換して出力する。固体撮像装置3の受光面には、複数の画素が行方向および列方向に2次元的に配列されている。
【００２３】
駆動回路4は、固体撮像装置3を駆動し、その動作を制御する。メモリ5は、画像データを一時的に記憶する。信号処理回路6は、固体撮像装置3から出力された画像信号に対して、予め定められた処理を行う。信号処理回路6によって行われる処理には、画像信号の増幅、画像データの各種の補正、画像データの圧縮などがある。
【００２４】
記録装置7は、画像データの記録または読み出しを行うための半導体メモリなどによって構成されており、着脱可能な状態でデジタルカメラ10に内蔵される。表示装置9は、動画像（ライブビュー画像）の表示、静止画像の表示、記録装置7に記録された動画像や静止画像の表示、デジタルカメラ10の状態の表示などを行う。
【００２５】
制御装置8は、デジタルカメラ10全体の制御を行う。制御装置8の動作は、デジタルカメラ10が内蔵するROMに格納されているプログラムに規定されている。制御装置8は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。
【００２６】
図2は、固体撮像装置3の構成を示している。図2に示す固体撮像装置は、画素部200（画素アレイ）、垂直走査回路300、列処理回路350、水平走査回路400、および出力アンプ410を備えている。図2に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００２７】
画素部200は、2次元の行列状に配列された画素100と、列毎に設けられた電流源130とを有する。本実施形態では、固体撮像装置3が有する全画素からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置3が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。
【００２８】
垂直走査回路300は行単位で画素部200の駆動制御を行う。この駆動制御を行うために、垂直走査回路300は、行数と同じ数の単位回路301-1，301-2，・・・，301-n（nは行数）で構成されている。
【００２９】
各単位回路301-i（i=1，2，・・・，n）は、1行分の画素100を制御するための制御信号を、行毎に設けられている信号線110へ出力する。信号線110は画素100に接続されており、単位回路301-iから出力された制御信号を画素100に供給する。図2では、各行に対応する各信号線110が1本の線で表現されているが、各信号線110は複数の信号線を含む。制御信号により選択された行の画素100の信号は、列毎に設けられている垂直信号線120へ出力されるようになっている。
【００３０】
電流源130は垂直信号線120に接続されており、画素100内の増幅トランジスタ（後述する第２増幅トランジスタ241，242，243，244）とソースフォロア回路を構成する。列処理回路350は、垂直信号線120に出力された画素信号に対してノイズ抑圧などの信号処理を行う。水平走査回路400は、垂直信号線120に出力されて列処理回路350によって処理された1行分の画素100の画素信号を水平方向の並びの順で時系列に出力アンプ410へ出力する。出力アンプ410は、水平走査回路400から出力された画素信号を増幅し、画像信号として固体撮像装置3の外部へ出力する。
【００３１】
図3は固体撮像装置3の断面構造を示している。固体撮像装置3は、画素100を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された2枚の基板（第１基板20、第２基板21）が重なった構造を有する。画素100を構成する回路要素は第１基板20と第２基板21に分配して配置されている。第１基板20と第２基板21は、画素100の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。
【００３２】
第１基板20の2つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第１基板20に照射された光は光電変換素子に入射する。第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板21と接続するための接続部250が形成されている。第１基板20に配置されている光電変換素子で発生した信号電荷に基づく信号は、接続部250を介して第２基板21へ出力される。図3に示す例では第１基板20と第２基板21の主面の面積が異なるが、第１基板20と第２基板21の主面の面積が同じであってもよい。
【００３３】
画素100以外の垂直走査回路300、列処理回路350、水平走査回路400、出力アンプ410に関しては、それぞれ第１基板20と第２基板21のどちらに配置されていてもよい。また、垂直走査回路300、列処理回路350、水平走査回路400、出力アンプ410のそれぞれを構成する回路要素が第１基板20と第２基板21に分散して配置されていてもよい。
【００３４】
図4は、4画素分の画素100で構成された画素セルの回路構成を示している。本実施形態では、垂直方向に並んだ4画素で一部の回路要素を共有する例を説明する。4画素分の画素100で構成される画素セルは、光電変換素子201，202，203，204と、第１転送トランジスタ211，212，213，214と、電荷保持部230（フローティングディフュージョン）と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ271，272，273，274と、第２リセットトランジスタ221，222，223，224と、アナログメモリ231，232，233，234と、第２増幅トランジスタ241，242，243，244と、選択トランジスタ291，292，293，294とを有する。図4に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００３５】
画素セルには4つの画素100の回路要素が含まれる。第１画素は、光電変換素子201と、第１転送トランジスタ211と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ271と、第２リセットトランジスタ221と、アナログメモリ231と、第２増幅トランジスタ241と、選択トランジスタ291とを有する。第２画素は、光電変換素子202と、第１転送トランジスタ212と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ272と、第２リセットトランジスタ222と、アナログメモリ232と、第２増幅トランジスタ242と、選択トランジスタ292とを有する。
【００３６】
第３画素は、光電変換素子203と、第１転送トランジスタ213と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ273と、第２リセットトランジスタ223と、アナログメモリ233と、第２増幅トランジスタ243と、選択トランジスタ293とを有する。第４画素は、光電変換素子204と、第１転送トランジスタ214と、電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260と、第２転送トランジスタ274と、第２リセットトランジスタ224と、アナログメモリ234と、第２増幅トランジスタ244と、選択トランジスタ294とを有する。電荷保持部230と、第１リセットトランジスタ220と、第１増幅トランジスタ240と、電流源280と、クランプ容量260とは、4つの画素100で共有されている。
【００３７】
光電変換素子201，202，203，204の一端は接地されている。第１転送トランジスタ211，212，213，214のドレイン端子は光電変換素子201，202，203，204の他端に接続されている。第１転送トランジスタ211，212，213，214のゲート端子は垂直走査回路300に接続されており、転送パルスΦTX1-1，ΦTX1-2，ΦTX1-3，ΦTX1-4が供給される。
【００３８】
電荷保持部230の一端は第１転送トランジスタ211，212，213，214のソース端子に接続されており、電荷保持部230の他端は接地されている。第１リセットトランジスタ220のドレイン端子は電源電圧VDDに接続されており、第１リセットトランジスタ220のソース端子は第１転送トランジスタ211，212，213，214のソース端子に接続されている。第１リセットトランジスタ220のゲート端子は垂直走査回路300に接続されており、リセットパルスΦRST1が供給される。
【００３９】
第１増幅トランジスタ240のドレイン端子は電源電圧VDDに接続されている。第１増幅トランジスタ240の入力部であるゲート端子は第１転送トランジスタ211，212，213，214のソース端子に接続されている。電流源280の一端は第１増幅トランジスタ240のソース端子に接続されており、電流源280の他端は接地されている。一例として、ドレイン端子が第１増幅トランジスタ240のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路300に接続されたトランジスタで電流源280を構成してもよい。クランプ容量260の一端は、接続部250を介して第１増幅トランジスタ240のソース端子および電流源280の一端に接続されている。
【００４０】
第２転送トランジスタ271，272，273，274のドレイン端子はクランプ容量260の他端に接続されている。第２転送トランジスタ271，272，273，274のゲート端子は垂直走査回路300に接続されており、転送パルスΦTX2-1，ΦTX2-2，ΦTX2-3，ΦTX2-4が供給される。第２リセットトランジスタ221，222，223，224のドレイン端子は電源電圧VDDに接続されており、第２リセットトランジスタ221，222，223，224のソース端子は第２転送トランジスタ271，272，273，274のソース端子に接続されている。第２リセットトランジスタ221，222，223，224のゲート端子は垂直走査回路300に接続されており、リセットパルスΦRST2-1，ΦRST2-2，ΦRST2-3，ΦRST2-4が供給される。
【００４１】
アナログメモリ231，232，233，234の一端は第２転送トランジスタ271，272，273，274のソース端子に接続されており、アナログメモリ231，232，233，234の他端は接地されている。第２増幅トランジスタ241，242，243，244のドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ241，242，243，244の入力部を構成するゲート端子は第２転送トランジスタ271，272，273，274のソース端子に接続されている。選択トランジスタ291，292，293，294のドレイン端子は第２増幅トランジスタ241，242，243，244のソース端子に接続されており、選択トランジスタ291，292，293，294のソース端子は垂直信号線120に接続されている。選択トランジスタ291，292，293，294のゲート端子は垂直走査回路300に接続されており、選択パルスΦSEL1，ΦSEL2，ΦSEL3，ΦSEL4が供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【００４２】
光電変換素子201，202，203，204は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。第１転送トランジスタ211，212，213，214は、光電変換素子201，202，203，204に蓄積された信号電荷を電荷保持部230に転送するトランジスタである。第１転送トランジスタ211，212，213，214のオン／オフは、垂直走査回路300からの転送パルスΦTX1-1，ΦTX1-2，ΦTX1-3，ΦTX1-4によって制御される。電荷保持部230は、光電変換素子201，202，203，204から転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。
【００４３】
第１リセットトランジスタ220は、電荷保持部230をリセットするトランジスタである。第１リセットトランジスタ220のオン／オフは、垂直走査回路300からのリセットパルスΦRST1によって制御される。第１リセットトランジスタ220と第１転送トランジスタ211，212，213，214を同時にオンにすることによって、光電変換素子201，202，203，204をリセットすることも可能である。電荷保持部230／光電変換素子201，202，203，204のリセットは、電荷保持部230／光電変換素子201，202，203，204に蓄積されている電荷量を制御して電荷保持部230／光電変換素子201，202，203，204の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。
【００４４】
第１増幅トランジスタ240は、ゲート端子に入力される、電荷保持部230に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源280は、第１増幅トランジスタ240の負荷として機能し、第１増幅トランジスタ240を駆動する電流を第１増幅トランジスタ240に供給する。第１増幅トランジスタ240と電流源280はソースフォロワ回路を構成する。
【００４５】
クランプ容量260は、第１増幅トランジスタ240から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。第２転送トランジスタ271，272，273，274は、クランプ容量260の他端の電圧レベルをサンプルホールドし、アナログメモリ231，232，233，234に蓄積するトランジスタである。第２転送トランジスタ271，272，273，274のオン／オフは、垂直走査回路300からの転送パルスΦTX2-1，ΦTX2-2，ΦTX2-3，ΦTX2-4によって制御される。
【００４６】
第２リセットトランジスタ221，222，223，224は、アナログメモリ231，232，233，234をリセットするトランジスタである。第２リセットトランジスタ221，222，223，224のオン／オフは、垂直走査回路300からのリセットパルスΦRST2-1，ΦRST2-2，ΦRST2-3，ΦRST2-4によって制御される。アナログメモリ231，232，233，234のリセットは、アナログメモリ231，232，233，234に蓄積されている電荷量を制御してアナログメモリ231，232，233，234の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ231，232，233，234は、第２転送トランジスタ271，272，273，274によってサンプルホールドされたアナログ信号を保持・蓄積する。
【００４７】
アナログメモリ231，232，233，234の容量は、電荷保持部230の容量よりも大きな容量に設定される。アナログメモリ231，232，233，234には、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
【００４８】
第２増幅トランジスタ241，242，243，244は、ゲート端子に入力される、アナログメモリ231，232，233，234に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタ241，242，243，244と、垂直信号線120に接続された電流源130とはソースフォロワ回路を構成する。選択トランジスタ291，292，293，294は、画素100を選択し、第２増幅トランジスタ241，242，243，244の出力を垂直信号線120に伝えるトランジスタである。選択トランジスタ291，292，293，294のオン／オフは、垂直走査回路300からの選択パルスΦSEL1，ΦSEL2，ΦSEL3，ΦSEL4によって制御される。
【００４９】
図4に示す回路要素のうち、光電変換素子201，202，203，204、第１転送トランジスタ211，212，213，214、電荷保持部230、第１リセットトランジスタ220、第１増幅トランジスタ240、電流源280は第１基板20に配置されている。また、クランプ容量260、第２転送トランジスタ271，272，273，274、第２リセットトランジスタ221，222，223，224、アナログメモリ231，232，233，234、第２増幅トランジスタ241，242，243，244、選択トランジスタ291，292，293，294は第２基板21に配置されている。
【００５０】
第１基板20と第２基板21の間には、接続部250が配置されている。第１基板20の第１増幅トランジスタ240から出力された増幅信号は、接続部250を介して第２基板21へ出力される。
【００５１】
図4では、接続部250が第１増幅トランジスタ240のソース端子および電流源280の一端とクランプ容量260の一端との間の経路に配置されているが、これに限らない。接続部250は、第１転送トランジスタ211，212，213，214から第２転送トランジスタ271，272，273，274までの電気的に接続された経路上のどこに配置されていてもよい。
【００５２】
例えば、第１転送トランジスタ211，212，213，214のソース端子と、電荷保持部230の一端、第１リセットトランジスタ220のソース端子、および第１増幅トランジスタ240のゲート端子との間の経路に接続部250が配置されていてもよい。あるいは、クランプ容量260の他端と、第２転送トランジスタ271，272，273，274のドレイン端子との間の経路に接続部250が配置されていてもよい。
【００５３】
次に、図5を参照し、画素100の動作を説明する。図5は、垂直走査回路300から行毎に画素100に供給される制御信号を示している。以下では、図4に示した4画素で構成される画素セルの単位で動作を説明する。
【００５４】
［期間T1の動作］
まず、リセットパルスΦRST1が“L”（Low）レベルから“H”（High）レベルに変化することで、第１リセットトランジスタ220がオンとなる。同時に、転送パルスΦTX1-1が“L”レベルから“H”レベルに変化することで、第１転送トランジスタ211がオンとなる。これによって、第１画素の光電変換素子201がリセットされる。
【００５５】
続いて、リセットパルスΦRST1および転送パルスΦTX1-1が“H”レベルから“L”レベルに変化することで、第１リセットトランジスタ220および第１転送トランジスタ211がオフとなる。これによって、第１画素の光電変換素子201のリセットが終了し、第１画素の露光（信号電荷の蓄積）が開始される。上記と同様にして、第２画素の光電変換素子202、第３画素の光電変換素子203、第４画素の光電変換素子204が順にリセットされ、各画素の露光が開始される。図4では、転送パルスΦTX1-1，ΦTX1-2，ΦTX1-3，ΦTX1-4が“H”レベルになるタイミングでリセットパルスΦRST1が“H”レベルになっているが、光電変換素子201，202，203，204をリセットする期間中、リセットパルスΦRST1が常に“H”レベルであってもよい。
【００５６】
［期間T2の動作］
続いて、リセットパルスΦRST2-1が“L”レベルから“H”レベルに変化することで、第２リセットトランジスタ221がオンとなる。これによって、アナログメモリ231がリセットされる。同時に、転送パルスΦTX2-1が“L”レベルから“H”レベルに変化することで、第２転送トランジスタ271がオンとなる。これによって、クランプ容量260の他端の電位が電源電圧VDDにリセットされると共に、第２転送トランジスタ271がクランプ容量260の他端の電位のサンプルホールドを開始する。
【００５７】
続いて、リセットパルスΦRST1が“L”レベルから“H”レベルに変化することで、第１リセットトランジスタ220がオンとなる。これによって、電荷保持部230がリセットされる。続いて、リセットパルスΦRST1が“H”レベルから“L”レベルに変化することで、第１リセットトランジスタ220がオフとなる。これによって、電荷保持部230のリセットが終了する。電荷保持部230のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部230のリセットを行うことによって、電荷保持部230のリーク電流によるノイズをより低減することができる。
【００５８】
続いて、リセットパルスΦRST2-1が“H”レベルから“L”レベルに変化することで、第２リセットトランジスタ221がオフとなる。これによって、アナログメモリ231のリセットが終了する。この時点でクランプ容量260は、第１増幅トランジスタ240から出力される増幅信号（電荷保持部230のリセット後の増幅信号）をクランプしている。
【００５９】
［期間T3の動作］
まず、転送パルスΦTX1-1が“L”レベルから“H”レベルに変化することで、第１転送トランジスタ211がオンとなる。これによって、光電変換素子201に蓄積されている信号電荷が、第１転送トランジスタ211を介して電荷保持部230に転送され、電荷保持部230に蓄積される。これによって、第１画素の露光（信号電荷の蓄積）が終了する。期間T1における第１画素の露光開始から期間T3における第１画素の露光終了までの期間が露光期間（信号蓄積期間）である。続いて、転送パルスΦTX1-1が“H”レベルから“L”レベルに変化することで、第１転送トランジスタ211がオフとなる。
【００６０】
続いて、転送パルスΦTX2-1が“H”レベルから“L”レベルに変化することで、第２転送トランジスタ271がオフとなる。これによって、第２転送トランジスタ271がクランプ容量260の他端の電位のサンプルホールドを終了する。
【００６１】
［期間T4の動作］
上述した期間T2，T3の動作は第１画素の動作である。期間T4では、第２画素、第３画素、第４画素の各画素について、期間T2，T3の動作と同様の動作が行われる。各画素の露光期間の長さを同一とすることがより望ましい。
【００６２】
以下では、アナログメモリ231の一端の電位の変化について説明する。アナログメモリ232，233，234の一端の電位の変化についても同様である。電荷保持部230のリセットが終了した後に光電変換素子201から電荷保持部230に信号電荷が転送されることによる電荷保持部230の一端の電位の変化をΔVfd、第１増幅トランジスタ240のゲインをα1とすると、光電変換素子201から電荷保持部230に信号電荷が転送されることによる第１増幅トランジスタ240のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。
【００６３】
アナログメモリ231と第２転送トランジスタ271の合計のゲインをα2とすると、光電変換素子201から電荷保持部230に信号電荷が転送された後の第２転送トランジスタ271のサンプルホールドによるアナログメモリ231の一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。アナログメモリ231のリセットが終了した時点のアナログメモリ231の一端の電位は電源電圧VDDであるため、光電変換素子201から電荷保持部230に信号電荷が転送された後、第２転送トランジスタ271によってサンプルホールドされたアナログメモリ231の一端の電位Vmemは以下の（１）式となる。（１）式において、ΔVmem<0、ΔVfd<0である。
Vmem＝VDD＋ΔVmem
＝VDD＋α1×α2×ΔVfd ・・・（１）
【００６４】
また、α2は以下の（２）式となる。（２）式において、CLはクランプ容量260の容量値であり、CSHはアナログメモリ231の容量値である。ゲインの低下をより小さくするため、クランプ容量260の容量CLはアナログメモリ231の容量CSHよりも大きいことがより望ましい。
【００６５】
【数１】
【００６６】
［期間T5の動作］
期間T5では、アナログメモリ231，232，233，234に蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、第１画素からの信号の読み出しが行われる。選択パルスΦSET1が“L”レベルから“H”レベルに変化することで、選択トランジスタ291がオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタ291を介して垂直信号線120へ出力される。
【００６７】
続いて、リセットパルスΦRST2-1が“L”レベルから“H”レベルに変化することで、第２リセットトランジスタ221がオンとなる。これによって、アナログメモリ231がリセットされ、リセット時のアナログメモリ231の一端の電位に基づく信号が選択トランジスタ291を介して垂直信号線120へ出力される。
【００６８】
続いて、リセットパルスΦRST2-1が“H”レベルから“L”レベルに変化することで、第２リセットトランジスタ221がオフとなる。続いて、選択パルスΦSET1が“H”レベルから“L”レベルに変化することで、選択トランジスタ291がオフとなる。
【００６９】
列処理回路350は、（１）式に示した電位Vmemに基づく信号と、アナログメモリ231をリセットしたときのアナログメモリ231の一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子201に蓄積された信号電荷が電荷保持部230に転送された直後の電荷保持部230の一端の電位と、電荷保持部230の一端がリセットされた直後の電荷保持部230の電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ231をリセットすることによるノイズ成分と、電荷保持部230をリセットすることによるノイズ成分とを抑圧した、光電変換素子201に蓄積された信号電荷に基づく信号成分を得ることができる。
【００７０】
列処理回路350から出力された信号は、水平走査回路400によって出力アンプ410へ出力される。出力アンプ410は、水平走査回路400から出力された信号を処理し、画像信号として出力する。以上で、第１画素からの信号の読み出しが終了する。
【００７１】
［期間T6の動作］
続いて、第２画素、第３画素、第４画素の各画素について、期間T5における第１画素の動作と同様の動作が行われる。
【００７２】
上記の動作では、光電変換素子201，202，203，204から電荷保持部230に転送された信号電荷を電荷保持部230が各画素100の読み出しタイミングまで保持していなければならない。電荷保持部230が信号電荷を保持している期間中にノイズが発生すると、電荷保持部230が保持している信号電荷にノイズが重畳され、信号品質（S/N）が劣化する。
【００７３】
電荷保持部230が信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、電荷保持部230のリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子201，202，203，204以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnは（qid＋qpn）tcとなる。
【００７４】
電荷保持部230の容量をCfd、アナログメモリ231，232，233，234の容量をCmemとし、CfdとCmemの比（Cmem/Cfd）をAとする。また、前述したように、第１増幅トランジスタ240のゲインをα1、アナログメモリ231，232，233，234と第２転送トランジスタ271，272，273，274の合計のゲインをα2とする。露光期間中に光電変換素子201，202，203，204で発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ231，232，233，234に保持される信号電荷はA×α1×α2×Qphとなる。
【００７５】
光電変換素子201，202，203，204から電荷保持部230に転送された信号電荷に基づく信号は第２転送トランジスタ271，272，273，274によってサンプルホールドされ、アナログメモリ231，232，233，234に格納される。したがって、電荷保持部230に信号電荷が転送されてからアナログメモリ231，232，233，234に信号電荷が格納されるまでの時間は短く、電荷保持部230で発生したノイズは無視することができる。アナログメモリ231，232，233，234が信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α1×α2×Qph/Qnとなる。
【００７６】
一方、特許文献２に記載された従来技術のように、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のS/NはQph/Qnとなる。したがって、本実施形態のS/Nは従来技術のS/NのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリ231，232，233，234の容量値を設定する（例えば、アナログメモリ231，232，233，234の容量値を電荷保持部230の容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。
【００７７】
本実施形態では、垂直方向の位置（以下、垂直位置と記載）が同一である画素セルの動作のタイミングは同一であるが、垂直位置が異なる画素セルの動作のタイミングは異なる。図6は、垂直位置（V1，V2，・・・，Vn）が異なる画素セルの動作のタイミングを模式的に示している。図6の垂直方向の位置が画素セルの配列における垂直位置を示し、水平方向の位置が時間位置を示している。
【００７８】
リセット期間は図5の期間T1に相当し、信号転送期間は図5の期間T2，T3，T4に相当し、読み出し期間は図5の期間T5，T6に相当する。図6に示すように、垂直位置が異なる画素セルではリセット期間および信号転送期間は同一である。一方、垂直位置が異なる画素セルでは読み出し期間が異なる。上述した動作では、同一の画素セル内の画素毎に露光のタイミングが異なるが、画素セルの全体では露光の同時性を実現することができる。
【００７９】
次に、接続部250の構成を説明する。図7は接続部250の構成を模式的に示している。図7に示すように、接続部250はマイクロパッド251，253とマイクロバンプ252で構成されている。4画素で構成される画素セル毎に1つの接続部250が配置されている。図3に示す第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面に、第２基板21との接続用の電極であるマイクロパッド251が形成される。また、第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド251と対応する位置に、第１基板20との接続用の電極であるマイクロパッド253が形成される。
【００８０】
マイクロパッド251とマイクロパッド253の間にはマイクロバンプ252が形成されている。第１基板20と第２基板21は、マイクロパッド251とマイクロパッド253が互いに対向するように重ねて配置され、マイクロパッド251とマイクロパッド253間がマイクロバンプ252によって電気的に接続されるように一体化されている。
【００８１】
マイクロパッド251は、第1基板20における画素100Aの配列上の領域101（接続領域）で第1基板20に接合される。すなわち、マイクロパッド251は領域101で第1基板20上の画素100Aと接続している。画素100Aの配列の面内における領域101の面積はマイクロパッド251の面積と同等である。また、マイクロパッド253は、第2基板21における画素100Bの配列上の領域102で第2基板21に接合される。すなわち、マイクロパッド253は領域102で第2基板21上の画素100Bと接続している。画素100Bの配列の面内における領域102の面積はマイクロパッド253の面積と同等である。
【００８２】
本実施形態ではマイクロバンプを設けているが、マイクロバンプを設けずに、第１基板20の表面に設けたマイクロパッド（第１の電極）と、第２基板21の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１基板20と第２基板21を接続してもよい。画素100以外の構成についても第１基板20と第２基板21の間で信号の授受が必要となる場合があるが、同様にマイクロパッドとマイクロバンプを使用して第１基板20と第２基板21を接続したり、マイクロパッド同士を直接接続して第１基板20と第２基板21を接続したりすることが可能である。
【００８３】
次に、画素100の配列に対する接続部250の配置位置を説明する。以下では、第1基板20における画素100Aの配列に対する接続部250の配置位置を説明するが、第2基板21における画素100Bの配列に対する接続部250の配置位置についても同様である。
【００８４】
図8は、第1基板20における画素100Aの配列に対する接続部250の配置位置を示している。図8は、画素部200の面に垂直な方向から画素100Aを見た状態を示している。図8(a)に示す画素セル140A、および図8(b)に示す画素セル140Bは、画素部200の面内において、水平位置（列位置）が同一で垂直位置（行位置）が異なる、垂直方向に連続して配置された4つの画素100Aで構成されている。画素部200を構成する全ての画素100Aは、画素セル140A，140Bのいずれかに分類される。画素セル140Aに対応する接続部250Aは、画素セル140A内の上側2つの画素100Aにまたがるように形成される。また、画素セル140Bに対応する接続部250Bは、画素セル140B内の下側2つの画素100Aにまたがるように形成される。
【００８５】
図8(c)に示すように画素セル140Aと画素セル140Bは、画素部200において水平方向に隣接するように配置される。画素セル140Aに対応する接続部250Aの位置（言い換えると、接続部250Aと接続するための接続領域101の位置）と、画素セル140Bに対応する接続部250Bの位置（言い換えると、接続部250Bと接続するための接続領域101の位置）とは、互いの位置関係が、接続部250Aと接続部250B間のクリアランスを十分に確保できるような所定の位置関係となるように予め決定される。
【００８６】
例えば、接続部250Aの位置は、画素セル140A，140Bを合わせた領域の所定位置に決定され、接続部250Bの位置は、画素セル140A，140Bを合わせた領域において、接続部250Aの位置に応じて、接続部250Aの位置と所定の幾何学関係を有する位置に決定される。図8(c)に示す例では、接続部250Aの位置は、画素セル140A内の上側2つの画素100Aと画素セル140B内の上側2つの画素100Aとの中心位置に決定され、接続部250Bの位置は、画素セル140A内の下側2つの画素100Aと画素セル140B内の下側2つの画素100Aとの中心位置に決定される。このため、接続部250Aは、画素セル140A内の上側2つの画素100Aと画素セル140B内の上側2つの画素100Aにまたがるように形成され、接続部250Bは、画素セル140A内の下側2つの画素100Aと画素セル140B内の下側2つの画素100Aにまたがるように形成される。
【００８７】
図8(c)に示す例では、接続部250A，250Bは、画素セル140A，140Bを合わせた領域において、接続部250Aと接続部250Bの間隔が所定以上となるように、分散して配置されている。また、接続部250A，250Bは、画素セル140A，140Bを合わせた領域の中心点P1を基準にして対称な位置にある。隣接する画素セル140A，140Bにまたがるように接続部250A，250Bを形成することで、画素セル140A，140Bを合わせた領域内で接続部250A，250Bを分散して配置することが可能となる。
【００８８】
図8(c)に示すように、画素セル140Aと画素セル140Bが隣接して配置された状態では、接続部250Aと接続部250B間の十分なクリアランスを確保することができる。これらの画素セル140Aと画素セル140Bで構成される画素ユニットを2次元方向に配列することで、画素部200が構成される。
【００８９】
以上のように、画素セル内における接続部250の位置が異なる2つの画素セルを組み合わせて1つの画素ユニットを構成し、この画素ユニットで画素部200を構成することにより、画素部200の面内の水平方向に対して画素ピッチの2倍のピッチで接続部250を配置することが可能となる。また、画素部200の面内の垂直方向に対しても画素ピッチの2倍のピッチで接続部250を配置することが可能となる。この結果、画素部200の面内の垂直方向に並んだ複数の画素100で画素セルを構成する場合でも、画素部200の面内の垂直方向・水平方向ともに接続部250間のクリアランスを確保することが可能となる。
【００９０】
本実施形態では、垂直方向に連続して配置された4つの画素100で画素セルを構成したが、これに限るものではなく、目的を逸脱しない範囲での変更が可能であることは言うまでもない。また、信号線の増加に対応できるのであれば、水平方向に並んだ複数の画素100で画素セルを構成してもよい。
【００９１】
上述したように、本実施形態によれば、いずれかの画素セルに対応する接続部と接続する接続領域が、他の画素セルに対応する接続部と接続する接続領域の位置に応じた位置にあるため、接続部間のクリアランスを確保することができる。また、隣接する画素セル間で一方の画素セルの接続領域と他方の画素セルの接続領域とが所定の位置関係を有することによって、隣接する画素セルにおける接続部間のクリアランスを確保することができる。本実施形態では、2つの画素セルで構成される画素ユニット内における接続部間のクリアランスを確保することができる。
【００９２】
また、複数の画素間で一部の回路要素を共有しているため、複数の画素間で回路要素を共有しない場合と比較して、チップ面積を低減することができる。さらに、複数の画素間で第１増幅トランジスタ240および電流源280を共有しているため、同時に動作する電流源の数を抑えることができる。このため、多数の電流源が同時に動作することによる電源電圧の電圧降下やGND（グランド）電圧の上昇等の発生を低減することができる。
【００９３】
また、画素の全ての回路要素を1枚の基板に配置する場合と比較して、第１基板20の光電変換素子の面積を大きくすることが可能となるため、感度が向上する。さらに、アナログメモリを用いることによって、第２基板21に設ける信号蓄積用の領域の面積を小さくすることができる。
【００９４】
また、アナログメモリ231，232，233，234を設けたことによって、信号品質の劣化を低減することができる。特に、アナログメモリの容量値を電荷保持部の容量値よりも大きくする（例えば、アナログメモリの容量値を電荷保持部の容量値の5倍以上にする）ことによって、アナログメモリが保持する信号電荷が、電荷保持部が保持する信号電荷よりも大きくなる。このため、アナログメモリのリーク電流による信号劣化の影響を小さくすることができる。
【００９５】
また、クランプ容量260および第２転送トランジスタ271，272，273，274を設けることによって、第１基板20で発生するノイズの影響を低減することができる。第１基板20で発生するノイズには、第１増幅トランジスタ240に接続される回路（例えば第１リセットトランジスタ220）の動作に由来して第１増幅トランジスタ240の入力部で発生するノイズ（例えばリセットノイズ）や、第１増幅トランジスタ240の動作特性に由来するノイズ（例えば第１増幅トランジスタ240の回路閾値のばらつきによるノイズ）等がある。
【００９６】
また、アナログメモリ231，232，233，234をリセットしたときの信号と、光電変換素子201，202，203，204から電荷保持部230へ信号電荷を転送することによって発生する第１増幅トランジスタ240の出力の変動に応じた信号とを時分割で画素100から出力し、画素100の外部で各信号の差分処理を行うことによって、第２基板21で発生するノイズの影響を低減することができる。第２基板21で発生するノイズには、第２増幅トランジスタ241，242，243，244に接続される回路（例えば第２リセットトランジスタ221，222，223，224）の動作に由来して第２増幅トランジスタ241，242，243，244の入力部で発生するノイズ（例えばリセットノイズ）等がある。
【００９７】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態における固体撮像装置の構成は、画素セル内の接続部250の位置が異なること以外は、第１の実施形態で説明した構成と同様である。以下では、第１の実施形態と異なる部分について説明する。
【００９８】
以下では、第1基板20における画素100Aの配列に対する接続部250の配置位置を説明するが、第2基板21における画素100Bの配列に対する接続部250の配置位置についても同様である。
【００９９】
図9は、第1基板20における画素100Aの配列に対する接続部250の配置位置を示している。図9は、画素部200の面に垂直な方向から画素100Aを見た状態を示している。図9(a)に示す画素セル140A、図9(b)に示す画素セル140B、図9(c)に示す画素セル140C、および図9(d)に示す画素セル140Dは、画素部200の面内において、水平位置（列位置）が同一で垂直位置（行位置）が異なる、垂直方向に連続して配置された4つの画素100Aで構成されている。画素部200を構成する全ての画素100は、画素セル140A，140B，140C，140Dのいずれかに分類される。
【０１００】
画素セル140Aに対応する接続部250Aは、画素セル140A内の最上部の画素100Aにまたがるように形成される。画素セル140Bに対応する接続部250Bは、画素セル140B内の下から2番目の画素100Aにまたがるように形成される。画素セル140Cに対応する接続部250Cは、画素セル140C内の上から2番目の画素100Aにまたがるように形成される。画素セル140Dに対応する接続部250Dは、画素セル140D内の最下部の画素100Aにまたがるように形成される。
【０１０１】
図9(e)に示すように画素セル140Aと画素セル140Bは、画素部200において水平方向に隣接するように配置される。画素セル140Aに対応する接続部250Aの位置（言い換えると、接続部250Aと接続するための接続領域101の位置）と、画素セル140Bに対応する接続部250Bの位置（言い換えると、接続部250Bと接続するための接続領域101の位置）とは、互いの位置関係が、接続部250Aと接続部250B間のクリアランスを十分に確保できるような所定の位置関係となるように予め決定される。
【０１０２】
同様に、図9(e)に示すように画素セル140Cと画素セル140Dは、画素部200において水平方向に隣接するように配置される。画素セル140Cに対応する接続部250Cの位置（言い換えると、接続部250Cと接続するための接続領域101の位置）と、画素セル140Dに対応する接続部250Dの位置（言い換えると、接続部250Dと接続するための接続領域101の位置）とは、互いの位置関係が、接続部250Cと接続部250D間のクリアランスを十分に確保できるような所定の位置関係となるように予め決定される。
【０１０３】
また、画素セル140Aに対応する接続部250Aの位置と、画素セル140Cに対応する接続部250Cの位置とは、互いの位置関係が、接続部250Aと接続部250C間のクリアランスを十分に確保できるような所定の位置関係となるように予め決定される。同様に、画素セル140Bに対応する接続部250Bの位置と、画素セル140Cに対応する接続部250Cの位置とは、互いの位置関係が、接続部250Bと接続部250C間のクリアランスを十分に確保できるような所定の位置関係となるように予め決定される。また、画素セル140Bに対応する接続部250Bの位置と、画素セル140Dに対応する接続部250Dの位置とは、互いの位置関係が、接続部250Bと接続部250D間のクリアランスを十分に確保できるような所定の位置関係となるように予め決定される。
【０１０４】
例えば、接続部250Aの位置は、画素セル140A，140Bを合わせた領域の所定位置に決定され、接続部250Bの位置は、画素セル140A，140Bを合わせた領域において、接続部250Aの位置に応じて、接続部250Aの位置と所定の幾何学関係を有する位置に決定される。また、接続部250Cの位置は、画素セル140C，140Dを合わせた領域において、接続部250A，250Bの位置に応じて、接続部250A，250Bの位置と所定の幾何学関係を有する位置に決定される。さらに、接続部250Dの位置は、画素セル140C，140Dを合わせた領域において、接続部250B，250Cの位置に応じて、接続部250B，250Cの位置と所定の幾何学関係を有する位置に決定される。
【０１０５】
図9(e)に示す例では、接続部250Aの位置は、画素セル140A内の最上部の画素100Aと画素セル140B内の最上部の画素100Aとの中心位置に決定され、接続部250Bの位置は、画素セル140A内の下から2番目の画素100Aと画素セル140B内の下から2番目の画素100Aとの中心位置に決定される。このため、接続部250Aは、画素セル140A内の最上部の画素100Aと画素セル140B内の最上部の画素100Aにまたがるように形成され、接続部250Bは、画素セル140A内の下から2番目の画素100Aと画素セル140B内の下から2番目の画素100Aにまたがるように形成される。
【０１０６】
また、図9(e)に示す例では、接続部250Cの位置は、画素セル140C内の上から2番目の画素100Aと画素セル140D内の上から2番目の画素100Aとの中心位置に決定され、接続部250Dの位置は、画素セル140C内の最下部の画素100Aと画素セル140D内の最下部の画素100Aとの中心位置に決定される。このため、接続部250Cは、画素セル140C内の上から2番目の画素100Aと画素セル140D内の上から2番目の画素100Aにまたがるように形成され、接続部250Dは、画素セル140C内の最下部の画素100Aと画素セル140D内の最下部の画素100Aにまたがるように形成される。
【０１０７】
図9(e)に示す例では、接続部250A，250B，250C，250Dは、画素セル140A，140B，140C，140Dを合わせた領域において、各接続部どうしの間隔が所定以上となるように、分散して配置されている。また、接続部250A，250Dは、画素セル140A，140B，140C，140Dを合わせた領域の中心点P2を基準にして対称な位置にある。同様に、接続部250B，250Cは、この中心点P2を基準にして対称な位置にある。隣接する画素セル140A，140Bにまたがるように接続部250A，250Bを形成し、隣接する画素セル140C，140Dにまたがるように接続部250C，250Dを形成することで、画素セル140A，140B，140C，140Dを合わせた領域内で接続部250A，250B，250C，250Dを分散して配置することが可能となる。
【０１０８】
全ての接続部どうしの間隔をより広くするため、接続部250A，250B，250C，250Dの互いの所定方向の間隔が等間隔となることが望ましい。より具体的には、図10に示すように、基準軸a1に平行な方向（垂直方向）の接続部250A，250Bの間隔D1と、基準軸a1に平行な方向（垂直方向）の接続部250C，250Dの距離D2とが等しい。同様に、基準軸a2に平行な方向の接続部250A，250Cの間隔D3と、基準軸a2に平行な方向の接続部250B，250Dの距離D4とが等しい。また、接続部250B，250Cの間隔D5も間隔D3，D4と等しい。
【０１０９】
図9(e)に示すように、画素セル140A，140B，140C，140Dが配置された状態では、それぞれの接続部間の十分なクリアランスを確保することができる。これらの画素セル140A，140B，140C，140Dで構成される画素ユニットを2次元方向に配列することで、画素部200が構成される。
【０１１０】
以上のように、画素セル内における接続部250の位置が異なる4つの画素セルを組み合わせて1つの画素ユニットを構成し、この画素ユニットで画素部200を構成することにより、それぞれの接続部250を互いに最も離れた位置に配置することが可能となる。この結果、画素部200の面内の垂直方向に並んだ複数の画素100で画素セルを構成する場合でも、画素部200の面内の垂直方向・水平方向ともに接続部250間のクリアランスを確保することが可能となる。本実施形態では、第１の実施形態よりも、接続部250間の水平方向のクリアランスをより広くすることが可能となる。
【０１１１】
本実施形態では、垂直方向に連続して配置された4つの画素100で画素セルを構成したが、これに限るものではなく、目的を逸脱しない範囲での変更が可能であることは言うまでもない。また、信号線の増加に対応できるのであれば、水平方向に並んだ複数の画素100で画素セルを構成してもよい。
【０１１２】
上述したように、本実施形態によれば、いずれかの画素セルに対応する接続部と接続する接続領域が、他の画素セルに対応する接続部と接続する接続領域の位置に応じた位置にあるため、接続部間のクリアランスを確保することができる。また、隣接する画素セル間で一方の画素セルの接続領域と他方の画素セルの接続領域とが所定の位置関係を有することによって、隣接する画素セルにおける接続部間のクリアランスを確保することができる。本実施形態では、4つの画素セルで構成される画素ユニット内における接続部間のクリアランスを確保することができる。さらに、1つの画素ユニット内における接続部間の所定方向の間隔を等間隔にすることによって、接続部間のクリアランスをより広くすることができる。
【０１１３】
画素セル内の接続部の位置に起因しない、チップ面積を低減する効果やノイズの影響を低減する効果等については、第１の実施形態と同様の効果が得られる。
【０１１４】
本発明に係る出力回路は例えば選択トランジスタ291，292，293，294に対応する。本発明に係る信号蓄積回路は例えばアナログメモリ231，232，233，234に対応する。本発明に係る制御回路は例えば垂直走査回路300に対応する。本発明に係る増幅回路（増幅トランジスタ）は例えば第１増幅トランジスタ240に対応する。本発明に係るノイズ低減回路は例えばクランプ容量260および第２転送トランジスタ271，272，273，274（トランジスタ）に対応する。本発明に係る転送回路は例えば第１転送トランジスタ211，212，213，214に対応する。
【０１１５】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、2枚の基板が接続部で接続されている固体撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、3枚以上の基板のうち2枚の基板が第１の基板と第２の基板に相当する。
【０１１６】
例えば、本発明の一態様に係る固体撮像装置は、
「複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換手段と、
前記光電変換手段で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力手段と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、
いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする固体撮像装置。」
であってもよい。
【０１１７】
例えば、本発明の一態様に係る撮像装置は、
「複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換手段と、
前記光電変換手段で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力手段と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、
いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする撮像装置。」
であってもよい。
【０１１８】
上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。
【０１１９】
例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されており、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にある固体撮像装置の前記画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、
前記第１の基板に含まれる光電変換素子で信号を発生するモジュールと、
前記光電変換素子で発生し、前記接続部を経由した信号を、前記第２の基板に含まれる出力回路を介して前記画素から出力するモジュールと、
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。
【０１２０】
上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。
【０１２１】
ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
【０１２２】
また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【０１２３】
以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。
【０１２４】
本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。
【符号の説明】
【０１２５】
1・・・レンズ部、2・・・レンズ制御装置、3・・・固体撮像装置、4・・・駆動回路、5・・・メモリ、6・・・信号処理回路、7・・・記録装置、8・・・制御装置、9・・・表示装置、100，100A，100B・・・画素、130，280・・・電流源、200・・・画素部、201，202，203，204・・・光電変換素子、211，212，213，214・・・第１転送トランジスタ、220・・・第１リセットトランジスタ、221，222，223，224・・・第２リセットトランジスタ、230・・・電荷保持部、231，232，233，234・・・アナログメモリ、240・・・第１増幅トランジスタ、241，242，243，244・・・第２増幅トランジスタ、250，250A，250B，250C，250D・・・接続部、251，253マイクロパッド、252・・・マイクロバンプ、260・・・クランプ容量、271，272，273，274・・・第２転送トランジスタ、291，292，293，294・・・選択トランジスタ、300・・・垂直走査回路、350・・・列処理回路、400・・・水平走査回路、410・・・出力アンプ
【特許請求の範囲】
【請求項１】
複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換素子と、
前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、
いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする固体撮像装置。
【請求項２】
いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、当該いずれかの前記画素セルに隣接する他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１の接続領域および前記第２の接続領域は、いずれかの前記画素セルと、当該いずれかの前記画素セルに隣接する他の前記画素セルとの両方にまたがることを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記画素セルは、前記複数の画素が配列された面内の垂直方向または水平方向に隣接するｎ個（ｎは２以上の整数）の前記画素を含むことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
ｎ個（ｎは２以上の整数）の前記画素セルを含むユニット内において、前記接続領域どうしの間隔が等間隔であることを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
前記ユニット内において、所定方向に隣接する前記接続領域どうしの間隔が等間隔であることを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記ユニットは、所定方向に連続して配置されたｎ個の前記画素セルを含むことを特徴とする請求項５に記載の固体撮像装置。
【請求項８】
前記ユニットは、２個の前記画素セルを含むことを特徴とする請求項５に記載の固体撮像装置。
【請求項９】
前記ユニットは、４個の前記画素セルを含むことを特徴とする請求項５に記載の固体撮像装置。
【請求項１０】
前記複数の画素は行列状に配置されており、
前記画素セルは、前記複数の画素が配列された面内の垂直方向または水平方向に連続する前記画素を複数含み、
前記ユニットは、矩形の形状を有することを特徴とする請求項５に記載の固体撮像装置。
【請求項１１】
前記画素は、前記光電変換素子で発生し、前記接続部を経由した信号を蓄積する、前記第２の基板に含まれる信号蓄積回路をさらに有し、
前記出力回路は、前記信号蓄積回路に蓄積された信号を前記画素から出力することを特徴とする請求項１に記載の固体撮像装置。
【請求項１２】
全ての前記画素が前記複数の画素の配列における単一行または複数行の単位で複数のグループに分類されており、
前記複数のグループを一括して選択し、選択したグループの前記画素の前記光電変換素子で発生した信号を前記信号蓄積回路に順次蓄積した後、前記複数のグループのいずれかのグループを順次選択し、選択したグループの前記画素に対応する前記信号蓄積回路に蓄積した信号を、前記出力回路を介して前記画素から順次出力する制御を行う制御回路をさらに有することを特徴とする請求項１１に記載の固体撮像装置。
【請求項１３】
前記画素は、前記光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路をさらに有し、
前記信号蓄積回路は、前記増幅回路から出力された前記増幅信号を蓄積することを特徴とする請求項１１に記載の固体撮像装置。
【請求項１４】
前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路をさらに有し、
前記信号蓄積回路は、前記ノイズ低減回路によって前記ノイズが低減された前記増幅信号を蓄積することを特徴とする請求項１３に記載の固体撮像装置。
【請求項１５】
前記増幅回路は、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅してソースおよびドレインの一方から前記増幅信号を出力する増幅トランジスタを含むことを特徴とする請求項１４に記載の固体撮像装置。
【請求項１６】
前記ノイズ低減回路は、
前記増幅トランジスタから出力された前記増幅信号をクランプするクランプ容量と、
前記クランプ容量でクランプされた前記増幅信号に応じた信号をソースおよびドレインの一方に受け、当該ソースおよびドレインの一方に受けた信号をサンプルホールドして前記信号蓄積回路に蓄積するトランジスタと、
を有することを特徴とする請求項１５に記載の固体撮像装置。
【請求項１７】
前記光電変換素子で発生した信号を前記増幅回路の入力部に転送する転送回路をさらに有し、
前記接続部は、前記転送回路から前記トランジスタまでの電気的に接続された経路において、前記転送回路と前記増幅トランジスタの間、前記増幅トランジスタと前記クランプ容量の間、または前記クランプ容量と前記トランジスタの間に配置されることを特徴とする請求項１６に記載の固体撮像装置。
【請求項１８】
前記接続部は、バンプであることを特徴とする請求項１に記載の固体撮像装置。
【請求項１９】
前記接続部は、前記第１の基板の表面に形成された第１の電極と、前記第２の基板の表面に形成され、前記第１の電極と貼り合わされた第２の電極とを有することを特徴とする請求項１に記載の固体撮像装置。
【請求項２０】
前記第２の基板は、前記光電変換素子に入射する光が照射される前記第１の基板の表面とは反対側の表面と接続されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項２１】
複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換素子と、
前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、
いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする撮像装置。
【請求項２２】
複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されており、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にある固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、
前記第１の基板に含まれる光電変換素子で信号を発生するステップと、
前記光電変換素子で発生し、前記接続部を経由した信号を、前記第２の基板に含まれる出力回路を介して前記画素から出力するステップと、
を有することを特徴とする信号読み出し方法。
【請求項１】
複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換素子と、
前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、
いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする固体撮像装置。
【請求項２】
いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、当該いずれかの前記画素セルに隣接する他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１の接続領域および前記第２の接続領域は、いずれかの前記画素セルと、当該いずれかの前記画素セルに隣接する他の前記画素セルとの両方にまたがることを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記画素セルは、前記複数の画素が配列された面内の垂直方向または水平方向に隣接するｎ個（ｎは２以上の整数）の前記画素を含むことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
ｎ個（ｎは２以上の整数）の前記画素セルを含むユニット内において、前記接続領域どうしの間隔が等間隔であることを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
前記ユニット内において、所定方向に隣接する前記接続領域どうしの間隔が等間隔であることを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記ユニットは、所定方向に連続して配置されたｎ個の前記画素セルを含むことを特徴とする請求項５に記載の固体撮像装置。
【請求項８】
前記ユニットは、２個の前記画素セルを含むことを特徴とする請求項５に記載の固体撮像装置。
【請求項９】
前記ユニットは、４個の前記画素セルを含むことを特徴とする請求項５に記載の固体撮像装置。
【請求項１０】
前記複数の画素は行列状に配置されており、
前記画素セルは、前記複数の画素が配列された面内の垂直方向または水平方向に連続する前記画素を複数含み、
前記ユニットは、矩形の形状を有することを特徴とする請求項５に記載の固体撮像装置。
【請求項１１】
前記画素は、前記光電変換素子で発生し、前記接続部を経由した信号を蓄積する、前記第２の基板に含まれる信号蓄積回路をさらに有し、
前記出力回路は、前記信号蓄積回路に蓄積された信号を前記画素から出力することを特徴とする請求項１に記載の固体撮像装置。
【請求項１２】
全ての前記画素が前記複数の画素の配列における単一行または複数行の単位で複数のグループに分類されており、
前記複数のグループを一括して選択し、選択したグループの前記画素の前記光電変換素子で発生した信号を前記信号蓄積回路に順次蓄積した後、前記複数のグループのいずれかのグループを順次選択し、選択したグループの前記画素に対応する前記信号蓄積回路に蓄積した信号を、前記出力回路を介して前記画素から順次出力する制御を行う制御回路をさらに有することを特徴とする請求項１１に記載の固体撮像装置。
【請求項１３】
前記画素は、前記光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路をさらに有し、
前記信号蓄積回路は、前記増幅回路から出力された前記増幅信号を蓄積することを特徴とする請求項１１に記載の固体撮像装置。
【請求項１４】
前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路をさらに有し、
前記信号蓄積回路は、前記ノイズ低減回路によって前記ノイズが低減された前記増幅信号を蓄積することを特徴とする請求項１３に記載の固体撮像装置。
【請求項１５】
前記増幅回路は、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅してソースおよびドレインの一方から前記増幅信号を出力する増幅トランジスタを含むことを特徴とする請求項１４に記載の固体撮像装置。
【請求項１６】
前記ノイズ低減回路は、
前記増幅トランジスタから出力された前記増幅信号をクランプするクランプ容量と、
前記クランプ容量でクランプされた前記増幅信号に応じた信号をソースおよびドレインの一方に受け、当該ソースおよびドレインの一方に受けた信号をサンプルホールドして前記信号蓄積回路に蓄積するトランジスタと、
を有することを特徴とする請求項１５に記載の固体撮像装置。
【請求項１７】
前記光電変換素子で発生した信号を前記増幅回路の入力部に転送する転送回路をさらに有し、
前記接続部は、前記転送回路から前記トランジスタまでの電気的に接続された経路において、前記転送回路と前記増幅トランジスタの間、前記増幅トランジスタと前記クランプ容量の間、または前記クランプ容量と前記トランジスタの間に配置されることを特徴とする請求項１６に記載の固体撮像装置。
【請求項１８】
前記接続部は、バンプであることを特徴とする請求項１に記載の固体撮像装置。
【請求項１９】
前記接続部は、前記第１の基板の表面に形成された第１の電極と、前記第２の基板の表面に形成され、前記第１の電極と貼り合わされた第２の電極とを有することを特徴とする請求項１に記載の固体撮像装置。
【請求項２０】
前記第２の基板は、前記光電変換素子に入射する光が照射される前記第１の基板の表面とは反対側の表面と接続されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項２１】
複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換素子と、
前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、
いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にあることを特徴とする撮像装置。
【請求項２２】
複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されており、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含む画素セルを複数含み、当該画素セルに対応して前記接続部が設けられており、いずれかの前記画素セルに対応する前記接続部と接続する第１の接続領域は、他の前記画素セルに対応する前記接続部と接続する第２の接続領域の位置に応じた位置にある固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、
前記第１の基板に含まれる光電変換素子で信号を発生するステップと、
前記光電変換素子で発生し、前記接続部を経由した信号を、前記第２の基板に含まれる出力回路を介して前記画素から出力するステップと、
を有することを特徴とする信号読み出し方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−１７１２４（Ｐ２０１３−１７１２４Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１１−１５００８１（Ｐ２０１１−１５００８１）
【出願日】平成２３年７月６日（２０１１．７．６）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２３年７月６日（２０１１．７．６）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【Ｆターム（参考）】
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