水晶発振回路
【課題】反転電圧ＶＴＨ、負性抵抗−ＲＬ、発振周波数ｆ０が電源ＶＤＤの影響を受けることがなく、定電圧回路を追加する必要がなく、しかも、動作電圧も低くなり、水晶振動子に流れる電流も小さくすることができる発振回路を提供する。
【解決手段】ＮＭＯＳインバータＩＶｎと、帰還抵抗Ｒｆと、水晶振動子Ｑｚと、が互いに並列接続され、ＮＭＯＳインバータＩＶｎの入力と電源ＶＳＳとの間にキャパシタＣＧが接続され、ＮＭＯＳインバータＩＶｎの出力と電源ＶＳＳとの間にキャパシタＣＤが接続された水晶発振回路１において、ＮＭＯＳインバータＩＶｎが、電源ＶＤＤに接続された定電流回路Ｉｎと、定電流回路Ｉｎと電源ＶＳＳとの間に接続されたｎ型のＭＯＳトランジスタＴｎと、から構成されている。
【解決手段】ＮＭＯＳインバータＩＶｎと、帰還抵抗Ｒｆと、水晶振動子Ｑｚと、が互いに並列接続され、ＮＭＯＳインバータＩＶｎの入力と電源ＶＳＳとの間にキャパシタＣＧが接続され、ＮＭＯＳインバータＩＶｎの出力と電源ＶＳＳとの間にキャパシタＣＤが接続された水晶発振回路１において、ＮＭＯＳインバータＩＶｎが、電源ＶＤＤに接続された定電流回路Ｉｎと、定電流回路Ｉｎと電源ＶＳＳとの間に接続されたｎ型のＭＯＳトランジスタＴｎと、から構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶発振回路に係り、特に、インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記水晶振動子の一端と電源との間に接続された第１キャパシタと、前記水晶振動子の他端と電源との間に接続された第２キャパシタと、を有する水晶発振回路に関するものである。
【背景技術】
【０００２】
従来、上述した水晶発振回路として、例えば図６に示されたようなものが提案されている。図６（Ａ）に示すように、水晶発振回路１は、水晶振動子Ｑｚと、発振回路２と、から構成されている。上記発振回路２は、インバータとしてのＣＭＯＳインバータＩＶｃと、帰還抵抗Ｒｆと、第１キャパシタ及び第２キャパシタとしてのキャパシタＣG及びＣDと、から構成されている。上記水晶振動子Ｑｚ、ＣＭＯＳインバータＩＶｃ及び帰還抵抗Ｒｆは、互いに並列接続されている。そして、キャパシタＣGは、ＣＭＯＳインバータＩＶｃの入力と電源の−側である電源ＶＳＳとの間に設けられている。キャパシタＣDは、ＣＭＯＳインバータＩＶｃの出力と電源ＶＳＳとの間に設けられている。なお、キャパシタＣG及びＣDは、ＣＭＯＳインバータＩＶｃと電源の＋側である電源ＶＤＤとの間に設けても良い。
【０００３】
図６（Ｂ）に示すように、ＣＭＯＳインバータＩＶｃは、電源の＋側である電源ＶＤＤに接続されたｐ型のＭＯＳトランジスタＴｐ2と、このＭＯＳトランジスタＴｐ2と電源ＶＳＳとの間に接続されたｎ型のＭＯＳトランジスタＴｎ2と、から構成されている。これらＭＯＳトランジスタＴｐ2及びＴｎ2は、電源ＶＤＤ−電源ＶＳＳ間に互いに直列に接続されている。上記ＣＭＯＳインバータＩＶｃは、入力電圧Ｖｉｎが反転電位ＶＴＨを超えると、ＭＯＳトランジスタＴｐ2がオフ、ＭＯＳトランジスタＴｎ2がオンして出力電圧Ｖｏｕｔが電源ＶＳＳと等しくなる。これに対して、入力電圧Ｖｉｎが反転電位ＶＴＨを下回ると、ＭＯＳトランジスタＴｐ2がオン、ＭＯＳトランジスタＴｎ2がオフして出力電圧Ｖｏｕｔが電源ＶＤＤと等しくなる。
【０００４】
上述したＣＭＯＳインバータＩＶｃは、図７に示すように構成されている。上述したＭＯＳトランジスタＴｐ2及びＴｎ2は、ｐ型シリコン基板Ｓｐと、このｐ型シリコン基板Ｓｐにイオン注入して形成したｎ型シリコン基板Ｓｎと、を備えている。上記ＭＯＳトランジスタＴｐ2は、ｎ型シリコン基板Ｓｎに高濃度の不純物をイオン注入して形成したｐ＋領域Ａｐｄ、Ａｐｓと、ｎ型シリコン基板Ｓｎ上に形成したゲート酸化膜ｆと、ｐ＋領域Ａｐｄ、Ａｐｓ上に設けられたドレイン電極Ｍｐｄ及びソース電極Ｍｐｓと、ゲート酸化膜ｆ上に設けられたゲート電極Ｍｐｇと、を備えている。ｐ＋領域Ａｐｄ、Ａｐｓは、長さ方向に互いに間隔を空けて設けられている。上記ゲート電極Ｍｐｇは、このｐ＋領域Ａｐｄ及びＡｐｓ間のゲート酸化膜ｆ上に設けられている。
【０００５】
また、ｎ型のＭＯＳトランジスタｔｎ2は、ｐ型シリコン基板Ｓｐに高濃度の不純物をイオン注入して形成したｎ＋領域Ａｎｄ、Ａｎｓと、ｐ型シリコン基板Ｓｐ上に形成したゲート酸化膜ｆと、ｎ＋領域Ａｎｄ、Ａｎｓ上に設けられたドレイン電極Ｍｎｄ及びソース電極Ｍｎｓと、ゲート酸化膜ｆ上に設けられたゲート電極Ｍｎｇと、を備えている。ｎ＋領域Ａｎｄ、Ａｄｓは、長さ方向に互いに間隔を空けて設けられている。上記ゲート電極Ｍｎｇは、このｎ＋領域Ａｎｄ、Ａｄｓ間のゲート酸化膜ｆ上に設けられている。
【０００６】
上述した構成の水晶振動子Ｑｚ及び発振回路２は、図８に示すような等価回路で表すことができる。即ち、水晶振動子Ｑｚは、互いに直列に接続された抵抗Ｒ１、キャパシタＣ１及びインダクタンスＬ１と、これら抵抗Ｒ１、キャパシタＣ１及びインダクタンスＬ１に並列接続されたキャパシタＣ０と、に等価することができる。また、発振回路２は、互いに直列接続された負荷抵抗−ＲＬと、キャパシタＣＬと、に等価することができる。なお、上記負性抵抗−ＲＬは、下記の式（１）で表される。
−ＲＬ＝−ｇｍ／（ω2・ＣG・ＣD） …（１）
ｇｍは、ＭＯＳトランジスタＴｐ2、Ｔｎ2の相互コンダクタンスであり、後述する。ωは、発振角周波数である。
【０００７】
上記水晶振動子Ｑｚは、インダクタンスＬ１、キャパシタＣ１及びＣ０で決まる周波数で振動する。熱などで発生した水晶振動子Ｑｚの微少振動はそのままでは抵抗Ｒ１によって減衰する。しかしながら、上記微少振動がＣＭＯＳインバータＩＶｃに増幅されて再び水晶振動子Ｑｚに供給されることにより水晶振動子Ｑｚの発振が維持される。即ち、抵抗Ｒ１が振動エネルギーを減衰させる抵抗であるのに対して発振回路２の負性抵抗−ＲＬは振動エネルギーを補充する抵抗であると考えられる。よって、下記の式（２）に示すように、負性抵抗−ＲＬが抵抗Ｒ１より大きければ水晶振動子Ｑｚの発振が持続する。
|Ｒ１|＜|−ＲＬ| …（２）
【０００８】
しかしながら、上述した従来のＣＭＯＳインバータＩＶｃを用いた水晶発振回路１は下記に示すような問題があった。まず、ＣＭＯＳインバータＩＶｃの反転電圧ＶＴＨが電源ＶＤＤに依存して変動してしまう、という問題があった。この反転電圧ＶＴＨについて求めて見る。一般的なＭＯＳトランジスタのドレイン−ソース間に流れる電流Ｉdsは下記の式（３）、（４）で表すことができる。
【数１】
【数２】
なお、Ｌ：ＭＯＳトランジスタのゲート長（図７）、Ｗ：ＭＯＳトランジスタのゲート幅（図７）、εox：ゲート酸化膜ｆの誘電率、ｔox：ゲート酸化膜ｆの膜厚、μ：チャネル中キャリア移動度、Ｖgs：ゲート−ソース間電圧、Ｖds：ドレイン−ソース間電圧、Ｖth：しきい値電圧（ドレイン−ソース間が導通し始める電圧）である。
【０００９】
上記ＣＭＯＳインバータＩＶｃの出力が反転するときは、下記の式（５）に示すように、ＭＯＳトランジスタＴｐ2、Ｔｎ2に流れる電流Ｉdsp、Ｉdsnが等しくなる。
Ｉdsp＝−Ｉdsn …（５）
【００１０】
このとき、ＣＭＯＳインバータＩＶｃの出力ＶｏｕｔはＶｉｎ−Ｖthn≦Ｖｏｕｔ≦Ｖｉｎ−|Ｖthp|の範囲内となるため、反転時の電流Ｉdsp、Ｉdsnは、上記式（４）を用いて下記の式（６）、（７）で表すことができる。
【数３】
【数４】
なお、Ｌｐ：ＭＯＳトランジスタＴｐ2のゲート長（図７）、Ｗｐ：ＭＯＳトランジスタＴｐ2のゲート幅（図７）、Ｌｎ：ＭＯＳトランジスタＴｎ2のゲート長（図７）、Ｗｎ：ＭＯＳトランジスタＴｎ2のゲート幅（図７）、μｐ：ＭＯＳトランジスタＴｐ2のチャンネル中キャリア移動度、μｎ：ＭＯＳトランジスタＴｎ2のチャンネル中キャリア移動度、Ｖthp：ＭＯＳトランジスタＴｐ2のしきい値電圧、Ｖthn：ＭＯＳトランジスタＴｎ2のしきい値電圧である。
【００１１】
上記式（６）、（７）を上記式（５）に代入したときの入力電圧Ｖｉｎが反転電圧ＶＴＨとなる。よって、反転電圧ＶＴＨは下記の式（８）で表すことができる。
【数５】
式（８）から明らかなように、電源ＶＤＤが変動すると反転電圧ＶＴＨも変動してしまう。
【００１２】
また、従来のＣＭＯＳインバータＩＶｃを用いた水晶発振回路１では、負性抵抗−ＲＬが電源ＶＤＤに依存して変動してしまう、という問題もあった。この負性抵抗−ＲＬは、上記式（１）に示すようにｇｍに比例する。このｇｍについて求めて見る。ｇｍはＭＯＳトランジスタＴｐ2の相互コンダクタンスｇｍｐ、ＭＯＳトランジスタＴｎ2の相互コンダクタンスｇｍｎを用いて下記の式（９）で表すことができる。
【数６】
【００１３】
また、上記ｇｍｐ、ｇｍｎは下記の式（１０）、（１１）で表すことができる。
【数７】
【数８】
式（９）〜（１１）から明らかなように、上記負性抵抗−ＲＬも電源ＶＤＤに依存して変動してしまう。このため、電源ＶＤＤの変動によっては式（２）に示す発振条件を満たすことができずに発振が停止したり、発振異常が生じる恐れがあった。
【００１４】
さらに、水晶発振回路１の発振周波数ｆ０も電源に依存して変動してしまう、という問題があった。発振周波数ｆ０は下記の式（１２）で表すことができる。
【数９】
【００１５】
上記ＣＭＯＳインバータＩＶｃには、図示しないダイオードを用いたＥＳＤ保護回路が設けられている。このため、図６に示すように、上記ＥＳＤ保護回路で用いられるダイオードによって付く寄生ダイオードＤG、ＤCが、キャパシタＣG、ＣDに並列に発生してしまう。寄生ダイオードＤG、ＤCは、無電位の場合は、その接合面において電位障害が発生し、逆方向の電圧が加えられると障害が増加する。この障害は外部からは容量として見え、この寄生ダイオードＤG、ＤCの容量が等価回路の直列容量ＣＬに追加される。そして、この寄生ダイオードＤG、ＤCの容量は、反転電位ＶＴＨ、即ち電源ＶＤＤに依存して変化してしまうため、発振周波数ｆ０も変化してしまう。
【００１６】
上記問題を解決するために、例えば、定電圧回路を追加して電源ＶＤＤに変動がないようにしていた。しかしながら、定電圧回路を追加する必要があるため、大型化及びコストアップを招く、という問題があった。
【００１７】
また、上記ＣＭＯＳインバータＩＶｃは、少なくともＭＯＳトランジスタが２段必要であった。上記定電圧回路にＭＯＳトランジスタと用いると３つのＭＯＳトランジスタを直列に接続する必要があり、高い動作電圧が必要になる、という問題があった。さらに、ＣＭＯＳインバータＩＶｃの出力電圧Ｖｏｕｔが電源ＶＤＤと電源ＶＳＳとの間に大きくふれるため、水晶振動子ＱＺに流れる電流が増大する、という問題もあった。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００４−１８７００４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
そこで、本発明は、反転電圧ＶＴＨ、負性抵抗−ＲＬ、発振周波数ｆ０が電源ＶＤＤの影響を受けることがなく、定電圧回路を追加する必要がなく、しかも、動作電圧も低くなり、水晶振動子に流れる電流も小さくすることができる発振回路を提供することを課題とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決するためになされた請求項１記載の発明は、インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記インバータの入力と電源との間に接続された第１キャパシタと、前記インバータの出力と電源との間に接続された第２キャパシタと、を有する水晶発振回路において、前記インバータが、電源の＋側に接続された定電流回路と、前記定電流回路と電源の−側との間に接続されたｎ型のＭＯＳトランジスタと、から構成されていることを特徴とする水晶発振回路に存する。
【００２１】
請求項２記載の発明は、インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記インバータの入力と電源との間に接続された第１キャパシタと、前記インバータの出力と電源との間に接続された第２キャパシタと、を有する水晶発振回路において、前記インバータが、電源の−側に接続された定電流回路と、前記定電流回路と電源の＋側との間に接続されたｐ型のＭＯＳトランジスタと、から構成されていることを特徴とする水晶発振回路に存する。
【００２２】
請求項３記載の発明は、前記ＭＯＳトランジスタのゲート長を０．８μｍ以下とすることを特徴とする請求項１又は２に記載の水晶発振回路に存する。
【００２３】
請求項４記載の発明は、前記ＭＯＳトランジスタのゲート長を０．５μ以下とすることを特徴とする請求項１又は２に記載の水晶発振回路に存する。
【００２４】
請求項５記載の発明は、前記第１キャパシタを電源の＋側及び−側のうち一方に接続し、前記第２キャパシタを電源の＋側及び−側のうち他方に接続したことを特徴とする請求項１〜４何れか１項に記載の水晶発振回路に存する。
【発明の効果】
【００２５】
以上説明したように請求項１記載の発明によれば、インバータを定電流回路とｎ型のＭＯＳトランジスタとで構成することにより、反転電圧ＶＴＨ、負性抵抗−ＲＬが電源ＶＤＤの変動の影響を受けることがない。また、定電流回路とｎ型のＭＯＳトランジスタとを直列接続して構成したインバータは、その反転電圧ＶＴＨが定電流値とｎ型のＭＯＳトランジスタとで決定されるため、寄生ダイオードの値が変動しにくくなりその結果、発振周波数ｆ０が電源ＶＤＤの影響を受けることがないので、従来のように定電圧回路を設ける必要がない。しかも、インバータを構成するＭＯＳトランジスタが１つでよい。定電流回路にＭＯＳトランジスタを用いたとしても２つのＭＯＳトランジスタを電源間に直列接続すればよく、電源間に直列接続するＭＯＳトランジスタの数を減らしてＭＯＳトランジスタの動作電圧も低くすることができる。また、水晶振動子には定電流回路からの定電流が流れるため、この定電流の設定によって低水晶電流化と水晶発振から出る電磁波の低減も図ることができる。
【００２６】
請求項２記載の発明によれば、インバータを定電流回路とｐ型のＭＯＳトランジスタとで構成することにより、反転電圧ＶＴＨ、負性抵抗−ＲＬが電源ＶＤＤ基準で決定される為、電源ＶＤＤの変動の影響を受けることがない。また、ｐ型のＭＯＳトランジスタと定電流回路とを直列接続して構成したインバータは、その反転電圧ＶＴＨが定電流値とｐ型のＭＯＳトランジスタとで決定されるため、寄生ダイオードの値が変動しにくくなりその結果、発振周波数ｆ０が電源ＶＤＤの影響を受けることがないので、定電圧回路を設ける必要がない。しかも、少なくとも１つのＭＯＳトランジスタにより構成されているため、ＭＯＳトランジスタの動作電圧も低くすることができる。また、水晶振動子には定電流回路からの定電流が流れるため、この定電流の設定によって低水晶電流化と水晶発振から出る電磁波の低減も図ることができる。
【００２７】
請求項３記載の発明によれば、ＣＭＯＳインバータ、帰還抵抗、第１キャパシタ及び第２キャパシタを内蔵した１つのＩＣチップの大きさを０．８ｍｍ×０．８ｍｍ、ＣＭＯＳインバータのゲート長を１μｍ以下とした従来品と同等の大きさ（＝０．８ｍｍ×０．８ｍｍ）で同等の特性（即ち同等のドレイン−ソース電流、ｇｍ）にすることができる。
【００２８】
請求項４記載の発明によれば、ＣＭＯＳインバータ、帰還抵抗、第１キャパシタ及び第２キャパシタを内蔵した１つのＩＣチップの大きさを０．８ｍｍ×０．８ｍｍ、ＣＭＯＳインバータのゲート長を１μｍ以下とした従来品と同等の特性（即ち同等のドレイン−ソース電流、負性抵抗−ＲＬ）で、ＩＣチップの大きさを０．７２ｍｍ×０．７２ｍｍ以内に抑えることができる。
【００２９】
請求項５記載の発明によれば、電源オン直後に定電流回路の動作が遅れてもインバータの入力と出力とを反転させることができ、電源オン直後の発振を安定させることができる。
【図面の簡単な説明】
【００３０】
【図１】第１実施形態における本発明の水晶発振回路を示す回路図である。
【図２】図１に示すＮＭＯＳインバータの一例を示す回路図である。
【図３】第２実施形態における本発明の水晶発振回路を示す回路図である。
【図４】（Ａ）は図１に示す水晶振動子、発振回路を含んだパッケージの断面図であり、（Ｂ）はパッケージの上面図である。
【図５】第３実施形態における本発明の水晶発振回路を示す回路図である。
【図６】（Ａ）は従来の水晶発振回路の一例を示す回路図であり、（Ｂ）は（Ａ）に示すＣＭＯＳインバータを示す回路図である。
【図７】図６（Ｂ）に示すＣＭＯＳインバータの構成を示す斜視図である。
【図８】図１及び図６の水晶発振回路の等価回路である。
【発明を実施するための形態】
【００３１】
第１実施形態
次に、第１実施形態における本発明の水晶発振回路について図１及び図２を参照して以下説明する。図１に示すように、水晶発振回路１は、水晶振動子Ｑｚと、発振回路２と、増幅回路３と、から構成されている。上記発振回路２は、インバータとしてのＮＭＯＳインバータＩＶｎと、帰還抵抗Ｒｆと、第１キャパシタ及び第２キャパシタとしてのキャパシタＣG及びＣDと、から構成されている。上記水晶振動子Ｑｚ、ＮＭＯＳインバータＩＶｎ及び帰還抵抗Ｒｆは、互いに並列接続されている。そして、キャパシタＣGは、ＮＭＯＳインバータＩＶｎの入力と電源Ｖの−側である電源ＶＳＳとの間に設けられている。キャパシタＣDは、ＮＭＯＳインバータＩＶｎの出力と電源ＶＳＳとの間に設けられている。
【００３２】
上記ＮＭＯＳインバータＩＶｎは、電源Ｖの＋側である電源ＶＤＤに接続された定電流回路Ｉｎと、定電流回路Ｉｎと電源Ｖの−側である電源ＶＳＳとの間に接続されたｎ型のＭＯＳトランジスタＴｎと、から構成されている。ＭＯＳトランジスタＴｎは、ドレインが電源ＶＤＤ側に接続され、ソースが電源ＶＳＳ側に接続されている。これら定電流回路Ｉｎ及びＭＯＳトランジスタＴｎは互いに直列接続され、ＭＯＳトランジスタＴｎのゲートがＮＭＯＳインバータＩＶｎの入力となり、定電流回路ＩｎとＭＯＳトランジスタＴｎのドレインとの接続点がＮＭＯＳインバータＩＶｎの出力となる。
【００３３】
上記定電流回路Ｉｎとしては、例えば図２（Ａ）に示すようにカレントミラー回路２１から構成されたものや、図２（Ｂ）に示すように抵抗Ｒ２から構成されたものや、図２（Ｃ）に示すように、トランジスタＴから構成されたものなど公知のものが用いられる。
【００３４】
上記ＮＭＯＳインバータＩＶｎは、入力電圧ＶｉｎがＭＯＳトランジスタＴｎのしきい値電圧Ｖthnを超えると、ＭＯＳトランジスタＴｎがオンして出力電圧Ｖｏｕｔが電源ＶＳＳと等しくなる（Ｌｏレベル）。これに対して、入力電圧Ｖｉｎがしきい値電圧Ｖthnを下回ると、ＭＯＳトランジスタＴｎがオフして、出力電圧Ｖｏｕｔが電源ＶＤＤと等しくなる（Ｈｉレベル）。
【００３５】
増幅回路３は、ＮＭＯＳインバータＩＶｎの出力と、基準電圧Ｖｒｅｆと、が供給されたオペアンプ３１から構成されている。上記基準電圧Ｖｒｅｆは、電源Ｖ間に互いに直列接続された定電流回路Ｉ１とｎ型のＭＯＳトランジスタＴｎ1との接続点の電圧である。定電流回路Ｉ１は、上記定電流回路Ｉｎと同じ構成で設けられている。ＭＯＳトランジスタＴｎ1は、上記ＭＯＳトランジスタＴｎと同じ構成で設けられ、ゲートが電源ＶＤＤに接続されている。よって、基準電圧Ｖｒｅｆは、ＮＭＯＳインバータＩＶｎの反転電位ＶＴＨの出力と等しくなる。オペアンプ３１は、ＮＭＯＳインバータＩＶｎの出力と基準電圧Ｖｒｅｆとの差分を増幅して出力することによりＮＭＯＳインバータＩＶｎの出力を増幅する。
【００３６】
次に、上述した構成の水晶発振回路１の反転電圧ＶＴＨについて求めて見る。上記定電流回路Ｉｎからの定電流をＩｃとする。背景技術でも示したように、ＮＭＯＳインバータＩＶｎの出力が反転するときは、ＭＯＳトランジスタＴｎのドレイン−ソース間に流れる電流Ｉdsnは下記の式（１３）で表すことができる。
【数１０】
なお、Ｌｎ：ＭＯＳトランジスタＴｎのゲート長、Ｗｎ：ＭＯＳトランジスタＴｎのゲート幅、μｎ：ＭＯＳトランジスタＴｎのチャンネル中キャリア移動度、Ｖthn：ＭＯＳトランジスタＴｎのしきい値電圧である。
【００３７】
また、ＮＭＯＳインバータＩＶｎが反転するときは、下記の式（１４）に示すように、電流Ｉdsnと定電流Ｉｃとが等しくなる。
Ｉdsn＝Ｉｃ …（１４）
上記式（１４）を上記式（１３）に代入したときの入力電圧Ｖｉｎが反転電圧ＶＴＨとなる。よって、反転電圧ＶＴＨは下記の式（１５）で表すことができる。
【数１１】
式（１５）から明らかなように、反転電圧ＶＴＨは電源ＶＤＤに依存する値ではない。
【００３８】
次に、上記水晶発振回路１の負性抵抗−ＲＬについて求めて見る。負性抵抗−ＲＬは背景技術でも説明したようにｇｍに比例する。第１実施形態の水晶発振回路１においては、ｇｍはＭＯＳトランジスタＴｎの相互コンダクタンスｇｍｎと等しくなり、下記の式（１６）に示すように電流Ｉdsnに依存する値である。
【数１２】
上記式（１６）からも明らかなように、ｇｍ（＝ｇｍｎ）は電源ＶＤＤに依存する値とならない。
【００３９】
よって、上記水晶発振回路１によれば、ＮＭＯＳインバータＩＶｎを定電流回路Ｉｎとｎ型のＭＯＳトランジスタＴｎとで構成することにより、反転電圧ＶＴＨ、負性抵抗−ＲＬが電源ＶＤＤの変動の影響を受けることがない。また、寄生ダイオードＤG、ＤD（図６参照）（ＶＳＳ側）にかかる電圧が変動しないため、その容量が変動せずその結果、発振周波数ｆ０が電源ＶＤＤの影響を受けることないので、従来のように定電圧回路を設ける必要がない。
【００４０】
しかも、上記ＮＭＯＳインバータＩＶｎは、ＭＯＳトランジスタＴｎが１つでよい。上記定電流回路ＩｎにＭＯＳトランジスタと用いたとしても２つのＭＯＳトランジスタを電源Ｖ間に直列接続すればよく、電源間に直列接続するＭＯＳトランジスタの数を減らしてＭＯＳトランジスタの動作電圧も低くすることができる。また、水晶振動子Ｑｚには定電流回路Ｉｎからの定電流Ｉｃが流れるため、この定電流Ｉｃの設定によって低水晶電力化と水晶発振からでる電磁波の低減も図ることができる。
【００４１】
第２実施形態
次に、第２実施形態について図３を参照して説明する。なお、同図において、上述した図１について第１実施形態で既に説明した部分と同等の部分には同一符号を付してその詳細な説明を省略する。第１実施形態と第２実施形態とで大きく異なる点は、インバータの構成である。第２実施形態では、ＮＭＯＳインバータＩＶｎに変わってＰＭＯＳインバータＩＶｐを用いている。
【００４２】
上記ＰＭＯＳインバータＩＶｐは、電源Ｖの＋側である電源ＶＤＤに接続されたｐ型のＭＯＳトランジスタＴｐと、ＭＯＳトランジスタＴｐと電源Ｖの−側である電源ＶＳＳとの間に接続された定電流回路Ｉｐと、から構成されている。ＭＯＳトランジスタＴｐは、ドレインが電源ＶＤＤ側に接続され、ソースが電源ＶＳＳ側に接続されている。これら定電流回路Ｉｐ及びＭＯＳトランジスタＴｐは互いに直列接続され、ＭＯＳトランジスタＴｐのゲートがＰＭＯＳインバータＩＶｐの入力となり、定電流回路ＩｐとＭＯＳトランジスタＴｐのドレインとの接続点がＰＭＯＳインバータＩＶｐの出力となる。
【００４３】
上記ＰＭＯＳインバータＩＶｐは、入力電圧ＶｉｎがＭＯＳトランジスタＴｐのしきい値電圧Ｖthpを下回ると、ＭＯＳトランジスタＴｐがオンして出力電圧Ｖｏｕｔが電源ＶＤＤと等しくなる（Ｈｉレベル）。これに対して、入力電圧Ｖｉｎがしきい値電圧Ｖthpを超えると、ＭＯＳトランジスタＴｐがオフして出力電圧Ｖｏｕｔが電源ＶＳＳと等しくなる（Ｌｏレベル）。
【００４４】
また、オペアンプ３１には、電源Ｖ間に互いに直列接続されたｐ型のＭＯＳトランジスタＴｐ1と定電流回路Ｉ２との接続点の電圧である基準電圧ｒｅｆが供給されている。ＭＯＳトランジスタＴｐ1は、上記ＭＯＳトランジスタＴｐと同じ構成で設けられ、ゲートが電源ＶＳＳに接続されている。定電流回路Ｉ２は、上記定電流回路Ｉｐと同じ構成で設けられている。よって、基準電圧Ｖｒｅｆは、ＰＭＯＳインバータＩＶｐの反転電位ＶＴＨの出力と等しくなる。オペアンプ３１は、ＰＭＯＳインバータＩＶｐの出力と基準電圧Ｖｒｅｆとの差分を増幅して出力することによりＰＭＯＳインバータＩＶｐの出力を増幅する。
【００４５】
次に、上述した構成の水晶発振回路１の反転電圧ＶＴＨについて求めて見る。上記定電流回路Ｉｐからの定電流をＩｃとする。背景技術でも示したように、ＰＭＯＳインバータＩＶｐが反転するときは、ＭＯＳトランジスタＴｐのドレイン−ソース間に流れる電流Ｉdnpは下記の式（１７）で表すことができる。
【数１３】
なお、Ｌｐ：ＭＯＳトランジスタＴｐのゲート長、Ｗｐ：ＭＯＳトランジスタＴｐのゲート幅、μｐ：ＭＯＳトランジスタＴｐのチャンネル中キャリア移動度、Ｖthp：ＭＯＳトランジスタＴｐのしきい値電圧である。
【００４６】
また、ＰＭＯＳインバータＩＶｐが反転するときは、下記の式（１８）に示すように、電流Ｉdspと定電流Ｉｃとが等しくなる。
Ｉdsp＝Ｉｃ …（１８）
上記式（１８）を上記式（１７）に代入したときの入力電圧Ｖｉｎが反転電圧ＶＴＨとなる。よって、反転電圧ＶＴＨは下記の式（１９）で表すことができる。
【数１４】
式（１９）から明らかなように、反転電圧ＶＴＨは電源ＶＤＤとの差分に依存する値となる。即ち、反転電位ＶＴＨは電源ＶＤＤを基準として決定される値となる。
【００４７】
次に、上記水晶発振回路１の負性抵抗−ＲＬについて求めて見る。負性抵抗−ＲＬは背景技術でも説明したようにｇｍに比例する。第２実施形態の水晶発振回路１においては、ｇｍはＭＯＳトランジスタＴｐの相互コンダクタンスｇｍｐと等しくなり、下記の式（２０）に示すように電流Ｉdspに依存する値である。
【数１５】
上記式（２０）からも明らかなように、ｇｍ（＝ｇｍｐ）は電源ＶＤＤとの差分に依存する値となる。即ち、ｇｍは電源ＶＤＤを基準として決定される値となる。
【００４８】
よって、上記水晶発振回路１によれば、ＰＭＯＳインバータＩＶｐを定電流回路Ｉｐとｐ型のＭＯＳトランジスタＴｐとで構成することにより、反転電圧ＶＴＨ、負性抵抗−ＲＬが電源ＶＤＤを基準として決定される値となるため電源ＶＤＤの変動の影響を受けることがない。また、定電流回路Ｉｐとｐ型のＭＯＳトランジスタＴｐとを直列接続して構成したＰＭＯＳインバータＩＶｐは、従来のＣＭＯインバータＩＶｃのようにｐ型半導体とｎ型半導体とが一つの基板上に共存していない。このため、寄生ダイオード（ＶＤＤ側）にかかる電圧が変動しないため、容量が変動せずその結果、発振周波数ｆ０が電源ＶＤＤの影響を受けることないので、従来のように定電圧回路を設ける必要がない。
【００４９】
しかも、上記ＰＭＯＳインバータＩＶｐは、ＭＯＳトランジスタＴｐが１つでよい。上記定電流回路ＩｐにＭＯＳトランジスタと用いたとしても２つのＭＯＳトランジスタを電源Ｖ間に直列接続すればよく、電源間に直列接続するＭＯＳトランジスタの数を減らしてＭＯＳトランジスタの動作電圧も低くすることができる。また、水晶振動子Ｑｚには定電流回路Ｉｐからの定電流Ｉｃが流れるため、この定電流Ｉｃの設定によって低水晶電流化と水晶発振から出る電磁波の低減も図ることができる。
【００５０】
ところで、第１実施形態及び第２実施形態においては、図４に示すように、上述した発振回路２は１つのＩＣチップ５内に樹脂封止され、このＩＣチップ５は水晶振動子Ｑｚと共にケース６内に収容された１つのパッケージ７になっている。このパッケージ７のサイズは、Ａ×Ｂ＝３．２ｍｍ×２．５ｍｍより小さくなってくると水晶振動子Ｑｚの小型化によって水晶振動子Ｑｚで消費される電力が制限されると共に、搭載されるＩＣチップ５の大きさも制限される。
【００５１】
パッケージ７のサイズがＡ×Ｂ＝３．２ｍｍ×２．５ｍｍの場合は、ＩＣチップ５の大きさはＣ×Ｄ＝０．８ｍｍ×０．８ｍｍ以下にする必要がある。図６に示す従来のＣＭＯＳインバータＩＶｃを用いた従来品では、ＩＣチップ５の大きさがＣ×Ｄ＝０．８ｍｍ×０．８ｍｍのときにＭＯＳトランジスタＴｐ2、Ｔｎ2のゲート長Ｌｎ、Ｌｐを１μｍ以下とするような特性（Ｉdsとｇｍの値）に設計されている。
【００５２】
ＣＭＯＳインバータＩＶｃを用いた従来品では、ｇｍはｐ型のＭＯＳトランジスタＴｐ2のｇｍｐとｎ型のＭＯＳトランジスタＴｐ2とのｇｍｎとの合成とになる。第１実施形態で説明したＮＭＯＳインバータＩＶｎのｇｍはｎ型のＭＯＳトランジスタＴｎのｇｍｎと等しくなる。また、第２実施形態で説明したＮＭＯＳインバータＩＶｎのｇｍはｐ型のＭＯＳトランジスタＴｐのｇｍｐと等しくなる。従って、従来品のＩＣチップ５と同じ大きさで同等の特性を第１実施形態及び第２実施形態で得るためには、ゲート長Ｌｎ、Ｌｐを小さくする必要がある。また、このＩＣチップ５内に定電流回路Ｉｎ、Ｉｐで用いられるＭＯＳトランジスタも含めることを考慮すると、ＩＣチップ５の大きさを変えずにこれと同じ特性に設計するためには、第１実施形態及び第２実施形態では、ＭＯＳトランジスタＴｎ、Ｔｐのゲート長Ｌｎ、Ｌｐを０．８μｍ以下となるようにしている。
【００５３】
よって、ゲート長Ｌｎ、Ｌｐを０．８μｍ以下とすることにより、従来品と同等の大きさ（Ｃ×Ｄ＝０．８ｍｍ×０．８ｍｍ以下）で同等の特性（即ち同等のＩds、ｇｍ）にすることができる。
【００５４】
また、第１実施形態及び第２実施形態においてＭＯＳトランジスタＴｎ、Ｔｐのゲート長Ｌｎ、Ｌｐを０．５μｍ以下とすれば、従来品と同等の特性でＩＣチップ５の大きさをＣ×Ｄ＝０．７２ｍｍ×０．７２ｍｍ以内にすることができる。このＣ×Ｄ＝０．７２ｍｍ×０．７２ｍｍのＩＣチップ５は、Ａ×Ｂ＝２．５ｍｍ×２．０ｍｍのパッケー７に内蔵することができる。
【００５５】
第３実施形態
次に、第３実施形態について説明する。なお、同図において、上述した図１について第１実施形態で既に説明した部分と同等の部分には同一符号を付してその詳細な説明を省略する。第１実施形態と第３実施形態とで大きく異なる点は、キャパシタＣD、ＣGの接続である。第１実施形態では、キャパシタＣD、ＣGは両方とも電源ＶＳＳに接続されていた。これに対して、第３実施形態では、キャパシタＣDは電源ＶＳＳに接続され、キャパシタＣGは電源ＶＤＤに接続されている。
【００５６】
電源Ｖオン直後は定電流回路Ｉｎが動作を開始しないため、第１実施形態では、ＮＭＯＳインバータＩＶｎの入力及び出力とも電源ＶＳＳとなり、発振が安定していなかった。これに対して、第３実施形態では、電源Ｖオン直後に定電流回路Ｉｎの動作が遅れてもＮインバータＩＶｎの入力を電源ＶＳＳ、出力を電源ＶＤＤにして入力と出力とを反転させることができ、電源Ｖオン直後の発振を安定させることができる。
【００５７】
なお、第３実施形態では、キャパシタＣDを電源ＶＳＳに接続し、キャパシタＣGを電源ＶＤＤに接続していたが、本発明はこれに限ったものではない。逆に、キャパシタＣDを電源ＶＤＤに接続し、キャパシタＣGを電源ＶＤＤに接続してもよい。
【００５８】
また、上述した図３に示す第２実施形態のキャパシタＣDを電源ＶＳＳ、電源ＶＤＤの一方に接続し、キャパシタＣGを電源ＶＳＳ、電源ＶＤＤの他方に接続してもよい。
【００５９】
また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００６０】
１ 水晶発振回路
ＣG キャパシタ（第１キャパシタ）
ＣD キャパシタ（第２キャパシタ）
Ｉｎ 定電流回路
Ｉｐ 定電流回路
Ｔｎ ＭＯＳトランジスタ
Ｔｐ ＭＯＳトランジスタ
ＩＶｎ ＮＭＯＳインバータ（インバータ）
ＩＶｐ ＰＭＯＳインバータ（インバータ）
Ｑｚ 水晶振動子
Ｒｆ 帰還抵抗
Ｖ 電源
【技術分野】
【０００１】
本発明は、水晶発振回路に係り、特に、インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記水晶振動子の一端と電源との間に接続された第１キャパシタと、前記水晶振動子の他端と電源との間に接続された第２キャパシタと、を有する水晶発振回路に関するものである。
【背景技術】
【０００２】
従来、上述した水晶発振回路として、例えば図６に示されたようなものが提案されている。図６（Ａ）に示すように、水晶発振回路１は、水晶振動子Ｑｚと、発振回路２と、から構成されている。上記発振回路２は、インバータとしてのＣＭＯＳインバータＩＶｃと、帰還抵抗Ｒｆと、第１キャパシタ及び第２キャパシタとしてのキャパシタＣG及びＣDと、から構成されている。上記水晶振動子Ｑｚ、ＣＭＯＳインバータＩＶｃ及び帰還抵抗Ｒｆは、互いに並列接続されている。そして、キャパシタＣGは、ＣＭＯＳインバータＩＶｃの入力と電源の−側である電源ＶＳＳとの間に設けられている。キャパシタＣDは、ＣＭＯＳインバータＩＶｃの出力と電源ＶＳＳとの間に設けられている。なお、キャパシタＣG及びＣDは、ＣＭＯＳインバータＩＶｃと電源の＋側である電源ＶＤＤとの間に設けても良い。
【０００３】
図６（Ｂ）に示すように、ＣＭＯＳインバータＩＶｃは、電源の＋側である電源ＶＤＤに接続されたｐ型のＭＯＳトランジスタＴｐ2と、このＭＯＳトランジスタＴｐ2と電源ＶＳＳとの間に接続されたｎ型のＭＯＳトランジスタＴｎ2と、から構成されている。これらＭＯＳトランジスタＴｐ2及びＴｎ2は、電源ＶＤＤ−電源ＶＳＳ間に互いに直列に接続されている。上記ＣＭＯＳインバータＩＶｃは、入力電圧Ｖｉｎが反転電位ＶＴＨを超えると、ＭＯＳトランジスタＴｐ2がオフ、ＭＯＳトランジスタＴｎ2がオンして出力電圧Ｖｏｕｔが電源ＶＳＳと等しくなる。これに対して、入力電圧Ｖｉｎが反転電位ＶＴＨを下回ると、ＭＯＳトランジスタＴｐ2がオン、ＭＯＳトランジスタＴｎ2がオフして出力電圧Ｖｏｕｔが電源ＶＤＤと等しくなる。
【０００４】
上述したＣＭＯＳインバータＩＶｃは、図７に示すように構成されている。上述したＭＯＳトランジスタＴｐ2及びＴｎ2は、ｐ型シリコン基板Ｓｐと、このｐ型シリコン基板Ｓｐにイオン注入して形成したｎ型シリコン基板Ｓｎと、を備えている。上記ＭＯＳトランジスタＴｐ2は、ｎ型シリコン基板Ｓｎに高濃度の不純物をイオン注入して形成したｐ＋領域Ａｐｄ、Ａｐｓと、ｎ型シリコン基板Ｓｎ上に形成したゲート酸化膜ｆと、ｐ＋領域Ａｐｄ、Ａｐｓ上に設けられたドレイン電極Ｍｐｄ及びソース電極Ｍｐｓと、ゲート酸化膜ｆ上に設けられたゲート電極Ｍｐｇと、を備えている。ｐ＋領域Ａｐｄ、Ａｐｓは、長さ方向に互いに間隔を空けて設けられている。上記ゲート電極Ｍｐｇは、このｐ＋領域Ａｐｄ及びＡｐｓ間のゲート酸化膜ｆ上に設けられている。
【０００５】
また、ｎ型のＭＯＳトランジスタｔｎ2は、ｐ型シリコン基板Ｓｐに高濃度の不純物をイオン注入して形成したｎ＋領域Ａｎｄ、Ａｎｓと、ｐ型シリコン基板Ｓｐ上に形成したゲート酸化膜ｆと、ｎ＋領域Ａｎｄ、Ａｎｓ上に設けられたドレイン電極Ｍｎｄ及びソース電極Ｍｎｓと、ゲート酸化膜ｆ上に設けられたゲート電極Ｍｎｇと、を備えている。ｎ＋領域Ａｎｄ、Ａｄｓは、長さ方向に互いに間隔を空けて設けられている。上記ゲート電極Ｍｎｇは、このｎ＋領域Ａｎｄ、Ａｄｓ間のゲート酸化膜ｆ上に設けられている。
【０００６】
上述した構成の水晶振動子Ｑｚ及び発振回路２は、図８に示すような等価回路で表すことができる。即ち、水晶振動子Ｑｚは、互いに直列に接続された抵抗Ｒ１、キャパシタＣ１及びインダクタンスＬ１と、これら抵抗Ｒ１、キャパシタＣ１及びインダクタンスＬ１に並列接続されたキャパシタＣ０と、に等価することができる。また、発振回路２は、互いに直列接続された負荷抵抗−ＲＬと、キャパシタＣＬと、に等価することができる。なお、上記負性抵抗−ＲＬは、下記の式（１）で表される。
−ＲＬ＝−ｇｍ／（ω2・ＣG・ＣD） …（１）
ｇｍは、ＭＯＳトランジスタＴｐ2、Ｔｎ2の相互コンダクタンスであり、後述する。ωは、発振角周波数である。
【０００７】
上記水晶振動子Ｑｚは、インダクタンスＬ１、キャパシタＣ１及びＣ０で決まる周波数で振動する。熱などで発生した水晶振動子Ｑｚの微少振動はそのままでは抵抗Ｒ１によって減衰する。しかしながら、上記微少振動がＣＭＯＳインバータＩＶｃに増幅されて再び水晶振動子Ｑｚに供給されることにより水晶振動子Ｑｚの発振が維持される。即ち、抵抗Ｒ１が振動エネルギーを減衰させる抵抗であるのに対して発振回路２の負性抵抗−ＲＬは振動エネルギーを補充する抵抗であると考えられる。よって、下記の式（２）に示すように、負性抵抗−ＲＬが抵抗Ｒ１より大きければ水晶振動子Ｑｚの発振が持続する。
|Ｒ１|＜|−ＲＬ| …（２）
【０００８】
しかしながら、上述した従来のＣＭＯＳインバータＩＶｃを用いた水晶発振回路１は下記に示すような問題があった。まず、ＣＭＯＳインバータＩＶｃの反転電圧ＶＴＨが電源ＶＤＤに依存して変動してしまう、という問題があった。この反転電圧ＶＴＨについて求めて見る。一般的なＭＯＳトランジスタのドレイン−ソース間に流れる電流Ｉdsは下記の式（３）、（４）で表すことができる。
【数１】
【数２】
なお、Ｌ：ＭＯＳトランジスタのゲート長（図７）、Ｗ：ＭＯＳトランジスタのゲート幅（図７）、εox：ゲート酸化膜ｆの誘電率、ｔox：ゲート酸化膜ｆの膜厚、μ：チャネル中キャリア移動度、Ｖgs：ゲート−ソース間電圧、Ｖds：ドレイン−ソース間電圧、Ｖth：しきい値電圧（ドレイン−ソース間が導通し始める電圧）である。
【０００９】
上記ＣＭＯＳインバータＩＶｃの出力が反転するときは、下記の式（５）に示すように、ＭＯＳトランジスタＴｐ2、Ｔｎ2に流れる電流Ｉdsp、Ｉdsnが等しくなる。
Ｉdsp＝−Ｉdsn …（５）
【００１０】
このとき、ＣＭＯＳインバータＩＶｃの出力ＶｏｕｔはＶｉｎ−Ｖthn≦Ｖｏｕｔ≦Ｖｉｎ−|Ｖthp|の範囲内となるため、反転時の電流Ｉdsp、Ｉdsnは、上記式（４）を用いて下記の式（６）、（７）で表すことができる。
【数３】
【数４】
なお、Ｌｐ：ＭＯＳトランジスタＴｐ2のゲート長（図７）、Ｗｐ：ＭＯＳトランジスタＴｐ2のゲート幅（図７）、Ｌｎ：ＭＯＳトランジスタＴｎ2のゲート長（図７）、Ｗｎ：ＭＯＳトランジスタＴｎ2のゲート幅（図７）、μｐ：ＭＯＳトランジスタＴｐ2のチャンネル中キャリア移動度、μｎ：ＭＯＳトランジスタＴｎ2のチャンネル中キャリア移動度、Ｖthp：ＭＯＳトランジスタＴｐ2のしきい値電圧、Ｖthn：ＭＯＳトランジスタＴｎ2のしきい値電圧である。
【００１１】
上記式（６）、（７）を上記式（５）に代入したときの入力電圧Ｖｉｎが反転電圧ＶＴＨとなる。よって、反転電圧ＶＴＨは下記の式（８）で表すことができる。
【数５】
式（８）から明らかなように、電源ＶＤＤが変動すると反転電圧ＶＴＨも変動してしまう。
【００１２】
また、従来のＣＭＯＳインバータＩＶｃを用いた水晶発振回路１では、負性抵抗−ＲＬが電源ＶＤＤに依存して変動してしまう、という問題もあった。この負性抵抗−ＲＬは、上記式（１）に示すようにｇｍに比例する。このｇｍについて求めて見る。ｇｍはＭＯＳトランジスタＴｐ2の相互コンダクタンスｇｍｐ、ＭＯＳトランジスタＴｎ2の相互コンダクタンスｇｍｎを用いて下記の式（９）で表すことができる。
【数６】
【００１３】
また、上記ｇｍｐ、ｇｍｎは下記の式（１０）、（１１）で表すことができる。
【数７】
【数８】
式（９）〜（１１）から明らかなように、上記負性抵抗−ＲＬも電源ＶＤＤに依存して変動してしまう。このため、電源ＶＤＤの変動によっては式（２）に示す発振条件を満たすことができずに発振が停止したり、発振異常が生じる恐れがあった。
【００１４】
さらに、水晶発振回路１の発振周波数ｆ０も電源に依存して変動してしまう、という問題があった。発振周波数ｆ０は下記の式（１２）で表すことができる。
【数９】
【００１５】
上記ＣＭＯＳインバータＩＶｃには、図示しないダイオードを用いたＥＳＤ保護回路が設けられている。このため、図６に示すように、上記ＥＳＤ保護回路で用いられるダイオードによって付く寄生ダイオードＤG、ＤCが、キャパシタＣG、ＣDに並列に発生してしまう。寄生ダイオードＤG、ＤCは、無電位の場合は、その接合面において電位障害が発生し、逆方向の電圧が加えられると障害が増加する。この障害は外部からは容量として見え、この寄生ダイオードＤG、ＤCの容量が等価回路の直列容量ＣＬに追加される。そして、この寄生ダイオードＤG、ＤCの容量は、反転電位ＶＴＨ、即ち電源ＶＤＤに依存して変化してしまうため、発振周波数ｆ０も変化してしまう。
【００１６】
上記問題を解決するために、例えば、定電圧回路を追加して電源ＶＤＤに変動がないようにしていた。しかしながら、定電圧回路を追加する必要があるため、大型化及びコストアップを招く、という問題があった。
【００１７】
また、上記ＣＭＯＳインバータＩＶｃは、少なくともＭＯＳトランジスタが２段必要であった。上記定電圧回路にＭＯＳトランジスタと用いると３つのＭＯＳトランジスタを直列に接続する必要があり、高い動作電圧が必要になる、という問題があった。さらに、ＣＭＯＳインバータＩＶｃの出力電圧Ｖｏｕｔが電源ＶＤＤと電源ＶＳＳとの間に大きくふれるため、水晶振動子ＱＺに流れる電流が増大する、という問題もあった。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００４−１８７００４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
そこで、本発明は、反転電圧ＶＴＨ、負性抵抗−ＲＬ、発振周波数ｆ０が電源ＶＤＤの影響を受けることがなく、定電圧回路を追加する必要がなく、しかも、動作電圧も低くなり、水晶振動子に流れる電流も小さくすることができる発振回路を提供することを課題とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決するためになされた請求項１記載の発明は、インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記インバータの入力と電源との間に接続された第１キャパシタと、前記インバータの出力と電源との間に接続された第２キャパシタと、を有する水晶発振回路において、前記インバータが、電源の＋側に接続された定電流回路と、前記定電流回路と電源の−側との間に接続されたｎ型のＭＯＳトランジスタと、から構成されていることを特徴とする水晶発振回路に存する。
【００２１】
請求項２記載の発明は、インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記インバータの入力と電源との間に接続された第１キャパシタと、前記インバータの出力と電源との間に接続された第２キャパシタと、を有する水晶発振回路において、前記インバータが、電源の−側に接続された定電流回路と、前記定電流回路と電源の＋側との間に接続されたｐ型のＭＯＳトランジスタと、から構成されていることを特徴とする水晶発振回路に存する。
【００２２】
請求項３記載の発明は、前記ＭＯＳトランジスタのゲート長を０．８μｍ以下とすることを特徴とする請求項１又は２に記載の水晶発振回路に存する。
【００２３】
請求項４記載の発明は、前記ＭＯＳトランジスタのゲート長を０．５μ以下とすることを特徴とする請求項１又は２に記載の水晶発振回路に存する。
【００２４】
請求項５記載の発明は、前記第１キャパシタを電源の＋側及び−側のうち一方に接続し、前記第２キャパシタを電源の＋側及び−側のうち他方に接続したことを特徴とする請求項１〜４何れか１項に記載の水晶発振回路に存する。
【発明の効果】
【００２５】
以上説明したように請求項１記載の発明によれば、インバータを定電流回路とｎ型のＭＯＳトランジスタとで構成することにより、反転電圧ＶＴＨ、負性抵抗−ＲＬが電源ＶＤＤの変動の影響を受けることがない。また、定電流回路とｎ型のＭＯＳトランジスタとを直列接続して構成したインバータは、その反転電圧ＶＴＨが定電流値とｎ型のＭＯＳトランジスタとで決定されるため、寄生ダイオードの値が変動しにくくなりその結果、発振周波数ｆ０が電源ＶＤＤの影響を受けることがないので、従来のように定電圧回路を設ける必要がない。しかも、インバータを構成するＭＯＳトランジスタが１つでよい。定電流回路にＭＯＳトランジスタを用いたとしても２つのＭＯＳトランジスタを電源間に直列接続すればよく、電源間に直列接続するＭＯＳトランジスタの数を減らしてＭＯＳトランジスタの動作電圧も低くすることができる。また、水晶振動子には定電流回路からの定電流が流れるため、この定電流の設定によって低水晶電流化と水晶発振から出る電磁波の低減も図ることができる。
【００２６】
請求項２記載の発明によれば、インバータを定電流回路とｐ型のＭＯＳトランジスタとで構成することにより、反転電圧ＶＴＨ、負性抵抗−ＲＬが電源ＶＤＤ基準で決定される為、電源ＶＤＤの変動の影響を受けることがない。また、ｐ型のＭＯＳトランジスタと定電流回路とを直列接続して構成したインバータは、その反転電圧ＶＴＨが定電流値とｐ型のＭＯＳトランジスタとで決定されるため、寄生ダイオードの値が変動しにくくなりその結果、発振周波数ｆ０が電源ＶＤＤの影響を受けることがないので、定電圧回路を設ける必要がない。しかも、少なくとも１つのＭＯＳトランジスタにより構成されているため、ＭＯＳトランジスタの動作電圧も低くすることができる。また、水晶振動子には定電流回路からの定電流が流れるため、この定電流の設定によって低水晶電流化と水晶発振から出る電磁波の低減も図ることができる。
【００２７】
請求項３記載の発明によれば、ＣＭＯＳインバータ、帰還抵抗、第１キャパシタ及び第２キャパシタを内蔵した１つのＩＣチップの大きさを０．８ｍｍ×０．８ｍｍ、ＣＭＯＳインバータのゲート長を１μｍ以下とした従来品と同等の大きさ（＝０．８ｍｍ×０．８ｍｍ）で同等の特性（即ち同等のドレイン−ソース電流、ｇｍ）にすることができる。
【００２８】
請求項４記載の発明によれば、ＣＭＯＳインバータ、帰還抵抗、第１キャパシタ及び第２キャパシタを内蔵した１つのＩＣチップの大きさを０．８ｍｍ×０．８ｍｍ、ＣＭＯＳインバータのゲート長を１μｍ以下とした従来品と同等の特性（即ち同等のドレイン−ソース電流、負性抵抗−ＲＬ）で、ＩＣチップの大きさを０．７２ｍｍ×０．７２ｍｍ以内に抑えることができる。
【００２９】
請求項５記載の発明によれば、電源オン直後に定電流回路の動作が遅れてもインバータの入力と出力とを反転させることができ、電源オン直後の発振を安定させることができる。
【図面の簡単な説明】
【００３０】
【図１】第１実施形態における本発明の水晶発振回路を示す回路図である。
【図２】図１に示すＮＭＯＳインバータの一例を示す回路図である。
【図３】第２実施形態における本発明の水晶発振回路を示す回路図である。
【図４】（Ａ）は図１に示す水晶振動子、発振回路を含んだパッケージの断面図であり、（Ｂ）はパッケージの上面図である。
【図５】第３実施形態における本発明の水晶発振回路を示す回路図である。
【図６】（Ａ）は従来の水晶発振回路の一例を示す回路図であり、（Ｂ）は（Ａ）に示すＣＭＯＳインバータを示す回路図である。
【図７】図６（Ｂ）に示すＣＭＯＳインバータの構成を示す斜視図である。
【図８】図１及び図６の水晶発振回路の等価回路である。
【発明を実施するための形態】
【００３１】
第１実施形態
次に、第１実施形態における本発明の水晶発振回路について図１及び図２を参照して以下説明する。図１に示すように、水晶発振回路１は、水晶振動子Ｑｚと、発振回路２と、増幅回路３と、から構成されている。上記発振回路２は、インバータとしてのＮＭＯＳインバータＩＶｎと、帰還抵抗Ｒｆと、第１キャパシタ及び第２キャパシタとしてのキャパシタＣG及びＣDと、から構成されている。上記水晶振動子Ｑｚ、ＮＭＯＳインバータＩＶｎ及び帰還抵抗Ｒｆは、互いに並列接続されている。そして、キャパシタＣGは、ＮＭＯＳインバータＩＶｎの入力と電源Ｖの−側である電源ＶＳＳとの間に設けられている。キャパシタＣDは、ＮＭＯＳインバータＩＶｎの出力と電源ＶＳＳとの間に設けられている。
【００３２】
上記ＮＭＯＳインバータＩＶｎは、電源Ｖの＋側である電源ＶＤＤに接続された定電流回路Ｉｎと、定電流回路Ｉｎと電源Ｖの−側である電源ＶＳＳとの間に接続されたｎ型のＭＯＳトランジスタＴｎと、から構成されている。ＭＯＳトランジスタＴｎは、ドレインが電源ＶＤＤ側に接続され、ソースが電源ＶＳＳ側に接続されている。これら定電流回路Ｉｎ及びＭＯＳトランジスタＴｎは互いに直列接続され、ＭＯＳトランジスタＴｎのゲートがＮＭＯＳインバータＩＶｎの入力となり、定電流回路ＩｎとＭＯＳトランジスタＴｎのドレインとの接続点がＮＭＯＳインバータＩＶｎの出力となる。
【００３３】
上記定電流回路Ｉｎとしては、例えば図２（Ａ）に示すようにカレントミラー回路２１から構成されたものや、図２（Ｂ）に示すように抵抗Ｒ２から構成されたものや、図２（Ｃ）に示すように、トランジスタＴから構成されたものなど公知のものが用いられる。
【００３４】
上記ＮＭＯＳインバータＩＶｎは、入力電圧ＶｉｎがＭＯＳトランジスタＴｎのしきい値電圧Ｖthnを超えると、ＭＯＳトランジスタＴｎがオンして出力電圧Ｖｏｕｔが電源ＶＳＳと等しくなる（Ｌｏレベル）。これに対して、入力電圧Ｖｉｎがしきい値電圧Ｖthnを下回ると、ＭＯＳトランジスタＴｎがオフして、出力電圧Ｖｏｕｔが電源ＶＤＤと等しくなる（Ｈｉレベル）。
【００３５】
増幅回路３は、ＮＭＯＳインバータＩＶｎの出力と、基準電圧Ｖｒｅｆと、が供給されたオペアンプ３１から構成されている。上記基準電圧Ｖｒｅｆは、電源Ｖ間に互いに直列接続された定電流回路Ｉ１とｎ型のＭＯＳトランジスタＴｎ1との接続点の電圧である。定電流回路Ｉ１は、上記定電流回路Ｉｎと同じ構成で設けられている。ＭＯＳトランジスタＴｎ1は、上記ＭＯＳトランジスタＴｎと同じ構成で設けられ、ゲートが電源ＶＤＤに接続されている。よって、基準電圧Ｖｒｅｆは、ＮＭＯＳインバータＩＶｎの反転電位ＶＴＨの出力と等しくなる。オペアンプ３１は、ＮＭＯＳインバータＩＶｎの出力と基準電圧Ｖｒｅｆとの差分を増幅して出力することによりＮＭＯＳインバータＩＶｎの出力を増幅する。
【００３６】
次に、上述した構成の水晶発振回路１の反転電圧ＶＴＨについて求めて見る。上記定電流回路Ｉｎからの定電流をＩｃとする。背景技術でも示したように、ＮＭＯＳインバータＩＶｎの出力が反転するときは、ＭＯＳトランジスタＴｎのドレイン−ソース間に流れる電流Ｉdsnは下記の式（１３）で表すことができる。
【数１０】
なお、Ｌｎ：ＭＯＳトランジスタＴｎのゲート長、Ｗｎ：ＭＯＳトランジスタＴｎのゲート幅、μｎ：ＭＯＳトランジスタＴｎのチャンネル中キャリア移動度、Ｖthn：ＭＯＳトランジスタＴｎのしきい値電圧である。
【００３７】
また、ＮＭＯＳインバータＩＶｎが反転するときは、下記の式（１４）に示すように、電流Ｉdsnと定電流Ｉｃとが等しくなる。
Ｉdsn＝Ｉｃ …（１４）
上記式（１４）を上記式（１３）に代入したときの入力電圧Ｖｉｎが反転電圧ＶＴＨとなる。よって、反転電圧ＶＴＨは下記の式（１５）で表すことができる。
【数１１】
式（１５）から明らかなように、反転電圧ＶＴＨは電源ＶＤＤに依存する値ではない。
【００３８】
次に、上記水晶発振回路１の負性抵抗−ＲＬについて求めて見る。負性抵抗−ＲＬは背景技術でも説明したようにｇｍに比例する。第１実施形態の水晶発振回路１においては、ｇｍはＭＯＳトランジスタＴｎの相互コンダクタンスｇｍｎと等しくなり、下記の式（１６）に示すように電流Ｉdsnに依存する値である。
【数１２】
上記式（１６）からも明らかなように、ｇｍ（＝ｇｍｎ）は電源ＶＤＤに依存する値とならない。
【００３９】
よって、上記水晶発振回路１によれば、ＮＭＯＳインバータＩＶｎを定電流回路Ｉｎとｎ型のＭＯＳトランジスタＴｎとで構成することにより、反転電圧ＶＴＨ、負性抵抗−ＲＬが電源ＶＤＤの変動の影響を受けることがない。また、寄生ダイオードＤG、ＤD（図６参照）（ＶＳＳ側）にかかる電圧が変動しないため、その容量が変動せずその結果、発振周波数ｆ０が電源ＶＤＤの影響を受けることないので、従来のように定電圧回路を設ける必要がない。
【００４０】
しかも、上記ＮＭＯＳインバータＩＶｎは、ＭＯＳトランジスタＴｎが１つでよい。上記定電流回路ＩｎにＭＯＳトランジスタと用いたとしても２つのＭＯＳトランジスタを電源Ｖ間に直列接続すればよく、電源間に直列接続するＭＯＳトランジスタの数を減らしてＭＯＳトランジスタの動作電圧も低くすることができる。また、水晶振動子Ｑｚには定電流回路Ｉｎからの定電流Ｉｃが流れるため、この定電流Ｉｃの設定によって低水晶電力化と水晶発振からでる電磁波の低減も図ることができる。
【００４１】
第２実施形態
次に、第２実施形態について図３を参照して説明する。なお、同図において、上述した図１について第１実施形態で既に説明した部分と同等の部分には同一符号を付してその詳細な説明を省略する。第１実施形態と第２実施形態とで大きく異なる点は、インバータの構成である。第２実施形態では、ＮＭＯＳインバータＩＶｎに変わってＰＭＯＳインバータＩＶｐを用いている。
【００４２】
上記ＰＭＯＳインバータＩＶｐは、電源Ｖの＋側である電源ＶＤＤに接続されたｐ型のＭＯＳトランジスタＴｐと、ＭＯＳトランジスタＴｐと電源Ｖの−側である電源ＶＳＳとの間に接続された定電流回路Ｉｐと、から構成されている。ＭＯＳトランジスタＴｐは、ドレインが電源ＶＤＤ側に接続され、ソースが電源ＶＳＳ側に接続されている。これら定電流回路Ｉｐ及びＭＯＳトランジスタＴｐは互いに直列接続され、ＭＯＳトランジスタＴｐのゲートがＰＭＯＳインバータＩＶｐの入力となり、定電流回路ＩｐとＭＯＳトランジスタＴｐのドレインとの接続点がＰＭＯＳインバータＩＶｐの出力となる。
【００４３】
上記ＰＭＯＳインバータＩＶｐは、入力電圧ＶｉｎがＭＯＳトランジスタＴｐのしきい値電圧Ｖthpを下回ると、ＭＯＳトランジスタＴｐがオンして出力電圧Ｖｏｕｔが電源ＶＤＤと等しくなる（Ｈｉレベル）。これに対して、入力電圧Ｖｉｎがしきい値電圧Ｖthpを超えると、ＭＯＳトランジスタＴｐがオフして出力電圧Ｖｏｕｔが電源ＶＳＳと等しくなる（Ｌｏレベル）。
【００４４】
また、オペアンプ３１には、電源Ｖ間に互いに直列接続されたｐ型のＭＯＳトランジスタＴｐ1と定電流回路Ｉ２との接続点の電圧である基準電圧ｒｅｆが供給されている。ＭＯＳトランジスタＴｐ1は、上記ＭＯＳトランジスタＴｐと同じ構成で設けられ、ゲートが電源ＶＳＳに接続されている。定電流回路Ｉ２は、上記定電流回路Ｉｐと同じ構成で設けられている。よって、基準電圧Ｖｒｅｆは、ＰＭＯＳインバータＩＶｐの反転電位ＶＴＨの出力と等しくなる。オペアンプ３１は、ＰＭＯＳインバータＩＶｐの出力と基準電圧Ｖｒｅｆとの差分を増幅して出力することによりＰＭＯＳインバータＩＶｐの出力を増幅する。
【００４５】
次に、上述した構成の水晶発振回路１の反転電圧ＶＴＨについて求めて見る。上記定電流回路Ｉｐからの定電流をＩｃとする。背景技術でも示したように、ＰＭＯＳインバータＩＶｐが反転するときは、ＭＯＳトランジスタＴｐのドレイン−ソース間に流れる電流Ｉdnpは下記の式（１７）で表すことができる。
【数１３】
なお、Ｌｐ：ＭＯＳトランジスタＴｐのゲート長、Ｗｐ：ＭＯＳトランジスタＴｐのゲート幅、μｐ：ＭＯＳトランジスタＴｐのチャンネル中キャリア移動度、Ｖthp：ＭＯＳトランジスタＴｐのしきい値電圧である。
【００４６】
また、ＰＭＯＳインバータＩＶｐが反転するときは、下記の式（１８）に示すように、電流Ｉdspと定電流Ｉｃとが等しくなる。
Ｉdsp＝Ｉｃ …（１８）
上記式（１８）を上記式（１７）に代入したときの入力電圧Ｖｉｎが反転電圧ＶＴＨとなる。よって、反転電圧ＶＴＨは下記の式（１９）で表すことができる。
【数１４】
式（１９）から明らかなように、反転電圧ＶＴＨは電源ＶＤＤとの差分に依存する値となる。即ち、反転電位ＶＴＨは電源ＶＤＤを基準として決定される値となる。
【００４７】
次に、上記水晶発振回路１の負性抵抗−ＲＬについて求めて見る。負性抵抗−ＲＬは背景技術でも説明したようにｇｍに比例する。第２実施形態の水晶発振回路１においては、ｇｍはＭＯＳトランジスタＴｐの相互コンダクタンスｇｍｐと等しくなり、下記の式（２０）に示すように電流Ｉdspに依存する値である。
【数１５】
上記式（２０）からも明らかなように、ｇｍ（＝ｇｍｐ）は電源ＶＤＤとの差分に依存する値となる。即ち、ｇｍは電源ＶＤＤを基準として決定される値となる。
【００４８】
よって、上記水晶発振回路１によれば、ＰＭＯＳインバータＩＶｐを定電流回路Ｉｐとｐ型のＭＯＳトランジスタＴｐとで構成することにより、反転電圧ＶＴＨ、負性抵抗−ＲＬが電源ＶＤＤを基準として決定される値となるため電源ＶＤＤの変動の影響を受けることがない。また、定電流回路Ｉｐとｐ型のＭＯＳトランジスタＴｐとを直列接続して構成したＰＭＯＳインバータＩＶｐは、従来のＣＭＯインバータＩＶｃのようにｐ型半導体とｎ型半導体とが一つの基板上に共存していない。このため、寄生ダイオード（ＶＤＤ側）にかかる電圧が変動しないため、容量が変動せずその結果、発振周波数ｆ０が電源ＶＤＤの影響を受けることないので、従来のように定電圧回路を設ける必要がない。
【００４９】
しかも、上記ＰＭＯＳインバータＩＶｐは、ＭＯＳトランジスタＴｐが１つでよい。上記定電流回路ＩｐにＭＯＳトランジスタと用いたとしても２つのＭＯＳトランジスタを電源Ｖ間に直列接続すればよく、電源間に直列接続するＭＯＳトランジスタの数を減らしてＭＯＳトランジスタの動作電圧も低くすることができる。また、水晶振動子Ｑｚには定電流回路Ｉｐからの定電流Ｉｃが流れるため、この定電流Ｉｃの設定によって低水晶電流化と水晶発振から出る電磁波の低減も図ることができる。
【００５０】
ところで、第１実施形態及び第２実施形態においては、図４に示すように、上述した発振回路２は１つのＩＣチップ５内に樹脂封止され、このＩＣチップ５は水晶振動子Ｑｚと共にケース６内に収容された１つのパッケージ７になっている。このパッケージ７のサイズは、Ａ×Ｂ＝３．２ｍｍ×２．５ｍｍより小さくなってくると水晶振動子Ｑｚの小型化によって水晶振動子Ｑｚで消費される電力が制限されると共に、搭載されるＩＣチップ５の大きさも制限される。
【００５１】
パッケージ７のサイズがＡ×Ｂ＝３．２ｍｍ×２．５ｍｍの場合は、ＩＣチップ５の大きさはＣ×Ｄ＝０．８ｍｍ×０．８ｍｍ以下にする必要がある。図６に示す従来のＣＭＯＳインバータＩＶｃを用いた従来品では、ＩＣチップ５の大きさがＣ×Ｄ＝０．８ｍｍ×０．８ｍｍのときにＭＯＳトランジスタＴｐ2、Ｔｎ2のゲート長Ｌｎ、Ｌｐを１μｍ以下とするような特性（Ｉdsとｇｍの値）に設計されている。
【００５２】
ＣＭＯＳインバータＩＶｃを用いた従来品では、ｇｍはｐ型のＭＯＳトランジスタＴｐ2のｇｍｐとｎ型のＭＯＳトランジスタＴｐ2とのｇｍｎとの合成とになる。第１実施形態で説明したＮＭＯＳインバータＩＶｎのｇｍはｎ型のＭＯＳトランジスタＴｎのｇｍｎと等しくなる。また、第２実施形態で説明したＮＭＯＳインバータＩＶｎのｇｍはｐ型のＭＯＳトランジスタＴｐのｇｍｐと等しくなる。従って、従来品のＩＣチップ５と同じ大きさで同等の特性を第１実施形態及び第２実施形態で得るためには、ゲート長Ｌｎ、Ｌｐを小さくする必要がある。また、このＩＣチップ５内に定電流回路Ｉｎ、Ｉｐで用いられるＭＯＳトランジスタも含めることを考慮すると、ＩＣチップ５の大きさを変えずにこれと同じ特性に設計するためには、第１実施形態及び第２実施形態では、ＭＯＳトランジスタＴｎ、Ｔｐのゲート長Ｌｎ、Ｌｐを０．８μｍ以下となるようにしている。
【００５３】
よって、ゲート長Ｌｎ、Ｌｐを０．８μｍ以下とすることにより、従来品と同等の大きさ（Ｃ×Ｄ＝０．８ｍｍ×０．８ｍｍ以下）で同等の特性（即ち同等のＩds、ｇｍ）にすることができる。
【００５４】
また、第１実施形態及び第２実施形態においてＭＯＳトランジスタＴｎ、Ｔｐのゲート長Ｌｎ、Ｌｐを０．５μｍ以下とすれば、従来品と同等の特性でＩＣチップ５の大きさをＣ×Ｄ＝０．７２ｍｍ×０．７２ｍｍ以内にすることができる。このＣ×Ｄ＝０．７２ｍｍ×０．７２ｍｍのＩＣチップ５は、Ａ×Ｂ＝２．５ｍｍ×２．０ｍｍのパッケー７に内蔵することができる。
【００５５】
第３実施形態
次に、第３実施形態について説明する。なお、同図において、上述した図１について第１実施形態で既に説明した部分と同等の部分には同一符号を付してその詳細な説明を省略する。第１実施形態と第３実施形態とで大きく異なる点は、キャパシタＣD、ＣGの接続である。第１実施形態では、キャパシタＣD、ＣGは両方とも電源ＶＳＳに接続されていた。これに対して、第３実施形態では、キャパシタＣDは電源ＶＳＳに接続され、キャパシタＣGは電源ＶＤＤに接続されている。
【００５６】
電源Ｖオン直後は定電流回路Ｉｎが動作を開始しないため、第１実施形態では、ＮＭＯＳインバータＩＶｎの入力及び出力とも電源ＶＳＳとなり、発振が安定していなかった。これに対して、第３実施形態では、電源Ｖオン直後に定電流回路Ｉｎの動作が遅れてもＮインバータＩＶｎの入力を電源ＶＳＳ、出力を電源ＶＤＤにして入力と出力とを反転させることができ、電源Ｖオン直後の発振を安定させることができる。
【００５７】
なお、第３実施形態では、キャパシタＣDを電源ＶＳＳに接続し、キャパシタＣGを電源ＶＤＤに接続していたが、本発明はこれに限ったものではない。逆に、キャパシタＣDを電源ＶＤＤに接続し、キャパシタＣGを電源ＶＤＤに接続してもよい。
【００５８】
また、上述した図３に示す第２実施形態のキャパシタＣDを電源ＶＳＳ、電源ＶＤＤの一方に接続し、キャパシタＣGを電源ＶＳＳ、電源ＶＤＤの他方に接続してもよい。
【００５９】
また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００６０】
１ 水晶発振回路
ＣG キャパシタ（第１キャパシタ）
ＣD キャパシタ（第２キャパシタ）
Ｉｎ 定電流回路
Ｉｐ 定電流回路
Ｔｎ ＭＯＳトランジスタ
Ｔｐ ＭＯＳトランジスタ
ＩＶｎ ＮＭＯＳインバータ（インバータ）
ＩＶｐ ＰＭＯＳインバータ（インバータ）
Ｑｚ 水晶振動子
Ｒｆ 帰還抵抗
Ｖ 電源
【特許請求の範囲】
【請求項１】
インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記インバータの入力と電源との間に接続された第１キャパシタと、前記インバータの出力と電源との間に接続された第２キャパシタと、を有する水晶発振回路において、
前記インバータが、電源の＋側に接続された定電流回路と、前記定電流回路と電源の−側との間に接続されたｎ型のＭＯＳトランジスタと、から構成されている
ことを特徴とする水晶発振回路。
【請求項２】
インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記インバータの入力と電源との間に接続された第１キャパシタと、前記インバータの出力と電源との間に接続された第２キャパシタと、を有する水晶発振回路において、
前記インバータが、電源の−側に接続された定電流回路と、前記定電流回路と電源の＋側との間に接続されたｐ型のＭＯＳトランジスタと、から構成されている
ことを特徴とする水晶発振回路。
【請求項３】
前記ＭＯＳトランジスタのゲート長を０．８μｍ以下とする
ことを特徴とする請求項１又は２に記載の水晶発振回路。
【請求項４】
前記ＭＯＳトランジスタのゲート長を０．５μ以下とする
ことを特徴とする請求項１又は２に記載の水晶発振回路。
【請求項５】
前記第１キャパシタを電源の＋側及び−側のうち一方に接続し、
前記第２キャパシタを電源の＋側及び−側のうち他方に接続した
ことを特徴とする請求項１〜４何れか１項に記載の水晶発振回路。
【請求項１】
インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記インバータの入力と電源との間に接続された第１キャパシタと、前記インバータの出力と電源との間に接続された第２キャパシタと、を有する水晶発振回路において、
前記インバータが、電源の＋側に接続された定電流回路と、前記定電流回路と電源の−側との間に接続されたｎ型のＭＯＳトランジスタと、から構成されている
ことを特徴とする水晶発振回路。
【請求項２】
インバータと、前記インバータに並列接続された帰還抵抗と、前記インバータに並列に接続された水晶振動子と、前記インバータの入力と電源との間に接続された第１キャパシタと、前記インバータの出力と電源との間に接続された第２キャパシタと、を有する水晶発振回路において、
前記インバータが、電源の−側に接続された定電流回路と、前記定電流回路と電源の＋側との間に接続されたｐ型のＭＯＳトランジスタと、から構成されている
ことを特徴とする水晶発振回路。
【請求項３】
前記ＭＯＳトランジスタのゲート長を０．８μｍ以下とする
ことを特徴とする請求項１又は２に記載の水晶発振回路。
【請求項４】
前記ＭＯＳトランジスタのゲート長を０．５μ以下とする
ことを特徴とする請求項１又は２に記載の水晶発振回路。
【請求項５】
前記第１キャパシタを電源の＋側及び−側のうち一方に接続し、
前記第２キャパシタを電源の＋側及び−側のうち他方に接続した
ことを特徴とする請求項１〜４何れか１項に記載の水晶発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１９９６１０（Ｐ２０１２−１９９６１０Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６０５６０（Ｐ２０１１−６０５６０）
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（５０９０９６９６８）佳帆電子株式会社 (5)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（５０９０９６９６８）佳帆電子株式会社 (5)
【Ｆターム（参考）】
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