液晶表示装置
【課題】高精細画面の液晶表示装置において、画素の面積が小さくなっても、透過率が大きく低下することを防止する。
【解決手段】ゲート線１０１とドレイン線１０４で囲まれた領域に画素電極１０６が形成されている。ゲート線１０１の下には、上面と斜面を有する台形状の突起１０が形成されている。ＴＦＴは台形状の突起１０の上に形成され、チャンネル部１０３１は台形状の突起１０の上面と斜面に渡って形成されているので、チャンネル幅は平面に形成した場合よりも大きくすることが出来る。画素電極１０６は、台形状の突起１０の斜面において、ソース電極１０６と接触する。この構成によれば、ＴＦＴも画素電極１０６とソース電極１０５とのコンタクトも台形状の突起１０の部分に形成できるので、画素の透過率を上げることが出来る。
【解決手段】ゲート線１０１とドレイン線１０４で囲まれた領域に画素電極１０６が形成されている。ゲート線１０１の下には、上面と斜面を有する台形状の突起１０が形成されている。ＴＦＴは台形状の突起１０の上に形成され、チャンネル部１０３１は台形状の突起１０の上面と斜面に渡って形成されているので、チャンネル幅は平面に形成した場合よりも大きくすることが出来る。画素電極１０６は、台形状の突起１０の斜面において、ソース電極１０６と接触する。この構成によれば、ＴＦＴも画素電極１０６とソース電極１０５とのコンタクトも台形状の突起１０の部分に形成できるので、画素の透過率を上げることが出来る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に画面が高精細になり、画素サイズが小さくなっても明るさを維持することが出来る液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、ＴＦＴ基板の画素電極と対応する場所にカラーフィルタ等が形成された対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
液晶表示装置はフラットで軽量であることから、色々な分野で用途が広がっている。携帯電話やＤＳＣ（Ｄｉｇｉｔａｌ Ｓｔｉｌｌ Ｃａｍｅｒａ）等には、小型の液晶表示装置が広く使用されている。小型の液晶表示装置において、画面の精細度を保つためには画素が小さくなる。各画素には画素電極の他、ＴＦＴ、ＴＦＴと画素電極を接続するスルーホール等が形成されている。画素が小さくなっても、ＴＦＴ、スルーホールのサイズを比例して縮小することは、困難なので、画素電極の面積が小さくなる。この結果液晶表示パネルの透過率が減少して液晶表示装置の輝度が小さくなる。
【０００４】
一方、液晶表示装置では視野角特性が問題である。視野角特性は、画面を正面から見た場合と、斜め方向から見た場合に、輝度が変化したり、色度が変化したりする現象である。視野角特性は、液晶分子を水平方向の電界によって動作させるＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式が優れた特性を有している。
【０００５】
ＩＰＳでは、ＴＦＴ基板側に画素電極と対向電極を形成するので、透過率の問題はより深刻である。ＩＰＳ方式も種々存在するが、例えば、対向電極を平面ベタで形成し、その上に、絶縁膜を挟んで櫛歯状の画素電極を配置し、画素電極と対向電極の間に発生する電界によって液晶分子を回転させる方式が透過率を大きくすることが出来るので、現在主流となっている。このような方式の液晶表示装置を記載したものとして、「特許文献１」が挙げられる。なお、画素電極を平面ベタで形成し、その上に、絶縁膜を挟んで櫛歯状の対向電極を配置する場合も同様である。
【０００６】
一方、ＩＰＳ方式の他の構成として、「特許文献２」には、ゲート電極と同じ層に対向電極を形成し、ゲート絶縁膜および、保護絶縁膜を挟んで櫛歯状の画素電極を形成する構成が記載されている。「特許文献２」によれば、ＴＦＴ基板における層数を低減することが出来る。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−３２８２１０号公報
【特許文献２】特開２００９−１６８８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
最近は、小型の液晶表示装置においても、ＶＧＡ（Ｖｕｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ、６４０×４８０ドット）のような高精細画面が要求されている。ここで、ドットとは、赤画素、緑画素、青画素の３ピクセルがセットになったものであるから、ピクセル数でいうと１９２０×４８０になる。３インチの画面でＶＧＡを可能にするには、ピクセル（画素）の短径は３２μｍというように、非常に小さなものになる。
【０００９】
画素が小さくなっても、所定の透過率を維持するためには、小さな面積にＴＦＴ、スルーホール等を配置し、画素電極面積が占める割合を出来るだけ大きくする必要がある。しかし、画素面積に比例してＴＦＴ、ＴＦＴのソース電極と画素電極を接続するスルーホールを小さくすることは、液晶表示装置の性能、製造プロセスの裕度等から限界がある。「特許文献２」の構成によれば、該スルーホールは、無機パッシベーション膜１層のみに形成すればよいので、スルーホールの面積を小さくでき、透過率を向上させることが出来る。しかし、十分ではない。
【００１０】
本発明の課題は、画素が小さくなっても、ＴＦＴの性能を低下させず、かつ、プロセスの裕度を確保して、画素内における画素電極の面積の割合を大きくして、液晶表示装置の輝度を維持することが出来る液晶表示装置を実現することである。なお、従来技術の問題点として、ＩＰＳ方式の液晶表示装置について述べたが、本質的には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）方式、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式でも同様の問題点を有している。
【課題を解決するための手段】
【００１１】
本発明は上記問題を克服するものであり、主な手段は次のとおりである。
【００１２】
（１）第１の方向に延在し、第２の方向に配列したゲート線と、前記第２の方向に延在し、前記第１の方向に配列したドレイン線とによって囲まれた領域に画素電極が形成されたＴＦＴ基板を有する液晶表示装置であって、前記ゲート線の下には、前記第１の方向に離散的に台形状の突起が形成され、前記台形状の突起は、前記第１の方向と直角な面で切断した断面において、上面と斜面を有し、前記ゲート線の上にはゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の上には、前記ドレイン線によってドレイン電極が形成され、かつ、前記ドレイン電極とチャンネル部を挟んで対向するソース電極が存在し、前記チャンネル部は前記台形状の突起の前記上面と前記斜面を覆って形成されており、前記台形状の突起の前記斜面において、前記画素電極と前記ソース電極が接触していることを特徴とする液晶表示装置である。
【００１３】
（２）ソース電極と画素電極の間に無機パッシベーション膜を介する場合は、前記台形状の突起の上面において無機パッシベーション膜にスルーホールを形成しソース電極と画素電極の導通を取る。
【００１４】
（３）ゲート線の下に離散的に形成された台形状の突起の代わりに、ゲート線の下に、連続的なバンクを形成し、バンク上にＴＦＴを形成し、バンクの斜面において、ソース電極と画素電極の導通を取る。
【００１５】
（４）ゲート線の下に離散的に形成された台形状の突起の代わりに、ゲート線の下に、連続的なバンクを形成し、バンク上にＴＦＴを形成する場合、ソース電極と画素電極の間に無機パッシベーション膜を介するときは、前記バンクの上面において無機パッシベーション膜にスルーホールを形成しソース電極と画素電極の導通を取る。
【００１６】
（５）以上の構成はＩＰＳ方式でもＴＮ方式でもＶＡ方式でも適用することが出来る。
【発明の効果】
【００１７】
手段（１）によれば、ＴＦＴを台形状の突起に形成し、かつ、スルーホールを用いないので、画素領域を殆ど画素電極とすることが出来、液晶表示パネルの透過率を向上させることが出来る。
【００１８】
手段（２）によれば、ＴＦＴのソース電極と画素電極を無機パッシベーション膜に形成されたスルーホールを介して導通する場合であっても、スルーホールは台形状の突起の上面に形成するので、画素領域を殆ど画素電極とすることが出来、液晶表示パネルの透過率を向上させることが出来る。
【００１９】
手段（３）によれば、連続的なバンクにＴＦＴを形成し、かつ、スルーホールを用いないので、画素領域を殆ど画素電極とすることが出来、液晶表示パネルの透過率を向上させることが出来る。
【００２０】
手段（４）によれば、ＴＦＴのソース電極と画素電極を無機パッシベーション膜に形成されたスルーホールを介して導通する場合であっても、スルーホールはバンクの上面に形成するので、画素領域を殆ど画素電極とすることが出来、液晶表示パネルの透過率を向上させることが出来る。
【図面の簡単な説明】
【００２１】
【図１】実施例１のＴＦＴ基板の斜視図である。
【図２】実施例１のＡ−Ａ断面に対応する液晶表示パネルの断面図である。
【図３】ＴＦＴのチャンネル部の断面図である。
【図４】台形部の斜視図である。
【図５】台形部を覆ってゲート線を形成した斜視図である。
【図６】台形部の表面に半導体層を形成した斜視図である。
【図７】台形部の表面にドレイン電極とソース電極を形成した斜視図である。
【図８】画素領域および台形部の斜面に画素電極を形成した状態を示す斜視図である。
【図９】実施例１におけるドレイン電極、ソース電極、チャンネル部、画素電極の関係を表示した斜視図である。
【図１０】台形部に形成されたＴＦＴ部の平面図である。
【図１１】図１０のＢ−Ｂ断面図である。
【図１２】図１０のＣ−Ｃ断面図である。
【図１３】実施例２液晶表示パネルの断面図である。
【図１４】実施例２の画素電極の形成領域および無機パッシベーション膜に形成されたスルーホールを示す斜視図である。
【図１５】実施例２におけるドレイン電極、ソース電極、チャンネル部、画素電極、スルーホールの関係を表示した斜視図である。
【図１６】実施例２における、台形部に形成されたＴＦＴ部の平面図である。
【図１７】図１６のＤ−Ｄ断面図である。
【図１８】図１６のＥ−Ｅ断面図である。
【図１９】図１６のＦ−Ｆ断面図である。
【図２０】実施例３のＴＦＴ基板の斜視図である。
【図２１】図２０のＧ−Ｇ断面図である。
【図２２】実施例４のＴＦＴ基板の斜視図である。
【図２３】図２２のＨ−Ｈ断面図である。
【図２４】実施例５液晶表示パネルの断面図である。
【図２５】実施例６液晶表示パネルの断面図である。
【発明を実施するための形態】
【００２２】
以下、実施例にしたがって、本発明を詳細に説明する。
【実施例１】
【００２３】
図１は、本実施例における液晶表示パネルにおけるＴＦＴ基板１００の斜視図である。図１は、ＴＦＴ基板１００の画素電極１０６までの構成の斜視図である。図２は、図１におけるＡ−Ａ断面に対応した液晶表示パネルの断面図である。図３は、図１のＴＦＴにおいて、チャンネル部１０３１に沿った断面図である。
【００２４】
図１において、ゲート線１０１が横方向に延在し、ドレイン線１０４が縦方向に延在し、ゲート線１０１とドレイン線１０４で囲まれた領域に画素電極１０６が存在している。図１の構成では画素電極１０６は平面ベタで形成されている。ゲート線１０１の下には台形状の突起が形成されている。以後台形状の突起を台形部１０という。台形部１０にＴＦＴが形成されている。
【００２５】
図１において、台形部１０の左側にはドレイン線１０４が存在し、これがドレイン電極１０４となっている。また、台形部１０の右側には、ソース電極１０５が形成されている。ドレイン電極１０４とソース電極１０５の間がＴＦＴのチャンネル部１０３１となっているが、チャンネル部１０３１は台形部１０の上面と斜面に延在して形成されている。
【００２６】
図１において、画素電極１０６は、台形部１０の斜面において、スルーホール１１０を介さず、ソース電極１０５と直接接続している。したがって、画素電極１０６は、ゲート線１０１とドレイン線１０４で囲まれた領域のほぼ全てに形成することが出来るので、液晶表示パネルの透過率を従来に比べて大幅に向上させることが出来る。
【００２７】
図２は、図１のＡ−Ａ断面に沿って液晶表示パネルを切断した断面となっている。図２において、ＴＦＴ基板１００の上に台形部１０が形成されている。台形部１０の表面には、ゲート線１０１が形成されている。ゲート線１０１を含むＴＦＴ基板１００全体を覆ってゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２の上に半導体層１０３がａ−Ｓｉによって形成されている。半導体層１０３を覆ってソース電極１０５が形成されている。
【００２８】
台形部１０の斜面において、画素電極１０６とソース電極１０５が直接接触している。したがって、本実施例においては、ＴＦＴのソース電極１０５と画素電極１０６を接続するためのスルーホール１１０は存在しない。しかも、ソース電極１０５と画素電極１０６との接続は、台形部１０の斜面で行われるので、接続部による透過率の低下は無い。
【００２９】
ソース電極１０５および画素電極１０６を覆って層間絶縁膜１２０が形成されている。層間絶縁膜１２０の上には、櫛歯状の対向電極１３０が形成されている。櫛歯状の対向電極１３０と下部に平面ベタで形成された画素電極１０６との間に発生する電気力線によって液晶分子を回転させ、液晶層１５０を透過する光を制御して画像を形成する。
【００３０】
図２において、ＴＦＴ基板１００と対向電極１３０との間に液晶層１５０が挟持されている。図２では、液晶を初期配向させるための配向膜は記載を省略している。図２に示すように、本実施例では、画素領域にはＴＦＴおよびスルーホールは存在していないので、画素の透過率を大幅に向上させることが出来る。
【００３１】
図３は、台形部１０に形成されたＴＦＴのチャンネル部１０３１の断面図である。本実施例では、ＴＦＴをゲート線１０１上に形成する必要があるが、ＴＦＴのチャンネル部１０３１の幅が小さいと、ＯＮ電流を十分にとれず、スイッチングスピードが遅くなる。これを対策するために、本発明では、台形部１０の上面および斜面をチャンネル部１０３１として使用することによって必要なチャンネル幅を確保している。
【００３２】
図３において、台形部１０を覆ってゲート線１０１が形成され、その上にゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２の上で、台形部１０の上面および斜面を覆って半導体層１０３が形成されている。したがって、台形部１０の表面全てをチャンネル部１０３１として使用している。
【００３３】
図３における台形部１０の断面で、高さＨが２μｍ、上底ＴＷが４μｍ、下底ＢＷが６μｍとした場合、図３におけるＴは１μｍである。台形の表面全体にチャンネル部１０３１を形成した場合、チャンネル部１０３１の幅は、４＋２√５＝８．４７μｍとなる。台形部１０を形成しない場合、ゲート線１０１全部をチャンネル部１０３１として使用しても６μｍであるので、本発明によって。チャンネル部１０３１を４０％以上大きくすることが出来、その分ＴＦＴのＯＮ電流を大きくすることが出来る。
【００３４】
図４〜図９は本発明の要部を形成するためのプロセスである。まず、図４に示すように、ＴＦＴ基板１００上に台形部１０を形成する。台形部１０はゲート線１０１が形成される場所に形成される。台形部１０が形成されるときは、まだゲート線１０１は形成されていないが、図４においては、ゲート線１０１の位置が点線で記載されている。
【００３５】
台形部１０は例えば、感光性のアクリル樹脂、あるいは、フェノール樹脂等によって形成することが出来る。台形部１０の形状は、例えば、高さが２μｍ、下面ＢＷ×ＢＬが６μｍ×１０μｍ、上面ＴＷ×ＴＬが４×８μｍである。
【００３６】
図５はゲート線１０１を形成した状態である。ゲート線１０１の幅と台形部１０の下面の幅は同じである。したがって、台形部１０の表面は全てゲート線１０１によって覆われている。その後、図示しないＳｉＮのスパッタリングによって形成されるゲート絶縁膜１０２によってＴＦＴ基板１００全面を覆う。
【００３７】
図６において、ゲート絶縁膜１０２の上に、ＴＦＴのチャンネル部１０３１となる半導体層１０３を形成する。半導体層１０３は、所定の幅をもって、台形部１０の上面および２つの斜面に形成される。図７は、半導体層１０３の上にチャンネル部１０３１を残してドレイン線１０４とソース電極１０５を形成した状態を示している。ＴＦＴのドレイン電極１０４はドレイン線１０４が兼用している。図７に示すように、ＴＦＴのチャンネル部１０３１は台形部１０の上面と斜面に形成されているので、チャンネル幅を大きくすることが出来、ＯＮ電流を大きくすることが出来る。
【００３８】
図８は画素電極１０６を形成した状態を示すものである。画素電極１０６は、ソース電極１０５が形成されている台形部１０の斜面で、ソース電極１０５と一部オーバーラップして形成される。したがって、本実施例においては、ＴＦＴのドレイン電極１０４と画素電極１０６を接続するためのスルーホールは必要無い。
【００３９】
図９は、ドレイン線１０４とソース電極１０５と画素電極１０６を斜線で示したものである。台形部１０の斜面において、画素電極１０６とソース電極１０５がオーバーラップして形成されていることを示している。図９に示すように、ゲート線１０１とドレイン線１０４で囲まれた領域にはＴＦＴおよびスルーホール１１０は形成されていないので、殆どの領域を画素電極１０６として形成することが出来るので、液晶表示パネルの透過率を向上させることが出来る。
【００４０】
図１０は、ゲート線１０１とドレイン線１０４の交点付近で、ＴＦＴが形成されている台形部１０の平面図である。台形部１０の左側にドレイン線１０４が形成され、右側にソース電極１０５が形成され、ドレイン線１０４とソース電極１０５の間がＴＦＴのチャンネル部１０３１となっている。図１０において、画素電極１０６が台形部１０の斜面にも延在して形成され、ソース電極１０５と接続を取っている、
図１１は図１０のＢ−Ｂ断面図である。図１１において、台形部１０の表面を覆ってゲート線１０１が形成され、ゲート線１０１を覆ってゲート絶縁膜１０２が形成されている。台形部１０の上面で、ゲート絶縁膜１０２の上に半導体層１０３が形成され、半導体層１０３のチャンネル部１０３１を挟んで右側にドレイン線１０４、左側にソース電極１０５が形成されている。そして、全体をＳｉＮで形成された層間絶縁膜１２０で覆っている。
【００４１】
図１２は図１０のＣ−Ｃ断面図である。図１２において、台形部１０の表面を覆ってゲート線１０１が形成され、ゲート線１０１を覆ってゲート絶縁膜１０２が形成されている。台形部１０の上面と斜面を覆ってゲート絶縁膜１０２の上に半導体層１０３が形成されている。このように、半導体層１０３が台形部１０の上面と斜面を覆って形成されているので、ＴＦＴのチャンネル部１０３１の幅を大きく形成することが出来る。
【００４２】
図１２において、半導体層１０３を覆ってソース電極１０５が形成されている。台形部１０の一方の斜面において、ソース電極１０５と画素電極１０６がオーバーラップしてＴＦＴのソース電極１０５と画素電極１０６の導通を取っている。そして全体を覆って層間絶縁膜１２０が形成されている。なお、図２、図９図、図１２等では、画素電極１０６とソース電極１０５とは台形部１０の斜面において直接接触しているとしたが、これに加え、台形部１０の上面においても接触していてもよい。
【００４３】
このように、本実施例によれば、ＴＦＴはゲート線１０１の上に形成した台形部１０に形成することが出来、かつ、ＴＦＴと画素電極１０６を接続するためのスルーホール１１０を形成する必要が無いので、従来の構成に比べて、ＴＦＴの性能を低下させることなく、液晶表示パネルの透過率を上昇させることが出来る。
【実施例２】
【００４４】
図１３は図１において、Ａ−Ａ断面に対応し、台形部１０で、半導体層１０３が形成されていないが、図１では図示しないスルーホール１１０が形成された部分の断面に対応する図である。実施例１では、画素電極１０６とＴＦＴのソース電極１０５とを台形部１０の斜面において直接オーバーラップさせることによって導通を取っている。しかし、ソース電極１０５の材料、フォトリソグラフィにおけるエッチング液、現像液の材料等の制約から実施例１の構成をとることが困難な場合がある。このような場合は、ソース電極１０５の上に無機パッシベーション膜１０７を形成し、その上に平面ベタで画素電極１０６を形成する。この場合、画素電極１０６の上に層間絶縁膜１２０を形成し、層間絶縁膜１２０の上に櫛歯状の対向電極を形成する。
【００４５】
図１３において、ソース電極１０５と画素電極１０６との導通はスルーホール１１０を介して行われる。図１３におけるその他の動作は実施例１の図２で説明したのと同様である。
【００４６】
図１４は実施例２におけるプロセスの一部を示したものである。台形部１０の上にゲート線１０１、ゲート絶縁膜１０２、半導体層１０３、ドレイン線１０４、ソース電極１０５を形成するまでは実施例１と同様である。本実施例はその後、無機パッシベーション膜１０７をＳｉＮによって形成する。無機パッシベーション膜１０７には台形部１０の上面において、スルーホール１１０を形成する。
【００４７】
図１４に示すように、画素電極１０６を形成する。図１４において、画素電極１０６が台形部１０の上面にまで形成されている。これによって台形部１０の上面に形成されている無機パッシベーション膜１０７のスルーホール１１０を通して、画素電極１０６とソース電極１０５の導通をとることが出来る。
【００４８】
図１５はこの状態を示すものである。図１５において、ドレイン線１０４、ソース電極１０５、および、画素電極１０６に斜線が施されている。画素電極１０６とソース電極１０５の間には無機パッシベーション膜１０７が形成されているが、画素電極１０６は台形部１０の上面において、スルーホール１１０を介してソース電極１０５と導通している。
【００４９】
図１６は、ゲート線１０１とドレイン線１０４の交点付近で、ＴＦＴが形成されている台形部１０の平面図である。台形部１０の左側にドレイン線１０４が形成され、右側にソース電極１０５が形成され、ドレイン線１０４とソース電極１０５の間がＴＦＴのチャンネル部１０３１となっていることは実施例１と同様である。図１６において、画素電極１０６が台形部１０の斜面と上面に延在して形成され、図示しない無機パッシベーション膜に形成されたスルーホール１１０を介してソース電極１０５と接続を取っている、
図１７は図１６のＤ−Ｄ断面図である。図１７において、台形部１０の表面を覆ってゲート線１０１が形成され、ゲート線１０１を覆ってゲート絶縁膜１０２が形成されている。台形部１０の上面で、ゲート絶縁膜１０２の上に半導体層１０３が形成され、半導体層１０３のチャンネル部１０３１を挟んで右側にドレイン線１０４、左側にソース電極１０５が形成されている。そして、全体をＳｉＮで形成された無機パッシベーション膜１０７で覆っている。無機パッシベーション膜１０７には、台形部１０の上面において、スルーホール１１０が形成され、この部分において、画素電極１０６とソース電極１０５とが導通を取っている。
【００５０】
図１８は図１６のＥ−Ｅ断面図である。図１８において、台形部１０の表面を覆ってゲート線１０１が形成され、ゲート線１０１を覆ってゲート絶縁膜１０２が形成されている。台形部１０の上面と斜面を覆ってゲート絶縁膜１０２の上に半導体層１０３が形成されている。このように、半導体層１０３が台形部１０の上面と斜面を覆って形成されているので、ＴＦＴのチャンネル部１０３１の幅を大きく形成することが出来る。
【００５１】
図１８において、半導体層１０３を覆ってソース電極１０５が形成されている。ソース電極１０５を覆って無機パッシベーション膜１０７が形成されている。無機パッシベーション膜１０７の上に画素電極１０６が台形部１０の上面にまで形成されている。画素電極１０６は他の部分においてソース電極１０５と導通を取っている。
【００５２】
図１９は、図１６のＦ−Ｆ断面図である。図１９に示す断面においては半導体層１０３は形成されておらず、ゲート絶縁膜１０２の上にソース電極１０５が形成さている。ソース電極１０５を覆って無機パッシベーション膜１０７が形成され、台形部１０の上面において、無機パッシベーション膜１０７にスルーホール１１０が形成されている。画素領域から画素電極１０６が台形部１０の上面にまで延在し、スルーホール１１０を介してソース電極１０５と導通している。
【００５３】
なお、ＴＦＴのチャンネル部１０３１における断面構造は、実施例１の図３で説明したのと同様である。したがって、本実施例においても、ゲート線１０１上の台形部１０にＴＦＴを形成し、画素領域にＴＦＴを形成しなくて済むので、液晶表示パネルの透過率を向上させることが出来る。また、画素電極１０６とソース電極１０５を導通するためのスルーホール１１０も台形部１０の上面に形成し、画素領域に形成しないので、スルーホール１１０によって液晶表示パネルの透過率を低下させることが無い。
【実施例３】
【００５４】
図２０は本発明の第３の実施例を示すＴＦＴ基板１００の斜視図である。本実施例が実施例１と異なる点は、実施例１では、ゲート線１０１の下には、台形部１０が形成されていたのに対し、本実施例では、ゲート線１０１の下は、連続したバンク２０が形成されているということである。本実施例では、台形状の突起ではなく、連続したバンク２０なので、ゲート線１０１は多数の凹凸を経なくてよいので、実施例１に比較してゲート線１０１が断線しにくいという利点がある。
【００５５】
図２０において、ドレイン線１０４が縦方向にバンク２０を乗り越えながら延在している。横方向には、連続したバンク２０を覆ってゲート線１０１が延在している。ドレイン線１０４とゲート線１０１で囲まれた領域に画素電極１０６が形成されている。バンク２０の上面と斜面にＴＦＴが形成されている。バンク２０上において、ドレイン線１０４がドレイン電極１０４を兼ねており、チャンネル部１０３１を挟んで右側にはソース電極１０５が形成されている。ＴＦＴのチャンネル部１０３１はバンク２０の上面と斜面に形成されているので、チャンネル幅を大きくとることが出来ることは実施例１と同様である。
【００５６】
図２０において、画素電極１０６は、バンク２０の斜面にまで延在し、この部分においてソース電極１０５と導通を取っている。したがって、本実施例においても画素電極１０６とソース電極１０５の導通のためのスルーホール１１０は必要無い。図２１は図２０のＧ−Ｇ断面図である。図２１において、バンク２０の上にゲート線１０１が形成され、その上にゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２の上に半導体層１０３が形成され、半導体層１０３の左側にドレイン電極１０４を兼ねるドレイン線１０４が、チャンネル部１０３１を挟んで半導体層１０３の右側にはソース電極１０５が形成されている。ＴＦＴを覆って層間絶縁膜１２０が形成されている。
【００５７】
本実施例においても、ＴＦＴおよびスルーホール１１０を画素領域に形成しなくとも良いので、ＴＦＴの性能を低下させることなく、液晶表示パネルの透過率を向上させることが出来る。
【実施例４】
【００５８】
図２２は本発明の第４の実施例を示すＴＦＴ基板１００の斜視図である。本実施例が実施例２と異なる点は、実施例２では、ゲート線１０１の下には、台形部１０が形成されていたのに対し、本実施例では、ゲート線１０１の下は、連続したバンク２０が形成されているということである。本実施例では、台形状の突起ではなく、連続したバンク２０であり、ゲート線１０１は多数の凹凸を経なくてよいので、実施例２に比較してゲート線１０１が断線しにくいという利点がある。
【００５９】
図２２に示す構成はバンク２０の上面に層間絶縁膜１２０に形成されたスルーホール１１０を介して画素電極１０６とソース電極１０５が導通している他は実施例３で説明した図２０の構成と同様なので、詳しい説明は省略する。本実施例においても、ＴＦＴのチャンネル部１０３１はバンク２０の上面と斜面に形成されているので、チャンネル幅を大きくとることが出来る。
【００６０】
図２２において、画素電極１０６は、バンク２０の上面にまで延在し、この部分において無機パッシベーション膜１０７に形成されたスルーホール１１０を介してソース電極１０５と導通を取っている。したがって、スルーホール１１０は画素領域には形成されていない。
【００６１】
図２３は図２２のＨ−Ｈ断面図である。図２２において、ドレイン線１０４、ソース電極１０５の形成までは、実施例３の図２１と同様である。図２３において、ドレイン線１０４およびソース電極１０５の上に無機パッシベーション膜１０７が形成されている。図２１では層間絶縁膜１２０であるが、無機パッシベーション膜１０７も層間絶縁膜１２０もＳｉＮをスパッタリングすることによって形成される。
【００６２】
図２３においてバンク２０の上面において、無機パッシベーション膜１０７にスルーホール１１０を形成し、スルーホール１１０を介してソース電極１０５とバンク２０の上面まで延在してきた画素電極１０６との導通を取る。その後、画素電極１０６を覆って、図示しない層間絶縁膜１２０を形成する。
【００６３】
本実施例においては、スルーホール１１０を形成するが、このスルーホール１１０はバンク２０の上面に形成し、画素領域には形成しないので、画素領域の透過率を低下させることはない。また、ＴＦＴをＯＮ電流性能を低下させることなく、バンク２０上に形成することが出来るので、液晶表示パネルの透過率を向上させることが出来る。
【実施例５】
【００６４】
以上の実施例では、ＩＰＳ方式の液晶表示装置について説明した。しかし、画素の面積が小さくなると、ＴＦＴあるいはスルーホール１１０の相対的な面積が大きくなって透過率が低下することはＴＮ方式あるいはＶＡ方式の液晶表示装置についても同様である。したがって以上で説明した本発明はＴＮ方式あるいはＶＡ方式についても同様に適用することが出来る。
【００６５】
図１はＴＦＴ基板１００の斜視図であるが、図１の構成は、ＴＮあるいはＶＡのＴＦＴ基板１００について同様に適用することが出来る。図２４は、ＴＮ方式の液晶表示装置の場合の、図１のＡ−Ａ断面に対応する液晶表示パネルの断面図である。図２４において、ＴＦＴ基板１００の上に台形部１０が形成され、台形部１０を覆ってゲート線１０１が形成され、その上にゲート絶縁膜１０２が形成され、その上に半導体層１０３が形成されている。半導体層１０３を覆ってソース電極１０５が形成されている。台形部１０の斜面において、画素領域から延在してきた画素電極１０６とソース電極１０５が直接接触して導通を取っている。
【００６６】
ソース電極１０５を覆って無機パッシベーション膜１０７が形成されている。無機パッシベーション膜１０７は他の部分に形成されているＴＦＴのチャンネル部１０３１を保護するためである。対向基板２００には対向電極１３０が形成され、対向基板２００とＴＦＴ基板１００との間に液晶層１５０が挟持されている。このように、実施例１で説明したと同様構成をＴＦＴ基板１００に形成し、画素部における透過率を向上させることが出来る。以上は実施例１に即して説明したが、ゲート線１０１の下に、台形部１０ではなく、実施例３で説明したバンク２０を形成する場合も同様にして適用することが出来る。
【実施例６】
【００６７】
図２５は図１において、Ａ−Ａ断面に対応し、台形部１０で、半導体層１０３が形成されていないが、図１では図示しないスルーホール１１０が形成された部分の断面に対応する図である。すなわち、実施例２の図１３に対応する図である。図２５において、台形部１０の上にゲート線１０１が形成され、その上のゲート絶縁膜１０２が形成され、その上のソース電極１０５が形成されている。図２５において、半導体層１０３は別な断面に存在しているので、記載されていない。
【００６８】
ソース電極１０５を覆って無機パッシベーション膜１０７が形成され、台形部１０の上面において、無機パッシベーション膜１０７に形成されたスルーホール１１０を介して画素電極１０６がソース電極１０５と接続している。対向基板２００には対向電極１３０が形成され、対向基板２００とＴＦＴ基板１００との間に液晶層１５０が挟持されている。
【００６９】
このように、実施例２で説明したと同様の構成をＴＦＴ基板１００に形成し、画素部における透過率を向上させることが出来る。以上は実施例２に即して説明したが、ゲート線１０１の下に、台形部１０ではなく、実施例４で説明したバンク２０を形成する場合も同様にして適用することが出来る。
【００７０】
実施例５および実施例６では、ＴＮ方式を例にとって説明したが、この説明はＶＡ方式の液晶表示装置についても同様に適用することができる。
【符号の説明】
【００７１】
１０…台形部、 ２０…バンク、 １００…ＴＦＴ基板、 １０１…ゲート線、 １０２…ゲート絶縁膜、 １０３…半導体層、 １０４…ドレイン線、 １０５…ソース電極、 １０６…画素電極、 １０７…無機パッシベーション膜、 １１０…スルーホール、 １２０…層間絶縁膜、 １３０…対向電極、 １５０…液晶層、 ２００…対向基板、 １０３１…チャンネル部。
【技術分野】
【０００１】
本発明は表示装置に係り、特に画面が高精細になり、画素サイズが小さくなっても明るさを維持することが出来る液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、ＴＦＴ基板の画素電極と対応する場所にカラーフィルタ等が形成された対向基板が配置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
液晶表示装置はフラットで軽量であることから、色々な分野で用途が広がっている。携帯電話やＤＳＣ（Ｄｉｇｉｔａｌ Ｓｔｉｌｌ Ｃａｍｅｒａ）等には、小型の液晶表示装置が広く使用されている。小型の液晶表示装置において、画面の精細度を保つためには画素が小さくなる。各画素には画素電極の他、ＴＦＴ、ＴＦＴと画素電極を接続するスルーホール等が形成されている。画素が小さくなっても、ＴＦＴ、スルーホールのサイズを比例して縮小することは、困難なので、画素電極の面積が小さくなる。この結果液晶表示パネルの透過率が減少して液晶表示装置の輝度が小さくなる。
【０００４】
一方、液晶表示装置では視野角特性が問題である。視野角特性は、画面を正面から見た場合と、斜め方向から見た場合に、輝度が変化したり、色度が変化したりする現象である。視野角特性は、液晶分子を水平方向の電界によって動作させるＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式が優れた特性を有している。
【０００５】
ＩＰＳでは、ＴＦＴ基板側に画素電極と対向電極を形成するので、透過率の問題はより深刻である。ＩＰＳ方式も種々存在するが、例えば、対向電極を平面ベタで形成し、その上に、絶縁膜を挟んで櫛歯状の画素電極を配置し、画素電極と対向電極の間に発生する電界によって液晶分子を回転させる方式が透過率を大きくすることが出来るので、現在主流となっている。このような方式の液晶表示装置を記載したものとして、「特許文献１」が挙げられる。なお、画素電極を平面ベタで形成し、その上に、絶縁膜を挟んで櫛歯状の対向電極を配置する場合も同様である。
【０００６】
一方、ＩＰＳ方式の他の構成として、「特許文献２」には、ゲート電極と同じ層に対向電極を形成し、ゲート絶縁膜および、保護絶縁膜を挟んで櫛歯状の画素電極を形成する構成が記載されている。「特許文献２」によれば、ＴＦＴ基板における層数を低減することが出来る。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−３２８２１０号公報
【特許文献２】特開２００９−１６８８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
最近は、小型の液晶表示装置においても、ＶＧＡ（Ｖｕｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ、６４０×４８０ドット）のような高精細画面が要求されている。ここで、ドットとは、赤画素、緑画素、青画素の３ピクセルがセットになったものであるから、ピクセル数でいうと１９２０×４８０になる。３インチの画面でＶＧＡを可能にするには、ピクセル（画素）の短径は３２μｍというように、非常に小さなものになる。
【０００９】
画素が小さくなっても、所定の透過率を維持するためには、小さな面積にＴＦＴ、スルーホール等を配置し、画素電極面積が占める割合を出来るだけ大きくする必要がある。しかし、画素面積に比例してＴＦＴ、ＴＦＴのソース電極と画素電極を接続するスルーホールを小さくすることは、液晶表示装置の性能、製造プロセスの裕度等から限界がある。「特許文献２」の構成によれば、該スルーホールは、無機パッシベーション膜１層のみに形成すればよいので、スルーホールの面積を小さくでき、透過率を向上させることが出来る。しかし、十分ではない。
【００１０】
本発明の課題は、画素が小さくなっても、ＴＦＴの性能を低下させず、かつ、プロセスの裕度を確保して、画素内における画素電極の面積の割合を大きくして、液晶表示装置の輝度を維持することが出来る液晶表示装置を実現することである。なお、従来技術の問題点として、ＩＰＳ方式の液晶表示装置について述べたが、本質的には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）方式、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式でも同様の問題点を有している。
【課題を解決するための手段】
【００１１】
本発明は上記問題を克服するものであり、主な手段は次のとおりである。
【００１２】
（１）第１の方向に延在し、第２の方向に配列したゲート線と、前記第２の方向に延在し、前記第１の方向に配列したドレイン線とによって囲まれた領域に画素電極が形成されたＴＦＴ基板を有する液晶表示装置であって、前記ゲート線の下には、前記第１の方向に離散的に台形状の突起が形成され、前記台形状の突起は、前記第１の方向と直角な面で切断した断面において、上面と斜面を有し、前記ゲート線の上にはゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の上には、前記ドレイン線によってドレイン電極が形成され、かつ、前記ドレイン電極とチャンネル部を挟んで対向するソース電極が存在し、前記チャンネル部は前記台形状の突起の前記上面と前記斜面を覆って形成されており、前記台形状の突起の前記斜面において、前記画素電極と前記ソース電極が接触していることを特徴とする液晶表示装置である。
【００１３】
（２）ソース電極と画素電極の間に無機パッシベーション膜を介する場合は、前記台形状の突起の上面において無機パッシベーション膜にスルーホールを形成しソース電極と画素電極の導通を取る。
【００１４】
（３）ゲート線の下に離散的に形成された台形状の突起の代わりに、ゲート線の下に、連続的なバンクを形成し、バンク上にＴＦＴを形成し、バンクの斜面において、ソース電極と画素電極の導通を取る。
【００１５】
（４）ゲート線の下に離散的に形成された台形状の突起の代わりに、ゲート線の下に、連続的なバンクを形成し、バンク上にＴＦＴを形成する場合、ソース電極と画素電極の間に無機パッシベーション膜を介するときは、前記バンクの上面において無機パッシベーション膜にスルーホールを形成しソース電極と画素電極の導通を取る。
【００１６】
（５）以上の構成はＩＰＳ方式でもＴＮ方式でもＶＡ方式でも適用することが出来る。
【発明の効果】
【００１７】
手段（１）によれば、ＴＦＴを台形状の突起に形成し、かつ、スルーホールを用いないので、画素領域を殆ど画素電極とすることが出来、液晶表示パネルの透過率を向上させることが出来る。
【００１８】
手段（２）によれば、ＴＦＴのソース電極と画素電極を無機パッシベーション膜に形成されたスルーホールを介して導通する場合であっても、スルーホールは台形状の突起の上面に形成するので、画素領域を殆ど画素電極とすることが出来、液晶表示パネルの透過率を向上させることが出来る。
【００１９】
手段（３）によれば、連続的なバンクにＴＦＴを形成し、かつ、スルーホールを用いないので、画素領域を殆ど画素電極とすることが出来、液晶表示パネルの透過率を向上させることが出来る。
【００２０】
手段（４）によれば、ＴＦＴのソース電極と画素電極を無機パッシベーション膜に形成されたスルーホールを介して導通する場合であっても、スルーホールはバンクの上面に形成するので、画素領域を殆ど画素電極とすることが出来、液晶表示パネルの透過率を向上させることが出来る。
【図面の簡単な説明】
【００２１】
【図１】実施例１のＴＦＴ基板の斜視図である。
【図２】実施例１のＡ−Ａ断面に対応する液晶表示パネルの断面図である。
【図３】ＴＦＴのチャンネル部の断面図である。
【図４】台形部の斜視図である。
【図５】台形部を覆ってゲート線を形成した斜視図である。
【図６】台形部の表面に半導体層を形成した斜視図である。
【図７】台形部の表面にドレイン電極とソース電極を形成した斜視図である。
【図８】画素領域および台形部の斜面に画素電極を形成した状態を示す斜視図である。
【図９】実施例１におけるドレイン電極、ソース電極、チャンネル部、画素電極の関係を表示した斜視図である。
【図１０】台形部に形成されたＴＦＴ部の平面図である。
【図１１】図１０のＢ−Ｂ断面図である。
【図１２】図１０のＣ−Ｃ断面図である。
【図１３】実施例２液晶表示パネルの断面図である。
【図１４】実施例２の画素電極の形成領域および無機パッシベーション膜に形成されたスルーホールを示す斜視図である。
【図１５】実施例２におけるドレイン電極、ソース電極、チャンネル部、画素電極、スルーホールの関係を表示した斜視図である。
【図１６】実施例２における、台形部に形成されたＴＦＴ部の平面図である。
【図１７】図１６のＤ−Ｄ断面図である。
【図１８】図１６のＥ−Ｅ断面図である。
【図１９】図１６のＦ−Ｆ断面図である。
【図２０】実施例３のＴＦＴ基板の斜視図である。
【図２１】図２０のＧ−Ｇ断面図である。
【図２２】実施例４のＴＦＴ基板の斜視図である。
【図２３】図２２のＨ−Ｈ断面図である。
【図２４】実施例５液晶表示パネルの断面図である。
【図２５】実施例６液晶表示パネルの断面図である。
【発明を実施するための形態】
【００２２】
以下、実施例にしたがって、本発明を詳細に説明する。
【実施例１】
【００２３】
図１は、本実施例における液晶表示パネルにおけるＴＦＴ基板１００の斜視図である。図１は、ＴＦＴ基板１００の画素電極１０６までの構成の斜視図である。図２は、図１におけるＡ−Ａ断面に対応した液晶表示パネルの断面図である。図３は、図１のＴＦＴにおいて、チャンネル部１０３１に沿った断面図である。
【００２４】
図１において、ゲート線１０１が横方向に延在し、ドレイン線１０４が縦方向に延在し、ゲート線１０１とドレイン線１０４で囲まれた領域に画素電極１０６が存在している。図１の構成では画素電極１０６は平面ベタで形成されている。ゲート線１０１の下には台形状の突起が形成されている。以後台形状の突起を台形部１０という。台形部１０にＴＦＴが形成されている。
【００２５】
図１において、台形部１０の左側にはドレイン線１０４が存在し、これがドレイン電極１０４となっている。また、台形部１０の右側には、ソース電極１０５が形成されている。ドレイン電極１０４とソース電極１０５の間がＴＦＴのチャンネル部１０３１となっているが、チャンネル部１０３１は台形部１０の上面と斜面に延在して形成されている。
【００２６】
図１において、画素電極１０６は、台形部１０の斜面において、スルーホール１１０を介さず、ソース電極１０５と直接接続している。したがって、画素電極１０６は、ゲート線１０１とドレイン線１０４で囲まれた領域のほぼ全てに形成することが出来るので、液晶表示パネルの透過率を従来に比べて大幅に向上させることが出来る。
【００２７】
図２は、図１のＡ−Ａ断面に沿って液晶表示パネルを切断した断面となっている。図２において、ＴＦＴ基板１００の上に台形部１０が形成されている。台形部１０の表面には、ゲート線１０１が形成されている。ゲート線１０１を含むＴＦＴ基板１００全体を覆ってゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２の上に半導体層１０３がａ−Ｓｉによって形成されている。半導体層１０３を覆ってソース電極１０５が形成されている。
【００２８】
台形部１０の斜面において、画素電極１０６とソース電極１０５が直接接触している。したがって、本実施例においては、ＴＦＴのソース電極１０５と画素電極１０６を接続するためのスルーホール１１０は存在しない。しかも、ソース電極１０５と画素電極１０６との接続は、台形部１０の斜面で行われるので、接続部による透過率の低下は無い。
【００２９】
ソース電極１０５および画素電極１０６を覆って層間絶縁膜１２０が形成されている。層間絶縁膜１２０の上には、櫛歯状の対向電極１３０が形成されている。櫛歯状の対向電極１３０と下部に平面ベタで形成された画素電極１０６との間に発生する電気力線によって液晶分子を回転させ、液晶層１５０を透過する光を制御して画像を形成する。
【００３０】
図２において、ＴＦＴ基板１００と対向電極１３０との間に液晶層１５０が挟持されている。図２では、液晶を初期配向させるための配向膜は記載を省略している。図２に示すように、本実施例では、画素領域にはＴＦＴおよびスルーホールは存在していないので、画素の透過率を大幅に向上させることが出来る。
【００３１】
図３は、台形部１０に形成されたＴＦＴのチャンネル部１０３１の断面図である。本実施例では、ＴＦＴをゲート線１０１上に形成する必要があるが、ＴＦＴのチャンネル部１０３１の幅が小さいと、ＯＮ電流を十分にとれず、スイッチングスピードが遅くなる。これを対策するために、本発明では、台形部１０の上面および斜面をチャンネル部１０３１として使用することによって必要なチャンネル幅を確保している。
【００３２】
図３において、台形部１０を覆ってゲート線１０１が形成され、その上にゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２の上で、台形部１０の上面および斜面を覆って半導体層１０３が形成されている。したがって、台形部１０の表面全てをチャンネル部１０３１として使用している。
【００３３】
図３における台形部１０の断面で、高さＨが２μｍ、上底ＴＷが４μｍ、下底ＢＷが６μｍとした場合、図３におけるＴは１μｍである。台形の表面全体にチャンネル部１０３１を形成した場合、チャンネル部１０３１の幅は、４＋２√５＝８．４７μｍとなる。台形部１０を形成しない場合、ゲート線１０１全部をチャンネル部１０３１として使用しても６μｍであるので、本発明によって。チャンネル部１０３１を４０％以上大きくすることが出来、その分ＴＦＴのＯＮ電流を大きくすることが出来る。
【００３４】
図４〜図９は本発明の要部を形成するためのプロセスである。まず、図４に示すように、ＴＦＴ基板１００上に台形部１０を形成する。台形部１０はゲート線１０１が形成される場所に形成される。台形部１０が形成されるときは、まだゲート線１０１は形成されていないが、図４においては、ゲート線１０１の位置が点線で記載されている。
【００３５】
台形部１０は例えば、感光性のアクリル樹脂、あるいは、フェノール樹脂等によって形成することが出来る。台形部１０の形状は、例えば、高さが２μｍ、下面ＢＷ×ＢＬが６μｍ×１０μｍ、上面ＴＷ×ＴＬが４×８μｍである。
【００３６】
図５はゲート線１０１を形成した状態である。ゲート線１０１の幅と台形部１０の下面の幅は同じである。したがって、台形部１０の表面は全てゲート線１０１によって覆われている。その後、図示しないＳｉＮのスパッタリングによって形成されるゲート絶縁膜１０２によってＴＦＴ基板１００全面を覆う。
【００３７】
図６において、ゲート絶縁膜１０２の上に、ＴＦＴのチャンネル部１０３１となる半導体層１０３を形成する。半導体層１０３は、所定の幅をもって、台形部１０の上面および２つの斜面に形成される。図７は、半導体層１０３の上にチャンネル部１０３１を残してドレイン線１０４とソース電極１０５を形成した状態を示している。ＴＦＴのドレイン電極１０４はドレイン線１０４が兼用している。図７に示すように、ＴＦＴのチャンネル部１０３１は台形部１０の上面と斜面に形成されているので、チャンネル幅を大きくすることが出来、ＯＮ電流を大きくすることが出来る。
【００３８】
図８は画素電極１０６を形成した状態を示すものである。画素電極１０６は、ソース電極１０５が形成されている台形部１０の斜面で、ソース電極１０５と一部オーバーラップして形成される。したがって、本実施例においては、ＴＦＴのドレイン電極１０４と画素電極１０６を接続するためのスルーホールは必要無い。
【００３９】
図９は、ドレイン線１０４とソース電極１０５と画素電極１０６を斜線で示したものである。台形部１０の斜面において、画素電極１０６とソース電極１０５がオーバーラップして形成されていることを示している。図９に示すように、ゲート線１０１とドレイン線１０４で囲まれた領域にはＴＦＴおよびスルーホール１１０は形成されていないので、殆どの領域を画素電極１０６として形成することが出来るので、液晶表示パネルの透過率を向上させることが出来る。
【００４０】
図１０は、ゲート線１０１とドレイン線１０４の交点付近で、ＴＦＴが形成されている台形部１０の平面図である。台形部１０の左側にドレイン線１０４が形成され、右側にソース電極１０５が形成され、ドレイン線１０４とソース電極１０５の間がＴＦＴのチャンネル部１０３１となっている。図１０において、画素電極１０６が台形部１０の斜面にも延在して形成され、ソース電極１０５と接続を取っている、
図１１は図１０のＢ−Ｂ断面図である。図１１において、台形部１０の表面を覆ってゲート線１０１が形成され、ゲート線１０１を覆ってゲート絶縁膜１０２が形成されている。台形部１０の上面で、ゲート絶縁膜１０２の上に半導体層１０３が形成され、半導体層１０３のチャンネル部１０３１を挟んで右側にドレイン線１０４、左側にソース電極１０５が形成されている。そして、全体をＳｉＮで形成された層間絶縁膜１２０で覆っている。
【００４１】
図１２は図１０のＣ−Ｃ断面図である。図１２において、台形部１０の表面を覆ってゲート線１０１が形成され、ゲート線１０１を覆ってゲート絶縁膜１０２が形成されている。台形部１０の上面と斜面を覆ってゲート絶縁膜１０２の上に半導体層１０３が形成されている。このように、半導体層１０３が台形部１０の上面と斜面を覆って形成されているので、ＴＦＴのチャンネル部１０３１の幅を大きく形成することが出来る。
【００４２】
図１２において、半導体層１０３を覆ってソース電極１０５が形成されている。台形部１０の一方の斜面において、ソース電極１０５と画素電極１０６がオーバーラップしてＴＦＴのソース電極１０５と画素電極１０６の導通を取っている。そして全体を覆って層間絶縁膜１２０が形成されている。なお、図２、図９図、図１２等では、画素電極１０６とソース電極１０５とは台形部１０の斜面において直接接触しているとしたが、これに加え、台形部１０の上面においても接触していてもよい。
【００４３】
このように、本実施例によれば、ＴＦＴはゲート線１０１の上に形成した台形部１０に形成することが出来、かつ、ＴＦＴと画素電極１０６を接続するためのスルーホール１１０を形成する必要が無いので、従来の構成に比べて、ＴＦＴの性能を低下させることなく、液晶表示パネルの透過率を上昇させることが出来る。
【実施例２】
【００４４】
図１３は図１において、Ａ−Ａ断面に対応し、台形部１０で、半導体層１０３が形成されていないが、図１では図示しないスルーホール１１０が形成された部分の断面に対応する図である。実施例１では、画素電極１０６とＴＦＴのソース電極１０５とを台形部１０の斜面において直接オーバーラップさせることによって導通を取っている。しかし、ソース電極１０５の材料、フォトリソグラフィにおけるエッチング液、現像液の材料等の制約から実施例１の構成をとることが困難な場合がある。このような場合は、ソース電極１０５の上に無機パッシベーション膜１０７を形成し、その上に平面ベタで画素電極１０６を形成する。この場合、画素電極１０６の上に層間絶縁膜１２０を形成し、層間絶縁膜１２０の上に櫛歯状の対向電極を形成する。
【００４５】
図１３において、ソース電極１０５と画素電極１０６との導通はスルーホール１１０を介して行われる。図１３におけるその他の動作は実施例１の図２で説明したのと同様である。
【００４６】
図１４は実施例２におけるプロセスの一部を示したものである。台形部１０の上にゲート線１０１、ゲート絶縁膜１０２、半導体層１０３、ドレイン線１０４、ソース電極１０５を形成するまでは実施例１と同様である。本実施例はその後、無機パッシベーション膜１０７をＳｉＮによって形成する。無機パッシベーション膜１０７には台形部１０の上面において、スルーホール１１０を形成する。
【００４７】
図１４に示すように、画素電極１０６を形成する。図１４において、画素電極１０６が台形部１０の上面にまで形成されている。これによって台形部１０の上面に形成されている無機パッシベーション膜１０７のスルーホール１１０を通して、画素電極１０６とソース電極１０５の導通をとることが出来る。
【００４８】
図１５はこの状態を示すものである。図１５において、ドレイン線１０４、ソース電極１０５、および、画素電極１０６に斜線が施されている。画素電極１０６とソース電極１０５の間には無機パッシベーション膜１０７が形成されているが、画素電極１０６は台形部１０の上面において、スルーホール１１０を介してソース電極１０５と導通している。
【００４９】
図１６は、ゲート線１０１とドレイン線１０４の交点付近で、ＴＦＴが形成されている台形部１０の平面図である。台形部１０の左側にドレイン線１０４が形成され、右側にソース電極１０５が形成され、ドレイン線１０４とソース電極１０５の間がＴＦＴのチャンネル部１０３１となっていることは実施例１と同様である。図１６において、画素電極１０６が台形部１０の斜面と上面に延在して形成され、図示しない無機パッシベーション膜に形成されたスルーホール１１０を介してソース電極１０５と接続を取っている、
図１７は図１６のＤ−Ｄ断面図である。図１７において、台形部１０の表面を覆ってゲート線１０１が形成され、ゲート線１０１を覆ってゲート絶縁膜１０２が形成されている。台形部１０の上面で、ゲート絶縁膜１０２の上に半導体層１０３が形成され、半導体層１０３のチャンネル部１０３１を挟んで右側にドレイン線１０４、左側にソース電極１０５が形成されている。そして、全体をＳｉＮで形成された無機パッシベーション膜１０７で覆っている。無機パッシベーション膜１０７には、台形部１０の上面において、スルーホール１１０が形成され、この部分において、画素電極１０６とソース電極１０５とが導通を取っている。
【００５０】
図１８は図１６のＥ−Ｅ断面図である。図１８において、台形部１０の表面を覆ってゲート線１０１が形成され、ゲート線１０１を覆ってゲート絶縁膜１０２が形成されている。台形部１０の上面と斜面を覆ってゲート絶縁膜１０２の上に半導体層１０３が形成されている。このように、半導体層１０３が台形部１０の上面と斜面を覆って形成されているので、ＴＦＴのチャンネル部１０３１の幅を大きく形成することが出来る。
【００５１】
図１８において、半導体層１０３を覆ってソース電極１０５が形成されている。ソース電極１０５を覆って無機パッシベーション膜１０７が形成されている。無機パッシベーション膜１０７の上に画素電極１０６が台形部１０の上面にまで形成されている。画素電極１０６は他の部分においてソース電極１０５と導通を取っている。
【００５２】
図１９は、図１６のＦ−Ｆ断面図である。図１９に示す断面においては半導体層１０３は形成されておらず、ゲート絶縁膜１０２の上にソース電極１０５が形成さている。ソース電極１０５を覆って無機パッシベーション膜１０７が形成され、台形部１０の上面において、無機パッシベーション膜１０７にスルーホール１１０が形成されている。画素領域から画素電極１０６が台形部１０の上面にまで延在し、スルーホール１１０を介してソース電極１０５と導通している。
【００５３】
なお、ＴＦＴのチャンネル部１０３１における断面構造は、実施例１の図３で説明したのと同様である。したがって、本実施例においても、ゲート線１０１上の台形部１０にＴＦＴを形成し、画素領域にＴＦＴを形成しなくて済むので、液晶表示パネルの透過率を向上させることが出来る。また、画素電極１０６とソース電極１０５を導通するためのスルーホール１１０も台形部１０の上面に形成し、画素領域に形成しないので、スルーホール１１０によって液晶表示パネルの透過率を低下させることが無い。
【実施例３】
【００５４】
図２０は本発明の第３の実施例を示すＴＦＴ基板１００の斜視図である。本実施例が実施例１と異なる点は、実施例１では、ゲート線１０１の下には、台形部１０が形成されていたのに対し、本実施例では、ゲート線１０１の下は、連続したバンク２０が形成されているということである。本実施例では、台形状の突起ではなく、連続したバンク２０なので、ゲート線１０１は多数の凹凸を経なくてよいので、実施例１に比較してゲート線１０１が断線しにくいという利点がある。
【００５５】
図２０において、ドレイン線１０４が縦方向にバンク２０を乗り越えながら延在している。横方向には、連続したバンク２０を覆ってゲート線１０１が延在している。ドレイン線１０４とゲート線１０１で囲まれた領域に画素電極１０６が形成されている。バンク２０の上面と斜面にＴＦＴが形成されている。バンク２０上において、ドレイン線１０４がドレイン電極１０４を兼ねており、チャンネル部１０３１を挟んで右側にはソース電極１０５が形成されている。ＴＦＴのチャンネル部１０３１はバンク２０の上面と斜面に形成されているので、チャンネル幅を大きくとることが出来ることは実施例１と同様である。
【００５６】
図２０において、画素電極１０６は、バンク２０の斜面にまで延在し、この部分においてソース電極１０５と導通を取っている。したがって、本実施例においても画素電極１０６とソース電極１０５の導通のためのスルーホール１１０は必要無い。図２１は図２０のＧ−Ｇ断面図である。図２１において、バンク２０の上にゲート線１０１が形成され、その上にゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２の上に半導体層１０３が形成され、半導体層１０３の左側にドレイン電極１０４を兼ねるドレイン線１０４が、チャンネル部１０３１を挟んで半導体層１０３の右側にはソース電極１０５が形成されている。ＴＦＴを覆って層間絶縁膜１２０が形成されている。
【００５７】
本実施例においても、ＴＦＴおよびスルーホール１１０を画素領域に形成しなくとも良いので、ＴＦＴの性能を低下させることなく、液晶表示パネルの透過率を向上させることが出来る。
【実施例４】
【００５８】
図２２は本発明の第４の実施例を示すＴＦＴ基板１００の斜視図である。本実施例が実施例２と異なる点は、実施例２では、ゲート線１０１の下には、台形部１０が形成されていたのに対し、本実施例では、ゲート線１０１の下は、連続したバンク２０が形成されているということである。本実施例では、台形状の突起ではなく、連続したバンク２０であり、ゲート線１０１は多数の凹凸を経なくてよいので、実施例２に比較してゲート線１０１が断線しにくいという利点がある。
【００５９】
図２２に示す構成はバンク２０の上面に層間絶縁膜１２０に形成されたスルーホール１１０を介して画素電極１０６とソース電極１０５が導通している他は実施例３で説明した図２０の構成と同様なので、詳しい説明は省略する。本実施例においても、ＴＦＴのチャンネル部１０３１はバンク２０の上面と斜面に形成されているので、チャンネル幅を大きくとることが出来る。
【００６０】
図２２において、画素電極１０６は、バンク２０の上面にまで延在し、この部分において無機パッシベーション膜１０７に形成されたスルーホール１１０を介してソース電極１０５と導通を取っている。したがって、スルーホール１１０は画素領域には形成されていない。
【００６１】
図２３は図２２のＨ−Ｈ断面図である。図２２において、ドレイン線１０４、ソース電極１０５の形成までは、実施例３の図２１と同様である。図２３において、ドレイン線１０４およびソース電極１０５の上に無機パッシベーション膜１０７が形成されている。図２１では層間絶縁膜１２０であるが、無機パッシベーション膜１０７も層間絶縁膜１２０もＳｉＮをスパッタリングすることによって形成される。
【００６２】
図２３においてバンク２０の上面において、無機パッシベーション膜１０７にスルーホール１１０を形成し、スルーホール１１０を介してソース電極１０５とバンク２０の上面まで延在してきた画素電極１０６との導通を取る。その後、画素電極１０６を覆って、図示しない層間絶縁膜１２０を形成する。
【００６３】
本実施例においては、スルーホール１１０を形成するが、このスルーホール１１０はバンク２０の上面に形成し、画素領域には形成しないので、画素領域の透過率を低下させることはない。また、ＴＦＴをＯＮ電流性能を低下させることなく、バンク２０上に形成することが出来るので、液晶表示パネルの透過率を向上させることが出来る。
【実施例５】
【００６４】
以上の実施例では、ＩＰＳ方式の液晶表示装置について説明した。しかし、画素の面積が小さくなると、ＴＦＴあるいはスルーホール１１０の相対的な面積が大きくなって透過率が低下することはＴＮ方式あるいはＶＡ方式の液晶表示装置についても同様である。したがって以上で説明した本発明はＴＮ方式あるいはＶＡ方式についても同様に適用することが出来る。
【００６５】
図１はＴＦＴ基板１００の斜視図であるが、図１の構成は、ＴＮあるいはＶＡのＴＦＴ基板１００について同様に適用することが出来る。図２４は、ＴＮ方式の液晶表示装置の場合の、図１のＡ−Ａ断面に対応する液晶表示パネルの断面図である。図２４において、ＴＦＴ基板１００の上に台形部１０が形成され、台形部１０を覆ってゲート線１０１が形成され、その上にゲート絶縁膜１０２が形成され、その上に半導体層１０３が形成されている。半導体層１０３を覆ってソース電極１０５が形成されている。台形部１０の斜面において、画素領域から延在してきた画素電極１０６とソース電極１０５が直接接触して導通を取っている。
【００６６】
ソース電極１０５を覆って無機パッシベーション膜１０７が形成されている。無機パッシベーション膜１０７は他の部分に形成されているＴＦＴのチャンネル部１０３１を保護するためである。対向基板２００には対向電極１３０が形成され、対向基板２００とＴＦＴ基板１００との間に液晶層１５０が挟持されている。このように、実施例１で説明したと同様構成をＴＦＴ基板１００に形成し、画素部における透過率を向上させることが出来る。以上は実施例１に即して説明したが、ゲート線１０１の下に、台形部１０ではなく、実施例３で説明したバンク２０を形成する場合も同様にして適用することが出来る。
【実施例６】
【００６７】
図２５は図１において、Ａ−Ａ断面に対応し、台形部１０で、半導体層１０３が形成されていないが、図１では図示しないスルーホール１１０が形成された部分の断面に対応する図である。すなわち、実施例２の図１３に対応する図である。図２５において、台形部１０の上にゲート線１０１が形成され、その上のゲート絶縁膜１０２が形成され、その上のソース電極１０５が形成されている。図２５において、半導体層１０３は別な断面に存在しているので、記載されていない。
【００６８】
ソース電極１０５を覆って無機パッシベーション膜１０７が形成され、台形部１０の上面において、無機パッシベーション膜１０７に形成されたスルーホール１１０を介して画素電極１０６がソース電極１０５と接続している。対向基板２００には対向電極１３０が形成され、対向基板２００とＴＦＴ基板１００との間に液晶層１５０が挟持されている。
【００６９】
このように、実施例２で説明したと同様の構成をＴＦＴ基板１００に形成し、画素部における透過率を向上させることが出来る。以上は実施例２に即して説明したが、ゲート線１０１の下に、台形部１０ではなく、実施例４で説明したバンク２０を形成する場合も同様にして適用することが出来る。
【００７０】
実施例５および実施例６では、ＴＮ方式を例にとって説明したが、この説明はＶＡ方式の液晶表示装置についても同様に適用することができる。
【符号の説明】
【００７１】
１０…台形部、 ２０…バンク、 １００…ＴＦＴ基板、 １０１…ゲート線、 １０２…ゲート絶縁膜、 １０３…半導体層、 １０４…ドレイン線、 １０５…ソース電極、 １０６…画素電極、 １０７…無機パッシベーション膜、 １１０…スルーホール、 １２０…層間絶縁膜、 １３０…対向電極、 １５０…液晶層、 ２００…対向基板、 １０３１…チャンネル部。
【特許請求の範囲】
【請求項１】
第１の方向に延在し、第２の方向に配列したゲート線と、前記第２の方向に延在し、前記第１の方向に配列したドレイン線とによって囲まれた領域に画素電極が形成されたＴＦＴ基板を有する液晶表示装置であって、
前記ゲート線の下には、前記第１の方向に離散的に台形状の突起が形成され、
前記台形状の突起は、前記第１の方向と直角な面で切断した断面において、上面と斜面を有し、
前記ゲート線の上にはゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の上には、前記ドレイン線によってドレイン電極が形成され、かつ、前記ドレイン電極とチャンネル部を挟んで対向するソース電極が存在し、
前記チャンネル部は前記台形状の突起の前記上面と前記斜面を覆って形成されており、
前記台形状の突起の前記斜面において、前記画素電極と前記ソース電極が接触していることを特徴とする液晶表示装置。
【請求項２】
前記ゲート線と前記ドレイン線に囲まれた領域において層間絶縁膜が形成され、前記層間絶縁膜の上に櫛歯状対向電極が形成されている液晶表示装置。
【請求項３】
前記ＴＦＴ基板基板と液晶層を介して対向している対向基板を有し、前記対向基板には対向電極が形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
第１の方向に延在し、第２の方向に配列したゲート線と、前記第２の方向に延在し、前記第１の方向に配列したドレイン線とによって囲まれた領域に画素電極が形成されたＴＦＴ基板を有する液晶表示装置であって、
前記ゲート線の下には、前記第１の方向に離散的に台形状の突起が形成され、
前記台形状の突起は、前記第１の方向と直角な面で切断した断面において、上面と斜面を有し、
前記ゲート線の上にはゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の上には、前記ドレイン線によってドレイン電極が形成され、かつ、前記ドレイン電極とチャンネル部を挟んで対向するソース電極が存在し、
前記チャンネル部は前記台形状の突起の前記上面と前記斜面を覆って形成されており、
前記ソース電極の上には無機パッシベーション膜が形成され、
前記画素電極は、前記台形状の突起の前記斜面および前記上面に形成され、
前記画素電極は前記台形状の突起の前記上面において、前記無機パッシベーション膜に形成されたスルーホールを介して前記ソース電極と接続していることを特徴とする液晶表示装置。
【請求項５】
前記ゲート線と前記ドレイン線に囲まれた領域において層間絶縁膜が形成され、前記層間絶縁膜の上に櫛歯状対向電極が形成されている請求項４に記載の液晶表示装置。
【請求項６】
前記ＴＦＴ基板基板と液晶層を介して対向している対向基板を有し、前記対向基板には対向電極が形成されていることを特徴とする請求項４に記載の液晶表示装置。
【請求項７】
第１の方向に延在し、第２の方向に配列したゲート線と、前記第２の方向に延在し、前記第１の方向に配列したドレイン線とによって囲まれた領域に画素電極が形成されたＴＦＴ基板を有する液晶表示装置であって、
前記ゲート線の下には、前記第１の方向に連続的に形成されたバンクが形成され、
前記バンクは、前記第１の方向と直角な面で切断した断面において、上面と斜面を有し、
前記ゲート線の上にはゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の上には、前記ドレイン線によってドレイン電極が形成され、かつ、前記ドレイン電極とチャンネル部を挟んで対向するソース電極が存在し、
前記チャンネル部は前記バンクの前記上面と前記斜面を覆って形成されており、
前記バンクの前記斜面において、前記画素電極と前記ソース電極が接触していることを特徴とする液晶表示装置。
【請求項８】
第１の方向に延在し、第２の方向に配列したゲート線と、前記第２の方向に延在し、前記第１の方向に配列したドレイン線とによって囲まれた領域に画素電極が形成されたＴＦＴ基板を有する液晶表示装置であって、
前記ゲート線の下には、前記第１の方向に連続的にバンクが形成され、
前記バンクは、前記第１の方向と直角な面で切断した断面において、上面と斜面を有し、
前記ゲート線の上にはゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の上には、前記ドレイン線によってドレイン電極が形成され、かつ、前記ドレイン電極とチャンネル部を挟んで対向するソース電極が存在し、
前記チャンネル部は前記台形状の突起の前記上面と前記斜面を覆って形成されており、
前記ソース電極の上には無機パッシベーション膜が形成され、
前記画素電極は、前記台形状の突起の前記斜面および前記上面に形成され、
前記画素電極は前記バンクの前記上面において、前記無機パッシベーション膜に形成されたスルーホールを介して前記ソース電極と接続していることを特徴とする液晶表示装置。
【請求項１】
第１の方向に延在し、第２の方向に配列したゲート線と、前記第２の方向に延在し、前記第１の方向に配列したドレイン線とによって囲まれた領域に画素電極が形成されたＴＦＴ基板を有する液晶表示装置であって、
前記ゲート線の下には、前記第１の方向に離散的に台形状の突起が形成され、
前記台形状の突起は、前記第１の方向と直角な面で切断した断面において、上面と斜面を有し、
前記ゲート線の上にはゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の上には、前記ドレイン線によってドレイン電極が形成され、かつ、前記ドレイン電極とチャンネル部を挟んで対向するソース電極が存在し、
前記チャンネル部は前記台形状の突起の前記上面と前記斜面を覆って形成されており、
前記台形状の突起の前記斜面において、前記画素電極と前記ソース電極が接触していることを特徴とする液晶表示装置。
【請求項２】
前記ゲート線と前記ドレイン線に囲まれた領域において層間絶縁膜が形成され、前記層間絶縁膜の上に櫛歯状対向電極が形成されている液晶表示装置。
【請求項３】
前記ＴＦＴ基板基板と液晶層を介して対向している対向基板を有し、前記対向基板には対向電極が形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
第１の方向に延在し、第２の方向に配列したゲート線と、前記第２の方向に延在し、前記第１の方向に配列したドレイン線とによって囲まれた領域に画素電極が形成されたＴＦＴ基板を有する液晶表示装置であって、
前記ゲート線の下には、前記第１の方向に離散的に台形状の突起が形成され、
前記台形状の突起は、前記第１の方向と直角な面で切断した断面において、上面と斜面を有し、
前記ゲート線の上にはゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の上には、前記ドレイン線によってドレイン電極が形成され、かつ、前記ドレイン電極とチャンネル部を挟んで対向するソース電極が存在し、
前記チャンネル部は前記台形状の突起の前記上面と前記斜面を覆って形成されており、
前記ソース電極の上には無機パッシベーション膜が形成され、
前記画素電極は、前記台形状の突起の前記斜面および前記上面に形成され、
前記画素電極は前記台形状の突起の前記上面において、前記無機パッシベーション膜に形成されたスルーホールを介して前記ソース電極と接続していることを特徴とする液晶表示装置。
【請求項５】
前記ゲート線と前記ドレイン線に囲まれた領域において層間絶縁膜が形成され、前記層間絶縁膜の上に櫛歯状対向電極が形成されている請求項４に記載の液晶表示装置。
【請求項６】
前記ＴＦＴ基板基板と液晶層を介して対向している対向基板を有し、前記対向基板には対向電極が形成されていることを特徴とする請求項４に記載の液晶表示装置。
【請求項７】
第１の方向に延在し、第２の方向に配列したゲート線と、前記第２の方向に延在し、前記第１の方向に配列したドレイン線とによって囲まれた領域に画素電極が形成されたＴＦＴ基板を有する液晶表示装置であって、
前記ゲート線の下には、前記第１の方向に連続的に形成されたバンクが形成され、
前記バンクは、前記第１の方向と直角な面で切断した断面において、上面と斜面を有し、
前記ゲート線の上にはゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の上には、前記ドレイン線によってドレイン電極が形成され、かつ、前記ドレイン電極とチャンネル部を挟んで対向するソース電極が存在し、
前記チャンネル部は前記バンクの前記上面と前記斜面を覆って形成されており、
前記バンクの前記斜面において、前記画素電極と前記ソース電極が接触していることを特徴とする液晶表示装置。
【請求項８】
第１の方向に延在し、第２の方向に配列したゲート線と、前記第２の方向に延在し、前記第１の方向に配列したドレイン線とによって囲まれた領域に画素電極が形成されたＴＦＴ基板を有する液晶表示装置であって、
前記ゲート線の下には、前記第１の方向に連続的にバンクが形成され、
前記バンクは、前記第１の方向と直角な面で切断した断面において、上面と斜面を有し、
前記ゲート線の上にはゲート絶縁膜が形成され、前記ゲート絶縁膜の上には半導体層が形成され、前記半導体層の上には、前記ドレイン線によってドレイン電極が形成され、かつ、前記ドレイン電極とチャンネル部を挟んで対向するソース電極が存在し、
前記チャンネル部は前記台形状の突起の前記上面と前記斜面を覆って形成されており、
前記ソース電極の上には無機パッシベーション膜が形成され、
前記画素電極は、前記台形状の突起の前記斜面および前記上面に形成され、
前記画素電極は前記バンクの前記上面において、前記無機パッシベーション膜に形成されたスルーホールを介して前記ソース電極と接続していることを特徴とする液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１２−９８３２９（Ｐ２０１２−９８３２９Ａ）
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願番号】特願２０１０−２４３４１１（Ｐ２０１０−２４３４１１）
【出願日】平成２２年１０月２９日（２０１０．１０．２９）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願日】平成２２年１０月２９日（２０１０．１０．２９）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
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