秘密サブモジュールを有する電子回路
本発明は、電子回路の残部に接続されるサブモジュールアセンブリ（２）を含む電子回路であって、前記サブモジュールアセンブリは、−機能を実行すると共にスキャンチェーンを有する秘密サブモジュール（４）と、−入力信号を前記スキャンチェーンにもたらすためのパターン発生器（５）及び前記スキャンチェーンからの出力信号を検査するための署名レジスタ（６）を含む組込自己テスト回路とを含む電子回路に関する。サブモジュールを秘密に保つため、スキャンチェーンは前記回路の残部に接続されていない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路、特に秘密（シークレット）サブモジュール（secret sub-module）を有する電子回路に関する。
【０００２】
ディジタル回路のサブモジュールは、鍵（キー（key））及びアルゴリズムのような秘密要素を含み得る。これらの要素は全製品寿命、すなわち製造、分配（配送）、及び最終用途の間、秘密に保持される必要がある。従来テスト技術は、サブモジュールのオペレーション（動作）のモードへの外部接続（アクセス）を可能にするため、特にテスティングはクリティカルステップになる。当該従来技術は、回路の全ての内部レジスタのダウンロードを可能にする構造（ストラクチュラル）スキャンテスト（structural scan test）及びサブモジュールが、動作中に受信し得るような刺激（stimuli）を受信すると共に、期待出力信号を入力信号につなげる（リンクする）ことによってサブモジュールの機能そのものについての情報を暴露する（明らかにする）各信号を出力する機能（ファンクション）用途向けのテスト（functional application-like test）を含んでいる。
【背景技術】
【０００３】
古典的な構造スキャンテストを扱う場合、回避されるべきことに、全ての回路内部レジスタのダウンロードが考慮される。それ故にこのような技術を使用することにより、ハッカー（hacker）は秘密サブモジュールのコンテンツにアクセスすることが可能になる。機能用途向けのテストに関して、回路に、自身の終了アプリケーションにおいて受信しているような刺激が送信されている。この場合、テストパターンは、“秘密モジュールをどのように使用するか”及び“期待結果は何か”についての情報を含んでいる。それ故に、少なくとも自身の秘密機能（秘密鍵（secret keys））の部分が暴露される。従ってテストオペレーションは機密事項にならない。
【０００４】
米国特許第US 2002/0069387号公報は、例えば決定（論的）論理組込自己（ビルトインセルフ）テスト（deterministic logic built-in self test (DLBIST)）回路によってテストされる低い機密保護（confidentiality）レベルのサブモジュールを開示している。サブモジュールを自己テストすることにより、複雑な集積回路上で外部テストを実行するために必要となる技術的な要求仕様の低減が可能になるため、当該自己テスティングソリューションは有用である。更に、このような回路が従来の構造スキャンテストによってスキャン（走査）されるとき、サブモジュールの特性に関する情報はなおも暴露され得る。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、テスティングの間、サブモジュールが少なくとも部分的に秘密に保持される回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、電子回路の残部（残り（rest））に接続されるサブモジュールアセンブリ（sub-module assembly）を含む電子回路であって、前記サブモジュールアセンブリは、
− 所与の機能を実行すると共に少なくとも一つのスキャンチェーン（scan chain）を有するサブモジュールと、
− テストモードにおいて入力信号を前記スキャンチェーンにもたらすためのパターン発生器及び前記スキャンチェーンからの出力信号を検査するための署名レジスタ（signature register）を含み、前記出力信号は前記入力信号から前記サブモジュールによって生成される組込自己テスト回路と
を含む電子回路において、前記スキャンチェーンは前記回路の残部に接続されていない電子回路を提供する。
【０００７】
アセンブリによって単独に生成される入力信号でサブモジュールを自己テストし、それによって出力信号は回路の残部に達することが防止されることにより、テスティングの間、サブモジュールは少なくとも部分的に秘密に保持され得る。
【０００８】
決定論理BIST技術は完全回路にもたらされず、サブブロックにのみもたらされるため、この解決策は有利になる。更に、決定論理BIST技術は、通常意図されること、すなわちテスト費用低減のために使用されないが、当該技術は秘密モジュールについての高レベルの機密保護を保証するために使用される。当該技術により、当該モジュールは、通常の平均的なセキュリティレベル環境においてテストされ得るより広範なシステム・オン・チップ回路において組み込まれ得る。
【０００９】
すなわち、この経済的な解決策は、秘密サブブロックのコンテンツが読み出され得ないこと、又は外側から直接アクセスされ得ないことの何れも保証する。
【００１０】
有利なことに、前記サブモジュールは入力ピンを含んでおり、前記入力ピンは、回路の残部の通常（レギュラ）スキャンテスティングとサブモジュールの自己テスティングとの両方によってアクセス可能なセルを絶縁分離することによって回路の残部から絶縁分離されている。
【００１１】
これらの特徴は、サブモジュールと回路の残部との相互接続を可能にする。
【００１２】
有利なことに、前記絶縁分離セルは、署名レジスタへの未知の値(不明な値）の伝播を防止する。
【００１３】
これらの特徴により、組込自己テストの生成の流れ（フロー）は回路の残部と適合する。
【００１４】
有利なことに、前記パターン発生器は、回路の残部からスキャン入力信号を含んでおらず、前記スキャン出力信号が署名分析器（アナライザ）（signature analyzer）に排他的（独占的）に出力されるサブモジュールにテストパターンをもたらす。
【００１５】
これらの特徴は、サブモジュールの自己テスティングを可能にする。
【００１６】
有利なことに、前記組込自己テスト回路は、決定論理組込自己テスト回路になり、前記パターン発生器は、
− 擬似ランダムテストパターンを生成するための手段と、
− 前記擬似ランダムテストパターンを決定論的テストサンプルに変換するためのビット修正回路と
を含む。
【００１７】
これらの特徴は、より完全な欠陥カバレジを可能にする。
【００１８】
本発明のこれら及び他の態様は、図に関して以下に記載された実施例から明らかであり、これらの実施例を参照して説明される。
【発明を実施するための最良の形態】
【００１９】
図１は回路１に記載の概略図を表す。回路１は、例えばスマートカード、オーディオ／ビデオ／ブロードキャストアクセスモジュール（audio/video/broadcasting access module）、及びSIM（“subscriber identity module”）カード等のようなディジタル集積回路である。
【００２０】
回路１は、秘密サブモジュール４を内蔵する組込自己テスト及びサブモジュールアセンブリ２を含んでいる。回路３の残部は低機密レベルであってもよく、テスト制御ブロック１４を含んでいる。組込自己テスト及びサブモジュールアセンブリ２は、回路においてアルゴリズムを実現すると共に、入力及び出力ピンPI, PO, 及びPIOによって回路の残部と対話する秘密サブモジュール４を含んでいる。当該アルゴリズムが、製造、分配、及び最終用途を含む回路の使用期間の間、秘密に保持されることは重要である。特にテスティングの間、サブモジュールのコンテンツ及びある入力信号に対する当該サブモジュールの応答が何れかの第三者（third party）によってアクセスされ得ることは回避されるべきである。
【００２１】
いかなる種類の組込自己テスト回路も本発明の範囲内で使用され得るが、アセンブリ２は、決定論理組込自己テスト（又はDLBIST）回路としてここに表されている組込自己テスト（又は“BIST"）回路を含む。決定論理組込自己テスト回路は、テストパターンをサブモジュールに発生するためのパターン発生器５、サブモジュールからの出力信号を検査するための署名分析器６、及びBISTの動作を制御するためのBIST制御器７を含む。
【００２２】
BISTのパターン発生器５は、テストパターンの擬似ランダムシーケンスをサブモジュール４にもたらすための線形フィードバックシフトレジスタ（又は"LFSR"）９を含む。更に、パターン発生器５は、決定論的テストパターンをサブモジュール４にもたらすためにLFSR9の出力を修正するためのビット修正回路１０及び１１を含み得る。DLBISTの場合、このようなビット修正回路は、例えばLFSR９の出力部とサブモジュール４の入力部との間に接続される一連の論理ゲート１１、例えばXOR（排他的論理和）ゲートとLFSR９とに接続されるビットフリッピング機能（又は"BFF"）回路１０を含み得る。ビット修正回路１０及び１１は、BIST制御器（コントローラ）７の状態とLFSR９の状態との両方によって、それらを決定論的にするように選択されているあるビット位置においてLFSR９によって生成されるパターンを修正する。BFF回路１０は、新たな決定論的なパターンが生成される一方、既に検出された欠陥（fault）を検出するのに十分なある古いパターンは不変状態を保持する態様で各々の反復を用いてBFFを向上させる反復アルゴリズムを実行する。
【００２３】
秘密サブモジュール４の自己テスティングに加えて、BISTを構成する回路もテストされなければならず、当該回路がいかなる秘密情報も含まないときにスキャンされてもよい。回路３の残部に含まれるテスト制御ブロック１４はLFSR９と、サブモジュール４は自己テストされるべきか、又はBISTはスキャンされるべきかどうかにそれぞれ依存してLOAD_BGW信号又はSCAN_EN信号の値をとり得るスキャンイネーブル信号seを備えるBIST制御器７及び署名分析器６とをもたらしている。
【００２４】
自己テスティングの間、テスト制御ブロックはLBIST_TEST信号をBIST制御器７のbist_run入力部に送信する。スキャンイネーブル信号seはそれから、LOAD_BGWに接続され、LFSR及びMISRを初期化するために１にセットされる。サブモジュール４は、テストパースキャン（test-per-scan）の態様で自身のスキャンチェーンを介してテストパターンを受信する。従来技術において、被テストサブモジュール４は、パターン発生器５によって生成されるパターンからの多重化信号（multiplexed signal）としてのスキャンチェーン入力信号cut_si(0,1,…,n) 及びグローバル（全体）スキャンテスティング（global scan testing）の間にチップ３の残部からくる外部入力信号si(0,1,…,n)を受信し得る。従来技術において、scan_access_select信号の状態に応じて、マルチプレクサ１３はサブモジュール４に、全体回路１に対してスキャンテストが実行されるときに外部入力信号si(0,1,…,n)をもたらすか、又は自己テスティングのときにパターン発生器５の出力部からの信号をもたらす。
【００２５】
本発明によれば、マルチプレクサ１３（及び従ってサブモジュール４のスキャンチェーン）は、前記外部入力信号si(0,1,…,n)を受信するように接続されない。これは、scan_access_select信号をLBIST_TESTに接続することによっても得られ得る。スキャンチェーン入力信号cut_si(0,1,…,n)は、唯一のパターン発生器５によってもたらされる。サブモジュール４のいくつかのスキャンチェーンが秘密でない場合、当然のことながら、当該スキャンチェーンは従来態様で接続され続ける。
【００２６】
一旦LFSR９と署名分析器６との両方が初期化されると、テスト制御ブロックは信号LOAD_BGWを１から０に切り換える（トグルする）と共に、BIST制御器７はそれから、その後の動作（オペレーション）を制御する。BISTは、秘密サブモジュール４をテストするため、好適な数のサイクルに対して実行される。
【００２７】
スキャンチェーン入力信号cut_si(0,1,…,n)から、サブモジュール４はスキャンチェーン出力信号cut_so(0,1,…,n)を署名分析器６に出力する。本発明によれば、サブモジュール４のスキャンチェーンは、通常の実現態様と異なり、回路３の残部に接続されず、出力信号so(0,1,…,n)は回路３の残部に送信されず、応答の評価のために、署名分析器６に単独で送信される。署名分析器６は例えば、サブモジュールが外乱なしで動作させられる場合、与えられた所定の値を有する署名をもたらす多重入力信号レジスタ（Multiple-Input Signal Register）（又は"MISR"）になる。しかるべき場合、パターンカウンタpat_cntはテストを完了（終了）させ、LOAD_BGWは、MISRから署名をシフトするため、テスト制御ブロック１４によっていつでも１にスイッチバックされ得る。外乱の場合、当該値は、サブモジュール４の機能又は構造の何れも暴露しないso_bist信号として回路３の残部に出力される。
【００２８】
サブモジュール４のスキャンチェーンを回路３の残部から分離することによって、サブモジュール４は、自身の専用DLBISTモード以外の他のいかなるテストモードにおいても読み出しアクセス可能にならず、書き込みアクセス可能にもならない。それ故にテスティングの間にさえも、当該サブモジュールは秘密に保持される。
【００２９】
BISTの生成フローは、未知の値が署名分析器６に伝播され得ない態様で回路３の残部と互換可能になる。これは、例えばテスティングの間、規定されていない状態を有するサブモジュール出力信号のビットがMISRに達することを阻止（ブロック）するマスキング論理素子（要素）（masking logic element）によって実行され得る。これは、サブモジュール４の入力ピンPI及びPIO上に、コアテストアクショングループ（Core Test Action Group (CTAG)）によって開発されている絶縁分離セル（アイソレーションセル（isolation cell））１２を加えることによって実行され得る。これらの絶縁分離セルはサラウンド（周囲）スキャンチェーン（surround scan chain）を形成する。当該セルは動作モードにおいて回路１に対して透明（トランスペアレント（transparent））であり、サブモジュールにアクセスするためにスキャン可能なフリップフロップを含んでおり、回路の残部とサブモジュールとの間の簡単な相互接続テストを可能にする。
【００３０】
上記のように、DLBIST及びサラウンドスキャンチェーンを構成する回路もテストされなければならず、当該回路はいかなる秘密情報も含まれないときにスキャンされてもよい。そうするため、SCAN_EN信号が、DLBISTのスキャンを可能にするためにテスト制御ブロック１４からパターン発生器５、署名分析器６、及びBIST制御器７に入力される。それから、入力BISTスキャンチェーンsi_bistがLFSR 9に入力され、対応する出力BISTスキャンチェーンso_bistがMISR 6から読み出される。
【００３１】
従って、絶縁分離セルによってもたらされるサラウンドスキャンチェーンは、回路の残部がテストされるときの通常スキャンテストモードと、サブモジュール４のみがテストされるときのDLBISTモードとの両方でアクセス可能な唯一のチェーンになる。
【００３２】
サブモジュール４の周りにDLBISTをインストールするために必要とされる簡単な設計オーバヘッドの場合、製品の寿命を通じてサブモジュール４は秘密に保持される。
【００３３】
本解決策は、スマートカード、オーディオ／ビデオ／ブロードキャストアクセスモジュール、又はSIMカード等のような秘密のモジュールを含む何れのディジタル集積回路に適用されてもよい。
【００３４】
単語“有する”及びその語形変化の用法は、請求項に記載される構成要素以外に構成要素又はステップの存在を排除するものではない。構成要素又はステップに先行する冠詞“a”又は“aｎ”の使用は、複数の構成要素又はステップの存在を排除するものではない。
【図面の簡単な説明】
【００３５】
【図１】本発明による回路の概略図である。
【技術分野】
【０００１】
本発明は電子回路、特に秘密（シークレット）サブモジュール（secret sub-module）を有する電子回路に関する。
【０００２】
ディジタル回路のサブモジュールは、鍵（キー（key））及びアルゴリズムのような秘密要素を含み得る。これらの要素は全製品寿命、すなわち製造、分配（配送）、及び最終用途の間、秘密に保持される必要がある。従来テスト技術は、サブモジュールのオペレーション（動作）のモードへの外部接続（アクセス）を可能にするため、特にテスティングはクリティカルステップになる。当該従来技術は、回路の全ての内部レジスタのダウンロードを可能にする構造（ストラクチュラル）スキャンテスト（structural scan test）及びサブモジュールが、動作中に受信し得るような刺激（stimuli）を受信すると共に、期待出力信号を入力信号につなげる（リンクする）ことによってサブモジュールの機能そのものについての情報を暴露する（明らかにする）各信号を出力する機能（ファンクション）用途向けのテスト（functional application-like test）を含んでいる。
【背景技術】
【０００３】
古典的な構造スキャンテストを扱う場合、回避されるべきことに、全ての回路内部レジスタのダウンロードが考慮される。それ故にこのような技術を使用することにより、ハッカー（hacker）は秘密サブモジュールのコンテンツにアクセスすることが可能になる。機能用途向けのテストに関して、回路に、自身の終了アプリケーションにおいて受信しているような刺激が送信されている。この場合、テストパターンは、“秘密モジュールをどのように使用するか”及び“期待結果は何か”についての情報を含んでいる。それ故に、少なくとも自身の秘密機能（秘密鍵（secret keys））の部分が暴露される。従ってテストオペレーションは機密事項にならない。
【０００４】
米国特許第US 2002/0069387号公報は、例えば決定（論的）論理組込自己（ビルトインセルフ）テスト（deterministic logic built-in self test (DLBIST)）回路によってテストされる低い機密保護（confidentiality）レベルのサブモジュールを開示している。サブモジュールを自己テストすることにより、複雑な集積回路上で外部テストを実行するために必要となる技術的な要求仕様の低減が可能になるため、当該自己テスティングソリューションは有用である。更に、このような回路が従来の構造スキャンテストによってスキャン（走査）されるとき、サブモジュールの特性に関する情報はなおも暴露され得る。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、テスティングの間、サブモジュールが少なくとも部分的に秘密に保持される回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、電子回路の残部（残り（rest））に接続されるサブモジュールアセンブリ（sub-module assembly）を含む電子回路であって、前記サブモジュールアセンブリは、
− 所与の機能を実行すると共に少なくとも一つのスキャンチェーン（scan chain）を有するサブモジュールと、
− テストモードにおいて入力信号を前記スキャンチェーンにもたらすためのパターン発生器及び前記スキャンチェーンからの出力信号を検査するための署名レジスタ（signature register）を含み、前記出力信号は前記入力信号から前記サブモジュールによって生成される組込自己テスト回路と
を含む電子回路において、前記スキャンチェーンは前記回路の残部に接続されていない電子回路を提供する。
【０００７】
アセンブリによって単独に生成される入力信号でサブモジュールを自己テストし、それによって出力信号は回路の残部に達することが防止されることにより、テスティングの間、サブモジュールは少なくとも部分的に秘密に保持され得る。
【０００８】
決定論理BIST技術は完全回路にもたらされず、サブブロックにのみもたらされるため、この解決策は有利になる。更に、決定論理BIST技術は、通常意図されること、すなわちテスト費用低減のために使用されないが、当該技術は秘密モジュールについての高レベルの機密保護を保証するために使用される。当該技術により、当該モジュールは、通常の平均的なセキュリティレベル環境においてテストされ得るより広範なシステム・オン・チップ回路において組み込まれ得る。
【０００９】
すなわち、この経済的な解決策は、秘密サブブロックのコンテンツが読み出され得ないこと、又は外側から直接アクセスされ得ないことの何れも保証する。
【００１０】
有利なことに、前記サブモジュールは入力ピンを含んでおり、前記入力ピンは、回路の残部の通常（レギュラ）スキャンテスティングとサブモジュールの自己テスティングとの両方によってアクセス可能なセルを絶縁分離することによって回路の残部から絶縁分離されている。
【００１１】
これらの特徴は、サブモジュールと回路の残部との相互接続を可能にする。
【００１２】
有利なことに、前記絶縁分離セルは、署名レジスタへの未知の値(不明な値）の伝播を防止する。
【００１３】
これらの特徴により、組込自己テストの生成の流れ（フロー）は回路の残部と適合する。
【００１４】
有利なことに、前記パターン発生器は、回路の残部からスキャン入力信号を含んでおらず、前記スキャン出力信号が署名分析器（アナライザ）（signature analyzer）に排他的（独占的）に出力されるサブモジュールにテストパターンをもたらす。
【００１５】
これらの特徴は、サブモジュールの自己テスティングを可能にする。
【００１６】
有利なことに、前記組込自己テスト回路は、決定論理組込自己テスト回路になり、前記パターン発生器は、
− 擬似ランダムテストパターンを生成するための手段と、
− 前記擬似ランダムテストパターンを決定論的テストサンプルに変換するためのビット修正回路と
を含む。
【００１７】
これらの特徴は、より完全な欠陥カバレジを可能にする。
【００１８】
本発明のこれら及び他の態様は、図に関して以下に記載された実施例から明らかであり、これらの実施例を参照して説明される。
【発明を実施するための最良の形態】
【００１９】
図１は回路１に記載の概略図を表す。回路１は、例えばスマートカード、オーディオ／ビデオ／ブロードキャストアクセスモジュール（audio/video/broadcasting access module）、及びSIM（“subscriber identity module”）カード等のようなディジタル集積回路である。
【００２０】
回路１は、秘密サブモジュール４を内蔵する組込自己テスト及びサブモジュールアセンブリ２を含んでいる。回路３の残部は低機密レベルであってもよく、テスト制御ブロック１４を含んでいる。組込自己テスト及びサブモジュールアセンブリ２は、回路においてアルゴリズムを実現すると共に、入力及び出力ピンPI, PO, 及びPIOによって回路の残部と対話する秘密サブモジュール４を含んでいる。当該アルゴリズムが、製造、分配、及び最終用途を含む回路の使用期間の間、秘密に保持されることは重要である。特にテスティングの間、サブモジュールのコンテンツ及びある入力信号に対する当該サブモジュールの応答が何れかの第三者（third party）によってアクセスされ得ることは回避されるべきである。
【００２１】
いかなる種類の組込自己テスト回路も本発明の範囲内で使用され得るが、アセンブリ２は、決定論理組込自己テスト（又はDLBIST）回路としてここに表されている組込自己テスト（又は“BIST"）回路を含む。決定論理組込自己テスト回路は、テストパターンをサブモジュールに発生するためのパターン発生器５、サブモジュールからの出力信号を検査するための署名分析器６、及びBISTの動作を制御するためのBIST制御器７を含む。
【００２２】
BISTのパターン発生器５は、テストパターンの擬似ランダムシーケンスをサブモジュール４にもたらすための線形フィードバックシフトレジスタ（又は"LFSR"）９を含む。更に、パターン発生器５は、決定論的テストパターンをサブモジュール４にもたらすためにLFSR9の出力を修正するためのビット修正回路１０及び１１を含み得る。DLBISTの場合、このようなビット修正回路は、例えばLFSR９の出力部とサブモジュール４の入力部との間に接続される一連の論理ゲート１１、例えばXOR（排他的論理和）ゲートとLFSR９とに接続されるビットフリッピング機能（又は"BFF"）回路１０を含み得る。ビット修正回路１０及び１１は、BIST制御器（コントローラ）７の状態とLFSR９の状態との両方によって、それらを決定論的にするように選択されているあるビット位置においてLFSR９によって生成されるパターンを修正する。BFF回路１０は、新たな決定論的なパターンが生成される一方、既に検出された欠陥（fault）を検出するのに十分なある古いパターンは不変状態を保持する態様で各々の反復を用いてBFFを向上させる反復アルゴリズムを実行する。
【００２３】
秘密サブモジュール４の自己テスティングに加えて、BISTを構成する回路もテストされなければならず、当該回路がいかなる秘密情報も含まないときにスキャンされてもよい。回路３の残部に含まれるテスト制御ブロック１４はLFSR９と、サブモジュール４は自己テストされるべきか、又はBISTはスキャンされるべきかどうかにそれぞれ依存してLOAD_BGW信号又はSCAN_EN信号の値をとり得るスキャンイネーブル信号seを備えるBIST制御器７及び署名分析器６とをもたらしている。
【００２４】
自己テスティングの間、テスト制御ブロックはLBIST_TEST信号をBIST制御器７のbist_run入力部に送信する。スキャンイネーブル信号seはそれから、LOAD_BGWに接続され、LFSR及びMISRを初期化するために１にセットされる。サブモジュール４は、テストパースキャン（test-per-scan）の態様で自身のスキャンチェーンを介してテストパターンを受信する。従来技術において、被テストサブモジュール４は、パターン発生器５によって生成されるパターンからの多重化信号（multiplexed signal）としてのスキャンチェーン入力信号cut_si(0,1,…,n) 及びグローバル（全体）スキャンテスティング（global scan testing）の間にチップ３の残部からくる外部入力信号si(0,1,…,n)を受信し得る。従来技術において、scan_access_select信号の状態に応じて、マルチプレクサ１３はサブモジュール４に、全体回路１に対してスキャンテストが実行されるときに外部入力信号si(0,1,…,n)をもたらすか、又は自己テスティングのときにパターン発生器５の出力部からの信号をもたらす。
【００２５】
本発明によれば、マルチプレクサ１３（及び従ってサブモジュール４のスキャンチェーン）は、前記外部入力信号si(0,1,…,n)を受信するように接続されない。これは、scan_access_select信号をLBIST_TESTに接続することによっても得られ得る。スキャンチェーン入力信号cut_si(0,1,…,n)は、唯一のパターン発生器５によってもたらされる。サブモジュール４のいくつかのスキャンチェーンが秘密でない場合、当然のことながら、当該スキャンチェーンは従来態様で接続され続ける。
【００２６】
一旦LFSR９と署名分析器６との両方が初期化されると、テスト制御ブロックは信号LOAD_BGWを１から０に切り換える（トグルする）と共に、BIST制御器７はそれから、その後の動作（オペレーション）を制御する。BISTは、秘密サブモジュール４をテストするため、好適な数のサイクルに対して実行される。
【００２７】
スキャンチェーン入力信号cut_si(0,1,…,n)から、サブモジュール４はスキャンチェーン出力信号cut_so(0,1,…,n)を署名分析器６に出力する。本発明によれば、サブモジュール４のスキャンチェーンは、通常の実現態様と異なり、回路３の残部に接続されず、出力信号so(0,1,…,n)は回路３の残部に送信されず、応答の評価のために、署名分析器６に単独で送信される。署名分析器６は例えば、サブモジュールが外乱なしで動作させられる場合、与えられた所定の値を有する署名をもたらす多重入力信号レジスタ（Multiple-Input Signal Register）（又は"MISR"）になる。しかるべき場合、パターンカウンタpat_cntはテストを完了（終了）させ、LOAD_BGWは、MISRから署名をシフトするため、テスト制御ブロック１４によっていつでも１にスイッチバックされ得る。外乱の場合、当該値は、サブモジュール４の機能又は構造の何れも暴露しないso_bist信号として回路３の残部に出力される。
【００２８】
サブモジュール４のスキャンチェーンを回路３の残部から分離することによって、サブモジュール４は、自身の専用DLBISTモード以外の他のいかなるテストモードにおいても読み出しアクセス可能にならず、書き込みアクセス可能にもならない。それ故にテスティングの間にさえも、当該サブモジュールは秘密に保持される。
【００２９】
BISTの生成フローは、未知の値が署名分析器６に伝播され得ない態様で回路３の残部と互換可能になる。これは、例えばテスティングの間、規定されていない状態を有するサブモジュール出力信号のビットがMISRに達することを阻止（ブロック）するマスキング論理素子（要素）（masking logic element）によって実行され得る。これは、サブモジュール４の入力ピンPI及びPIO上に、コアテストアクショングループ（Core Test Action Group (CTAG)）によって開発されている絶縁分離セル（アイソレーションセル（isolation cell））１２を加えることによって実行され得る。これらの絶縁分離セルはサラウンド（周囲）スキャンチェーン（surround scan chain）を形成する。当該セルは動作モードにおいて回路１に対して透明（トランスペアレント（transparent））であり、サブモジュールにアクセスするためにスキャン可能なフリップフロップを含んでおり、回路の残部とサブモジュールとの間の簡単な相互接続テストを可能にする。
【００３０】
上記のように、DLBIST及びサラウンドスキャンチェーンを構成する回路もテストされなければならず、当該回路はいかなる秘密情報も含まれないときにスキャンされてもよい。そうするため、SCAN_EN信号が、DLBISTのスキャンを可能にするためにテスト制御ブロック１４からパターン発生器５、署名分析器６、及びBIST制御器７に入力される。それから、入力BISTスキャンチェーンsi_bistがLFSR 9に入力され、対応する出力BISTスキャンチェーンso_bistがMISR 6から読み出される。
【００３１】
従って、絶縁分離セルによってもたらされるサラウンドスキャンチェーンは、回路の残部がテストされるときの通常スキャンテストモードと、サブモジュール４のみがテストされるときのDLBISTモードとの両方でアクセス可能な唯一のチェーンになる。
【００３２】
サブモジュール４の周りにDLBISTをインストールするために必要とされる簡単な設計オーバヘッドの場合、製品の寿命を通じてサブモジュール４は秘密に保持される。
【００３３】
本解決策は、スマートカード、オーディオ／ビデオ／ブロードキャストアクセスモジュール、又はSIMカード等のような秘密のモジュールを含む何れのディジタル集積回路に適用されてもよい。
【００３４】
単語“有する”及びその語形変化の用法は、請求項に記載される構成要素以外に構成要素又はステップの存在を排除するものではない。構成要素又はステップに先行する冠詞“a”又は“aｎ”の使用は、複数の構成要素又はステップの存在を排除するものではない。
【図面の簡単な説明】
【００３５】
【図１】本発明による回路の概略図である。
【特許請求の範囲】
【請求項１】
電子回路の残部に接続されるサブモジュールアセンブリを含む電子回路であって、前記サブモジュールアセンブリは、
− 所与の機能を実行すると共に少なくとも一つのスキャンチェーンを有するサブモジュールと、
− テストモードにおいて入力信号を前記スキャンチェーンにもたらすためのパターン発生器及び前記スキャンチェーンからの出力信号を検査するための署名レジスタを含み、前記出力信号は前記入力信号から前記サブモジュールによって生成される組込自己テスト回路と
を含む電子回路において、前記スキャンチェーンは前記回路の残部に接続されていない電子回路。
【請求項２】
前記サブモジュールは入力ピンを含み、前記入力ピンは、前記回路の残部の通常スキャンテスティングと前記サブモジュールの自己テスティングとの両方によってアクセス可能な絶縁分離セルによって前記回路の残部から絶縁分離される請求項１に記載の電子回路。
【請求項３】
前記絶縁分離セルは、未知の値の前記署名レジスタへの伝播を防止する請求項２に記載の電子回路。
【請求項４】
前記パターン発生器は、前記回路の残部からのスキャン入力信号を含まない前記サブモジュールにテストパターンをもたらし、前記スキャン出力信号は、署名分析器に排他的に出力される請求項１に記載の電子回路。
【請求項５】
前記組込自己テスト回路は、決定論理組込自己テスト回路であり、前記パターン発生器は、
− 擬似ランダムテストパターンを生成するための手段と、
− 前記擬似ランダムテストパターンを決定論的テストサンプルに変換するためのビット修正回路と
を含む請求項１に記載の電子回路。
【請求項１】
電子回路の残部に接続されるサブモジュールアセンブリを含む電子回路であって、前記サブモジュールアセンブリは、
− 所与の機能を実行すると共に少なくとも一つのスキャンチェーンを有するサブモジュールと、
− テストモードにおいて入力信号を前記スキャンチェーンにもたらすためのパターン発生器及び前記スキャンチェーンからの出力信号を検査するための署名レジスタを含み、前記出力信号は前記入力信号から前記サブモジュールによって生成される組込自己テスト回路と
を含む電子回路において、前記スキャンチェーンは前記回路の残部に接続されていない電子回路。
【請求項２】
前記サブモジュールは入力ピンを含み、前記入力ピンは、前記回路の残部の通常スキャンテスティングと前記サブモジュールの自己テスティングとの両方によってアクセス可能な絶縁分離セルによって前記回路の残部から絶縁分離される請求項１に記載の電子回路。
【請求項３】
前記絶縁分離セルは、未知の値の前記署名レジスタへの伝播を防止する請求項２に記載の電子回路。
【請求項４】
前記パターン発生器は、前記回路の残部からのスキャン入力信号を含まない前記サブモジュールにテストパターンをもたらし、前記スキャン出力信号は、署名分析器に排他的に出力される請求項１に記載の電子回路。
【請求項５】
前記組込自己テスト回路は、決定論理組込自己テスト回路であり、前記パターン発生器は、
− 擬似ランダムテストパターンを生成するための手段と、
− 前記擬似ランダムテストパターンを決定論的テストサンプルに変換するためのビット修正回路と
を含む請求項１に記載の電子回路。
【図１】
【公表番号】特表２００７−５０６０８８（Ｐ２００７−５０６０８８Ａ）
【公表日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願番号】特願２００６−５２６７２４（Ｐ２００６−５２６７２４）
【出願日】平成１６年９月１０日（２００４．９．１０）
【国際出願番号】ＰＣＴ／ＩＢ２００４／００２９８８
【国際公開番号】ＷＯ２００５／０２９１０５
【国際公開日】平成１７年３月３１日（２００５．３．３１）
【出願人】（５０１３４４３１５）コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． (174)
【Ｆターム（参考）】
【公表日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願日】平成１６年９月１０日（２００４．９．１０）
【国際出願番号】ＰＣＴ／ＩＢ２００４／００２９８８
【国際公開番号】ＷＯ２００５／０２９１０５
【国際公開日】平成１７年３月３１日（２００５．３．３１）
【出願人】（５０１３４４３１５）コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． (174)
【Ｆターム（参考）】
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