表示装置用パネルおよび表示装置
【課題】駆動素子の破損が生じにくい表示装置用パネル、およびこれを用いた表示装置を提供すること。
【解決手段】本発明にかかる表示装置用パネル１００は、平面視において、表示領域１２と、該表示領域１２の外側に並設された制御領域１４とを有する基板１０と、平面視において、基板１０の制御領域１４内に固定された半導体素子２０と、を含み、基板１０の厚みは、半導体素子２０の厚み以上であり、半導体素子２０の表面の少なくとも一部は、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する。
【解決手段】本発明にかかる表示装置用パネル１００は、平面視において、表示領域１２と、該表示領域１２の外側に並設された制御領域１４とを有する基板１０と、平面視において、基板１０の制御領域１４内に固定された半導体素子２０と、を含み、基板１０の厚みは、半導体素子２０の厚み以上であり、半導体素子２０の表面の少なくとも一部は、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置用パネルおよびこれを用いた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置、有機ＥＬ表示装置などの表示装置は、文字や画像を表示する各種のモニターに用いられている。このような表示装置は、画像を表示するための表示領域を有しており、この表示領域に文字や画像を表示させるための駆動素子（いわゆるドライバーＩＣ）を備えている。このような駆動素子は、表示領域にある画素に信号を与える機能を有しているため、表示領域の近傍に配置されることが多い。
【０００３】
一般に表示装置は、複数枚のパネルが積層された構造を有している。そのため、駆動素子は、この複数枚のパネルのうちの一枚に対して実装されることが多い。なお、このようなパネルとしては、ガラス基板が一般的であり、ガラス基板上に駆動素子がＣＯＧ実装されたパネルが使用されることが多い。そして、このような駆動素子は、占有する空間をできるだけ小さくするために、モールドやパッケージを行うことなくＣＯＧ（チップオングラス）などの態様でガラス基板に実装されることが多い。
【０００４】
例えば、特許文献１には、液晶表示領域に隣接して、ガラス基板に半導体チップがＣＯＧ実装された表示装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２４８６３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
通常、表示装置には小型化、高精細化などの性能が要求されるが、近年では、携帯電話等の人が持ち運ぶような機器に使用されることから、耐衝撃性などの機械的な耐久性能が強く求められるようになってきている。すなわち、携帯電話等は、人が落下させることを有る程度想定した上で販売されるため、搭載される表示装置においても、固定機器に用いられる表示装置以上の機械的な耐久性が必要となっている。
【０００７】
発明者らの検討によると、表示装置に衝撃を加える試験を行うと、破壊する態様は様々であるものの、表示領域の基板の破損が生じる他に、駆動用の半導体チップの破損も生じていることが分かってきた。すなわち、表示装置の耐久性を向上させるためには、駆動用の半導体チップの破損を抑えることも重要であることが分かってきた。
【０００８】
本発明のいくつかの態様にかかる目的の１つは、駆動素子の破損が生じにくい表示装置用パネル、およびこれを用いた表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は上述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することができる。
【００１０】
［適用例１］
本発明にかかる表示装置用パネルの一態様は、
平面視において、表示領域と、該表示領域の外側に並設された制御領域とを有する基板と、
平面視において、前記基板の前記制御領域内に固定された半導体素子と、
を含み、
前記基板の厚みは、前記半導体素子の厚み以上であり、
前記半導体素子の表面の少なくとも一部は、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する。
【００１１】
本適用例の表示装置用パネルは、基板よりも薄い半導体素子が、基板に固定されている。そのため、半導体素子が基板よりも撓みやすく、半導体素子に高い応力が生じにくい。これにより、本適用例の表示装置用パネルは、例えば落下等の衝撃が加えられた際に、半導体素子の破損が基板の破損よりも生じにくくなっている。さらに、本適用例の表示装置用パネルは、搭載されている半導体素子の表面の少なくとも一部が平滑であり、半導体素子の当該表面付近に欠陥や歪み等が少ない。そのため、半導体素子が撓みやすくなっていることにともなって、生じる歪みが大きくなっていても、当該表面付近の欠陥を起点とするクラックなどが生じにくく、より半導体素子が破損しにくくなっている。
【００１２】
［適用例２］
適用例１において、
前記半導体素子は、厚み方向に直交する表面の少なくとも一方が、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する、表示装置用パネル。
【００１３】
本適用例の表示装置用パネルは、搭載されている半導体素子の表面のうち、厚み方向に直交する表面の少なくとも一方が平滑となっている。これにより、半導体素子の欠陥や亀裂が集中しやすい部位が減少し、半導体素子の破損がさらに抑制される。
【００１４】
［適用例３］
適用例１または適用例２において、
前記半導体素子は、少なくとも一辺が面取りされている直方体の形状を有する、表示装置用パネル。
【００１５】
本適用例の表示装置用パネルは、搭載されている半導体素子が、少なくとも一辺が面取りされた直方体の形状を有し、当該一辺を形成する２つの表面を接続する他の表面が形成されている。これにより、半導体素子の欠陥や亀裂が集中しやすい部位が減少し、半導体素子の破損がさらに抑制される。また、本適用例の表示装置用パネルは、搭載される半導体素子がダイシング等により製造される際に、チッピングを生じにくい。そのため、より欠陥の少ない半導体素子となっており、表示装置用パネルは、例えば落下等の衝撃が加えられた際に、半導体素子の破損が生じにくくなっている。
【００１６】
［適用例４］
適用例１ないし適用例３のいずれか一例において、
前記半導体素子は、シリコン単結晶を含み、
前記半導体素子は、平面視において、長辺と短辺とを有する長方形の形状を有し、
前記長辺に垂直な前記半導体素子の表面には、前記シリコン単結晶の（１００）面と等価な面が露出している、表示装置用パネル。
【００１７】
本適用例の表示装置用パネルは、半導体素子の長辺に垂直な表面に、シリコン単結晶の劈開面、すなわち（１１０）面と等価な面、または（１１１）面と等価な面が現れていない。そのため、当該半導体素子は、半導体素子の長辺に垂直な面での破断等が生じにくくなっている。これにより、本適用例の表示装置用パネルは、例えば落下等の衝撃が加えられた際に、より半導体素子の破損が生じにくくなっている。
【００１８】
［適用例５］
適用例４において、
前記半導体素子の前記長辺の長さは、前記短辺の長さの５倍以上３０倍以下である、表示装置用パネル。
【００１９】
本適用例の表示装置用パネルは、例えば、より少ない個数の半導体素子によって、表示領域の画素等の駆動を行うことができる。また、本適用例の表示装置用パネルは、半導体素子の平面的な形状が上記範囲であることにより、高い耐久性と、パネル全体の面積の小型化を両立することができる。
【００２０】
［適用例６］
適用例１ないし適用例５のいずれか一例において、
前記半導体素子の厚みは、５０μｍ以上２００μｍ以下である、表示装置用パネル。
【００２１】
本適用例の表示装置用パネルは、半導体素子の厚みが十分に薄く、半導体素子の破損がさらに生じにくくなっている。
【００２２】
［適用例７］
適用例１ないし適用例６のいずれか一例において、
前記基板の厚みは、１００μｍ以上３００μｍ以下である、表示装置用パネル。
【００２３】
本適用例の表示装置用パネルは、基板の厚みが十分に薄く、より薄い表示装置を構成することができるとともに、基板の破損しにくさと、半導体素子の破損しにくさが両立している。また、本適用例の表示装置用パネルは、基板の取り扱いが容易であり、製造プロセスを簡略化することができる。
【００２４】
［適用例８］
本発明にかかる表示装置の一態様は、
上記適用例１ないし適用例７のいずれか一例に記載の表示装置用パネルを含む。
【００２５】
本適用例の表示装置は、半導体素子の破壊を生じにくい表示装置用パネルを含んでいる。そのため、表示素子に、例えば、落下等の衝撃が印加された際に、半導体素子の破損が生じにくい。
【図面の簡単な説明】
【００２６】
【図１】実施形態の表示装置用パネル１００を模式的に示す平面図。
【図２】実施形態の表示装置用パネル１００の要部の断面の模式図。
【図３】実施形態の表示装置用パネル１００の断面の模式図。
【図４】実施形態の表示装置用パネル１００の変形例を模式的に示す平面図。
【図５】実施形態の表示装置用パネル１００の変形例を模式的に示す平面図。
【図６】シリコン単結晶の研磨面付近の構造の模式図。
【図７】シリコン単結晶の研磨面付近の構造の模式図。
【図８】変形例の半導体素子４０の一例を模式的に示す斜視図。
【図９】半導体素子の厚みと破壊時の応力の関係を示すグラフ。
【図１０】半導体素子の表面のドライポリッシング時間と破壊時の応力の関係を示すグラフ。
【図１１】半導体素子の表面形状をＡＦＭ測定した結果を示す図。
【図１２】表示装置用パネルの４点曲げ試験の態様を示す模式図。
【発明を実施するための形態】
【００２７】
以下に本発明の好適な実施形態について、図面を参照しながら説明する。なお以下の実施形態は、本発明の一例を説明するものである。また、本発明は、下記の実施形態に限定されるものではなく、要旨を変更しない範囲において実施される各種の変形例も含む。
【００２８】
１．表示装置用パネル
図１は、本実施形態の表示装置用パネル１００を模式的に示す平面図である。図２は、本実施形態の表示装置用パネル１００の要部の断面の模式図である。図３は、本実施形態の表示装置用パネル１００の断面の模式図である。図２および図３は、それぞれ、図１のＡ−Ａ線、およびＢ−Ｂ線の断面に相当する。図４および図５は、それぞれ本実施形態の表示装置用パネル１００の変形例を模式的に示す平面図である。
【００２９】
本実施形態の表示装置用パネル１００は、基板１０と、半導体素子２０とを含む。
【００３０】
１．１．基板
基板１０は、表示装置用パネル１００の基材となる部材である。基板１０は、平板状の形状を有する。基板１０の平面的な形状としては、長方形、角が切り欠かれた長方形、多角形、円形等を挙げることができ、さらに、輪郭が複数の直線によって構成される形状や、輪郭が直線および曲線によって構成される形状であってもよい。図１の例では、基板１０の平面的な形状は長方形となっている。また、図４および図５の例では、基板１０の平面的な形状は、角が切り欠かれた長方形あるいは輪郭が複数の直線によって構成される形状となっている。
【００３１】
基板１０の厚みは、後述する半導体素子２０の厚み以上の厚みであれば、特に限定されないが、例えば、５０μｍ以上５００μｍ以下、好ましくは、１００μｍ以上３００μｍ以下とすることができる。また、基板１０は、全体が均一な厚みである必要はなく、基板１０において上記の範囲で厚みの分布を有していてもよい。なお、基板１０に厚みの分布がある場合には、基板１０の最大厚みと、後述する半導体素子２０の厚みとを比較して、前者が後者以上の厚みであれば、本実施形態の効果を奏することができる。基板１０の厚みが、１００μｍ以上３００μｍ以下であると、基板１０の強度および厚みのバランスが良好となり、より薄い表示装置を構成することができ、かつ、表示装置の機械的強度を高く保つことができる。また、基板１０の厚みが、１００μｍ以上３００μｍ以下であると、基板１０の取り扱いをより容易に行うことができる。
【００３２】
基板１０は、可視光等の光に対して透明であってもよいし、これらの光に対して不透明であってもよい。基板１０が透明である場合の例としては、ガラス基板、石英基板などの無機基板や、ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリカーボネイト（ＰＣ）、ポリエーテルスルホン（ＰＥＳ）、芳香族ポリエステル（液晶ポリマー）等で構成されるプラスチックなどを用いた透明な有機材料のシート、フィルム、樹脂基板等を挙げることができる。また、基板１０が透明でない場合の例としては、シリコン基板、ガリウム砒素基板、ポリイミドやガラスエポキシ等で構成された配線基板、不透明な有機材料の基板などを挙げることができる。
【００３３】
基板１０が透明である場合には、基板１０を光が透過する態様の表示装置、例えば、液晶表示装置などのバックライト型の表示装置において、バックライトを透過する位置に配置されるパネルとして使用することができる。また、基板１０が透明でない場合には、基板１０を光が透過しない態様の表示装置、例えば有機ＥＬ表示装置、プラズマディスプレイなどの自発光型の表示装置や、反射型液晶表示装置、電気泳動表示装置等の反射型の表示装置において、表示面から見て奥側に配置されるパネルとして使用することができる。
【００３４】
基板１０には、必要に応じて配線やＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の素子が形成されていてもよい。基板１０が透明である必要がある場合には、該配線等は、導電性を有する透明な材料で形成されることができる。このような導電性を有する透明な材料としては、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化スズ、酸化亜鉛などを例示することができる。また、基板１０は着色されていてもよい。さらに、基板１０は、例えば、光の着色、反射、吸収などの機能を有する層を含んでいてもよい。
【００３５】
基板１０は、平面視において、表示領域１２と、制御領域１４とを有する。
【００３６】
本実施形態の表示装置用パネル１００の基板１０における表示領域１２の平面的な形状は、特に限定されない。図１に示す例では、表示領域１２の平面的な形状は、長方形である。表示領域１２は、表示装置用パネル１００が、表示装置を構成する際の表示部となることができる。したがって表示領域１２には、表示装置の複数の画素が形成されてもよい。表示装置用パネル１００が、液晶表示装置の一部を構成する場合には、表示領域１２は、例えば、液晶物質を封止し、画像等の表示を行う領域とすることができる。表示領域１２の大きさは、基板１０に制御領域１４を形成できる限り、特に限定されない。例えば、表示領域１２は、図１に示すように、基板１０の端部を避けて設定されてもよいし、図示しないが、基板１０の端まで設定されてもよい。
【００３７】
制御領域１４は、平面視において、表示領域１２の外側に並設されている。制御領域１４は、図１に示すように、表示領域１２に接していてもよい。また、制御領域１４は、表示領域１２と間隔を有して並設されてもよい。制御領域１４が表示領域１２と間隔を隔てて並設される場合には、両領域の間には、配線領域等の他の機能を有する領域が設けられてもよい。制御領域１４の平面的な大きさおよび形状は、平面的に見て制御領域１４内に半導体素子２０が固定できる限り特に限定されない。平面的に見て、制御領域１４内には、半導体素子２０が固定される。制御領域１４には、表示領域１２に形成された配線等と、電気的に接続する配線が設けられてもよい。また、制御領域１４には、半導体素子２０を実装するための、電極やパッドが形成されてもよい。
【００３８】
制御領域１４は、１つの表示領域１２に対して、複数設けられてもよい。また、制御領域１４は、１つの表示領域１２の周囲を取り囲むように設けられてもよい。さらに、図５に示す例のように、制御領域１４には、必要に応じて複数の半導体素子２０が設けられてもよい。
【００３９】
１．２．半導体素子
半導体素子２０は、例えば、表示領域１２の画素等を駆動・制御するための集積回路を含むチップである。半導体素子２０は、いわゆる駆動用ＩＣ（ドライバーＩＣ）であることができる。半導体素子２０の主成分としては、シリコン単結晶、砒化ガリウム等の化合物半導体の結晶などを挙げることができる。半導体素子２０には、トランジスタ、ＦＥＴなどの能動素子や、キャパシタなどの受動素子を自由に形成することができる。また、半導体素子２０の表面には、基板１０に機械的に固定する、または電気的な接続を行うための電極やパッドが形成されることができる。
【００４０】
半導体素子２０は、平面視において、基板１０の制御領域１４内に固定される。
【００４１】
半導体素子２０は、いわゆるベアチップの状態で基板１０に固定されることができる。例えば、半導体素子２０は、フェイスダウンあるいはフリップチップ実装により固定される。より具体的には、半導体素子２０は、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）工法、ＮＣＦ工法（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）工法、などの方法により基板１０に実装されることができる。また、半導体素子２０は、必要に応じて、アンダーフィル材が施されて実装されることができる。図２および図３の例では、半導体素子２０は、基板１０に対して、ＡＣＦ工法により実装されている。この例では、半導体素子２０は、金バンプ３２および異方性導電性樹脂３０によって、電気的および機械的に基板１０に接続、固定されている。
【００４２】
半導体素子２０の形状は、特に限定されず、例えば、平面視において、長方形、角が切り欠かれた長方形、多角形、円形等を挙げることができ、さらに、輪郭が複数の直線によって構成される形状や、輪郭が直線および曲線によって構成される形状であってもよい。
【００４３】
また、半導体素子２０は、平面視において、長辺２２および短辺２４を有する長方形の形状を有することができる。ここで「長方形」とは、長方形におよそ内接する形状を含んだ形状のことを指し、例えば、長方形の角の少なくとも１つが切り欠かれた形状なども含む。この場合の半導体素子２０の平面視における長辺２２の長さは、例えば、１０ｍｍ以上５０ｍｍ以下とすることができる。該長辺２２の長さは、短いほど、半導体素子２０の長手方向の破損（長辺２２を切断する態様の破壊）が生じにくくなるが、表示領域１２の駆動に必要な端子数が不足したり、制御領域１４の面積を小さくするための妨げになったりすることがある。したがって、半導体素子２０の長辺２２の長さは、機能、占有面積および強度の少なくとも一種を考慮して適宜設計されることができる。
【００４４】
さらに、半導体素子２０が、平面視において、長辺２２および短辺２４を有する長方形の形状を有する場合、半導体素子２０の短辺２４の長さは、長辺２２よりも短い範囲内で、例えば、０．５ｍｍ以上５ｍｍ以下とすることができる。平面視における半導体素子２０の短辺２４は、短すぎると、例えば表示領域１２の駆動に必要な端子の配置が困難となる場合があり、また、半導体素子２０の長手方向の破損（長辺２２を切断する態様の破壊）が生じやすくなる場合がある。また、半導体素子２０の短辺２４が長すぎると、制御領域１４の面積が大きくなって表示装置用パネル１００の小型化を阻害してしまう場合がある。
【００４５】
さらに、半導体素子２０が、平面視において、長辺２２および短辺２４を有する長方形の形状を有する場合、平面視における半導体素子２０の長辺２２の長さは、短辺２４の長さの５倍以上３０倍以下が好ましい。半導体素子２０の長辺２２および短辺２４の長さが、この範囲にあると、半導体素子２０の破損の抑制と、表示装置用パネル１００の小型化の両立を図りやすくなる。またこれに伴って、例えば、より少ない個数の半導体素子２０によって、表示領域１２の画素等の駆動を行うことができる。
【００４６】
図１および図４の例では、半導体素子２０の長辺２２は、表示領域１２の１つの辺に対して平行に配置されている。また、図５の例のように、複数の半導体素子２０が制御領域１４に固定される場合には、表示領域１２の１つの辺に対して複数の半導体素子２０が、各半導体素子２０の長辺２２が平行となるように配置されてもよく、さらに、複数の半導体素子２０が、それぞれ、表示領域１２の異なる一辺に対して、各半導体素子２０の長辺２２が平行となるように配置されてもよい。
【００４７】
なお、本明細書において、「平行」とは、製造上の誤差等に起因してわずかに平行からずれる場合でも、同じ作用効果を得ることができるときには、そのような若干の誤差を有した平行も含む意味で用いている。
【００４８】
半導体素子２０は、基板１０の厚みよりも小さい厚みを有する。半導体素子２０は、基板１０の厚みよりも小さい範囲内で、例えば、５０μｍ以上２００μｍ以下の厚みを有することができる。半導体素子２０の厚みが、基板１０の厚みよりも小さいことにより、基板１０が撓んだ際に、これに追従して半導体素子２０が撓むことができる。
【００４９】
また、半導体素子２０は、基板１０よりも薄いことにより、破壊するときの歪み量が、基板１０よりも大きくなる。したがって、半導体素子２０が、基板１０と同じ量の歪みを受けた場合には、基板１０よりも半導体素子２０のほうがより破壊しにくくなっている。そのため、表示装置用パネル１００に衝撃等が加わることにより、歪み等が生じたときに、基板１０に比較して半導体素子２０のほうが破損しにくくなっている。
【００５０】
半導体素子２０の表面の少なくとも一部は、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する。ここで、算術平均高さおよび輪郭曲線は、例えば、日本工業規格（ＪＩＳ）の「ＪＩＳ Ｂ ０６０１：２００１」に定義されるものであり、その測定は、例えば「ＪＩＳ Ｂ ０６３３」、「ＪＩＳ Ｂ ０６５１」等に従って行うことができる。また、ＡＦＭ（原子間力顕微鏡）、ＳＴＭ（走査型トンネル顕微鏡）等の表面形状を測定できる装置によって、表面の輪郭曲線を求め、当該輪郭曲線から、算術平均高さ（Ｒａ）を求めることもできる。
【００５１】
本実施形態の表示装置用パネル１００では、半導体素子２０の基板１０の表面の少なくとも一部が、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する。そのため、半導体素子２０が撓み等の歪みを受けたときに、クラック（亀裂）等を生じにくい。すなわち、半導体素子２０表面において、亀裂の開始点となる切り欠きや欠陥等が軽減されるため、半導体素子２０に歪みが生じたときに、より破損しにくくなっている。
【００５２】
また、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する表面は、半導体素子２０の表面のうち、半導体素子２０の厚み方向に直交する表面に形成されることがより好ましい。このようにすれば、平滑な表面の面積を大きくすることができ、より効率よく欠陥等の集中する部位を減少させることができる。
【００５３】
半導体素子２０の算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する表面は、例えば、研磨により形成される。
【００５４】
図６および図７は、単結晶シリコン基板を研磨した際の表面付近の性状を模式的に示す図である。単結晶シリコン基板の表面を研磨すると、当該表面付近の構造は、図６および図７に示すようなものとなると言われている。図６は、粗い研磨粉を用いて研磨された際に形成される表面付近の構造を示している。図７は、細かい研磨粉を用いて研磨された際に形成される表面付近の構造を示している。
【００５５】
一般に粗い研磨粉（２０００番手以下の番手（砥粒の平均粒子径がおよそ５μｍ以上））によって研磨すると、図６に符号ａで示すように、表面付近に、非晶質層、多結晶質層、モザイク層、クラック層などと称される結晶欠陥を含む層が形成され、その下に符号ｂで示すような歪みを有する層（歪み層）が形成される。そして、歪み層の下に、歪み等を有さない単結晶シリコンの結晶が存在すると言われている。また、一般に、細かい研磨粉（２０００番手を超える番手（砥粒の平均粒子径がおよそ５μｍ未満））によって研磨すると、図７に符号ａで示すように、表面付近の結晶欠陥を含む層の厚みが、より薄くなるとともに、その下に符号ｂで示すような歪み層の厚み、歪みの程度、および歪みの量などが小さくなる。そのため、細かい研磨粉で研磨した場合、表面が平坦化されるとともに、歪み層が除去されて歪み層の厚みや結晶の歪みが減少し、少なくとも単結晶シリコン基板の機械的強度が高くなると考えられる。
【００５６】
本実施形態の半導体素子２０は、表面が算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有している。このような範囲の輪郭曲線となる表面は、例えば、８０００番手以上（およそ２μｍ以下の平均粒子径の研磨粉）によって研磨することによって形成されることができる。また、このような範囲の輪郭曲線となる表面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｏｌ Ｐｏｌｉｓｈｉｎｇ）やドライポリッシング等によっても得ることができる。さらにこのような研磨では、研磨速度を小さくすることによって、より欠陥や歪み層の少ない表面を形成することができる。
【００５７】
半導体素子２０の表面が上記の研磨方法によって研磨されて平坦化されると、該表面付近の歪み層や歪みが減少していると考えられる。これにより、半導体素子２０が破壊するときの歪み量がさらに大きくなっている。したがって、本実施形態の半導体素子２０は、厚みが小さいこと、および欠陥等が少ないことによって、歪みを受けたときにより破損しにくくなっている。
【００５８】
また、半導体素子２０の算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する表面は、例えば、ダイシング時のダイシングブレードの番手数を大きくすることによっても形成されることができる。具体的には、ウエハーに複数の半導体素子２０が配列している状態から、各半導体素子２０を個片化して切り出す際に、２０００番手を超える番手（砥粒の平均粒子径がおよそ５μｍ未満）の砥粒を有するダイシングブレードによってダイシングを行うと、ダイシングによって現れる半導体素子２０の表面は、表面付近の結晶欠陥を含む層の厚みが、より薄くなるとともに、歪み層の厚み、歪みの程度、および歪みの量などの小さい表面となる。このような表面が現れる理由は、上述の研磨によって平坦化される場合と同様であり容易に理解されよう。
【００５９】
これにより、半導体素子２０が破壊するときの歪み量がさらに大きくなるとともに、欠陥等が少ないことによって、歪みを受けたときに、より破損しにくくなることができる。
【００６０】
１．３．作用効果
以上のように、本実施形態の表示装置用パネル１００は、半導体素子２０の厚みが小さいことにより、半導体素子２０に撓みやすくなっているとともに、半導体素子２０の表面の少なくとも一部が平滑であることにより、亀裂の発生が抑制されている。すなわち、本実施形態の表示装置用パネル１００は、半導体素子２０の厚みを小さくしているだけでなく、半導体素子２０の表面の少なくとも一部を平滑にしている（欠陥や歪みの少ない表面を形成している）。これにより、表示装置用パネル１００に衝撃等のストレスが与えられた際に、半導体素子２０（駆動素子：ドライバーＩＣ、等）が、基板１０の歪みに追従できるとともに、破壊に至るまでの歪み量が高くなって、半導体素子２０の破壊が生じにくくなっている。
【００６１】
１．４．半導体素子の変形等
上記実施形態では、半導体素子２０が直方体の形状である場合を例示した。半導体素子は、少なくとも一辺が面取りされている直方体の形状であってもよい。
【００６２】
図８は、変形例の半導体素子４０を模式的に示す斜視図である。半導体素子４０は、平面視において長辺４２と短辺４４を有する長方形の形状を有する。そして、当該長辺４２に平行する直方体の辺（図示の例では４つの平行な辺）において、面取りが施されている。なお、半導体素子４０の直方体形状の他の辺が面取りされていてもよい。また、半導体素子の直方体に面取りが施される場合は、長辺４２に平行する直方体の辺のいずれかが面取りされると、半導体素子が長手方向（長辺４２を切断する方向）に分離する様式の破壊がより生じにくくなる。
【００６３】
半導体素子が直方体である場合は、直方体の各辺付近には、欠陥が集中する場合がある。このような欠陥は、例えば、半導体素子を個片化するダイシング工程においてチッピングが起きることにより生じることがある。そして、半導体素子にこのような欠陥が存在すると、クラックの開始点となる切り欠きを有することになり、半導体素子の破壊を生じる歪み量が低下する場合がある。
【００６４】
上記のような面取りを施した半導体素子４０は、欠陥が生じている可能性のある部位が除去されている、あるいは、ダイシングのときにチッピングを生じにくいダイシング方法によって個片化される。そのため、半導体素子４０は、破壊を生じるに要する歪み量がより大きくなっている。これにより半導体素子４０を有する表示装置用パネルは、衝撃等のストレスが与えられた際に、さらに半導体素子の破壊が生じにくくなる。
【００６５】
なお、少なくとも一辺が面取りされている直方体の形状の半導体素子は、例えば、断面がＶ字型の溝を形成しうるダイシングブレードと、それよりも薄いダイシングブレードを組み合わせて用いるダイシング方法によって形成することができる。具体的には、ウエハーに複数の半導体素子が配列している状態から、各半導体素子を個片化して切り出す際に、該ウエハーの一方の表面側から、断面がＶ字型の溝を形成しうるダイシングブレードにより、ウエハーの厚みの途中までダイシングし、その後、他方の表面側から、形成されたＶ字型の溝の幅よりも薄いダイシングブレードによって切断することによって形成することができる。また、同様のウエハーの両面側にあらかじめ断面がＶ字型の溝を形成した後に、形成されたＶ字型の溝の幅よりも薄いダイシングブレードによって切断することによって形成することもできる。このようにすれば、少なくとも２辺が面取りされている直方体の形状の半導体素子を得ることができる。
【００６６】
本実施形態の半導体素子は、シリコン単結晶を含むことができる。そして、半導体素子の長辺に垂直な表面には、シリコン単結晶の（１００）面に等価な面が露出するようにすることができる。
【００６７】
本明細書で、例えば、「（１００）面と等価な面が露出する」との記載は、シリコン単結晶の（１００）、（−１００）、（０１０）、（０−１０）、（００１）、（００−１）の少なくとも１つの面が露出することを指す。
【００６８】
ここで、一般的に、シリコン単結晶は、劈開が容易な面（容易劈開面）として、（１１０）面と等価な面、および（１１１）面と等価な面を有する。容易劈開面は、他の面と比較して、結晶の凝集力の弱い面であり、シリコン単結晶が破断する際に現れやすい面である。
【００６９】
ある表面に（１００）面と等価な面が露出させると、当該表面は容易劈開面と特定の角度を有している。そのため、（１００）面と等価な面が露出した表面と平行な面での半導体素子の破壊が生じにくくなる。
【００７０】
したがって、半導体素子の長辺に垂直な表面にシリコン単結晶の（１００）面と等価な面が露出するようにすれば、半導体素子の長手方向における破断（長辺に垂直な面での破断）が生じにくくなる。これにより、このような半導体素子を有する表示装置用パネルは、例えば落下等の衝撃が加えられた際に、より半導体素子の破損が生じにくい。
【００７１】
なお、半導体素子の長辺に垂直な表面に、シリコン単結晶の（１００）面に等価な面を露出させる方法としては、例えば、ウエハーに複数の半導体素子を配列させたときの、ウエハーの結晶方位や、各半導体素子を個片化する際のダイシングラインの方向を選択することによって行うことが挙げられる。
【００７２】
２．参考例
以下に参考例を示し、本発明をより具体的に説明する。本発明は、以下の参考例によって何ら限定されるものではない。
【００７３】
２．１．参考例１
試料として、平面的に見て長辺が２３．５ｍｍ、短辺が２．４４ｍｍであって、厚みの異なる半導体素子をそれぞれ準備し、各々の半導体素子の三点曲げ試験を行った。半導体素子の厚みの水準としては、１８０μｍ、２００μｍ、２２５μｍ、２５０μｍ、および３００μｍとした。また、三点曲げ試験のジオメトリーとしては、試料を２つの支点に渡し架け、支点間の距離を１０ｍｍとし、中央部に１ｍｍ／ｍｉｎの速度で荷重を印加するものとした。この三点曲げ試験の荷重は、半導体素子を厚み方向に曲げる方向から印加した。そして、印加される荷重、および歪みを測定し、半導体素子が破壊した時点の応力および歪みを測定した。なお、厚みが１８０μｍ、２００μｍ、２２５μｍ、および２５０μｍの試料については、Ｎ数を２０、厚みが３００μｍの試料については、Ｎ数を３０とし、試料が破壊した時点の応力および歪みの平均値をそれぞれ求めた。
【００７４】
図９は、半導体素子の厚みに対して、三点曲げ破断したときの応力をプロットしたグラフである。図９をみると、半導体素子の厚みが大きくなるにつれて、破断点における歪みが小さくなることが分かる。同時に、半導体素子の厚みが大きくなっても、破断点における応力の変化が小さいことが分かる。すなわち、図９は、厚みの異なる半導体素子が、同じ応力を受けた場合に、厚みが小さいものほど、破壊に至る歪みが大きいことを示している。したがって、半導体素子の厚みが小さくなることで、半導体素子がより撓みやすく、破壊しにくくなることが分かる。
【００７５】
２．２．参考例２
試料として、表面の平滑さの異なる半導体素子を準備した。半導体素子の長辺および短辺の長さは、参考例１と同様にした。参考例２で用いた半導体素子は、厚み方向に垂直な表面（表裏面とも）をドライポリッシングで仕上げたものであり、２０００番手の研磨の後、ドライポリッシングの時間を、０秒、２６秒、５６秒、８６秒、１２６秒、および１８６秒としたものである。
【００７６】
本参考例の半導体素子の厚みは、ドライポリッシングを行う前（２０００番手の研磨粉による研磨の時点）において、２５０μｍであり、ドライポリッシングの時間が１２６秒の試料において、結果的に２４５μｍであった。そして、参考例１と同様にして、破断点の応力を求め、ドライポリッシングの時間に対してこれをプロットした結果を、図１０に示す。
【００７７】
図１０を見ると、ドライポリッシングの時間が長くなるにつれて、破断点の応力が大きくなっていることが分かる。参考例１の結果を考慮すると、図１０に見られる破断点の応力の増加は、ポリッシングにより半導体素子が薄くなったことによる結果ではなく、ポリッシングによって半導体素子の表面が平坦化した結果によるものと考えられる。また、ドライポリッシングは、既に述べたように、半導体素子の表面付近の欠陥や歪みを減少させる効果があると考えられ、図１０に見られる破断点の応力の増加は、ドライポリッシングによって当該効果が現れたものであると考えられる。
【００７８】
図１１には、ドライポリッシングを行う前（２０００番手の研磨粉による研磨の時点）の半導体素子（図中（Ａ））、および、ドライポリッシングを１２６秒行った後の半導体素子（図中（Ｂ））をＡＦＭ測定した結果を示す。そして、同図には、各測定で得られた結果から求めた輪郭曲線の算術平均高さ（Ｒａ）を併記した。
【００７９】
図１１を見ると、ドライポリッシングの前後で、半導体素子の表面の平坦度が異なることが分かる。また、定量的にも、輪郭曲線の算術平均高さ（Ｒａ）が、ドライポリッシングを行う前に、１４．３２ｎｍであったものが、ドライポリッシングを１２６秒行った後では、０．９０ｎｍとなっていた。このことは、半導体素子の表面が平坦化されたことを示しており、また、よりマイルドな条件で研磨されていることから、半導体素子の表面付近の欠陥等が除去されていることを表していると考えられる。
【００８０】
したがって、半導体素子の表面の平坦度が高いほど（ドライポリッシングの時間が長いほど）、表面の欠陥等が減少して、亀裂の起点が減少することによって、破断点応力が高まっているものと考えられる。
【００８１】
２．３．参考例３
厚み２５０μｍの半導体素子（２２．１４ｍｍ×９．６ｍｍ）、および厚み１８０μｍの半導体素子（２２．１４ｍｍ×９．６ｍｍ）を、厚み２００μｍのガラス基板（３３．２８ｍｍ×４５．９４ｍｍ）にＡＣＦ工法により実装したパネルを準備した。試料として、厚み２５０μｍの半導体素子を実装したもの、および厚み１８０μｍの半導体素子を実装したものにつき、それぞれ１０個ずつ用意した。
【００８２】
全ての試料について、４点曲げ試験を実施した。４点曲げ試験のジオメトリーとしては、図１２に示すように、支点間の距離を２０ｍｍとし、ガラス基板の半導体素子が実装された面と反対側の面から、幅１０ｍｍの支点に平行な治具を用いて荷重を印加するものとした。このとき、荷重の印加される方向は、半導体素子の長手方向を切る方向とした。
【００８３】
そして、全てのパネルの４点曲げ試験を行い、破壊されたパネルを観察した。
【００８４】
厚み１８０μｍの半導体素子を実装した１０個のパネルのうち、半導体素子のみが破壊されたものは無く、半導体素子およびガラス基板が破壊されたものが５個、ガラス基板のみが破壊されたものが５個であった。
【００８５】
一方、厚み２５０μｍの半導体素子を実装した１０個のパネルのうち、半導体素子のみが破壊されたものは４個、半導体素子およびガラス基板が破壊されたものが６個、ガラス基板のみが破壊されたものは無かった。
【００８６】
これらの結果から、半導体素子の厚みが、ガラス基板の厚みよりも小さい場合には、半導体素子のみが破壊される態様でのパネルの破壊が生じないことが判明した。
【００８７】
以上、上述した実施形態および各種の変形は、それぞれ一例であって、本発明は、これらに限定されるわけではない。例えば実施形態および各変形は、複数を適宜組み合わせることが可能である。
【００８８】
本発明は、上述した実施形態に限定されるものではなく、さらに種々の変形が可能である。例えば、本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００８９】
１０…基板、１２…表示領域、１４…制御領域、２０，４０…半導体素子、２２，４２…長辺、２４，４４…短辺、３０…異方性導電性樹脂、３２…金バンプ、１００…表示装置用パネル
【技術分野】
【０００１】
本発明は、表示装置用パネルおよびこれを用いた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置、有機ＥＬ表示装置などの表示装置は、文字や画像を表示する各種のモニターに用いられている。このような表示装置は、画像を表示するための表示領域を有しており、この表示領域に文字や画像を表示させるための駆動素子（いわゆるドライバーＩＣ）を備えている。このような駆動素子は、表示領域にある画素に信号を与える機能を有しているため、表示領域の近傍に配置されることが多い。
【０００３】
一般に表示装置は、複数枚のパネルが積層された構造を有している。そのため、駆動素子は、この複数枚のパネルのうちの一枚に対して実装されることが多い。なお、このようなパネルとしては、ガラス基板が一般的であり、ガラス基板上に駆動素子がＣＯＧ実装されたパネルが使用されることが多い。そして、このような駆動素子は、占有する空間をできるだけ小さくするために、モールドやパッケージを行うことなくＣＯＧ（チップオングラス）などの態様でガラス基板に実装されることが多い。
【０００４】
例えば、特許文献１には、液晶表示領域に隣接して、ガラス基板に半導体チップがＣＯＧ実装された表示装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２４８６３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
通常、表示装置には小型化、高精細化などの性能が要求されるが、近年では、携帯電話等の人が持ち運ぶような機器に使用されることから、耐衝撃性などの機械的な耐久性能が強く求められるようになってきている。すなわち、携帯電話等は、人が落下させることを有る程度想定した上で販売されるため、搭載される表示装置においても、固定機器に用いられる表示装置以上の機械的な耐久性が必要となっている。
【０００７】
発明者らの検討によると、表示装置に衝撃を加える試験を行うと、破壊する態様は様々であるものの、表示領域の基板の破損が生じる他に、駆動用の半導体チップの破損も生じていることが分かってきた。すなわち、表示装置の耐久性を向上させるためには、駆動用の半導体チップの破損を抑えることも重要であることが分かってきた。
【０００８】
本発明のいくつかの態様にかかる目的の１つは、駆動素子の破損が生じにくい表示装置用パネル、およびこれを用いた表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は上述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することができる。
【００１０】
［適用例１］
本発明にかかる表示装置用パネルの一態様は、
平面視において、表示領域と、該表示領域の外側に並設された制御領域とを有する基板と、
平面視において、前記基板の前記制御領域内に固定された半導体素子と、
を含み、
前記基板の厚みは、前記半導体素子の厚み以上であり、
前記半導体素子の表面の少なくとも一部は、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する。
【００１１】
本適用例の表示装置用パネルは、基板よりも薄い半導体素子が、基板に固定されている。そのため、半導体素子が基板よりも撓みやすく、半導体素子に高い応力が生じにくい。これにより、本適用例の表示装置用パネルは、例えば落下等の衝撃が加えられた際に、半導体素子の破損が基板の破損よりも生じにくくなっている。さらに、本適用例の表示装置用パネルは、搭載されている半導体素子の表面の少なくとも一部が平滑であり、半導体素子の当該表面付近に欠陥や歪み等が少ない。そのため、半導体素子が撓みやすくなっていることにともなって、生じる歪みが大きくなっていても、当該表面付近の欠陥を起点とするクラックなどが生じにくく、より半導体素子が破損しにくくなっている。
【００１２】
［適用例２］
適用例１において、
前記半導体素子は、厚み方向に直交する表面の少なくとも一方が、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する、表示装置用パネル。
【００１３】
本適用例の表示装置用パネルは、搭載されている半導体素子の表面のうち、厚み方向に直交する表面の少なくとも一方が平滑となっている。これにより、半導体素子の欠陥や亀裂が集中しやすい部位が減少し、半導体素子の破損がさらに抑制される。
【００１４】
［適用例３］
適用例１または適用例２において、
前記半導体素子は、少なくとも一辺が面取りされている直方体の形状を有する、表示装置用パネル。
【００１５】
本適用例の表示装置用パネルは、搭載されている半導体素子が、少なくとも一辺が面取りされた直方体の形状を有し、当該一辺を形成する２つの表面を接続する他の表面が形成されている。これにより、半導体素子の欠陥や亀裂が集中しやすい部位が減少し、半導体素子の破損がさらに抑制される。また、本適用例の表示装置用パネルは、搭載される半導体素子がダイシング等により製造される際に、チッピングを生じにくい。そのため、より欠陥の少ない半導体素子となっており、表示装置用パネルは、例えば落下等の衝撃が加えられた際に、半導体素子の破損が生じにくくなっている。
【００１６】
［適用例４］
適用例１ないし適用例３のいずれか一例において、
前記半導体素子は、シリコン単結晶を含み、
前記半導体素子は、平面視において、長辺と短辺とを有する長方形の形状を有し、
前記長辺に垂直な前記半導体素子の表面には、前記シリコン単結晶の（１００）面と等価な面が露出している、表示装置用パネル。
【００１７】
本適用例の表示装置用パネルは、半導体素子の長辺に垂直な表面に、シリコン単結晶の劈開面、すなわち（１１０）面と等価な面、または（１１１）面と等価な面が現れていない。そのため、当該半導体素子は、半導体素子の長辺に垂直な面での破断等が生じにくくなっている。これにより、本適用例の表示装置用パネルは、例えば落下等の衝撃が加えられた際に、より半導体素子の破損が生じにくくなっている。
【００１８】
［適用例５］
適用例４において、
前記半導体素子の前記長辺の長さは、前記短辺の長さの５倍以上３０倍以下である、表示装置用パネル。
【００１９】
本適用例の表示装置用パネルは、例えば、より少ない個数の半導体素子によって、表示領域の画素等の駆動を行うことができる。また、本適用例の表示装置用パネルは、半導体素子の平面的な形状が上記範囲であることにより、高い耐久性と、パネル全体の面積の小型化を両立することができる。
【００２０】
［適用例６］
適用例１ないし適用例５のいずれか一例において、
前記半導体素子の厚みは、５０μｍ以上２００μｍ以下である、表示装置用パネル。
【００２１】
本適用例の表示装置用パネルは、半導体素子の厚みが十分に薄く、半導体素子の破損がさらに生じにくくなっている。
【００２２】
［適用例７］
適用例１ないし適用例６のいずれか一例において、
前記基板の厚みは、１００μｍ以上３００μｍ以下である、表示装置用パネル。
【００２３】
本適用例の表示装置用パネルは、基板の厚みが十分に薄く、より薄い表示装置を構成することができるとともに、基板の破損しにくさと、半導体素子の破損しにくさが両立している。また、本適用例の表示装置用パネルは、基板の取り扱いが容易であり、製造プロセスを簡略化することができる。
【００２４】
［適用例８］
本発明にかかる表示装置の一態様は、
上記適用例１ないし適用例７のいずれか一例に記載の表示装置用パネルを含む。
【００２５】
本適用例の表示装置は、半導体素子の破壊を生じにくい表示装置用パネルを含んでいる。そのため、表示素子に、例えば、落下等の衝撃が印加された際に、半導体素子の破損が生じにくい。
【図面の簡単な説明】
【００２６】
【図１】実施形態の表示装置用パネル１００を模式的に示す平面図。
【図２】実施形態の表示装置用パネル１００の要部の断面の模式図。
【図３】実施形態の表示装置用パネル１００の断面の模式図。
【図４】実施形態の表示装置用パネル１００の変形例を模式的に示す平面図。
【図５】実施形態の表示装置用パネル１００の変形例を模式的に示す平面図。
【図６】シリコン単結晶の研磨面付近の構造の模式図。
【図７】シリコン単結晶の研磨面付近の構造の模式図。
【図８】変形例の半導体素子４０の一例を模式的に示す斜視図。
【図９】半導体素子の厚みと破壊時の応力の関係を示すグラフ。
【図１０】半導体素子の表面のドライポリッシング時間と破壊時の応力の関係を示すグラフ。
【図１１】半導体素子の表面形状をＡＦＭ測定した結果を示す図。
【図１２】表示装置用パネルの４点曲げ試験の態様を示す模式図。
【発明を実施するための形態】
【００２７】
以下に本発明の好適な実施形態について、図面を参照しながら説明する。なお以下の実施形態は、本発明の一例を説明するものである。また、本発明は、下記の実施形態に限定されるものではなく、要旨を変更しない範囲において実施される各種の変形例も含む。
【００２８】
１．表示装置用パネル
図１は、本実施形態の表示装置用パネル１００を模式的に示す平面図である。図２は、本実施形態の表示装置用パネル１００の要部の断面の模式図である。図３は、本実施形態の表示装置用パネル１００の断面の模式図である。図２および図３は、それぞれ、図１のＡ−Ａ線、およびＢ−Ｂ線の断面に相当する。図４および図５は、それぞれ本実施形態の表示装置用パネル１００の変形例を模式的に示す平面図である。
【００２９】
本実施形態の表示装置用パネル１００は、基板１０と、半導体素子２０とを含む。
【００３０】
１．１．基板
基板１０は、表示装置用パネル１００の基材となる部材である。基板１０は、平板状の形状を有する。基板１０の平面的な形状としては、長方形、角が切り欠かれた長方形、多角形、円形等を挙げることができ、さらに、輪郭が複数の直線によって構成される形状や、輪郭が直線および曲線によって構成される形状であってもよい。図１の例では、基板１０の平面的な形状は長方形となっている。また、図４および図５の例では、基板１０の平面的な形状は、角が切り欠かれた長方形あるいは輪郭が複数の直線によって構成される形状となっている。
【００３１】
基板１０の厚みは、後述する半導体素子２０の厚み以上の厚みであれば、特に限定されないが、例えば、５０μｍ以上５００μｍ以下、好ましくは、１００μｍ以上３００μｍ以下とすることができる。また、基板１０は、全体が均一な厚みである必要はなく、基板１０において上記の範囲で厚みの分布を有していてもよい。なお、基板１０に厚みの分布がある場合には、基板１０の最大厚みと、後述する半導体素子２０の厚みとを比較して、前者が後者以上の厚みであれば、本実施形態の効果を奏することができる。基板１０の厚みが、１００μｍ以上３００μｍ以下であると、基板１０の強度および厚みのバランスが良好となり、より薄い表示装置を構成することができ、かつ、表示装置の機械的強度を高く保つことができる。また、基板１０の厚みが、１００μｍ以上３００μｍ以下であると、基板１０の取り扱いをより容易に行うことができる。
【００３２】
基板１０は、可視光等の光に対して透明であってもよいし、これらの光に対して不透明であってもよい。基板１０が透明である場合の例としては、ガラス基板、石英基板などの無機基板や、ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリカーボネイト（ＰＣ）、ポリエーテルスルホン（ＰＥＳ）、芳香族ポリエステル（液晶ポリマー）等で構成されるプラスチックなどを用いた透明な有機材料のシート、フィルム、樹脂基板等を挙げることができる。また、基板１０が透明でない場合の例としては、シリコン基板、ガリウム砒素基板、ポリイミドやガラスエポキシ等で構成された配線基板、不透明な有機材料の基板などを挙げることができる。
【００３３】
基板１０が透明である場合には、基板１０を光が透過する態様の表示装置、例えば、液晶表示装置などのバックライト型の表示装置において、バックライトを透過する位置に配置されるパネルとして使用することができる。また、基板１０が透明でない場合には、基板１０を光が透過しない態様の表示装置、例えば有機ＥＬ表示装置、プラズマディスプレイなどの自発光型の表示装置や、反射型液晶表示装置、電気泳動表示装置等の反射型の表示装置において、表示面から見て奥側に配置されるパネルとして使用することができる。
【００３４】
基板１０には、必要に応じて配線やＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の素子が形成されていてもよい。基板１０が透明である必要がある場合には、該配線等は、導電性を有する透明な材料で形成されることができる。このような導電性を有する透明な材料としては、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化スズ、酸化亜鉛などを例示することができる。また、基板１０は着色されていてもよい。さらに、基板１０は、例えば、光の着色、反射、吸収などの機能を有する層を含んでいてもよい。
【００３５】
基板１０は、平面視において、表示領域１２と、制御領域１４とを有する。
【００３６】
本実施形態の表示装置用パネル１００の基板１０における表示領域１２の平面的な形状は、特に限定されない。図１に示す例では、表示領域１２の平面的な形状は、長方形である。表示領域１２は、表示装置用パネル１００が、表示装置を構成する際の表示部となることができる。したがって表示領域１２には、表示装置の複数の画素が形成されてもよい。表示装置用パネル１００が、液晶表示装置の一部を構成する場合には、表示領域１２は、例えば、液晶物質を封止し、画像等の表示を行う領域とすることができる。表示領域１２の大きさは、基板１０に制御領域１４を形成できる限り、特に限定されない。例えば、表示領域１２は、図１に示すように、基板１０の端部を避けて設定されてもよいし、図示しないが、基板１０の端まで設定されてもよい。
【００３７】
制御領域１４は、平面視において、表示領域１２の外側に並設されている。制御領域１４は、図１に示すように、表示領域１２に接していてもよい。また、制御領域１４は、表示領域１２と間隔を有して並設されてもよい。制御領域１４が表示領域１２と間隔を隔てて並設される場合には、両領域の間には、配線領域等の他の機能を有する領域が設けられてもよい。制御領域１４の平面的な大きさおよび形状は、平面的に見て制御領域１４内に半導体素子２０が固定できる限り特に限定されない。平面的に見て、制御領域１４内には、半導体素子２０が固定される。制御領域１４には、表示領域１２に形成された配線等と、電気的に接続する配線が設けられてもよい。また、制御領域１４には、半導体素子２０を実装するための、電極やパッドが形成されてもよい。
【００３８】
制御領域１４は、１つの表示領域１２に対して、複数設けられてもよい。また、制御領域１４は、１つの表示領域１２の周囲を取り囲むように設けられてもよい。さらに、図５に示す例のように、制御領域１４には、必要に応じて複数の半導体素子２０が設けられてもよい。
【００３９】
１．２．半導体素子
半導体素子２０は、例えば、表示領域１２の画素等を駆動・制御するための集積回路を含むチップである。半導体素子２０は、いわゆる駆動用ＩＣ（ドライバーＩＣ）であることができる。半導体素子２０の主成分としては、シリコン単結晶、砒化ガリウム等の化合物半導体の結晶などを挙げることができる。半導体素子２０には、トランジスタ、ＦＥＴなどの能動素子や、キャパシタなどの受動素子を自由に形成することができる。また、半導体素子２０の表面には、基板１０に機械的に固定する、または電気的な接続を行うための電極やパッドが形成されることができる。
【００４０】
半導体素子２０は、平面視において、基板１０の制御領域１４内に固定される。
【００４１】
半導体素子２０は、いわゆるベアチップの状態で基板１０に固定されることができる。例えば、半導体素子２０は、フェイスダウンあるいはフリップチップ実装により固定される。より具体的には、半導体素子２０は、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）工法、ＮＣＦ工法（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）工法、などの方法により基板１０に実装されることができる。また、半導体素子２０は、必要に応じて、アンダーフィル材が施されて実装されることができる。図２および図３の例では、半導体素子２０は、基板１０に対して、ＡＣＦ工法により実装されている。この例では、半導体素子２０は、金バンプ３２および異方性導電性樹脂３０によって、電気的および機械的に基板１０に接続、固定されている。
【００４２】
半導体素子２０の形状は、特に限定されず、例えば、平面視において、長方形、角が切り欠かれた長方形、多角形、円形等を挙げることができ、さらに、輪郭が複数の直線によって構成される形状や、輪郭が直線および曲線によって構成される形状であってもよい。
【００４３】
また、半導体素子２０は、平面視において、長辺２２および短辺２４を有する長方形の形状を有することができる。ここで「長方形」とは、長方形におよそ内接する形状を含んだ形状のことを指し、例えば、長方形の角の少なくとも１つが切り欠かれた形状なども含む。この場合の半導体素子２０の平面視における長辺２２の長さは、例えば、１０ｍｍ以上５０ｍｍ以下とすることができる。該長辺２２の長さは、短いほど、半導体素子２０の長手方向の破損（長辺２２を切断する態様の破壊）が生じにくくなるが、表示領域１２の駆動に必要な端子数が不足したり、制御領域１４の面積を小さくするための妨げになったりすることがある。したがって、半導体素子２０の長辺２２の長さは、機能、占有面積および強度の少なくとも一種を考慮して適宜設計されることができる。
【００４４】
さらに、半導体素子２０が、平面視において、長辺２２および短辺２４を有する長方形の形状を有する場合、半導体素子２０の短辺２４の長さは、長辺２２よりも短い範囲内で、例えば、０．５ｍｍ以上５ｍｍ以下とすることができる。平面視における半導体素子２０の短辺２４は、短すぎると、例えば表示領域１２の駆動に必要な端子の配置が困難となる場合があり、また、半導体素子２０の長手方向の破損（長辺２２を切断する態様の破壊）が生じやすくなる場合がある。また、半導体素子２０の短辺２４が長すぎると、制御領域１４の面積が大きくなって表示装置用パネル１００の小型化を阻害してしまう場合がある。
【００４５】
さらに、半導体素子２０が、平面視において、長辺２２および短辺２４を有する長方形の形状を有する場合、平面視における半導体素子２０の長辺２２の長さは、短辺２４の長さの５倍以上３０倍以下が好ましい。半導体素子２０の長辺２２および短辺２４の長さが、この範囲にあると、半導体素子２０の破損の抑制と、表示装置用パネル１００の小型化の両立を図りやすくなる。またこれに伴って、例えば、より少ない個数の半導体素子２０によって、表示領域１２の画素等の駆動を行うことができる。
【００４６】
図１および図４の例では、半導体素子２０の長辺２２は、表示領域１２の１つの辺に対して平行に配置されている。また、図５の例のように、複数の半導体素子２０が制御領域１４に固定される場合には、表示領域１２の１つの辺に対して複数の半導体素子２０が、各半導体素子２０の長辺２２が平行となるように配置されてもよく、さらに、複数の半導体素子２０が、それぞれ、表示領域１２の異なる一辺に対して、各半導体素子２０の長辺２２が平行となるように配置されてもよい。
【００４７】
なお、本明細書において、「平行」とは、製造上の誤差等に起因してわずかに平行からずれる場合でも、同じ作用効果を得ることができるときには、そのような若干の誤差を有した平行も含む意味で用いている。
【００４８】
半導体素子２０は、基板１０の厚みよりも小さい厚みを有する。半導体素子２０は、基板１０の厚みよりも小さい範囲内で、例えば、５０μｍ以上２００μｍ以下の厚みを有することができる。半導体素子２０の厚みが、基板１０の厚みよりも小さいことにより、基板１０が撓んだ際に、これに追従して半導体素子２０が撓むことができる。
【００４９】
また、半導体素子２０は、基板１０よりも薄いことにより、破壊するときの歪み量が、基板１０よりも大きくなる。したがって、半導体素子２０が、基板１０と同じ量の歪みを受けた場合には、基板１０よりも半導体素子２０のほうがより破壊しにくくなっている。そのため、表示装置用パネル１００に衝撃等が加わることにより、歪み等が生じたときに、基板１０に比較して半導体素子２０のほうが破損しにくくなっている。
【００５０】
半導体素子２０の表面の少なくとも一部は、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する。ここで、算術平均高さおよび輪郭曲線は、例えば、日本工業規格（ＪＩＳ）の「ＪＩＳ Ｂ ０６０１：２００１」に定義されるものであり、その測定は、例えば「ＪＩＳ Ｂ ０６３３」、「ＪＩＳ Ｂ ０６５１」等に従って行うことができる。また、ＡＦＭ（原子間力顕微鏡）、ＳＴＭ（走査型トンネル顕微鏡）等の表面形状を測定できる装置によって、表面の輪郭曲線を求め、当該輪郭曲線から、算術平均高さ（Ｒａ）を求めることもできる。
【００５１】
本実施形態の表示装置用パネル１００では、半導体素子２０の基板１０の表面の少なくとも一部が、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する。そのため、半導体素子２０が撓み等の歪みを受けたときに、クラック（亀裂）等を生じにくい。すなわち、半導体素子２０表面において、亀裂の開始点となる切り欠きや欠陥等が軽減されるため、半導体素子２０に歪みが生じたときに、より破損しにくくなっている。
【００５２】
また、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する表面は、半導体素子２０の表面のうち、半導体素子２０の厚み方向に直交する表面に形成されることがより好ましい。このようにすれば、平滑な表面の面積を大きくすることができ、より効率よく欠陥等の集中する部位を減少させることができる。
【００５３】
半導体素子２０の算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する表面は、例えば、研磨により形成される。
【００５４】
図６および図７は、単結晶シリコン基板を研磨した際の表面付近の性状を模式的に示す図である。単結晶シリコン基板の表面を研磨すると、当該表面付近の構造は、図６および図７に示すようなものとなると言われている。図６は、粗い研磨粉を用いて研磨された際に形成される表面付近の構造を示している。図７は、細かい研磨粉を用いて研磨された際に形成される表面付近の構造を示している。
【００５５】
一般に粗い研磨粉（２０００番手以下の番手（砥粒の平均粒子径がおよそ５μｍ以上））によって研磨すると、図６に符号ａで示すように、表面付近に、非晶質層、多結晶質層、モザイク層、クラック層などと称される結晶欠陥を含む層が形成され、その下に符号ｂで示すような歪みを有する層（歪み層）が形成される。そして、歪み層の下に、歪み等を有さない単結晶シリコンの結晶が存在すると言われている。また、一般に、細かい研磨粉（２０００番手を超える番手（砥粒の平均粒子径がおよそ５μｍ未満））によって研磨すると、図７に符号ａで示すように、表面付近の結晶欠陥を含む層の厚みが、より薄くなるとともに、その下に符号ｂで示すような歪み層の厚み、歪みの程度、および歪みの量などが小さくなる。そのため、細かい研磨粉で研磨した場合、表面が平坦化されるとともに、歪み層が除去されて歪み層の厚みや結晶の歪みが減少し、少なくとも単結晶シリコン基板の機械的強度が高くなると考えられる。
【００５６】
本実施形態の半導体素子２０は、表面が算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有している。このような範囲の輪郭曲線となる表面は、例えば、８０００番手以上（およそ２μｍ以下の平均粒子径の研磨粉）によって研磨することによって形成されることができる。また、このような範囲の輪郭曲線となる表面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｏｌ Ｐｏｌｉｓｈｉｎｇ）やドライポリッシング等によっても得ることができる。さらにこのような研磨では、研磨速度を小さくすることによって、より欠陥や歪み層の少ない表面を形成することができる。
【００５７】
半導体素子２０の表面が上記の研磨方法によって研磨されて平坦化されると、該表面付近の歪み層や歪みが減少していると考えられる。これにより、半導体素子２０が破壊するときの歪み量がさらに大きくなっている。したがって、本実施形態の半導体素子２０は、厚みが小さいこと、および欠陥等が少ないことによって、歪みを受けたときにより破損しにくくなっている。
【００５８】
また、半導体素子２０の算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する表面は、例えば、ダイシング時のダイシングブレードの番手数を大きくすることによっても形成されることができる。具体的には、ウエハーに複数の半導体素子２０が配列している状態から、各半導体素子２０を個片化して切り出す際に、２０００番手を超える番手（砥粒の平均粒子径がおよそ５μｍ未満）の砥粒を有するダイシングブレードによってダイシングを行うと、ダイシングによって現れる半導体素子２０の表面は、表面付近の結晶欠陥を含む層の厚みが、より薄くなるとともに、歪み層の厚み、歪みの程度、および歪みの量などの小さい表面となる。このような表面が現れる理由は、上述の研磨によって平坦化される場合と同様であり容易に理解されよう。
【００５９】
これにより、半導体素子２０が破壊するときの歪み量がさらに大きくなるとともに、欠陥等が少ないことによって、歪みを受けたときに、より破損しにくくなることができる。
【００６０】
１．３．作用効果
以上のように、本実施形態の表示装置用パネル１００は、半導体素子２０の厚みが小さいことにより、半導体素子２０に撓みやすくなっているとともに、半導体素子２０の表面の少なくとも一部が平滑であることにより、亀裂の発生が抑制されている。すなわち、本実施形態の表示装置用パネル１００は、半導体素子２０の厚みを小さくしているだけでなく、半導体素子２０の表面の少なくとも一部を平滑にしている（欠陥や歪みの少ない表面を形成している）。これにより、表示装置用パネル１００に衝撃等のストレスが与えられた際に、半導体素子２０（駆動素子：ドライバーＩＣ、等）が、基板１０の歪みに追従できるとともに、破壊に至るまでの歪み量が高くなって、半導体素子２０の破壊が生じにくくなっている。
【００６１】
１．４．半導体素子の変形等
上記実施形態では、半導体素子２０が直方体の形状である場合を例示した。半導体素子は、少なくとも一辺が面取りされている直方体の形状であってもよい。
【００６２】
図８は、変形例の半導体素子４０を模式的に示す斜視図である。半導体素子４０は、平面視において長辺４２と短辺４４を有する長方形の形状を有する。そして、当該長辺４２に平行する直方体の辺（図示の例では４つの平行な辺）において、面取りが施されている。なお、半導体素子４０の直方体形状の他の辺が面取りされていてもよい。また、半導体素子の直方体に面取りが施される場合は、長辺４２に平行する直方体の辺のいずれかが面取りされると、半導体素子が長手方向（長辺４２を切断する方向）に分離する様式の破壊がより生じにくくなる。
【００６３】
半導体素子が直方体である場合は、直方体の各辺付近には、欠陥が集中する場合がある。このような欠陥は、例えば、半導体素子を個片化するダイシング工程においてチッピングが起きることにより生じることがある。そして、半導体素子にこのような欠陥が存在すると、クラックの開始点となる切り欠きを有することになり、半導体素子の破壊を生じる歪み量が低下する場合がある。
【００６４】
上記のような面取りを施した半導体素子４０は、欠陥が生じている可能性のある部位が除去されている、あるいは、ダイシングのときにチッピングを生じにくいダイシング方法によって個片化される。そのため、半導体素子４０は、破壊を生じるに要する歪み量がより大きくなっている。これにより半導体素子４０を有する表示装置用パネルは、衝撃等のストレスが与えられた際に、さらに半導体素子の破壊が生じにくくなる。
【００６５】
なお、少なくとも一辺が面取りされている直方体の形状の半導体素子は、例えば、断面がＶ字型の溝を形成しうるダイシングブレードと、それよりも薄いダイシングブレードを組み合わせて用いるダイシング方法によって形成することができる。具体的には、ウエハーに複数の半導体素子が配列している状態から、各半導体素子を個片化して切り出す際に、該ウエハーの一方の表面側から、断面がＶ字型の溝を形成しうるダイシングブレードにより、ウエハーの厚みの途中までダイシングし、その後、他方の表面側から、形成されたＶ字型の溝の幅よりも薄いダイシングブレードによって切断することによって形成することができる。また、同様のウエハーの両面側にあらかじめ断面がＶ字型の溝を形成した後に、形成されたＶ字型の溝の幅よりも薄いダイシングブレードによって切断することによって形成することもできる。このようにすれば、少なくとも２辺が面取りされている直方体の形状の半導体素子を得ることができる。
【００６６】
本実施形態の半導体素子は、シリコン単結晶を含むことができる。そして、半導体素子の長辺に垂直な表面には、シリコン単結晶の（１００）面に等価な面が露出するようにすることができる。
【００６７】
本明細書で、例えば、「（１００）面と等価な面が露出する」との記載は、シリコン単結晶の（１００）、（−１００）、（０１０）、（０−１０）、（００１）、（００−１）の少なくとも１つの面が露出することを指す。
【００６８】
ここで、一般的に、シリコン単結晶は、劈開が容易な面（容易劈開面）として、（１１０）面と等価な面、および（１１１）面と等価な面を有する。容易劈開面は、他の面と比較して、結晶の凝集力の弱い面であり、シリコン単結晶が破断する際に現れやすい面である。
【００６９】
ある表面に（１００）面と等価な面が露出させると、当該表面は容易劈開面と特定の角度を有している。そのため、（１００）面と等価な面が露出した表面と平行な面での半導体素子の破壊が生じにくくなる。
【００７０】
したがって、半導体素子の長辺に垂直な表面にシリコン単結晶の（１００）面と等価な面が露出するようにすれば、半導体素子の長手方向における破断（長辺に垂直な面での破断）が生じにくくなる。これにより、このような半導体素子を有する表示装置用パネルは、例えば落下等の衝撃が加えられた際に、より半導体素子の破損が生じにくい。
【００７１】
なお、半導体素子の長辺に垂直な表面に、シリコン単結晶の（１００）面に等価な面を露出させる方法としては、例えば、ウエハーに複数の半導体素子を配列させたときの、ウエハーの結晶方位や、各半導体素子を個片化する際のダイシングラインの方向を選択することによって行うことが挙げられる。
【００７２】
２．参考例
以下に参考例を示し、本発明をより具体的に説明する。本発明は、以下の参考例によって何ら限定されるものではない。
【００７３】
２．１．参考例１
試料として、平面的に見て長辺が２３．５ｍｍ、短辺が２．４４ｍｍであって、厚みの異なる半導体素子をそれぞれ準備し、各々の半導体素子の三点曲げ試験を行った。半導体素子の厚みの水準としては、１８０μｍ、２００μｍ、２２５μｍ、２５０μｍ、および３００μｍとした。また、三点曲げ試験のジオメトリーとしては、試料を２つの支点に渡し架け、支点間の距離を１０ｍｍとし、中央部に１ｍｍ／ｍｉｎの速度で荷重を印加するものとした。この三点曲げ試験の荷重は、半導体素子を厚み方向に曲げる方向から印加した。そして、印加される荷重、および歪みを測定し、半導体素子が破壊した時点の応力および歪みを測定した。なお、厚みが１８０μｍ、２００μｍ、２２５μｍ、および２５０μｍの試料については、Ｎ数を２０、厚みが３００μｍの試料については、Ｎ数を３０とし、試料が破壊した時点の応力および歪みの平均値をそれぞれ求めた。
【００７４】
図９は、半導体素子の厚みに対して、三点曲げ破断したときの応力をプロットしたグラフである。図９をみると、半導体素子の厚みが大きくなるにつれて、破断点における歪みが小さくなることが分かる。同時に、半導体素子の厚みが大きくなっても、破断点における応力の変化が小さいことが分かる。すなわち、図９は、厚みの異なる半導体素子が、同じ応力を受けた場合に、厚みが小さいものほど、破壊に至る歪みが大きいことを示している。したがって、半導体素子の厚みが小さくなることで、半導体素子がより撓みやすく、破壊しにくくなることが分かる。
【００７５】
２．２．参考例２
試料として、表面の平滑さの異なる半導体素子を準備した。半導体素子の長辺および短辺の長さは、参考例１と同様にした。参考例２で用いた半導体素子は、厚み方向に垂直な表面（表裏面とも）をドライポリッシングで仕上げたものであり、２０００番手の研磨の後、ドライポリッシングの時間を、０秒、２６秒、５６秒、８６秒、１２６秒、および１８６秒としたものである。
【００７６】
本参考例の半導体素子の厚みは、ドライポリッシングを行う前（２０００番手の研磨粉による研磨の時点）において、２５０μｍであり、ドライポリッシングの時間が１２６秒の試料において、結果的に２４５μｍであった。そして、参考例１と同様にして、破断点の応力を求め、ドライポリッシングの時間に対してこれをプロットした結果を、図１０に示す。
【００７７】
図１０を見ると、ドライポリッシングの時間が長くなるにつれて、破断点の応力が大きくなっていることが分かる。参考例１の結果を考慮すると、図１０に見られる破断点の応力の増加は、ポリッシングにより半導体素子が薄くなったことによる結果ではなく、ポリッシングによって半導体素子の表面が平坦化した結果によるものと考えられる。また、ドライポリッシングは、既に述べたように、半導体素子の表面付近の欠陥や歪みを減少させる効果があると考えられ、図１０に見られる破断点の応力の増加は、ドライポリッシングによって当該効果が現れたものであると考えられる。
【００７８】
図１１には、ドライポリッシングを行う前（２０００番手の研磨粉による研磨の時点）の半導体素子（図中（Ａ））、および、ドライポリッシングを１２６秒行った後の半導体素子（図中（Ｂ））をＡＦＭ測定した結果を示す。そして、同図には、各測定で得られた結果から求めた輪郭曲線の算術平均高さ（Ｒａ）を併記した。
【００７９】
図１１を見ると、ドライポリッシングの前後で、半導体素子の表面の平坦度が異なることが分かる。また、定量的にも、輪郭曲線の算術平均高さ（Ｒａ）が、ドライポリッシングを行う前に、１４．３２ｎｍであったものが、ドライポリッシングを１２６秒行った後では、０．９０ｎｍとなっていた。このことは、半導体素子の表面が平坦化されたことを示しており、また、よりマイルドな条件で研磨されていることから、半導体素子の表面付近の欠陥等が除去されていることを表していると考えられる。
【００８０】
したがって、半導体素子の表面の平坦度が高いほど（ドライポリッシングの時間が長いほど）、表面の欠陥等が減少して、亀裂の起点が減少することによって、破断点応力が高まっているものと考えられる。
【００８１】
２．３．参考例３
厚み２５０μｍの半導体素子（２２．１４ｍｍ×９．６ｍｍ）、および厚み１８０μｍの半導体素子（２２．１４ｍｍ×９．６ｍｍ）を、厚み２００μｍのガラス基板（３３．２８ｍｍ×４５．９４ｍｍ）にＡＣＦ工法により実装したパネルを準備した。試料として、厚み２５０μｍの半導体素子を実装したもの、および厚み１８０μｍの半導体素子を実装したものにつき、それぞれ１０個ずつ用意した。
【００８２】
全ての試料について、４点曲げ試験を実施した。４点曲げ試験のジオメトリーとしては、図１２に示すように、支点間の距離を２０ｍｍとし、ガラス基板の半導体素子が実装された面と反対側の面から、幅１０ｍｍの支点に平行な治具を用いて荷重を印加するものとした。このとき、荷重の印加される方向は、半導体素子の長手方向を切る方向とした。
【００８３】
そして、全てのパネルの４点曲げ試験を行い、破壊されたパネルを観察した。
【００８４】
厚み１８０μｍの半導体素子を実装した１０個のパネルのうち、半導体素子のみが破壊されたものは無く、半導体素子およびガラス基板が破壊されたものが５個、ガラス基板のみが破壊されたものが５個であった。
【００８５】
一方、厚み２５０μｍの半導体素子を実装した１０個のパネルのうち、半導体素子のみが破壊されたものは４個、半導体素子およびガラス基板が破壊されたものが６個、ガラス基板のみが破壊されたものは無かった。
【００８６】
これらの結果から、半導体素子の厚みが、ガラス基板の厚みよりも小さい場合には、半導体素子のみが破壊される態様でのパネルの破壊が生じないことが判明した。
【００８７】
以上、上述した実施形態および各種の変形は、それぞれ一例であって、本発明は、これらに限定されるわけではない。例えば実施形態および各変形は、複数を適宜組み合わせることが可能である。
【００８８】
本発明は、上述した実施形態に限定されるものではなく、さらに種々の変形が可能である。例えば、本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００８９】
１０…基板、１２…表示領域、１４…制御領域、２０，４０…半導体素子、２２，４２…長辺、２４，４４…短辺、３０…異方性導電性樹脂、３２…金バンプ、１００…表示装置用パネル
【特許請求の範囲】
【請求項１】
平面視において、表示領域と、該表示領域の外側に並設された制御領域とを有する基板と、
平面視において、前記基板の前記制御領域内に固定された半導体素子と、
を含み、
前記基板の厚みは、前記半導体素子の厚み以上であり、
前記半導体素子の表面の少なくとも一部は、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する、表示装置用パネル。
【請求項２】
請求項１において、
前記半導体素子は、厚み方向に直交する表面の少なくとも一方が、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する、表示装置用パネル。
【請求項３】
請求項１または請求項２において、
前記半導体素子は、少なくとも一辺が面取りされた直方体の形状を有する、表示装置用パネル。
【請求項４】
請求項１ないし請求項３のいずれか一項において、
前記半導体素子は、シリコン単結晶を含み、
前記半導体素子は、平面視において、長辺と短辺とを有する長方形の形状を有し、
前記長辺に垂直な前記半導体素子の表面には、前記シリコン単結晶の（１００）面と等価な面が露出している、表示装置用パネル。
【請求項５】
請求項４において、
前記半導体素子の前記長辺の長さは、前記短辺の長さの５倍以上３０倍以下である、表示装置用パネル。
【請求項６】
請求項１ないし請求項５のいずれか一項において、
前記半導体素子の厚みは、５０μｍ以上２００μｍ以下である、表示装置用パネル。
【請求項７】
請求項１ないし請求項６のいずれか一項において、
前記基板の厚みは、１００μｍ以上３００μｍ以下である、表示装置用パネル。
【請求項８】
請求項１ないし請求項７のいずれか一項に記載の表示装置用パネルを含む、表示装置。
【請求項１】
平面視において、表示領域と、該表示領域の外側に並設された制御領域とを有する基板と、
平面視において、前記基板の前記制御領域内に固定された半導体素子と、
を含み、
前記基板の厚みは、前記半導体素子の厚み以上であり、
前記半導体素子の表面の少なくとも一部は、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する、表示装置用パネル。
【請求項２】
請求項１において、
前記半導体素子は、厚み方向に直交する表面の少なくとも一方が、算術平均高さ（Ｒａ）が０．１ｎｍ以上１０ｎｍ以下の輪郭曲線を有する、表示装置用パネル。
【請求項３】
請求項１または請求項２において、
前記半導体素子は、少なくとも一辺が面取りされた直方体の形状を有する、表示装置用パネル。
【請求項４】
請求項１ないし請求項３のいずれか一項において、
前記半導体素子は、シリコン単結晶を含み、
前記半導体素子は、平面視において、長辺と短辺とを有する長方形の形状を有し、
前記長辺に垂直な前記半導体素子の表面には、前記シリコン単結晶の（１００）面と等価な面が露出している、表示装置用パネル。
【請求項５】
請求項４において、
前記半導体素子の前記長辺の長さは、前記短辺の長さの５倍以上３０倍以下である、表示装置用パネル。
【請求項６】
請求項１ないし請求項５のいずれか一項において、
前記半導体素子の厚みは、５０μｍ以上２００μｍ以下である、表示装置用パネル。
【請求項７】
請求項１ないし請求項６のいずれか一項において、
前記基板の厚みは、１００μｍ以上３００μｍ以下である、表示装置用パネル。
【請求項８】
請求項１ないし請求項７のいずれか一項に記載の表示装置用パネルを含む、表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−１０２９４７（Ｐ２０１１−１０２９４７Ａ）
【公開日】平成２３年５月２６日（２０１１．５．２６）
【国際特許分類】
【出願番号】特願２００９−２５８５６８（Ｐ２００９−２５８５６８）
【出願日】平成２１年１１月１２日（２００９．１１．１２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年５月２６日（２０１１．５．２６）
【国際特許分類】
【出願日】平成２１年１１月１２日（２００９．１１．１２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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