電子回路
【課題】増幅回路の雑音指数の劣化を抑制すること。
【解決手段】送信端子Ｔｘから入力された送信信号を前記共通端子ＡＮＴに接続する送信スイッチＳＷ１と、前記共通端子から入力された受信信号を増幅し、受信端子Ｒｘに出力する増幅回路９０と、前記共通端子から他のスイッチを介さず入力された前記受信信号を前記増幅回路に接続する第１受信スイッチＳＷ２と、前記共通端子と前記受信端子との間で前記第１受信スイッチとは並列に接続され、前記共通端子から入力された前記受信信号を前記増幅回路とは別の経路で前記受信端子に接続する第２受信スイッチＳＷ３と、を具備する電子回路。
【解決手段】送信端子Ｔｘから入力された送信信号を前記共通端子ＡＮＴに接続する送信スイッチＳＷ１と、前記共通端子から入力された受信信号を増幅し、受信端子Ｒｘに出力する増幅回路９０と、前記共通端子から他のスイッチを介さず入力された前記受信信号を前記増幅回路に接続する第１受信スイッチＳＷ２と、前記共通端子と前記受信端子との間で前記第１受信スイッチとは並列に接続され、前記共通端子から入力された前記受信信号を前記増幅回路とは別の経路で前記受信端子に接続する第２受信スイッチＳＷ３と、を具備する電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、特に、スイッチを有する電子回路に関する。
【背景技術】
【０００２】
特許文献１に記載されているように、アンテナに接続された共通端子と受信端子との間に受信スイッチが接続され、共通端子と送信端子との間に送信スイッチが接続された電子回路が知られている。送信スイッチは送信端子から入力された送信信号を共通端子に接続する。受信スイッチは、共通端子から入力された受信信号を受信端子に接続する。アンテナから送信信号を送信する際は、送信スイッチをオンし、受信スイッチをオフする。一方、アンテナから受信信号を受信する際は、受信スイッチをオンし、送信スイッチをオフする。これにより、受信信号と送信信号との干渉を抑制することができる。これらのスイッチは、例えばＦＥＴ（Field Effect Transistor）で構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２８１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、送信スイッチと送信端子との間に増幅回路と、増幅回路をバイパスする経路を集積化した場合、受信用増幅回路の雑音指数（ＮＦ）が劣化する。本発明は、増幅回路の雑音指数の劣化を抑制することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、送信端子から入力された送信信号を前記共通端子に接続する送信スイッチと、前記共通端子から入力された受信信号を増幅し、受信端子に出力する増幅回路と、前記共通端子から他のスイッチを介さず入力された前記受信信号を前記増幅回路に接続する第１受信スイッチと、前記共通端子と前記受信端子との間で前記第１受信スイッチとは並列に接続され、前記共通端子から入力された前記受信信号を前記増幅回路とは別の経路で前記受信端子に接続する第２受信スイッチと、を具備することを特徴とする電子回路である。本発明によれば、増幅回路の雑音指数の劣化を抑制することができる。
【０００６】
上記構成において、前記送信スイッチ、前記第１受信スイッチおよび前記第２受信スイッチのいずれか１つをオンし、他をオフする制御回路を具備する構成とすることができる。
【０００７】
上記構成において、前記増幅回路と、前記第２受信スイッチと前記受信端子との間のノードと、の間を接続する増幅回路出力側スイッチを具備する構成とすることができる。
【０００８】
上記構成において、前記増幅回路出力側スイッチは、前記第２受信スイッチが導通した際に非導通となる構成とすることができる。
【０００９】
上記構成において、前記第１受信スイッチおよび第２受信スイッチはＦＥＴで構成され、前記第２受信スイッチを構成するＦＥＴのゲート幅は前記第１受信スイッチを構成するＦＥＴのゲート幅より小さい構成とすることができる。
【００１０】
上記構成において、前記送信スイッチはＦＥＴで構成され、前記第１受信スイッチを構成するＦＥＴのゲート幅が前記送信スイッチを構成するＦＥＴのゲート幅より小さい構成とすることができる。
【００１１】
上記構成において、前記増幅回路出力側スイッチの段数は前記送信スイッチ、前記第１受信スイッチおよび前記第２受信スイッチの段数より少ない構成とすることができる。
【００１２】
上記構成において、前記第２受信スイッチと前記受信端子との間の前記経路に直列に接続された直列スイッチと、前記第２受信スイッチと前記直列スイッチとの間のノードとグランド間に接続されたシャントスイッチと、を具備する構成とすることができる。
【００１３】
上記構成において、前記第２受信スイッチと前記受信端子との間の前記経路に直列に接続された直列スイッチと、前記第２受信スイッチと前記直列スイッチとの間のノードとグランド間に接続されたシャントスイッチと、を具備し、前記制御回路は、前記第１受信スイッチをオンした際、前記直列スイッチをオフかつ前記シャントスイッチをオンし、前記第２受信スイッチをオンした際、前記直列スイッチをオンかつ前記シャントスイッチをオフする構成とすることができる。
【発明の効果】
【００１４】
本発明によれば、受信用増幅回路の雑音指数の劣化を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、比較例に係る電子回路の回路図である。
【図２】図２は、実施例１に係る電子回路の回路図である。
【図３】図３は、比較例および実施例１に係る電子回路の周波数に対するＮＦを測定した結果を示した図である。
【図４】図４は、実施例２に係る電子回路の回路図である。
【図５】図５（ａ）から図５（ｃ）は、周波数に対するＬＮＡゲイン、増幅回路のアイソレーションＳ１２および安定係数Ｋのシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１６】
まず、比較例について説明する。比較例は、受信スイッチと受信端子との間に増幅回路と、バイパス経路とを、並列に設けた例である。受信信号が小信号の場合は、増幅回路が受信信号を増幅し、増幅された受信信号が受信端子に出力される。一方、受信信号が比較的大信号の場合は、受信信号は増幅回路をバイパスし、増幅されていない受信信号が受信端子に出力される。
【００１７】
図１は、比較例に係る電子回路の回路図である。図１を参照にし、電子回路１０２は、主に送信スイッチＳＷ１および受信スイッチＳＷ２、バイパススイッチＳＷ５、増幅回路９０およびスイッチＳＷ４およびＳＷ６を備えている。送信スイッチＳＷ１は、送信端子Ｔｘから入力された送信信号を共通端子ＡＮＴに接続する。受信スイッチＳＷ２は、共通端子ＡＮＴから入力された受信信号を受信端子Ｒｘに接続する。受信スイッチＳＷ２と受信端子との間には増幅回路９０が接続されている。増幅回路９０は、共通端子ＡＮＴから入力された受信信号を増幅し、受信端子Ｒｘに出力する。バイパススイッチＳＷ５は、受信スイッチＳＷ２と増幅回路９０との間のノードＮ２と、受信端子Ｒｘと増幅回路９０との間のノードＮ１と、の間に増幅回路９０をバイパスして設けられている。スイッチＳＷ４は、ノードＮ１と増幅回路９０の間に接続されている、スイッチＳＷ６は、ノードＮ２と増幅回路９０との間に接続されている。
【００１８】
送信スイッチＳＷ１は例えば２段のＦＥＴ１０、受信スイッチＳＷ２は２段のＦＥＴ２０、バイパススイッチＳＷ５は１段のＦＥＴ５０、スイッチＳＷ４は１段のＦＥＴ４０およびスイッチＳＷ６は１段のＦＥＴ６０でそれぞれ構成されている。送信スイッチＳＷ１を構成するＦＥＴ１０のゲートは抵抗Ｒ１を介し信号Ｖ１が印加される。第１受信スイッチＳＷ２を構成するＦＥＴ２０のゲートは抵抗Ｒ２を介し信号Ｖ２が印加される。バイパススイッチＳＷ５を構成するＦＥＴ５０のゲートは抵抗Ｒ５を介し信号Ｖ５が印加される。スイッチＳＷ４およびＳＷ６のゲートには、それぞれ抵抗Ｒ４およびＲ６を介し信号Ｖ４が印加される。
【００１９】
増幅回路９０は、ローノイズアンプ（ＬＮＡ）であり、入力整合回路８０、ＦＥＴ８４および８６、出力整合回路８２を備えている。入力整合回路８０は、増幅回路９０の入力インピーダンスを整合させる回路である。出力整合回路８２は、増幅回路９０の出力インピーダンスを整合させる回路である。ＦＥＴ８４のゲートには入力整合回路によりインピーダンス整合された受信信号が入力する。さらに、ＦＥＴ８４のゲートには抵抗Ｒｇ１を介しゲートバイアスＶｇ１が印加される。ＦＥＴ８４のソースは接地されている。ＦＥＴ８４のドレインは、ＦＥＴ８６のソースに接続される。ＦＥＴ８６のゲートはキャパシタＣ２を介し接地され、かつ抵抗Ｒｇ２を介しゲートバイアスＶｇ２が印加される。ＦＥＴ８６のドレインは出力整合回路８２に接続される。また、ＦＥＴ８６のドレインにはチョークコイルＬ１を介し電源電圧Ｖｄｄが印加される。増幅回路９０とスイッチＳＷ６との間にはＤＣカット用キャパシタＣ１が接続されている。増幅回路９０とスイッチＳＷ４との間にはＤＣカット用キャパシタＣ３が接続されている。
【００２０】
端子Ｔ０１の信号は信号Ｖ１として送信スイッチＳＷ１に印加される。端子Ｔ０２の信号は信号Ｖ２として受信スイッチＳＷ２に印加される。端子Ｔ０３の信号は信号Ｖ４としてスイッチＳＷ４およびＳＷ６に印加される。端子Ｔ０３の信号は、反転回路８８を介し反転されバイパススイッチＳＷ５に信号Ｖ５として印加される。各スイッチは、信号がハイレベルの場合オンし、ローレベルのときオフする。
【００２１】
表１は、電子回路１０２の各動作時の各端子の状態を示した表である。
【表１】
【００２２】
表１のように、アンテナから送信信号を送信する場合、端子Ｔ０１をハイレベルとし、端子Ｔ０２およびＴ０３をローレベルとする。これにより、送信信号は、送信端子Ｔｘから共通端子ＡＮＴに通過する。端子Ｔ０２およびＴ０３がローレベルのため、受信スイッチＳＷはオフする。これにより、送信信号が受信端子Ｒｘ側に至ることを抑制できる。さらに、スイッチＳＷ４およびＳＷ６がオフのため、受信スイッチＳＷ２からの漏洩信号や受信端子Ｒｘからの信号が増幅回路９０に至ることを抑制できる。
【００２３】
アンテナから受信信号を受信する場合かつ受信信号が小信号の場合（受信（ＬＮＡ）の場合）、端子Ｔ０１はローレベル、端子Ｔ０２およびＴ０３はハイレベルとなる。送信スイッチＳＷ１がオフするため、受信信号が送信端子Ｔｘに至ることを抑制できる。受信スイッチＳＷ２、スイッチＳＷ４およびＳＷ６がオン、バイパススイッチＳＷ５がオフする。これにより、受信信号は増幅回路９０で増幅され、受信端子Ｒｘから出力される。
【００２４】
アンテナから受信信号を受信する場合かつ受信信号が比較的大信号の場合（受信（バイパス）の場合）、端子Ｔ０１およびＴ０３はローレベル、端子Ｔ０２はハイレベルとなる。送信スイッチＳＷ１がオフするため、受信信号が送信端子Ｔｘに至ることを抑制できる。受信スイッチＳＷ２およびバイパススイッチＳＷ５がオン、スイッチＳＷ４およびＳＷ６がオフする。これにより、受信信号は増幅回路９０をバイパスし受信端子Ｒｘから出力される。スイッチＳＷ４およびＳＷ６がオフのため、受信信号が増幅回路９０に漏れることを抑制できる。
【００２５】
比較例においては、増幅回路９０の雑音指数（ＮＦ：Noise Figure）が悪いという課題がある。図１のように、増幅回路９０と共通端子ＡＮＴとの間に受信スイッチＳＷ２およびスイッチＳＷ６が直列に接続されている。このため、受信スイッチＳＷ２およびスイッチＳＷ６がオンした場合、受信スイッチＳＷ２のオン抵抗とスイッチＳＷ６のオン抵抗が直列に増幅回路９０と共通端子ＡＮＴの間に接続される。これらの抵抗成分により受信信号成分が減衰され、熱雑音などのノイズ成分との相対的な比が劣化する。これにより、雑音指数が悪くなってしまう。
【００２６】
以下に、上記課題を解決する実施例について説明する。
【実施例１】
【００２７】
図２は、実施例１に係る電子回路の回路図である。図２のように、電子回路１００では、共通端子ＡＮＴと受信端子Ｒｘとの間に並列に第１受信スイッチＳＷ２と第２受信スイッチＳＷ３とが接続されている。第１受信スイッチＳＷ２は、共通端子ＡＮＴから他のスイッチを介さず入力された受信信号を増幅回路９０に接続する。第２受信スイッチＳＷ３は、共通端子ＡＮＴから入力された受信信号を増幅回路９０とは別の経路でバイパスし受信端子Ｒｘに接続する。第１受信スイッチＳＷ２および第２受信スイッチＳＷ３は、それぞれＦＥＴ２０および３０から構成されている。第１受信スイッチＳＷ２は、複数のＦＥＴ２０のソースとドレインが直列に接続し、初段のＦＥＴのソースに信号が入力し、最終段のＦＥＴのドレインから信号が出力する。ＦＥＴ２０のゲートは抵抗Ｒ２を介し信号Ｖ２が印加される。送信スイッチＳＷ１および第２受信スイッチＳＷ３のそれぞれＦＥＴ１０およびＦＥＴ３０も同様に接続されている。ＦＥＴ３０のゲートは抵抗Ｒ３を介し信号Ｖ３が印加される。
【００２８】
実施例１の電子回路１００には、バイパススイッチＳＷ５およびスイッチＳＷ６は設けられていない。電子回路１００は、デコーダ７０、バイアス回路７２および７４を備えている。その他の構成は、比較例の図１と同じであり説明を省略する。
【００２９】
デコーダ７０には端子Ｔ１およびＴ２からデジタル信号が入力し、信号Ｖ１〜Ｖ４をそれぞれスイッチＳＷ１〜ＳＷ４に出力する。端子Ｔ１はバイアス回路７２および７４にも接続される。バイアス回路７２および７４は、端子Ｔ１の状態に応じ、ゲートバイアスＶｇ１およびＶｇ２をそれぞれＦＥＴ８４および８６のゲートに印加する。
【００３０】
表２は、各動作時のデコーダ７０の入力および出力を示している。
【表２】
【００３１】
表２のように、端子Ｔ１の信号は、受信信号を増幅回路９０で増幅させる経路を選択するか、それ以外の経路（送信あるいは受信（バイパス）の経路）を選択するかを示している。端子Ｔ１がハイレベルの場合は、その論理により、デコーダは信号Ｖ２およびＶ４をハイレベルにするとともに、端子Ｔ１の論理がバイアス回路７２および７４へも入力される。バイアス回路７２および７４では、端子Ｔ１のハイレベル入力を受けることで、活性化され、ゲートバイアスＶｇ１およびＶｇ２を出力する。以上の動作により、増幅回路９０が導通状態となり、第１受信スイッチＳＷ２を通る受信信号が増幅回路９０で増幅され、受信端子Ｒｘから出力される。なお、端子Ｔ１がローレベルの場合は、バイアス回路７２および７４は不活性となる。このように、増幅回路９０を通る経路を選択する場合のみバイアス回路７２および７４が活性化されるため、増幅回路９０の消費電力が低減できる。また、端子Ｔ１の論理を、受信信号を増幅回路９０で増幅させる経路を選択するか、それ以外の経路（送信あるいは受信（バイパス）の経路）を選択するかを示す論理にしたことで、バイアス回路７２および７４に対しては、端子Ｔ２の論理を必要とすることなく、端子Ｔ１の論理だけで、活性化制御を行うことができる効果を奏する。
【００３２】
端子Ｔ２の信号は、送信信号を送信するか受信（バイパス）を経由して信号を受信するかを示している。端子Ｔ２の信号がハイレベルの場合、送信信号を送信する。端子Ｔ２の信号がローレベレの場合、受信（バイパス）を経由して信号を受信する。
【００３３】
アンテナから送信信号を送信する場合、端子Ｔ１はローレベル、端子Ｔ２はハイレベルとなる。デコーダ７０の出力は信号Ｖ１がハイレベル、信号Ｖ２〜Ｖ４がローレベルとなる。これにより、送信スイッチＳＷ１がオンし、第１受信スイッチＳＷ２、第２受信スイッチＳＷ３および増幅回路出力側スイッチＳＷ４はオフする。よって、送信信号が受信端子Ｒｘ側に至ることが抑制される。
【００３４】
アンテナから受信信号を受信する場合かつ受信信号が小信号の場合（受信（ＬＮＡ）の場合）、端子Ｔ１はハイレベル、端子Ｔ２はローレベルとなる。デコーダ７０の出力は信号Ｖ２およびＶ４がハイレベル、信号Ｖ１およびＶ３がローレベルとなる。これにより、送信スイッチＳＷ１および第２送信スイッチＳＷ３がオフし、第１受信スイッチＳＷ２およびスイッチＳＷ４がオンする。よって、受信信号は第１受信スイッチＳＷ２を通過し、増幅回路９０で増幅され、スイッチＳＷ４を通過し、受信端子Ｒｘから出力される。
【００３５】
アンテナから受信信号を受信する場合かつ受信信号が大信号の場合（受信（バイパス）の場合）、端子Ｔ１はローレベル、端子Ｔ２はローレベルとなる。デコーダ７０の出力は信号Ｖ３がハイレベル、信号Ｖ１、Ｖ２およびＶ４がローレベルとなる。これにより、送信スイッチＳＷ１および第１受信スイッチＳＷ２およびスイッチＳＷ４がオフし、第２受信スイッチＳＷ３がオンする。よって、受信信号は、第２受信スイッチＳＷ３を通過し、増幅回路９０を通過することなく、直接受信端子Ｒｘから出力される。このように、デコーダ７０(制御回路)は、送信スイッチＳＷ１、第１受信スイッチＳＷ２および第２受信スイッチＳＷ３のいずれか１つをオンし、他をオフする。
【００３６】
以上のように、実施例１によれば、比較例と同様に、受信信号が小信号の場合は、増幅回路９０が受信信号を増幅し、増幅された受信信号を受信端子Ｒｘに出力させることができる。一方、受信信号が比較的大信号の場合は、増幅回路９０をバイパスし、増幅しない受信信号を受信端子Ｒｘに出力させることができる。
【００３７】
さらに、第１受信スイッチＳＷ２と第２受信スイッチＳＷ３とが、共通端子ＡＮＴと受信端子Ｒｘとの間に並列に接続されている。これにより、増幅回路９０と共通端子ＡＮＴとの間に接続されるスイッチは、第１受信スイッチＳＷ２である。よって、比較例に比べスイッチＳＷ６のオン抵抗分、増幅回路９０と共通端子ＡＮＴとの間の抵抗を低減できる。よって、雑音指数を向上させることができる。図３は、比較例および実施例１に係る電子回路の周波数に対するＮＦを測定した結果を示した図である。図３のように、実施例１ではＮＦが比較例に対し向上している。
【００３８】
さらに、スイッチＳＷ４が増幅回路９０と、第２受信スイッチＳＷ３と受信端子Ｒｘとの間のノードＮ１と、の間を接続する。スイッチＳＷ４を第２受信スイッチＳＷ３がオンした際にオフさせることにより、受信信号が増幅回路９０に逆流することを抑制できる。
【００３９】
実施例１において、各スイッチＳＷ１〜ＳＷ３を構成するＦＥＴのゲート幅は同じでもよい。しかしながら、スイッチＳＷ１〜ＳＷ３を構成するＦＥＴのゲート幅は以下のような関係で有ることが好ましい。ここで、ＦＥＴのゲート幅とは、１つのＦＥＴが複数単位ＦＥＴの並列構造（例えば、ソース、ゲートおよびドレインの並列構造）で構成されている場合、各単位ＦＥＴのゲート幅の和、すなわちゲート幅の総延長を示す。
【００４０】
ＦＥＴはオフしても若干のリーク電流が存在する。よって、ゲート幅を小さくすると、スイッチのアイソレーション特性を向上することができる。しかし、ゲート幅が小さいと、オン抵抗が高くなり、挿入損失が大きくなってしまう。
【００４１】
第１受信スイッチＳＷ２がオンする場合の受信信号は、増幅回路９０を用いるような小信号の場合である。よって、第１受信スイッチＳＷ２のオン抵抗は、挿入損失を小さくするため、小さくすることが好ましい。一方、第２受信スイッチＳＷ３がオンする場合の受信信号は比較的大信号の場合である。よって、第２受信スイッチＳＷ３のオン抵抗は、第１受信スイッチＳＷ２よりは大きくてもよい。そこで、第１受信スイッチＳＷ２のゲート幅Ｗｇ２は、オン抵抗を低くするため大きく、第２受信スイッチＳＷ３のゲート幅Ｗｇ３は、アイソレーション特性を向上させるため小さいことが好ましい。このように、第２受信スイッチＳＷ３を構成するＦＥＴのゲート幅Ｗｇ３は、第１受信スイッチＳＷ２を構成するＦＥＴのゲート幅Ｗｇ２より小さいことが好ましい。実施例１では、ゲート幅Ｗｇ２は１ｍｍ、ゲート幅Ｗｇ３は０．５ｍｍである。
【００４２】
送信スイッチＳＷ１は、受信信号に比べ非常に大きな信号を取り扱う。よって、挿入損失を小さくするため、送信スイッチＳＷ１のゲート幅Ｗｇ１は大きいことが好ましい。すなわち、第１受信スイッチＳＷ２を構成するＦＥＴのゲート幅Ｗｇ２は送信スイッチＳＷ１を構成するＦＥＴのゲート幅Ｗｇ１より小さいことが好ましい。実施例１では、ゲート幅Ｗｇ１は１．２ｍｍである。
【００４３】
さらに、送信スイッチＳＷ１、第１受信スイッチＳＷ２および第２受信スイッチＳＷ３は、共通端子ＡＮＴに直接接続されるためアイソレーションが大きいことが好ましい。よって、多段構成とすることが好ましい（実施例１の図２では２段構成としている）。一方、スイッチＳＷ４は、第２受信スイッチＳＷ３からの受信信号が増幅回路９０に侵入することを抑制する程度のアイソレーション特性でよい。よって、スイッチＳＷ４の段数は送信スイッチＳＷ１、第１受信スイッチＳＷ２および第２受信スイッチＳＷ３の段数より少ないことが好ましい。なお、スイッチを多段構成とする場合、各段でゲート幅が異なると、ゲート幅の小さい段に電圧が集中するため、格段のゲート幅は同じであることが好ましい。本来、アイソレーションを考慮した場合、比較例のような構成（送信スイッチ、受信スイッチＳＷ２）が好ましい。なお、実施例１の電子回路では、前述のように送信スイッチＳＷ１、第１受信スイッチＳＷ２、第２受信スイッチＳＷ３それぞれのゲート幅を所望の大きさに設定（Ｗｇ１＞Ｗｇ２＞Ｗｇ３）することにより、比較例と同等のアイソレーションを得ることができ、かつ受信用増幅回路の雑音指数の劣化を抑制することもできる。
【実施例２】
【００４４】
実施例２は、直列スイッチおよびシャントスイッチを有する例である。図４は、実施例２に係る電子回路の回路図である。図４のように、スイッチＳＷ７（直列スイッチ）が第２受信スイッチＳＷ３と受信端子Ｒｘとの間の経路に直列に接続されている。スイッチＳＷ７は、ＦＥＴ６２から構成されている。ＦＥＴ６２のゲートには抵抗Ｒ７を介し信号Ｖ３が印加される。スイッチＳＷ８（シャントスイッチ）が第２受信スイッチＳＷ３と直列スイッチＳＷ７との間のノードＮ３とグランド間に接続されている。スイッチＳＷ８は、ＦＥＴ６４から構成されている。ＦＥＴ６４のゲートには抵抗Ｒ８を介し信号Ｖ２が印加される。その他の構成は、実施例１の図２と同じであり説明を省略する。
【００４５】
スイッチＳＷ７に印加される信号Ｖ３は第２受信スイッチＳＷ３と共通である、スイッチＳＷ８に印加される信号Ｖ２は第１受信スイッチＳＷ２と共通である。このため、表２のように、デコーダ７０は、第１受信スイッチＳＷ２をオンした際、スイッチＳＷ７をオフかつスイッチＳＷ８をオンする。第２受信スイッチＳＷ３をオンした際、スイッチＳＷ７をオンかつスイッチＳＷ８をオフする。
【００４６】
図５（ａ）から図５（ｃ）は、周波数に対するＬＮＡゲイン、増幅回路９０のアイソレーションＳ１２および安定係数Ｋのシミュレーション結果を示す図である。第１受信スイッチＳＷ２がオン、第２受信スイッチＳＷ１がオフの場合のシミュレーションである。シミュレーションを行ったパラメータは以下である。送信スイッチＳＷ１は、ゲート幅Ｗｇ１が１ｍｍのＦＥＴ１０が２つ直列に接続されている。第１受信スイッチＳＷ２は、ゲート幅Ｗｇ２が１ｍｍのＦＥＴ２０が２つ直列に接続されている。第２受信スイッチＳＷ３は、ゲート幅Ｗｇ３が０．５ｍｍのＦＥＴ３０が２つ直列に接続されている。スイッチＳＷ４は、ゲート幅Ｗｇ４が０．５ｍｍのＦＥＴ４０が１つで構成されている。スイッチＳＷ７は、ゲート幅Ｗｇ７が０．５ｍｍのＦＥＴ６２が１つで構成されている。スイッチＳＷ８は、ゲート幅Ｗｇ８が０．２ｍｍのＦＥＴ６４が１つで構成されている。各ＦＥＴは、ＡｌＧａＡｓを電子供給層、ＩｎＧａＡｓを電子走行層とするＨＥＭＴ（High Electron Mobility Transistor）であり、ゲート長は０．５μｍである。実施例１においては、図２のように、スイッチＳＷ７とスイッチＳＷ８が設けられていない。
【００４７】
図５（ａ）のように、実施例１と実施例２とでは、ＬＮＡのゲインはほとんど変わらない。図５（ｂ）のように、実施例２は実施例１に比べ、ノードＮ１から第１受信スイッチＳＷ１への帰還を示すＳ１２が小さくなっている。図５（ｃ）のように、実施例２は実施例１に比べ安定度ｋが小さくなっている。
【００４８】
実施例１においては、例えば周波数が高くなると、第２受信スイッチＳＷ３がオフしていても、オフ容量によりアイソレーションが悪化する。このため、図５（ｂ）のように、第１受信スイッチＳＷ２がオン、第２受信スイッチＳＷ１がオフの場合に、ノードＮ１から第２受信スイッチＳＷ３を介し第１受信スイッチＳＷ２の入力側に信号が帰還されてしまう。よって、図５（ｃ）のように、実施例１では、安定係数ｋが悪化してしまう。
【００４９】
実施例２によれば、スイッチＳＷ７およびスイッチＳＷ８が設けられることにより、図５（ｂ）のように、第１受信スイッチＳＷ２がオンしている際は、ノードＮ１から第１受信スイッチＳＷ２の入力側への帰還信号を抑制できる。これにより、図５（ｃ）のように、安定係数ｋを向上させることができる。一方、第２受信スイッチＳＷ３がオンしている際は、直列スイッチＳＷ７をオン、シャントスイッチＳＷ８をオフすることにより、第２受信スイッチＳＷ３の出力をノードＮ１に出力することができる。
【００５０】
実施例１および実施例２において、増幅回路９０として、ＦＥＴ８４および８６を用いる回路を例に説明したが、増幅回路は他の構成の回路を用いてもよい。スイッチとしてＦＥＴで構成されるスイッチを例に説明したが、他のトランジスタ等を用いた構成でもよい。
【００５１】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５２】
ＳＷ１ 送信スイッチ
ＳＷ２ 第１受信スイッチ
ＳＷ３ 第２受信スイッチ
ＳＷ４ 増幅回路出力側スイッチ
ＳＷ７ 直列スイッチ
ＳＷ８ シャントスイッチ
９０ 増幅回路
【技術分野】
【０００１】
本発明は、電子回路に関し、特に、スイッチを有する電子回路に関する。
【背景技術】
【０００２】
特許文献１に記載されているように、アンテナに接続された共通端子と受信端子との間に受信スイッチが接続され、共通端子と送信端子との間に送信スイッチが接続された電子回路が知られている。送信スイッチは送信端子から入力された送信信号を共通端子に接続する。受信スイッチは、共通端子から入力された受信信号を受信端子に接続する。アンテナから送信信号を送信する際は、送信スイッチをオンし、受信スイッチをオフする。一方、アンテナから受信信号を受信する際は、受信スイッチをオンし、送信スイッチをオフする。これにより、受信信号と送信信号との干渉を抑制することができる。これらのスイッチは、例えばＦＥＴ（Field Effect Transistor）で構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２８１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、送信スイッチと送信端子との間に増幅回路と、増幅回路をバイパスする経路を集積化した場合、受信用増幅回路の雑音指数（ＮＦ）が劣化する。本発明は、増幅回路の雑音指数の劣化を抑制することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、送信端子から入力された送信信号を前記共通端子に接続する送信スイッチと、前記共通端子から入力された受信信号を増幅し、受信端子に出力する増幅回路と、前記共通端子から他のスイッチを介さず入力された前記受信信号を前記増幅回路に接続する第１受信スイッチと、前記共通端子と前記受信端子との間で前記第１受信スイッチとは並列に接続され、前記共通端子から入力された前記受信信号を前記増幅回路とは別の経路で前記受信端子に接続する第２受信スイッチと、を具備することを特徴とする電子回路である。本発明によれば、増幅回路の雑音指数の劣化を抑制することができる。
【０００６】
上記構成において、前記送信スイッチ、前記第１受信スイッチおよび前記第２受信スイッチのいずれか１つをオンし、他をオフする制御回路を具備する構成とすることができる。
【０００７】
上記構成において、前記増幅回路と、前記第２受信スイッチと前記受信端子との間のノードと、の間を接続する増幅回路出力側スイッチを具備する構成とすることができる。
【０００８】
上記構成において、前記増幅回路出力側スイッチは、前記第２受信スイッチが導通した際に非導通となる構成とすることができる。
【０００９】
上記構成において、前記第１受信スイッチおよび第２受信スイッチはＦＥＴで構成され、前記第２受信スイッチを構成するＦＥＴのゲート幅は前記第１受信スイッチを構成するＦＥＴのゲート幅より小さい構成とすることができる。
【００１０】
上記構成において、前記送信スイッチはＦＥＴで構成され、前記第１受信スイッチを構成するＦＥＴのゲート幅が前記送信スイッチを構成するＦＥＴのゲート幅より小さい構成とすることができる。
【００１１】
上記構成において、前記増幅回路出力側スイッチの段数は前記送信スイッチ、前記第１受信スイッチおよび前記第２受信スイッチの段数より少ない構成とすることができる。
【００１２】
上記構成において、前記第２受信スイッチと前記受信端子との間の前記経路に直列に接続された直列スイッチと、前記第２受信スイッチと前記直列スイッチとの間のノードとグランド間に接続されたシャントスイッチと、を具備する構成とすることができる。
【００１３】
上記構成において、前記第２受信スイッチと前記受信端子との間の前記経路に直列に接続された直列スイッチと、前記第２受信スイッチと前記直列スイッチとの間のノードとグランド間に接続されたシャントスイッチと、を具備し、前記制御回路は、前記第１受信スイッチをオンした際、前記直列スイッチをオフかつ前記シャントスイッチをオンし、前記第２受信スイッチをオンした際、前記直列スイッチをオンかつ前記シャントスイッチをオフする構成とすることができる。
【発明の効果】
【００１４】
本発明によれば、受信用増幅回路の雑音指数の劣化を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、比較例に係る電子回路の回路図である。
【図２】図２は、実施例１に係る電子回路の回路図である。
【図３】図３は、比較例および実施例１に係る電子回路の周波数に対するＮＦを測定した結果を示した図である。
【図４】図４は、実施例２に係る電子回路の回路図である。
【図５】図５（ａ）から図５（ｃ）は、周波数に対するＬＮＡゲイン、増幅回路のアイソレーションＳ１２および安定係数Ｋのシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１６】
まず、比較例について説明する。比較例は、受信スイッチと受信端子との間に増幅回路と、バイパス経路とを、並列に設けた例である。受信信号が小信号の場合は、増幅回路が受信信号を増幅し、増幅された受信信号が受信端子に出力される。一方、受信信号が比較的大信号の場合は、受信信号は増幅回路をバイパスし、増幅されていない受信信号が受信端子に出力される。
【００１７】
図１は、比較例に係る電子回路の回路図である。図１を参照にし、電子回路１０２は、主に送信スイッチＳＷ１および受信スイッチＳＷ２、バイパススイッチＳＷ５、増幅回路９０およびスイッチＳＷ４およびＳＷ６を備えている。送信スイッチＳＷ１は、送信端子Ｔｘから入力された送信信号を共通端子ＡＮＴに接続する。受信スイッチＳＷ２は、共通端子ＡＮＴから入力された受信信号を受信端子Ｒｘに接続する。受信スイッチＳＷ２と受信端子との間には増幅回路９０が接続されている。増幅回路９０は、共通端子ＡＮＴから入力された受信信号を増幅し、受信端子Ｒｘに出力する。バイパススイッチＳＷ５は、受信スイッチＳＷ２と増幅回路９０との間のノードＮ２と、受信端子Ｒｘと増幅回路９０との間のノードＮ１と、の間に増幅回路９０をバイパスして設けられている。スイッチＳＷ４は、ノードＮ１と増幅回路９０の間に接続されている、スイッチＳＷ６は、ノードＮ２と増幅回路９０との間に接続されている。
【００１８】
送信スイッチＳＷ１は例えば２段のＦＥＴ１０、受信スイッチＳＷ２は２段のＦＥＴ２０、バイパススイッチＳＷ５は１段のＦＥＴ５０、スイッチＳＷ４は１段のＦＥＴ４０およびスイッチＳＷ６は１段のＦＥＴ６０でそれぞれ構成されている。送信スイッチＳＷ１を構成するＦＥＴ１０のゲートは抵抗Ｒ１を介し信号Ｖ１が印加される。第１受信スイッチＳＷ２を構成するＦＥＴ２０のゲートは抵抗Ｒ２を介し信号Ｖ２が印加される。バイパススイッチＳＷ５を構成するＦＥＴ５０のゲートは抵抗Ｒ５を介し信号Ｖ５が印加される。スイッチＳＷ４およびＳＷ６のゲートには、それぞれ抵抗Ｒ４およびＲ６を介し信号Ｖ４が印加される。
【００１９】
増幅回路９０は、ローノイズアンプ（ＬＮＡ）であり、入力整合回路８０、ＦＥＴ８４および８６、出力整合回路８２を備えている。入力整合回路８０は、増幅回路９０の入力インピーダンスを整合させる回路である。出力整合回路８２は、増幅回路９０の出力インピーダンスを整合させる回路である。ＦＥＴ８４のゲートには入力整合回路によりインピーダンス整合された受信信号が入力する。さらに、ＦＥＴ８４のゲートには抵抗Ｒｇ１を介しゲートバイアスＶｇ１が印加される。ＦＥＴ８４のソースは接地されている。ＦＥＴ８４のドレインは、ＦＥＴ８６のソースに接続される。ＦＥＴ８６のゲートはキャパシタＣ２を介し接地され、かつ抵抗Ｒｇ２を介しゲートバイアスＶｇ２が印加される。ＦＥＴ８６のドレインは出力整合回路８２に接続される。また、ＦＥＴ８６のドレインにはチョークコイルＬ１を介し電源電圧Ｖｄｄが印加される。増幅回路９０とスイッチＳＷ６との間にはＤＣカット用キャパシタＣ１が接続されている。増幅回路９０とスイッチＳＷ４との間にはＤＣカット用キャパシタＣ３が接続されている。
【００２０】
端子Ｔ０１の信号は信号Ｖ１として送信スイッチＳＷ１に印加される。端子Ｔ０２の信号は信号Ｖ２として受信スイッチＳＷ２に印加される。端子Ｔ０３の信号は信号Ｖ４としてスイッチＳＷ４およびＳＷ６に印加される。端子Ｔ０３の信号は、反転回路８８を介し反転されバイパススイッチＳＷ５に信号Ｖ５として印加される。各スイッチは、信号がハイレベルの場合オンし、ローレベルのときオフする。
【００２１】
表１は、電子回路１０２の各動作時の各端子の状態を示した表である。
【表１】
【００２２】
表１のように、アンテナから送信信号を送信する場合、端子Ｔ０１をハイレベルとし、端子Ｔ０２およびＴ０３をローレベルとする。これにより、送信信号は、送信端子Ｔｘから共通端子ＡＮＴに通過する。端子Ｔ０２およびＴ０３がローレベルのため、受信スイッチＳＷはオフする。これにより、送信信号が受信端子Ｒｘ側に至ることを抑制できる。さらに、スイッチＳＷ４およびＳＷ６がオフのため、受信スイッチＳＷ２からの漏洩信号や受信端子Ｒｘからの信号が増幅回路９０に至ることを抑制できる。
【００２３】
アンテナから受信信号を受信する場合かつ受信信号が小信号の場合（受信（ＬＮＡ）の場合）、端子Ｔ０１はローレベル、端子Ｔ０２およびＴ０３はハイレベルとなる。送信スイッチＳＷ１がオフするため、受信信号が送信端子Ｔｘに至ることを抑制できる。受信スイッチＳＷ２、スイッチＳＷ４およびＳＷ６がオン、バイパススイッチＳＷ５がオフする。これにより、受信信号は増幅回路９０で増幅され、受信端子Ｒｘから出力される。
【００２４】
アンテナから受信信号を受信する場合かつ受信信号が比較的大信号の場合（受信（バイパス）の場合）、端子Ｔ０１およびＴ０３はローレベル、端子Ｔ０２はハイレベルとなる。送信スイッチＳＷ１がオフするため、受信信号が送信端子Ｔｘに至ることを抑制できる。受信スイッチＳＷ２およびバイパススイッチＳＷ５がオン、スイッチＳＷ４およびＳＷ６がオフする。これにより、受信信号は増幅回路９０をバイパスし受信端子Ｒｘから出力される。スイッチＳＷ４およびＳＷ６がオフのため、受信信号が増幅回路９０に漏れることを抑制できる。
【００２５】
比較例においては、増幅回路９０の雑音指数（ＮＦ：Noise Figure）が悪いという課題がある。図１のように、増幅回路９０と共通端子ＡＮＴとの間に受信スイッチＳＷ２およびスイッチＳＷ６が直列に接続されている。このため、受信スイッチＳＷ２およびスイッチＳＷ６がオンした場合、受信スイッチＳＷ２のオン抵抗とスイッチＳＷ６のオン抵抗が直列に増幅回路９０と共通端子ＡＮＴの間に接続される。これらの抵抗成分により受信信号成分が減衰され、熱雑音などのノイズ成分との相対的な比が劣化する。これにより、雑音指数が悪くなってしまう。
【００２６】
以下に、上記課題を解決する実施例について説明する。
【実施例１】
【００２７】
図２は、実施例１に係る電子回路の回路図である。図２のように、電子回路１００では、共通端子ＡＮＴと受信端子Ｒｘとの間に並列に第１受信スイッチＳＷ２と第２受信スイッチＳＷ３とが接続されている。第１受信スイッチＳＷ２は、共通端子ＡＮＴから他のスイッチを介さず入力された受信信号を増幅回路９０に接続する。第２受信スイッチＳＷ３は、共通端子ＡＮＴから入力された受信信号を増幅回路９０とは別の経路でバイパスし受信端子Ｒｘに接続する。第１受信スイッチＳＷ２および第２受信スイッチＳＷ３は、それぞれＦＥＴ２０および３０から構成されている。第１受信スイッチＳＷ２は、複数のＦＥＴ２０のソースとドレインが直列に接続し、初段のＦＥＴのソースに信号が入力し、最終段のＦＥＴのドレインから信号が出力する。ＦＥＴ２０のゲートは抵抗Ｒ２を介し信号Ｖ２が印加される。送信スイッチＳＷ１および第２受信スイッチＳＷ３のそれぞれＦＥＴ１０およびＦＥＴ３０も同様に接続されている。ＦＥＴ３０のゲートは抵抗Ｒ３を介し信号Ｖ３が印加される。
【００２８】
実施例１の電子回路１００には、バイパススイッチＳＷ５およびスイッチＳＷ６は設けられていない。電子回路１００は、デコーダ７０、バイアス回路７２および７４を備えている。その他の構成は、比較例の図１と同じであり説明を省略する。
【００２９】
デコーダ７０には端子Ｔ１およびＴ２からデジタル信号が入力し、信号Ｖ１〜Ｖ４をそれぞれスイッチＳＷ１〜ＳＷ４に出力する。端子Ｔ１はバイアス回路７２および７４にも接続される。バイアス回路７２および７４は、端子Ｔ１の状態に応じ、ゲートバイアスＶｇ１およびＶｇ２をそれぞれＦＥＴ８４および８６のゲートに印加する。
【００３０】
表２は、各動作時のデコーダ７０の入力および出力を示している。
【表２】
【００３１】
表２のように、端子Ｔ１の信号は、受信信号を増幅回路９０で増幅させる経路を選択するか、それ以外の経路（送信あるいは受信（バイパス）の経路）を選択するかを示している。端子Ｔ１がハイレベルの場合は、その論理により、デコーダは信号Ｖ２およびＶ４をハイレベルにするとともに、端子Ｔ１の論理がバイアス回路７２および７４へも入力される。バイアス回路７２および７４では、端子Ｔ１のハイレベル入力を受けることで、活性化され、ゲートバイアスＶｇ１およびＶｇ２を出力する。以上の動作により、増幅回路９０が導通状態となり、第１受信スイッチＳＷ２を通る受信信号が増幅回路９０で増幅され、受信端子Ｒｘから出力される。なお、端子Ｔ１がローレベルの場合は、バイアス回路７２および７４は不活性となる。このように、増幅回路９０を通る経路を選択する場合のみバイアス回路７２および７４が活性化されるため、増幅回路９０の消費電力が低減できる。また、端子Ｔ１の論理を、受信信号を増幅回路９０で増幅させる経路を選択するか、それ以外の経路（送信あるいは受信（バイパス）の経路）を選択するかを示す論理にしたことで、バイアス回路７２および７４に対しては、端子Ｔ２の論理を必要とすることなく、端子Ｔ１の論理だけで、活性化制御を行うことができる効果を奏する。
【００３２】
端子Ｔ２の信号は、送信信号を送信するか受信（バイパス）を経由して信号を受信するかを示している。端子Ｔ２の信号がハイレベルの場合、送信信号を送信する。端子Ｔ２の信号がローレベレの場合、受信（バイパス）を経由して信号を受信する。
【００３３】
アンテナから送信信号を送信する場合、端子Ｔ１はローレベル、端子Ｔ２はハイレベルとなる。デコーダ７０の出力は信号Ｖ１がハイレベル、信号Ｖ２〜Ｖ４がローレベルとなる。これにより、送信スイッチＳＷ１がオンし、第１受信スイッチＳＷ２、第２受信スイッチＳＷ３および増幅回路出力側スイッチＳＷ４はオフする。よって、送信信号が受信端子Ｒｘ側に至ることが抑制される。
【００３４】
アンテナから受信信号を受信する場合かつ受信信号が小信号の場合（受信（ＬＮＡ）の場合）、端子Ｔ１はハイレベル、端子Ｔ２はローレベルとなる。デコーダ７０の出力は信号Ｖ２およびＶ４がハイレベル、信号Ｖ１およびＶ３がローレベルとなる。これにより、送信スイッチＳＷ１および第２送信スイッチＳＷ３がオフし、第１受信スイッチＳＷ２およびスイッチＳＷ４がオンする。よって、受信信号は第１受信スイッチＳＷ２を通過し、増幅回路９０で増幅され、スイッチＳＷ４を通過し、受信端子Ｒｘから出力される。
【００３５】
アンテナから受信信号を受信する場合かつ受信信号が大信号の場合（受信（バイパス）の場合）、端子Ｔ１はローレベル、端子Ｔ２はローレベルとなる。デコーダ７０の出力は信号Ｖ３がハイレベル、信号Ｖ１、Ｖ２およびＶ４がローレベルとなる。これにより、送信スイッチＳＷ１および第１受信スイッチＳＷ２およびスイッチＳＷ４がオフし、第２受信スイッチＳＷ３がオンする。よって、受信信号は、第２受信スイッチＳＷ３を通過し、増幅回路９０を通過することなく、直接受信端子Ｒｘから出力される。このように、デコーダ７０(制御回路)は、送信スイッチＳＷ１、第１受信スイッチＳＷ２および第２受信スイッチＳＷ３のいずれか１つをオンし、他をオフする。
【００３６】
以上のように、実施例１によれば、比較例と同様に、受信信号が小信号の場合は、増幅回路９０が受信信号を増幅し、増幅された受信信号を受信端子Ｒｘに出力させることができる。一方、受信信号が比較的大信号の場合は、増幅回路９０をバイパスし、増幅しない受信信号を受信端子Ｒｘに出力させることができる。
【００３７】
さらに、第１受信スイッチＳＷ２と第２受信スイッチＳＷ３とが、共通端子ＡＮＴと受信端子Ｒｘとの間に並列に接続されている。これにより、増幅回路９０と共通端子ＡＮＴとの間に接続されるスイッチは、第１受信スイッチＳＷ２である。よって、比較例に比べスイッチＳＷ６のオン抵抗分、増幅回路９０と共通端子ＡＮＴとの間の抵抗を低減できる。よって、雑音指数を向上させることができる。図３は、比較例および実施例１に係る電子回路の周波数に対するＮＦを測定した結果を示した図である。図３のように、実施例１ではＮＦが比較例に対し向上している。
【００３８】
さらに、スイッチＳＷ４が増幅回路９０と、第２受信スイッチＳＷ３と受信端子Ｒｘとの間のノードＮ１と、の間を接続する。スイッチＳＷ４を第２受信スイッチＳＷ３がオンした際にオフさせることにより、受信信号が増幅回路９０に逆流することを抑制できる。
【００３９】
実施例１において、各スイッチＳＷ１〜ＳＷ３を構成するＦＥＴのゲート幅は同じでもよい。しかしながら、スイッチＳＷ１〜ＳＷ３を構成するＦＥＴのゲート幅は以下のような関係で有ることが好ましい。ここで、ＦＥＴのゲート幅とは、１つのＦＥＴが複数単位ＦＥＴの並列構造（例えば、ソース、ゲートおよびドレインの並列構造）で構成されている場合、各単位ＦＥＴのゲート幅の和、すなわちゲート幅の総延長を示す。
【００４０】
ＦＥＴはオフしても若干のリーク電流が存在する。よって、ゲート幅を小さくすると、スイッチのアイソレーション特性を向上することができる。しかし、ゲート幅が小さいと、オン抵抗が高くなり、挿入損失が大きくなってしまう。
【００４１】
第１受信スイッチＳＷ２がオンする場合の受信信号は、増幅回路９０を用いるような小信号の場合である。よって、第１受信スイッチＳＷ２のオン抵抗は、挿入損失を小さくするため、小さくすることが好ましい。一方、第２受信スイッチＳＷ３がオンする場合の受信信号は比較的大信号の場合である。よって、第２受信スイッチＳＷ３のオン抵抗は、第１受信スイッチＳＷ２よりは大きくてもよい。そこで、第１受信スイッチＳＷ２のゲート幅Ｗｇ２は、オン抵抗を低くするため大きく、第２受信スイッチＳＷ３のゲート幅Ｗｇ３は、アイソレーション特性を向上させるため小さいことが好ましい。このように、第２受信スイッチＳＷ３を構成するＦＥＴのゲート幅Ｗｇ３は、第１受信スイッチＳＷ２を構成するＦＥＴのゲート幅Ｗｇ２より小さいことが好ましい。実施例１では、ゲート幅Ｗｇ２は１ｍｍ、ゲート幅Ｗｇ３は０．５ｍｍである。
【００４２】
送信スイッチＳＷ１は、受信信号に比べ非常に大きな信号を取り扱う。よって、挿入損失を小さくするため、送信スイッチＳＷ１のゲート幅Ｗｇ１は大きいことが好ましい。すなわち、第１受信スイッチＳＷ２を構成するＦＥＴのゲート幅Ｗｇ２は送信スイッチＳＷ１を構成するＦＥＴのゲート幅Ｗｇ１より小さいことが好ましい。実施例１では、ゲート幅Ｗｇ１は１．２ｍｍである。
【００４３】
さらに、送信スイッチＳＷ１、第１受信スイッチＳＷ２および第２受信スイッチＳＷ３は、共通端子ＡＮＴに直接接続されるためアイソレーションが大きいことが好ましい。よって、多段構成とすることが好ましい（実施例１の図２では２段構成としている）。一方、スイッチＳＷ４は、第２受信スイッチＳＷ３からの受信信号が増幅回路９０に侵入することを抑制する程度のアイソレーション特性でよい。よって、スイッチＳＷ４の段数は送信スイッチＳＷ１、第１受信スイッチＳＷ２および第２受信スイッチＳＷ３の段数より少ないことが好ましい。なお、スイッチを多段構成とする場合、各段でゲート幅が異なると、ゲート幅の小さい段に電圧が集中するため、格段のゲート幅は同じであることが好ましい。本来、アイソレーションを考慮した場合、比較例のような構成（送信スイッチ、受信スイッチＳＷ２）が好ましい。なお、実施例１の電子回路では、前述のように送信スイッチＳＷ１、第１受信スイッチＳＷ２、第２受信スイッチＳＷ３それぞれのゲート幅を所望の大きさに設定（Ｗｇ１＞Ｗｇ２＞Ｗｇ３）することにより、比較例と同等のアイソレーションを得ることができ、かつ受信用増幅回路の雑音指数の劣化を抑制することもできる。
【実施例２】
【００４４】
実施例２は、直列スイッチおよびシャントスイッチを有する例である。図４は、実施例２に係る電子回路の回路図である。図４のように、スイッチＳＷ７（直列スイッチ）が第２受信スイッチＳＷ３と受信端子Ｒｘとの間の経路に直列に接続されている。スイッチＳＷ７は、ＦＥＴ６２から構成されている。ＦＥＴ６２のゲートには抵抗Ｒ７を介し信号Ｖ３が印加される。スイッチＳＷ８（シャントスイッチ）が第２受信スイッチＳＷ３と直列スイッチＳＷ７との間のノードＮ３とグランド間に接続されている。スイッチＳＷ８は、ＦＥＴ６４から構成されている。ＦＥＴ６４のゲートには抵抗Ｒ８を介し信号Ｖ２が印加される。その他の構成は、実施例１の図２と同じであり説明を省略する。
【００４５】
スイッチＳＷ７に印加される信号Ｖ３は第２受信スイッチＳＷ３と共通である、スイッチＳＷ８に印加される信号Ｖ２は第１受信スイッチＳＷ２と共通である。このため、表２のように、デコーダ７０は、第１受信スイッチＳＷ２をオンした際、スイッチＳＷ７をオフかつスイッチＳＷ８をオンする。第２受信スイッチＳＷ３をオンした際、スイッチＳＷ７をオンかつスイッチＳＷ８をオフする。
【００４６】
図５（ａ）から図５（ｃ）は、周波数に対するＬＮＡゲイン、増幅回路９０のアイソレーションＳ１２および安定係数Ｋのシミュレーション結果を示す図である。第１受信スイッチＳＷ２がオン、第２受信スイッチＳＷ１がオフの場合のシミュレーションである。シミュレーションを行ったパラメータは以下である。送信スイッチＳＷ１は、ゲート幅Ｗｇ１が１ｍｍのＦＥＴ１０が２つ直列に接続されている。第１受信スイッチＳＷ２は、ゲート幅Ｗｇ２が１ｍｍのＦＥＴ２０が２つ直列に接続されている。第２受信スイッチＳＷ３は、ゲート幅Ｗｇ３が０．５ｍｍのＦＥＴ３０が２つ直列に接続されている。スイッチＳＷ４は、ゲート幅Ｗｇ４が０．５ｍｍのＦＥＴ４０が１つで構成されている。スイッチＳＷ７は、ゲート幅Ｗｇ７が０．５ｍｍのＦＥＴ６２が１つで構成されている。スイッチＳＷ８は、ゲート幅Ｗｇ８が０．２ｍｍのＦＥＴ６４が１つで構成されている。各ＦＥＴは、ＡｌＧａＡｓを電子供給層、ＩｎＧａＡｓを電子走行層とするＨＥＭＴ（High Electron Mobility Transistor）であり、ゲート長は０．５μｍである。実施例１においては、図２のように、スイッチＳＷ７とスイッチＳＷ８が設けられていない。
【００４７】
図５（ａ）のように、実施例１と実施例２とでは、ＬＮＡのゲインはほとんど変わらない。図５（ｂ）のように、実施例２は実施例１に比べ、ノードＮ１から第１受信スイッチＳＷ１への帰還を示すＳ１２が小さくなっている。図５（ｃ）のように、実施例２は実施例１に比べ安定度ｋが小さくなっている。
【００４８】
実施例１においては、例えば周波数が高くなると、第２受信スイッチＳＷ３がオフしていても、オフ容量によりアイソレーションが悪化する。このため、図５（ｂ）のように、第１受信スイッチＳＷ２がオン、第２受信スイッチＳＷ１がオフの場合に、ノードＮ１から第２受信スイッチＳＷ３を介し第１受信スイッチＳＷ２の入力側に信号が帰還されてしまう。よって、図５（ｃ）のように、実施例１では、安定係数ｋが悪化してしまう。
【００４９】
実施例２によれば、スイッチＳＷ７およびスイッチＳＷ８が設けられることにより、図５（ｂ）のように、第１受信スイッチＳＷ２がオンしている際は、ノードＮ１から第１受信スイッチＳＷ２の入力側への帰還信号を抑制できる。これにより、図５（ｃ）のように、安定係数ｋを向上させることができる。一方、第２受信スイッチＳＷ３がオンしている際は、直列スイッチＳＷ７をオン、シャントスイッチＳＷ８をオフすることにより、第２受信スイッチＳＷ３の出力をノードＮ１に出力することができる。
【００５０】
実施例１および実施例２において、増幅回路９０として、ＦＥＴ８４および８６を用いる回路を例に説明したが、増幅回路は他の構成の回路を用いてもよい。スイッチとしてＦＥＴで構成されるスイッチを例に説明したが、他のトランジスタ等を用いた構成でもよい。
【００５１】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５２】
ＳＷ１ 送信スイッチ
ＳＷ２ 第１受信スイッチ
ＳＷ３ 第２受信スイッチ
ＳＷ４ 増幅回路出力側スイッチ
ＳＷ７ 直列スイッチ
ＳＷ８ シャントスイッチ
９０ 増幅回路
【特許請求の範囲】
【請求項１】
送信端子から入力された送信信号を前記共通端子に接続する送信スイッチと、
前記共通端子から入力された受信信号を増幅し、受信端子に出力する増幅回路と、
前記共通端子から他のスイッチを介さず入力された前記受信信号を前記増幅回路に接続する第１受信スイッチと、
前記共通端子と前記受信端子との間で前記第１受信スイッチとは並列に接続され、前記共通端子から入力された前記受信信号を前記増幅回路とは別の経路で前記受信端子に接続する第２受信スイッチと、
を具備することを特徴とする電子回路。
【請求項２】
前記送信スイッチ、前記第１受信スイッチおよび前記第２受信スイッチのいずれか１つをオンし、他をオフする制御回路を具備することを特徴とする請求項１記載の電子回路。
【請求項３】
前記増幅回路と、前記第２受信スイッチと前記受信端子との間のノードと、の間を接続する増幅回路出力側スイッチを具備することを特徴とする請求項１または２記載の電子回路。
【請求項４】
前記増幅回路出力側スイッチは、前記第２受信スイッチが導通した際に非導通となることを特徴とする請求項３記載の電子回路。
【請求項５】
前記第１受信スイッチおよび第２受信スイッチはＦＥＴで構成され、前記第２受信スイッチを構成するＦＥＴのゲート幅は前記第１受信スイッチを構成するＦＥＴのゲート幅より小さいことを特徴とする請求項１から４のいずれか一項記載の電子回路。
【請求項６】
前記送信スイッチはＦＥＴで構成され、前記第１受信スイッチを構成するＦＥＴのゲート幅が前記送信スイッチを構成するＦＥＴのゲート幅より小さいことを特徴とする請求項５記載の電子回路。
【請求項７】
前記増幅回路出力側スイッチの段数は前記送信スイッチ、前記第１受信スイッチおよび前記第２受信スイッチの段数より少ないことを特徴とする請求項１から６のいずれか一項記載の電子回路。
【請求項８】
前記第２受信スイッチと前記受信端子との間の前記経路に直列に接続された直列スイッチと、
前記第２受信スイッチと前記直列スイッチとの間のノードとグランド間に接続されたシャントスイッチと、
を具備することを特徴とする請求項１から７のいずれか一項記載の電子回路。
【請求項９】
前記第２受信スイッチと前記受信端子との間の前記経路に直列に接続された直列スイッチと、
前記第２受信スイッチと前記直列スイッチとの間のノードとグランド間に接続されたシャントスイッチと、
を具備し、
前記制御回路は、前記第１受信スイッチをオンした際、前記直列スイッチをオフかつ前記シャントスイッチをオンし、前記第２受信スイッチをオンした際、前記直列スイッチをオンかつ前記シャントスイッチをオフすることを特徴とする請求項２記載の電子回路。
【請求項１】
送信端子から入力された送信信号を前記共通端子に接続する送信スイッチと、
前記共通端子から入力された受信信号を増幅し、受信端子に出力する増幅回路と、
前記共通端子から他のスイッチを介さず入力された前記受信信号を前記増幅回路に接続する第１受信スイッチと、
前記共通端子と前記受信端子との間で前記第１受信スイッチとは並列に接続され、前記共通端子から入力された前記受信信号を前記増幅回路とは別の経路で前記受信端子に接続する第２受信スイッチと、
を具備することを特徴とする電子回路。
【請求項２】
前記送信スイッチ、前記第１受信スイッチおよび前記第２受信スイッチのいずれか１つをオンし、他をオフする制御回路を具備することを特徴とする請求項１記載の電子回路。
【請求項３】
前記増幅回路と、前記第２受信スイッチと前記受信端子との間のノードと、の間を接続する増幅回路出力側スイッチを具備することを特徴とする請求項１または２記載の電子回路。
【請求項４】
前記増幅回路出力側スイッチは、前記第２受信スイッチが導通した際に非導通となることを特徴とする請求項３記載の電子回路。
【請求項５】
前記第１受信スイッチおよび第２受信スイッチはＦＥＴで構成され、前記第２受信スイッチを構成するＦＥＴのゲート幅は前記第１受信スイッチを構成するＦＥＴのゲート幅より小さいことを特徴とする請求項１から４のいずれか一項記載の電子回路。
【請求項６】
前記送信スイッチはＦＥＴで構成され、前記第１受信スイッチを構成するＦＥＴのゲート幅が前記送信スイッチを構成するＦＥＴのゲート幅より小さいことを特徴とする請求項５記載の電子回路。
【請求項７】
前記増幅回路出力側スイッチの段数は前記送信スイッチ、前記第１受信スイッチおよび前記第２受信スイッチの段数より少ないことを特徴とする請求項１から６のいずれか一項記載の電子回路。
【請求項８】
前記第２受信スイッチと前記受信端子との間の前記経路に直列に接続された直列スイッチと、
前記第２受信スイッチと前記直列スイッチとの間のノードとグランド間に接続されたシャントスイッチと、
を具備することを特徴とする請求項１から７のいずれか一項記載の電子回路。
【請求項９】
前記第２受信スイッチと前記受信端子との間の前記経路に直列に接続された直列スイッチと、
前記第２受信スイッチと前記直列スイッチとの間のノードとグランド間に接続されたシャントスイッチと、
を具備し、
前記制御回路は、前記第１受信スイッチをオンした際、前記直列スイッチをオフかつ前記シャントスイッチをオンし、前記第２受信スイッチをオンした際、前記直列スイッチをオンかつ前記シャントスイッチをオフすることを特徴とする請求項２記載の電子回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−１５１７７１（Ｐ２０１１−１５１７７１Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−１６９８３４（Ｐ２０１０−１６９８３４）
【出願日】平成２２年７月２８日（２０１０．７．２８）
【出願人】（０００１５４３２５）住友電工デバイス・イノベーション株式会社 (291)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年７月２８日（２０１０．７．２８）
【出願人】（０００１５４３２５）住友電工デバイス・イノベーション株式会社 (291)
【Ｆターム（参考）】
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