電子部品内蔵基板及びその製造方法とこれを用いた半導体装置
【課題】受動部品を内蔵した状態であっても基板の対称性が保たれ、反りの無い電子部品内蔵基板を実現することができ、且つ、合金形成を伴う材料による受動部品の接続により、安定した接続信頼性を実現することができる電子部品内蔵基板を提供する。
【解決手段】複数層の配線を有する樹脂基板内に受動部品を内蔵してなる電子部品内蔵基板であって、前記受動部品は前記電子部品内蔵基板の前記複数層の中央部の絶縁層内に配置され、前記受動部品は少なくとも２種類以上の金属材料が合金を形成して電気的及び機械的に接続する材料を用いて前記配線層に接続されている電子部品内蔵基板である。
【解決手段】複数層の配線を有する樹脂基板内に受動部品を内蔵してなる電子部品内蔵基板であって、前記受動部品は前記電子部品内蔵基板の前記複数層の中央部の絶縁層内に配置され、前記受動部品は少なくとも２種類以上の金属材料が合金を形成して電気的及び機械的に接続する材料を用いて前記配線層に接続されている電子部品内蔵基板である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受動部品を内蔵する電子部品内蔵基板及びその製造方法と、電子部品内蔵基板を用いた半導体装置に関するものである。
【背景技術】
【０００２】
近年、電子機器の高機能化に伴い、半導体素子駆動周波数の高機能化が進んでいる。この高周波化が進むと、電源から離れた回路でスイッチングを行うと電源配線のコイル成分や抵抗成分で一時的に電圧が下がるという現象が発生しやすくなり、半導体素子の誤動作を引き起こす原因となる。そこで、半導体素子が実装される基板上の電源ラインとグランドライン間にデカップリングコンデンサを配置することにより、安定した電源電圧を確保し、半導体素子の正常な動作を実現している。ところが、このデカップリングコンデンサの効果を最大限に発揮させるためには配線のコイル・抵抗成分の影響を受けないように、半導体素子にできるだけ近い位置に配置させなければならず、従来は半導体素子が実装された基板やそれが更に実装されるマザー基板にコンデンサを配置することで対応してきたが、機器の高性能化の進展により、例え半導体素子の周辺に配置したとしても、半導体素子とデカップリングコンデンサ間の配線の引き回しでさえ影響を及ぼす状態になってきた。
【０００３】
そこで、基板内にコンデンサ部品を埋設し、短配線を試みた電子部品内蔵基板が提案されている。
【０００４】
更には、より効果的な小型化を図るために抵抗部品も内蔵した基板、あるいは低背化が求められるモジュール用基板としても電子部品内蔵基板が提案されている。
【０００５】
以下、従来の電子部品内蔵基板について、図１８を用いて説明する。図１８（Ａ）（Ｂ）は、共に従来の電子部品内蔵基板の断面図である。
【０００６】
図１８（Ｂ）は、図１８（Ａ）の一部を拡大した断面図である。
【０００７】
図１８において、従来の電子部品内蔵基板１は、既存多層配線基板の任意の絶縁層（例えば第２の絶縁層１０７）に電子部品である受動部品１０３が内蔵され、内蔵された受動部品１０３ははんだ等の実装用材料１０５により第１配線パターン１０１に接続したり、場合によっては導電性樹脂材料により第１配線パターン１０１に接続されている。
【０００８】
図１８において、境界面９９を示す点線は、従来の電子部品内蔵基板における第２の絶縁層１０７と、第１の絶縁層１０６との界面を示す。点線で示す境界面９９より、第１の絶縁層１０６側に、電極１０４が形成された受動部品１０３や、第１配線パターン１０１や、実装用材料１０５や、ソルダーレジスト１１１が設けられている。また第２配線パターン１０２や、裏面配線層１０９や、バンプ１２２を用いて、半導体１２１が実装されて、封止樹脂１２３で保護される。また表層配線層１０８を用いて、他の基板（図示していない）に実装することができる。また必要に応じて、スルーホール１１０を設けている。
【０００９】
図１８（Ａ）は、部品内蔵基板の断面であり、図１８（Ｂ）は、境界面９９で示した部分の拡大図に相当する。
【００１０】
なお、この技術の先行技術文献情報としては、例えば、特許文献１、特許文献２、特許文献３が知られている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−２０７３５２１号公報
【特許文献２】特開２００７−０３５６８９号公報
【特許文献３】特開２００７−７３８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
このような従来の電子部品内蔵基板の製造工程においては、内蔵する電子部品であるチップコンデンサやチップ抵抗のようなチップ型の受動部品が実装された２層板あるいは４層板を挟み込む事で内蔵基板を実現していた。また、樹脂層に内蔵する電子部品をはんだで実装する場合は、２次実装時のリフロー時にはんだが再溶融及び膨張することで、はんだ間でショートする現象が知られているので、ソルダーレジストを意図的にリング状に形成してチップ型の受動部品直下の空間を確保し、封止する樹脂を流入させることで、はんだ間のショートを防ぐ試みが成されている。
【００１３】
なお、前記ソルダーレジストをオーバーレジスト構造仕様で採用した場合、特にランド電極が厚い場合、レジスト構造が段差構造となり、レジストとランド電極間界面の密着性を十分に確保できず、樹脂に内蔵された状況の場合、実装に用いた はんだが２次実装時のはんだ再溶融時に前記界面を伝ってフロー、ショートする懸念があった。
【００１４】
更に、はんだを実装するランド電極は、通常、はんだ濡れ性に配慮して光沢銅箔が用いられるが、光沢銅箔と封止する樹脂との密着性が十分に確保できないので、特にランド電極面に、ベタ面が存在する場合はリフロー時の剥離箇所となる懸念があった。
【００１５】
一方、はんだ実装に伴いリフロー等の熱履歴を経て基板寸法が変形している基板とそれ以外の２層配線板を重ね合わせることで電子部品を内蔵した多層配線板を形成することは、各２層配線板を精度良く重ね合わせることが非常に難易度の高い技術を要し、量産化、特に大判化のワークサイズの基板による量産化が困難であるという課題も有している。更にはソルダーレジストを形成する２層板は、その工程上、必要最小限の厚み、例えば、６０μｍ厚程度が必要であり、その結果として、電子部品内蔵基板の基板厚を厚くし、近年求められている薄型化に応えられなくなるという問題点も有している。
【００１６】
更に付け加えるならば、従来構造の部品内蔵基板は、一般的に上下対称構造であるため、反りにくいと考えられるが、ソルダーレジスト構成を含め、僅かな上下非対称な要因により、容易に反りの課題が発生しやすい問題点も有している。
【００１７】
そこで、本発明は上記従来の問題を解決し、電気的特性に優れ、且つ薄型化・コスト・量産性に優れた電子部品内蔵基板とこれを用いた半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
上記目的を達成するために本発明の電子部品内蔵基板は、少なくとも、受動部品と、第１の配線と、前記受動部品と前記第１の配線とを接続する実装用材料と、第１の配線の表面に形成したソルダーレジストと、この実装用材料と、前記受動部品と、前記第１の配線と、前記ソルダーレジストと、を内蔵する絶縁層と、第１、第２の絶縁層と、を有する電子部品内蔵基板であって、前記第１、第２の絶縁層の界面を境界面とし、前記ソルダーレジストは、前記実装用材料をリング状に囲うように形成されたものであり、前記ソルダーレジストは、前記受動部品と接続される前記境界面より前記第１の絶縁層側に形成され、かつ前記受動部品が前記第１の絶縁層内に形成され、前記第１の配線は前記境界面より第２の絶縁層内に埋め込まれ、前記第１の配線の前記第１の絶縁層側を粗面化した電子部品内蔵基板とするものである。
【００１９】
また前記受動部品と接続されるランド実装面が銅箔と銅箔表面に形成した微細な粗面化部を有し、前記接続部位がはんだである場合は、銅箔粗面化部とはんだ接続部との界面に均一な厚みを有するＣｕＳｎ金属間化合物層を有している事を特徴とするものである。
【発明の効果】
【００２０】
上記構成により、受動部品を電子部品内蔵基板の中央の絶縁層内に配置することで、基板の積層方向の対称性を良くし、基板の反りを防止することが可能となるとともに、受動部品を内蔵する層を１つの層に限定し、多層化する層を薄型化できることで、電子部品内蔵基板の厚さが厚くなることを防止できるため量産性に優れ、更には汎用の実装用材料であるはんだを伴う材料による受動部品の接続により、安定した接続信頼性を実現することができる。更に、内蔵部品を実装する電極と前記電極を取り囲むレジストである絶縁層との界面密着性を幅広い設計仕様の範囲において、十分に確保する事ができる。
【００２１】
更に、接続部位がはんだである場合は、微細な銅箔粗面化部とはんだ接続部との界面に均一な厚みを有するＣｕＳｎ金属間化合物層を有する事で安定した接着強度を確保すると同時に、微細な銅箔粗面化部によって封止する樹脂との十分な密着強度を確保することができる。
【図面の簡単な説明】
【００２２】
【図１】（Ａ）（Ｂ）は、それぞれ本発明の実施の形態１による電子部品内蔵基板の断面図
【図２】（ａ）〜（ｇ）は、本発明の実施の形態１による電子部品内蔵基板の製造工程断面図
【図３】通常の粗化処理の一例を示す電子顕微鏡写真
【図４】図３に示した通常の粗化処理について説明する模式図
【図５】本発明の微細マイクロエッチング銅箔粗化表面状態の一例を示す電子顕微鏡写真
【図６】図５で示したマイクロエッチングによる粗化処理について説明する模式図
【図７】通常実施される銅箔粗化処理状態の断面を示す電子顕微鏡写真
【図８】図７を説明する模式図
【図９】従来のめっき粗化面と、マイクロエッチングによる粗化面とを比較する顕微鏡写真
【図１０】図９を説明する模式図
【図１１】図９相当部分の断面の顕微鏡写真
【図１２】図１１の模式図
【図１３】（ａ）〜（ｄ）は、本発明の部品内蔵基板の製造方法を説明する断面図
【図１４】製造方法の一例について説明する断面図
【図１５】（ａ）（ｂ）は、共に本発明の実施の形態５による半導体装置の断面図
【図１６】（Ａ）〜（Ｃ）は、図１５における電極と第１配線パターンとの関係を説明する拡大した部分断面図
【図１７】チップコンデンサを内蔵したインターポーザ基板を用いた半導体パッケージの断面図
【図１８】（Ａ）（Ｂ）は共に従来の電子部品内蔵基板の断面図
【発明を実施するための形態】
【００２３】
（実施の形態１）
以下に、本発明の電子部品内蔵基板及びその製造方法とこれを用いた半導体装置の実施の形態１について、図面を参照して説明する。
【００２４】
図１（Ａ）（Ｂ）は、それぞれ本発明の実施の形態１による電子部品内蔵基板の断面図である。
【００２５】
図１において、９９は境界面、１００は電子部品内蔵基板、１０１は第１配線パターン、１０２は第２配線パターン、１０３は受動部品、１０４は電極、１０５は実装用材料、１０６は第１の絶縁層、１０７は第２の絶縁層、１０８は表層配線層、１０９は裏面配線層、１１０はスルーホール、１１１はソルダーレジストである。
【００２６】
図１（Ａ）は、部品内蔵基板の断面であり、図１（Ｂ）は、境界面９９で示した部分の拡大図に相当する。
【００２７】
実施の形態１の電子部品内蔵基板１００は、図１に示すように、第１配線パターン１０１に、チップコンデンサやチップ抵抗などの受動部品１０３が実装用材料１０５、例えばＳｎ−Ａｇ−Ｃｕ系はんだ材料により電気的及び機械的に接続されており、第１配線パターン１０１と第２配線パターン１０２に挟まれるように中央の第１の絶縁層１０６内に配置されている。また、前記実装用材料１０５が印刷塗布されるランド電極である第１配線パターン１０１は、リング状形状をしたソルダーレジスト１１１に囲まれている。更に、前記第１の絶縁層１０６側に形成したソルダーレジスト１１１はランド電極となる第１配線パターン１０１より下側（すなわち下側の第２の絶縁層１０７側）よりも下側には形成されない構造を取っている。言い換えれば、部品を内蔵する第１の絶縁層と更に多層化を行う第２の絶縁層１０７で図示したような本構造を取ることによって、ソルダーレジスト周りの密着力を確保できる、つまり、ソルダーレジストとランド電極との部位が重なっていても、レジストが前述した図１８のように段差構成になることがない。
【００２８】
一方、前記実装用材料１０５、例えばＳｎ−Ａｇ−Ｃｕ系はんだ材料が印刷塗布されるランド電極層の配線表面処理としては、実装用材料１０５の濡れ性を確保しつつ、封止される樹脂である第１の絶縁層１０６との密着力が確保できる粗化状態が好ましい。
【００２９】
我々は前記条件を満たす銅箔表面粗化状態を鋭意検討した結果、粗面化部の凹凸構造の瘤形状サイズが２μｍ以下の、より好ましくは１．５μｍ以下の、大部分が１μｍ以下のマイクロエッチング構造を取ることによって、絶縁層と前記はんだとの界面に均一な厚み、例えば、約２．５μｍ厚みを有するＣｕ6Ｓｎ5金属間化合物層を形成することによって良好なはんだ濡れ性及び安定した接着強度、たとえば０．５ＫＮ（ＫＮは、キロニュートン）以上の値（剥離ではなく、実装部品破壊モード）が得られることを確認している。
【００３０】
更に、前記粗化処理によって、封止される樹脂との密着強度を１ＫＮレベルの十分な値を確保出来ることを確認している。
【００３１】
また、受動部品１０３は第１配線パターン１０１のみに接続しているものであって、第２配線パターン１０２に対しては接点を持たず、受動部品１０３と第２配線パターン１０２の間には第１の絶縁層１０６が必ず存在している。
【００３２】
第１配線パターン１０１、第２配線パターン１０２は電気導電性を有する物質から成り、例えば、銅（Ｃｕ）箔や導電性樹脂組成物から成る。本発明においては銅箔を所望の形状にパターニングして形成している。第１の絶縁層１０６に用いる第１の絶縁材料１１２としては、ガラス織布に熱硬化性のエポキシ樹脂を含浸させたガラスエポキシプリプレグ、ガラス織布に熱硬化性のビスマレイミド・トリアジン樹脂を含浸させたＢＴレジンプリプレグ、アラミド不織布に熱硬化性のエポキシ樹脂を含浸させたアラミドプリプレグ等を使用することが可能であるが、織布または不織布に熱硬化性樹脂を含浸させた構造であれば、様々な材料を使用することが可能である。また、織布または不織布に熱硬化性樹脂を含浸させたプリプレグ材料以外にも、二酸化珪素やアルミナ等の無機フィラーと熱硬化性樹脂との混合物を用いる事も可能である。
【００３３】
受動部品１０３はチップコンデンサやチップ抵抗のような所望の特性を予め形成され、外面に接続電極１０４を有するチップ型の電子部品である。実装用材料１０５としては、少なくとも２種類以上の金属元素が配合され、各金属同士による合金接続を伴って電気的及び機械的に接続できる材料であり、例えば錫（Ｓｎ）−銀（Ａｇ）系、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）系、錫（Ｓｎ）−亜鉛（Ｚｎ）系、金（Ａｕ）−亜鉛（Ｚｎ）系、錫（Ｓｎ）−アンチモン（Ｓｂ）系などの材料が使用可能であるが、これらの材料に限らず受動部品１０３を実装できる材料であるなら何れの材料も使用可能である。また、材料中の合金の融点が、接合後に高温側へシフトする融点変化型の材料組成であっても良い。
【００３４】
実装用材料１０５に合金接続可能な材料を用いている理由は、受動部品１０３を第１配線パターン１０１に安定して接続させるためである。つまり、近年、チップコンデンサやチップ抵抗のようなチップ型の電子部品の電極１０４は、環境問題への配慮から、最表面部にＳｎめっきが施されているものが主流となっているため、Ａｇ粉を主成分とする導電性接着剤を実装用材料１０５に用いた場合、導電性接着剤による受動部品１０３の接続方式は、導電性接着剤中の熱硬化性樹脂の硬化収縮による圧接接続のみであるので、導電性接着剤中のＡｇと受動部品１０３の電極１０４のＳｎとが単に接触し合って電気的に接続されるものであるが、Ｓｎの融点である２３２℃を超えると簡単にＡｇはＳｎ中に拡散され、導電性接着剤中のＡｇが消失し、接続信頼性を劣化させてしまう。また、比較的低融点金属であるＳｎが施された電極１０４を超音波を用いて直接、第１配線パターン１０１に接続することも非常に難易度の高い技術である。
【００３５】
しかしながら、これらの接続技術に対して、実装用材料１０５に電極１０４表面のＳｎと金属結合をともなって接続できる材料、例えばＳｎ−Ａｇ−Ｃｕ系はんだ材料に代表されるようなはんだ材料を採用することで、強度の強い安定した接続が得られる。更に言えば、はんだ材料がＳｎとＳｎよりも高融点の金属とからなる化合物により表面が覆われた前記金属の粒を含有する構成を有する材料を選択することで、２３２℃を超える温度環境下にさらされても、導電性接着剤のような電極１０４側のＳｎへの拡散が起こることなく、接続信頼性を安定化することが可能となるものである。そして、この実装用材料１０５に少なくとも２種類以上の金属元素を配合することで、受動部品１０３を実装するために単一金属では実現不可能な実装用材料１０５の所望の融点を実現することができるものである。
【００３６】
ただし、何れの材料であっても、第１配線パターン１０１に対して濡れ広がり性がある程度確保され、密着強度が得られる材料が必要である。第１配線パターン１０１上に受動部品１０３を実装するためには、実装用材料１０５が二次実装時のリフロー熱履歴も含め、確実に第１配線パターン１０１上に止まっていなければ接続できないため、リング状のレジスト１１１形状で囲まれている事が好ましい。なお、実装用材料１０５は、環境汚染物質である鉛（Ｐｂ）を含有しない材料であることが重要である。
【００３７】
更にいえば、２次実装時に実施されるリフローにおいて、はんだに代表される実装用材料１０５の形状が維持される構造体であることが重要である。
【００３８】
この第１配線パターン１０１、第１の絶縁層１０６及び第２配線パターン１０２で構成される２層配線板を中心材料として、さらに外側両面に第２の絶縁層１０７及び表層配線層１０８、裏面配線層１０９を形成して多層化する。多層化する際には、スルーホール１１０を通じて引き出された第１の配線パターン１０１からインナービアにより表層配線層１０８、第１配線パターン１０１、第２配線パターン１０２及び裏面配線層１０９を電気的に接続する。
【００３９】
なお、インナービアとなるスルーホール１１０は、導電性ビアペーストを充填した接続方式、あるいは、レーザーで穴加工した後、めっき接続を行うコンフォーマルビア接続形式何れでも構わない。
【００４０】
更に、前記スルーホール１１０を用いて接続された層間接続に導電性樹脂ペーストを用いても構わない。
【００４１】
なお、本実施の形態１では４層基板の例を示しているが、４層基板に固定されるものではなく、必要に応じて更なる偶数層の多層化が可能である。ただし、その際においても受動部品１０３を内蔵する２層配線板を中心材料として両面同時に配線層を形成している。外側両面に形成する第２の絶縁層１０７に用いる第２の絶縁材料１１３は第１の絶縁層１０６を構成する第１の絶縁材料１１２と同様に、ガラス織布に熱硬化性のエポキシ樹脂を含浸させたガラスエポキシプリプレグ、ガラス織布に熱硬化性のビスマレイミド・トリアジン樹脂を含浸させたＢＴレジンプリプレグ、アラミド不織布に熱硬化性のエポキシ樹脂を含浸させたアラミドプリプレグ等を使用することが可能であるが、織布または不織布に熱硬化性樹脂を含浸させた構造であれば、様々な材料を使用することが可能である。また、織布または不織布に熱硬化性樹脂を含浸させたプリプレグ材料以外にも、二酸化珪素やアルミナ等の無機フィラーと熱硬化性樹脂との混合物を用いる事も可能である。
【００４２】
なお、積層後の基板の反りを防止するためには、各材料の線膨張係数に配慮することが非常に重要である。また、表層配線層１０８及び裏面配線層１０９においても第１配線パターン１０１、第２配線パターン１０２と同様に、電気導電性を有する物質から成り、例えば、銅箔や導電性樹脂組成物から成る。本発明においては銅箔を下地として、スルーホール１１０を形成する際に付着したＣｕめっき膜を下地銅箔と同時にパターニングして所望の配線パターンを形成している。
【００４３】
表層配線層１０８、裏面配線層１０９上には、必要に応じてソルダーレジスト１１１を形成しても構わない。なお、ソルダーレジスト１１１を形成する場合には、スルーホール１１０の内部に空間が残らないように導電性材料や絶縁性材料で埋めることが重要である。本実施の形態１では、スルーホール１１０内をソルダーレジスト１１１で直接埋める構造としているが、ソルダーレジスト１１１に限定されるものではなく、低吸湿率、低線膨張係数材料であれば様々な材料を用いることが可能である。
【００４４】
（実施の形態２）
次に本発明の電子部品内蔵基板の製造方法について、実施の形態２として、図面を参照して説明する。
【００４５】
図２（ａ）〜（ｇ）は、本発明の実施の形態２による電子部品内蔵基板の製造工程断面図である。
【００４６】
通常、内蔵基板で用いられるチップ部品実装面は、はんだ濡れ性等を考慮して、光沢銅電極、あるいはＮｉ−Ａｕめっき仕上げしたものが用いられる。しかし、前記表面処理のままでは内蔵する樹脂成分との十分なアンカー効果が得られないため、部品を実装する電極部分のみ、粗化銅箔の上にＮｉ−Ａｕめっきを施す等の処理を加えているが、工数がかかり、費用がかかる問題点を有していた。
【００４７】
そこで図２（ａ）に示すように、銅箔２０１を準備する。銅箔２０１は少なくとも片面側が適度に粗化されていることが望ましい。
【００４８】
更に言えば、基板電極表面が粗面化部の凹凸構造の瘤形状サイズが２μｍ以下となるように粗化された構造を有する事が好ましい。つまり、瘤形状の間隔が２μｍ以内であることが好ましい。
【００４９】
まず図２（ａ）に示すように、はんだ等の実装用材料１０５が印刷または塗布される領域を囲む様にソルダーレジスト１１１をリング状に形成する。
【００５０】
次に、図２（ｂ）に示すように、銅箔２０１の粗化面上に、孔版印刷やディスペンサ等を用いて、Ｓｎ−Ａｇ−Ｃｕ等に代表されるはんだ材料もしくは、少なくとも２種類以上の金属元素が配合されてなる実装用材料１０５を所望の間隔で塗布する。なお、銅箔２０１上に実装用材料１０５を塗布する工程において、銅箔２０１単体では取り扱いが困難な場合には、銅箔２０１の実装用材料１０５を塗布しない面側にフィルムや基板等の補強材料（図示せず）を接着剤等を用いて貼り付けて、銅箔２０１の平面性を安定化させる。もしくは、塗布しない面側にキャリア用の厚い銅箔を貼り付けておき、熱プレスによる積層後、剥離させることによって、実装時の平面性を確保してもよい。本構成によれば、例えば、実装に用いる銅箔及びそれに貼り付けるキャリア用銅箔の貼り付け方法としては、めっき等の方法があり、フラックス洗浄時の超音波の振動にも剥がれる事なく耐えられて好ましい。ただし、補強材料を貼り付ける場合においては、銅箔２０１の補強材料を貼り付ける面は光沢性を有する表面状態であることが望ましい。なぜなら、補強材料は後の工程で取り外す必要があるが、この面が粗化されていると、補強材料の取り外しが困難になるからである。
【００５１】
次に、図２（ｃ）に示すように、銅箔２０１上の実装用材料１０５の所望の位置にチップコンデンサやチップ抵抗などの受動部品１０３を実装し、リフロー等の熱処理により銅箔２０１、実装用材料１０５及び受動部品１０３の電極１０４を接続させる。実装用材料１０５に、はんだ材料がＳｎとＳｎよりも高融点の金属とからなる化合物により表面が覆われた前記金属の粒を含有する合金材料を用いる場合は、合金接続を伴って電気的及び機械的に接続する。この時、実装用材料１０５は図２（ｂ）に示す塗布位置から濡れ広がらないようにしなければならない。
【００５２】
次に、図２（ｄ）に示すように、受動部品１０３を実装した銅箔２０１上に、空間２０６を形成した第１の絶縁材料１１２と銅箔２０２を所定の位置に重ね合わせる。この時、第１の絶縁材料１１２と受動部品１０３が必ず接触しないように、空間２０６は受動部品１０３より大きく形成することが重要である。なお、複数の受動部品１０３が隣接している場合には、空間２０６は隣接する全ての受動部品１０３を囲むように１つの大きな空間２０６としても良い。また、第１の絶縁材料１１２は、受動部品１０３と銅箔２０２が接触しないように、その厚さを設定する必要がある。従って、第１の絶縁材料１１２は厚さの厚い材料を１枚重ね合わせる形態も可能であるが、図２（ｄ）のような複数枚の材料を重ね合わせて所望の厚みを確保する形態を採用することも可能である。なお、銅箔２０２は銅箔２０１と同様に、少なくとも片面側が適度に粗化されており、粗化面側が第１の絶縁材料１１２側に配置することが望ましい。これは、以後の工程で第１の絶縁材料１１２と接着する際に、第１の絶縁材料１１２へのアンカー効果を発現させるためであり、全く粗化されていない光沢面と第１の絶縁材料１１２との接着では、接着力がほとんど期待できないからである。
【００５３】
次に、図２（ｅ）に示すように、図２（ｄ）で重ね合わせたものを熱盤プレス装置（図示せず）を用いて加熱しながら加圧して一体化させ、第１の絶縁材料１１２を加熱加圧して形成した第１の絶縁層１０６内に受動部品１０３を埋め込む。この時、一体化後に銅箔２０２と受動部品１０３とが接することが無いように第１の絶縁層１０６の厚さを設定すると共に、熱盤プレス装置（図示せず）の圧力条件を設定しなければならない。また、受動部品１０３の周囲に気泡を発生することなく受動部品１０３を完全に第１の絶縁層１０６で覆うことが重要である。更に言えば、リング状に形成されたソルダーレジスト１１１により、より受動部品１０３下の空間は確実に確保され、第１の絶縁層１０６を構成する樹脂による封止を完全に行うことができる。結果として、再溶融した半田間による電気的短絡現象を回避する事ができる。なお、銅箔２０１に補助材料（図示せず）を貼り付けている場合には、図２（ｃ）に示す受動部品１０３実装後または図２（ｅ）の銅箔２０１と第１の絶縁層１０６の接着後に、補助材料（図示せず）を銅箔２０１から剥離する。
【００５４】
全層スルーホールめっき構造で内蔵基板を構成する場合は、そのまま図２（ｆ）へ移行するが、内蔵層に独自にインナービアとなるスルーホールを形成し、設計自由度を向上させた全層インナービア構造にするためには、図２（ｆ）に示すように、ドリルで貫通孔２１０を形成し、電解Ｃｕめっき工程を行うことができる。しかる後に、図２（ｆ）に示すように、銅箔２０１及び銅箔２０２を所望の形状に加工して、第１配線パターン１０１及び第２配線パターン１０２を形成し２層配線板を作製する。なお、銅箔２０１及び銅箔２０２に片面粗化箔を使用している場合には、第１配線パターン１０１及び第２配線パターン１０２の外側に面している面を粗化する等、後に形成する第２の絶縁層１０７との接続を良好に行える状態に調整しておくことが重要である。
【００５５】
なお、内蔵層の層間接続方法としては、導電性ビアペーストを充填した接続方法を用いても構わない。前記スルーホールめっき構造を採用した場合は、スルーホール１１０用に穴埋め樹脂を充填する必要があるが、導電性ビアペーストを採用すれば、層間接続と同時に穴埋め効果も実現する事が出来る。
【００５６】
図２（ｇ）は、図２（ａ）のサンプルの断面と上面との関係を、境界面９９で関係付けて説明する合成図である。図２（ｇ）の断面図（すなわち図２（ｇ）上側の図）に示すように、銅箔２０１の上に、ソルダーレジスト１１１をリング状に形成する。
【００５７】
図２（ｇ）の上面図（すなわち図２（ｇ）下側の図）は、銅箔２０１の上に、ソルダーレジスト１１１がリング状に形成された様子を示す。
【００５８】
（実施の形態３）
実施の形態３を用いて、銅箔２０１の粗化について説明する。
【００５９】
基板電極表面が粗面化部の凹凸構造の瘤形状サイズが２μｍ以下となるように粗化された構造を有する事が好ましい。つまり、瘤形状の間隔が２μｍ以内であることが好ましい。
【００６０】
図３は、通常の粗化処理の一例を示す電子顕微鏡写真である。
【００６１】
図４は、図３に示した通常の粗化処理について説明する模式図である。
【００６２】
図３、図４を用いて、通常実施される銅箔粗化処理状態について及び今回の微細マイクロエッチング銅箔粗化表面状態の事例をそれぞれ示す。
【００６３】
図３、図４に示すように、通常の粗化処理は、ピッチが３μｍ以上（例えば、５μｍ程度）であり、粗化の深さも３ミクロン以上（例えば、５μｍ程度）と大きい。そのため、通常の粗化処理では、ピッチが３μｍ以上（更には深さも３μｍ以上）と大きく、この形状が、半田濡れに対して阻害要因となりやすい。
【００６４】
図５は、本発明の微細マイクロエッチング銅箔粗化表面状態の一例を示す電子顕微鏡写真である。
【００６５】
図６は、図５で示したマイクロエッチングによる粗化処理について説明する模式図である。
【００６６】
図５、図６に示すように、マイクロエッチングによる粗化処理の場合、ピッチが２ミクロン以下（例えば、１μｍ〜２μｍ）であり、その深さも１μｍ〜２μｍである。このように、マイクロエッチングの場合、ピッチが２ミクロン以下（更に深さも２ミクロン以下）であり、この形状のため、優れた半田濡れ性を発現することができる。
【００６７】
次に、図７〜図１２を用いて、マイクロエッチング粗化面が有する優れた半田濡れ性について説明する。
【００６８】
図７は、通常実施される銅箔粗化処理状態の断面を示す電子顕微鏡写真である。
【００６９】
図８は図７を説明する模式図である。
【００７０】
図７、図８は、共に銅箔と半田（Ｓｎ−Ａｇ−Ｃｕ半田）との界面を示す断面図である。図７、図８により、ピッチが２ミクロン以下のマイクロエッチングを行なうことで、Ｃｕ3Ｓｎ1やＣｕ6Ｓｎ5のような金属間化合物がその界面に略均一に形成されることが判る。
【００７１】
図７、図８に示すように、発明者らの微細マイクロエッチング銅箔粗化は、通常の粗化処理で得られる凹凸構造よりもきめ細かい構造であり、はんだ濡れ性を阻害せず、むしろ図７、図８に示す様にはんだとの界面にほぼ均一な厚みを有する金属間化合物層を形成することで、良好な接着強度が得られることを見出した。
【００７２】
次に、通常のめっき粗化面（発明者らの測定によるとＲｚ＞３μｍ）と、マイクロエッチングによる粗化面（発明者らの測定によるとＲｚ＝１．０μｍ）について、図９〜図１２を用いて説明する。
【００７３】
図９は、従来のめっき粗化面と、マイクロエッチングによる粗化面とを比較する顕微鏡写真であり、発明者らが試作したサンプルにおける微細マイクロエッチング銅箔粗化の内蔵時の断面状態の事例である。
【００７４】
図１０は、図９を説明する模式図である。
【００７５】
また図１１は図９相当部分の断面の顕微鏡写真、図１２は図１１の模式図である。
【００７６】
図９〜図１２より、通常のめっき粗化面は、Ｒｚが大きい（Ｒｚ＞３μｍ）ことがわかる。一方のマイクロエッチングによる粗化面は、Ｒｚが小さい（例えば、Ｒｚ＝１．０μｍ）ことが判る。
【００７７】
なお、粗化する方法としては、粗化とはんだ濡れ性との両立を実現するため、工程の管理が比較的容易なマイクロエッチング法によって、銅または銅合金の表面を粗化する事が好ましい。より具体的には、表面処理が無機酸および銅の酸化剤からなる主剤と、少なくとも一種のアゾール類および少なくとも一種のエッチング抑制剤からなる助剤とを含む水溶液からなる銅または銅合金のマイクロエッチング剤、ならびに前記マイクロエッチング剤により銅または銅合金の表面をエッチングし粗化する事が好ましい。あるいは、硫酸、過酸化水素からなる主剤と、テトラゾール化合物とホスホン酸系キレート剤からなる助剤とを含む銅または銅合金のマイクロエッチング剤、ならびに前記マイクロエッチング剤により銅または銅合金の表面をエッチングし粗化する事が好ましい。
【００７８】
通常のエッチング法による粗化によるマット面と呼ばれる粗化箔であれば、Ｒｚを１μｍレベルまで低減したとしてもはんだ濡れ性が不適であり、マイクロエッチングする必要性が明確となる。これは、通常の電解粗化銅箔の粗化形状が、凸状に（例えば、図９〜図１２）瘤を付けた形状を有することでアンカー効果が得られているが、本形状は非常に濡れ性の観点からは不適であることが本発明の過程で明確となった。一方、平滑な銅箔形状から、マイクロエッチングで凹状にくり抜く様な粗化形状を形成すると、樹脂成分とのアンカー効果は得られつつ、はんだ濡れ性はむしろ向上することを発見した。これは、以後の工程で第１の絶縁層１０６を形成する第１の絶縁材料１１２と接着する際に、第１の絶縁材料１１２へのアンカー効果を発現させるためであり、全く粗化されていない光沢面と第１の絶縁材料１１２との接着では、２次実装時の界面の接着力がほとんど期待できないからである。
【００７９】
更に、マイクロエッチングで凹状にくり抜く様な粗化形状ではんだ濡れ性を向上させることで、且つ、はんだと粗化銅箔間に略均一なＳｎ−Ｃｕ金属間化合物を形成することで、リフローではんだを溶融させてチップ部品を実装させる工程において、その実装高さばらつきを抑えることができる。樹脂基板に前記チップ部品を少しでも薄い厚みで内蔵する事が求められている背景において、内蔵するチップ部品高さばらつきが抑えられている事は好ましい。
【００８０】
更に付け加えれば、はんだ材料がＳｎとＳｎよりも高融点の金属とからなる化合物を含む場合、すなわち、再リフロー時の融点が高温になる高温はんだを用いる場合は、一次実装時のはんだ溶融時のレベリング効果が不十分な傾向があり、内蔵するチップ部品高さばらつきが大きくなってしまう課題を有していた。しかし、はんだ濡れ性に優れたマイクロエッチングできめ細かい凹凸粗化形状の銅電極を用いて実装することで、レベリング性を向上させ、内蔵するチップ部品高さばらつきを抑制でき、幅広いはんだ材料において好ましい。結果として、より厳しい２次はんだリフロー工程（高温のリフロー）が想定させる用途において、はんだ変形が殆ど無く強固な接続信頼性を有するデバイスを提供できる。
【００８１】
（実施の形態４）
次に、図１３、図１４を用いて、製造方法の一例について説明する。
【００８２】
図１３（ａ）〜（ｄ）は、本発明の部品内蔵基板の製造方法を説明する断面図である。
【００８３】
まず図１３（ａ）に示すように、前述の図２（ｆ）で作製した２層配線板を中心として、表裏面にそれぞれの第２の絶縁材料１１３及び銅箔２０８を重ね合わせ、図１３（ｂ）に示すように、熱盤プレス装置（図示せず）を用いて加熱しながら加圧して一体化させる。なお、銅箔２０８においても、銅箔２０１、２０２と同様に、少なくとも片面側が適度に粗化されており、粗化面側が第２の絶縁材料１１３側に配置することが望ましい。
【００８４】
一方、前述の図２（ｆ）で図示したように既に部品内蔵層となる部分にインナービアとなる貫通孔２１０を設けた場合は、予め導電性ペースト２２１を充填した後、銅箔２０８を重ね合わせて積層体を構成しても良い。あるいは、図１３（ａ）の様に第２の絶縁材料１１３及び銅箔２０８を重ね合わせて積層した後、レーザー加工にてコンフォーマルなビア加工を行い、スルーホールめっきを行っても構わない（図示せず）。
【００８５】
次に、図１３（ｃ）に示すように、所望の位置に貫通孔２１０を形成し、図１３（ｄ）に示すように、めっき２２０を施し、スルーホール１１０により表裏面の銅箔２０８及び第２の絶縁材料１１３を加熱加圧して形成した、第２の絶縁層１０７内に閉じ込められた第１配線パターン１０１及び第２配線パターン１０２を電気的に接続する。
【００８６】
図１４は、製造方法の一例について説明する断面図である。
【００８７】
その後、図１４（ａ）に示すように、表面にめっき２２０が形成された銅箔２０８をめっき２２０と同時に所望の形状に加工して、表層配線層１０８と裏面配線層１０９を形成し、電子部品内蔵基板１００を形成する。また、必要に応じて、図１４（ｂ）に示すように電子部品内蔵基板１００の表裏面にソルダーレジスト１１１を形成しても良い。ただし、ソルダーレジスト１１１を形成する場合には、スルーホール１１０の内部に空間が残らないように導電性材料や絶縁性材料で埋めることが重要である。なお、スルーホール１１０内部に充填する材料は、表裏面に形成するソルダーレジスト１１１と同一材料でも構わない。
【００８８】
以下、実施の形態４に示す電子部品内蔵基板およびその製造方法の特徴について説明する。
【００８９】
本発明の電子部品内蔵基板およびその製造方法においては、銅箔２０１を出発材料とすることにより、一般的なプリント配線板と略同等の製造工程で電子部品内蔵基板１００を製造することができ、内蔵する受動部品１０３を電子部品内蔵基板１００の積層方向に対して中央の絶縁層内に配置しているため、受動部品１０３を内蔵した電子部品内蔵基板１００であっても基板の対称性が保たれ、反りの無い電子部品内蔵基板１００を実現することができ、また、受動部品１０３を内蔵する層を１つの層に限定することで、電子部品内蔵基板１００の厚さが厚くなることを防止できるものである。更にははんだ材料等の汎用実装用材料を用いる事で、Ｓｎめっき等汎用の電極処理をした受動部品の実装、内蔵が可能になる。一方、合金形成を伴う材料による受動部品１０３の接続により、安定した接続信頼性を実現することができるものである。
【００９０】
（実施の形態５）
以下、本発明に係る実施の形態５として、本発明で作成した半導体装置について、図１５を用いて説明する。
【００９１】
図１５（ａ）（ｂ）は、共に本発明の実施の形態５による半導体装置の断面図である。なお、特に説明しない限りは実施の形態１と同一の構造については、同一番号を付与して説明を省略する。
【００９２】
実施の形態５における半導体装置２００は、図１５では示していないが後述する図１７で示すように、実施の形態１の電子部品内蔵基板１００の表層配線層１０８上の所望の位置に半導体１２１を実装した後、封止樹脂１２３で半導体表面を覆っている。なお、本実施の形態では、半導体１２１はバンプ１２２を介したフリップチップ実装構造を示しているが、半導体１２１の実装方法はフリップチップ実装に限定されるものではなく、ワイヤボンド方式やその他様々な接続方式を用いても良い。本実施の形態５に示す半導体装置２００において重要なことは、電子部品内蔵基板１００の受動部品１０３が接続されている層が、半導体１２１を実装している表層配線層１０８を第１層として裏面配線層１０９までの全層数をｎ層とした時、第１層からｎ／２番目の層であるということである。図１５に示す例では、４層基板であるため２番目の層が該当し、多くの場合、ＧＮＤ層を構成する。即ち、半導体１２１の電源及びＧＮＤ端子から最短配線でベタＧＮＤ電極に実装されたチップコンデンサと接続する事が可能である。
【００９３】
更に、本発明のような４層の回路基板であれば、多層化工程で形成されるＬ１２層（すなわち第１層目の電極と第２層目の電極との間を絶縁する絶縁層）と、Ｌ３４層（すなわち第３層目の電極と第４層目の電極との間を絶縁する絶縁層）である第２の絶縁層１０７は、部品内蔵コア層となる部分をベースに形成できるので、薄いプリプレグ、例えば３０μｍ、４０μｍ厚みの絶縁シートを用いた多層化が可能である。
【００９４】
こうすることで、電子部品内蔵基板１００の反りを防止しながら、半導体１２１に対して最も短配線で受動部品１０３を配置することが可能となり、受動部品１０３がチップコンデンサの場合には、半導体の高速スイッチング動作に対して配線長からくるコイル・抵抗成分を低減させ、効果的なデカップリングコンデンサとして機能させることができ、半導体装置２００としての機能を向上させることができる。
【００９５】
実施の形態１等で説明したように、一般的なプリント配線板と略同等の製造工程で電子部品内蔵基板１００を製造することができるが、銅箔２０１を出発材料とすることにより、はんだ等の実装用材料１０５を囲むソルダーレジスト１１１を形成する層と実装用材料１０５が塗布あるいは印刷される接続ランド電極部となる第１配線パターン１０１を異なる層に形成する事ができる。
【００９６】
受動部品１０３のサイズが０６０３サイズあるいは０４０２サイズの場合は、前記リング状のソルダーレジスト１１１には、かなりファインな設計ルールが求められる。図１６を用いて更に詳しく説明する。
【００９７】
図１６（Ａ）〜（Ｃ）は、図１５における電極１０４と第１配線パターン１０１との関係を説明する拡大した部分断面図である。
【００９８】
図１６（Ａ）における矢印は、電極１０４に実装用材料１０５を介して接続された第１配線パターン１０１の受動部品１０３方向の長さを示す。図１６（Ａ）の矢印に示すように、リング状のソルダーレジスト１１１の下面（すなわち、境界面９９を介して、第２の絶縁層１０７側）に、第１配線パターン１０１を設けることで、ソルダーレジスト１１１の段差発生を防止する。なおここで段差とは、前述の図１８（Ａ）（Ｂ）で示したように、ソルダーレジスト１１１の一部が、第１配線パターン１０１の上に乗り上げることで発生する段差である。
【００９９】
図１６（Ｂ）における矢印は、電極１０４に実装用材料１０５を介して接続された第１配線パターン１０１の受動部品１０３方向の長さを示す。図１６（Ｂ）の矢印に示すように、リング状のソルダーレジスト１１１の下面（すなわち、境界面９９を介して、第２の絶縁層１０７側）に、第１配線パターン１０１の一部を重ねることで、ソルダーレジスト１１１の段差発生を防止する。
【０１００】
図１６（Ｃ）における矢印は、電極１０４に実装用材料１０５を介して接続された第１配線パターン１０１の受動部品１０３方向の長さを示す。図１６（Ｃ）の矢印に示すように、リング状のソルダーレジスト１１１の下面（すなわち、境界面９９を介して、第２の絶縁層１０７側）を超えて、第１配線パターン１０１を設けることで、ソルダーレジスト１１１の段差発生を防止する。
【０１０１】
図１６（Ａ）に示される様なクリアランスレジスト構造であれば、ソルダーレジスト１１１とランド電極となる第１配線パターン１０１が同一層に形成されても、段差構造は発生しないが、実際にはソルダーレジスト１１１形成時のアライメントずれ等が発生し、従来事例の図１８に示すように部分的にオーバーレジストになって、段差のある印刷構造になることが多い。設計ルールがラフな時は接着面積が十分に確保出来て問題ないが、ファインな設計ルールでは、段差構造に起因して密着が不十分な界面が発生し、はんだ再溶融時のショート要因を招く事が実施事例より判明している。従って、図１６（Ｂ）に示す様なレジスト構造によって、レジストの段差構造を回避し、各界面の密着強度を確保でき、その結果として、はんだが再溶融してもショートが発生しない高信頼性構造を構築できる。ランド強度用に用いるオーバーレジストの設計ルール自由度が大きく、ファインパターン対応に有利となる。
【０１０２】
更に言えば、ファインパターンのランド設計においては、はんだペーストを滲み無くスキージ印刷する事が重要となる。前記記載したように既存の銅箔配線パターンにソルダーレジスト１１１を形成した場合は、段差が発生する場合が多く、はんだペースト印刷時のスキージの印圧が不安定になるため印圧を上げて行い、はんだペーストが必要以上に濡れ広がり滲んだり、はみ出したりする懸念が発生していた。結果として、リングレジスト構造で、はんだ実装を行う場合は、狭ピッチ印刷時に限界が発生する要因となり、段差無くレジスト形成ができる本発明の構造及び製造方法が有利となる。
【０１０３】
更に言えば、図１６（Ｃ）に示すようにランド電極１０１がレジスト領域を完全に覆うオーバーレジスト構造を実現する事によって、プロセス途中工程で、ソルダーレジスト１１１が見えてしまう事を回避する事が可能となり、部品内蔵コア層単独で活用する場合、ランド電極等のピール強化を図るうえでも有利となる。
【０１０４】
次に、図１７を用いて、前述の図１５で省略した部分について更に詳しく説明する。
【０１０５】
図１７は、チップコンデンサを内蔵したインターポーザ基板を用いた半導体パッケージの断面図である。
【０１０６】
図１７に示す半導体パッケージは、４層で構成されるインターポーザ基板において、第２層目（Ｌ２）のＧＮＤ層にチップコンデンサを配置、内蔵したものである。本構成によれば、表層の第１層目と第２層目の総厚（Ｌ１２層間厚み）をビルドアップ方式で多層化できるため、非常に薄い厚み、例えば、３０μｍ厚みで形成する事が出来、表層に実装する半導体の電極端子と最短の配線長で内蔵したコンデンサ電極と接続する事ができる。その結果として、配線長に起因する等価インダクタンス（ＥＳＬ）を低減する事が出来、効果的にノイズ除去及び電源電圧の安定化に寄与する事が出来る。
【産業上の利用可能性】
【０１０７】
本発明における電子部品内蔵基板とこれを用いた半導体装置、およびその製造方法は、低コストで量産性に優れるため、実用化しやすく、半導体の駆動周波数の高周波化に対応できる半導体装置として有用である。
【符号の説明】
【０１０８】
９９ 境界面
１００ 電子部品内蔵基板
１０１ 第１配線パターン
１０２ 第２配線パターン
１０３ 受動部品
１０４ 電極
１０５ 実装用材料
１０６ 第１の絶縁層
１０７ 第２の絶縁層
１０８ 表層配線層
１０９ 裏面配線層
１１０ スルーホール
１１１ ソルダーレジスト
１１２ 第１の絶縁材料
１１３ 第２の絶縁材料
１２１ 半導体
１２２ バンプ
１２３ 封止樹脂
２００ 半導体装置
２０１ 銅箔
２０２ 銅箔
２０６ 空間
２０８ 銅箔
２１０ 貫通孔
２２０ めっき
【技術分野】
【０００１】
本発明は、受動部品を内蔵する電子部品内蔵基板及びその製造方法と、電子部品内蔵基板を用いた半導体装置に関するものである。
【背景技術】
【０００２】
近年、電子機器の高機能化に伴い、半導体素子駆動周波数の高機能化が進んでいる。この高周波化が進むと、電源から離れた回路でスイッチングを行うと電源配線のコイル成分や抵抗成分で一時的に電圧が下がるという現象が発生しやすくなり、半導体素子の誤動作を引き起こす原因となる。そこで、半導体素子が実装される基板上の電源ラインとグランドライン間にデカップリングコンデンサを配置することにより、安定した電源電圧を確保し、半導体素子の正常な動作を実現している。ところが、このデカップリングコンデンサの効果を最大限に発揮させるためには配線のコイル・抵抗成分の影響を受けないように、半導体素子にできるだけ近い位置に配置させなければならず、従来は半導体素子が実装された基板やそれが更に実装されるマザー基板にコンデンサを配置することで対応してきたが、機器の高性能化の進展により、例え半導体素子の周辺に配置したとしても、半導体素子とデカップリングコンデンサ間の配線の引き回しでさえ影響を及ぼす状態になってきた。
【０００３】
そこで、基板内にコンデンサ部品を埋設し、短配線を試みた電子部品内蔵基板が提案されている。
【０００４】
更には、より効果的な小型化を図るために抵抗部品も内蔵した基板、あるいは低背化が求められるモジュール用基板としても電子部品内蔵基板が提案されている。
【０００５】
以下、従来の電子部品内蔵基板について、図１８を用いて説明する。図１８（Ａ）（Ｂ）は、共に従来の電子部品内蔵基板の断面図である。
【０００６】
図１８（Ｂ）は、図１８（Ａ）の一部を拡大した断面図である。
【０００７】
図１８において、従来の電子部品内蔵基板１は、既存多層配線基板の任意の絶縁層（例えば第２の絶縁層１０７）に電子部品である受動部品１０３が内蔵され、内蔵された受動部品１０３ははんだ等の実装用材料１０５により第１配線パターン１０１に接続したり、場合によっては導電性樹脂材料により第１配線パターン１０１に接続されている。
【０００８】
図１８において、境界面９９を示す点線は、従来の電子部品内蔵基板における第２の絶縁層１０７と、第１の絶縁層１０６との界面を示す。点線で示す境界面９９より、第１の絶縁層１０６側に、電極１０４が形成された受動部品１０３や、第１配線パターン１０１や、実装用材料１０５や、ソルダーレジスト１１１が設けられている。また第２配線パターン１０２や、裏面配線層１０９や、バンプ１２２を用いて、半導体１２１が実装されて、封止樹脂１２３で保護される。また表層配線層１０８を用いて、他の基板（図示していない）に実装することができる。また必要に応じて、スルーホール１１０を設けている。
【０００９】
図１８（Ａ）は、部品内蔵基板の断面であり、図１８（Ｂ）は、境界面９９で示した部分の拡大図に相当する。
【００１０】
なお、この技術の先行技術文献情報としては、例えば、特許文献１、特許文献２、特許文献３が知られている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−２０７３５２１号公報
【特許文献２】特開２００７−０３５６８９号公報
【特許文献３】特開２００７−７３８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
このような従来の電子部品内蔵基板の製造工程においては、内蔵する電子部品であるチップコンデンサやチップ抵抗のようなチップ型の受動部品が実装された２層板あるいは４層板を挟み込む事で内蔵基板を実現していた。また、樹脂層に内蔵する電子部品をはんだで実装する場合は、２次実装時のリフロー時にはんだが再溶融及び膨張することで、はんだ間でショートする現象が知られているので、ソルダーレジストを意図的にリング状に形成してチップ型の受動部品直下の空間を確保し、封止する樹脂を流入させることで、はんだ間のショートを防ぐ試みが成されている。
【００１３】
なお、前記ソルダーレジストをオーバーレジスト構造仕様で採用した場合、特にランド電極が厚い場合、レジスト構造が段差構造となり、レジストとランド電極間界面の密着性を十分に確保できず、樹脂に内蔵された状況の場合、実装に用いた はんだが２次実装時のはんだ再溶融時に前記界面を伝ってフロー、ショートする懸念があった。
【００１４】
更に、はんだを実装するランド電極は、通常、はんだ濡れ性に配慮して光沢銅箔が用いられるが、光沢銅箔と封止する樹脂との密着性が十分に確保できないので、特にランド電極面に、ベタ面が存在する場合はリフロー時の剥離箇所となる懸念があった。
【００１５】
一方、はんだ実装に伴いリフロー等の熱履歴を経て基板寸法が変形している基板とそれ以外の２層配線板を重ね合わせることで電子部品を内蔵した多層配線板を形成することは、各２層配線板を精度良く重ね合わせることが非常に難易度の高い技術を要し、量産化、特に大判化のワークサイズの基板による量産化が困難であるという課題も有している。更にはソルダーレジストを形成する２層板は、その工程上、必要最小限の厚み、例えば、６０μｍ厚程度が必要であり、その結果として、電子部品内蔵基板の基板厚を厚くし、近年求められている薄型化に応えられなくなるという問題点も有している。
【００１６】
更に付け加えるならば、従来構造の部品内蔵基板は、一般的に上下対称構造であるため、反りにくいと考えられるが、ソルダーレジスト構成を含め、僅かな上下非対称な要因により、容易に反りの課題が発生しやすい問題点も有している。
【００１７】
そこで、本発明は上記従来の問題を解決し、電気的特性に優れ、且つ薄型化・コスト・量産性に優れた電子部品内蔵基板とこれを用いた半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
上記目的を達成するために本発明の電子部品内蔵基板は、少なくとも、受動部品と、第１の配線と、前記受動部品と前記第１の配線とを接続する実装用材料と、第１の配線の表面に形成したソルダーレジストと、この実装用材料と、前記受動部品と、前記第１の配線と、前記ソルダーレジストと、を内蔵する絶縁層と、第１、第２の絶縁層と、を有する電子部品内蔵基板であって、前記第１、第２の絶縁層の界面を境界面とし、前記ソルダーレジストは、前記実装用材料をリング状に囲うように形成されたものであり、前記ソルダーレジストは、前記受動部品と接続される前記境界面より前記第１の絶縁層側に形成され、かつ前記受動部品が前記第１の絶縁層内に形成され、前記第１の配線は前記境界面より第２の絶縁層内に埋め込まれ、前記第１の配線の前記第１の絶縁層側を粗面化した電子部品内蔵基板とするものである。
【００１９】
また前記受動部品と接続されるランド実装面が銅箔と銅箔表面に形成した微細な粗面化部を有し、前記接続部位がはんだである場合は、銅箔粗面化部とはんだ接続部との界面に均一な厚みを有するＣｕＳｎ金属間化合物層を有している事を特徴とするものである。
【発明の効果】
【００２０】
上記構成により、受動部品を電子部品内蔵基板の中央の絶縁層内に配置することで、基板の積層方向の対称性を良くし、基板の反りを防止することが可能となるとともに、受動部品を内蔵する層を１つの層に限定し、多層化する層を薄型化できることで、電子部品内蔵基板の厚さが厚くなることを防止できるため量産性に優れ、更には汎用の実装用材料であるはんだを伴う材料による受動部品の接続により、安定した接続信頼性を実現することができる。更に、内蔵部品を実装する電極と前記電極を取り囲むレジストである絶縁層との界面密着性を幅広い設計仕様の範囲において、十分に確保する事ができる。
【００２１】
更に、接続部位がはんだである場合は、微細な銅箔粗面化部とはんだ接続部との界面に均一な厚みを有するＣｕＳｎ金属間化合物層を有する事で安定した接着強度を確保すると同時に、微細な銅箔粗面化部によって封止する樹脂との十分な密着強度を確保することができる。
【図面の簡単な説明】
【００２２】
【図１】（Ａ）（Ｂ）は、それぞれ本発明の実施の形態１による電子部品内蔵基板の断面図
【図２】（ａ）〜（ｇ）は、本発明の実施の形態１による電子部品内蔵基板の製造工程断面図
【図３】通常の粗化処理の一例を示す電子顕微鏡写真
【図４】図３に示した通常の粗化処理について説明する模式図
【図５】本発明の微細マイクロエッチング銅箔粗化表面状態の一例を示す電子顕微鏡写真
【図６】図５で示したマイクロエッチングによる粗化処理について説明する模式図
【図７】通常実施される銅箔粗化処理状態の断面を示す電子顕微鏡写真
【図８】図７を説明する模式図
【図９】従来のめっき粗化面と、マイクロエッチングによる粗化面とを比較する顕微鏡写真
【図１０】図９を説明する模式図
【図１１】図９相当部分の断面の顕微鏡写真
【図１２】図１１の模式図
【図１３】（ａ）〜（ｄ）は、本発明の部品内蔵基板の製造方法を説明する断面図
【図１４】製造方法の一例について説明する断面図
【図１５】（ａ）（ｂ）は、共に本発明の実施の形態５による半導体装置の断面図
【図１６】（Ａ）〜（Ｃ）は、図１５における電極と第１配線パターンとの関係を説明する拡大した部分断面図
【図１７】チップコンデンサを内蔵したインターポーザ基板を用いた半導体パッケージの断面図
【図１８】（Ａ）（Ｂ）は共に従来の電子部品内蔵基板の断面図
【発明を実施するための形態】
【００２３】
（実施の形態１）
以下に、本発明の電子部品内蔵基板及びその製造方法とこれを用いた半導体装置の実施の形態１について、図面を参照して説明する。
【００２４】
図１（Ａ）（Ｂ）は、それぞれ本発明の実施の形態１による電子部品内蔵基板の断面図である。
【００２５】
図１において、９９は境界面、１００は電子部品内蔵基板、１０１は第１配線パターン、１０２は第２配線パターン、１０３は受動部品、１０４は電極、１０５は実装用材料、１０６は第１の絶縁層、１０７は第２の絶縁層、１０８は表層配線層、１０９は裏面配線層、１１０はスルーホール、１１１はソルダーレジストである。
【００２６】
図１（Ａ）は、部品内蔵基板の断面であり、図１（Ｂ）は、境界面９９で示した部分の拡大図に相当する。
【００２７】
実施の形態１の電子部品内蔵基板１００は、図１に示すように、第１配線パターン１０１に、チップコンデンサやチップ抵抗などの受動部品１０３が実装用材料１０５、例えばＳｎ−Ａｇ−Ｃｕ系はんだ材料により電気的及び機械的に接続されており、第１配線パターン１０１と第２配線パターン１０２に挟まれるように中央の第１の絶縁層１０６内に配置されている。また、前記実装用材料１０５が印刷塗布されるランド電極である第１配線パターン１０１は、リング状形状をしたソルダーレジスト１１１に囲まれている。更に、前記第１の絶縁層１０６側に形成したソルダーレジスト１１１はランド電極となる第１配線パターン１０１より下側（すなわち下側の第２の絶縁層１０７側）よりも下側には形成されない構造を取っている。言い換えれば、部品を内蔵する第１の絶縁層と更に多層化を行う第２の絶縁層１０７で図示したような本構造を取ることによって、ソルダーレジスト周りの密着力を確保できる、つまり、ソルダーレジストとランド電極との部位が重なっていても、レジストが前述した図１８のように段差構成になることがない。
【００２８】
一方、前記実装用材料１０５、例えばＳｎ−Ａｇ−Ｃｕ系はんだ材料が印刷塗布されるランド電極層の配線表面処理としては、実装用材料１０５の濡れ性を確保しつつ、封止される樹脂である第１の絶縁層１０６との密着力が確保できる粗化状態が好ましい。
【００２９】
我々は前記条件を満たす銅箔表面粗化状態を鋭意検討した結果、粗面化部の凹凸構造の瘤形状サイズが２μｍ以下の、より好ましくは１．５μｍ以下の、大部分が１μｍ以下のマイクロエッチング構造を取ることによって、絶縁層と前記はんだとの界面に均一な厚み、例えば、約２．５μｍ厚みを有するＣｕ6Ｓｎ5金属間化合物層を形成することによって良好なはんだ濡れ性及び安定した接着強度、たとえば０．５ＫＮ（ＫＮは、キロニュートン）以上の値（剥離ではなく、実装部品破壊モード）が得られることを確認している。
【００３０】
更に、前記粗化処理によって、封止される樹脂との密着強度を１ＫＮレベルの十分な値を確保出来ることを確認している。
【００３１】
また、受動部品１０３は第１配線パターン１０１のみに接続しているものであって、第２配線パターン１０２に対しては接点を持たず、受動部品１０３と第２配線パターン１０２の間には第１の絶縁層１０６が必ず存在している。
【００３２】
第１配線パターン１０１、第２配線パターン１０２は電気導電性を有する物質から成り、例えば、銅（Ｃｕ）箔や導電性樹脂組成物から成る。本発明においては銅箔を所望の形状にパターニングして形成している。第１の絶縁層１０６に用いる第１の絶縁材料１１２としては、ガラス織布に熱硬化性のエポキシ樹脂を含浸させたガラスエポキシプリプレグ、ガラス織布に熱硬化性のビスマレイミド・トリアジン樹脂を含浸させたＢＴレジンプリプレグ、アラミド不織布に熱硬化性のエポキシ樹脂を含浸させたアラミドプリプレグ等を使用することが可能であるが、織布または不織布に熱硬化性樹脂を含浸させた構造であれば、様々な材料を使用することが可能である。また、織布または不織布に熱硬化性樹脂を含浸させたプリプレグ材料以外にも、二酸化珪素やアルミナ等の無機フィラーと熱硬化性樹脂との混合物を用いる事も可能である。
【００３３】
受動部品１０３はチップコンデンサやチップ抵抗のような所望の特性を予め形成され、外面に接続電極１０４を有するチップ型の電子部品である。実装用材料１０５としては、少なくとも２種類以上の金属元素が配合され、各金属同士による合金接続を伴って電気的及び機械的に接続できる材料であり、例えば錫（Ｓｎ）−銀（Ａｇ）系、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）系、錫（Ｓｎ）−亜鉛（Ｚｎ）系、金（Ａｕ）−亜鉛（Ｚｎ）系、錫（Ｓｎ）−アンチモン（Ｓｂ）系などの材料が使用可能であるが、これらの材料に限らず受動部品１０３を実装できる材料であるなら何れの材料も使用可能である。また、材料中の合金の融点が、接合後に高温側へシフトする融点変化型の材料組成であっても良い。
【００３４】
実装用材料１０５に合金接続可能な材料を用いている理由は、受動部品１０３を第１配線パターン１０１に安定して接続させるためである。つまり、近年、チップコンデンサやチップ抵抗のようなチップ型の電子部品の電極１０４は、環境問題への配慮から、最表面部にＳｎめっきが施されているものが主流となっているため、Ａｇ粉を主成分とする導電性接着剤を実装用材料１０５に用いた場合、導電性接着剤による受動部品１０３の接続方式は、導電性接着剤中の熱硬化性樹脂の硬化収縮による圧接接続のみであるので、導電性接着剤中のＡｇと受動部品１０３の電極１０４のＳｎとが単に接触し合って電気的に接続されるものであるが、Ｓｎの融点である２３２℃を超えると簡単にＡｇはＳｎ中に拡散され、導電性接着剤中のＡｇが消失し、接続信頼性を劣化させてしまう。また、比較的低融点金属であるＳｎが施された電極１０４を超音波を用いて直接、第１配線パターン１０１に接続することも非常に難易度の高い技術である。
【００３５】
しかしながら、これらの接続技術に対して、実装用材料１０５に電極１０４表面のＳｎと金属結合をともなって接続できる材料、例えばＳｎ−Ａｇ−Ｃｕ系はんだ材料に代表されるようなはんだ材料を採用することで、強度の強い安定した接続が得られる。更に言えば、はんだ材料がＳｎとＳｎよりも高融点の金属とからなる化合物により表面が覆われた前記金属の粒を含有する構成を有する材料を選択することで、２３２℃を超える温度環境下にさらされても、導電性接着剤のような電極１０４側のＳｎへの拡散が起こることなく、接続信頼性を安定化することが可能となるものである。そして、この実装用材料１０５に少なくとも２種類以上の金属元素を配合することで、受動部品１０３を実装するために単一金属では実現不可能な実装用材料１０５の所望の融点を実現することができるものである。
【００３６】
ただし、何れの材料であっても、第１配線パターン１０１に対して濡れ広がり性がある程度確保され、密着強度が得られる材料が必要である。第１配線パターン１０１上に受動部品１０３を実装するためには、実装用材料１０５が二次実装時のリフロー熱履歴も含め、確実に第１配線パターン１０１上に止まっていなければ接続できないため、リング状のレジスト１１１形状で囲まれている事が好ましい。なお、実装用材料１０５は、環境汚染物質である鉛（Ｐｂ）を含有しない材料であることが重要である。
【００３７】
更にいえば、２次実装時に実施されるリフローにおいて、はんだに代表される実装用材料１０５の形状が維持される構造体であることが重要である。
【００３８】
この第１配線パターン１０１、第１の絶縁層１０６及び第２配線パターン１０２で構成される２層配線板を中心材料として、さらに外側両面に第２の絶縁層１０７及び表層配線層１０８、裏面配線層１０９を形成して多層化する。多層化する際には、スルーホール１１０を通じて引き出された第１の配線パターン１０１からインナービアにより表層配線層１０８、第１配線パターン１０１、第２配線パターン１０２及び裏面配線層１０９を電気的に接続する。
【００３９】
なお、インナービアとなるスルーホール１１０は、導電性ビアペーストを充填した接続方式、あるいは、レーザーで穴加工した後、めっき接続を行うコンフォーマルビア接続形式何れでも構わない。
【００４０】
更に、前記スルーホール１１０を用いて接続された層間接続に導電性樹脂ペーストを用いても構わない。
【００４１】
なお、本実施の形態１では４層基板の例を示しているが、４層基板に固定されるものではなく、必要に応じて更なる偶数層の多層化が可能である。ただし、その際においても受動部品１０３を内蔵する２層配線板を中心材料として両面同時に配線層を形成している。外側両面に形成する第２の絶縁層１０７に用いる第２の絶縁材料１１３は第１の絶縁層１０６を構成する第１の絶縁材料１１２と同様に、ガラス織布に熱硬化性のエポキシ樹脂を含浸させたガラスエポキシプリプレグ、ガラス織布に熱硬化性のビスマレイミド・トリアジン樹脂を含浸させたＢＴレジンプリプレグ、アラミド不織布に熱硬化性のエポキシ樹脂を含浸させたアラミドプリプレグ等を使用することが可能であるが、織布または不織布に熱硬化性樹脂を含浸させた構造であれば、様々な材料を使用することが可能である。また、織布または不織布に熱硬化性樹脂を含浸させたプリプレグ材料以外にも、二酸化珪素やアルミナ等の無機フィラーと熱硬化性樹脂との混合物を用いる事も可能である。
【００４２】
なお、積層後の基板の反りを防止するためには、各材料の線膨張係数に配慮することが非常に重要である。また、表層配線層１０８及び裏面配線層１０９においても第１配線パターン１０１、第２配線パターン１０２と同様に、電気導電性を有する物質から成り、例えば、銅箔や導電性樹脂組成物から成る。本発明においては銅箔を下地として、スルーホール１１０を形成する際に付着したＣｕめっき膜を下地銅箔と同時にパターニングして所望の配線パターンを形成している。
【００４３】
表層配線層１０８、裏面配線層１０９上には、必要に応じてソルダーレジスト１１１を形成しても構わない。なお、ソルダーレジスト１１１を形成する場合には、スルーホール１１０の内部に空間が残らないように導電性材料や絶縁性材料で埋めることが重要である。本実施の形態１では、スルーホール１１０内をソルダーレジスト１１１で直接埋める構造としているが、ソルダーレジスト１１１に限定されるものではなく、低吸湿率、低線膨張係数材料であれば様々な材料を用いることが可能である。
【００４４】
（実施の形態２）
次に本発明の電子部品内蔵基板の製造方法について、実施の形態２として、図面を参照して説明する。
【００４５】
図２（ａ）〜（ｇ）は、本発明の実施の形態２による電子部品内蔵基板の製造工程断面図である。
【００４６】
通常、内蔵基板で用いられるチップ部品実装面は、はんだ濡れ性等を考慮して、光沢銅電極、あるいはＮｉ−Ａｕめっき仕上げしたものが用いられる。しかし、前記表面処理のままでは内蔵する樹脂成分との十分なアンカー効果が得られないため、部品を実装する電極部分のみ、粗化銅箔の上にＮｉ−Ａｕめっきを施す等の処理を加えているが、工数がかかり、費用がかかる問題点を有していた。
【００４７】
そこで図２（ａ）に示すように、銅箔２０１を準備する。銅箔２０１は少なくとも片面側が適度に粗化されていることが望ましい。
【００４８】
更に言えば、基板電極表面が粗面化部の凹凸構造の瘤形状サイズが２μｍ以下となるように粗化された構造を有する事が好ましい。つまり、瘤形状の間隔が２μｍ以内であることが好ましい。
【００４９】
まず図２（ａ）に示すように、はんだ等の実装用材料１０５が印刷または塗布される領域を囲む様にソルダーレジスト１１１をリング状に形成する。
【００５０】
次に、図２（ｂ）に示すように、銅箔２０１の粗化面上に、孔版印刷やディスペンサ等を用いて、Ｓｎ−Ａｇ−Ｃｕ等に代表されるはんだ材料もしくは、少なくとも２種類以上の金属元素が配合されてなる実装用材料１０５を所望の間隔で塗布する。なお、銅箔２０１上に実装用材料１０５を塗布する工程において、銅箔２０１単体では取り扱いが困難な場合には、銅箔２０１の実装用材料１０５を塗布しない面側にフィルムや基板等の補強材料（図示せず）を接着剤等を用いて貼り付けて、銅箔２０１の平面性を安定化させる。もしくは、塗布しない面側にキャリア用の厚い銅箔を貼り付けておき、熱プレスによる積層後、剥離させることによって、実装時の平面性を確保してもよい。本構成によれば、例えば、実装に用いる銅箔及びそれに貼り付けるキャリア用銅箔の貼り付け方法としては、めっき等の方法があり、フラックス洗浄時の超音波の振動にも剥がれる事なく耐えられて好ましい。ただし、補強材料を貼り付ける場合においては、銅箔２０１の補強材料を貼り付ける面は光沢性を有する表面状態であることが望ましい。なぜなら、補強材料は後の工程で取り外す必要があるが、この面が粗化されていると、補強材料の取り外しが困難になるからである。
【００５１】
次に、図２（ｃ）に示すように、銅箔２０１上の実装用材料１０５の所望の位置にチップコンデンサやチップ抵抗などの受動部品１０３を実装し、リフロー等の熱処理により銅箔２０１、実装用材料１０５及び受動部品１０３の電極１０４を接続させる。実装用材料１０５に、はんだ材料がＳｎとＳｎよりも高融点の金属とからなる化合物により表面が覆われた前記金属の粒を含有する合金材料を用いる場合は、合金接続を伴って電気的及び機械的に接続する。この時、実装用材料１０５は図２（ｂ）に示す塗布位置から濡れ広がらないようにしなければならない。
【００５２】
次に、図２（ｄ）に示すように、受動部品１０３を実装した銅箔２０１上に、空間２０６を形成した第１の絶縁材料１１２と銅箔２０２を所定の位置に重ね合わせる。この時、第１の絶縁材料１１２と受動部品１０３が必ず接触しないように、空間２０６は受動部品１０３より大きく形成することが重要である。なお、複数の受動部品１０３が隣接している場合には、空間２０６は隣接する全ての受動部品１０３を囲むように１つの大きな空間２０６としても良い。また、第１の絶縁材料１１２は、受動部品１０３と銅箔２０２が接触しないように、その厚さを設定する必要がある。従って、第１の絶縁材料１１２は厚さの厚い材料を１枚重ね合わせる形態も可能であるが、図２（ｄ）のような複数枚の材料を重ね合わせて所望の厚みを確保する形態を採用することも可能である。なお、銅箔２０２は銅箔２０１と同様に、少なくとも片面側が適度に粗化されており、粗化面側が第１の絶縁材料１１２側に配置することが望ましい。これは、以後の工程で第１の絶縁材料１１２と接着する際に、第１の絶縁材料１１２へのアンカー効果を発現させるためであり、全く粗化されていない光沢面と第１の絶縁材料１１２との接着では、接着力がほとんど期待できないからである。
【００５３】
次に、図２（ｅ）に示すように、図２（ｄ）で重ね合わせたものを熱盤プレス装置（図示せず）を用いて加熱しながら加圧して一体化させ、第１の絶縁材料１１２を加熱加圧して形成した第１の絶縁層１０６内に受動部品１０３を埋め込む。この時、一体化後に銅箔２０２と受動部品１０３とが接することが無いように第１の絶縁層１０６の厚さを設定すると共に、熱盤プレス装置（図示せず）の圧力条件を設定しなければならない。また、受動部品１０３の周囲に気泡を発生することなく受動部品１０３を完全に第１の絶縁層１０６で覆うことが重要である。更に言えば、リング状に形成されたソルダーレジスト１１１により、より受動部品１０３下の空間は確実に確保され、第１の絶縁層１０６を構成する樹脂による封止を完全に行うことができる。結果として、再溶融した半田間による電気的短絡現象を回避する事ができる。なお、銅箔２０１に補助材料（図示せず）を貼り付けている場合には、図２（ｃ）に示す受動部品１０３実装後または図２（ｅ）の銅箔２０１と第１の絶縁層１０６の接着後に、補助材料（図示せず）を銅箔２０１から剥離する。
【００５４】
全層スルーホールめっき構造で内蔵基板を構成する場合は、そのまま図２（ｆ）へ移行するが、内蔵層に独自にインナービアとなるスルーホールを形成し、設計自由度を向上させた全層インナービア構造にするためには、図２（ｆ）に示すように、ドリルで貫通孔２１０を形成し、電解Ｃｕめっき工程を行うことができる。しかる後に、図２（ｆ）に示すように、銅箔２０１及び銅箔２０２を所望の形状に加工して、第１配線パターン１０１及び第２配線パターン１０２を形成し２層配線板を作製する。なお、銅箔２０１及び銅箔２０２に片面粗化箔を使用している場合には、第１配線パターン１０１及び第２配線パターン１０２の外側に面している面を粗化する等、後に形成する第２の絶縁層１０７との接続を良好に行える状態に調整しておくことが重要である。
【００５５】
なお、内蔵層の層間接続方法としては、導電性ビアペーストを充填した接続方法を用いても構わない。前記スルーホールめっき構造を採用した場合は、スルーホール１１０用に穴埋め樹脂を充填する必要があるが、導電性ビアペーストを採用すれば、層間接続と同時に穴埋め効果も実現する事が出来る。
【００５６】
図２（ｇ）は、図２（ａ）のサンプルの断面と上面との関係を、境界面９９で関係付けて説明する合成図である。図２（ｇ）の断面図（すなわち図２（ｇ）上側の図）に示すように、銅箔２０１の上に、ソルダーレジスト１１１をリング状に形成する。
【００５７】
図２（ｇ）の上面図（すなわち図２（ｇ）下側の図）は、銅箔２０１の上に、ソルダーレジスト１１１がリング状に形成された様子を示す。
【００５８】
（実施の形態３）
実施の形態３を用いて、銅箔２０１の粗化について説明する。
【００５９】
基板電極表面が粗面化部の凹凸構造の瘤形状サイズが２μｍ以下となるように粗化された構造を有する事が好ましい。つまり、瘤形状の間隔が２μｍ以内であることが好ましい。
【００６０】
図３は、通常の粗化処理の一例を示す電子顕微鏡写真である。
【００６１】
図４は、図３に示した通常の粗化処理について説明する模式図である。
【００６２】
図３、図４を用いて、通常実施される銅箔粗化処理状態について及び今回の微細マイクロエッチング銅箔粗化表面状態の事例をそれぞれ示す。
【００６３】
図３、図４に示すように、通常の粗化処理は、ピッチが３μｍ以上（例えば、５μｍ程度）であり、粗化の深さも３ミクロン以上（例えば、５μｍ程度）と大きい。そのため、通常の粗化処理では、ピッチが３μｍ以上（更には深さも３μｍ以上）と大きく、この形状が、半田濡れに対して阻害要因となりやすい。
【００６４】
図５は、本発明の微細マイクロエッチング銅箔粗化表面状態の一例を示す電子顕微鏡写真である。
【００６５】
図６は、図５で示したマイクロエッチングによる粗化処理について説明する模式図である。
【００６６】
図５、図６に示すように、マイクロエッチングによる粗化処理の場合、ピッチが２ミクロン以下（例えば、１μｍ〜２μｍ）であり、その深さも１μｍ〜２μｍである。このように、マイクロエッチングの場合、ピッチが２ミクロン以下（更に深さも２ミクロン以下）であり、この形状のため、優れた半田濡れ性を発現することができる。
【００６７】
次に、図７〜図１２を用いて、マイクロエッチング粗化面が有する優れた半田濡れ性について説明する。
【００６８】
図７は、通常実施される銅箔粗化処理状態の断面を示す電子顕微鏡写真である。
【００６９】
図８は図７を説明する模式図である。
【００７０】
図７、図８は、共に銅箔と半田（Ｓｎ−Ａｇ−Ｃｕ半田）との界面を示す断面図である。図７、図８により、ピッチが２ミクロン以下のマイクロエッチングを行なうことで、Ｃｕ3Ｓｎ1やＣｕ6Ｓｎ5のような金属間化合物がその界面に略均一に形成されることが判る。
【００７１】
図７、図８に示すように、発明者らの微細マイクロエッチング銅箔粗化は、通常の粗化処理で得られる凹凸構造よりもきめ細かい構造であり、はんだ濡れ性を阻害せず、むしろ図７、図８に示す様にはんだとの界面にほぼ均一な厚みを有する金属間化合物層を形成することで、良好な接着強度が得られることを見出した。
【００７２】
次に、通常のめっき粗化面（発明者らの測定によるとＲｚ＞３μｍ）と、マイクロエッチングによる粗化面（発明者らの測定によるとＲｚ＝１．０μｍ）について、図９〜図１２を用いて説明する。
【００７３】
図９は、従来のめっき粗化面と、マイクロエッチングによる粗化面とを比較する顕微鏡写真であり、発明者らが試作したサンプルにおける微細マイクロエッチング銅箔粗化の内蔵時の断面状態の事例である。
【００７４】
図１０は、図９を説明する模式図である。
【００７５】
また図１１は図９相当部分の断面の顕微鏡写真、図１２は図１１の模式図である。
【００７６】
図９〜図１２より、通常のめっき粗化面は、Ｒｚが大きい（Ｒｚ＞３μｍ）ことがわかる。一方のマイクロエッチングによる粗化面は、Ｒｚが小さい（例えば、Ｒｚ＝１．０μｍ）ことが判る。
【００７７】
なお、粗化する方法としては、粗化とはんだ濡れ性との両立を実現するため、工程の管理が比較的容易なマイクロエッチング法によって、銅または銅合金の表面を粗化する事が好ましい。より具体的には、表面処理が無機酸および銅の酸化剤からなる主剤と、少なくとも一種のアゾール類および少なくとも一種のエッチング抑制剤からなる助剤とを含む水溶液からなる銅または銅合金のマイクロエッチング剤、ならびに前記マイクロエッチング剤により銅または銅合金の表面をエッチングし粗化する事が好ましい。あるいは、硫酸、過酸化水素からなる主剤と、テトラゾール化合物とホスホン酸系キレート剤からなる助剤とを含む銅または銅合金のマイクロエッチング剤、ならびに前記マイクロエッチング剤により銅または銅合金の表面をエッチングし粗化する事が好ましい。
【００７８】
通常のエッチング法による粗化によるマット面と呼ばれる粗化箔であれば、Ｒｚを１μｍレベルまで低減したとしてもはんだ濡れ性が不適であり、マイクロエッチングする必要性が明確となる。これは、通常の電解粗化銅箔の粗化形状が、凸状に（例えば、図９〜図１２）瘤を付けた形状を有することでアンカー効果が得られているが、本形状は非常に濡れ性の観点からは不適であることが本発明の過程で明確となった。一方、平滑な銅箔形状から、マイクロエッチングで凹状にくり抜く様な粗化形状を形成すると、樹脂成分とのアンカー効果は得られつつ、はんだ濡れ性はむしろ向上することを発見した。これは、以後の工程で第１の絶縁層１０６を形成する第１の絶縁材料１１２と接着する際に、第１の絶縁材料１１２へのアンカー効果を発現させるためであり、全く粗化されていない光沢面と第１の絶縁材料１１２との接着では、２次実装時の界面の接着力がほとんど期待できないからである。
【００７９】
更に、マイクロエッチングで凹状にくり抜く様な粗化形状ではんだ濡れ性を向上させることで、且つ、はんだと粗化銅箔間に略均一なＳｎ−Ｃｕ金属間化合物を形成することで、リフローではんだを溶融させてチップ部品を実装させる工程において、その実装高さばらつきを抑えることができる。樹脂基板に前記チップ部品を少しでも薄い厚みで内蔵する事が求められている背景において、内蔵するチップ部品高さばらつきが抑えられている事は好ましい。
【００８０】
更に付け加えれば、はんだ材料がＳｎとＳｎよりも高融点の金属とからなる化合物を含む場合、すなわち、再リフロー時の融点が高温になる高温はんだを用いる場合は、一次実装時のはんだ溶融時のレベリング効果が不十分な傾向があり、内蔵するチップ部品高さばらつきが大きくなってしまう課題を有していた。しかし、はんだ濡れ性に優れたマイクロエッチングできめ細かい凹凸粗化形状の銅電極を用いて実装することで、レベリング性を向上させ、内蔵するチップ部品高さばらつきを抑制でき、幅広いはんだ材料において好ましい。結果として、より厳しい２次はんだリフロー工程（高温のリフロー）が想定させる用途において、はんだ変形が殆ど無く強固な接続信頼性を有するデバイスを提供できる。
【００８１】
（実施の形態４）
次に、図１３、図１４を用いて、製造方法の一例について説明する。
【００８２】
図１３（ａ）〜（ｄ）は、本発明の部品内蔵基板の製造方法を説明する断面図である。
【００８３】
まず図１３（ａ）に示すように、前述の図２（ｆ）で作製した２層配線板を中心として、表裏面にそれぞれの第２の絶縁材料１１３及び銅箔２０８を重ね合わせ、図１３（ｂ）に示すように、熱盤プレス装置（図示せず）を用いて加熱しながら加圧して一体化させる。なお、銅箔２０８においても、銅箔２０１、２０２と同様に、少なくとも片面側が適度に粗化されており、粗化面側が第２の絶縁材料１１３側に配置することが望ましい。
【００８４】
一方、前述の図２（ｆ）で図示したように既に部品内蔵層となる部分にインナービアとなる貫通孔２１０を設けた場合は、予め導電性ペースト２２１を充填した後、銅箔２０８を重ね合わせて積層体を構成しても良い。あるいは、図１３（ａ）の様に第２の絶縁材料１１３及び銅箔２０８を重ね合わせて積層した後、レーザー加工にてコンフォーマルなビア加工を行い、スルーホールめっきを行っても構わない（図示せず）。
【００８５】
次に、図１３（ｃ）に示すように、所望の位置に貫通孔２１０を形成し、図１３（ｄ）に示すように、めっき２２０を施し、スルーホール１１０により表裏面の銅箔２０８及び第２の絶縁材料１１３を加熱加圧して形成した、第２の絶縁層１０７内に閉じ込められた第１配線パターン１０１及び第２配線パターン１０２を電気的に接続する。
【００８６】
図１４は、製造方法の一例について説明する断面図である。
【００８７】
その後、図１４（ａ）に示すように、表面にめっき２２０が形成された銅箔２０８をめっき２２０と同時に所望の形状に加工して、表層配線層１０８と裏面配線層１０９を形成し、電子部品内蔵基板１００を形成する。また、必要に応じて、図１４（ｂ）に示すように電子部品内蔵基板１００の表裏面にソルダーレジスト１１１を形成しても良い。ただし、ソルダーレジスト１１１を形成する場合には、スルーホール１１０の内部に空間が残らないように導電性材料や絶縁性材料で埋めることが重要である。なお、スルーホール１１０内部に充填する材料は、表裏面に形成するソルダーレジスト１１１と同一材料でも構わない。
【００８８】
以下、実施の形態４に示す電子部品内蔵基板およびその製造方法の特徴について説明する。
【００８９】
本発明の電子部品内蔵基板およびその製造方法においては、銅箔２０１を出発材料とすることにより、一般的なプリント配線板と略同等の製造工程で電子部品内蔵基板１００を製造することができ、内蔵する受動部品１０３を電子部品内蔵基板１００の積層方向に対して中央の絶縁層内に配置しているため、受動部品１０３を内蔵した電子部品内蔵基板１００であっても基板の対称性が保たれ、反りの無い電子部品内蔵基板１００を実現することができ、また、受動部品１０３を内蔵する層を１つの層に限定することで、電子部品内蔵基板１００の厚さが厚くなることを防止できるものである。更にははんだ材料等の汎用実装用材料を用いる事で、Ｓｎめっき等汎用の電極処理をした受動部品の実装、内蔵が可能になる。一方、合金形成を伴う材料による受動部品１０３の接続により、安定した接続信頼性を実現することができるものである。
【００９０】
（実施の形態５）
以下、本発明に係る実施の形態５として、本発明で作成した半導体装置について、図１５を用いて説明する。
【００９１】
図１５（ａ）（ｂ）は、共に本発明の実施の形態５による半導体装置の断面図である。なお、特に説明しない限りは実施の形態１と同一の構造については、同一番号を付与して説明を省略する。
【００９２】
実施の形態５における半導体装置２００は、図１５では示していないが後述する図１７で示すように、実施の形態１の電子部品内蔵基板１００の表層配線層１０８上の所望の位置に半導体１２１を実装した後、封止樹脂１２３で半導体表面を覆っている。なお、本実施の形態では、半導体１２１はバンプ１２２を介したフリップチップ実装構造を示しているが、半導体１２１の実装方法はフリップチップ実装に限定されるものではなく、ワイヤボンド方式やその他様々な接続方式を用いても良い。本実施の形態５に示す半導体装置２００において重要なことは、電子部品内蔵基板１００の受動部品１０３が接続されている層が、半導体１２１を実装している表層配線層１０８を第１層として裏面配線層１０９までの全層数をｎ層とした時、第１層からｎ／２番目の層であるということである。図１５に示す例では、４層基板であるため２番目の層が該当し、多くの場合、ＧＮＤ層を構成する。即ち、半導体１２１の電源及びＧＮＤ端子から最短配線でベタＧＮＤ電極に実装されたチップコンデンサと接続する事が可能である。
【００９３】
更に、本発明のような４層の回路基板であれば、多層化工程で形成されるＬ１２層（すなわち第１層目の電極と第２層目の電極との間を絶縁する絶縁層）と、Ｌ３４層（すなわち第３層目の電極と第４層目の電極との間を絶縁する絶縁層）である第２の絶縁層１０７は、部品内蔵コア層となる部分をベースに形成できるので、薄いプリプレグ、例えば３０μｍ、４０μｍ厚みの絶縁シートを用いた多層化が可能である。
【００９４】
こうすることで、電子部品内蔵基板１００の反りを防止しながら、半導体１２１に対して最も短配線で受動部品１０３を配置することが可能となり、受動部品１０３がチップコンデンサの場合には、半導体の高速スイッチング動作に対して配線長からくるコイル・抵抗成分を低減させ、効果的なデカップリングコンデンサとして機能させることができ、半導体装置２００としての機能を向上させることができる。
【００９５】
実施の形態１等で説明したように、一般的なプリント配線板と略同等の製造工程で電子部品内蔵基板１００を製造することができるが、銅箔２０１を出発材料とすることにより、はんだ等の実装用材料１０５を囲むソルダーレジスト１１１を形成する層と実装用材料１０５が塗布あるいは印刷される接続ランド電極部となる第１配線パターン１０１を異なる層に形成する事ができる。
【００９６】
受動部品１０３のサイズが０６０３サイズあるいは０４０２サイズの場合は、前記リング状のソルダーレジスト１１１には、かなりファインな設計ルールが求められる。図１６を用いて更に詳しく説明する。
【００９７】
図１６（Ａ）〜（Ｃ）は、図１５における電極１０４と第１配線パターン１０１との関係を説明する拡大した部分断面図である。
【００９８】
図１６（Ａ）における矢印は、電極１０４に実装用材料１０５を介して接続された第１配線パターン１０１の受動部品１０３方向の長さを示す。図１６（Ａ）の矢印に示すように、リング状のソルダーレジスト１１１の下面（すなわち、境界面９９を介して、第２の絶縁層１０７側）に、第１配線パターン１０１を設けることで、ソルダーレジスト１１１の段差発生を防止する。なおここで段差とは、前述の図１８（Ａ）（Ｂ）で示したように、ソルダーレジスト１１１の一部が、第１配線パターン１０１の上に乗り上げることで発生する段差である。
【００９９】
図１６（Ｂ）における矢印は、電極１０４に実装用材料１０５を介して接続された第１配線パターン１０１の受動部品１０３方向の長さを示す。図１６（Ｂ）の矢印に示すように、リング状のソルダーレジスト１１１の下面（すなわち、境界面９９を介して、第２の絶縁層１０７側）に、第１配線パターン１０１の一部を重ねることで、ソルダーレジスト１１１の段差発生を防止する。
【０１００】
図１６（Ｃ）における矢印は、電極１０４に実装用材料１０５を介して接続された第１配線パターン１０１の受動部品１０３方向の長さを示す。図１６（Ｃ）の矢印に示すように、リング状のソルダーレジスト１１１の下面（すなわち、境界面９９を介して、第２の絶縁層１０７側）を超えて、第１配線パターン１０１を設けることで、ソルダーレジスト１１１の段差発生を防止する。
【０１０１】
図１６（Ａ）に示される様なクリアランスレジスト構造であれば、ソルダーレジスト１１１とランド電極となる第１配線パターン１０１が同一層に形成されても、段差構造は発生しないが、実際にはソルダーレジスト１１１形成時のアライメントずれ等が発生し、従来事例の図１８に示すように部分的にオーバーレジストになって、段差のある印刷構造になることが多い。設計ルールがラフな時は接着面積が十分に確保出来て問題ないが、ファインな設計ルールでは、段差構造に起因して密着が不十分な界面が発生し、はんだ再溶融時のショート要因を招く事が実施事例より判明している。従って、図１６（Ｂ）に示す様なレジスト構造によって、レジストの段差構造を回避し、各界面の密着強度を確保でき、その結果として、はんだが再溶融してもショートが発生しない高信頼性構造を構築できる。ランド強度用に用いるオーバーレジストの設計ルール自由度が大きく、ファインパターン対応に有利となる。
【０１０２】
更に言えば、ファインパターンのランド設計においては、はんだペーストを滲み無くスキージ印刷する事が重要となる。前記記載したように既存の銅箔配線パターンにソルダーレジスト１１１を形成した場合は、段差が発生する場合が多く、はんだペースト印刷時のスキージの印圧が不安定になるため印圧を上げて行い、はんだペーストが必要以上に濡れ広がり滲んだり、はみ出したりする懸念が発生していた。結果として、リングレジスト構造で、はんだ実装を行う場合は、狭ピッチ印刷時に限界が発生する要因となり、段差無くレジスト形成ができる本発明の構造及び製造方法が有利となる。
【０１０３】
更に言えば、図１６（Ｃ）に示すようにランド電極１０１がレジスト領域を完全に覆うオーバーレジスト構造を実現する事によって、プロセス途中工程で、ソルダーレジスト１１１が見えてしまう事を回避する事が可能となり、部品内蔵コア層単独で活用する場合、ランド電極等のピール強化を図るうえでも有利となる。
【０１０４】
次に、図１７を用いて、前述の図１５で省略した部分について更に詳しく説明する。
【０１０５】
図１７は、チップコンデンサを内蔵したインターポーザ基板を用いた半導体パッケージの断面図である。
【０１０６】
図１７に示す半導体パッケージは、４層で構成されるインターポーザ基板において、第２層目（Ｌ２）のＧＮＤ層にチップコンデンサを配置、内蔵したものである。本構成によれば、表層の第１層目と第２層目の総厚（Ｌ１２層間厚み）をビルドアップ方式で多層化できるため、非常に薄い厚み、例えば、３０μｍ厚みで形成する事が出来、表層に実装する半導体の電極端子と最短の配線長で内蔵したコンデンサ電極と接続する事ができる。その結果として、配線長に起因する等価インダクタンス（ＥＳＬ）を低減する事が出来、効果的にノイズ除去及び電源電圧の安定化に寄与する事が出来る。
【産業上の利用可能性】
【０１０７】
本発明における電子部品内蔵基板とこれを用いた半導体装置、およびその製造方法は、低コストで量産性に優れるため、実用化しやすく、半導体の駆動周波数の高周波化に対応できる半導体装置として有用である。
【符号の説明】
【０１０８】
９９ 境界面
１００ 電子部品内蔵基板
１０１ 第１配線パターン
１０２ 第２配線パターン
１０３ 受動部品
１０４ 電極
１０５ 実装用材料
１０６ 第１の絶縁層
１０７ 第２の絶縁層
１０８ 表層配線層
１０９ 裏面配線層
１１０ スルーホール
１１１ ソルダーレジスト
１１２ 第１の絶縁材料
１１３ 第２の絶縁材料
１２１ 半導体
１２２ バンプ
１２３ 封止樹脂
２００ 半導体装置
２０１ 銅箔
２０２ 銅箔
２０６ 空間
２０８ 銅箔
２１０ 貫通孔
２２０ めっき
【特許請求の範囲】
【請求項１】
少なくとも、
受動部品と、第１の配線と、前記受動部品と前記第１の配線とを接続する実装用材料と、第１の配線の表面に形成したソルダーレジストと、この実装用材料と、前記受動部品と、前記第１の配線と、前記ソルダーレジストと、を内蔵する第１、第２の絶縁層と、
を有する電子部品内蔵基板であって、
前記第１、第２の絶縁層の界面を境界面とし、
前記ソルダーレジストは、前記実装用材料をリング状に囲うように形成されたものであり、
前記ソルダーレジストは、前記受動部品と接続される前記境界面より前記第１の絶縁層側に形成され、
かつ前記受動部品が前記第１の絶縁層内に形成され、
前記第１の配線は前記境界面より第２の絶縁層内に埋め込まれ、
前記第１の配線の前記第１の絶縁層側を粗面化した電子部品内蔵基板。
【請求項２】
前記受動部品と基板電極とを電気的に接続する部位がはんだで構成された請求項１記載の電子部品内蔵基板。
【請求項３】
前記受動部品と接続されるランド実装面が銅箔と銅箔表面に形成した粗面化部を有し、前記接続部位であるはんだとの界面に略均一な厚みを有するＣｕＳｎ金属間化合物層を有している事を特徴とする請求項１記載の電子部品内蔵基板。
【請求項４】
前記粗面化部の瘤構造物の間隔が２μｍ以下であることを特徴とする請求項３記載の電子部品内蔵基板。
【請求項５】
前記はんだ材料がＳｎとＳｎよりも高融点の金属とからなる化合物により表面が覆われた前記金属の粒を含有する構成を有する請求項１記載の電子部品内蔵基板。
【請求項６】
基板に内蔵される受動部品と基板電極とを電気的に接続する部位がリング状に形成された第２の絶縁層に囲まれた構造において、前記第２の絶縁層と前記基板電極とが、重なる領域を有する請求項１記載の電子部品内蔵基板。
【請求項７】
前記受動部品がチップコンデンサである請求項１に記載の電子部品内蔵基板。
【請求項８】
前記受動部品がチップコンデンサとチップ抵抗である請求項１に記載の電子部品内蔵基板。
【請求項９】
請求項１〜３のいずれか１つに記載の受動部品を内蔵してなる電子部品内蔵基板の表層配線層に半導体を実装した半導体装置。
【請求項１０】
前記複数層の配線はｎ層の偶数層からなり、前記半導体を実装する前記表層配線層を第１層として前記ｎ層まで各々の層を順番付けしたときｎ／２番目の層に前記受動部品が配置されている請求項４に記載の半導体装置。
【請求項１１】
受動部品実装用として前記受動部品と基板電極とを電気的に接続する部位がリング状に形成されたソルダーレジストに囲まれた構造であり
銅箔上に受動部品実装用材料を塗布する工程と、
前記受動部品実装用材料上に受動部品を実装する工程と、
前記受動部品を実装済みの前記銅箔上に前記受動部品より大きな空間を有する第１の絶縁材料を重ねる工程と、
前記第１の絶縁材料上に第２の銅箔を重ねる工程と、
前記銅箔及び前記第１の絶縁材料及び前記第２の銅箔を加熱しながら加圧して一体化させた後、前記銅箔を所望の第１配線パターンに加工するとともに前記第２の銅箔を所望の第２配線パターンに加工して２層配線板を形成する工程と、前記２層配線板を中心部に配置して上下に第２の絶縁材料を積層することにより前記基板電極が第２の絶縁材料に埋め込まれ、多層配線層を形成する工程とを備えた電子部品内蔵基板の製造方法。
【請求項１２】
前記受動部品実装用として前記受動部品と電気的に接続する部位の基板電極の表面処理が無機酸および銅の酸化剤からなる主剤と、少なくとも一種のアゾール類および少なくとも一種のエッチング抑制剤からなる助剤とを含む水溶液からなる銅または銅合金のマイクロエッチング剤、ならびに前記マイクロエッチング剤により銅または銅合金の表面をエッチングし、粗化部の瘤形状のピッチが１．５μｍ以下となる微細粗化構造を形成する事を特徴とする請求項１１記載の電子部品内蔵基板の製造方法。
【請求項１３】
前記受動部品実装用として前記受動部品と電気的に接続する部位の基板電極の表面処理が硫酸、過酸化水素からなる主剤と、テトラゾール化合物とホスホン酸系キレート剤からなる助剤とを含む銅または銅合金のマイクロエッチング剤、ならびに前記マイクロエッチング剤により銅または銅合金の表面をエッチングし、粗化部の瘤形状のピッチが２．０μｍ以下となる微細粗化構造を形成する事を特徴とする請求項１１記載の電子部品内蔵基板の製造方法。
【請求項１４】
前記多層配線層はスルーホール接続により電気的に接続されている請求１１に記載の電子部品内蔵基板の製造方法。
【請求項１】
少なくとも、
受動部品と、第１の配線と、前記受動部品と前記第１の配線とを接続する実装用材料と、第１の配線の表面に形成したソルダーレジストと、この実装用材料と、前記受動部品と、前記第１の配線と、前記ソルダーレジストと、を内蔵する第１、第２の絶縁層と、
を有する電子部品内蔵基板であって、
前記第１、第２の絶縁層の界面を境界面とし、
前記ソルダーレジストは、前記実装用材料をリング状に囲うように形成されたものであり、
前記ソルダーレジストは、前記受動部品と接続される前記境界面より前記第１の絶縁層側に形成され、
かつ前記受動部品が前記第１の絶縁層内に形成され、
前記第１の配線は前記境界面より第２の絶縁層内に埋め込まれ、
前記第１の配線の前記第１の絶縁層側を粗面化した電子部品内蔵基板。
【請求項２】
前記受動部品と基板電極とを電気的に接続する部位がはんだで構成された請求項１記載の電子部品内蔵基板。
【請求項３】
前記受動部品と接続されるランド実装面が銅箔と銅箔表面に形成した粗面化部を有し、前記接続部位であるはんだとの界面に略均一な厚みを有するＣｕＳｎ金属間化合物層を有している事を特徴とする請求項１記載の電子部品内蔵基板。
【請求項４】
前記粗面化部の瘤構造物の間隔が２μｍ以下であることを特徴とする請求項３記載の電子部品内蔵基板。
【請求項５】
前記はんだ材料がＳｎとＳｎよりも高融点の金属とからなる化合物により表面が覆われた前記金属の粒を含有する構成を有する請求項１記載の電子部品内蔵基板。
【請求項６】
基板に内蔵される受動部品と基板電極とを電気的に接続する部位がリング状に形成された第２の絶縁層に囲まれた構造において、前記第２の絶縁層と前記基板電極とが、重なる領域を有する請求項１記載の電子部品内蔵基板。
【請求項７】
前記受動部品がチップコンデンサである請求項１に記載の電子部品内蔵基板。
【請求項８】
前記受動部品がチップコンデンサとチップ抵抗である請求項１に記載の電子部品内蔵基板。
【請求項９】
請求項１〜３のいずれか１つに記載の受動部品を内蔵してなる電子部品内蔵基板の表層配線層に半導体を実装した半導体装置。
【請求項１０】
前記複数層の配線はｎ層の偶数層からなり、前記半導体を実装する前記表層配線層を第１層として前記ｎ層まで各々の層を順番付けしたときｎ／２番目の層に前記受動部品が配置されている請求項４に記載の半導体装置。
【請求項１１】
受動部品実装用として前記受動部品と基板電極とを電気的に接続する部位がリング状に形成されたソルダーレジストに囲まれた構造であり
銅箔上に受動部品実装用材料を塗布する工程と、
前記受動部品実装用材料上に受動部品を実装する工程と、
前記受動部品を実装済みの前記銅箔上に前記受動部品より大きな空間を有する第１の絶縁材料を重ねる工程と、
前記第１の絶縁材料上に第２の銅箔を重ねる工程と、
前記銅箔及び前記第１の絶縁材料及び前記第２の銅箔を加熱しながら加圧して一体化させた後、前記銅箔を所望の第１配線パターンに加工するとともに前記第２の銅箔を所望の第２配線パターンに加工して２層配線板を形成する工程と、前記２層配線板を中心部に配置して上下に第２の絶縁材料を積層することにより前記基板電極が第２の絶縁材料に埋め込まれ、多層配線層を形成する工程とを備えた電子部品内蔵基板の製造方法。
【請求項１２】
前記受動部品実装用として前記受動部品と電気的に接続する部位の基板電極の表面処理が無機酸および銅の酸化剤からなる主剤と、少なくとも一種のアゾール類および少なくとも一種のエッチング抑制剤からなる助剤とを含む水溶液からなる銅または銅合金のマイクロエッチング剤、ならびに前記マイクロエッチング剤により銅または銅合金の表面をエッチングし、粗化部の瘤形状のピッチが１．５μｍ以下となる微細粗化構造を形成する事を特徴とする請求項１１記載の電子部品内蔵基板の製造方法。
【請求項１３】
前記受動部品実装用として前記受動部品と電気的に接続する部位の基板電極の表面処理が硫酸、過酸化水素からなる主剤と、テトラゾール化合物とホスホン酸系キレート剤からなる助剤とを含む銅または銅合金のマイクロエッチング剤、ならびに前記マイクロエッチング剤により銅または銅合金の表面をエッチングし、粗化部の瘤形状のピッチが２．０μｍ以下となる微細粗化構造を形成する事を特徴とする請求項１１記載の電子部品内蔵基板の製造方法。
【請求項１４】
前記多層配線層はスルーホール接続により電気的に接続されている請求１１に記載の電子部品内蔵基板の製造方法。
【図１】
【図２】
【図４】
【図８】
【図１０】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図３】
【図５】
【図６】
【図７】
【図９】
【図１１】
【図２】
【図４】
【図８】
【図１０】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図３】
【図５】
【図６】
【図７】
【図９】
【図１１】
【公開番号】特開２０１１−６０８７５（Ｐ２０１１−６０８７５Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２００９−２０６６３１（Ｐ２００９−２０６６３１）
【出願日】平成２１年９月８日（２００９．９．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２１年９月８日（２００９．９．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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