電気光学装置および電子機器
【課題】表示領域ａとダミー表示領域ｂとの差を、より小さくする。
【解決手段】表示領域ａにおいて画素電極１１８は、所定のピッチでマトリクス状に配列する。表示領域ａを囲むダミー表示領域ｂにおいて設けられるダミー画素電極１３１は、画素電極１１８と同一層からなり、かつ画素電極１１８に等しいサイズおよびピッチで島状に配列する。ダミー画素電極１３１は、画素電極１１８よりも下層の配線を介して互いに相互接続されている。
【解決手段】表示領域ａにおいて画素電極１１８は、所定のピッチでマトリクス状に配列する。表示領域ａを囲むダミー表示領域ｂにおいて設けられるダミー画素電極１３１は、画素電極１１８と同一層からなり、かつ画素電極１１８に等しいサイズおよびピッチで島状に配列する。ダミー画素電極１３１は、画素電極１１８よりも下層の配線を介して互いに相互接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置および該電気光学装置を用いた電子機器に関する。
【背景技術】
【０００２】
電気光学装置、例えば液晶パネルは、一対の素子基板と対向基板とが一定の間隙を保ちつつ貼り合わせられるとともに、この間隙に液晶が封入された構成となっている。素子基板のうち、対向基板に対向する面には画素電極が画素毎にマトリクス状に配列する。一方、対向基板のうち、素子基板に対向する面には、コモン電極が、すべての画素電極に対向するように設けられている。
このような液晶パネルのうち、特に表示領域が対角で１インチ以下のような、例えばプロジェクターのライトバルブに適用される液晶パネルには、画素電極の有無によって生じる段差が液晶配向の乱れや光学的な散乱などを生じさせて、コントラスト比を低下させてしまうことがある。この段差を解消するために、画素電極が配列する表示領域の外側の領域にも、表示には寄与しないが、画素電極と同一層からなる導電パターンを、画素電極とほぼ同じ密度で設けて、表示領域の内と外とで平坦度に差が発生し難くする技術が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２６７９３７号公報（図４参照）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記導電パターンは、画素電極と同じサイズの電極を、縦および横で隣り合うもの同士で接続してパターン化したものである。このため、接続部分の面積が増えるので、表示領域の外側の領域に設けられる導電パターンは、画素電極と同じ密度にはならず、結局、平坦度に差が生じてしまう、という問題があった。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、表示領域と、その表示領域の外側の領域との平坦度の差を、より小さくすることが可能な技術を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一実施形態に係る電気光学装置にあっては、素子基板と、前記素子基板と対向配置され、前記素子基板との対向側にコモン電極を有する対向基板と、を具備し、前記素子基板は、前記対向基板との対向側に形成され、画素毎に所定のピッチで配列する複数の画素電極と、平面視したときに前記複数の画素電極の外側に位置し、前記画素を駆動する駆動回路と、平面視したときに前記駆動回路と前記複数の画素電極との間で、前記複数の画素電極を囲むように設けられ、前記複数の画素電極と同一層からなり、前記複数の画素電極と実質的に等しいサイズおよびピッチで島状に配列する複数のダミー画素電極と、前記複数の画素電極と異なる層に配設され、前記複数のダミー画素電極のうち、少なくとも一の方向に隣り合うダミー画素電極同士を電気的に接続する配線と、を含むことを特徴とする。この構成によれば、画素電極とダミー画素電極とは実質的にサイズおよびピッチが等しいので、平坦度の差を従来技術と比較して小さくすることが可能となる。さらに配線を介してダミー画素電極に画素電極とは独立した電圧を共通に印加することも可能になる。
【０００６】
上記構成において、前記素子基板は、複数の走査線と、平面視したときに前記複数の走査線と交差する複数のデータ線と、断面視したときに前記データ線と前記画素電極との間に設けられ、平面視したときに前記データ線を覆うように形成されて、所定の電圧が印加されるシールド電極と、を有し、前記画素電極は、平面視したときに前記複数の走査線と前記複数のデータ線との各交差に対応してそれぞれ設けられ、前記配線は、前記シールド電極と同一層からなり、前記所定の電圧が印加される構成としても良い。この構成によれば、配線として、画素電極とデータ線との容量カップリングを抑えるシールド電極と同一層を用いることができる。また、この構成において、前記コモン電極には、所定のコモン電圧が印加され、前記所定の電圧は、前記コモン電圧とするのが好ましい。こうすると、ダミー画素電極およびコモン電極で例えば液晶のような電気光学物質が挟持される場合に、当該電気光学物質への印加電圧をゼロにすることができる。
【０００７】
上記構成において、前記素子基板は、複数の走査線と、平面視したときに前記複数の走査線と交差する複数のデータ線と、を有し、前記画素電極は、平面視したときに前記複数の走査線と前記複数のデータ線との各交差に対応してそれぞれ設けられ、前記駆動回路は、前記複数の走査線の両端側から、前記複数の走査線の各々をそれぞれ駆動する２つの走査線駆動回路と、前記複数のデータ線の一端側から、前記複数のデータ線の各々を駆動するデータ線駆動回路と、を有する構成としても良い。この構成において、前記配線は、前記データ線とは異なる電極層からなる第１配線であり、前記複数のダミー画素電極のうち、前記データ線駆動回路と前記複数の画素電極との間に位置するものは、前記第１配線を介して互いが接続された構成が好ましい。この構成によれば、データ線とは異なる電極層からなる第１配線を用いてダミー画素電極を相互に接続することができる。このような配線としては半導体層のソース・ドレイン領域に接続するための中継電極層や、走査線と同一層からなるゲート電極層などをパターニングしたものを用いることができる。また、前記配線は、前記データ線と同一層の電極層からなる第２配線であり、前記複数のダミー画素電極のうち、前記走査線駆動回路と前記複数の画素電極との間に位置するものは、前記第２配線を介して互いが接続された構成も好ましい。この構成によれば、データ線と同一層からなる第２配線を用いてダミー画素電極を相互に接続することができる。このように、配線として既存の導電層を用いると、製造プロセスの複雑化を防止することができる。
【０００８】
上記構成において、前記ダミー画素電極には、前記コモン電圧よりも所定値だけ高位の電圧と、前記所定値だけ低位の電圧とが所定の周期で交互に印加される構成としても良い。このように構成すれば、ダミー画素電極およびコモン電極で液晶が挟持される場合に、当該液晶に印加される電圧をゼロにすることができる上に、液晶に印加される電圧実効値がゼロのときに反射率または透過率が最小とならない場合であっても、ダミー表示領域における反射率または透過率を最小にさせることができる。もちろん、反射率または透過率が最小になる電圧でなくても良い。例えば、前記コモン電圧が印加しても良い。このように構成すれば、例えばダミー画素電極およびコモン電極で挟持される液晶に印加される電圧をゼロにすることができる。
【０００９】
上記構成において、平面視したときに、前記画素電極の隙間および前記ダミー画素電極の隙間に、それぞれ絶縁材が埋め込まれた構成としても良い。このように構成すると、表示領域からダミー表示領域にかけて生じる段差を、極めて小さくすることが可能となる。
また、上記構成において、平面視したときに前記ダミー画素電極を囲む位置に設けられ、前記画素電極と同一層からなり、前記ダミー画素電極とは非接続の導電パターンを有する構成としても良い。このように構成すると、ダミー表示領域から外側領域にかけて生じる段差も少なくすることが可能となる。
【００１０】
また、本発明の一実施形態に係る電気光学装置は、素子基板と、前記素子基板と対向配置され、前記素子基板との対向側にコモン電極を有する対向基板と、を具備し、前記素子基板は、前記対向基板との対向側に形成され、画素毎に所定のピッチで配列する複数の画素電極と、平面視したときに前記複数の画素電極の外側に位置し、前記画素を駆動する駆動回路と、平面視したときに前記駆動回路と前記複数の画素電極との間で、前記複数の画素電極を囲むように設けられ、前記複数の画素電極と同一層からなり、前記複数の画素電極と実質的に等しい密度になるように島状に配列する複数のダミー電極と、前記複数の画素電極と異なる層に配設され、前記複数のダミー画素電極のうち、少なくとも一の方向に隣り合うダミー画素電極同士を電気的に接続する配線と、を含むことを特徴とする。この構成によれば、画素電極とダミー画素電極とは密度が等しいので、平坦度の差を従来技術と比較して小さくすることが可能となる。さらに配線を介してダミー画素電極に画素電極とは独立した電圧を共通に印加することも可能になる。
【００１１】
なお、本発明は、電気光学装置のほか、当該電気光学装置を含む電子機器としても概念することが可能である。このような電子機器としては、電気光学装置による光変調画像を拡大投射するプロジェクターが挙げられる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係る液晶パネルの構成を示す図である。
【図２】液晶パネルにおける回路構成を示す図である。
【図３】液晶パネルにおける画素の等価回路を示す図である。
【図４】液晶パネルにおける画素構成を示す平面図である。
【図５】液晶パネルにおける画素構成を示す平面図である。
【図６】液晶パネルにおける画素構成を示す平面図である。
【図７】液晶パネルにおける画素の断面構成を示す図である。
【図８】液晶パネルにおける素子基板の各領域を説明するための図である。
【図９】各領域の区分を示す図である。
【図１０】Ｋ領域における電極構成を示す図である。
【図１１】ダミー表示領域の断面構成を示す図である。
【図１２】ダミー表示領域の断面構成を示す図である。
【図１３】外側領域の断面構成を示す図である。
【図１４】Ｌ領域における電極構成を示す図である。
【図１５】第２実施形態に係る液晶パネルの回路構成を示す図である。
【図１６】液晶パネルの各領域の区分を示す平面図である。
【図１７】Ｍ領域における電極構成を示す図である。
【図１８】液晶パネルにおけるダミー表示領域の断面構成を示す図である。
【図１９】Ｎ領域における電極構成を示す図である。
【図２０】液晶パネルにおけるダミー表示領域の断面構成を示す図である。
【図２１】液晶パネルにおけるダミー表示領域の断面構成を示す図である。
【図２２】ダミー画素電極に印加される信号Ｖ１の電圧波形を示す図である。
【図２３】信号Ｖ１の電圧Ｖｍを説明するための電圧−反射率特性を示す図である。
【図２４】液晶パネルを適用したプロジェクターの構成を示す図である。
【図２５】Ｋ領域における電極構成の別の例を示す図である。
【図２６】Ｋ領域における電極構成のさらに別の例を示す図である。
【図２７】Ｋ領域における電極構成のさらに別の例を示す図である。
【発明を実施するための形態】
【００１３】
＜第１実施形態＞
以下、本発明の第１実施形態について説明する。
第１実施形態に係る反射型の液晶パネルは、後述するプロジェクターのライトバルブとして用いられる。なお、第１実施形態に係る液晶パネルの特徴部分は、主に、表示領域の外側に位置するダミー表示領域のダミー画素電極にある。ただし、ダミー画素電極の構成層や当該ダミー画素電極への配線などが、表示領域の導電層といかなる関係にあるのかを説明する必要がある。
このため、まず、液晶パネル１００の構造の概略について説明する。
なお、以下の図においては、各層、各部材、各領域などを認識可能な大きさとするために、縮尺を異ならせている場合がある。
【００１４】
図１（Ａ）は、第１実施形態に係る液晶パネル１００の構造を示す斜視図であり、図１（Ｂ）は、図１（Ａ）におけるＨ−ｈ線で破断した断面図である。
これらの図に示されるように、液晶パネル１００は、画素電極１１８が形成された素子基板１０１と、コモン電極１０８が設けられた対向基板１０２とが、スペーサー（図示省略）を含むシール材９０によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられ、この間隙に例えばＶＡ（Virtical Alignment）型の液晶１０５が封入された構造になっている。
【００１５】
素子基板１０１および対向基板１０２には、それぞれガラスや石英などの光透過性を有する基板が用いられる。素子基板１０１にあっては、対向基板１０２よりも図１（Ａ）においてＹ方向のサイズが長いが、奥側（ｈ側）が揃えられているので、素子基板１０１の手前側（Ｈ側）の一辺が対向基板１０２から張り出している。この張り出した領域にＸ方向に沿って複数の端子１０７が設けられている。なお、複数の端子１０７は、ＦＰＣ（Flexible Printed Circuits）基板に接続されて、外部上位装置から各種信号や各種電圧、映像信号が供給される。
なお、本実施形態においては、素子基板１０１に光透過性を有しない基板、例えばシリコン基板を用いて、液晶パネルを、いわゆるＬＣＯＳ（Liquid Crystal on Silicon）型として構成しても良い。
【００１６】
素子基板１０１において、対向基板１０２と対向する面に形成された画素電極１１８は、詳細には後述するが、アルミニウムなどの反射性金属層をパターニングしたものである。対向基板１０２において、素子基板１０１と対向する面に設けられたコモン電極１０８は、ＩＴＯ（Indium Tin Oxide）などの透明性を有する導電層である。
なお、シール材９０は、後述するように対向基板１０２の内縁に沿って額縁状に形成されるが、液晶１０５を封入するために、その一部が実際には開口している。このため、液晶１０５の封入後に、その開口部分が封止材９２によって封止されている。また、素子基板１０１の対向面および対向基板１０２の対向面には、電圧無印加状態において液晶分子を基板面の法線方向に沿って配向させる配向膜がそれぞれ設けられるが、図１（Ｂ）では省略されている。
【００１７】
ここで、図１（Ｂ）で示した素子基板１０１の領域ａ、ｂ、ｃについて、図８および図９を参照して説明する。図８は、対向基板１０２の側から、すなわち観察側からみたときの素子基板１０１を示す平面図であり、図９は、図８のうち領域ａ、ｂ、ｃを抜き出して示す図である。なお、図８においては図１（Ａ）で示したシール材９０の開口部分および封止材９２を省略している。
図８または図９において、ａは、表示に寄与する画素電極１１８がマトリクス状に配列する表示領域である。ｂは、表示領域ａよりも外側に位置し、かつ、当該表示領域ａと、データ線駆動回路１６０および走査線駆動回路１７０の駆動回路が設けられた周辺回路領域との間に位置するダミー表示領域であり、表示領域ａを囲む領域である。ｃについては、ダミー表示領域ｂのさらに外側から素子基板１０１の縁端部までの外側領域であり、導通点９４や端子１０７が配列する部分が除かれる。換言すれば、ダミー表示領域ｂとは、表示領域ａと外側領域ｂの間の領域である。
【００１８】
次に、液晶パネル１００の電気的な構成について図２を参照して説明する。ここで、図２は、図８および図９とは反対に、図１（Ａ）において下方から、すなわち背面側から平面視したときの位置関係を示している。
上述したように、液晶パネル１００は、素子基板１０１と対向基板１０２とが一定の間隙を保って貼り合わせられるとともに、この間隙に、液晶１０５が挟持されている。素子基板１０１のうち、対向基板１０２との対向面には、複数ｍ行の走査線１１２が図においてＸ方向に沿って設けられる一方、複数ｎ列のデータ線１１４が、Ｙ方向に沿って、かつ、各走査線１１２と互いに電気的に絶縁を保って設けられている。
表示領域ａでは、ｍ行の走査線１１２とｎ列のデータ線１１４との交差のそれぞれに対応して、スイッチング素子の一例としてｎチャネル型のＴＦＴ１１６と、反射性を有する画素電極１１８との組が設けられている。ＴＦＴ１１６のゲート電極は走査線１１２に接続され、ソース電極がデータ線１１４に接続され、ドレイン電極が画素電極１１８に接続されている。このため、本実施形態において表示領域ａには、画素電極１１８がｍ行ｎ列でマトリクス状に配列することになる。
【００１９】
なお、図２において、背面側からみた素子基板１０１の対向面は、紙面奥側になるので、走査線１１２や、データ線１１４、ＴＦＴ１１６、画素電極１１８などについては、破線で示すべきであるが、見難くなるので、それぞれ実線で示している。また、本実施形態では、データ線１１４を区別するために、図２において左から順に１、２、３、…、（ｎ−１）、ｎ列目という呼び方をする場合がある。同様に、走査線１１２を区別するために、図２において上から順に１、２、３、…、（ｍ−１）、ｍ行目という呼び方をする場合がある。
【００２０】
データ線駆動回路１６０は、１、２、３、…、ｎ列目のデータ線１１４を、データ線１１４の一端側から駆動する。詳細にはデータ線駆動回路１６０は、端子１０７を介して供給された映像信号を、同じく端子１０７を介して供給された各種制御信号によって１、２、３、…、ｎ列のデータ線１１４に分配し保持させて、データ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘｎとして供給する。また、データ線駆動回路１６０は、図８に示されるように、外側領域ｃのうち、複数の端子１０７が設けられた一辺の領域に設けられる。
２つの走査線駆動回路１７０は、１、２、３、…、ｍ行目の走査線１１２を一端側および他端側の両方向から駆動する。詳細には、走査線駆動回路１７０は、端子１０７を介して供給された各種制御信号によって走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍをそれぞれ生成し、１、２、３、…、ｍ行目の走査線１１２の両側から供給する。また、走査線駆動回路１７０は、図８に示されるように、外側領域ｃのうち、データ線駆動回路１６０が形成される領域に隣接する二辺の領域にそれぞれ設けられる。
【００２１】
一方、対向基板１０２のうち、素子基板１０１との対向面には、透明性を有するコモン電極１０８が全面にわたって設けられる。コモン電極１０８には、素子基板１０１において、端子１０７、配線１０７ａ、および、対向基板１０２との導通点９４を順次介して、電圧ＬＣcomが印加される。なお、導通点９４は、平面視したときに図８に示されるように基板内周縁に形成されたシール材９０の枠外の四隅にそれぞれ位置し、銀ペーストなどの導通材によってコモン電極１０８へと導通が図られている。
【００２２】
図３は、表示領域ａにおける画素１１０の等価回路を示す図であり、走査線１１２とデータ線１１４との交差に対応して、画素電極１１８とコモン電極１０８とで液晶１０５を挟持した液晶素子１２０が配列した構成となる。
なお、図２では省略したが、実際には図３に示されるように、液晶素子１２０に対して並列に補助容量（蓄積容量）１２５が設けられる。この補助容量１２５は、一端が画素電極１１８およびＴＦＴ１１６のドレイン電極に接続され、他端が容量線１１５に共通接続されている。本実施形態では、容量線１１５には、コモン電極１０８と同じ電圧ＬＣcom
が印加される。
【００２３】
このような構成において、走査線駆動回路１７０が、ある１行の走査線１１２を選択して、当該走査線１１２をＨレベルにすると、当該走査線１１２にゲート電極が接続されたＴＦＴ１１６がオン状態になり、画素電極１１８がデータ線１１４に電気的に接続された状態になる。このため、走査線１１２がＨレベルであるときに、データ線駆動回路１６０が、階調に応じた電圧のデータ信号をデータ線１１４に供給すると、当該データ信号は、オン状態になったＴＦＴ１１６を介して画素電極１１８に印加される。走査線１１２がＬレベルになると、ＴＦＴ１１６はオフ状態になるが、画素電極１１８に印加された電圧は液晶素子１２０の容量性および補助容量１２５によって保持される。
走査線駆動回路１７０は、１行目からｍ行目までの走査線１１２を順番に選択するとともに、データ線駆動回路１６０が、選択された走査線１１２に位置する１行分の画素に対しデータ信号を、データ線１１４を介して供給することによって、すべての液晶素子１２０に階調に応じた電圧が印加・保持される。この動作が１フレーム（１垂直走査期間）毎に繰り返される。
このため、本実施形態において、データ線駆動回路１６０および走査線駆動回路１７０は、画素１１０（液晶素子１２０）を駆動する駆動回路として機能する。
一方、液晶素子１２０では、画素電極１１８およびコモン電極１０８の間によって生じる電界の強さに応じて液晶１０５の分子配向状態が変化する。
【００２４】
図１（Ａ）または（Ｂ）において対向基板１０２の側である観察側から入射した光は、図示省略した偏光子、対向基板１０２、コモン電極１０８、液晶１０５という経路を辿った後、画素電極１１８によって反射して、それまでとは逆向きの経路を辿って出射する。このときに液晶素子１２０に入射する光量に対して出射する光量の比率、すなわち反射率は、液晶素子１２０に印加・保持された電圧が高くなるにつれて、大きくなる。
このようにして、液晶パネル１００では、液晶素子１２０毎に反射率が変化するので、液晶素子１２０が、表示すべき画像の最小単位である画素として機能することになる。液晶素子１２０は、平面視したときに画素電極１１８で規定されるので、画素電極１１８の配列する領域が上述した表示領域ａになる。
【００２５】
続いて、素子基板１０１のうち、表示領域ａの素子構造について説明する。
図４〜図６は、画素の構成を示す平面図であり、図７は、図４〜図６のＪ−ｊ線で破断した部分断面図である。なお、図４〜図６では、素子基板１０１を対向面から平面視したときに構造を説明するために、層間絶縁膜など非導電膜の図示を省略するとともに、図４は、素子構造のうちデータ線層までを、図５は、シールド電極層を、図６は、画素電極層を、それぞれ示している。
【００２６】
まず、図７に示されるように、素子基板１０１の基材である基板１１には、下地絶縁膜４０が設けられ、さらに下地絶縁膜４０にポリシリコンからなる半導体層３０が設けられている。半導体層３０の表面は、熱酸化による絶縁膜３２で覆われている。半導体層３０の平面形状については、図４において縦方向に、すなわち、後に形成されるデータ線１１４が延在する方向に、長手が延在する矩形に形成されている。
走査線１１２は、図４において横方向に延在するとともに、矩形に形成された半導体層３０の中央部で直行するように配設されている。この結果、図４および図７に示されるように、半導体層３０のうち、走査線１１２と重なる部分がチャネル領域３０ａになる。
半導体層３０のうち、チャネル領域３０ａに対し図７において左側（図４では下側）がソース領域３０ｓであり、図７において右側（図４では上側）がドレイン領域３０ｄである。このうち、ソース領域３０ｓは、絶縁膜３２および第１層間絶縁膜４１をそれぞれ開孔するコンタクトホール５１を介して中継電極６１に接続されている。ドレイン領域３０ｄも同様に、絶縁膜３２および第１層間絶縁膜４１をそれぞれ開孔するコンタクトホール５２を介して中継電極６２に接続されている。
【００２７】
中継電極６１、６２は、第１層間絶縁膜４１上に成膜された導電性のポリシリコン膜（電極層２０）をそれぞれパターニングしたものである。中継電極６１の平面形状については、コンタクトホール５１よりも一回り大きい程度であり、上層に位置するデータ線１１４からの分岐部分に隠れてしまうので、図４では省略されている。一方、中継電極６２については、半導体層３０を覆うように図４において縦方向に延在する部分と、走査線１１２を覆うように横方向に延在する部分とを含む略Ｔ字形状となっている。
図７において第１層間絶縁膜４１または中継電極６１、６２を覆うように誘電体層３４が成膜されている。なお、誘電体層３４は、例えばシリコン酸化膜である。
【００２８】
データ線１１４および容量電極１１５ｂは、誘電体層３４を覆うように形成された導電性の二層膜をパターニングしたものである。詳細には、データ線１１４および容量電極１１５ｂは、下層として成膜された導電性のポリシリコン膜と、上層として成膜されたアルミニウム膜との二層膜（データ線層２１）をパターニングしたものである。
ここで、「下層（上層）」とは、製造プロセスで先（後）に形成される層、または、対向面から遠い（近い）層を指す概念である。
データ線１１４については、図４において半導体層３０の左隣に、走査線１１２と直交する縦方向に延在するとともに、半導体層３０におけるソース領域３０ｓ（中継電極６１）に向かって分岐するように形成されて、誘電体層３４を開孔するコンタクトホール５０を介して中継電極６１に接続されている。したがって、データ線１１４は、中継電極６１を介してソース領域３０ｓに接続されることになる。
容量電極１１５ｂについては、中継電極６２を覆うように略Ｔ字形状となっているが、ドレイン領域３０ｄに繋がるコンタクトホール５３を避けるために、一部、切り欠かれた形状になっている。
【００２９】
図７において、データ線１１４、容量電極１１５ｂまたは誘電体層３４を覆うように第２層間絶縁膜４２が形成されている。中継電極７１およびシールド電極７２は、第２層間絶縁膜４２を覆うように形成された導電性の二層膜をパターニングしたものである。詳細には、中継電極７１およびシールド電極７２は、下層として成膜されたアルミニウム膜と、上層として成膜された窒化チタン膜との二層膜（シールド電極層２２）をパターニングしたものである。
中継電極７１は、第２層間絶縁膜４２および誘電体層３４をそれぞれ開孔するコンタクトホール５３を介して中継電極６２に接続されている。また、シールド電極７２については、第２層間絶縁膜４２を開孔するコンタクトホール５４を介して容量電極１１５ｂに接続されている。
シールド電極７２の平面形状については、平面視したときに図５に示されるように、データ線１１４および半導体層３０を覆うように縦方向に延在し、かつ、走査線１１２の上方で右横方向に突出するように、形成されている。
一方、中継電極７１の平面形状については、同じく図５に示されるように、走査線１１２の上方で、シールド電極７２の右横の突出部分に隣り合うような矩形に、画素毎に島状に形成されている。
【００３０】
図７において、中継電極７１、シールド電極７２または第２層間絶縁膜４２を覆うように第３層間絶縁膜４３が形成されている。画素電極１１８は、第３層間絶縁膜４３を覆うように形成されたアルミニウム膜（画素電極層２３）をパターニングしたものであり、第３層間絶縁膜４３を開孔するコンタクトホール５５を介して中継電極７１に接続されている。したがって、画素電極１１８は、中継電極７１および中継電極６２を順次介してドレイン領域３０ｄに接続されることになる。
画素電極１１８の平面形状については、図６に示されるように、ほぼ正方形であり、その配置については、図５において破線で示されるように、正方形の各辺が平面視したときに走査線１１２およびデータ線１１４の内に含まれるような位置関係にある。
【００３１】
当該画素電極１１８または第３層間絶縁膜４３を覆うように、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした化学気相成長によってシリコン酸化膜が形成される。このとき、シリコン酸化膜は、画素電極１１８の表面にも形成されるが、ＣＭＰ（Chemical Mechanical Polishing）処理で削り落とされるので、結果的に絶縁材としてのシリコン酸化膜３６が、図７に示されるように、隣り合う画素電極１１８同士の隙間部分だけに残る。この処理によって、素子基板１０１の表示領域ａでは対向面が平坦化される。
そして、平坦化された表面に、無機材料からなる配向膜３８が形成される。この配向膜３８は、詳細には図示省略するが、例えばシリコン酸化物の斜法蒸着によって、複数の微小な柱状構造体を同一方向に傾斜した状態で気相成長させたものである。
【００３２】
図５において縦方向に列毎に延在するシールド電極７２は、特に図示しないが、外側領域ｃまで引き出されて共通接続されるとともに、例えば図２において端子１０７および接続点１０７ｂを介して、コモン電極１０８と同じ電圧ＬＣcomが印加される。このため、表示領域ａにおいて、データ線１１４がデータ信号の供給により電圧変動しても、画素電極１１８では、特にオフ状態のＴＦＴ１１６に係る画素電極１１８では、容量カップリングによる電位変動が抑えられる。
さらに、観察側から、すなわち対向基板１０２からの入射光は、平面視したときに隣り合う画素電極１１８の隙間部分において画素電極１１８で反射されずに侵入してしまうが、半導体層３０はシールド電極７２によって覆われているので、対向面側からの侵入光によってＴＦＴ１１６のオフリーク特性が損なわれない。
また、補助容量１２５は、中継電極６２と誘電体層３４と容量電極１１５ｂとの積層構造によって構成される。容量電極１１５ｂは、画素毎に個別の島状に形成されるが、コンタクトホール５４を介してシールド電極７２に接続されるので、各画素にわたって電圧ＬＣcomが共通に印加される。このため、等価回路でみれば、図３に示した通りになる。
【００３３】
次に、各領域における電極の構成について説明する。図１０は、図９におけるＫ領域、すなわち表示領域ａ、ダミー表示領域ｂおよび外側領域ｃがＹ方向に沿って配列する領域を、部分的に拡大した平面図であって、素子基板１０１の対向面を平面視したときの画素電極層２３のパターニング形状を示している。
この図に示されるように、また上述したように、表示領域ａでは、画素電極１１８がマトリクス状に配列している。ここで、画素電極１１８のＸ方向のサイズをＷx、Ｙ方向のサイズをＷyとする。なお、本件では、画素電極１１８を正方形としているので、ＷxイコールＷyである。
また、画素電極１１８の配列ピッチを例えば対角の中心でとって、Ｘ方向のピッチをＰxとし、Ｙ方向のピッチをＰyとしたとき、ピッチＰxはデータ線１１４の配列間隔に等しく、ピッチＰyは走査線１１２の配列間隔に等しくなる。画素電極１１８を正方形としているので、ＰxイコールＰyである。
なお、実施形態では、画素電極１１８を正方形とするが、ライトバルブ以外の他の用途、例えばデジタルスチルカメラのＥＶＦ（Electronic View Finder：電子ビューファインダー）などに適用する場合、１ドットが例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の３つの画素に分割されるとともに、１ドットが正方形となるように構成されるので、各色に対応する画素電極１１８の形状は長方形になる。このため、画素電極１１８のサイズは、必ずしもＷxイコールＷyではなく、ピッチについても、必ずしもＰxイコールＰyではない。
【００３４】
ダミー表示領域ｂでは、画素電極層２３をパターニングしたダミー画素電極１３１が設けられる。このダミー画素電極１３１は、Ｘ方向のサイズがＷxで、Ｙ方向のサイズがＷyで形成されて、すなわち画素電極１１８と同じサイズ、ピッチで形成されて、画素電極１１８の配列に揃えられて、マトリクス配列させたものである。
また、ダミー画素電極１３１は、次に説明するようにコンタクトホール５６を介して下層のシールド電極７２に接続されるが、平面視したときに、ダミー画素電極１３１の形状に対してコンタクトホール５６が設けられる相対的な位置は、画素電極１１８に対するコンタクトホール５５の位置と同じである。
このため、見かけ上（すなわち、画素電極層を上面から観察すると）、ダミー画素電極１３１は、画素電極１１８と区別が困難である。
なお、この例では、ダミー表示領域ｂのうち、Ｋ領域においてダミー画素電極１３１が３行にわたって設けられた例である。
【００３５】
図１１は、図１０のＰ−ｐ線（Ｘ方向）で、図１２は、Ｗ−ｗ線（Ｙ方向）で、それぞれダミー画素電極１３１を含むように破断した場合の素子基板１０１の構造を示す部分断面図である。
これらの図に示されるように、シールド電極７２は、データ線１１４を覆うようにＹ方向に延設されるとともに、図１１に示されるようにコンタクトホール５６まで引き延ばされている。
ダミー画素電極１３１は、第３層間絶縁膜４３を開孔するコンタクトホール５６を介して、シールド電極７２に接続される。Ｙ方向に延設されたシールド電極は、Ｙ方向で隣り合うダミー画素電極１３１同士を接続するとともに、上述したように外側領域ｃまで引き出され共通接続されて、電圧ＬＣcomが印加されている。このため、ダミー画素電極１３１の各々には、コモン電極１０８と同じ電圧ＬＣcomがそれぞれ印加されることになる。
また、平面視したときにダミー画素電極１３１の隙間部分には、図１１または図１２に示されるように、シリコン酸化膜３６が表示領域ａにおけるＣＭＰ処理によって埋め込まれている。ダミー表示領域ｂにおいて、ダミー画素電極１３１とコモン電極１０８とによって液晶１０５が挟持されるので、一種の液晶素子が構成されることになるが、表示には寄与しないので、ここでは、無効液晶素子と表現することにする。
なお、図１１は、Ｋ領域をＸ方向に沿ったＰ−ｐ線で破断しているので、走査線１１２が現れていない。また、図１２は、Ｋ領域をＹ方向に沿ったＷ−ｗ線で破断しているので、データ線１１４が現れていない。
【００３６】
説明を図１０に戻すと、外側領域ｃでは、画素電極層２３をパターニングした導電パターン１３５が設けられる。この導電パターン１３５は、画素電極１１８（ダミー画素電極１３１）と同じサイズの電極を、画素電極１１８の配列そのままにマトリクス配列させるとともに、縦および横で隣り合うもの同士を、各辺中央付近の接続部１３６によって相互に接続してパターン化したものである。
導電パターン１３５は、画素電極層２３を介しては、ダミー画素電極１３１のいずれにも直接的には接続されていない。ただし、本実施形態において導電パターン１３５には、図２に示した端子１０７と接続点１０７ｃとを介して電圧ＬＣcomが印加される構成となっている。このため、導電パターン１３５は、他の導電層を介して間接的に接続された構成としても良い。
なお、導電パターン１３５は、ダミー画素電極１３１を含めた他の電極に対して、電気的にフローティングとした構成であっても良い。
【００３７】
図１３は、図１０のＱ−ｑ線で破断した場合の素子基板１０１の構造を示す部分断面図である。なお、図１２は、外側領域ｃのうち、ダミー表示領域ｂの外側であってデータ線駆動回路１６０が設けられる領域までの、シール材９０の枠内の領域を示している。
この図に示されるように、導電パターン１３５は、シールド電極７２やデータ線１１４などの下層の配線のいずれにも接続されていない。また、平面視したときに導電パターン１３５の隙間部分には、図１２に示されるように、表示領域ａにおけるＣＭＰ処理によって、シリコン酸化膜３６が埋め込まれている。
【００３８】
図１４は、図９におけるＬ領域、すなわち表示領域ａ、ダミー表示領域ｂおよび外側領域ｃがＸ方向に沿って配列する領域を、部分的に拡大した平面図であって、素子基板１０１の対向面を平面視したときの画素電極層２３のパターニング形状を示している。
この図に示されるように、画素電極１１８が配列する表示領域ａに隣り合うダミー表示領域ｂにおいてダミー画素電極１３１が３列で配列し、さらにダミー表示領域ｂに隣り合うように導電パターン１３５が設けられている。
【００３９】
実施形態に係る液晶パネル１００によれば、ダミー表示領域ｂにおけるダミー画素電極１３１は、平面視したときに、画素電極１１８が配列する表示領域ａを囲むように、画素電極１１８に実質的に等しい配線密度（例えば、等しいサイズおよびピッチ）で形成されている。さらに、液晶パネル１００において、画素電極１１８の隙間とダミー画素電極１３１の隙間とにはそれぞれシリコン酸化膜３６がＣＭＰ処理によって埋め込まれ、これによって平坦化されている。このため、液晶パネル１００では、表示領域ａからダミー表示領域ｂにかけて、平坦度に差が生じにくい構造となっている。なお、ここでいう「実質的に等しい」とは、ダミー画素電極１３１に対して画素電極１１８におけるサイズおけるピッチが±３％の範囲内に収まっていることをいう。この範囲内であれば、製造誤差を考慮しても、平坦度の差による影響を無視することができるからである。
また、平面視したときに、ダミー画素電極１３１をシールド電極７２に接続するコンタクトホール５６は、画素電極１１８を中継電極７１に接続するコンタクトホール５５と同じ位置に設けられる。このため、コンタクトホールの存在によって生じる段差の影響は、表示領域ａとダミー表示領域ｂとでほぼ同じにすることができる。
【００４０】
ダミー画素電極１３１には、シールド電極７２を介して電圧ＬＣcomが印加されるので、無効液晶素子、すなわちダミー画素電極１３１およびコモン電極１０８で液晶１０５を挟持した液晶素子において、当該液晶１０５に印加される電圧がゼロになる。このため、無効液晶素子はノーマリーブラックモードの黒表示になるので、ダミー表示領域ｂは、表示領域ａを囲む見切り（額縁）として機能する。
さらに、ダミー表示領域ｂを囲む外側領域ｃでは、導電パターン１３５が設けられるとともに、その隙間部分にはシリコン酸化膜３６がＣＭＰ処理によって埋め込まれて平坦化されている。このため、液晶パネル１００では、ダミー表示領域ｂから外側領域ｃにかけても、平坦度に差が生じにくい構造となっている。
【００４１】
＜第２実施形態＞
次に本発明の第２実施形態について説明する。第１実施形態では、ダミー画素電極１３１をシールド電極７２に接続して電圧ＬＣcomを印加する構成としたが、この第２実施形態は、シールド電極７２（シールド電極層２２をパターニングした配線）ではなく、電極層２０またはデータ線層２１をパターニングした配線に接続して、電圧ＬＣcom以外の電圧を印加する構成としたものである。
【００４２】
図１５は、第２実施形態に係る液晶パネルの電気的な構成を示す図である。第２実施形態では、ダミー画素電極１３１に電圧ＬＣcom以外の電圧を印加するので、信号Ｖ１が端子１０７および接続点１０７ｄを介して供給される構成となっている。なお、信号Ｖ１の電圧については後述する。
【００４３】
図１６は、第２実施形態における素子基板１０１の各領域を説明するための図である。図１６が図１に示した領域と相違する箇所は、ダミー表示領域が、第１ダミー表示領域ｂｘと第２ダミー表示領域ｂｙとに分けられている点にある。
このうち、第１ダミー表示領域ｂｘは、表示領域ａとデータ線駆動回路１６０が設けられる領域１６０ｂとの間に位置する領域、および、領域１６０ｂとは反対側に位置する領域である。第２ダミー表示領域ｂｙは、表示領域ａと走査線駆動回路１７０が設けられる領域１７０ｂとの間に位置する２領域である。
【００４４】
データ線１１４は、データ線駆動回路１６０から表示領域ａにかけてＹ方向に延設されるので、第１ダミー表示領域ｂｘのうち、領域１６０ｂと同じ側の領域（すなわち、図１６において下側の領域）では、データ線層２１をパターニングした配線を用いて、ダミー画素電極１３１同士をＸ方向で相互接続することが困難である。一方、第１ダミー表示領域ｂｘのうち、領域１６０ｂの反対側の領域（すなわち、図１１において上側の領域）では、データ線駆動回路１６０が設けられないが、データ線１１４の検査回路などが設けられる場合がある。この場合にデータ線層２１をパターニングした配線を用いて、ダミー画素電極１３１同士を接続することが困難である。そこで、第２実施形態では、第１ダミー表示領域ｂｘでは、電極層２０をパターニングした配線を用いてダミー画素電極１３１同士を接続することにした。
なお、このように、ダミー表示領域のうちＸ方向に沿った領域ｂｙについては、データ線駆動回路１６０の有無において相違するものの、事情が同じであるので第２実施形態では区別しないことにした。
【００４５】
図１７は、図１６におけるＭ領域、すなわち表示領域ａ、ダミー表示領域ｂｘおよび外側領域ｃがＸ方向に沿って配列する領域を、部分的に拡大した平面図であって、平面視したときの画素電極層２３のパターニング形状を示している。
この図に示されるように、画素電極層２３をパターニングした画素電極１１８、ダミー画素電極１３１および導電パターン１３５については、図１０に示した第１実施形態と同様である。
【００４６】
図１８は、図１７で示したＭ領域のうち、ダミー画素電極１３１を含むようにＲ−ｒ線で破断した構造を示す部分断面図である。
図１８に示されるように、ダミー表示領域ｂｘにおけるダミー画素電極１３１は、第３層間絶縁膜４３を開孔するコンタクトホール５６を介して中継電極７３に接続されている。中継電極７３は、シールド電極層２２をダミー画素電極１３１毎に島状にパターニングしたものである。このため、中継電極７３は、表示領域ａにおける中継電極７１とシールド電極７２とのいずれにも干渉しない。
さらに中継電極７３は、第２層間絶縁膜４２および誘電体層３４を開孔するコンタクトホール５７を介して配線６３に接続されている。配線６３は、図７に示した中継電極６１、６２を構成する電極層２０を、図１８において紙面垂直方向（図１７においてＸ方向）に延設するように、行毎にパターニングしたものであり、第１配線の一例である。
Ｘ方向に延設された配線６３は、Ｘ方向で隣り合うダミー画素電極１３１同士を接続するとともに、特に図示しないが外側領域ｃまで引き出され共通接続されて、図１５における接続点１０７ｄおよび端子１０７を介して、信号Ｖ１が供給される。このため、ダミー表示領域ｂｘにおいて、ダミー画素電極１３１の各々には信号Ｖ１が共通に印加される。
【００４７】
図１９は、図１６におけるＮ領域、すなわち表示領域ａ、第２ダミー表示領域ｂｙおよび外側領域ｃがＸ方向に沿って配列する領域を、部分的に拡大した平面図であって、平面視したときの画素電極層２３のパターニング形状を示している。この図に示されるように、画素電極層２３をパターニングした画素電極１１８、ダミー画素電極１３１および導電パターン１３５については、図１４に示した第１実施形態と同様である。
【００４８】
図２０は、Ｎ領域のうち、ダミー画素電極１３１を含むようにＸ方向に沿ったＳ−ｓ線で破断した構造を示す部分断面図である。
この図に示されるように、第２ダミー表示領域ｂｙにおけるダミー画素電極１３１は、コンタクトホール５６を介して中継電極７４に接続されている。中継電極７４は、中継電極７３と同様にシールド電極層２２をダミー画素電極１３１毎に島状にパターニングしたものである。中継電極７４は、第２層間絶縁膜４２を開孔するコンタクトホール５８を介して配線８１に接続されている。配線８１は、図７に示したデータ線１１４や、容量電極１１５ｂを構成するデータ線層２１を、図２０において紙面垂直方向（図１９においてＹ方向）に延設するように、列毎にパターニングしたものであり、第２配線の一例である。
Ｙ方向に延設された配線８１は、Ｙ方向で隣り合うダミー画素電極１３１同士を接続するとともに、特に図示しないが外側領域ｃまで引き出され共通接続されて、図１５における接続点１０７ｄおよび端子１０７を介して、信号Ｖ１が供給される。このため、ダミー表示領域ｂｙにおいても、ダミー画素電極１３１の各々には信号Ｖ１が共通に印加される。なお、第２ダミー表示領域ｂｙは、走査線駆動回路１７０と表示領域ａとの間に位置するので、図２０ではデータ線１１４が存在しない。
【００４９】
図２２は、第２実施形態においてダミー画素電極１３１に供給される信号Ｖ１の電圧波形図である。この図に示されるように、信号Ｖ１は、１フレーム毎に、コモン電極１０８に印加される電圧ＬＣcomに対して電圧Ｖmだけ高位の電圧（ＬＣcom＋Ｖm）と、電圧Ｖmだけ低位の電圧（ＬＣcom−Ｖm）とで交互に切り替えられて供給される。
【００５０】
無効液晶素子を含む液晶素子１２０の電圧−反射率特性は、ノーマリーブラックモードであれば一般には図２３（Ａ）に示されるように、電圧ゼロで反射率が０％となり、電圧が高くなるにつれて反射率が増加して、やがて１００％に飽和する。なお、図２３（Ａ）は、液晶素子１２０への印加電圧（画素電極１１８またはダミー画素電極１３１とコモン電極１０８との電位差）を横軸にとり、最小反射率を０％に、最大反射率を１００％にして正規化した相対反射率で示している。
ところで、液晶１０５の特性や配向膜３８によるプレチルト角などの様々な要因によって、図２３（Ｂ）に示されるように、電圧ゼロではなく電圧Ｖmで反射率が最小の０％になる場合がある。このような場合、ダミー画素電極１３１に電圧ＬＣcomを印加して、無効液晶素子への印加電圧をゼロにしても、ダミー表示領域ｂを十分な黒表示とすることができない可能性がある。
【００５１】
これに対して、第２実施形態では、液晶素子が図２３（Ｂ）で示したような特性を有する場合であっても、黒表示とさせる電圧がダミー画素電極１３１に印加されるので、表示領域ａを囲む見切り（額縁）として機能をダミー表示領域ｂに持たせることが可能である。また、ダミー画素電極１３１には、電圧（ＬＣcom＋Ｖm）と電圧（ＬＣcom−Ｖm）とで１フレーム毎に交互に切り替わるので、２フレームを基準単位としてみたときに無効液晶素子に直流成分が印加されることがない。このため、ダミー画素電極１３１とコモン電極１０８とで挟持される液晶１０５が直流成分の印加によって劣化することもない。
【００５２】
なお、第２実施形態では、第１ダミー表示領域ｂｘにおいて、ダミー画素電極１３１に（端子１０７、接続部１０７ｄ）配線６３および中継電極７３を順次介して、信号Ｖ１を供給する構成、すなわち、電極層２０をパターニングした配線６３を用いて供給する構成としたが、これに限られず、例えば図２１に示されるように配線１１３を用いて供給する構成としても良い。配線１１３は、走査線１１２を構成するポリシリコン層をパターニングしたものであり、第１配線の別の一例である。なお、図２１において、中継電極７３は、第１層間絶縁膜４１を開孔するコンタクトホール５９を介して配線１１３に接続される。
このとき、配線６３については、ダミー画素電極１３１毎に島状に形成して中継電極として機能させても良いし、図１８で説明したようにＹ方向に延設させ配線として形成するとともに、配線１１３に対して並列接続することによって配線抵抗を低下させるために用いても良い。
【００５３】
また、第２実施形態では、液晶素子１２０の反射率が最小になるときの電圧実効値をＶmとしたときに、ダミー画素電極１３１に印加する信号Ｖ１の電圧を（ＬＣcom＋Ｖm）および（ＬＣcom−Ｖm）で交互に切り替える構成にしたが、電圧Ｖmについて、液晶素子１２０の反射率が最小になるときの電圧に限られず、例えば反射率５０％とさせるときの電圧（グレー電圧）を用いても良い。また、電圧の切替周期は１フレームでなくても良い。
第２実施形態において、液晶素子が図２３（Ａ）で示したような特性を有するのであれば、ダミー画素電極１３１に、配線６３または配線８１を介して電圧ＬＣcomを印加する
構成としても良い。
【００５４】
くわえて、第１実施形態や第２実施形態では、ダミー表示領域ｂ（ｂｘ、ｂｙ）においてダミー画素電極１３１が３行または３列で並べた構成としたが、１行または１列であっても良いし、２行または２列であっても良いし、４行以上または４列以上であっても良い。また、液晶パネル１００については反射型に限られず、透過型であっても良い。
【００５５】
＜変形例＞
図２５は、Ｋ領域における電極構成の別の例を示す図である。Ｋ領域における電極構成は、図１０に例示したものに限定されない。図２５は、電極が千鳥配置（デルタ配置）される例を示している。奇数行の画素１１８の基準点（例えば左下頂点）のｘ座標は、偶数行の画素１１８の基準点に対して、決まった長さ（例えばＰｘ／２）だけずれている。ダミー画素電極１３１についても同様である。
【００５６】
図２６は、Ｋ領域における電極構成のさらに別の例を示す図である。図２６は、表示領域ａにおける画素電極１１８とダミー表示領域ｂにおけるダミー画素電極１３１とは、ｘ座標がずれて配置されている。表示領域ａにおける画素電極１１８だけを見ればｘ座標は揃っており、ダミー表示領域ｂにおける画素電極１３１だけを見ればｘ座標は揃っている。しかし、ダミー画素電極１３１の基準点（例えば左下頂点）のｘ座標は、画素電極１１８の基準点（例えば左下頂点）に対して、決まった長さ（例えばＰｘ／２）だけずれている。
【００５７】
図２７は、Ｋ領域における電極構成のさらに別の例を示す図である。図１０の例では、画素電極１１８とダミー画素電極１３１とは、同じ形状およびサイズを有していた。しかし、図２７の例では、画素電極１１８とダミー画素電極１３１とは、サイズおよびピッチが異なっている。具体的にはダミー電極１３１の方が画素電極１１８よりもピッチが大きい。しかし、図２７の例で、ダミー画素電極１３１はスリット１３１１を有している。スリット１３１１は、表示領域ａとダミー表示領域ｂとで配線密度が等しくなるような形状となるように設計されている。例えば、表示領域ａにおいて画素電極１１８間に１０％の開口がある場合、ダミー画素領域ｂにおいては、電極間の開口およびスリット１３１１により合計１０％の開口が形成される。図１０および２５〜２７の例においては、いずれも、表示領域ａとダミー表示領域ｂとで配線密度が等しくなるように、画素電極１１８およびダミー電極１３１が構成されている。
【００５８】
＜電子機器＞
次に、上述した実施形態に係る反射型の液晶パネル１００を適用した電子機器について説明する。図２４は、液晶パネル１００をライトバルブとして用いてプロジェクター１１００の構成を示す平面図である。
この図に示されるように、プロジェクター１１００は、実施形態に係る反射型の液晶パネル１００を、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応させた３板式である。プロジェクター１１００の内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置している。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクター１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。この第１のインテグレータレンズ１１２０により、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向がほぼ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることになる。
【００５９】
さて、偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッター１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、液晶パネル１００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、液晶パネル１００Ｒによって変調される。一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、液晶パネル１００Ｇによって変調される。
ここで、液晶パネル１００Ｒ、１００Ｇおよび１００Ｂは、上述した実施形態における液晶パネル１００と同様であり、供給されるＲ、Ｇ、Ｂの各色に対応するデータ信号でそれぞれ駆動されるものである。すなわち、このプロジェクター１１００では、液晶パネル１００が、Ｒ、Ｇ、Ｂの各色に対応して３組設けられて、Ｒ、Ｇ、Ｂの各色に対応する映像信号に応じてそれぞれ駆動される構成となっている。
【００６０】
液晶パネル１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッター１１４０によって順次合成された後、投射光学系１１６０によって、スクリーン１１７０に投射される。なお、液晶パネル１００Ｒ、１００Ｂおよび１００Ｇには、ダイクロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射するので、カラーフィルタは必要ない。
なお、電子機器としては、図２４を参照して説明したプロジェクターの他、上述したＥＶＦや、リヤ・プロジェクション型のテレビジョン、ヘッドマウントディスプレイなどが挙げられる。
【符号の説明】
【００６１】
３６…シリコン酸化膜、６３…配線、８１…配線、１００…液晶パネル、１０１…素子基板、１０２…対向基板、１０５…液晶、１０８…コモン電極、１１６…ＴＦＴ、１１８…画素電極、１２０…液晶素子、１３１…ダミー画素電極、１３５…導電パターン、１６０…データ線駆動回路、１７０…走査線駆動回路、１１００…プロジェクター
【技術分野】
【０００１】
本発明は、電気光学装置および該電気光学装置を用いた電子機器に関する。
【背景技術】
【０００２】
電気光学装置、例えば液晶パネルは、一対の素子基板と対向基板とが一定の間隙を保ちつつ貼り合わせられるとともに、この間隙に液晶が封入された構成となっている。素子基板のうち、対向基板に対向する面には画素電極が画素毎にマトリクス状に配列する。一方、対向基板のうち、素子基板に対向する面には、コモン電極が、すべての画素電極に対向するように設けられている。
このような液晶パネルのうち、特に表示領域が対角で１インチ以下のような、例えばプロジェクターのライトバルブに適用される液晶パネルには、画素電極の有無によって生じる段差が液晶配向の乱れや光学的な散乱などを生じさせて、コントラスト比を低下させてしまうことがある。この段差を解消するために、画素電極が配列する表示領域の外側の領域にも、表示には寄与しないが、画素電極と同一層からなる導電パターンを、画素電極とほぼ同じ密度で設けて、表示領域の内と外とで平坦度に差が発生し難くする技術が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２６７９３７号公報（図４参照）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記導電パターンは、画素電極と同じサイズの電極を、縦および横で隣り合うもの同士で接続してパターン化したものである。このため、接続部分の面積が増えるので、表示領域の外側の領域に設けられる導電パターンは、画素電極と同じ密度にはならず、結局、平坦度に差が生じてしまう、という問題があった。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、表示領域と、その表示領域の外側の領域との平坦度の差を、より小さくすることが可能な技術を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一実施形態に係る電気光学装置にあっては、素子基板と、前記素子基板と対向配置され、前記素子基板との対向側にコモン電極を有する対向基板と、を具備し、前記素子基板は、前記対向基板との対向側に形成され、画素毎に所定のピッチで配列する複数の画素電極と、平面視したときに前記複数の画素電極の外側に位置し、前記画素を駆動する駆動回路と、平面視したときに前記駆動回路と前記複数の画素電極との間で、前記複数の画素電極を囲むように設けられ、前記複数の画素電極と同一層からなり、前記複数の画素電極と実質的に等しいサイズおよびピッチで島状に配列する複数のダミー画素電極と、前記複数の画素電極と異なる層に配設され、前記複数のダミー画素電極のうち、少なくとも一の方向に隣り合うダミー画素電極同士を電気的に接続する配線と、を含むことを特徴とする。この構成によれば、画素電極とダミー画素電極とは実質的にサイズおよびピッチが等しいので、平坦度の差を従来技術と比較して小さくすることが可能となる。さらに配線を介してダミー画素電極に画素電極とは独立した電圧を共通に印加することも可能になる。
【０００６】
上記構成において、前記素子基板は、複数の走査線と、平面視したときに前記複数の走査線と交差する複数のデータ線と、断面視したときに前記データ線と前記画素電極との間に設けられ、平面視したときに前記データ線を覆うように形成されて、所定の電圧が印加されるシールド電極と、を有し、前記画素電極は、平面視したときに前記複数の走査線と前記複数のデータ線との各交差に対応してそれぞれ設けられ、前記配線は、前記シールド電極と同一層からなり、前記所定の電圧が印加される構成としても良い。この構成によれば、配線として、画素電極とデータ線との容量カップリングを抑えるシールド電極と同一層を用いることができる。また、この構成において、前記コモン電極には、所定のコモン電圧が印加され、前記所定の電圧は、前記コモン電圧とするのが好ましい。こうすると、ダミー画素電極およびコモン電極で例えば液晶のような電気光学物質が挟持される場合に、当該電気光学物質への印加電圧をゼロにすることができる。
【０００７】
上記構成において、前記素子基板は、複数の走査線と、平面視したときに前記複数の走査線と交差する複数のデータ線と、を有し、前記画素電極は、平面視したときに前記複数の走査線と前記複数のデータ線との各交差に対応してそれぞれ設けられ、前記駆動回路は、前記複数の走査線の両端側から、前記複数の走査線の各々をそれぞれ駆動する２つの走査線駆動回路と、前記複数のデータ線の一端側から、前記複数のデータ線の各々を駆動するデータ線駆動回路と、を有する構成としても良い。この構成において、前記配線は、前記データ線とは異なる電極層からなる第１配線であり、前記複数のダミー画素電極のうち、前記データ線駆動回路と前記複数の画素電極との間に位置するものは、前記第１配線を介して互いが接続された構成が好ましい。この構成によれば、データ線とは異なる電極層からなる第１配線を用いてダミー画素電極を相互に接続することができる。このような配線としては半導体層のソース・ドレイン領域に接続するための中継電極層や、走査線と同一層からなるゲート電極層などをパターニングしたものを用いることができる。また、前記配線は、前記データ線と同一層の電極層からなる第２配線であり、前記複数のダミー画素電極のうち、前記走査線駆動回路と前記複数の画素電極との間に位置するものは、前記第２配線を介して互いが接続された構成も好ましい。この構成によれば、データ線と同一層からなる第２配線を用いてダミー画素電極を相互に接続することができる。このように、配線として既存の導電層を用いると、製造プロセスの複雑化を防止することができる。
【０００８】
上記構成において、前記ダミー画素電極には、前記コモン電圧よりも所定値だけ高位の電圧と、前記所定値だけ低位の電圧とが所定の周期で交互に印加される構成としても良い。このように構成すれば、ダミー画素電極およびコモン電極で液晶が挟持される場合に、当該液晶に印加される電圧をゼロにすることができる上に、液晶に印加される電圧実効値がゼロのときに反射率または透過率が最小とならない場合であっても、ダミー表示領域における反射率または透過率を最小にさせることができる。もちろん、反射率または透過率が最小になる電圧でなくても良い。例えば、前記コモン電圧が印加しても良い。このように構成すれば、例えばダミー画素電極およびコモン電極で挟持される液晶に印加される電圧をゼロにすることができる。
【０００９】
上記構成において、平面視したときに、前記画素電極の隙間および前記ダミー画素電極の隙間に、それぞれ絶縁材が埋め込まれた構成としても良い。このように構成すると、表示領域からダミー表示領域にかけて生じる段差を、極めて小さくすることが可能となる。
また、上記構成において、平面視したときに前記ダミー画素電極を囲む位置に設けられ、前記画素電極と同一層からなり、前記ダミー画素電極とは非接続の導電パターンを有する構成としても良い。このように構成すると、ダミー表示領域から外側領域にかけて生じる段差も少なくすることが可能となる。
【００１０】
また、本発明の一実施形態に係る電気光学装置は、素子基板と、前記素子基板と対向配置され、前記素子基板との対向側にコモン電極を有する対向基板と、を具備し、前記素子基板は、前記対向基板との対向側に形成され、画素毎に所定のピッチで配列する複数の画素電極と、平面視したときに前記複数の画素電極の外側に位置し、前記画素を駆動する駆動回路と、平面視したときに前記駆動回路と前記複数の画素電極との間で、前記複数の画素電極を囲むように設けられ、前記複数の画素電極と同一層からなり、前記複数の画素電極と実質的に等しい密度になるように島状に配列する複数のダミー電極と、前記複数の画素電極と異なる層に配設され、前記複数のダミー画素電極のうち、少なくとも一の方向に隣り合うダミー画素電極同士を電気的に接続する配線と、を含むことを特徴とする。この構成によれば、画素電極とダミー画素電極とは密度が等しいので、平坦度の差を従来技術と比較して小さくすることが可能となる。さらに配線を介してダミー画素電極に画素電極とは独立した電圧を共通に印加することも可能になる。
【００１１】
なお、本発明は、電気光学装置のほか、当該電気光学装置を含む電子機器としても概念することが可能である。このような電子機器としては、電気光学装置による光変調画像を拡大投射するプロジェクターが挙げられる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係る液晶パネルの構成を示す図である。
【図２】液晶パネルにおける回路構成を示す図である。
【図３】液晶パネルにおける画素の等価回路を示す図である。
【図４】液晶パネルにおける画素構成を示す平面図である。
【図５】液晶パネルにおける画素構成を示す平面図である。
【図６】液晶パネルにおける画素構成を示す平面図である。
【図７】液晶パネルにおける画素の断面構成を示す図である。
【図８】液晶パネルにおける素子基板の各領域を説明するための図である。
【図９】各領域の区分を示す図である。
【図１０】Ｋ領域における電極構成を示す図である。
【図１１】ダミー表示領域の断面構成を示す図である。
【図１２】ダミー表示領域の断面構成を示す図である。
【図１３】外側領域の断面構成を示す図である。
【図１４】Ｌ領域における電極構成を示す図である。
【図１５】第２実施形態に係る液晶パネルの回路構成を示す図である。
【図１６】液晶パネルの各領域の区分を示す平面図である。
【図１７】Ｍ領域における電極構成を示す図である。
【図１８】液晶パネルにおけるダミー表示領域の断面構成を示す図である。
【図１９】Ｎ領域における電極構成を示す図である。
【図２０】液晶パネルにおけるダミー表示領域の断面構成を示す図である。
【図２１】液晶パネルにおけるダミー表示領域の断面構成を示す図である。
【図２２】ダミー画素電極に印加される信号Ｖ１の電圧波形を示す図である。
【図２３】信号Ｖ１の電圧Ｖｍを説明するための電圧−反射率特性を示す図である。
【図２４】液晶パネルを適用したプロジェクターの構成を示す図である。
【図２５】Ｋ領域における電極構成の別の例を示す図である。
【図２６】Ｋ領域における電極構成のさらに別の例を示す図である。
【図２７】Ｋ領域における電極構成のさらに別の例を示す図である。
【発明を実施するための形態】
【００１３】
＜第１実施形態＞
以下、本発明の第１実施形態について説明する。
第１実施形態に係る反射型の液晶パネルは、後述するプロジェクターのライトバルブとして用いられる。なお、第１実施形態に係る液晶パネルの特徴部分は、主に、表示領域の外側に位置するダミー表示領域のダミー画素電極にある。ただし、ダミー画素電極の構成層や当該ダミー画素電極への配線などが、表示領域の導電層といかなる関係にあるのかを説明する必要がある。
このため、まず、液晶パネル１００の構造の概略について説明する。
なお、以下の図においては、各層、各部材、各領域などを認識可能な大きさとするために、縮尺を異ならせている場合がある。
【００１４】
図１（Ａ）は、第１実施形態に係る液晶パネル１００の構造を示す斜視図であり、図１（Ｂ）は、図１（Ａ）におけるＨ−ｈ線で破断した断面図である。
これらの図に示されるように、液晶パネル１００は、画素電極１１８が形成された素子基板１０１と、コモン電極１０８が設けられた対向基板１０２とが、スペーサー（図示省略）を含むシール材９０によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられ、この間隙に例えばＶＡ（Virtical Alignment）型の液晶１０５が封入された構造になっている。
【００１５】
素子基板１０１および対向基板１０２には、それぞれガラスや石英などの光透過性を有する基板が用いられる。素子基板１０１にあっては、対向基板１０２よりも図１（Ａ）においてＹ方向のサイズが長いが、奥側（ｈ側）が揃えられているので、素子基板１０１の手前側（Ｈ側）の一辺が対向基板１０２から張り出している。この張り出した領域にＸ方向に沿って複数の端子１０７が設けられている。なお、複数の端子１０７は、ＦＰＣ（Flexible Printed Circuits）基板に接続されて、外部上位装置から各種信号や各種電圧、映像信号が供給される。
なお、本実施形態においては、素子基板１０１に光透過性を有しない基板、例えばシリコン基板を用いて、液晶パネルを、いわゆるＬＣＯＳ（Liquid Crystal on Silicon）型として構成しても良い。
【００１６】
素子基板１０１において、対向基板１０２と対向する面に形成された画素電極１１８は、詳細には後述するが、アルミニウムなどの反射性金属層をパターニングしたものである。対向基板１０２において、素子基板１０１と対向する面に設けられたコモン電極１０８は、ＩＴＯ（Indium Tin Oxide）などの透明性を有する導電層である。
なお、シール材９０は、後述するように対向基板１０２の内縁に沿って額縁状に形成されるが、液晶１０５を封入するために、その一部が実際には開口している。このため、液晶１０５の封入後に、その開口部分が封止材９２によって封止されている。また、素子基板１０１の対向面および対向基板１０２の対向面には、電圧無印加状態において液晶分子を基板面の法線方向に沿って配向させる配向膜がそれぞれ設けられるが、図１（Ｂ）では省略されている。
【００１７】
ここで、図１（Ｂ）で示した素子基板１０１の領域ａ、ｂ、ｃについて、図８および図９を参照して説明する。図８は、対向基板１０２の側から、すなわち観察側からみたときの素子基板１０１を示す平面図であり、図９は、図８のうち領域ａ、ｂ、ｃを抜き出して示す図である。なお、図８においては図１（Ａ）で示したシール材９０の開口部分および封止材９２を省略している。
図８または図９において、ａは、表示に寄与する画素電極１１８がマトリクス状に配列する表示領域である。ｂは、表示領域ａよりも外側に位置し、かつ、当該表示領域ａと、データ線駆動回路１６０および走査線駆動回路１７０の駆動回路が設けられた周辺回路領域との間に位置するダミー表示領域であり、表示領域ａを囲む領域である。ｃについては、ダミー表示領域ｂのさらに外側から素子基板１０１の縁端部までの外側領域であり、導通点９４や端子１０７が配列する部分が除かれる。換言すれば、ダミー表示領域ｂとは、表示領域ａと外側領域ｂの間の領域である。
【００１８】
次に、液晶パネル１００の電気的な構成について図２を参照して説明する。ここで、図２は、図８および図９とは反対に、図１（Ａ）において下方から、すなわち背面側から平面視したときの位置関係を示している。
上述したように、液晶パネル１００は、素子基板１０１と対向基板１０２とが一定の間隙を保って貼り合わせられるとともに、この間隙に、液晶１０５が挟持されている。素子基板１０１のうち、対向基板１０２との対向面には、複数ｍ行の走査線１１２が図においてＸ方向に沿って設けられる一方、複数ｎ列のデータ線１１４が、Ｙ方向に沿って、かつ、各走査線１１２と互いに電気的に絶縁を保って設けられている。
表示領域ａでは、ｍ行の走査線１１２とｎ列のデータ線１１４との交差のそれぞれに対応して、スイッチング素子の一例としてｎチャネル型のＴＦＴ１１６と、反射性を有する画素電極１１８との組が設けられている。ＴＦＴ１１６のゲート電極は走査線１１２に接続され、ソース電極がデータ線１１４に接続され、ドレイン電極が画素電極１１８に接続されている。このため、本実施形態において表示領域ａには、画素電極１１８がｍ行ｎ列でマトリクス状に配列することになる。
【００１９】
なお、図２において、背面側からみた素子基板１０１の対向面は、紙面奥側になるので、走査線１１２や、データ線１１４、ＴＦＴ１１６、画素電極１１８などについては、破線で示すべきであるが、見難くなるので、それぞれ実線で示している。また、本実施形態では、データ線１１４を区別するために、図２において左から順に１、２、３、…、（ｎ−１）、ｎ列目という呼び方をする場合がある。同様に、走査線１１２を区別するために、図２において上から順に１、２、３、…、（ｍ−１）、ｍ行目という呼び方をする場合がある。
【００２０】
データ線駆動回路１６０は、１、２、３、…、ｎ列目のデータ線１１４を、データ線１１４の一端側から駆動する。詳細にはデータ線駆動回路１６０は、端子１０７を介して供給された映像信号を、同じく端子１０７を介して供給された各種制御信号によって１、２、３、…、ｎ列のデータ線１１４に分配し保持させて、データ信号Ｘ１、Ｘ２、Ｘ３、…、Ｘｎとして供給する。また、データ線駆動回路１６０は、図８に示されるように、外側領域ｃのうち、複数の端子１０７が設けられた一辺の領域に設けられる。
２つの走査線駆動回路１７０は、１、２、３、…、ｍ行目の走査線１１２を一端側および他端側の両方向から駆動する。詳細には、走査線駆動回路１７０は、端子１０７を介して供給された各種制御信号によって走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍをそれぞれ生成し、１、２、３、…、ｍ行目の走査線１１２の両側から供給する。また、走査線駆動回路１７０は、図８に示されるように、外側領域ｃのうち、データ線駆動回路１６０が形成される領域に隣接する二辺の領域にそれぞれ設けられる。
【００２１】
一方、対向基板１０２のうち、素子基板１０１との対向面には、透明性を有するコモン電極１０８が全面にわたって設けられる。コモン電極１０８には、素子基板１０１において、端子１０７、配線１０７ａ、および、対向基板１０２との導通点９４を順次介して、電圧ＬＣcomが印加される。なお、導通点９４は、平面視したときに図８に示されるように基板内周縁に形成されたシール材９０の枠外の四隅にそれぞれ位置し、銀ペーストなどの導通材によってコモン電極１０８へと導通が図られている。
【００２２】
図３は、表示領域ａにおける画素１１０の等価回路を示す図であり、走査線１１２とデータ線１１４との交差に対応して、画素電極１１８とコモン電極１０８とで液晶１０５を挟持した液晶素子１２０が配列した構成となる。
なお、図２では省略したが、実際には図３に示されるように、液晶素子１２０に対して並列に補助容量（蓄積容量）１２５が設けられる。この補助容量１２５は、一端が画素電極１１８およびＴＦＴ１１６のドレイン電極に接続され、他端が容量線１１５に共通接続されている。本実施形態では、容量線１１５には、コモン電極１０８と同じ電圧ＬＣcom
が印加される。
【００２３】
このような構成において、走査線駆動回路１７０が、ある１行の走査線１１２を選択して、当該走査線１１２をＨレベルにすると、当該走査線１１２にゲート電極が接続されたＴＦＴ１１６がオン状態になり、画素電極１１８がデータ線１１４に電気的に接続された状態になる。このため、走査線１１２がＨレベルであるときに、データ線駆動回路１６０が、階調に応じた電圧のデータ信号をデータ線１１４に供給すると、当該データ信号は、オン状態になったＴＦＴ１１６を介して画素電極１１８に印加される。走査線１１２がＬレベルになると、ＴＦＴ１１６はオフ状態になるが、画素電極１１８に印加された電圧は液晶素子１２０の容量性および補助容量１２５によって保持される。
走査線駆動回路１７０は、１行目からｍ行目までの走査線１１２を順番に選択するとともに、データ線駆動回路１６０が、選択された走査線１１２に位置する１行分の画素に対しデータ信号を、データ線１１４を介して供給することによって、すべての液晶素子１２０に階調に応じた電圧が印加・保持される。この動作が１フレーム（１垂直走査期間）毎に繰り返される。
このため、本実施形態において、データ線駆動回路１６０および走査線駆動回路１７０は、画素１１０（液晶素子１２０）を駆動する駆動回路として機能する。
一方、液晶素子１２０では、画素電極１１８およびコモン電極１０８の間によって生じる電界の強さに応じて液晶１０５の分子配向状態が変化する。
【００２４】
図１（Ａ）または（Ｂ）において対向基板１０２の側である観察側から入射した光は、図示省略した偏光子、対向基板１０２、コモン電極１０８、液晶１０５という経路を辿った後、画素電極１１８によって反射して、それまでとは逆向きの経路を辿って出射する。このときに液晶素子１２０に入射する光量に対して出射する光量の比率、すなわち反射率は、液晶素子１２０に印加・保持された電圧が高くなるにつれて、大きくなる。
このようにして、液晶パネル１００では、液晶素子１２０毎に反射率が変化するので、液晶素子１２０が、表示すべき画像の最小単位である画素として機能することになる。液晶素子１２０は、平面視したときに画素電極１１８で規定されるので、画素電極１１８の配列する領域が上述した表示領域ａになる。
【００２５】
続いて、素子基板１０１のうち、表示領域ａの素子構造について説明する。
図４〜図６は、画素の構成を示す平面図であり、図７は、図４〜図６のＪ−ｊ線で破断した部分断面図である。なお、図４〜図６では、素子基板１０１を対向面から平面視したときに構造を説明するために、層間絶縁膜など非導電膜の図示を省略するとともに、図４は、素子構造のうちデータ線層までを、図５は、シールド電極層を、図６は、画素電極層を、それぞれ示している。
【００２６】
まず、図７に示されるように、素子基板１０１の基材である基板１１には、下地絶縁膜４０が設けられ、さらに下地絶縁膜４０にポリシリコンからなる半導体層３０が設けられている。半導体層３０の表面は、熱酸化による絶縁膜３２で覆われている。半導体層３０の平面形状については、図４において縦方向に、すなわち、後に形成されるデータ線１１４が延在する方向に、長手が延在する矩形に形成されている。
走査線１１２は、図４において横方向に延在するとともに、矩形に形成された半導体層３０の中央部で直行するように配設されている。この結果、図４および図７に示されるように、半導体層３０のうち、走査線１１２と重なる部分がチャネル領域３０ａになる。
半導体層３０のうち、チャネル領域３０ａに対し図７において左側（図４では下側）がソース領域３０ｓであり、図７において右側（図４では上側）がドレイン領域３０ｄである。このうち、ソース領域３０ｓは、絶縁膜３２および第１層間絶縁膜４１をそれぞれ開孔するコンタクトホール５１を介して中継電極６１に接続されている。ドレイン領域３０ｄも同様に、絶縁膜３２および第１層間絶縁膜４１をそれぞれ開孔するコンタクトホール５２を介して中継電極６２に接続されている。
【００２７】
中継電極６１、６２は、第１層間絶縁膜４１上に成膜された導電性のポリシリコン膜（電極層２０）をそれぞれパターニングしたものである。中継電極６１の平面形状については、コンタクトホール５１よりも一回り大きい程度であり、上層に位置するデータ線１１４からの分岐部分に隠れてしまうので、図４では省略されている。一方、中継電極６２については、半導体層３０を覆うように図４において縦方向に延在する部分と、走査線１１２を覆うように横方向に延在する部分とを含む略Ｔ字形状となっている。
図７において第１層間絶縁膜４１または中継電極６１、６２を覆うように誘電体層３４が成膜されている。なお、誘電体層３４は、例えばシリコン酸化膜である。
【００２８】
データ線１１４および容量電極１１５ｂは、誘電体層３４を覆うように形成された導電性の二層膜をパターニングしたものである。詳細には、データ線１１４および容量電極１１５ｂは、下層として成膜された導電性のポリシリコン膜と、上層として成膜されたアルミニウム膜との二層膜（データ線層２１）をパターニングしたものである。
ここで、「下層（上層）」とは、製造プロセスで先（後）に形成される層、または、対向面から遠い（近い）層を指す概念である。
データ線１１４については、図４において半導体層３０の左隣に、走査線１１２と直交する縦方向に延在するとともに、半導体層３０におけるソース領域３０ｓ（中継電極６１）に向かって分岐するように形成されて、誘電体層３４を開孔するコンタクトホール５０を介して中継電極６１に接続されている。したがって、データ線１１４は、中継電極６１を介してソース領域３０ｓに接続されることになる。
容量電極１１５ｂについては、中継電極６２を覆うように略Ｔ字形状となっているが、ドレイン領域３０ｄに繋がるコンタクトホール５３を避けるために、一部、切り欠かれた形状になっている。
【００２９】
図７において、データ線１１４、容量電極１１５ｂまたは誘電体層３４を覆うように第２層間絶縁膜４２が形成されている。中継電極７１およびシールド電極７２は、第２層間絶縁膜４２を覆うように形成された導電性の二層膜をパターニングしたものである。詳細には、中継電極７１およびシールド電極７２は、下層として成膜されたアルミニウム膜と、上層として成膜された窒化チタン膜との二層膜（シールド電極層２２）をパターニングしたものである。
中継電極７１は、第２層間絶縁膜４２および誘電体層３４をそれぞれ開孔するコンタクトホール５３を介して中継電極６２に接続されている。また、シールド電極７２については、第２層間絶縁膜４２を開孔するコンタクトホール５４を介して容量電極１１５ｂに接続されている。
シールド電極７２の平面形状については、平面視したときに図５に示されるように、データ線１１４および半導体層３０を覆うように縦方向に延在し、かつ、走査線１１２の上方で右横方向に突出するように、形成されている。
一方、中継電極７１の平面形状については、同じく図５に示されるように、走査線１１２の上方で、シールド電極７２の右横の突出部分に隣り合うような矩形に、画素毎に島状に形成されている。
【００３０】
図７において、中継電極７１、シールド電極７２または第２層間絶縁膜４２を覆うように第３層間絶縁膜４３が形成されている。画素電極１１８は、第３層間絶縁膜４３を覆うように形成されたアルミニウム膜（画素電極層２３）をパターニングしたものであり、第３層間絶縁膜４３を開孔するコンタクトホール５５を介して中継電極７１に接続されている。したがって、画素電極１１８は、中継電極７１および中継電極６２を順次介してドレイン領域３０ｄに接続されることになる。
画素電極１１８の平面形状については、図６に示されるように、ほぼ正方形であり、その配置については、図５において破線で示されるように、正方形の各辺が平面視したときに走査線１１２およびデータ線１１４の内に含まれるような位置関係にある。
【００３１】
当該画素電極１１８または第３層間絶縁膜４３を覆うように、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした化学気相成長によってシリコン酸化膜が形成される。このとき、シリコン酸化膜は、画素電極１１８の表面にも形成されるが、ＣＭＰ（Chemical Mechanical Polishing）処理で削り落とされるので、結果的に絶縁材としてのシリコン酸化膜３６が、図７に示されるように、隣り合う画素電極１１８同士の隙間部分だけに残る。この処理によって、素子基板１０１の表示領域ａでは対向面が平坦化される。
そして、平坦化された表面に、無機材料からなる配向膜３８が形成される。この配向膜３８は、詳細には図示省略するが、例えばシリコン酸化物の斜法蒸着によって、複数の微小な柱状構造体を同一方向に傾斜した状態で気相成長させたものである。
【００３２】
図５において縦方向に列毎に延在するシールド電極７２は、特に図示しないが、外側領域ｃまで引き出されて共通接続されるとともに、例えば図２において端子１０７および接続点１０７ｂを介して、コモン電極１０８と同じ電圧ＬＣcomが印加される。このため、表示領域ａにおいて、データ線１１４がデータ信号の供給により電圧変動しても、画素電極１１８では、特にオフ状態のＴＦＴ１１６に係る画素電極１１８では、容量カップリングによる電位変動が抑えられる。
さらに、観察側から、すなわち対向基板１０２からの入射光は、平面視したときに隣り合う画素電極１１８の隙間部分において画素電極１１８で反射されずに侵入してしまうが、半導体層３０はシールド電極７２によって覆われているので、対向面側からの侵入光によってＴＦＴ１１６のオフリーク特性が損なわれない。
また、補助容量１２５は、中継電極６２と誘電体層３４と容量電極１１５ｂとの積層構造によって構成される。容量電極１１５ｂは、画素毎に個別の島状に形成されるが、コンタクトホール５４を介してシールド電極７２に接続されるので、各画素にわたって電圧ＬＣcomが共通に印加される。このため、等価回路でみれば、図３に示した通りになる。
【００３３】
次に、各領域における電極の構成について説明する。図１０は、図９におけるＫ領域、すなわち表示領域ａ、ダミー表示領域ｂおよび外側領域ｃがＹ方向に沿って配列する領域を、部分的に拡大した平面図であって、素子基板１０１の対向面を平面視したときの画素電極層２３のパターニング形状を示している。
この図に示されるように、また上述したように、表示領域ａでは、画素電極１１８がマトリクス状に配列している。ここで、画素電極１１８のＸ方向のサイズをＷx、Ｙ方向のサイズをＷyとする。なお、本件では、画素電極１１８を正方形としているので、ＷxイコールＷyである。
また、画素電極１１８の配列ピッチを例えば対角の中心でとって、Ｘ方向のピッチをＰxとし、Ｙ方向のピッチをＰyとしたとき、ピッチＰxはデータ線１１４の配列間隔に等しく、ピッチＰyは走査線１１２の配列間隔に等しくなる。画素電極１１８を正方形としているので、ＰxイコールＰyである。
なお、実施形態では、画素電極１１８を正方形とするが、ライトバルブ以外の他の用途、例えばデジタルスチルカメラのＥＶＦ（Electronic View Finder：電子ビューファインダー）などに適用する場合、１ドットが例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の３つの画素に分割されるとともに、１ドットが正方形となるように構成されるので、各色に対応する画素電極１１８の形状は長方形になる。このため、画素電極１１８のサイズは、必ずしもＷxイコールＷyではなく、ピッチについても、必ずしもＰxイコールＰyではない。
【００３４】
ダミー表示領域ｂでは、画素電極層２３をパターニングしたダミー画素電極１３１が設けられる。このダミー画素電極１３１は、Ｘ方向のサイズがＷxで、Ｙ方向のサイズがＷyで形成されて、すなわち画素電極１１８と同じサイズ、ピッチで形成されて、画素電極１１８の配列に揃えられて、マトリクス配列させたものである。
また、ダミー画素電極１３１は、次に説明するようにコンタクトホール５６を介して下層のシールド電極７２に接続されるが、平面視したときに、ダミー画素電極１３１の形状に対してコンタクトホール５６が設けられる相対的な位置は、画素電極１１８に対するコンタクトホール５５の位置と同じである。
このため、見かけ上（すなわち、画素電極層を上面から観察すると）、ダミー画素電極１３１は、画素電極１１８と区別が困難である。
なお、この例では、ダミー表示領域ｂのうち、Ｋ領域においてダミー画素電極１３１が３行にわたって設けられた例である。
【００３５】
図１１は、図１０のＰ−ｐ線（Ｘ方向）で、図１２は、Ｗ−ｗ線（Ｙ方向）で、それぞれダミー画素電極１３１を含むように破断した場合の素子基板１０１の構造を示す部分断面図である。
これらの図に示されるように、シールド電極７２は、データ線１１４を覆うようにＹ方向に延設されるとともに、図１１に示されるようにコンタクトホール５６まで引き延ばされている。
ダミー画素電極１３１は、第３層間絶縁膜４３を開孔するコンタクトホール５６を介して、シールド電極７２に接続される。Ｙ方向に延設されたシールド電極は、Ｙ方向で隣り合うダミー画素電極１３１同士を接続するとともに、上述したように外側領域ｃまで引き出され共通接続されて、電圧ＬＣcomが印加されている。このため、ダミー画素電極１３１の各々には、コモン電極１０８と同じ電圧ＬＣcomがそれぞれ印加されることになる。
また、平面視したときにダミー画素電極１３１の隙間部分には、図１１または図１２に示されるように、シリコン酸化膜３６が表示領域ａにおけるＣＭＰ処理によって埋め込まれている。ダミー表示領域ｂにおいて、ダミー画素電極１３１とコモン電極１０８とによって液晶１０５が挟持されるので、一種の液晶素子が構成されることになるが、表示には寄与しないので、ここでは、無効液晶素子と表現することにする。
なお、図１１は、Ｋ領域をＸ方向に沿ったＰ−ｐ線で破断しているので、走査線１１２が現れていない。また、図１２は、Ｋ領域をＹ方向に沿ったＷ−ｗ線で破断しているので、データ線１１４が現れていない。
【００３６】
説明を図１０に戻すと、外側領域ｃでは、画素電極層２３をパターニングした導電パターン１３５が設けられる。この導電パターン１３５は、画素電極１１８（ダミー画素電極１３１）と同じサイズの電極を、画素電極１１８の配列そのままにマトリクス配列させるとともに、縦および横で隣り合うもの同士を、各辺中央付近の接続部１３６によって相互に接続してパターン化したものである。
導電パターン１３５は、画素電極層２３を介しては、ダミー画素電極１３１のいずれにも直接的には接続されていない。ただし、本実施形態において導電パターン１３５には、図２に示した端子１０７と接続点１０７ｃとを介して電圧ＬＣcomが印加される構成となっている。このため、導電パターン１３５は、他の導電層を介して間接的に接続された構成としても良い。
なお、導電パターン１３５は、ダミー画素電極１３１を含めた他の電極に対して、電気的にフローティングとした構成であっても良い。
【００３７】
図１３は、図１０のＱ−ｑ線で破断した場合の素子基板１０１の構造を示す部分断面図である。なお、図１２は、外側領域ｃのうち、ダミー表示領域ｂの外側であってデータ線駆動回路１６０が設けられる領域までの、シール材９０の枠内の領域を示している。
この図に示されるように、導電パターン１３５は、シールド電極７２やデータ線１１４などの下層の配線のいずれにも接続されていない。また、平面視したときに導電パターン１３５の隙間部分には、図１２に示されるように、表示領域ａにおけるＣＭＰ処理によって、シリコン酸化膜３６が埋め込まれている。
【００３８】
図１４は、図９におけるＬ領域、すなわち表示領域ａ、ダミー表示領域ｂおよび外側領域ｃがＸ方向に沿って配列する領域を、部分的に拡大した平面図であって、素子基板１０１の対向面を平面視したときの画素電極層２３のパターニング形状を示している。
この図に示されるように、画素電極１１８が配列する表示領域ａに隣り合うダミー表示領域ｂにおいてダミー画素電極１３１が３列で配列し、さらにダミー表示領域ｂに隣り合うように導電パターン１３５が設けられている。
【００３９】
実施形態に係る液晶パネル１００によれば、ダミー表示領域ｂにおけるダミー画素電極１３１は、平面視したときに、画素電極１１８が配列する表示領域ａを囲むように、画素電極１１８に実質的に等しい配線密度（例えば、等しいサイズおよびピッチ）で形成されている。さらに、液晶パネル１００において、画素電極１１８の隙間とダミー画素電極１３１の隙間とにはそれぞれシリコン酸化膜３６がＣＭＰ処理によって埋め込まれ、これによって平坦化されている。このため、液晶パネル１００では、表示領域ａからダミー表示領域ｂにかけて、平坦度に差が生じにくい構造となっている。なお、ここでいう「実質的に等しい」とは、ダミー画素電極１３１に対して画素電極１１８におけるサイズおけるピッチが±３％の範囲内に収まっていることをいう。この範囲内であれば、製造誤差を考慮しても、平坦度の差による影響を無視することができるからである。
また、平面視したときに、ダミー画素電極１３１をシールド電極７２に接続するコンタクトホール５６は、画素電極１１８を中継電極７１に接続するコンタクトホール５５と同じ位置に設けられる。このため、コンタクトホールの存在によって生じる段差の影響は、表示領域ａとダミー表示領域ｂとでほぼ同じにすることができる。
【００４０】
ダミー画素電極１３１には、シールド電極７２を介して電圧ＬＣcomが印加されるので、無効液晶素子、すなわちダミー画素電極１３１およびコモン電極１０８で液晶１０５を挟持した液晶素子において、当該液晶１０５に印加される電圧がゼロになる。このため、無効液晶素子はノーマリーブラックモードの黒表示になるので、ダミー表示領域ｂは、表示領域ａを囲む見切り（額縁）として機能する。
さらに、ダミー表示領域ｂを囲む外側領域ｃでは、導電パターン１３５が設けられるとともに、その隙間部分にはシリコン酸化膜３６がＣＭＰ処理によって埋め込まれて平坦化されている。このため、液晶パネル１００では、ダミー表示領域ｂから外側領域ｃにかけても、平坦度に差が生じにくい構造となっている。
【００４１】
＜第２実施形態＞
次に本発明の第２実施形態について説明する。第１実施形態では、ダミー画素電極１３１をシールド電極７２に接続して電圧ＬＣcomを印加する構成としたが、この第２実施形態は、シールド電極７２（シールド電極層２２をパターニングした配線）ではなく、電極層２０またはデータ線層２１をパターニングした配線に接続して、電圧ＬＣcom以外の電圧を印加する構成としたものである。
【００４２】
図１５は、第２実施形態に係る液晶パネルの電気的な構成を示す図である。第２実施形態では、ダミー画素電極１３１に電圧ＬＣcom以外の電圧を印加するので、信号Ｖ１が端子１０７および接続点１０７ｄを介して供給される構成となっている。なお、信号Ｖ１の電圧については後述する。
【００４３】
図１６は、第２実施形態における素子基板１０１の各領域を説明するための図である。図１６が図１に示した領域と相違する箇所は、ダミー表示領域が、第１ダミー表示領域ｂｘと第２ダミー表示領域ｂｙとに分けられている点にある。
このうち、第１ダミー表示領域ｂｘは、表示領域ａとデータ線駆動回路１６０が設けられる領域１６０ｂとの間に位置する領域、および、領域１６０ｂとは反対側に位置する領域である。第２ダミー表示領域ｂｙは、表示領域ａと走査線駆動回路１７０が設けられる領域１７０ｂとの間に位置する２領域である。
【００４４】
データ線１１４は、データ線駆動回路１６０から表示領域ａにかけてＹ方向に延設されるので、第１ダミー表示領域ｂｘのうち、領域１６０ｂと同じ側の領域（すなわち、図１６において下側の領域）では、データ線層２１をパターニングした配線を用いて、ダミー画素電極１３１同士をＸ方向で相互接続することが困難である。一方、第１ダミー表示領域ｂｘのうち、領域１６０ｂの反対側の領域（すなわち、図１１において上側の領域）では、データ線駆動回路１６０が設けられないが、データ線１１４の検査回路などが設けられる場合がある。この場合にデータ線層２１をパターニングした配線を用いて、ダミー画素電極１３１同士を接続することが困難である。そこで、第２実施形態では、第１ダミー表示領域ｂｘでは、電極層２０をパターニングした配線を用いてダミー画素電極１３１同士を接続することにした。
なお、このように、ダミー表示領域のうちＸ方向に沿った領域ｂｙについては、データ線駆動回路１６０の有無において相違するものの、事情が同じであるので第２実施形態では区別しないことにした。
【００４５】
図１７は、図１６におけるＭ領域、すなわち表示領域ａ、ダミー表示領域ｂｘおよび外側領域ｃがＸ方向に沿って配列する領域を、部分的に拡大した平面図であって、平面視したときの画素電極層２３のパターニング形状を示している。
この図に示されるように、画素電極層２３をパターニングした画素電極１１８、ダミー画素電極１３１および導電パターン１３５については、図１０に示した第１実施形態と同様である。
【００４６】
図１８は、図１７で示したＭ領域のうち、ダミー画素電極１３１を含むようにＲ−ｒ線で破断した構造を示す部分断面図である。
図１８に示されるように、ダミー表示領域ｂｘにおけるダミー画素電極１３１は、第３層間絶縁膜４３を開孔するコンタクトホール５６を介して中継電極７３に接続されている。中継電極７３は、シールド電極層２２をダミー画素電極１３１毎に島状にパターニングしたものである。このため、中継電極７３は、表示領域ａにおける中継電極７１とシールド電極７２とのいずれにも干渉しない。
さらに中継電極７３は、第２層間絶縁膜４２および誘電体層３４を開孔するコンタクトホール５７を介して配線６３に接続されている。配線６３は、図７に示した中継電極６１、６２を構成する電極層２０を、図１８において紙面垂直方向（図１７においてＸ方向）に延設するように、行毎にパターニングしたものであり、第１配線の一例である。
Ｘ方向に延設された配線６３は、Ｘ方向で隣り合うダミー画素電極１３１同士を接続するとともに、特に図示しないが外側領域ｃまで引き出され共通接続されて、図１５における接続点１０７ｄおよび端子１０７を介して、信号Ｖ１が供給される。このため、ダミー表示領域ｂｘにおいて、ダミー画素電極１３１の各々には信号Ｖ１が共通に印加される。
【００４７】
図１９は、図１６におけるＮ領域、すなわち表示領域ａ、第２ダミー表示領域ｂｙおよび外側領域ｃがＸ方向に沿って配列する領域を、部分的に拡大した平面図であって、平面視したときの画素電極層２３のパターニング形状を示している。この図に示されるように、画素電極層２３をパターニングした画素電極１１８、ダミー画素電極１３１および導電パターン１３５については、図１４に示した第１実施形態と同様である。
【００４８】
図２０は、Ｎ領域のうち、ダミー画素電極１３１を含むようにＸ方向に沿ったＳ−ｓ線で破断した構造を示す部分断面図である。
この図に示されるように、第２ダミー表示領域ｂｙにおけるダミー画素電極１３１は、コンタクトホール５６を介して中継電極７４に接続されている。中継電極７４は、中継電極７３と同様にシールド電極層２２をダミー画素電極１３１毎に島状にパターニングしたものである。中継電極７４は、第２層間絶縁膜４２を開孔するコンタクトホール５８を介して配線８１に接続されている。配線８１は、図７に示したデータ線１１４や、容量電極１１５ｂを構成するデータ線層２１を、図２０において紙面垂直方向（図１９においてＹ方向）に延設するように、列毎にパターニングしたものであり、第２配線の一例である。
Ｙ方向に延設された配線８１は、Ｙ方向で隣り合うダミー画素電極１３１同士を接続するとともに、特に図示しないが外側領域ｃまで引き出され共通接続されて、図１５における接続点１０７ｄおよび端子１０７を介して、信号Ｖ１が供給される。このため、ダミー表示領域ｂｙにおいても、ダミー画素電極１３１の各々には信号Ｖ１が共通に印加される。なお、第２ダミー表示領域ｂｙは、走査線駆動回路１７０と表示領域ａとの間に位置するので、図２０ではデータ線１１４が存在しない。
【００４９】
図２２は、第２実施形態においてダミー画素電極１３１に供給される信号Ｖ１の電圧波形図である。この図に示されるように、信号Ｖ１は、１フレーム毎に、コモン電極１０８に印加される電圧ＬＣcomに対して電圧Ｖmだけ高位の電圧（ＬＣcom＋Ｖm）と、電圧Ｖmだけ低位の電圧（ＬＣcom−Ｖm）とで交互に切り替えられて供給される。
【００５０】
無効液晶素子を含む液晶素子１２０の電圧−反射率特性は、ノーマリーブラックモードであれば一般には図２３（Ａ）に示されるように、電圧ゼロで反射率が０％となり、電圧が高くなるにつれて反射率が増加して、やがて１００％に飽和する。なお、図２３（Ａ）は、液晶素子１２０への印加電圧（画素電極１１８またはダミー画素電極１３１とコモン電極１０８との電位差）を横軸にとり、最小反射率を０％に、最大反射率を１００％にして正規化した相対反射率で示している。
ところで、液晶１０５の特性や配向膜３８によるプレチルト角などの様々な要因によって、図２３（Ｂ）に示されるように、電圧ゼロではなく電圧Ｖmで反射率が最小の０％になる場合がある。このような場合、ダミー画素電極１３１に電圧ＬＣcomを印加して、無効液晶素子への印加電圧をゼロにしても、ダミー表示領域ｂを十分な黒表示とすることができない可能性がある。
【００５１】
これに対して、第２実施形態では、液晶素子が図２３（Ｂ）で示したような特性を有する場合であっても、黒表示とさせる電圧がダミー画素電極１３１に印加されるので、表示領域ａを囲む見切り（額縁）として機能をダミー表示領域ｂに持たせることが可能である。また、ダミー画素電極１３１には、電圧（ＬＣcom＋Ｖm）と電圧（ＬＣcom−Ｖm）とで１フレーム毎に交互に切り替わるので、２フレームを基準単位としてみたときに無効液晶素子に直流成分が印加されることがない。このため、ダミー画素電極１３１とコモン電極１０８とで挟持される液晶１０５が直流成分の印加によって劣化することもない。
【００５２】
なお、第２実施形態では、第１ダミー表示領域ｂｘにおいて、ダミー画素電極１３１に（端子１０７、接続部１０７ｄ）配線６３および中継電極７３を順次介して、信号Ｖ１を供給する構成、すなわち、電極層２０をパターニングした配線６３を用いて供給する構成としたが、これに限られず、例えば図２１に示されるように配線１１３を用いて供給する構成としても良い。配線１１３は、走査線１１２を構成するポリシリコン層をパターニングしたものであり、第１配線の別の一例である。なお、図２１において、中継電極７３は、第１層間絶縁膜４１を開孔するコンタクトホール５９を介して配線１１３に接続される。
このとき、配線６３については、ダミー画素電極１３１毎に島状に形成して中継電極として機能させても良いし、図１８で説明したようにＹ方向に延設させ配線として形成するとともに、配線１１３に対して並列接続することによって配線抵抗を低下させるために用いても良い。
【００５３】
また、第２実施形態では、液晶素子１２０の反射率が最小になるときの電圧実効値をＶmとしたときに、ダミー画素電極１３１に印加する信号Ｖ１の電圧を（ＬＣcom＋Ｖm）および（ＬＣcom−Ｖm）で交互に切り替える構成にしたが、電圧Ｖmについて、液晶素子１２０の反射率が最小になるときの電圧に限られず、例えば反射率５０％とさせるときの電圧（グレー電圧）を用いても良い。また、電圧の切替周期は１フレームでなくても良い。
第２実施形態において、液晶素子が図２３（Ａ）で示したような特性を有するのであれば、ダミー画素電極１３１に、配線６３または配線８１を介して電圧ＬＣcomを印加する
構成としても良い。
【００５４】
くわえて、第１実施形態や第２実施形態では、ダミー表示領域ｂ（ｂｘ、ｂｙ）においてダミー画素電極１３１が３行または３列で並べた構成としたが、１行または１列であっても良いし、２行または２列であっても良いし、４行以上または４列以上であっても良い。また、液晶パネル１００については反射型に限られず、透過型であっても良い。
【００５５】
＜変形例＞
図２５は、Ｋ領域における電極構成の別の例を示す図である。Ｋ領域における電極構成は、図１０に例示したものに限定されない。図２５は、電極が千鳥配置（デルタ配置）される例を示している。奇数行の画素１１８の基準点（例えば左下頂点）のｘ座標は、偶数行の画素１１８の基準点に対して、決まった長さ（例えばＰｘ／２）だけずれている。ダミー画素電極１３１についても同様である。
【００５６】
図２６は、Ｋ領域における電極構成のさらに別の例を示す図である。図２６は、表示領域ａにおける画素電極１１８とダミー表示領域ｂにおけるダミー画素電極１３１とは、ｘ座標がずれて配置されている。表示領域ａにおける画素電極１１８だけを見ればｘ座標は揃っており、ダミー表示領域ｂにおける画素電極１３１だけを見ればｘ座標は揃っている。しかし、ダミー画素電極１３１の基準点（例えば左下頂点）のｘ座標は、画素電極１１８の基準点（例えば左下頂点）に対して、決まった長さ（例えばＰｘ／２）だけずれている。
【００５７】
図２７は、Ｋ領域における電極構成のさらに別の例を示す図である。図１０の例では、画素電極１１８とダミー画素電極１３１とは、同じ形状およびサイズを有していた。しかし、図２７の例では、画素電極１１８とダミー画素電極１３１とは、サイズおよびピッチが異なっている。具体的にはダミー電極１３１の方が画素電極１１８よりもピッチが大きい。しかし、図２７の例で、ダミー画素電極１３１はスリット１３１１を有している。スリット１３１１は、表示領域ａとダミー表示領域ｂとで配線密度が等しくなるような形状となるように設計されている。例えば、表示領域ａにおいて画素電極１１８間に１０％の開口がある場合、ダミー画素領域ｂにおいては、電極間の開口およびスリット１３１１により合計１０％の開口が形成される。図１０および２５〜２７の例においては、いずれも、表示領域ａとダミー表示領域ｂとで配線密度が等しくなるように、画素電極１１８およびダミー電極１３１が構成されている。
【００５８】
＜電子機器＞
次に、上述した実施形態に係る反射型の液晶パネル１００を適用した電子機器について説明する。図２４は、液晶パネル１００をライトバルブとして用いてプロジェクター１１００の構成を示す平面図である。
この図に示されるように、プロジェクター１１００は、実施形態に係る反射型の液晶パネル１００を、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応させた３板式である。プロジェクター１１００の内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置している。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクター１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。この第１のインテグレータレンズ１１２０により、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向がほぼ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることになる。
【００５９】
さて、偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッター１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、液晶パネル１００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、液晶パネル１００Ｒによって変調される。一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、液晶パネル１００Ｇによって変調される。
ここで、液晶パネル１００Ｒ、１００Ｇおよび１００Ｂは、上述した実施形態における液晶パネル１００と同様であり、供給されるＲ、Ｇ、Ｂの各色に対応するデータ信号でそれぞれ駆動されるものである。すなわち、このプロジェクター１１００では、液晶パネル１００が、Ｒ、Ｇ、Ｂの各色に対応して３組設けられて、Ｒ、Ｇ、Ｂの各色に対応する映像信号に応じてそれぞれ駆動される構成となっている。
【００６０】
液晶パネル１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッター１１４０によって順次合成された後、投射光学系１１６０によって、スクリーン１１７０に投射される。なお、液晶パネル１００Ｒ、１００Ｂおよび１００Ｇには、ダイクロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射するので、カラーフィルタは必要ない。
なお、電子機器としては、図２４を参照して説明したプロジェクターの他、上述したＥＶＦや、リヤ・プロジェクション型のテレビジョン、ヘッドマウントディスプレイなどが挙げられる。
【符号の説明】
【００６１】
３６…シリコン酸化膜、６３…配線、８１…配線、１００…液晶パネル、１０１…素子基板、１０２…対向基板、１０５…液晶、１０８…コモン電極、１１６…ＴＦＴ、１１８…画素電極、１２０…液晶素子、１３１…ダミー画素電極、１３５…導電パターン、１６０…データ線駆動回路、１７０…走査線駆動回路、１１００…プロジェクター
【特許請求の範囲】
【請求項１】
素子基板と、
前記素子基板と対向配置され、前記素子基板との対向側にコモン電極を有する対向基板と、を具備し、
前記素子基板は、
前記対向基板との対向側に形成され、画素毎に所定のピッチで配列する複数の画素電極と、
平面視したときに前記複数の画素電極の外側に位置し、前記画素を駆動する駆動回路と、
平面視したときに前記駆動回路と前記複数の画素電極との間で、前記複数の画素電極を囲むように設けられ、前記複数の画素電極と同一層からなり、前記複数の画素電極と実質的に等しいサイズおよびピッチで島状に配列する複数のダミー画素電極と、
前記複数の画素電極と異なる層に配設され、前記複数のダミー画素電極のうち、少なくとも一の方向に隣り合うダミー画素電極同士を電気的に接続する配線と、
を含むことを特徴とする電気光学装置。
【請求項２】
前記素子基板は、
複数の走査線と
平面視したときに前記複数の走査線と交差する複数のデータ線と、
断面視したときに前記データ線と前記画素電極との間に設けられ、平面視したときに前記データ線を覆うように形成されて、所定の電圧が印加されるシールド電極と、
を有し、
前記画素電極は、平面視したときに前記複数の走査線と前記複数のデータ線との各交差に対応してそれぞれ設けられ、
前記配線は、前記シールド電極と同一層からなり、前記所定の電圧が印加される
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記コモン電極には、所定のコモン電圧が印加され、
前記所定の電圧は、前記コモン電圧である
ことを特徴とする請求項２に記載の電気光学装置。
【請求項４】
前記素子基板は、
複数の走査線と、
平面視したときに前記複数の走査線と交差する複数のデータ線と、を有し、
前記画素電極は、平面視したときに前記複数の走査線と前記複数のデータ線との各交差に対応してそれぞれ設けられ、
前記駆動回路は、
前記複数の走査線の両端側から、前記複数の走査線の各々をそれぞれ駆動する２つの走査線駆動回路と、
前記複数のデータ線の一端側から、前記複数のデータ線の各々を駆動するデータ線駆動回路と、を有する
ことを特徴とする請求項１に記載の電気光学装置。
【請求項５】
前記配線は、前記データ線とは異なる電極層からなる第１配線であり、
前記複数のダミー画素電極のうち、前記データ線駆動回路と前記複数の画素電極との間に位置するものは、前記第１配線を介して互いが接続された
ことを特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記配線は、前記データ線と同一層の電極層からなる第２配線であり、
前記複数のダミー画素電極のうち、前記走査線駆動回路と前記複数の画素電極との間に位置するものは、前記第２配線を介して互いが接続された
ことを特徴とする請求項４に記載の電気光学装置。
【請求項７】
前記ダミー画素電極には、前記コモン電圧よりも所定値だけ高位の電圧と、前記所定値だけ低位の電圧とが所定の周期で交互に印加される
ことを特徴とする請求項４に記載の電気光学装置。
【請求項８】
平面視したときに、前記画素電極の隙間および前記ダミー画素電極の隙間に、それぞれ絶縁材が埋め込まれた
ことを特徴とする請求項１に記載の電気光学装置。
【請求項９】
平面視したときに前記ダミー画素電極を囲む位置に設けられ、前記画素電極と同一層からなり、前記ダミー画素電極とは非接続の導電パターンを有する
ことを特徴とする請求項１に記載の電気光学装置。
【請求項１０】
請求項１乃至９のいずれかに記載の電気光学装置を有する
ことを特徴とする電子機器。
【請求項１１】
素子基板と、
前記素子基板と対向配置され、前記素子基板との対向側にコモン電極を有する対向基板と、を具備し、
前記素子基板は、
前記対向基板との対向側に形成され、画素毎に所定のピッチで配列する複数の画素電極と、
平面視したときに前記複数の画素電極の外側に位置し、前記画素を駆動する駆動回路と、
平面視したときに前記駆動回路と前記複数の画素電極との間で、前記複数の画素電極を囲むように設けられ、前記複数の画素電極と同一層からなり、前記複数の画素電極と実質的に等しい密度になるように島状に配列する複数のダミー電極と、
前記複数の画素電極と異なる層に配設され、前記複数のダミー画素電極のうち、少なくとも一の方向に隣り合うダミー画素電極同士を電気的に接続する配線と、
を含むことを特徴とする電気光学装置。
【請求項１】
素子基板と、
前記素子基板と対向配置され、前記素子基板との対向側にコモン電極を有する対向基板と、を具備し、
前記素子基板は、
前記対向基板との対向側に形成され、画素毎に所定のピッチで配列する複数の画素電極と、
平面視したときに前記複数の画素電極の外側に位置し、前記画素を駆動する駆動回路と、
平面視したときに前記駆動回路と前記複数の画素電極との間で、前記複数の画素電極を囲むように設けられ、前記複数の画素電極と同一層からなり、前記複数の画素電極と実質的に等しいサイズおよびピッチで島状に配列する複数のダミー画素電極と、
前記複数の画素電極と異なる層に配設され、前記複数のダミー画素電極のうち、少なくとも一の方向に隣り合うダミー画素電極同士を電気的に接続する配線と、
を含むことを特徴とする電気光学装置。
【請求項２】
前記素子基板は、
複数の走査線と
平面視したときに前記複数の走査線と交差する複数のデータ線と、
断面視したときに前記データ線と前記画素電極との間に設けられ、平面視したときに前記データ線を覆うように形成されて、所定の電圧が印加されるシールド電極と、
を有し、
前記画素電極は、平面視したときに前記複数の走査線と前記複数のデータ線との各交差に対応してそれぞれ設けられ、
前記配線は、前記シールド電極と同一層からなり、前記所定の電圧が印加される
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記コモン電極には、所定のコモン電圧が印加され、
前記所定の電圧は、前記コモン電圧である
ことを特徴とする請求項２に記載の電気光学装置。
【請求項４】
前記素子基板は、
複数の走査線と、
平面視したときに前記複数の走査線と交差する複数のデータ線と、を有し、
前記画素電極は、平面視したときに前記複数の走査線と前記複数のデータ線との各交差に対応してそれぞれ設けられ、
前記駆動回路は、
前記複数の走査線の両端側から、前記複数の走査線の各々をそれぞれ駆動する２つの走査線駆動回路と、
前記複数のデータ線の一端側から、前記複数のデータ線の各々を駆動するデータ線駆動回路と、を有する
ことを特徴とする請求項１に記載の電気光学装置。
【請求項５】
前記配線は、前記データ線とは異なる電極層からなる第１配線であり、
前記複数のダミー画素電極のうち、前記データ線駆動回路と前記複数の画素電極との間に位置するものは、前記第１配線を介して互いが接続された
ことを特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記配線は、前記データ線と同一層の電極層からなる第２配線であり、
前記複数のダミー画素電極のうち、前記走査線駆動回路と前記複数の画素電極との間に位置するものは、前記第２配線を介して互いが接続された
ことを特徴とする請求項４に記載の電気光学装置。
【請求項７】
前記ダミー画素電極には、前記コモン電圧よりも所定値だけ高位の電圧と、前記所定値だけ低位の電圧とが所定の周期で交互に印加される
ことを特徴とする請求項４に記載の電気光学装置。
【請求項８】
平面視したときに、前記画素電極の隙間および前記ダミー画素電極の隙間に、それぞれ絶縁材が埋め込まれた
ことを特徴とする請求項１に記載の電気光学装置。
【請求項９】
平面視したときに前記ダミー画素電極を囲む位置に設けられ、前記画素電極と同一層からなり、前記ダミー画素電極とは非接続の導電パターンを有する
ことを特徴とする請求項１に記載の電気光学装置。
【請求項１０】
請求項１乃至９のいずれかに記載の電気光学装置を有する
ことを特徴とする電子機器。
【請求項１１】
素子基板と、
前記素子基板と対向配置され、前記素子基板との対向側にコモン電極を有する対向基板と、を具備し、
前記素子基板は、
前記対向基板との対向側に形成され、画素毎に所定のピッチで配列する複数の画素電極と、
平面視したときに前記複数の画素電極の外側に位置し、前記画素を駆動する駆動回路と、
平面視したときに前記駆動回路と前記複数の画素電極との間で、前記複数の画素電極を囲むように設けられ、前記複数の画素電極と同一層からなり、前記複数の画素電極と実質的に等しい密度になるように島状に配列する複数のダミー電極と、
前記複数の画素電極と異なる層に配設され、前記複数のダミー画素電極のうち、少なくとも一の方向に隣り合うダミー画素電極同士を電気的に接続する配線と、
を含むことを特徴とする電気光学装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１２−１０８４６４（Ｐ２０１２−１０８４６４Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１１−１１４７０１（Ｐ２０１１−１１４７０１）
【出願日】平成２３年５月２３日（２０１１．５．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２３年５月２３日（２０１１．５．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]