ＰＬＬ回路およびデータ再生装置
【課題】 処理速度の高速化を円滑に図ることができるＰＬＬ回路およびそれを用いたデータ再生装置を提供する。
【解決手段】 固定クロックによってサンプリングされた一連のＡＤデータに対し、時系列上交互に補間処理が施されるよう、２つのデータ補間回路２０３、２０４によって、並行して、補間処理を施す。このとき、各補間回路は、固定クロックの周期を１／２に低減した共通の動作クロック（１／２クロック）によって、対応するデータに補間処理を施す。このように、共通の動作クロックによって補間処理を並列的に行うことにより、動作クロックの周波数を固定クロックの１／２程度にまで低減させることができる。従って、その後段側に配される位相比較器１０７、ＬＰＦ１０８、デジタルＶＣＯ１０９の動作周波数も同様に低減することができ、ＰＬＬ回路の高速化を図ることができる。
【解決手段】 固定クロックによってサンプリングされた一連のＡＤデータに対し、時系列上交互に補間処理が施されるよう、２つのデータ補間回路２０３、２０４によって、並行して、補間処理を施す。このとき、各補間回路は、固定クロックの周期を１／２に低減した共通の動作クロック（１／２クロック）によって、対応するデータに補間処理を施す。このように、共通の動作クロックによって補間処理を並列的に行うことにより、動作クロックの周波数を固定クロックの１／２程度にまで低減させることができる。従って、その後段側に配される位相比較器１０７、ＬＰＦ１０８、デジタルＶＣＯ１０９の動作周波数も同様に低減することができ、ＰＬＬ回路の高速化を図ることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固定クロックにてサンプリングされＡ／Ｄ（Analog to Digital）変換されたデジタルデータに対し、位相情報に基づく補間処理を施して、正規のサンプリングタイミングにおけるサンプルデータを取得するＰＬＬ（Phase Locked Loop）回路、および、このＰＬＬ回路にて取得されるサンプルデータを復調して再生データを取得するデータ再生装置に関する。
【背景技術】
【０００２】
ディスク再生装置のＰＬＬ回路として、従来より、アナログ方式のＰＬＬ回路が用いられている。しかし、アナログ方式のＰＬＬ回路は、ノイズによる影響を受け易く、また、温度変化等の環境変化に弱いといった欠点を有している。これに対し、デジタル方式のＰＬＬ回路は、ノイズによる影響を受け難く、温度変化等の環境変化にも特性が左右され難い。また、高集積化を図りやすくＬＳＩに実装する際に有利であるとのメリットを有している。
【０００３】
図１６に、ＩＴＲ（Interpolated Timing Recovery）方式のデジタルＰＬＬ回路を内蔵するディスク再生装置の構成例を示す。
【０００４】
本構成例に係る光ディスク装置は、光ピックアップ１０１と、増幅回路１０２と、ＡＤＣ（Analog-Digital Converter）１０３と、データ補間回路１０４と、イコライザ１０５と、ビタビデコーダ１０６と、位相比較器１０７と、ＬＰＦ（ループフィルタ）１０８と、デジタルＶＣＯ（Voltage Controlled Oscillator）１０９を備えている。
【０００５】
光ピックアップ１０１は、ディスクにレーザ光を照射してデータの書き込みを行うとともに、ディスクからの反射光を受光してデータの読み取りを行う。増幅回路１０２は、光ピックアップ１０１から供給される再生ＲＦ信号を増幅してＡＤＣ１０３に出力する。ＡＤＣ１０３は、発振回路から供給される高周波の非同期クロックに応じて再生ＲＦ信号をサンプリングし、サンプル値をデジタルデータ（ＡＤデータ）に変換してデータ補間回路１０４に出力する。
【０００６】
データ補間回路１０４は、ＡＤＣ１０３から入力されるＡＤデータと、デジタルＶＣＯ１０９から入力される位相情報（ＰＨ２）を用いて、データ補間タイミング（リサンプルタイミング）におけるデータ値（リサンプルデータ）を算出し、算出したリサンプルデータをイコライザ１０５に出力する。
【０００７】
イコライザ１０５は、データ補間回路１０４から供給されるリサンプルデータに対して波形等化処理を施してビタビデコーダ１０６に出力する。ビタビデコーダ１０６は、イコライザ１０５から供給されたデジタルデータにビタビ復号処理を施して１、０の２値化データを生成出力する。
【０００８】
位相比較器１０７は、データ補間回路１０４から供給されるリサンプルデータをもとに、図１７に示す如く、再生信号波形のエッジ、すなわち、再生信号波形とスライスレベル（ゼロレベル）の交点位置を判別し、判別したエッジの位置と、これを挟む前後のリサンプルタイミングの中間タイミングとの間の位相差（ΔＰ）を検出して、これを、ＬＰＦ１０８に出力する。
【０００９】
ＬＰＦ１０８は、位相差データの高周波成分を遮断して直流化し、これをデジタルＶＣＯ１０９に出力する。
【００１０】
デジタルＶＣＯ１１０は、ＬＰＦ１０８から供給されたデータ（位相差データ）に応じて、上記エッジの位相差を補償するよう、リサンプルタイミングの周期を調整し、調整後のリサンプルタイミングの周期を示す位相情報（ＰＨ２）（図１７参照）をデータ補間回路１０４に出力する。
【００１１】
図１８は、データ補間回路１０４における処理動作を示すものである。
【００１２】
データ補間回路１０４では、補間処理用のクロック（Ｄ−ＰＬＬクロック）を用いながら、ＡＤＣ１０３から入力されたＡＤデータと、これを１クロック遅延させたＡＤデータとの間で補間処理が行われる。ここで、補間処理用のＤ−ＰＬＬクロックには、ＡＤＣ１０３に入力されるクロック（Ａ／Ｄクロック）と同じクロックが用いられる。同図では、一連のＡ／Ｄデータ（Ｄ０、Ｄ１、…）のうち、Ｄ２−Ｄ３間、Ｄ５−Ｄ６間、Ｄ９−Ｄ１０間、Ｄ１１−Ｄ１２間、Ｄ１４−Ｄ１５間にて補間が行われリサンプルデータが生成されている。
【００１３】
図１９に、補間処理の具体的内容を示す。
【００１４】
補間処理においては、ＡＤデータの各サンプリングタイミングにおける位相ＰＨ０とデジタルＶＣＯ１０９から供給される位相ＰＨ２が大小比較される。図１９を参照して、たとえば、ＡＤデータ（Ｄ０）のサンプリングタイミングにおける位相ＰＨ０がＰＨ０＝０であるとすると、次のＡＤデータ（Ｄ１）のサンプリングタイミングにおける位相ＰＨ０は、一つ前のＡＤデータ（Ｄ０）における位相ＰＨ０（＝０）にＡ／Ｄクロックの周期ＰＨ１を加算したもの（＝０＋ＰＨ１）として求められる。求めた位相ＰＨ０は、デジタルＶＣＯ１０９から供給される位相ＰＨ２と比較される。このとき、ＰＨ０≦ＰＨ２であれば、補間は行われない。図１９の場合、ＡＤデータ（Ｄ１）のサンプリングタイミングにおける位相ＰＨ０（＝０＋ＰＨ１）は、ＰＨ０＜ＰＨ２であるので、このＡＤデータ（Ｄ１）のサンプリングタイミングにおいては、補間は行われない。
【００１５】
次のＡＤデータ（Ｄ２）のサンプリングタイミングにおいても、同様に、このＡＤデータ（Ｄ２）のサンプリングタイミングにおける位相ＰＨ０が、一つ前のＡＤデータ（Ｄ１）における位相ＰＨ０（＝０＋ＰＨ１）にＡ／Ｄクロックの周期ＰＨ１を加算したもの（＝０＋ＰＨ１＋ＰＨ１）として求められ、これが、デジタルＶＣＯ１０９から供給される位相ＰＨ２と比較される。この場合も、ＡＤデータ（Ｄ２）のサンプリングタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１）は、ＰＨ０＜ＰＨ２であるので、このＡＤデータ（Ｄ２）のサンプリングタイミングにおいても、補間は行われない。
【００１６】
さらに、次のＡＤデータ（Ｄ３）のサンプリングタイミングにおいても、同様に、このＡＤデータ（Ｄ３）のサンプリングタイミングにおける位相ＰＨ０が、一つ前のＡＤデータ（Ｄ２）における位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１）にＡ／Ｄクロックの周期ＰＨ１を加算したもの（＝０＋ＰＨ１＋ＰＨ１＋ＰＨ１）として求められ、これが、デジタルＶＣＯ１０９から供給される位相ＰＨ２と比較される。この場合、ＡＤデータ（Ｄ３）のサンプリングタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１）は、ＰＨ０＞ＰＨ２の関係にあるので、このＡＤデータ（Ｄ３）のサンプリングタイミングにおいて、補間が行われる。
【００１７】
この場合、ＡＤデータ（Ｄ３）のサンプリングタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１）から位相ＰＨ２が減算され、減算結果（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１−ＰＨ２）が、このＡＤデータ（Ｄ３）のサンプリングタイミングにおける位相ＰＨ０に再設定される。そして、図１９の左上に示すように、Ｄ２とＤ３の値と、ＰＨ０とＰＨ１とを用いながら、比例計算によりＸが求められ、求めたＸをＤ２に加算して、ＡＤデータ（Ｄ３）のサンプリングタイミングからＰＨ０だけ戻ったリサンプルタイミングにおけるリサンプルデータが求められる。
【００１８】
次のＡＤデータ（Ｄ４）のサンプリングタイミングにおいては、一つ前のＡＤデータ（Ｄ３）にて求めた位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１−ＰＨ２）にＡ／Ｄクロックの周期ＰＨ１が加算され、当該ＡＤデータ（Ｄ４）における位相が求められる。そして、上記と同様に、この位相が、デジタルＶＣＯ１０９から供給される位相ＰＨ２と大小比較され、補間の要否が判別される。以下、同様にして、各サンプリングタイミングにおける処理が行われる。
【００１９】
図２０に、かかる補間処理の流れを示す。
【００２０】
位相ＰＨ０がセットされた後（Ｓ１０１）、次のクロックタイミングが到来すると（Ｓ１０２）、位相ＰＨ０にクロック周期ＰＨ１が加算され、新たな位相ＰＨ０がセットされる（Ｓ１０３）。そして、セットされた位相ＰＨ０が、デジタルＶＣＯ１０９から供給される位相ＰＨ２と大小比較される（Ｓ１０４）。ここで、ＰＨ０＞ＰＨ２でなければ（Ｓ１０４：Ｎ）、Ｓ１０２に戻り、次のクロックタイミングの到来に応じて、ＰＨ０＝ＰＨ０＋ＰＨ１が実行される（Ｓ１０３）。この処理は、ＰＨ０＞ＰＨ２となるまで実行される（Ｓ１０４）。
【００２１】
ＰＨ０＞ＰＨ２となると（Ｓ１０４：Ｙ）、ＰＨ０＝ＰＨ０−ＰＨ２が実行され、当該クロックタイミングにおける位相ＰＨ０が算出される（Ｓ１０５）。そして、上記の如くして、再設定された位相ＰＨ０と、当該リサンプルタイミングの前後のＡＤデータからリサンプルデータが算出される（Ｓ１０６）。Ｓ１０５にて算出された位相ＰＨ０は、当該クロックタイミングにおける位相に再設定される（Ｓ１０１）。その後、Ｓ１０２に進み、同様の処理が実行される。
【特許文献１】特開２００５−１０８２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
近年、光ディスクおよびそのドライブ装置においては、ディスクの高密度化および高容量化とともに、再生速度の高速化（４倍速、８倍速、等）が求められている。このうち、再生速度の高速化は、特に、ＰＣ（Personal Computer）用途としてドライブ装置を用いる場合に、ドライブ装置に高い付加価値を与える。
【００２３】
ここで、再生速度の高速化は、演算精度の低減や、ＬＳＩ処理能力の高速化によっても行い得る。しかし、この場合にも、高速化に一定の限界があるため、４倍速や８倍速等の高速化を図ろうとする場合には、他の方法を検討する必要がある。
【００２４】
なお、図１６に示す回路構成においては、データ補間回路１０４以降の各回路部のうち、特に、ＬＰＦ１０８をＩＩＲ型（帰還型）にて構成する場合に、ＬＰＦ１０８が高速化のネックとなる。すなわち、ＬＰＦ１０８をＩＩＲ型とすると、演算コストが大きくなり、ＬＰＦ１０８の動作周波数を大きく引き上げることができないとの問題が生じる。
【００２５】
そこで、本発明は、処理速度の高速化を円滑に図ることができるＰＬＬ回路およびそれを用いたデータ再生装置を提供することを課題とする。
【課題を解決するための手段】
【００２６】
第１の発明は、固定クロックにてサンプリングされＡ／Ｄ（Analog to Digital）変換されたデジタルデータに対し、各デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）と正規のサンプリングタイミングを規定する位相（ＰＨ２）の相関に基づく補間処理を施して、前記正規のサンプリングタイミングにおけるサンプルデータを取得するＰＬＬ回路において、一連の前記デジタルデータに対し時系列上交互に補間処理を施すとともに共通の動作クロックに応じてそれぞれの補間処理を同時に並行して実行する複数の補間回路と、前記各補間回路に前記共通の動作クロックを供給するクロック供給回路と、前記デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）がこのデジタルデータに続く次のデジタルデータに補間処理を施す補間回路に順次引き継がれるよう前記各補間回路に位相を設定する位相制御回路と、前記補間処理にて取得されたサンプルデータに基づいて前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を調整し、調整後の位相（ＰＨ２）を前記それぞれの補間回路に供給する位相調整回路と、前記各補間回路にて取得されたサンプルデータを一系統の時系列データに統合するデータ統合回路とを有することを特徴とする。
【００２７】
第２の発明は、第１の発明に係るＰＬＬ回路おいて、前記位相制御回路は、先の並行処理において何れかの前記補間回路に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）と前記固定クロックの周期（ＰＨ１）から、次の並行処理において前記それぞれの補間回路に設定される位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ，ＰＨ０Ｂ）を算出することを特徴とする。
【００２８】
第３の発明は、第２の発明に係るＰＬＬ回路において、前記位相制御回路は、先の並行処理において何れか一つの前記補間回路に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）に、当該位相に対応する前記デジタルデータのＡ／Ｄサンプリングタイミングから次の並行処理にて前記各補間回路に位相を設定する際のＡ／Ｄサンプリングタイミングまでの間に存在する前記固定クロック数分のクロック周期（ＰＨ１）を加算し、この値から、前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を、減算結果が負にならない範囲で減算することにより、次の並行処理にて各補間回路に設定する位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ、ＰＨ０Ｂ）を算出することを特徴とする。
【００２９】
第４の発明は、固定クロックにてサンプリングされＡ／Ｄ（Analog to Digital）変換されたデジタルデータに対し、各デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）と正規のサンプリングタイミングを規定する位相（ＰＨ２）の相関に基づく補間処理を施して、前記正規のサンプリングタイミングにおけるサンプルデータを取得し、取得したサンプルデータを復調するデータ再生装置において、アナログ信号を前記固定クロックにてサンプリングしそのサンプル値をＡ／Ｄ変換してデジタルデータを取得するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部から入力される一連の前記デジタルデータに対し時系列上交互に補間処理を施すとともに共通の動作クロックに応じてそれぞれの補間処理を同時に並行して実行する複数のデータ補間部と、前記各データ補間部に前記共通の動作クロックを供給するクロック供給部と、前記デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）がこのデジタルデータに続く次のデジタルデータに補間処理を施すデータ補間部に順次引き継がれるよう前記各データ補間部に位相を設定する位相制御位相制御部と、前記補間処理にて取得されたサンプルデータに基づいて前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を調整し、調整後の位相（ＰＨ２）を前記それぞれのデータ補間部に供給する位相調整部と、前記各データ補間部にて取得されたサンプルデータを一系統の時系列データに統合するデータ統合部と、前記統合されたサンプルデータに復調処理を施すデータ復調部を有することを特徴とする。
【００３０】
第５の発明は、第４の発明に係るデータ再生装置において、前記位相制御部は、先の並行処理において何れかの前記データ補間部に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）と前記固定クロックの周期（ＰＨ１）から、次の並行処理において前記それぞれのデータ補間部に設定される位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ，ＰＨ０Ｂ）を算出することを特徴とする。
【００３１】
第６の発明は、第５の発明に係るデータ再生装置において、前記位相制御部は、先の並行処理において何れか一つの前記データ補間部に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）に、当該位相に対応する前記デジタルデータのＡ／Ｄサンプリングタイミングから次の並行処理にて前記各データ補間部に位相を設定する際のＡ／Ｄサンプリングタイミングまでの間に存在する前記固定クロック数分のクロック周期（ＰＨ１）を加算し、この値から、前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を、減算結果が負にならない範囲で減算することにより、次の並行処理にて各データ補間部に設定する位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ、ＰＨ０Ｂ）を算出することを特徴とする。
【００３２】
なお、以下の実施形態には、補間回路（データ補間部）が２つ配されたＰＬＬ回路が例示されている。また、上記発明に係るクロック供給回路（クロック供給部）と、位相制御回路（位相制御部）と、位相調整回路（位相調整部）と、データ統合回路（データ統合部）は、それぞれ、以下の実施形態では、クロック周波数低減回路２０２と、位相コントローラ２０５、２１５と、位相比較器１０７、ＬＰＦ１０８およびデジタルＶＣＯ１０９と、Ｐ／Ｓ回路２０６によって具体化されている。また、上記発明に係るＡ／Ｄ変換部とデータ復調部は、それぞれ、以下の実施形態では、Ａ／Ｄコンバータ１０３と、イコライザ１０５およびビタビデコーダ１０６によって具体化されている。
【発明の効果】
【００３３】
本発明によれば、固定クロックによってサンプリングされた一連のデジタルデータに対し、時系列上交互に補間処理が施されるよう、複数の補間回路によって、補間処理が施される。このとき、各補間回路は、共通の動作クロックによって、同時に並行して、対応するデータに補間処理を施す。
【００３４】
本発明によれば、このように、共通の動作クロックによって補間処理を並列的に実行することにより、動作クロックの周波数を大幅に低減させることができる。たとえば、２つの補間回路を用いる場合、補間回路の動作クロックを、Ａ／Ｄ変換に用いる固定クロックの１／２程度の周波数に抑えることができ、さらに、３つの補間回路を用いる場合には、動作クロックの周波数を固定クロックの１／３程度にまで低減することができる。従って、その後段側に配される位相比較器、ＬＰＦ、デジタルＶＣＯの動作周波数も同様に低減することができる。その結果、ＰＬＬ回路の高速化を図ることができる。
【００３５】
なお、既に図１９を参照して説明したとおり、ＩＴＲ方式のデジタルＰＬＬ回路では、１クロック前のサンプリングタイミングにおける位相ＰＨ０を次のサンプリングタイミングにおける位相に順次引き継ぐ必要がある。すなわち、図１９を参照して、Ｄ０のサンプリングタイミングにおける位相ＰＨ０（＝０）は、Ｄ１のサンプリングタイミングにおける位相ＰＨ０を設定する際に引き継がれなければならず、具体的には、Ｄ０のサンプリングタイミングにおける位相ＰＨ０（＝０）にＡ／Ｄクロックの周期ＰＨ１が加算されて、Ｄ１のサンプリングタイミングにおける位相ＰＨ０（＝０＋ＰＨ１）が算出される。
【００３６】
ところが、本発明のように、一連のデジタルデータに対し、時系列上交互に、異なる補間回路によって、補間処理を並列的に施すようにすると、各補間回路によって時系列上飛び飛びに補間処理が施されるため、一つの補間回路において設定される位相ＰＨ０を、この位相に対応するサンプリングタイミングに続く、次のサンプリングタイミングのデジタルデータに補間処理を施す他の補間回路に、円滑に引き継ぐための構成が必要となる。
【００３７】
たとえば、２つのデータ補間回路（第１、第２のデータ補間回路）を用いる場合に、図１９におけるＤ０、Ｄ２、Ｄ４、Ｄ６、…のサンプリングタイミングの補間処理を第１のデータ補間回路にて実行し、Ｄ１、Ｄ３、Ｄ５、…のサンプリングタイミングの補間処理を第２のデータ補間回路にて実行するようにすると、第２のデータ補間回路に設定されるＤ１のタイミングにおける位相ＰＨ０（＝０＋ＰＨ１）を第１のデータ補間回路におけるＤ２に対する処理の際に引き継ぐ必要があり、さらに、これにより第１のデータ補間回路に設定されるＤ２のタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１）を、その次のデータＤ３に対する処理を実行する第２のデータ補間回路に引き継ぐ必要がある。
【００３８】
さらに、この場合、Ｄ２のサンプリングタイミングにおける補間処理とＤ３のサンプリングタイミングにおける補間処理が、共通の動作クロックに応じて、第１のデータ補間回路と第２のデータ補間回路によって同時に並行して行われるとすると、本来、Ｄ３のサンプリングタイミングにおける補間処理は、Ｄ２のサンプリングタイミングにおける補間処理にて設定される位相ＰＨ０を引き継いで行われるものであるにも拘わらず、このようにＤ２のサンプリングタイミングにおける補間処理がＤ３のサンプリングタイミングにおける補間処理と同時に行われる関係から、Ｄ２のサンプリングタイミングにおける補間処理を待たずに、予め、この並行処理の際に、Ｄ２のサンプリングタイミングにおける補間処理にて設定される位相ＰＨ０がＤ３のサンプリングタイミングにおける補間処理において引き継がれている必要がある。
【００３９】
本発明では、かかる位相ＰＨ０の引き継ぎ制御が位相制御回路（位相制御部）によって行われる。これにより、複数の補間回路（データ補間部）によって、円滑に、補間処理を行うことができる。
【００４０】
本発明の特徴は、以下に示す実施の形態により更に明らかとなろう。ただし、以下に示す実施の形態は、一つの例示であって、本発明ないし各構成要件の意義は、以下の実施の形態に記載されたものに制限されるものではない。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施の形態につき図面を参照して説明する。
【実施例１】
【００４２】
図１に実施例１に係るディスク再生装置の構成を示す。このディスク再生装置には、ＩＴＲ（Interpolated Timing Recovery）方式のデジタルＰＬＬ回路が内蔵されている。なお、上記従来例として示した図１６の構成と同一部分には同一符号を付してその説明を省略する。
【００４３】
本実施例に係るディスク再生装置には、図１６の構成に比べ、Ｓ／Ｐ（Serial／Parallel）回路２０１と、クロック周波数低減回路２０２と、２つのデータ補間回路２０３、２０４と、位相コントローラ２０５と、Ｐ／Ｓ（Parallel／Serial）回路２０６が追加されている。
【００４４】
Ｓ／Ｐ回路２０１は、Ａ／Ｄコンバータ１０３によってサンプリングされたＡＤデータを、データ補間回路２０３とデータ補間回路２０４にそれぞれ供給する。
【００４５】
クロック周波数低減回路２０２は、発振回路から出力されるクロック（Ａ／Ｄクロック）を分周し、周波数を１／２に低減したクロック（１／２クロック）を生成する。生成された１／２クロックは、データ補間回路２０３、２０４、位相比較器１０７、ＬＰＦ１０８およびデジタルＶＣＯ１０９に動作クロックとして供給される。
【００４６】
データ補間回路２０３および２０４は、Ｓ／Ｐ回路から入力される一連のＡＤデータ列に対し時系列上交互に補間処理を施すとともに、クロック周波数低減回路２０２から供給される共通の１／２クロックに応じてそれぞれの補間処理を同時に並行して実行する。
【００４７】
本実施例では、データ補間回路２０３および２０４は、位相コントローラ２０５から設定される初期位相（他方のデータ補間回路から引き継がれるべき位相：ＰＨ０ａ、ＰＨ０ｂ）に、１／２クロックの周期（ＰＨ１）を加算して、サンプリングタイミングにおける位相を算出し、算出した位相と、デジタルＶＣＯ１０９から供給されるリサンプルタイミングを規定する位相（ＰＨ２）を大小比較して、当該サンプリングタイミングにおけるデータ補間の要否を判定し、データ補間要の場合に、リサンプルタイミングにおけるリサンプルデータを、上記図１９の左上に示す如くして算出する。なお、データ補間回路２０３および２０４における処理については、追って、図２、図３および図９を参照しながら詳述する。
【００４８】
位相コントローラ２０５は、デジタルＶＣＯ１０９から供給される位相情報（ＰＨ２）とＡ／Ｄクロックの周期（ＰＨ１）をもとに、データ補間回路２０３および２０４間で相互に引き継ぐべき初期位相（ＰＨ０ａ、ＰＨ０ｂ：後述）を求め、求めた位相を、データ補間回路２０３および２０４にそれぞれ設定する。なお、位相コントローラ２０５における処理については、追って、図４ないし図８を参照しながら詳述する。
【００４９】
Ｐ／Ｓ回路２０６は、データ補間回路２０３、２０４から入力されるリサンプルデータを１系統のデータに統合してイコライザ１０５に出力する。
【００５０】
図２は、データ補間回路２０３、２０４における処理動作を示すものである。
【００５１】
データ補間回路２０３は、１／２クロックを動作クロックとして用いながら、ＡＤＣ１０３から入力されたＡＤデータ列と、これを１Ａ／Ｄクロックだけ遅延させたＡＤデータ列との間で補間処理を行う。このとき、１／２クロックの周波数は、Ａ／Ｄクロックの周波数の１／２になっているため、一連のＡＤデータ列のうち、Ｄ１、Ｄ３、Ｄ５、Ｄ７、…のサンプリングタイミングにおける補間処理が行われる。同図では、データ補間回路２０３によって、Ｄ２−Ｄ３間と、Ｄ１４−Ｄ１５間にてリサンプルデータが生成されている。なお、以下では、データ補間回路２０３にて処理されるデータ系列のことをＡ−ｃｈ系列と称する。
【００５２】
データ補間回路２０４は、Ａ−ｃｈ系列の各データ列をさらに１Ａ／Ｄクロックずつ遅延させ、１／２クロックを動作クロックとして用いながら、遅延させたＡＤデータ列に補間処理を施す。このとき、１／２クロックの周波数は、ＡＤデータのサンプリングに用いられるＡ／Ｄクロックの周波数の１／２になっているため、一連のＡＤデータのうち、Ｄ０、Ｄ２、Ｄ４、Ｄ６、…のサンプリングタイミングにおける補間処理が行われる。同図では、データ補間回路２０４によって、Ｄ５−Ｄ６間、Ｄ９−Ｄ１０間、および、Ｄ１１−Ｄ１２間にてリサンプルデータが生成されている。なお、以下では、データ補間回路２０４にて処理されるデータ系列のことをＢ−ｃｈ系列と称する。
【００５３】
図３に、補間処理の具体的内容を示す。
【００５４】
補間処理においては、上記従来例の場合と同様、ＡＤデータの各サンプリングタイミングにおける位相とデジタルＶＣＯ１０９から供給される位相が大小比較され、その比較結果に応じて、データ補間が行われる。
【００５５】
このとき、Ａ−ｃｈ系列の補間処理とＢ−ｃｈ系列の補間処理は、それぞれ、データ補間回路２０３とデータ補間回路２０４によって別々に行われる。このため、一方の系列における各サンプリングタイミングの位相が、その次に到来する他方の系列の各サンプリングタイミングに対する補間処理において、順次引き継がれていく必要がある。
【００５６】
本実施例では、かかる引継ぎ処理は、位相コントローラ２０５によって行われる。位相コントローラ２０５は、データ補間回路２０３とデータ補間回路２０４に、適宜、他系統から引き継がれるべき位相を初期位相（ＰＨ０ａ、ＰＨ０ｂ）として設定する。これを受けて、データ補間回路２０３、２０４は、位相コントローラ２０５から設定された初期位相（ＰＨ０ａ、ＰＨ０ｂ）に１／２クロックの周期ＰＨ１を加算して、各サンプリングタイミングにおける位相を算出する。そして、算出した位相とデジタルＶＣＯから供給される位相ＰＨ２とを大小比較し、算出した位相の方が大きいときに補間を実行する。
【００５７】
たとえば、図３を参照して、Ｂ−ｃｈ系列からＡ−ｃｈ系列に引き継がれるべき初期位相をＰＨ０ａ、Ａ−ｃｈ系列からＢ−ｃｈ系列データに引き継がれるべき初期位相をＰＨ０ｂとすると、たとえば、同図のＡＤデータ（Ｄ３）のサンプリングタイミングにおいて引き継がれる初期位相ＰＨ０ａは、直前のＢ−ｃｈ系列処理にてＡ−ｃｈ系列から引き継がれる初期位相ＰＨ０ｂを用いて、ＰＨ０ａ＝ＰＨ０ｂ＋ＰＨ１として設定される。そして、この初期位相ＰＨ０ａに１／２クロックの周期ＰＨ１が加算され、当該ＡＤデータ（Ｄ３）のサンプリングタイミングにおける位相が求められる。
【００５８】
これに対し、同図のＡＤデータ（Ｄ４）のサンプリングタイミングにおいて引き継がれる初期位相ＰＨ０ｂは、直前のＡ−ｃｈ系列処理にて補間が行われ、位相の再設定が行われるため、直前のＡＤデータ（Ｄ３）のサンプリングタイミングにおいて引き継がれる初期位相ＰＨ０ａをそのまま用いて、ＰＨ０ｂ＝ＰＨ０ａ＋ＰＨ１として設定することはできない。この場合、ＡＤデータ（Ｄ４）のサンプリングタイミングにおいて引き継がれる初期位相ＰＨ０ｂは、ＰＨ０ｂ＝ＰＨ０ａ＋ＰＨ１−ＰＨ２となる。
【００５９】
ところが、この場合、直前のＡＤデータ（Ｄ３）のサンプリングタイミングに対する処理（Ａ−ｃｈ系統処理）は、当該ＡＤデータ（Ｄ４）のサンプリングタイミングに対する処理（Ｂ−ｃｈ系統処理）と同時に並行して行われるため、当該ＡＤデータ（Ｄ４）のサンプリングタイミングにおける処理の際に、直前のＡ−ｃｈ系列処理から初期位相ＰＨ０ａを取得することはできない。したがって、この場合は、この初期ＰＨ０ａを、それよりもさらに一つ前のＢ−ｃｈ系列処理にてＡ―ｃｈ系列から引き継がれる初期位相ＰＨ０ｂをもとに、ＰＨ０ａ＝ＰＨ０ｂ＋ＰＨ１として求める。そして、当該ＡＤデータ（Ｄ４）のサンプリングタイミングにおいて引き継がれる初期位相ＰＨ０ｂを、ＰＨ０ｂ＝（ＰＨ０ｂ＋ＰＨ１）＋ＰＨ１−ＰＨ２として算出設定する。
【００６０】
このように、本実施例１では、１サイクル前の並列処理（Ａ−ｃｈ系統処理およびＢ−ｃｈ系統処理）のうち、Ｂ−ｃｈ系統処理にて引き継がれる初期位相ＰＨ０ｂをもとに、次サイクルの並列処理においてＡ−ｃｈ系統処理およびＢ−ｃｈ系統処理にそれぞれ引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを求め、これを、データ補間回路２０３とデータ補間回路２０４に設定する。この場合、データ補間回路２０３とデータ補間回路２０４には、１サイクル前に引き継がれる初期位相ＰＨ０ｂの大きさとリサンプリングタイミングを規定するＰＨ２の関係に応じて、図４ないし図７に示す４つのパターンの初期位相ＰＨ０ａおよびＰＨ０ｂが設定される。
【００６１】
図４は、１サイクル前のＢ−ｃｈ系列処理にて補間が起こり、且つ、当該サイクルのＡ−ｃｈ系列処理では補間が起こらない場合に、データ補間回路２０３とデータ補間回路２０４に引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを示すものである。この場合、当該サイクルのＡ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ａ＝（ＰＨ０ｂ＋ＰＨ１）−ＰＨ２が引き継がれる。また、当該サイクルのＢ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ｂ＝（ＰＨ０ｂ＋２・ＰＨ１）−ＰＨ２が引き継がれる。
【００６２】
図５は、１サイクル前のＢ−ｃｈ系列処理にて補間が起こり、且つ、当該サイクルのＡ−ｃｈ系列処理でも補間が起こる場合に、データ補間回路２０３とデータ補間回路２０４に引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを示すものである。この場合、当該サイクルのＡ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ａ＝（ＰＨ０ｂ＋ＰＨ１）−ＰＨ２が引き継がれる。また、当該サイクルのＢ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ｂ＝（ＰＨ０ｂ＋２・ＰＨ１）−２・ＰＨ２が引き継がれる。
【００６３】
図６は、１サイクル前のＢ−ｃｈ系列処理にて補間が起こらず、且つ、当該サイクルのＡ−ｃｈ系列処理にて補間が起こる場合に、データ補間回路２０３とデータ補間回路２０４に引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを示すものである。この場合、当該サイクルのＡ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ａ＝ＰＨ０ｂ＋ＰＨ１が引き継がれる。また、当該サイクルのＢ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ｂ＝（ＰＨ０ｂ＋２・ＰＨ１）−ＰＨ２が引き継がれる。
【００６４】
図７は、１サイクル前のＢ−ｃｈ系列処理にて補間が起こらず、且つ、当該サイクルのＡ−ｃｈ系列処理にて補間が起こらない場合に、データ補間回路２０３とデータ補間回路２０４に引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを示すものである。この場合、当該サイクルのＡ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ａ＝ＰＨ０ｂ＋ＰＨ１が引き継がれる。また、当該サイクルのＢ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ｂ＝ＰＨ０ｂ＋２・ＰＨ１が引き継がれる。
【００６５】
図８は、上記図４ないし図７の位相パターンを実現するためのロジック回路の構成例を示すものである。なお、同図左の入力側に示すＰＨ０ｂは、１サイクル前のＢ−ｃｈ系列処理にてＡ−ｃｈ系列から引き継がれる初期位相であり、同図右の出力側に示すＰＨａおよびＰＨｂは、それぞれ、当該サイクルにおけるＡ−ｃｈ系列処理およびＢ−ｃｈ系列処理にて他系列から引き継がれる初期位相である。
【００６６】
図において、３０１、３０３、３０５は比較部、３０２、３０４、３０６、３０７はゲート部である。
【００６７】
１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＡ／Ｄクロックの周期ＰＨ１を加算して求めた位相がリサンプルタイミングを規定する位相ＰＨ２以下である（１サイクル前のＢ−ｃｈ系列処理にて補間は起こらない）と比較部３０１にて判別されると、ゲート３０２にて“０”側の入力が選択される。この場合、当該サイクルにおいてＡ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ａは、ＰＨ０ａ＝ＰＨ０ｂ＋ＰＨ１に設定される。
【００６８】
一方、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を加算して求めた位相がＰＨ２よりも大きい（１サイクル前のＢ−ｃｈ系列処理にて補間が起こる）と比較部３０１にて判別されると、ゲート３０２にて“１”側の入力が選択される。この場合、当該サイクルにおいてＡ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ａは、ＰＨ０ａ＝ＰＨ０ｂ＋ＰＨ１−ＰＨ２に設定される。
【００６９】
１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を加算して求めた位相がＰＨ２以下である（１サイクル前のＢ−ｃｈ系列処理にて補間は起こらない）と比較部３０１にて判別され、且つ、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を２回加算して求めた位相が位相ＰＨ２以下である（当該サイクルのＡ−ｃｈ系列処理にて補間は起こらない）と比較部３０３にて判別された場合には、ゲート３０７とゲート３０４の両方において“０”側の入力が選択される。この場合、当該サイクルにおいてＢ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ｂは、ＰＨ０ｂ＝ＰＨ０ｂ＋２・ＰＨ１に設定される。
【００７０】
１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を加算して求めた位相がＰＨ２以下である（１サイクル前のＢ−ｃｈ系列処理にて補間は起こらない）と比較部３０１にて判別され、且つ、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を２回加算して求めた位相が位相ＰＨ２よりも大きい（当該サイクルのＡ−ｃｈ系列処理にて補間は起こらない）と比較部３０３にて判別された場合には、ゲート３０７にて“０”側の入力が選択され、ゲート３０４にて“１”側の入力が選択される。この場合、当該サイクルにおいてＢ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ｂは、ＰＨ０ｂ＝ＰＨ０ｂ＋２・ＰＨ１−ＰＨ２に設定される。
【００７１】
１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を加算して求めた位相がリサンプルタイミングを規定する初期位相ＰＨ２よりも大きい（１サイクル前のＢ−ｃｈ系列処理にて補間が起こる）と比較部３０１にて判別され、且つ、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を２回加算し、さらに、ＰＨ２を減算して求めた位相が位相ＰＨ２以下である（当該サイクルのＡ−ｃｈ系列処理にて補間は起こらない）と比較部３０５にて判別されると、ゲート３０７にて“１”側の入力が選択され、ゲート３０６にて“０”側の入力が選択される。この場合、当該サイクルにおいてＢ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ｂは、ＰＨ０ｂ＝ＰＨ０ｂ＋２・ＰＨ１−ＰＨ２に設定される。
【００７２】
１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を加算して求めた位相がリサンプルタイミングを規定する位相ＰＨ２よりも大きい（１サイクル前のＢ−ｃｈ系列処理にて補間が起こる）と比較部３０１にて判別され、且つ、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を２回加算し、さらに、ＰＨ２を減算して求めた位相が位相ＰＨ２よりも大きい（当該サイクルのＡ−ｃｈ系列処理にて補間が起こる）と比較部３０５にて判別されると、ゲート３０７とゲート３０５の両方において“１”側の入力が選択される。この場合、当該サイクルにおいてＢ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ｂは、ＰＨ０ｂ＝ＰＨ０ｂ＋２・ＰＨ１−２・ＰＨ２に設定される。
【００７３】
図９に、補間処理の流れを示す。
【００７４】
データ補間回路２０３、２０４に動作クロックとして１／２クロックが入力されると（Ｓ２０１、Ｓ３０１）、上記図８のロジックに従って、位相コントローラ２０５にて初期位相ＰＨ０ａおよびＰＨ０ｂが決定され、それぞれ、データ補間回路２０３、２０４に設定される（Ｓ２０２、Ｓ３０２）。そして、設定された初期位相ＰＨ０ａおよびＰＨ０ｂに対しＡ／Ｄクロックの周期ＰＨ１がそれぞれ加算され（Ｓ２０３、Ｓ３０３）、さらに、この加算値が、リサンプルタイミングを規定する位相ＰＨ２とそれぞれ大小比較される（Ｓ２０４、Ｓ３０４）。
【００７５】
かかる比較において、加算値がＰＨ２以下であれば、Ｓ２０１およびＳ３０１に戻り、次の動作クロックタイミングまで待機する。一方、加算値がＰＨ２よりも大きければ、加算値からＰＨ２を減算して、リサンプルタイミングに対する位相ＰＨ０が取得される（Ｓ２０５、Ｓ３０５）。そして、取得されたＰＨ０をもとに、上記図１９を参照して説明した如くして、リサンプルデータが算出され、位相比較器１０７およびＰ／Ｓ回路２０６に出力される（Ｓ２０６、Ｓ３０６）。その後、Ｓ２０１およびＳ３０１に戻り、次の動作クロックタイミングまで待機する。以下、同様にして、各ステップの処理が行われる。
【００７６】
以上、本実施例によれば、Ａ／Ｄクロックによってサンプリングされた一連のデジタルデータに対し、時系列上交互に補間処理が施されるよう、２つのデータ補間回路２０３、２０４によって、並行して、補間処理が施される。このとき、各補間回路は、Ａ／Ｄクロックの周期を１／２に低減した共通の動作クロック（１／２クロック）によって、対応するデータに補間処理を施す。
【００７７】
本実施例によれば、このように、共通の動作クロックによって補間処理を並列的に行うことにより、上記図１６に示す従来例の場合に比べ、動作クロックの周波数を１／２程度にまで低減させることができる。従って、その後段側に配される位相比較器１０７、ＬＰＦ１０８、デジタルＶＣＯ１０９の動作周波数も同様に低減することができる。よって、ＬＰＦ１０８としてＩＩＲ型のＬＰＦを用いても、ＰＬＬ回路の高速化を図ることができる。
【実施例２】
【００７８】
上記実施例１では、一方の系列から他方の系列へ引き継がれるべき初期位相ＰＨ０ａ、ＰＨ０ｂの算出処理のみを位相コントローラ２０５に負担させ、各サンプリングタイミングにおける位相の算出処理と、これに基づくリサンプルデータの生成処理（図１９の左上に示す処理）は、データ補間回路２０３、２０４側に負担させるようにした。
【００７９】
これに対し、本実施例では、一方の系列から他方の系列への位相の引き継ぎと、各サンプリングタイミングにおける位相の算出処理を、位相コントローラ側に負担させ、データ補間回路側には、リサンプルデータの生成処理のみを負担させるようにしている。
【００８０】
なお、以下では、Ａ−ｃｈ系列のサンプリングタイミングにおける位相を“ＰＨ０Ａ”として示し、Ｂ−ｃｈ系列のサンプリングタイミングにおける位相を“ＰＨ０Ｂ”として示す。
【００８１】
図１０に、本実施例に係るディスク再生装置の構成を示す。なお、上記実施例１に係る図１の構成と同一部分には同一符号を付し、説明を省略する。
【００８２】
本実施例では、上記実施例１の構成に比べ、データ補間回路２１３、データ補間回路２１４および位相コントローラ２１５の構成が相違している。
【００８３】
データ補間回路２１３、２１４は、位相コントローラ２１５から供給される位相ＰＨ０Ａ、ＰＨ０Ｂと、補間の要否の判別結果をもとに、リサンプルデータの生成処理を行う。すなわち、判別結果が補間要であることを示す場合には、供給された位相ＰＨ０Ａ、ＰＨ０Ｂを用いて、図１９の左上に示す如くして、リサンプルデータの生成処理を行う。
【００８４】
位相コントローラ２１５は、１サイクル前の位相ＰＨ０Ｂをもとに、次のサイクルにおける位相ＰＨ０Ａ、ＰＨ０Ｂを算出し、データ補間回路２１３、２１４に供給する。また、次のサイクルにおける補間の要否を併せて判定し、その判定結果を、データ補間回路２１３、２１４に供給する。
【００８５】
以下に、位相コントローラ２１５における位相ＰＨ０Ａ、ＰＨ０Ｂを算出設定方法と、補間要否の判別方法を説明する。
【００８６】
図１１は、本サイクルのＡ−ｃｈ系列処理とＢ−ｃｈ系列処理の何れにおいても補間が起こらない場合に、データ補間回路２１３とデータ補間回路２１４に設定される位相ＰＨ０ＡおよびＰＨ０Ｂを示すものである。この場合、データ補間回路２１３に設定する位相ＰＨ０Ａとして、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０Ｂをもとに、位相ＰＨ０Ａ＝ＰＨ０Ｂ＋ＰＨ１が算出される。また、データ補間回路２１４に設定する位相ＰＨ０Ｂとして、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０Ｂをもとに、位相ＰＨ０Ｂ＝ＰＨ０Ｂ＋２・ＰＨ１が算出される。
【００８７】
なお、図１１の場合には、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０ＢにＰＨ１を加算した値は、リサンプルタイミングを規定する位相ＰＨ２以下であるため、本サイクルのＡ−ｃｈ処理では補間不要と判定される。また、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０ＢにＰＨ１を２回加算した値も、位相ＰＨ２以下であるため、本サイクルのＢ−ｃｈ処理でも補間不要と判定される。
【００８８】
図１２は、本サイクルのＡ−ｃｈ系列処理では補間は起こらないが、Ｂ−ｃｈ系列処理では補間が起こる場合に、データ補間回路２１３とデータ補間回路２１４に設定される位相ＰＨ０ＡおよびＰＨ０Ｂを示すものである。この場合、データ補間回路２１３に設定する位相ＰＨ０Ａとして、上記図１１の場合と同様、位相ＰＨ０Ａ＝ＰＨ０Ｂ＋ＰＨ１が算出される。これに対し、データ補間回路２１４に設定する位相ＰＨ０Ｂは、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０Ｂをもとに、位相ＰＨ０Ｂ＝ＰＨ０Ｂ＋２・ＰＨ１−ＰＨ２として算出される。
【００８９】
なお、図１２の場合には、上記図１１の場合と同様、本サイクルのＡ−ｃｈ処理では補間不要と判定される。これに対し、Ｂ−ｃｈ処理については、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０ＢにＰＨ１を２回加算した値が、位相ＰＨ２よりも大きいため、本サイクルのＢ−ｃｈ処理にて補間要と判定される。
【００９０】
図１３は、本サイクルのＡ−ｃｈ系列処理にて補間が起こり、Ｂ−ｃｈ系列処理では補間が起こらない場合に、データ補間回路２１３とデータ補間回路２１４に設定される位相ＰＨ０ＡおよびＰＨ０Ｂを示すものである。この場合、データ補間回路２１３に設定する位相ＰＨ０Ａとして、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０Ｂをもとに、位相ＰＨ０Ａ＝（ＰＨ０Ｂ＋ＰＨ１）−ＰＨ２が算出される。また、データ補間回路２１４に設定する位相ＰＨ０Ｂとして、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０Ｂをもとに、位相ＰＨ０Ｂ＝（ＰＨ０Ｂ＋２・ＰＨ１）−ＰＨ２が算出される。
【００９１】
なお、図１３の場合には、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０ＢにＰＨ１を加算した値が、リサンプルタイミングを規定する位相ＰＨ２より大きいため、本サイクルのＡ−ｃｈ処理にて補間要と判定される。また、位相ＰＨ０Ａ＝（ＰＨ０Ｂ＋ＰＨ１）−ＰＨ２にＰＨ１を加算した値は、位相ＰＨ２以下であるため、本サイクルのＢ−ｃｈ処理では補間不要と判定される。
【００９２】
図１４は、本サイクルのＡ−ｃｈ系列処理とＢ−ｃｈ系列処理の両方にて補間が起こる場合に、データ補間回路２１３とデータ補間回路２１４に設定される位相ＰＨ０ＡおよびＰＨ０Ｂを示すものである。この場合、データ補間回路２１３に設定する位相ＰＨ０Ａとして、上記図１３の場合と同様、位相ＰＨ０Ａ＝（ＰＨ０Ｂ＋ＰＨ１）−ＰＨ２が算出される。また、データ補間回路２１４に設定する位相ＰＨ０Ｂとして、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０Ｂをもとに、位相ＰＨ０Ｂ＝（ＰＨ０Ｂ＋２・ＰＨ１）−２・ＰＨ２が算出される。
【００９３】
なお、図１４の場合には、上記図１３の場合と同様、本サイクルのＡ−ｃｈ処理にて補間要と判定される。また、位相ＰＨ０Ａ＝（ＰＨ０Ｂ＋ＰＨ１）−ＰＨ２にＰＨ１を加算した値も、位相ＰＨ２より大きいため、本サイクルのＢ−ｃｈ処理でも補間要と判定される。
【００９４】
上記図１１ないし図１４の場合における位相ＰＨ０ＡおよびＰＨ０Ｂは、上記実施例１で示した図８のロジック回路をそのまま用いて取得することができる。ただし、本実施例では、図８左の入力側に示す初期位相ＰＨ０ｂが１サイクル前のＢ−ｃｈ系列処理にて位相コントローラ２１５からデータ補間回路２１４に設定される位相ＰＨ０Ｂに置き換えられる。また、図８右の出力側からはＰＨａおよびＰＨｂに替えて、それぞれ、本サイクルにおけるＡ−ｃｈ系列処理およびＢ−ｃｈ系列処理にてデータ補間回路２１３、２１５に設定される位相ＰＨ０Ａ、ＰＨ０Ｂが出力される。比較部３０１、３０３、３０５と、ゲート部３０２、３０４、３０６、３０７の処理動作は上記実施例１と同じである。
【００９５】
なお、Ａ−ｃｈ処理およびＢ−ｃｈ処理における補間の要否は、比較部３０１、３０３、３０５における比較結果をもとに判定される。すなわち、Ａ−ｃｈ処理については、比較部３０１における比較結果がＹＥＳの場合に、補間要とされる。また、Ｂ−ｃｈ処理については、比較部３０１における比較結果がＮＯで、且つ、比較部３０３における比較結果がＹＥＳの場合と、比較部３０１における比較結果がＹＥＳで、且つ、比較部３０５における比較結果がＹＥＳの場合に、補間要とされる。
【００９６】
図１５に、本実施例における補間処理の流れを示す。
【００９７】
データ補間回路２１３、２１４に動作クロックとして１／２クロックが入力されると（Ｓ２１１、Ｓ３１１）、上記ロジックに従って、位相コントローラ２１５にて位相ＰＨ０ＡおよびＰＨ０Ｂが算出され、それぞれ、データ補間回路２１３、２１４に設定される（Ｓ２１２、Ｓ３１２）。このとき、併せて、位相コントローラ２１５からデータ補間回路２１３、２１４に、補間要否の判定結果が供給される。そして、供給された判定結果から、当該サンプルタイミングにおいて補間を行う必要があるかが判定される（Ｓ２１３、Ｓ３１３）。ここで、補間不要であれば、Ｓ２１１およびＳ３１１に戻り、次の動作クロックタイミングまで待機する。一方、補間要であれば、位相コントローラ２１５から設定された位相ＰＨ０Ａ、ＰＨ０Ｂをもとに、上記図１９を参照して説明した如くして、リサンプルデータが算出され、位相比較器１０７およびＰ／Ｓ回路２０６に出力される（Ｓ２１４、Ｓ３１４）。その後、Ｓ２１１およびＳ３１１に戻り、次の動作クロックタイミングまで待機する。以下、同様にして、各ステップの処理が行われる。
【００９８】
以上、本実施例によれば、上記実施例１と同様、共通の動作クロックによって補間処理を並列的に行うことにより、上記図１６に示す従来例の場合に比べ、動作クロックの周波数を１／２程度にまで低減させることができる。従って、その後段側に配される位相比較器１０７、ＬＰＦ１０８、デジタルＶＣＯ１０９の動作周波数も同様に低減することができる。よって、ＬＰＦ１０８としてＩＩＲ型のＬＰＦを用いても、ＰＬＬ回路の高速化を図ることができる。
【００９９】
また、本実施例によれば、一方の系列から他方の系列への位相の引き継ぎのみならず、各サンプリングタイミングにおける位相の算出処理をも、位相コントローラ２１５に負担させるようにしたため、データ補間回路２１３、２１４の処理負担を軽減させることができる。この場合、位相コントローラ２１５の処理は、上記実施例１と同様、図８のロジックにて実現できるため、上記実施例１に比べて、位相コントローラ２１５の負担が大きく増大することもない。よって、本実施例によれば、補間処理時の演算コストを、全体として、軽減させることができる。
【０１００】
なお、本発明は、上記実施例に限定されるものではなく、他に種々の変更が可能なものである。
【０１０１】
たとえば、上記実施例１では、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂから当該サイクルにおいてＡ−ｃｈ系列処理およびＢ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを求めるようにしたが、もとにする初期位相はＰＨ０ｂに限られるものではなく、たとえば、１サイクル前のＡ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ａをもとに、当該サイクルにおいてＡ−ｃｈ系列処理およびＢ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを求めるようにしてもよい。
【０１０２】
同様に、上記実施例２では、１サイクル前のＢ−ｃｈ系列処理にて設定される位相ＰＨ０Ｂから当該サイクルにおいてＡ−ｃｈ系列処理およびＢ−ｃｈ系列処理に設定される位相ＰＨ０ＡおよびＰＨ０Ｂを求めるようにしたが、１サイクル前のＡ−ｃｈ系列処理にて設定れる位相ＰＨ０Ａをもとに、当該サイクルにおいてＡ−ｃｈ系列処理およびＢ−ｃｈ系列処理に引き継がれる位相ＰＨ０ＡおよびＰＨ０Ｂを求めるようにしてもよい。
【０１０３】
また、上記実施例１では、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂをもとに、次のサイクルにて引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを求めるようにしたが、たとえば、１サイクル前のＢ−ｃｈ系列処理またはＡ−ｃｈ系列処理にて求められる位相ＰＨ０（位相ＰＨ２と比較される位相）をもとに、次のサイクルにて引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを求めるようにしても良い。
【０１０４】
さらに、上記実施例１では、２つのデータ補間回路２０３、２０４を配する構成を示したが、３つ以上のデータ補間回路を配するよう構成することもできる。たとえば、３つのデータ補間回路を配する場合には、１サイクル前の一の系列処理にて引き継がれる位相をもとに、次のサイクルにて引き継がれる位相が３系列分求められ、各データ補間回路に設定される。この場合、各回路に引き継がれる位相は、上記実施例１と同様、１サイクル前の一の系列処理にて引き継がれる位相にＰＨ１を各系列に応じた回数だけ加算し、これが位相ＰＨ２を超えるか否かに応じて、適宜、位相ＰＨ２を減算することにより求められる。同様に、実施例２においても、３つ以上のデータ補間回路を配するよう構成することができる。
【０１０５】
なお、上記実施例１および実施例２では、並行して同時に行われるＡ−ｃｈ系列処理とＢ−ｃｈ系列処理において、共に、補間が行われ、リサンプルデータが同時に位相比較器１０７とＰ／Ｓ回路２０６に出力される場合が起こり得る。この場合、位相比較器１０７およびＰ／Ｓ回路２０６は、たとえば、一方のリサンプルデータを採用し、あるいは、両リサンプルデータの平均値をとってこれを採用するようにする。
【０１０６】
この他、本発明の実施の形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。
【図面の簡単な説明】
【０１０７】
【図１】実施例１に係るディスク再生装置の構成を示す図
【図２】実施例１に係るデータ補間回路の処理動作を説明する図
【図３】実施例１に係る補間処理の具体的内容を説明する図
【図４】実施例１に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図５】実施例１に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図６】実施例１に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図７】実施例１に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図８】実施例１に係る位相ＰＨ０ａ、ＰＨ０ｂの設定ロジック示す図
【図９】実施例１に係る補間処理の流れを示すフローチャート
【図１０】実施例２に係るディスク再生装置の構成を示す図
【図１１】実施例２に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図１２】実施例２に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図１３】実施例２に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図１４】実施例２に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図１５】実施例２に係る補間処理の流れを示すフローチャート
【図１６】従来例に係るディスク再生装置の構成を示す図
【図１７】リサンプルタイミングを規定する位相ＰＨ２の調整処理を説明する図
【図１８】従来例に係るデータ補間回路の処理動作を説明する図
【図１９】従来例に係るデータ補間回路の処理動作を説明する図
【図２０】従来例に係る補間処理の流れを示すフローチャート
【符号の説明】
【０１０８】
１０３…Ａ／Ｄコンバータ
１０５…イコライザ
１０６…ビタビデコーダ
１０７…位相比較器
１０８…ＬＰＦ
１０９…デジタルＶＣＯ
２０１…Ｓ／Ｐ回路
２０２…クロック周波数低減回路
２０３、２１３…データ補間回路
２０４、２１４…データ補間回路
２０５、２１５…位相コントローラ
２０６…Ｐ／Ｓ回路
【技術分野】
【０００１】
本発明は、固定クロックにてサンプリングされＡ／Ｄ（Analog to Digital）変換されたデジタルデータに対し、位相情報に基づく補間処理を施して、正規のサンプリングタイミングにおけるサンプルデータを取得するＰＬＬ（Phase Locked Loop）回路、および、このＰＬＬ回路にて取得されるサンプルデータを復調して再生データを取得するデータ再生装置に関する。
【背景技術】
【０００２】
ディスク再生装置のＰＬＬ回路として、従来より、アナログ方式のＰＬＬ回路が用いられている。しかし、アナログ方式のＰＬＬ回路は、ノイズによる影響を受け易く、また、温度変化等の環境変化に弱いといった欠点を有している。これに対し、デジタル方式のＰＬＬ回路は、ノイズによる影響を受け難く、温度変化等の環境変化にも特性が左右され難い。また、高集積化を図りやすくＬＳＩに実装する際に有利であるとのメリットを有している。
【０００３】
図１６に、ＩＴＲ（Interpolated Timing Recovery）方式のデジタルＰＬＬ回路を内蔵するディスク再生装置の構成例を示す。
【０００４】
本構成例に係る光ディスク装置は、光ピックアップ１０１と、増幅回路１０２と、ＡＤＣ（Analog-Digital Converter）１０３と、データ補間回路１０４と、イコライザ１０５と、ビタビデコーダ１０６と、位相比較器１０７と、ＬＰＦ（ループフィルタ）１０８と、デジタルＶＣＯ（Voltage Controlled Oscillator）１０９を備えている。
【０００５】
光ピックアップ１０１は、ディスクにレーザ光を照射してデータの書き込みを行うとともに、ディスクからの反射光を受光してデータの読み取りを行う。増幅回路１０２は、光ピックアップ１０１から供給される再生ＲＦ信号を増幅してＡＤＣ１０３に出力する。ＡＤＣ１０３は、発振回路から供給される高周波の非同期クロックに応じて再生ＲＦ信号をサンプリングし、サンプル値をデジタルデータ（ＡＤデータ）に変換してデータ補間回路１０４に出力する。
【０００６】
データ補間回路１０４は、ＡＤＣ１０３から入力されるＡＤデータと、デジタルＶＣＯ１０９から入力される位相情報（ＰＨ２）を用いて、データ補間タイミング（リサンプルタイミング）におけるデータ値（リサンプルデータ）を算出し、算出したリサンプルデータをイコライザ１０５に出力する。
【０００７】
イコライザ１０５は、データ補間回路１０４から供給されるリサンプルデータに対して波形等化処理を施してビタビデコーダ１０６に出力する。ビタビデコーダ１０６は、イコライザ１０５から供給されたデジタルデータにビタビ復号処理を施して１、０の２値化データを生成出力する。
【０００８】
位相比較器１０７は、データ補間回路１０４から供給されるリサンプルデータをもとに、図１７に示す如く、再生信号波形のエッジ、すなわち、再生信号波形とスライスレベル（ゼロレベル）の交点位置を判別し、判別したエッジの位置と、これを挟む前後のリサンプルタイミングの中間タイミングとの間の位相差（ΔＰ）を検出して、これを、ＬＰＦ１０８に出力する。
【０００９】
ＬＰＦ１０８は、位相差データの高周波成分を遮断して直流化し、これをデジタルＶＣＯ１０９に出力する。
【００１０】
デジタルＶＣＯ１１０は、ＬＰＦ１０８から供給されたデータ（位相差データ）に応じて、上記エッジの位相差を補償するよう、リサンプルタイミングの周期を調整し、調整後のリサンプルタイミングの周期を示す位相情報（ＰＨ２）（図１７参照）をデータ補間回路１０４に出力する。
【００１１】
図１８は、データ補間回路１０４における処理動作を示すものである。
【００１２】
データ補間回路１０４では、補間処理用のクロック（Ｄ−ＰＬＬクロック）を用いながら、ＡＤＣ１０３から入力されたＡＤデータと、これを１クロック遅延させたＡＤデータとの間で補間処理が行われる。ここで、補間処理用のＤ−ＰＬＬクロックには、ＡＤＣ１０３に入力されるクロック（Ａ／Ｄクロック）と同じクロックが用いられる。同図では、一連のＡ／Ｄデータ（Ｄ０、Ｄ１、…）のうち、Ｄ２−Ｄ３間、Ｄ５−Ｄ６間、Ｄ９−Ｄ１０間、Ｄ１１−Ｄ１２間、Ｄ１４−Ｄ１５間にて補間が行われリサンプルデータが生成されている。
【００１３】
図１９に、補間処理の具体的内容を示す。
【００１４】
補間処理においては、ＡＤデータの各サンプリングタイミングにおける位相ＰＨ０とデジタルＶＣＯ１０９から供給される位相ＰＨ２が大小比較される。図１９を参照して、たとえば、ＡＤデータ（Ｄ０）のサンプリングタイミングにおける位相ＰＨ０がＰＨ０＝０であるとすると、次のＡＤデータ（Ｄ１）のサンプリングタイミングにおける位相ＰＨ０は、一つ前のＡＤデータ（Ｄ０）における位相ＰＨ０（＝０）にＡ／Ｄクロックの周期ＰＨ１を加算したもの（＝０＋ＰＨ１）として求められる。求めた位相ＰＨ０は、デジタルＶＣＯ１０９から供給される位相ＰＨ２と比較される。このとき、ＰＨ０≦ＰＨ２であれば、補間は行われない。図１９の場合、ＡＤデータ（Ｄ１）のサンプリングタイミングにおける位相ＰＨ０（＝０＋ＰＨ１）は、ＰＨ０＜ＰＨ２であるので、このＡＤデータ（Ｄ１）のサンプリングタイミングにおいては、補間は行われない。
【００１５】
次のＡＤデータ（Ｄ２）のサンプリングタイミングにおいても、同様に、このＡＤデータ（Ｄ２）のサンプリングタイミングにおける位相ＰＨ０が、一つ前のＡＤデータ（Ｄ１）における位相ＰＨ０（＝０＋ＰＨ１）にＡ／Ｄクロックの周期ＰＨ１を加算したもの（＝０＋ＰＨ１＋ＰＨ１）として求められ、これが、デジタルＶＣＯ１０９から供給される位相ＰＨ２と比較される。この場合も、ＡＤデータ（Ｄ２）のサンプリングタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１）は、ＰＨ０＜ＰＨ２であるので、このＡＤデータ（Ｄ２）のサンプリングタイミングにおいても、補間は行われない。
【００１６】
さらに、次のＡＤデータ（Ｄ３）のサンプリングタイミングにおいても、同様に、このＡＤデータ（Ｄ３）のサンプリングタイミングにおける位相ＰＨ０が、一つ前のＡＤデータ（Ｄ２）における位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１）にＡ／Ｄクロックの周期ＰＨ１を加算したもの（＝０＋ＰＨ１＋ＰＨ１＋ＰＨ１）として求められ、これが、デジタルＶＣＯ１０９から供給される位相ＰＨ２と比較される。この場合、ＡＤデータ（Ｄ３）のサンプリングタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１）は、ＰＨ０＞ＰＨ２の関係にあるので、このＡＤデータ（Ｄ３）のサンプリングタイミングにおいて、補間が行われる。
【００１７】
この場合、ＡＤデータ（Ｄ３）のサンプリングタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１）から位相ＰＨ２が減算され、減算結果（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１−ＰＨ２）が、このＡＤデータ（Ｄ３）のサンプリングタイミングにおける位相ＰＨ０に再設定される。そして、図１９の左上に示すように、Ｄ２とＤ３の値と、ＰＨ０とＰＨ１とを用いながら、比例計算によりＸが求められ、求めたＸをＤ２に加算して、ＡＤデータ（Ｄ３）のサンプリングタイミングからＰＨ０だけ戻ったリサンプルタイミングにおけるリサンプルデータが求められる。
【００１８】
次のＡＤデータ（Ｄ４）のサンプリングタイミングにおいては、一つ前のＡＤデータ（Ｄ３）にて求めた位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１−ＰＨ２）にＡ／Ｄクロックの周期ＰＨ１が加算され、当該ＡＤデータ（Ｄ４）における位相が求められる。そして、上記と同様に、この位相が、デジタルＶＣＯ１０９から供給される位相ＰＨ２と大小比較され、補間の要否が判別される。以下、同様にして、各サンプリングタイミングにおける処理が行われる。
【００１９】
図２０に、かかる補間処理の流れを示す。
【００２０】
位相ＰＨ０がセットされた後（Ｓ１０１）、次のクロックタイミングが到来すると（Ｓ１０２）、位相ＰＨ０にクロック周期ＰＨ１が加算され、新たな位相ＰＨ０がセットされる（Ｓ１０３）。そして、セットされた位相ＰＨ０が、デジタルＶＣＯ１０９から供給される位相ＰＨ２と大小比較される（Ｓ１０４）。ここで、ＰＨ０＞ＰＨ２でなければ（Ｓ１０４：Ｎ）、Ｓ１０２に戻り、次のクロックタイミングの到来に応じて、ＰＨ０＝ＰＨ０＋ＰＨ１が実行される（Ｓ１０３）。この処理は、ＰＨ０＞ＰＨ２となるまで実行される（Ｓ１０４）。
【００２１】
ＰＨ０＞ＰＨ２となると（Ｓ１０４：Ｙ）、ＰＨ０＝ＰＨ０−ＰＨ２が実行され、当該クロックタイミングにおける位相ＰＨ０が算出される（Ｓ１０５）。そして、上記の如くして、再設定された位相ＰＨ０と、当該リサンプルタイミングの前後のＡＤデータからリサンプルデータが算出される（Ｓ１０６）。Ｓ１０５にて算出された位相ＰＨ０は、当該クロックタイミングにおける位相に再設定される（Ｓ１０１）。その後、Ｓ１０２に進み、同様の処理が実行される。
【特許文献１】特開２００５−１０８２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
近年、光ディスクおよびそのドライブ装置においては、ディスクの高密度化および高容量化とともに、再生速度の高速化（４倍速、８倍速、等）が求められている。このうち、再生速度の高速化は、特に、ＰＣ（Personal Computer）用途としてドライブ装置を用いる場合に、ドライブ装置に高い付加価値を与える。
【００２３】
ここで、再生速度の高速化は、演算精度の低減や、ＬＳＩ処理能力の高速化によっても行い得る。しかし、この場合にも、高速化に一定の限界があるため、４倍速や８倍速等の高速化を図ろうとする場合には、他の方法を検討する必要がある。
【００２４】
なお、図１６に示す回路構成においては、データ補間回路１０４以降の各回路部のうち、特に、ＬＰＦ１０８をＩＩＲ型（帰還型）にて構成する場合に、ＬＰＦ１０８が高速化のネックとなる。すなわち、ＬＰＦ１０８をＩＩＲ型とすると、演算コストが大きくなり、ＬＰＦ１０８の動作周波数を大きく引き上げることができないとの問題が生じる。
【００２５】
そこで、本発明は、処理速度の高速化を円滑に図ることができるＰＬＬ回路およびそれを用いたデータ再生装置を提供することを課題とする。
【課題を解決するための手段】
【００２６】
第１の発明は、固定クロックにてサンプリングされＡ／Ｄ（Analog to Digital）変換されたデジタルデータに対し、各デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）と正規のサンプリングタイミングを規定する位相（ＰＨ２）の相関に基づく補間処理を施して、前記正規のサンプリングタイミングにおけるサンプルデータを取得するＰＬＬ回路において、一連の前記デジタルデータに対し時系列上交互に補間処理を施すとともに共通の動作クロックに応じてそれぞれの補間処理を同時に並行して実行する複数の補間回路と、前記各補間回路に前記共通の動作クロックを供給するクロック供給回路と、前記デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）がこのデジタルデータに続く次のデジタルデータに補間処理を施す補間回路に順次引き継がれるよう前記各補間回路に位相を設定する位相制御回路と、前記補間処理にて取得されたサンプルデータに基づいて前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を調整し、調整後の位相（ＰＨ２）を前記それぞれの補間回路に供給する位相調整回路と、前記各補間回路にて取得されたサンプルデータを一系統の時系列データに統合するデータ統合回路とを有することを特徴とする。
【００２７】
第２の発明は、第１の発明に係るＰＬＬ回路おいて、前記位相制御回路は、先の並行処理において何れかの前記補間回路に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）と前記固定クロックの周期（ＰＨ１）から、次の並行処理において前記それぞれの補間回路に設定される位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ，ＰＨ０Ｂ）を算出することを特徴とする。
【００２８】
第３の発明は、第２の発明に係るＰＬＬ回路において、前記位相制御回路は、先の並行処理において何れか一つの前記補間回路に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）に、当該位相に対応する前記デジタルデータのＡ／Ｄサンプリングタイミングから次の並行処理にて前記各補間回路に位相を設定する際のＡ／Ｄサンプリングタイミングまでの間に存在する前記固定クロック数分のクロック周期（ＰＨ１）を加算し、この値から、前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を、減算結果が負にならない範囲で減算することにより、次の並行処理にて各補間回路に設定する位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ、ＰＨ０Ｂ）を算出することを特徴とする。
【００２９】
第４の発明は、固定クロックにてサンプリングされＡ／Ｄ（Analog to Digital）変換されたデジタルデータに対し、各デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）と正規のサンプリングタイミングを規定する位相（ＰＨ２）の相関に基づく補間処理を施して、前記正規のサンプリングタイミングにおけるサンプルデータを取得し、取得したサンプルデータを復調するデータ再生装置において、アナログ信号を前記固定クロックにてサンプリングしそのサンプル値をＡ／Ｄ変換してデジタルデータを取得するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部から入力される一連の前記デジタルデータに対し時系列上交互に補間処理を施すとともに共通の動作クロックに応じてそれぞれの補間処理を同時に並行して実行する複数のデータ補間部と、前記各データ補間部に前記共通の動作クロックを供給するクロック供給部と、前記デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）がこのデジタルデータに続く次のデジタルデータに補間処理を施すデータ補間部に順次引き継がれるよう前記各データ補間部に位相を設定する位相制御位相制御部と、前記補間処理にて取得されたサンプルデータに基づいて前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を調整し、調整後の位相（ＰＨ２）を前記それぞれのデータ補間部に供給する位相調整部と、前記各データ補間部にて取得されたサンプルデータを一系統の時系列データに統合するデータ統合部と、前記統合されたサンプルデータに復調処理を施すデータ復調部を有することを特徴とする。
【００３０】
第５の発明は、第４の発明に係るデータ再生装置において、前記位相制御部は、先の並行処理において何れかの前記データ補間部に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）と前記固定クロックの周期（ＰＨ１）から、次の並行処理において前記それぞれのデータ補間部に設定される位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ，ＰＨ０Ｂ）を算出することを特徴とする。
【００３１】
第６の発明は、第５の発明に係るデータ再生装置において、前記位相制御部は、先の並行処理において何れか一つの前記データ補間部に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）に、当該位相に対応する前記デジタルデータのＡ／Ｄサンプリングタイミングから次の並行処理にて前記各データ補間部に位相を設定する際のＡ／Ｄサンプリングタイミングまでの間に存在する前記固定クロック数分のクロック周期（ＰＨ１）を加算し、この値から、前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を、減算結果が負にならない範囲で減算することにより、次の並行処理にて各データ補間部に設定する位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ、ＰＨ０Ｂ）を算出することを特徴とする。
【００３２】
なお、以下の実施形態には、補間回路（データ補間部）が２つ配されたＰＬＬ回路が例示されている。また、上記発明に係るクロック供給回路（クロック供給部）と、位相制御回路（位相制御部）と、位相調整回路（位相調整部）と、データ統合回路（データ統合部）は、それぞれ、以下の実施形態では、クロック周波数低減回路２０２と、位相コントローラ２０５、２１５と、位相比較器１０７、ＬＰＦ１０８およびデジタルＶＣＯ１０９と、Ｐ／Ｓ回路２０６によって具体化されている。また、上記発明に係るＡ／Ｄ変換部とデータ復調部は、それぞれ、以下の実施形態では、Ａ／Ｄコンバータ１０３と、イコライザ１０５およびビタビデコーダ１０６によって具体化されている。
【発明の効果】
【００３３】
本発明によれば、固定クロックによってサンプリングされた一連のデジタルデータに対し、時系列上交互に補間処理が施されるよう、複数の補間回路によって、補間処理が施される。このとき、各補間回路は、共通の動作クロックによって、同時に並行して、対応するデータに補間処理を施す。
【００３４】
本発明によれば、このように、共通の動作クロックによって補間処理を並列的に実行することにより、動作クロックの周波数を大幅に低減させることができる。たとえば、２つの補間回路を用いる場合、補間回路の動作クロックを、Ａ／Ｄ変換に用いる固定クロックの１／２程度の周波数に抑えることができ、さらに、３つの補間回路を用いる場合には、動作クロックの周波数を固定クロックの１／３程度にまで低減することができる。従って、その後段側に配される位相比較器、ＬＰＦ、デジタルＶＣＯの動作周波数も同様に低減することができる。その結果、ＰＬＬ回路の高速化を図ることができる。
【００３５】
なお、既に図１９を参照して説明したとおり、ＩＴＲ方式のデジタルＰＬＬ回路では、１クロック前のサンプリングタイミングにおける位相ＰＨ０を次のサンプリングタイミングにおける位相に順次引き継ぐ必要がある。すなわち、図１９を参照して、Ｄ０のサンプリングタイミングにおける位相ＰＨ０（＝０）は、Ｄ１のサンプリングタイミングにおける位相ＰＨ０を設定する際に引き継がれなければならず、具体的には、Ｄ０のサンプリングタイミングにおける位相ＰＨ０（＝０）にＡ／Ｄクロックの周期ＰＨ１が加算されて、Ｄ１のサンプリングタイミングにおける位相ＰＨ０（＝０＋ＰＨ１）が算出される。
【００３６】
ところが、本発明のように、一連のデジタルデータに対し、時系列上交互に、異なる補間回路によって、補間処理を並列的に施すようにすると、各補間回路によって時系列上飛び飛びに補間処理が施されるため、一つの補間回路において設定される位相ＰＨ０を、この位相に対応するサンプリングタイミングに続く、次のサンプリングタイミングのデジタルデータに補間処理を施す他の補間回路に、円滑に引き継ぐための構成が必要となる。
【００３７】
たとえば、２つのデータ補間回路（第１、第２のデータ補間回路）を用いる場合に、図１９におけるＤ０、Ｄ２、Ｄ４、Ｄ６、…のサンプリングタイミングの補間処理を第１のデータ補間回路にて実行し、Ｄ１、Ｄ３、Ｄ５、…のサンプリングタイミングの補間処理を第２のデータ補間回路にて実行するようにすると、第２のデータ補間回路に設定されるＤ１のタイミングにおける位相ＰＨ０（＝０＋ＰＨ１）を第１のデータ補間回路におけるＤ２に対する処理の際に引き継ぐ必要があり、さらに、これにより第１のデータ補間回路に設定されるＤ２のタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１）を、その次のデータＤ３に対する処理を実行する第２のデータ補間回路に引き継ぐ必要がある。
【００３８】
さらに、この場合、Ｄ２のサンプリングタイミングにおける補間処理とＤ３のサンプリングタイミングにおける補間処理が、共通の動作クロックに応じて、第１のデータ補間回路と第２のデータ補間回路によって同時に並行して行われるとすると、本来、Ｄ３のサンプリングタイミングにおける補間処理は、Ｄ２のサンプリングタイミングにおける補間処理にて設定される位相ＰＨ０を引き継いで行われるものであるにも拘わらず、このようにＤ２のサンプリングタイミングにおける補間処理がＤ３のサンプリングタイミングにおける補間処理と同時に行われる関係から、Ｄ２のサンプリングタイミングにおける補間処理を待たずに、予め、この並行処理の際に、Ｄ２のサンプリングタイミングにおける補間処理にて設定される位相ＰＨ０がＤ３のサンプリングタイミングにおける補間処理において引き継がれている必要がある。
【００３９】
本発明では、かかる位相ＰＨ０の引き継ぎ制御が位相制御回路（位相制御部）によって行われる。これにより、複数の補間回路（データ補間部）によって、円滑に、補間処理を行うことができる。
【００４０】
本発明の特徴は、以下に示す実施の形態により更に明らかとなろう。ただし、以下に示す実施の形態は、一つの例示であって、本発明ないし各構成要件の意義は、以下の実施の形態に記載されたものに制限されるものではない。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施の形態につき図面を参照して説明する。
【実施例１】
【００４２】
図１に実施例１に係るディスク再生装置の構成を示す。このディスク再生装置には、ＩＴＲ（Interpolated Timing Recovery）方式のデジタルＰＬＬ回路が内蔵されている。なお、上記従来例として示した図１６の構成と同一部分には同一符号を付してその説明を省略する。
【００４３】
本実施例に係るディスク再生装置には、図１６の構成に比べ、Ｓ／Ｐ（Serial／Parallel）回路２０１と、クロック周波数低減回路２０２と、２つのデータ補間回路２０３、２０４と、位相コントローラ２０５と、Ｐ／Ｓ（Parallel／Serial）回路２０６が追加されている。
【００４４】
Ｓ／Ｐ回路２０１は、Ａ／Ｄコンバータ１０３によってサンプリングされたＡＤデータを、データ補間回路２０３とデータ補間回路２０４にそれぞれ供給する。
【００４５】
クロック周波数低減回路２０２は、発振回路から出力されるクロック（Ａ／Ｄクロック）を分周し、周波数を１／２に低減したクロック（１／２クロック）を生成する。生成された１／２クロックは、データ補間回路２０３、２０４、位相比較器１０７、ＬＰＦ１０８およびデジタルＶＣＯ１０９に動作クロックとして供給される。
【００４６】
データ補間回路２０３および２０４は、Ｓ／Ｐ回路から入力される一連のＡＤデータ列に対し時系列上交互に補間処理を施すとともに、クロック周波数低減回路２０２から供給される共通の１／２クロックに応じてそれぞれの補間処理を同時に並行して実行する。
【００４７】
本実施例では、データ補間回路２０３および２０４は、位相コントローラ２０５から設定される初期位相（他方のデータ補間回路から引き継がれるべき位相：ＰＨ０ａ、ＰＨ０ｂ）に、１／２クロックの周期（ＰＨ１）を加算して、サンプリングタイミングにおける位相を算出し、算出した位相と、デジタルＶＣＯ１０９から供給されるリサンプルタイミングを規定する位相（ＰＨ２）を大小比較して、当該サンプリングタイミングにおけるデータ補間の要否を判定し、データ補間要の場合に、リサンプルタイミングにおけるリサンプルデータを、上記図１９の左上に示す如くして算出する。なお、データ補間回路２０３および２０４における処理については、追って、図２、図３および図９を参照しながら詳述する。
【００４８】
位相コントローラ２０５は、デジタルＶＣＯ１０９から供給される位相情報（ＰＨ２）とＡ／Ｄクロックの周期（ＰＨ１）をもとに、データ補間回路２０３および２０４間で相互に引き継ぐべき初期位相（ＰＨ０ａ、ＰＨ０ｂ：後述）を求め、求めた位相を、データ補間回路２０３および２０４にそれぞれ設定する。なお、位相コントローラ２０５における処理については、追って、図４ないし図８を参照しながら詳述する。
【００４９】
Ｐ／Ｓ回路２０６は、データ補間回路２０３、２０４から入力されるリサンプルデータを１系統のデータに統合してイコライザ１０５に出力する。
【００５０】
図２は、データ補間回路２０３、２０４における処理動作を示すものである。
【００５１】
データ補間回路２０３は、１／２クロックを動作クロックとして用いながら、ＡＤＣ１０３から入力されたＡＤデータ列と、これを１Ａ／Ｄクロックだけ遅延させたＡＤデータ列との間で補間処理を行う。このとき、１／２クロックの周波数は、Ａ／Ｄクロックの周波数の１／２になっているため、一連のＡＤデータ列のうち、Ｄ１、Ｄ３、Ｄ５、Ｄ７、…のサンプリングタイミングにおける補間処理が行われる。同図では、データ補間回路２０３によって、Ｄ２−Ｄ３間と、Ｄ１４−Ｄ１５間にてリサンプルデータが生成されている。なお、以下では、データ補間回路２０３にて処理されるデータ系列のことをＡ−ｃｈ系列と称する。
【００５２】
データ補間回路２０４は、Ａ−ｃｈ系列の各データ列をさらに１Ａ／Ｄクロックずつ遅延させ、１／２クロックを動作クロックとして用いながら、遅延させたＡＤデータ列に補間処理を施す。このとき、１／２クロックの周波数は、ＡＤデータのサンプリングに用いられるＡ／Ｄクロックの周波数の１／２になっているため、一連のＡＤデータのうち、Ｄ０、Ｄ２、Ｄ４、Ｄ６、…のサンプリングタイミングにおける補間処理が行われる。同図では、データ補間回路２０４によって、Ｄ５−Ｄ６間、Ｄ９−Ｄ１０間、および、Ｄ１１−Ｄ１２間にてリサンプルデータが生成されている。なお、以下では、データ補間回路２０４にて処理されるデータ系列のことをＢ−ｃｈ系列と称する。
【００５３】
図３に、補間処理の具体的内容を示す。
【００５４】
補間処理においては、上記従来例の場合と同様、ＡＤデータの各サンプリングタイミングにおける位相とデジタルＶＣＯ１０９から供給される位相が大小比較され、その比較結果に応じて、データ補間が行われる。
【００５５】
このとき、Ａ−ｃｈ系列の補間処理とＢ−ｃｈ系列の補間処理は、それぞれ、データ補間回路２０３とデータ補間回路２０４によって別々に行われる。このため、一方の系列における各サンプリングタイミングの位相が、その次に到来する他方の系列の各サンプリングタイミングに対する補間処理において、順次引き継がれていく必要がある。
【００５６】
本実施例では、かかる引継ぎ処理は、位相コントローラ２０５によって行われる。位相コントローラ２０５は、データ補間回路２０３とデータ補間回路２０４に、適宜、他系統から引き継がれるべき位相を初期位相（ＰＨ０ａ、ＰＨ０ｂ）として設定する。これを受けて、データ補間回路２０３、２０４は、位相コントローラ２０５から設定された初期位相（ＰＨ０ａ、ＰＨ０ｂ）に１／２クロックの周期ＰＨ１を加算して、各サンプリングタイミングにおける位相を算出する。そして、算出した位相とデジタルＶＣＯから供給される位相ＰＨ２とを大小比較し、算出した位相の方が大きいときに補間を実行する。
【００５７】
たとえば、図３を参照して、Ｂ−ｃｈ系列からＡ−ｃｈ系列に引き継がれるべき初期位相をＰＨ０ａ、Ａ−ｃｈ系列からＢ−ｃｈ系列データに引き継がれるべき初期位相をＰＨ０ｂとすると、たとえば、同図のＡＤデータ（Ｄ３）のサンプリングタイミングにおいて引き継がれる初期位相ＰＨ０ａは、直前のＢ−ｃｈ系列処理にてＡ−ｃｈ系列から引き継がれる初期位相ＰＨ０ｂを用いて、ＰＨ０ａ＝ＰＨ０ｂ＋ＰＨ１として設定される。そして、この初期位相ＰＨ０ａに１／２クロックの周期ＰＨ１が加算され、当該ＡＤデータ（Ｄ３）のサンプリングタイミングにおける位相が求められる。
【００５８】
これに対し、同図のＡＤデータ（Ｄ４）のサンプリングタイミングにおいて引き継がれる初期位相ＰＨ０ｂは、直前のＡ−ｃｈ系列処理にて補間が行われ、位相の再設定が行われるため、直前のＡＤデータ（Ｄ３）のサンプリングタイミングにおいて引き継がれる初期位相ＰＨ０ａをそのまま用いて、ＰＨ０ｂ＝ＰＨ０ａ＋ＰＨ１として設定することはできない。この場合、ＡＤデータ（Ｄ４）のサンプリングタイミングにおいて引き継がれる初期位相ＰＨ０ｂは、ＰＨ０ｂ＝ＰＨ０ａ＋ＰＨ１−ＰＨ２となる。
【００５９】
ところが、この場合、直前のＡＤデータ（Ｄ３）のサンプリングタイミングに対する処理（Ａ−ｃｈ系統処理）は、当該ＡＤデータ（Ｄ４）のサンプリングタイミングに対する処理（Ｂ−ｃｈ系統処理）と同時に並行して行われるため、当該ＡＤデータ（Ｄ４）のサンプリングタイミングにおける処理の際に、直前のＡ−ｃｈ系列処理から初期位相ＰＨ０ａを取得することはできない。したがって、この場合は、この初期ＰＨ０ａを、それよりもさらに一つ前のＢ−ｃｈ系列処理にてＡ―ｃｈ系列から引き継がれる初期位相ＰＨ０ｂをもとに、ＰＨ０ａ＝ＰＨ０ｂ＋ＰＨ１として求める。そして、当該ＡＤデータ（Ｄ４）のサンプリングタイミングにおいて引き継がれる初期位相ＰＨ０ｂを、ＰＨ０ｂ＝（ＰＨ０ｂ＋ＰＨ１）＋ＰＨ１−ＰＨ２として算出設定する。
【００６０】
このように、本実施例１では、１サイクル前の並列処理（Ａ−ｃｈ系統処理およびＢ−ｃｈ系統処理）のうち、Ｂ−ｃｈ系統処理にて引き継がれる初期位相ＰＨ０ｂをもとに、次サイクルの並列処理においてＡ−ｃｈ系統処理およびＢ−ｃｈ系統処理にそれぞれ引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを求め、これを、データ補間回路２０３とデータ補間回路２０４に設定する。この場合、データ補間回路２０３とデータ補間回路２０４には、１サイクル前に引き継がれる初期位相ＰＨ０ｂの大きさとリサンプリングタイミングを規定するＰＨ２の関係に応じて、図４ないし図７に示す４つのパターンの初期位相ＰＨ０ａおよびＰＨ０ｂが設定される。
【００６１】
図４は、１サイクル前のＢ−ｃｈ系列処理にて補間が起こり、且つ、当該サイクルのＡ−ｃｈ系列処理では補間が起こらない場合に、データ補間回路２０３とデータ補間回路２０４に引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを示すものである。この場合、当該サイクルのＡ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ａ＝（ＰＨ０ｂ＋ＰＨ１）−ＰＨ２が引き継がれる。また、当該サイクルのＢ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ｂ＝（ＰＨ０ｂ＋２・ＰＨ１）−ＰＨ２が引き継がれる。
【００６２】
図５は、１サイクル前のＢ−ｃｈ系列処理にて補間が起こり、且つ、当該サイクルのＡ−ｃｈ系列処理でも補間が起こる場合に、データ補間回路２０３とデータ補間回路２０４に引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを示すものである。この場合、当該サイクルのＡ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ａ＝（ＰＨ０ｂ＋ＰＨ１）−ＰＨ２が引き継がれる。また、当該サイクルのＢ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ｂ＝（ＰＨ０ｂ＋２・ＰＨ１）−２・ＰＨ２が引き継がれる。
【００６３】
図６は、１サイクル前のＢ−ｃｈ系列処理にて補間が起こらず、且つ、当該サイクルのＡ−ｃｈ系列処理にて補間が起こる場合に、データ補間回路２０３とデータ補間回路２０４に引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを示すものである。この場合、当該サイクルのＡ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ａ＝ＰＨ０ｂ＋ＰＨ１が引き継がれる。また、当該サイクルのＢ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ｂ＝（ＰＨ０ｂ＋２・ＰＨ１）−ＰＨ２が引き継がれる。
【００６４】
図７は、１サイクル前のＢ−ｃｈ系列処理にて補間が起こらず、且つ、当該サイクルのＡ−ｃｈ系列処理にて補間が起こらない場合に、データ補間回路２０３とデータ補間回路２０４に引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを示すものである。この場合、当該サイクルのＡ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ａ＝ＰＨ０ｂ＋ＰＨ１が引き継がれる。また、当該サイクルのＢ−ｃｈ処理には、１サイクル前のＢ−ｃｈ処理にて引き継がれる初期位相ＰＨ０ｂをもとに、初期位相ＰＨ０ｂ＝ＰＨ０ｂ＋２・ＰＨ１が引き継がれる。
【００６５】
図８は、上記図４ないし図７の位相パターンを実現するためのロジック回路の構成例を示すものである。なお、同図左の入力側に示すＰＨ０ｂは、１サイクル前のＢ−ｃｈ系列処理にてＡ−ｃｈ系列から引き継がれる初期位相であり、同図右の出力側に示すＰＨａおよびＰＨｂは、それぞれ、当該サイクルにおけるＡ−ｃｈ系列処理およびＢ−ｃｈ系列処理にて他系列から引き継がれる初期位相である。
【００６６】
図において、３０１、３０３、３０５は比較部、３０２、３０４、３０６、３０７はゲート部である。
【００６７】
１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＡ／Ｄクロックの周期ＰＨ１を加算して求めた位相がリサンプルタイミングを規定する位相ＰＨ２以下である（１サイクル前のＢ−ｃｈ系列処理にて補間は起こらない）と比較部３０１にて判別されると、ゲート３０２にて“０”側の入力が選択される。この場合、当該サイクルにおいてＡ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ａは、ＰＨ０ａ＝ＰＨ０ｂ＋ＰＨ１に設定される。
【００６８】
一方、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を加算して求めた位相がＰＨ２よりも大きい（１サイクル前のＢ−ｃｈ系列処理にて補間が起こる）と比較部３０１にて判別されると、ゲート３０２にて“１”側の入力が選択される。この場合、当該サイクルにおいてＡ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ａは、ＰＨ０ａ＝ＰＨ０ｂ＋ＰＨ１−ＰＨ２に設定される。
【００６９】
１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を加算して求めた位相がＰＨ２以下である（１サイクル前のＢ−ｃｈ系列処理にて補間は起こらない）と比較部３０１にて判別され、且つ、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を２回加算して求めた位相が位相ＰＨ２以下である（当該サイクルのＡ−ｃｈ系列処理にて補間は起こらない）と比較部３０３にて判別された場合には、ゲート３０７とゲート３０４の両方において“０”側の入力が選択される。この場合、当該サイクルにおいてＢ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ｂは、ＰＨ０ｂ＝ＰＨ０ｂ＋２・ＰＨ１に設定される。
【００７０】
１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を加算して求めた位相がＰＨ２以下である（１サイクル前のＢ−ｃｈ系列処理にて補間は起こらない）と比較部３０１にて判別され、且つ、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を２回加算して求めた位相が位相ＰＨ２よりも大きい（当該サイクルのＡ−ｃｈ系列処理にて補間は起こらない）と比較部３０３にて判別された場合には、ゲート３０７にて“０”側の入力が選択され、ゲート３０４にて“１”側の入力が選択される。この場合、当該サイクルにおいてＢ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ｂは、ＰＨ０ｂ＝ＰＨ０ｂ＋２・ＰＨ１−ＰＨ２に設定される。
【００７１】
１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を加算して求めた位相がリサンプルタイミングを規定する初期位相ＰＨ２よりも大きい（１サイクル前のＢ−ｃｈ系列処理にて補間が起こる）と比較部３０１にて判別され、且つ、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を２回加算し、さらに、ＰＨ２を減算して求めた位相が位相ＰＨ２以下である（当該サイクルのＡ−ｃｈ系列処理にて補間は起こらない）と比較部３０５にて判別されると、ゲート３０７にて“１”側の入力が選択され、ゲート３０６にて“０”側の入力が選択される。この場合、当該サイクルにおいてＢ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ｂは、ＰＨ０ｂ＝ＰＨ０ｂ＋２・ＰＨ１−ＰＨ２に設定される。
【００７２】
１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を加算して求めた位相がリサンプルタイミングを規定する位相ＰＨ２よりも大きい（１サイクル前のＢ−ｃｈ系列処理にて補間が起こる）と比較部３０１にて判別され、且つ、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂにＰＨ１を２回加算し、さらに、ＰＨ２を減算して求めた位相が位相ＰＨ２よりも大きい（当該サイクルのＡ−ｃｈ系列処理にて補間が起こる）と比較部３０５にて判別されると、ゲート３０７とゲート３０５の両方において“１”側の入力が選択される。この場合、当該サイクルにおいてＢ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ｂは、ＰＨ０ｂ＝ＰＨ０ｂ＋２・ＰＨ１−２・ＰＨ２に設定される。
【００７３】
図９に、補間処理の流れを示す。
【００７４】
データ補間回路２０３、２０４に動作クロックとして１／２クロックが入力されると（Ｓ２０１、Ｓ３０１）、上記図８のロジックに従って、位相コントローラ２０５にて初期位相ＰＨ０ａおよびＰＨ０ｂが決定され、それぞれ、データ補間回路２０３、２０４に設定される（Ｓ２０２、Ｓ３０２）。そして、設定された初期位相ＰＨ０ａおよびＰＨ０ｂに対しＡ／Ｄクロックの周期ＰＨ１がそれぞれ加算され（Ｓ２０３、Ｓ３０３）、さらに、この加算値が、リサンプルタイミングを規定する位相ＰＨ２とそれぞれ大小比較される（Ｓ２０４、Ｓ３０４）。
【００７５】
かかる比較において、加算値がＰＨ２以下であれば、Ｓ２０１およびＳ３０１に戻り、次の動作クロックタイミングまで待機する。一方、加算値がＰＨ２よりも大きければ、加算値からＰＨ２を減算して、リサンプルタイミングに対する位相ＰＨ０が取得される（Ｓ２０５、Ｓ３０５）。そして、取得されたＰＨ０をもとに、上記図１９を参照して説明した如くして、リサンプルデータが算出され、位相比較器１０７およびＰ／Ｓ回路２０６に出力される（Ｓ２０６、Ｓ３０６）。その後、Ｓ２０１およびＳ３０１に戻り、次の動作クロックタイミングまで待機する。以下、同様にして、各ステップの処理が行われる。
【００７６】
以上、本実施例によれば、Ａ／Ｄクロックによってサンプリングされた一連のデジタルデータに対し、時系列上交互に補間処理が施されるよう、２つのデータ補間回路２０３、２０４によって、並行して、補間処理が施される。このとき、各補間回路は、Ａ／Ｄクロックの周期を１／２に低減した共通の動作クロック（１／２クロック）によって、対応するデータに補間処理を施す。
【００７７】
本実施例によれば、このように、共通の動作クロックによって補間処理を並列的に行うことにより、上記図１６に示す従来例の場合に比べ、動作クロックの周波数を１／２程度にまで低減させることができる。従って、その後段側に配される位相比較器１０７、ＬＰＦ１０８、デジタルＶＣＯ１０９の動作周波数も同様に低減することができる。よって、ＬＰＦ１０８としてＩＩＲ型のＬＰＦを用いても、ＰＬＬ回路の高速化を図ることができる。
【実施例２】
【００７８】
上記実施例１では、一方の系列から他方の系列へ引き継がれるべき初期位相ＰＨ０ａ、ＰＨ０ｂの算出処理のみを位相コントローラ２０５に負担させ、各サンプリングタイミングにおける位相の算出処理と、これに基づくリサンプルデータの生成処理（図１９の左上に示す処理）は、データ補間回路２０３、２０４側に負担させるようにした。
【００７９】
これに対し、本実施例では、一方の系列から他方の系列への位相の引き継ぎと、各サンプリングタイミングにおける位相の算出処理を、位相コントローラ側に負担させ、データ補間回路側には、リサンプルデータの生成処理のみを負担させるようにしている。
【００８０】
なお、以下では、Ａ−ｃｈ系列のサンプリングタイミングにおける位相を“ＰＨ０Ａ”として示し、Ｂ−ｃｈ系列のサンプリングタイミングにおける位相を“ＰＨ０Ｂ”として示す。
【００８１】
図１０に、本実施例に係るディスク再生装置の構成を示す。なお、上記実施例１に係る図１の構成と同一部分には同一符号を付し、説明を省略する。
【００８２】
本実施例では、上記実施例１の構成に比べ、データ補間回路２１３、データ補間回路２１４および位相コントローラ２１５の構成が相違している。
【００８３】
データ補間回路２１３、２１４は、位相コントローラ２１５から供給される位相ＰＨ０Ａ、ＰＨ０Ｂと、補間の要否の判別結果をもとに、リサンプルデータの生成処理を行う。すなわち、判別結果が補間要であることを示す場合には、供給された位相ＰＨ０Ａ、ＰＨ０Ｂを用いて、図１９の左上に示す如くして、リサンプルデータの生成処理を行う。
【００８４】
位相コントローラ２１５は、１サイクル前の位相ＰＨ０Ｂをもとに、次のサイクルにおける位相ＰＨ０Ａ、ＰＨ０Ｂを算出し、データ補間回路２１３、２１４に供給する。また、次のサイクルにおける補間の要否を併せて判定し、その判定結果を、データ補間回路２１３、２１４に供給する。
【００８５】
以下に、位相コントローラ２１５における位相ＰＨ０Ａ、ＰＨ０Ｂを算出設定方法と、補間要否の判別方法を説明する。
【００８６】
図１１は、本サイクルのＡ−ｃｈ系列処理とＢ−ｃｈ系列処理の何れにおいても補間が起こらない場合に、データ補間回路２１３とデータ補間回路２１４に設定される位相ＰＨ０ＡおよびＰＨ０Ｂを示すものである。この場合、データ補間回路２１３に設定する位相ＰＨ０Ａとして、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０Ｂをもとに、位相ＰＨ０Ａ＝ＰＨ０Ｂ＋ＰＨ１が算出される。また、データ補間回路２１４に設定する位相ＰＨ０Ｂとして、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０Ｂをもとに、位相ＰＨ０Ｂ＝ＰＨ０Ｂ＋２・ＰＨ１が算出される。
【００８７】
なお、図１１の場合には、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０ＢにＰＨ１を加算した値は、リサンプルタイミングを規定する位相ＰＨ２以下であるため、本サイクルのＡ−ｃｈ処理では補間不要と判定される。また、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０ＢにＰＨ１を２回加算した値も、位相ＰＨ２以下であるため、本サイクルのＢ−ｃｈ処理でも補間不要と判定される。
【００８８】
図１２は、本サイクルのＡ−ｃｈ系列処理では補間は起こらないが、Ｂ−ｃｈ系列処理では補間が起こる場合に、データ補間回路２１３とデータ補間回路２１４に設定される位相ＰＨ０ＡおよびＰＨ０Ｂを示すものである。この場合、データ補間回路２１３に設定する位相ＰＨ０Ａとして、上記図１１の場合と同様、位相ＰＨ０Ａ＝ＰＨ０Ｂ＋ＰＨ１が算出される。これに対し、データ補間回路２１４に設定する位相ＰＨ０Ｂは、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０Ｂをもとに、位相ＰＨ０Ｂ＝ＰＨ０Ｂ＋２・ＰＨ１−ＰＨ２として算出される。
【００８９】
なお、図１２の場合には、上記図１１の場合と同様、本サイクルのＡ−ｃｈ処理では補間不要と判定される。これに対し、Ｂ−ｃｈ処理については、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０ＢにＰＨ１を２回加算した値が、位相ＰＨ２よりも大きいため、本サイクルのＢ−ｃｈ処理にて補間要と判定される。
【００９０】
図１３は、本サイクルのＡ−ｃｈ系列処理にて補間が起こり、Ｂ−ｃｈ系列処理では補間が起こらない場合に、データ補間回路２１３とデータ補間回路２１４に設定される位相ＰＨ０ＡおよびＰＨ０Ｂを示すものである。この場合、データ補間回路２１３に設定する位相ＰＨ０Ａとして、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０Ｂをもとに、位相ＰＨ０Ａ＝（ＰＨ０Ｂ＋ＰＨ１）−ＰＨ２が算出される。また、データ補間回路２１４に設定する位相ＰＨ０Ｂとして、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０Ｂをもとに、位相ＰＨ０Ｂ＝（ＰＨ０Ｂ＋２・ＰＨ１）−ＰＨ２が算出される。
【００９１】
なお、図１３の場合には、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０ＢにＰＨ１を加算した値が、リサンプルタイミングを規定する位相ＰＨ２より大きいため、本サイクルのＡ−ｃｈ処理にて補間要と判定される。また、位相ＰＨ０Ａ＝（ＰＨ０Ｂ＋ＰＨ１）−ＰＨ２にＰＨ１を加算した値は、位相ＰＨ２以下であるため、本サイクルのＢ−ｃｈ処理では補間不要と判定される。
【００９２】
図１４は、本サイクルのＡ−ｃｈ系列処理とＢ−ｃｈ系列処理の両方にて補間が起こる場合に、データ補間回路２１３とデータ補間回路２１４に設定される位相ＰＨ０ＡおよびＰＨ０Ｂを示すものである。この場合、データ補間回路２１３に設定する位相ＰＨ０Ａとして、上記図１３の場合と同様、位相ＰＨ０Ａ＝（ＰＨ０Ｂ＋ＰＨ１）−ＰＨ２が算出される。また、データ補間回路２１４に設定する位相ＰＨ０Ｂとして、１サイクル前のＢ−ｃｈ処理にて設定された位相ＰＨ０Ｂをもとに、位相ＰＨ０Ｂ＝（ＰＨ０Ｂ＋２・ＰＨ１）−２・ＰＨ２が算出される。
【００９３】
なお、図１４の場合には、上記図１３の場合と同様、本サイクルのＡ−ｃｈ処理にて補間要と判定される。また、位相ＰＨ０Ａ＝（ＰＨ０Ｂ＋ＰＨ１）−ＰＨ２にＰＨ１を加算した値も、位相ＰＨ２より大きいため、本サイクルのＢ−ｃｈ処理でも補間要と判定される。
【００９４】
上記図１１ないし図１４の場合における位相ＰＨ０ＡおよびＰＨ０Ｂは、上記実施例１で示した図８のロジック回路をそのまま用いて取得することができる。ただし、本実施例では、図８左の入力側に示す初期位相ＰＨ０ｂが１サイクル前のＢ−ｃｈ系列処理にて位相コントローラ２１５からデータ補間回路２１４に設定される位相ＰＨ０Ｂに置き換えられる。また、図８右の出力側からはＰＨａおよびＰＨｂに替えて、それぞれ、本サイクルにおけるＡ−ｃｈ系列処理およびＢ−ｃｈ系列処理にてデータ補間回路２１３、２１５に設定される位相ＰＨ０Ａ、ＰＨ０Ｂが出力される。比較部３０１、３０３、３０５と、ゲート部３０２、３０４、３０６、３０７の処理動作は上記実施例１と同じである。
【００９５】
なお、Ａ−ｃｈ処理およびＢ−ｃｈ処理における補間の要否は、比較部３０１、３０３、３０５における比較結果をもとに判定される。すなわち、Ａ−ｃｈ処理については、比較部３０１における比較結果がＹＥＳの場合に、補間要とされる。また、Ｂ−ｃｈ処理については、比較部３０１における比較結果がＮＯで、且つ、比較部３０３における比較結果がＹＥＳの場合と、比較部３０１における比較結果がＹＥＳで、且つ、比較部３０５における比較結果がＹＥＳの場合に、補間要とされる。
【００９６】
図１５に、本実施例における補間処理の流れを示す。
【００９７】
データ補間回路２１３、２１４に動作クロックとして１／２クロックが入力されると（Ｓ２１１、Ｓ３１１）、上記ロジックに従って、位相コントローラ２１５にて位相ＰＨ０ＡおよびＰＨ０Ｂが算出され、それぞれ、データ補間回路２１３、２１４に設定される（Ｓ２１２、Ｓ３１２）。このとき、併せて、位相コントローラ２１５からデータ補間回路２１３、２１４に、補間要否の判定結果が供給される。そして、供給された判定結果から、当該サンプルタイミングにおいて補間を行う必要があるかが判定される（Ｓ２１３、Ｓ３１３）。ここで、補間不要であれば、Ｓ２１１およびＳ３１１に戻り、次の動作クロックタイミングまで待機する。一方、補間要であれば、位相コントローラ２１５から設定された位相ＰＨ０Ａ、ＰＨ０Ｂをもとに、上記図１９を参照して説明した如くして、リサンプルデータが算出され、位相比較器１０７およびＰ／Ｓ回路２０６に出力される（Ｓ２１４、Ｓ３１４）。その後、Ｓ２１１およびＳ３１１に戻り、次の動作クロックタイミングまで待機する。以下、同様にして、各ステップの処理が行われる。
【００９８】
以上、本実施例によれば、上記実施例１と同様、共通の動作クロックによって補間処理を並列的に行うことにより、上記図１６に示す従来例の場合に比べ、動作クロックの周波数を１／２程度にまで低減させることができる。従って、その後段側に配される位相比較器１０７、ＬＰＦ１０８、デジタルＶＣＯ１０９の動作周波数も同様に低減することができる。よって、ＬＰＦ１０８としてＩＩＲ型のＬＰＦを用いても、ＰＬＬ回路の高速化を図ることができる。
【００９９】
また、本実施例によれば、一方の系列から他方の系列への位相の引き継ぎのみならず、各サンプリングタイミングにおける位相の算出処理をも、位相コントローラ２１５に負担させるようにしたため、データ補間回路２１３、２１４の処理負担を軽減させることができる。この場合、位相コントローラ２１５の処理は、上記実施例１と同様、図８のロジックにて実現できるため、上記実施例１に比べて、位相コントローラ２１５の負担が大きく増大することもない。よって、本実施例によれば、補間処理時の演算コストを、全体として、軽減させることができる。
【０１００】
なお、本発明は、上記実施例に限定されるものではなく、他に種々の変更が可能なものである。
【０１０１】
たとえば、上記実施例１では、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂから当該サイクルにおいてＡ−ｃｈ系列処理およびＢ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを求めるようにしたが、もとにする初期位相はＰＨ０ｂに限られるものではなく、たとえば、１サイクル前のＡ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ａをもとに、当該サイクルにおいてＡ−ｃｈ系列処理およびＢ−ｃｈ系列処理に引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを求めるようにしてもよい。
【０１０２】
同様に、上記実施例２では、１サイクル前のＢ−ｃｈ系列処理にて設定される位相ＰＨ０Ｂから当該サイクルにおいてＡ−ｃｈ系列処理およびＢ−ｃｈ系列処理に設定される位相ＰＨ０ＡおよびＰＨ０Ｂを求めるようにしたが、１サイクル前のＡ−ｃｈ系列処理にて設定れる位相ＰＨ０Ａをもとに、当該サイクルにおいてＡ−ｃｈ系列処理およびＢ−ｃｈ系列処理に引き継がれる位相ＰＨ０ＡおよびＰＨ０Ｂを求めるようにしてもよい。
【０１０３】
また、上記実施例１では、１サイクル前のＢ−ｃｈ系列処理にて引き継がれる初期位相ＰＨ０ｂをもとに、次のサイクルにて引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを求めるようにしたが、たとえば、１サイクル前のＢ−ｃｈ系列処理またはＡ−ｃｈ系列処理にて求められる位相ＰＨ０（位相ＰＨ２と比較される位相）をもとに、次のサイクルにて引き継がれる初期位相ＰＨ０ａおよびＰＨ０ｂを求めるようにしても良い。
【０１０４】
さらに、上記実施例１では、２つのデータ補間回路２０３、２０４を配する構成を示したが、３つ以上のデータ補間回路を配するよう構成することもできる。たとえば、３つのデータ補間回路を配する場合には、１サイクル前の一の系列処理にて引き継がれる位相をもとに、次のサイクルにて引き継がれる位相が３系列分求められ、各データ補間回路に設定される。この場合、各回路に引き継がれる位相は、上記実施例１と同様、１サイクル前の一の系列処理にて引き継がれる位相にＰＨ１を各系列に応じた回数だけ加算し、これが位相ＰＨ２を超えるか否かに応じて、適宜、位相ＰＨ２を減算することにより求められる。同様に、実施例２においても、３つ以上のデータ補間回路を配するよう構成することができる。
【０１０５】
なお、上記実施例１および実施例２では、並行して同時に行われるＡ−ｃｈ系列処理とＢ−ｃｈ系列処理において、共に、補間が行われ、リサンプルデータが同時に位相比較器１０７とＰ／Ｓ回路２０６に出力される場合が起こり得る。この場合、位相比較器１０７およびＰ／Ｓ回路２０６は、たとえば、一方のリサンプルデータを採用し、あるいは、両リサンプルデータの平均値をとってこれを採用するようにする。
【０１０６】
この他、本発明の実施の形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。
【図面の簡単な説明】
【０１０７】
【図１】実施例１に係るディスク再生装置の構成を示す図
【図２】実施例１に係るデータ補間回路の処理動作を説明する図
【図３】実施例１に係る補間処理の具体的内容を説明する図
【図４】実施例１に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図５】実施例１に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図６】実施例１に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図７】実施例１に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図８】実施例１に係る位相ＰＨ０ａ、ＰＨ０ｂの設定ロジック示す図
【図９】実施例１に係る補間処理の流れを示すフローチャート
【図１０】実施例２に係るディスク再生装置の構成を示す図
【図１１】実施例２に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図１２】実施例２に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図１３】実施例２に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図１４】実施例２に係る位相ＰＨ０ａ、ＰＨ０ｂの設定パターンを示す図
【図１５】実施例２に係る補間処理の流れを示すフローチャート
【図１６】従来例に係るディスク再生装置の構成を示す図
【図１７】リサンプルタイミングを規定する位相ＰＨ２の調整処理を説明する図
【図１８】従来例に係るデータ補間回路の処理動作を説明する図
【図１９】従来例に係るデータ補間回路の処理動作を説明する図
【図２０】従来例に係る補間処理の流れを示すフローチャート
【符号の説明】
【０１０８】
１０３…Ａ／Ｄコンバータ
１０５…イコライザ
１０６…ビタビデコーダ
１０７…位相比較器
１０８…ＬＰＦ
１０９…デジタルＶＣＯ
２０１…Ｓ／Ｐ回路
２０２…クロック周波数低減回路
２０３、２１３…データ補間回路
２０４、２１４…データ補間回路
２０５、２１５…位相コントローラ
２０６…Ｐ／Ｓ回路
【特許請求の範囲】
【請求項１】
固定クロックにてサンプリングされＡ／Ｄ（Analog to Digital）変換されたデジタルデータに対し、各デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）と正規のサンプリングタイミングを規定する位相（ＰＨ２）の相関に基づく補間処理を施して、前記正規のサンプリングタイミングにおけるサンプルデータを取得するＰＬＬ回路において、
一連の前記デジタルデータに対し時系列上交互に補間処理を施すとともに共通の動作クロックに応じてそれぞれの補間処理を同時に並行して実行する複数の補間回路と、
前記各補間回路に前記共通の動作クロックを供給するクロック供給回路と、
前記デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）がこのデジタルデータに続く次のデジタルデータに補間処理を施す補間回路に順次引き継がれるよう前記各補間回路に位相を設定する位相制御回路と、
前記補間処理にて取得されたサンプルデータに基づいて前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を調整し、調整後の位相（ＰＨ２）を前記それぞれの補間回路に供給する位相調整回路と、
前記各補間回路にて取得されたサンプルデータを一系統の時系列データに統合するデータ統合回路と、
を有することを特徴とするＰＬＬ回路。
【請求項２】
請求項１に記載のＰＬＬ回路において、
前記位相制御回路は、先の並行処理において何れかの前記補間回路に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）と前記固定クロックの周期（ＰＨ１）から、次の並行処理において前記それぞれの補間回路に設定される位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ，ＰＨ０Ｂ）を算出する、
ことを特徴とするＰＬＬ回路。
【請求項３】
請求項２に記載のＰＬＬ回路において、
前記位相制御回路は、先の並行処理において何れか一つの前記補間回路に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）に、当該位相に対応する前記デジタルデータのＡ／Ｄサンプリングタイミングから次の並行処理にて前記各補間回路に位相を設定する際のＡ／Ｄサンプリングタイミングまでの間に存在する前記固定クロック数分のクロック周期（ＰＨ１）を加算し、この値から、前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を、減算結果が負にならない範囲で減算することにより、次の並行処理にて各補間回路に設定する位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ、ＰＨ０Ｂ）を算出する、
ことを特徴とするＰＬＬ回路。
【請求項４】
固定クロックにてサンプリングされＡ／Ｄ（Analog to Digital）変換されたデジタルデータに対し、各デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）と正規のサンプリングタイミングを規定する位相（ＰＨ２）の相関に基づく補間処理を施して、前記正規のサンプリングタイミングにおけるサンプルデータを取得し、取得したサンプルデータを復調するデータ再生装置において、
アナログ信号を前記固定クロックにてサンプリングしそのサンプル値をＡ／Ｄ変換してデジタルデータを取得するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部から入力される一連の前記デジタルデータに対し時系列上交互に補間処理を施すとともに共通の動作クロックに応じてそれぞれの補間処理を同時に並行して実行する複数のデータ補間部と、
前記各データ補間部に前記共通の動作クロックを供給するクロック供給部と、
前記デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）がこのデジタルデータに続く次のデジタルデータに補間処理を施すデータ補間部に順次引き継がれるよう前記各データ補間部に位相を設定する位相制御位相制御部と、
前記補間処理にて取得されたサンプルデータに基づいて前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を調整し、調整後の位相（ＰＨ２）を前記それぞれのデータ補間部に供給する位相調整部と、
前記各データ補間部にて取得されたサンプルデータを一系統の時系列データに統合するデータ統合部と、
前記統合されたサンプルデータに復調処理を施すデータ復調部と、
を有することを特徴とするデータ再生装置。
【請求項５】
請求項４に記載のデータ再生装置において、
前記位相制御部は、先の並行処理において何れかの前記データ補間部に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）と前記固定クロックの周期（ＰＨ１）から、次の並行処理において前記それぞれのデータ補間部に設定される位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ，ＰＨ０Ｂ）を算出する、
ことを特徴とするデータ再生装置。
【請求項６】
請求項５に記載のデータ再生装置において、
前記位相制御部は、先の並行処理において何れか一つの前記データ補間部に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）に、当該位相に対応する前記デジタルデータのＡ／Ｄサンプリングタイミングから次の並行処理にて前記各データ補間部に位相を設定する際のＡ／Ｄサンプリングタイミングまでの間に存在する前記固定クロック数分のクロック周期（ＰＨ１）を加算し、この値から、前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を、減算結果が負にならない範囲で減算することにより、次の並行処理にて各データ補間部に設定する位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ、ＰＨ０Ｂ）を算出する、
ことを特徴とするデータ再生装置。
【請求項１】
固定クロックにてサンプリングされＡ／Ｄ（Analog to Digital）変換されたデジタルデータに対し、各デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）と正規のサンプリングタイミングを規定する位相（ＰＨ２）の相関に基づく補間処理を施して、前記正規のサンプリングタイミングにおけるサンプルデータを取得するＰＬＬ回路において、
一連の前記デジタルデータに対し時系列上交互に補間処理を施すとともに共通の動作クロックに応じてそれぞれの補間処理を同時に並行して実行する複数の補間回路と、
前記各補間回路に前記共通の動作クロックを供給するクロック供給回路と、
前記デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）がこのデジタルデータに続く次のデジタルデータに補間処理を施す補間回路に順次引き継がれるよう前記各補間回路に位相を設定する位相制御回路と、
前記補間処理にて取得されたサンプルデータに基づいて前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を調整し、調整後の位相（ＰＨ２）を前記それぞれの補間回路に供給する位相調整回路と、
前記各補間回路にて取得されたサンプルデータを一系統の時系列データに統合するデータ統合回路と、
を有することを特徴とするＰＬＬ回路。
【請求項２】
請求項１に記載のＰＬＬ回路において、
前記位相制御回路は、先の並行処理において何れかの前記補間回路に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）と前記固定クロックの周期（ＰＨ１）から、次の並行処理において前記それぞれの補間回路に設定される位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ，ＰＨ０Ｂ）を算出する、
ことを特徴とするＰＬＬ回路。
【請求項３】
請求項２に記載のＰＬＬ回路において、
前記位相制御回路は、先の並行処理において何れか一つの前記補間回路に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）に、当該位相に対応する前記デジタルデータのＡ／Ｄサンプリングタイミングから次の並行処理にて前記各補間回路に位相を設定する際のＡ／Ｄサンプリングタイミングまでの間に存在する前記固定クロック数分のクロック周期（ＰＨ１）を加算し、この値から、前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を、減算結果が負にならない範囲で減算することにより、次の並行処理にて各補間回路に設定する位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ、ＰＨ０Ｂ）を算出する、
ことを特徴とするＰＬＬ回路。
【請求項４】
固定クロックにてサンプリングされＡ／Ｄ（Analog to Digital）変換されたデジタルデータに対し、各デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）と正規のサンプリングタイミングを規定する位相（ＰＨ２）の相関に基づく補間処理を施して、前記正規のサンプリングタイミングにおけるサンプルデータを取得し、取得したサンプルデータを復調するデータ再生装置において、
アナログ信号を前記固定クロックにてサンプリングしそのサンプル値をＡ／Ｄ変換してデジタルデータを取得するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部から入力される一連の前記デジタルデータに対し時系列上交互に補間処理を施すとともに共通の動作クロックに応じてそれぞれの補間処理を同時に並行して実行する複数のデータ補間部と、
前記各データ補間部に前記共通の動作クロックを供給するクロック供給部と、
前記デジタルデータのＡ／Ｄサンプリングタイミングにおける位相（ＰＨ０）がこのデジタルデータに続く次のデジタルデータに補間処理を施すデータ補間部に順次引き継がれるよう前記各データ補間部に位相を設定する位相制御位相制御部と、
前記補間処理にて取得されたサンプルデータに基づいて前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を調整し、調整後の位相（ＰＨ２）を前記それぞれのデータ補間部に供給する位相調整部と、
前記各データ補間部にて取得されたサンプルデータを一系統の時系列データに統合するデータ統合部と、
前記統合されたサンプルデータに復調処理を施すデータ復調部と、
を有することを特徴とするデータ再生装置。
【請求項５】
請求項４に記載のデータ再生装置において、
前記位相制御部は、先の並行処理において何れかの前記データ補間部に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）と前記固定クロックの周期（ＰＨ１）から、次の並行処理において前記それぞれのデータ補間部に設定される位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ，ＰＨ０Ｂ）を算出する、
ことを特徴とするデータ再生装置。
【請求項６】
請求項５に記載のデータ再生装置において、
前記位相制御部は、先の並行処理において何れか一つの前記データ補間部に設定される位相（ＰＨ０ｂ／ＰＨ０Ｂ）に、当該位相に対応する前記デジタルデータのＡ／Ｄサンプリングタイミングから次の並行処理にて前記各データ補間部に位相を設定する際のＡ／Ｄサンプリングタイミングまでの間に存在する前記固定クロック数分のクロック周期（ＰＨ１）を加算し、この値から、前記正規のサンプリングタイミングを規定する位相（ＰＨ２）を、減算結果が負にならない範囲で減算することにより、次の並行処理にて各データ補間部に設定する位相（ＰＨ０ａ、ＰＨ０ｂ／ＰＨ０Ａ、ＰＨ０Ｂ）を算出する、
ことを特徴とするデータ再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００７−２６５９６（Ｐ２００７−２６５９６Ａ）
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００５−２１０５０４（Ｐ２００５−２１０５０４）
【出願日】平成１７年７月２０日（２００５．７．２０）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１７年７月２０日（２００５．７．２０）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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