ＲＦフロントエンド集積回路
【課題】携帯型通信装置用のＲＦフロントエンド等を有するモノリシックＩＣ等の提供。
【解決手段】ＲＦフロントエンドは、電力増幅器（ＰＡ）と、マッチング、カップリング及びフィルタリング回路と、調整されたＰＡ出力信号をアンテナ結合するアンテナスイッチとを有する。出力信号センサは、アンテナスイッチにより切り替えられた信号の少なくとも電圧振幅を検知して、検知された出力の過度な値に応答してＰＡ出力電力を制限するようＰＡ制御回路に指示する。好ましい製造技術は、スイッチングデバイスを形成するよう複数のＦＥＴをスタックする。ＰＡ出力信号の不要な高調波を散逸的に終端するｉ級ＰＡアーキテクチャについて記載される。ＲＦ送受信機ＩＣの好ましい実施例は、２つの区別可能なＰＡ回路と、２つの区別可能な受信信号増幅器回路と、４つの回路のうちの何れか１つへ単一のアンテナ接続を選択的に結合する４方向アンテナスイッチとを有する。
【解決手段】ＲＦフロントエンドは、電力増幅器（ＰＡ）と、マッチング、カップリング及びフィルタリング回路と、調整されたＰＡ出力信号をアンテナ結合するアンテナスイッチとを有する。出力信号センサは、アンテナスイッチにより切り替えられた信号の少なくとも電圧振幅を検知して、検知された出力の過度な値に応答してＰＡ出力電力を制限するようＰＡ制御回路に指示する。好ましい製造技術は、スイッチングデバイスを形成するよう複数のＦＥＴをスタックする。ＰＡ出力信号の不要な高調波を散逸的に終端するｉ級ＰＡアーキテクチャについて記載される。ＲＦ送受信機ＩＣの好ましい実施例は、２つの区別可能なＰＡ回路と、２つの区別可能な受信信号増幅器回路と、４つの回路のうちの何れか１つへ単一のアンテナ接続を選択的に結合する４方向アンテナスイッチとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、幅広くは集積電子回路に関し、更に具体的には、ＲＦ送受信機回路に関する。
【背景技術】
【０００２】
無線通信装置、特に携帯型の装置は、持続的発展をし続けている。おそらくは、他の要素の何よりも、携帯電話の極度の大衆性は、携帯型装置におけるＲＦ送信回路の効率、速度、大きさ及び費用効果での改善の動機付けとなってきた。このような回路の効率を高めることは、必要とされるバッテリーの大きさが小さくなるとともに、バッテリー寿命が延びるので極めて望ましい。費用効果は、特にこのような製品が技術の変化に遅れないよう周期的な交換を必要とする場合に、消費者製品にとって、明らかに常に望ましい。携帯電話の機能における安定した発展は、軽くて小さい装置に対する消費者嗜好と結びついており、ＲＦ送信回路に必要とされる容量を小さくすることを重要視する。更に、送受信機は、最小電力レベルでの高い通信密度を容易にするために定められた厳しい放射限度を満足しなければならない。
【０００３】
例えば携帯電話などのほとんどの無線通信ユニットは、少なくとも１つのＲＦ送受信機を有する。例えば携帯電話などの通信装置は、本願での主な関心であるところの多様なＲＦ（無線周波数）フロントエンド回路を有しうる。ＲＦフロントエンド回路（又はサブ回路）は、通常、ＲＦ送信信号増幅器と、電力増幅器（ＰＡ）と、マッチング及びフィルタリング部と、アンテナスイッチとを有しており、更に、受信信号増幅器を有しても良い。完全な送受信機は、一般に、また、受信信号用の低雑音増幅器を有する。これらの回路の中で、ＰＡサブ回路は、通常、このような送信機の最大の電力消費部であり、また、通常、最も多くの意図されない又は誤った放射の供給源である。バッテリー寿命を延ばし、厳しい誤放射規格を満足し、これらの高容量な消費財の費用を最低限とするために、このようなＰＡサブ回路には、誤放射及び製造費用を低減しながら速度及び効率を改善する必要性がある。高い電力を扱うそれらの必要性に起因して、ＰＡ及びアンテナスイッチのサブ回路は、ほとんどの集積回路面積を占有する。集積回路の製造費用は、夫々の回路に必要とされるデバイス面積の量に極めて依存する。結果として、様々なＲＦ送受信機サブ回路に必要な面積の実質的な低減は、概して、送受信機回路の製造費用の相応の低減をもたらす。
【０００４】
ＰＡトポロジーの範囲は、夫々が異なる利点を伴いながら発展してきた。例えば、Ａ、Ｂ、Ｃ、Ｄ、Ｅ及びＦ級のＰＡは、当該術分野においてよく知られる。Ａ〜Ｃ級のＰＡにおける増幅デバイスは、それらの動作範囲の作動領域で動作するよう設計されており、電圧がデバイス両端にある間は意図的に導通する。
【０００５】
Ｄ、Ｅ及びＦ級のＰＡは、線形増幅器としてよりもむしろ、作動領域での動作を最小限とするスイッチとして増幅器デバイスを用いることによって、このような線形な動作により引き起こされた電力損失を低減しようとする。しかし、このような増幅器からのパルス状出力は、概して、通常必要とされるように、狭帯域正弦波出力を生成するために広範囲に及ぶフィルタ処理を必要とする。Ｄ〜Ｆ級のＰＡの通常動作は、電圧がデバイス両端に存在している間は意図的に駆動素子デバイスを導通させない。一方、まさに切り替えられたデバイスは、有限なスイッチング期間中に電圧が存在している間流れている電流に起因して実際の電力を消費する。更に、同じ送信中心周波数で動作するアナログＰＡにおける駆動デバイスと比較して、Ｄ〜Ｆ級のスイッチング回路における駆動デバイスは、しばしば、より一層高い周波数で動作しなければならない。より高い周波数の信号は、好ましくない周波数で著しいエネルギーを有し、このような好ましくない信号エネルギーは回路電力を消費するのみならず、放射限度を満足するためにフィルタ処理をも必要とする。
【０００６】
デバイスの集積は、一般的に、例えば動作周波数及び信頼度といった、結果として得られる製品の様々な特性を改善するために望ましく、また、回路によって占有される容量を低減するとともに、製造費用全体を下げることができる。電界効果トランジスタ（ＦＥＴ）は、集積回路において線形増幅及びスイッチングの両目的のために極めてよく知られる。しかし、集積回路（ＩＣ）ＦＥＴは、ゲート−ソース、ゲート−ドレイン、及びドレイン−ソースのノード対を含むいずれかの２つのノードの間の電圧に耐える能力が制限される。このような耐圧限界は、特に、高電力スイッチング回路におけるＩＣＦＥＴの実用性を損なうことがある。高電力スイッチング回路では、誘導電圧は、供給電圧をはるかに超えることがある。具体例として、ＲＦ電力増幅器の送信出力電力性能は、出力電圧の振幅に極めて依存する。既存のＰＡ技術に伴う困難の１つは、多数の他の望ましく高速なデバイスが、比較的低い故障電圧を有するＦＥＴをもたらす傾向がある工程を用いて作られることである。この問題を解決して、他の好ましい集積デバイスの特性を残したまま、より広い電圧レンジを提供することが非常に望ましい。このような解決法は、例えばＰＡ機能及びＲＦスイッチ機能などの、別々の工程を予め必要とした電力及び制御機能のモノリシック集積回路上での集積を可能にする。もともと別個であった集積回路の集積は、モノリシック集積において特有であるプロセス整合に起因して、歩留まり及び予測可能性を高めうる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許番号第５，６６３，５７０号
【特許文献２】米国特許番号第６，８０４，５０２号
【特許文献３】米国特許出願公開第１０／６５８，１５４号
【特許文献４】米国特許番号第７，２４８，１２０Ｂ２号明細書
【特許文献５】米国特許番号第７，０８８，９７１Ｂ２号明細書
【特許文献６】米国特許番号第６，４４９，４６５Ｂ１号明細書
【特許文献７】米国特許出願公開第２００３／０２２４７４３Ａ１号明細書
【特許文献８】米国特許番号第６，２９７，６９６Ｂ１号明細書
【特許文献９】米国特許出願公開第２００４／０１２１７４５Ａ１号明細書
【特許文献１０】米国特許番号第５，３７５，２５６号明細書
【特許文献１１】米国特許番号第６，３８０，８０２Ｂ１号明細書
【特許文献１２】米国特許番号第６，２３９，６５７号明細書
【特許文献１３】米国特許番号第６，３０８，０４７Ｂ１号明細書
【特許文献１４】米国特許出願公開第２００３／００３２３９６Ａ１号明細書
【特許文献１５】米国特許番号第６，１９１，６５３Ｂ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
単一の集積回路上へのデュアルバンド送受信機の送受信機ＲＦ回路の全ての製造を容易にし、それによって上記問題を解決して、上記利点を得る方法及び回路が、本願で記載される。その利点の多くは、必ずしもデュアルバンド動作を有さない送受信機のフロントエンド部でさえ集積することにより達成される。１又はそれ以上の代替案は、多数のサブ回路（又は対応する方法）の夫々に関して記載され、完全に集積されたＲＦフロントエンド、即ち、集積ＲＦ送受信機は、送受信機の夫々の部位に関してこのような代替案の中のいずれかの互換性のあるものを用いることにより作られうる。更に、集積ＲＦ送受信機が実現されることを可能にするサブ回路（又は対応する方法）の幾つかは、また、しばしば他のＲＦ送受信機サブ回路とは無関係に、他の状況で有用である。従って、本願で記載される機能の様々な小結合は、独立して有用な発明を構成する。これらの小結合の組み合わされた様々な態様は、同時に、上記利点の全てを有する集積デュアルバンドＲＦ送受信機を実現する。独立して有用なサブ回路の中でも特に注目に値すべきは、積層ＦＥＴ無線周波数スイッチ及び特定のＰＡ回路トポロジーである。最後に、あるＲＦ送受信機の小部分の集積は、最終製品の安全性及び信頼性を妥協することなく、製造の際の能率性を可能にする。
【課題を解決するための手段】
【０００９】
通信送受信機のＲＦフロントエンド部の全てを含む自己保護型モノリシック集積回路の製造を可能にする方法及び／又は回路の組み合わせが記載される。このような自己保護型ＲＦフロントエンド回路は、具体的に、不適切な、欠落した、あるいは損傷を受けたアンテナによる過負荷からの効果的な内部保護を可能にする、電力増幅器（ＰＡ）からアンテナ接続部までの部分を有する。
【００１０】
自己保護型モノリシック集積ＲＦフロントエンド回路の幾つかの小結合は、独立した重要性を有する。１つのこのような小結合は、集積された積層ＦＥＴスイッチである。この小結合の一実施例は、回路においてノード間の導通を制御するよう直列に結合されたドレイン−ソース間チャネルを有するスタックで非常に多数のＦＥＴを有する回路である。制御信号は、第１のＦＥＴの導通を変化させるよう前記第１のＦＥＴへ結合され、残りのＦＥＴの導通は、前記第１のＦＥＴの導通にスレーブ化される。ＦＥＴスタックの直列結合の両端における耐圧性能は、そのスタックの個々のＦＥＴのドレイン−ソース間耐圧性能の合計に実質的に等しくなりうる。前記第１のＦＥＴ以外の夫々のＦＥＴのゲートは、共通電圧へ容量的に結合されうる。
【００１１】
他の小結合は、集積ｉ級ＰＡと呼ばれうるＲＦ電力増幅器（ＰＡ）である。この小結合の一実施例は、ＲＦスイッチを制御する入力を有する。ＲＦスイッチは、その出力をＲＦチョークを介して電源へ結合され、動作周波数ｆＯでの特性駆動出力インピーダンスを伴って動作する。駆動出力は、駆動出力インピーダンスを期待されるアンテナインピーダンスに整合させる回路を有するカップリング回路を介して、期待されるアンテナインピーダンスを有するアンテナ接続へ結合され、また、動作周波数ｆＯの１又はそれ以上の高調波にある信号を散逸的に終端する。ｉ級ＲＦ電力増幅器は、ｆＯの偶数高調波とｆＯの１ではない奇数高調波とを含む複数の周波数で、駆動出力と基準との間に極小インピーダンスを提供するよう構成されたシャントフィルタを更に有する。これらの最小インピーダンスは、特性駆動インピーダンスにほぼ等しくなりうる。
【００１２】
自己保護型フロントエンド回路の一実施例は、出力制限制御器により制御される出力振幅レギュレータ回路を有するＰＡを含む集積回路である。この実施例は、アンテナ接続を、マッチング及びカップリング回路を介してＰＡへ、あるいは受信信号増幅器へ選択的に結合するアンテナスイッチを更に有する。この実施例は、また、前記アンテナ接続を流れる電流及び／または前記アンテナ接続での電圧を検知するよう構成されたアンテナ接続センサと、該アンテナ接続センサを前記出力制限制御器へ結合する回路とを有する。前記回路は、前記アンテナ接続で設計限度を超える電流または電圧の存在を防ぐよう前記出力振幅レギュレータ回路に影響を及ぼすよう構成される。
【００１３】
関連する実施例は、不適切なアンテナインピーダンスに起因する高電圧定在波比率（ＶＳＷＲ）によって引き起こされた過度な出力値からの保護を伴うモノリシック構造で集積されたＰＡを作る方法である。この実施例は、送信信号を受信するよう集積回路チップ上にＲＦ電力増幅器（ＰＡ）を作るステップと、前記ＰＡに出力電力制限回路を設けるステップとを有する。それは、また、ＰＡ出力インピーダンスを有するＰＡ出力信号を、前記集積回路へ接続された接続素子に求められる異なるインピーダンスへと調整して、調整された信号をアンテナへ結合するよう同じ集積回路上にカップリング、マッチング及びフィルタリング回路を作るステップを更に有する。この実施例は、前記ＰＡと前記接続素子との間の前記集積回路上にアンテナスイッチを配置して、前記接続素子が前記ＰＡからの調整信号又は前記集積回路上に配置された受信増幅回路のいずれか一方へ制御可能なように結合されうるようにするステップを更に有する。この実施例は、前記接続素子へ送られる信号のパラメータを検知する検知回路と、過剰であると見なされる検知されたパラメータの値に応答して、ＰＡ出力信号の電力を低減するＰＡ制御回路とを設けるステップを有する。
【００１４】
更なる小結合の実施例は、ＲＦ信号を増幅する方法であり、出力駆動ノードと基準ノードとの間の導通を制御して、動作周波数ｆＯで特性インピーダンスを生じるよう複数のＦＥＴスタックを設けるステップを有する。この実施例は、前記出力駆動ノードと前記基準ノードとの間に、前記動作周波数ｆＯの高調波を散逸的に終端するよう構成されたシャントフィルタを配置するステップを更に有する。前記シャントフィルタは、ｆＯの偶数高調波及び１ではない奇数高調波で極小インピーダンスを有し、該極小インピーダンスは、前記ＦＥＴスタックの特性インピーダンスにほぼ等しくなりうる。
【図面の簡単な説明】
【００１５】
【図１】ある形式のＲＦ電力増幅器（ＰＡ）回路を表すブロック図である。
【図２】図１に示されたＰＡとともに利用可能な積層ＦＥＴ制御回路の一般化された回路図である。
【図３】図１に示されたＰＡで利用可能なインピーダンスマッチング及びカップリング帯域通過フィルタの簡単化された回路図である。
【図４】図１に示されたＰＡで利用可能なシャントフィルタの簡単化された回路図である。
【図５】図１に示されたＰＡで利用可能なシャント電力制御回路の簡単化された回路図である。
【図６】図１に示されたＰＡのＦ級動作に係る出力フィルタの簡単化された回路図である。
【図７】積層ＦＥＴ増幅回路の代替のバイアス特性を表す回路図である。
【図８】ＦＥＴスタックのＦＥＴにバイアスをかける代替方法を表す簡単化された回路図である。
【図９】相補形積層ＦＥＴ駆動素子を用いるＤ級ＰＡの簡単化された回路図である。
【図１０】図９に表されたＤ級ＰＡの例となる出力フィルタリングの回路図である。
【図１１】図１に示されたＰＡで利用可能な高調波終端シャントフィルタの簡単化された回路図である。
【図１２】集積デュアルバンドＲＦ送受信機の簡単化された回路図である。
【図１３】図１２の送受信機において出力電力レベルを指示するための例となるＰＡ出力監督装置の回路図である。
【図１４】図１２の送受信機用の例となる直列出力レギュレータの回路図である。
【図１５】図１２の送受信機用の例となるパルス幅制御器の回路図である。
【図１６】図１２の送受信機用の例となる出力電圧検出器の回路図である。
【図１７】図１２の送受信機用の例となるデュアルバンドアンテナスイッチの回路図である。
【発明を実施するための形態】
【００１６】
本発明の実施例については、添付の図面を参照して更に容易に理解されるであろう。図面において、同じ参照番号及び符号は同じ要素を示す。
【００１７】
［１．電流増幅器の概説］
図１は、ＲＦ電力増幅器（ＰＡ）のブロック図である。表されたＲＦ電力増幅器は、ドライバ素子ブロック２００でデバイスのバイアスを変化させること、及び／又は他のブロックの細部を変更することにより、図１に表されたＲＦ電力増幅器がＡ、Ｂ、Ｃ、Ｅ、Ｆ級のいずれかのクラスの増幅器、即ち、ｉ級増幅器としてここで更に説明される増幅器で動作することを可能にする点で、極めて一般的である。図２〜５は、夫々、図１で示されるブロックの１つを実施するための例となる回路を示す。
【００１８】
入力１０２は、回路基準、即ち共通電位１０４に対してＰＡへ供給される。入力１０２は、一般的に、中心駆動周波数ｆＯで適切にバイアスをかけられた信号を有する。入力１０２に応答して、ドライバ素子ブロック２００は、駆動出力ノード１０６と回路共通電位１０４との間の導通を制御する。ドライバ素子ブロック２００は、ＶＤＤからＲＦチョーク（ＲＦＣ）ＬＳ１０８を介する電流と連動して、特定のインピーダンスＺｄｒｉｖｅを有する信号を供給する。Ｚｄｒｉｖｅは周波数と共に変化しうるが、他に指示がない限り、中心動作周波数ｆＯでの駆動インピーダンスと呼ぶ。シャントフィルタ４００は、駆動出力ノード１０６と回路共通電位１０４との間に結合されうる。多種多様なフィルタリング配置が用いられても良く、以下、それらのうちの幾つかについて説明する。
【００１９】
アンテナ１１０は、（他に指示がない限り、中心周波数ｆＯで）一般的に５０Ωである特性インピーダンスＺＯＵＴを有する。ブロック３００は、通常、（Ｚｄｒｉｖｅにある）駆動ノード１０６とＺＯＵＴにある出力部との間のマッチング及びカップリングを提供するために必要とされる。マッチング及びカップリングの後に、例えばＬＯ１１６及びＣＯ１１８の組み合わせ等の出力フィルタ部が、通常、ＲＦスイッチＳＲＦ１２０の前の信号経路に配置される。ＲＦスイッチＳＲＦ１２０は、出力部をアンテナ１１０へ適切に結合する。ＰＡ回路は、半導体デバイス上に集積されるので、アンテナ１１０は、通常、ＰＡを有するＩＣの外部であり、アンテナ１１０は、しばしば、異なる基準電圧、例えば筐体接地１１２により動作する。筐体接地１１２は、回路共通電位１０４に対して零以外のインピーダンスを有する。従って、マッチング／カップリングブロック３００は、フィルタ部１１６〜１１８と同じく、筐体接地１１２を基準とする出力部を有する。
【００２０】
電力制御は、随意的に提供されても良い。一例は、シャント電力制御ブロック５００を用いる。シャント電力制御ブロック５００は、筐体接地１１２と回路共通電位１０４との間の電圧オフセットを供給して、アンテナ１１０により受信された信号の振幅を低減しうる。例えば図１２の項目１４００〜１４０１のような直列レギュレータ回路は、高い確実性で、更に一般的に使用される。
【００２１】
ここで説明されるようなモノリシック構造で集積されたＲＦ電力増幅器、ＲＦフロントエンド、及びＲＦ送受信機は、少なくとも９００ＭＨｚ及び／又は２．４ＧＨｚの比較的高い周波数並びに中電力レベルで動作するよう作られても良い。これらの設計は、送受信機が整合されたアンテナへ適切に結合されている場合に、アンテナ接続へ導かれるＲＦ出力電力の少なくとも０．５Ｗ、１Ｗ、又は１．５ＷＲＭＳの送信電力最大値を有する送受信機に関して有用である。
【００２２】
［２．積層ＦＥＴドライバ］
図２は、駆動出力ノード１０６と回路共通電位１０４との間の導通を制御するために、図１のＲＦ電力増幅器内のドライバ素子ブロック２００に使用されうる積層ＦＥＴ（スタックされたＦＥＴ）回路の簡単化された回路図である。スタックは、同じ極性の２又はそれ以上のＦＥＴを有する。即ち、１つのスタック内の全てのＦＥＴはＮチャネルＦＥＴであり、又は全てのＦＥＴはＰチャネルＦＥＴであり、即ち、１つのスタック内の少なくとも全てのＦＥＴは互いに実質的に同じように動作する。
【００２３】
図２のＦＥＴスタック２００は、集積回路の２つのノード間の導通を制御するよう構成される。端子ＶｄｒｉｖｅＲＥＦ２０２は、２つのノードのうちの１つ（例えば、図１の回路共通電位１０４）へ接続され、一方、端子Ｖｄｒｉｖｅ２２４は、他のノード（例えば、図１のＶｄｒｉｖｅ１０６）へ接続される。図２に表されるようなＮチャネルＦＥＴ（Ｎ−ＦＥＴ）に関して、ＶｄｒｉｖｅＲＥＦ２０２は、２つのノードのうちのより陰性であるノードへ、例えば、図１の回路共通電位１０４へ接続されうる。端子ＶｄｒｉｖｅＲＥＦ２０２は、スタック２００の第１のＦＥＴＭ１２０４へ結合されている。
【００２４】
ＦＥＴスタック２００は、端子ＶｄｒｉｖｅＲＥＦ２０２に対して、入力端子２０６を介して単入力ＦＥＴＭ１２０４のゲートへ結合されている入力信号により制御される。Ｍ１２０４のドレインは、第２のＦＥＴＭ２２０８のソースへ結合されている。Ｍ２２０８のゲートは、バイアスレジスタＲＢ２２１２を介してバイアス電圧ＶＢ２２１０を供給され、ＣＧ２２１４を介してＶｄｒｉｖｅＲＥＦ２０２にデカップリングされている。ある実施例では、何れか１つのデバイスの故障限界を超えることを回避するように印加電圧を分割して、例えばＰＡ又は４重化混合器等の回路で増大する電圧を扱うように導通制御回路として働くよう適切に構成される場合には、これら２つのＦＥＴで十分である。
【００２５】
しかし、他の実施例では、同じ極性の１又はそれ以上のＦＥＴが、Ｍ１２０４及びＭ２２０８に直列に接続される。このような更なるＦＥＴは、Ｎ番目のＦＥＴであるＭＮ２１６により図２中に表されている。スタックの夫々の更なるＦＥＴに関して、ＭＮ２１６のソースは、スタックの前のＦＥＴのドレインへ、即ち、ＦＥＴＭＮ−１のドレイン（図示せず。Ｎ＝３ならば、ＭＮ−１はＭ２２０８である。）へ結合されている。スタックの最後のＦＥＴであるＭＮ２１６のドレインは、出力端子Ｖｄｒｉｖｅ２０４へ結合されている。バイアス電圧ＶＢＮ２１８は夫々の更なるＦＥＴに結合されている。バイアス電圧ＶＢＮ２１８は、ＲＢＮ２２０のようなバイアスインピーダンスを介してＦＥＴのゲートへ、及び、ＦＥＴが単入力ＦＥＴ（ここでは、Ｍ１２０４）による導通にスレーブさせるような電圧へゲートを結合するためにキャパシタＣＧＮ２２２へ結合されている。明らかなように、上記スレーブ化は、夫々の更なるＦＥＴのゲートをＶｄｒｉｖｅＲＥＦ２０２へ結合することにより実行される。
【００２６】
直列に少なくとも９個のＦＥＴを有するＦＥＴスタックが製造又はシミュレーションされており、より一層多くの直列なＦＥＴから成るスタックが確実に可能である。留意すべきは、物理的な回路カップリングは、一般的に、有限なキャパシタンス、インダクタンス、及び抵抗を有することである。多数の目的のために、ＦＥＴスタック２００のＦＥＴが最低限のインピーダンスで直列にドレインをソースへ結合されることが望ましい。しかし、インピーダンスは、このようなカップリングへ意図的に加えられても良い。例えば、より詳しく駆動インピーダンスを制御すること、及び、ＦＥＴ自体の内部よりむしろ特定の抵抗性直列カップリング素子で熱を消散させることが望ましい。また、駆動回路の導通を調整するようにＦＥＴスタック２００のＦＥＴ間にインピーダンスを加えることも望ましい。
【００２７】
［２−Ａ．ＦＥＴスタックバイアス］
ある実施例で、ＦＥＴスタックのＦＥＴは、全て、例えば、故障電圧ＶＧＳ（ｂｒ）、ＶＤＳ（ｂｒ）、及びＶＤＧ（ｂｒ）等の実質的に同様の耐圧容量を有しても良い。ある集積回路製造工程に関して、これらの値は、全てのＦＥＴで同様である。更に、ある集積回路製造工程に関して、故障電圧ＶＧＳ（ｂｒ）、ＶＤＳ（ｂｒ）、及びＶＤＧ（ｂｒ）は、互いにほぼ等しくても良い。適切なバイアスは、これらの故障電圧のいずれも回路の通常動作中に超えられないことを有効に確実にしうる。ある実施例では、適切なバイアスにより、ＶｄｒｉｖｅＲＥＦ２０２とＶｄｒｉｖｅ２０４との間の電圧偏位は、スタックの夫々の構成要素であるＦＥＴに関してＶＤＳ故障電圧の合計に近づくことを可能にされても良い。
【００２８】
後述されるようなＦＥＴスタックのＦＥＴに対するバイアス及びカップリングは、Ｖｄｒｉｖｅ２２４からＶｄｒｉｖｅＲＥＦ２０２へと印加される総電圧がスタックの個々のＦＥＴの最大許容電圧ＶＤＳの合計にほぼ等しい場合でさえ、電圧がスタックの如何なるＦＥＴに関しても如何なる最大許容ノード間電圧をも超えることを防ぎうる。特に断りのない限り、ＦＥＴのいずれか２つのノード間の最大許容電圧（即ち、ＶＧＳ、ＶＤＳ、及びＶＤＧ）は、一般的に、夫々のＦＥＴの様々なノード及び全てのノードに関して、実質的に等しいと仮定される。これは、例となる半導体製造工程と一致する。しかし、当業者は、これらの最大許容電圧が等しくない状況を包含するよう、以下で挙げられた原理を容易に拡張しうる。また、ＮチャネルＦＥＴスタックに関して以下で挙げられた計算は、極性及び符号を適切に反転させることによりＰチャネルＦＥＴに適用されうる。
【００２９】
Ｍ１のゲート駆動のインピーダンスは、普通のトランジスタ駆動原理に従って選択されても良い。この実施例では、ＶＤＳ（ｍａｘ）は、スタックの全てのＦＥＴに関して同じである。従って、Ｍ１のＶＤＳは、（Ｖｄｒｉｖｅ−ＶｄｒｉｖｅＲＥＦ）／Ｎに近似しうる。夫々のＦＥＴＭ“Ｘ”に関して、Ｘの値が２〜Ｎである場合に、夫々のバイアス抵抗ＲＢＸの実効値は、ゲートカップリングの時定数τＧＸを制御するよう選択される。τＧＸは、おおよそ、ゲートカップリングキャパシタＣＧＸと寄生ゲートキャパシタンスＣＧＰＸとを足した実効容量の合計に、バイアス電圧に対する直列インピーダンスを掛け合わせたものである。このような直列インピーダンスは、通常、抵抗性であり、ＲＢＸ（ｅｑｕｉｖ）で示される。τＧＸが、中心駆動周波数の周期１／ｆＯとよりもずっと長く、望ましくは５〜２０の時間長さであることが望ましい。従って、良好な設計センター目標は：
ＲＢＸ（ｅｑｕｉｖ）（ＣＧＸ＋ＣＧＰＸ）＝１０／ｆＯ （式１）
である。
【００３０】
ＶｄｒｉｖｅＲＥＦに対して、且つＶｄｒｉｖｅの最大期待値であるＶｐｅａｋに関して、１つの適切なバイアス電圧値は、単純にＶｐｅａｋの１／２の比例部分：
ＶＢＸ＝Ｘ（Ｖｐｅａｋ）／２Ｎ （式２）
である。従って、Ｎ＝４である場合には、ＶＢ２＝Ｖｐｅａｌ／４、ＶＢ３＝３（Ｖｐｅａｋ）／８、及びＶＢ４＝Ｖｐｅａｋ／２が得られる。
【００３１】
［２−Ｂ．ＦＥＴスタックゲート信号結合］
図２及び７で、夫々のゲートノード（ＶＧＸ）は、キャパシタＣＧＸを介して基準電圧ＶｄｒｉｖｅＲＥＦへ結合されている。夫々のゲートノードは、また、バイアス抵抗を介して直流バイアス電圧へ結合されている。この構成で、ＦＥＴスタックの夫々のＦＥＴＭＸの実効駆動電圧ＶＧＳＸは、ソースからゲートノードへの、及びゲートノードから交流接地へのインピーダンスとともに、そのソースの電圧偏位ＶＳＸに依存する。これらのインピーダンスは、ゲート−ソース間容量とカップリングキャパシタＣＧＸとによって決定づけられる。ＣＧＸの適切な値は、以下で決定されうる。
【００３２】
実施例で、夫々のＥＦＴの夫々のノード対の間の最大電圧は同じである。従って、ＦＥＴＭ２のソースの電圧偏位は、Ｍ１の最大電圧ＶＤＳを超えるべきではない。そのようなものとして、ＣＧ２の値は、Ｍ２のゲートの交流接地を実行して、最大共通ゲート駆動信号をＭ２へ供給するために、制限されず、望ましく大きい。ＶＧＳ（ｍａｘ）は、ゲートの（直流）電圧がソース電圧偏位の範囲内に保持される場合に、Ｍ２に関しては超えられない。しかし、（上記仮定と反対に）最大電圧ＶＤＳ１が最大電圧ＶＧＳ２を超えるならば、ＣＧ２は、Ｘが２からＮであるところのＣＧＸに関して以下で記述された方法と同様の方法で制限される必要がある。
【００３３】
ＶｄｒｉｖｅＲＥＦに対する夫々のＦＥＴＭＸのソースの電圧偏位ΔＶＳＸは、Ｍ（Ｘ−１）のドレイン電圧偏位ΔＶＤ（Ｘ−１）に等しくなりうる。この電圧は、様々なＦＥＴの間で等しく分割されるとすると、Ｘ（Ｖｐｅａｋ−Ｖｍｉｎ）／Ｎである。Ｖｍｉｎ＝０では、これは、単純にＸ（Ｖｐｅａｋ）／Ｎであり、更にΔＶＳＸ＝（Ｘ−１）（Ｖｐｅａｋ）／Ｎである。
【００３４】
ＦＥＴの寄生ゲート−ソース容量ＣＧＳは、ＶＧＳ＝ＶＧＳ（ｏｎ）である場合に、酸化物キャパシタンスＣＯＸまで増大する。特定のＦＥＴＭＸのＣＯＸは、ＣＯＸＸで示される。ＣＧＸは基準電圧ＶｄｒｉｖｅＲＥＦへ結合されているから、正味のＶＧＳＸは、ＣＧＸとＣＯＸＸとの間で容量的に分けられうる。従って、ゲート−ソース間偏位は、ΔＶＧＳＸ＝（ΔＶＳＸ）／（１＋ＣＯＸＸ／ＣＧＳＸ）である。ＶＧＳの最大値とＶＤＳの最大値とが等しいとすると、ΔＶＧＳＸ≦Ｖｐｅａｋ／Ｎと制限することが望まれる。従って、ΔＶＧＳＸ及びΔＶＳＸに代わって、Ｖｐｅａｋ／Ｎ≧［（Ｘ−１）（Ｖｐｅａｋ）／Ｎ］／［１＋ＣＯＸＸ／ＣＧＳＸ］となる。適切な演算により：
ＣＧＸ≦ＣＯＸＸ／（Ｘ−２） （式３）
が得られる。Ｘ＝２では、期待されるようにＣＧＸ≦無限大となる。また、期待されるように、ＣＧＸの過度な値は、過度なゲート−ソース間電圧偏位（ΔＶＧＳＸ）を引き起こす傾向を有する。式３の不等式は、デバイスのノード間の過電圧を防ぎうる。しかし、ＣＧＸは、望ましくは、故障電圧を超えない範囲で最大許容駆動レベルを供給するように可能な限り大きくあるべきである。従って、式３の不等式は、近似等式として扱われても良い。
【００３５】
上記の結果は、スタックの異なるＦＥＴ間で違うように電圧を分割することが望まれる場合、又は最大ゲート−ソース間電圧が最大ドレイン−ソース間電圧とは異なる場合には適用され得ない。しかし、当業者は、適切に変形された仮定により、上記に対応する計算によってこのような様々な環境でもＣＧＸの好ましい値を難なく決定することができるであろう。キャパシタＣＧＸは、対応するＦＥＴＭＸのバイアス電圧を超える電圧を保持すべきであるから、金属−絶縁―金属（ＭＩＭ）キャパシタが適している。更に、（寄生）酸化物キャパシタとＭＩＭキャパシタの両方のキャパシタンスは、幾何学の一次関数である。従って、例えばリソグラフ変数のような、ある製造変数は、どちらの種類のキャパシタンスでも同様の効果を有し、このような変数に夫々影響されないこのようなキャパシタンスの比率を残しうる。
【００３６】
図３は、例となるマッチング、カップリング及びフィルタリングブロック３００を示す。このブロック３００は、図１で示されるように、駆動出力ノード１０６とアンテナ１１０との間に配置されうる。マッチング機能は、当業者に周知である方法で、通常は５０Ωであるアンテナの特性インピーダンスＺＯＵＴを駆動出力ノード１０６の特性インピーダンスへ変換する（両インピーダンスとも動作周波数ｆＯでのインピーダンスである。）。カップリングキャパシタＣＣ３０２は、駆動出力ノード１０６から直流を遮断し、キャパシタ３０２のいずれか一方の側から筐体接地１１２又は回路共通部１０４に対するインピーダンスよも少ない、望ましくはずっと少ないｆＯでのインピーダンスを有するよう選択されうる。マッチング回路３００は、インダクタＬＡ３０４及びキャパシタＣＡを有するＡフィルタ素子を有する。Ａフィルタ素子は、集積回路の一部として製造されても良い。マッチング回路３００は、また、（図１のアンテナ１１０の基準である）筐体接地１１２に対してインダクタＬＢ３０８及びキャパシタＣＢ３１０を有するＢフィルタ素子を有する。カップリングキャパシタＣＣ３０２、並びにインダクタＬＢ３０８及びキャパシタＣＢ３１０は、ＰＡとともに集積回路上に製造されても良いが、これらのデバイスの幾つかは、通常、集積回路の外部である。
【００３７】
［３．シャントフィルタ］
図４は、図１で表されるようなｉ級ＰＡで用いられうるシャントフィルタ４００を表す。シャントフィルタ４００のノード４０２は、図１の駆動出力ノード１０６へ接続され、反対のノード４０４は、図１の回路共通電位１０４へ接続されうる。シャントフィルタ４００は、１又はそれ以上の特定の周波数の夫々で極小インピーダンスを供給しうる。最小インピーダンスは、（例えば、駆動素子２００及びＲＦチョークＬＳ１０８によって生成される）駆動回路インピーダンスと整合されうる。シャントフィルタ素子は、駆動素子２００を有する集積回路の一部として製造されても良く、シャントフィルタ４００の素子を流れる電流のループ領域を低減する。
【００３８】
図１のシャントフィルタ４００は、例えばｆＯで１／４波長等の適切な長さに亘って実質的に分布したリアクタンス素子から製造された伝送線路フィルタであっても良い。このような伝送ラインは、例えば図６で表され、以下で更に詳細に説明されるフィルタ６００等のｆＯで最大インピーダンスを有する共振回路を介して回路共通部へ結合されても良い。シャントフィルタ４００のこのような構成は、ｆＯの夫々の偶数高調波での極小インピーダンス最小値（約０）と、ｆＯの夫々の奇数高調波での極大インピーダンスとを供給する。更に簡潔に述べると、このような構成は、通常、全ての奇数高調波を反射し、全ての偶数高調波を短絡して、Ｆ級ＰＡのような動作を実行すると考えられても良い。
【００３９】
しかし、ｉ級ＰＡでの使用のための図４で表されたシャントフィルタ４００は、一般に、このような伝送線路フィルタとは異なる。第１に、シャントフィルタ４００は、分割されるよりもむしろ、ひとまとめにされた素子を用いる。結果として、極小インピーダンスは、共振周波数（例えばｆＯ）の全ての奇数高調波又は全ての偶数高調波でよりもむしろ、選択された周波数で生じうる。第２に、フィルタは、極小インピーダンスの零以外の値を意図的に生じさせるよう直列抵抗素子を用いても良い。例えば、対応する周波数（又は、代替的にｆＯ）での駆動回路のインピーダンスを整合させるように極小インピーダンスの最小値を制御することが有効でありうる。図４に表された回路と、従来の伝送線路フィルタとの間のこのような相異の結果として、電流ループを流れる電流の大きさは減少しうる。更に、駆動素子の電力消費は、選択された最小インピーダンスに対応する周波数で減少しうる。
【００４０】
図４で、第１のシャントフィルタ素子は、ＬＳＦ１４０６と、ＲＳＦ１４０８と、ＣＳＦ１４１０とを有する。これらの構成要素は、特定の周波数で極小インピーダンスを生じさせ、このとき、インピーダンスは、より高い及びより低いいずれの周波数でも増大する。スイッチＳ１４１２は、更なるキャパシタＣＳＦ３４１４とともに、第１のフィルタ素子の最小インピーダンスの周波数を調整するための随意的な回路を表す。明らかなように、第１のフィルタ素子の直列キャパシタの実効値は、Ｓ１が閉じられて、ＣＳＦ３４１４がＣＳＦ１４１０と並列配置される場合に増大する。
【００４１】
当然、このような周波数調整は、多種多様な方法で実行されうる。例えば、Ｓ１４１２は、電子的に周波数を切り替えるＦＥＴであっても良い。更に、又は代替的に、ＣＳＦ１４１０及び随意的なＣＳＦ３４１４は、（バラクタでの直流電圧のための適切な制御回路の対応する追加部分を有する）バラクタであっても良い。更に、キャパシタＣＳＦ３４１４は、スイッチＳ１がキャパシタＣ１４１４をバイパスするよう構成されうる場合に、ＣＳＦ１４１０に対して、並列接続ではなく、直列接続で配置されても良い。また更に、同様の技術は、キャパシタンスよりもむしろ、インダクタンスを変更するために用いられても良い。例えば、スイッチＳ１４１２は、第１のシャントフィルタ素子の実効インダクタンスを変更するように、第２の誘導性素子を選択的にバイパスしても良い。
【００４２】
第２のシャントフィルタは、インダクタＬＳＦ２４１６と、抵抗素子ＲＳＦ２４１８と、キャパシタＣＳＦ２４２０とを有する。シャントフィルタ４００の第２のフィルタ素子（又は、実際には、いずれかの更なるフィルタ素子）の共振周波数は、第１のフィルタ素子に対して上述されたのと同様の技術によって変更されうる。実質的に抵抗性であり、且つ／あるいは零以外である最小インピーダンスを有することが有利であり得る。一実施例で、第１及び第２のフィルタ素子は、動作周波数ｆＯの二次高調波及び三次高調波の夫々で、極小インピーダンスを供給するよう設計されている。この極小インピーダンスは、駆動回路インピーダンスにほぼ等しい。２つのフィルタ素子のみが表されているが、更なる高調波が、望ましくは、更なるフィルタ素子（図示せず。）により扱われうる。
【００４３】
図１１は、マッチング及びカップリング回路３００並びにシャントフィルタ４００に関する代替回路の回路図である。図１１のＺｄｒｉｖｅ及びＺＯＵＴは、図１で示されたように接続されている。ＣＣ３０２は、図３と実質的に同じであり、アンテナ出力部からのＰＡの直流分離を提供する。シャントフィルタは、主としてＣＳＦ９８０及びＬＳＦ９８２から成る並列共振回路を有し、ＣＳＦ９８０及びＬＳＦ９８２は、ともに、ｆＯで共振するタンク回路として機能する。ｆＯの全ての整数高調波周波数は、Ｒｄｒｉｖｅ９８４を介して結合されている。Ｒｄｒｉｖｅ９８４は、望ましくは、ＰＡスイッチング回路の特性駆動インピーダンスにほぼ等しいように選択される。それによって、ｆＯの全ての高調波は、駆動インピーダンスで終端される。ある実施例で、例えばｆＯ近辺で夫々共振する２個の並列なタンク回路のような、代替のフィルタ処理がＲｄｒｉｖｅ９８４の上流に直列に配置されても良い。二重タンク回路は、実質的に同一の周波数で共振して、ｆＯでのインピーダンスを増大させ、一方ｆＯでの電力損失を低減させるよう、又は僅かに異なる周波数で共振して、回路が製造公差を緩和するほど高いインピーダンスを有するところの周波数の範囲を広くするよう構成されうる。シャントフィルタの後に、マッチング及びフィルタリング回路９９０が、２つの相違点を除いて、図３で表された回路と同じように配置されうる。第１の相違点は、カップリングキャパシタＣＣ３０２が削除されている点であり、第２の相違点は、ＣＡ３０６がカップリングキャパシタＣＣ３０２のアンテナ側にあって、回路共通電位１０４ではなく接地１１２へ結合されている点である。２つの共通電位は、ある集積回路レイアウトで効果的に同じにされても良い。
【００４４】
［４．電力増幅器の出力電力制御］
図５は、図１の１つの可能なシャント電力制御回路５００の素子を表す。電力制御入力部５０２は、筐体接地１１２に対してバイアスを生じうる。（例えば、ボンドワイヤのインダクタンスを反映しうる）誘導性インピーダンスＬｇ１５０４は、筐体接地１１２と、電力制御ＦＥＴＭＰＣ５０６のソースとの間に表されている。接続部５０８は、図１の回路共通電位１０４へ結合されても良い。インダクタンスＬｇ２５１０は、通常、電力制御回路のバイパスキャパシタＣＰＣ５１２に直列に存在する。直流電圧ＶＤＤが筐体接地１１２に対するとすると、ＣＰＣ５１２の両端に発生した十分に直流である電圧は、回路共通電位１０４に対して実効供給電圧を減らしうる。
【００４５】
他の技術は、また、特にＦ級構成で動作する場合に、図１に示された回路の出力電力を制御するために使用されても良い（矩形波入力制御）。このような他の技術は、図５に関して上述されたシャント電力制御に加えて、又はそれに代わって、使用されても良い。
【００４６】
第１の例として、同じく図２を参照すると、ＦＥＴＭ２２０８．．．ＭＮ２１６のバイアス電圧は調整されても良い。効率は下がるが、電力出力は更に急速に減少しうる。上述されたように、バイアスは、通常、ＶＢＸ＝Ｘ（Ｖｐｅａｋ）／２Ｎであるように設定されうる。しかし、ＶＢ２が計算値を相当に下回るまで減少する場合には、（高調波終端を有するｉ級動作での）出力電圧Ｖｄｒｉｖｅはまた下降する。従って、例えば、回路は、Ｍ２２０８のゲートでの実効平均電圧が制御可能なように減少しうる点を除いて、図７に示されるように構成されても良い。これは、ＲＢ１７０８の値を可変とすることによって（例えば、並列ＦＥＴを用いて）実現されうる。代替的に、ＲＢ１７０８の値は減少し、ＲＢ１７０８は、基準２０２よりもむしろ、可変な電圧源へ結合されうる。バイアス電圧が減少することにより、駆動出力でも相応の減少が生ずる。以下で更に詳細に記述されるように、図７の自己調整バイアス供給回路は、ＲＢＮでのバイアスが、Ｍ２のゲートでの電圧を変化させることによって引き起こされるＶｄｒｉｖｅ（ｐｅａｋ）の減少に徐々に追随することを可能にする。
【００４７】
ＰＡ出力電力は、また、駆動信号の振幅を変化させることにより制御されても良い。駆動素子の導通インピーダンスは、より低い振幅の矩形波により駆動される場合に、より高くなり、より小さな実効駆動電圧をもたらす。この技術の効率は、通常、変化するバイアス電圧の効率に相当する。
【００４８】
図１２及び１４に関して後述されるように、直列レギュレータ回路は、単独で、あるいは１又はそれ以上の他の電力制御技術とともに、ＰＡの出力電力を制御するために使用されても良い。
【００４９】
［５．代替の電力増幅器の実施例］
図６は、多目的なＰＡアーキテクチャを形成するよう図１のシャントフィルタ４００と同様の方法で用いられうるフィルタ回路６００の簡単化された回路図である。図１の駆動出力ノード１０６は、１／４波長伝送線路６０２と、カップリングＣＣ１６１２とを介して出力フィルタ部へ結合されても良い。出力フィルタ部は、動作周波数ｆＯで共振するＬＯＦ１６１０及びＣＯＦ１６０８の並列結合を有しうる。シャントフィルタ４００の幾つかの実施例とは異なり、図６の出力フィルタ部は、通常、ＰＡ集積回路の一部ではなく、従って、回路共通部よりもむしろ筐体接地１１２を基準とする。接地１１２に対するこのバイパスフィルタのインピーダンスは、周波数がｆＯから逸脱するにつれて急速に低下し、従って、動作周波数の高調波は、伝送線路６０２の出力フィルタ端部へ効果的に短絡される。従って、適切に調整された１／４波長伝送線路の定在波は、Ｚｄｒｉｖｅノードで見られるように、夫々の奇数高調波では高いインピーダンスを、夫々の偶数高調波では低いインピーダンスを供給する。ＺＯＵＴノード６０４は、図１に示されるように、更なる出力フィルタ部１１６〜１１８と、ＲＦスイッチ１２０と、アンテナ１１０とへ結合されても良い。マッチング回路（図示せず。）が、また、必要とされても良く、これは、カップリングキャパシタＣＣ３０２が削除される以外は図３で表される回路と同様である。このような更なるフィルタリング及びマッチング回路、又はそれに結合された伝送線路は、動作周波数ｆＯでの抵抗インピーダンスＲＯＵＴｅｑｕｉｖ６０６としてフィルタ回路６００に理想的に現れる。
【００５０】
上述されたように変形されると、図１の回路は、Ａ級、Ｂ級、Ｃ級、Ｅ級又はＦ級のＲＦ電力増幅器として動作しうる。Ａ級動作では、入力信号１０２は正弦波であり、図２のＭ１２０２を流れる電流を零にさせない。Ｂ級動作では、入力信号１０２は正弦波であるが、Ｍ１２０２はその周期の５０％しか導通しない（導通角１８０度）。Ｃ級動作では、１８０度よりも少ない導通角を有し、これによりＢ級動作と比べてある程度の効率改善がもたらされる。いずれの場合にも、ＦＥＴＭ２からＭＮはＭ１にスレーブし、図２のＦＥＴスタックは、実質的に単一デバイスとして機能する。図１の回路は、また、Ｆ級に関する構造においてｉ級ＰＡとして動作しても良いが、動作周波数の高調波に対して散逸的な終端を有する。
【００５１】
図１の回路は、上述されたように構成されており、更にＦ級のＲＦ電力増幅器として動作しても良い。Ｆ級動作では、入力信号は、望ましくは、回路２００を正確に５０％のデューティーサイクルで導通させるデューティーサイクルを有する矩形波である。Ｆ級動作より得られる出力電圧は、一般に、導通デューティーサイクルが５０％から外れる場合に大幅に増大する。残念ながら、従来の製造部品のばらつきは、デューティーサイクルを５０％から逸脱させる傾向を有しており、結果として、回路は、駆動素子の全耐圧容量を安全且つ確実に利用することができない。
【００５２】
［６．代替のバイアス及びスレーブ］
ここで記述されるようなＦＥＴスタックの実施例は、そのソースへ結合された基準電圧に対してそのゲートへ結合された駆動信号を受信する単入力ＦＥＴを有しうる。スタックの残りのＦＥＴは、それらが単入力ＦＥＴでの導通の制御下で導通するように、単入力ＦＥＴへスレーブされうる。ＦＥＴスタックの他のＦＥＴが単入力ＦＥＴにスレーブされるところの方法は、ＦＥＴに適切にバイアスをかけるために用いられる方法と協働する。従って、スレーブ化及びバイアスは、同時に扱われる。
【００５３】
一般に図１に従うＲＦ電力増幅器では、（回路共通電位１０４に対する）駆動出力ノードのピーク電圧は、しばしば、利用可能な供給電圧ＶＤＤの２倍を超えうる。そのようなものとして、図２のドライバ素子に必要とされるバイアス電圧は、容易には利用可能ではない。この欠点は、例えば、電荷ポンプへの償還により改善されうる。最小限の雑音発生の観点から望ましい電荷ポンプについては、周知且つ同時継続の米国特許出願１０／６５８，１５４「低雑音電荷ポンプ方法及び装置（Ｌｏｗ−Ｎｏｉｓｅ Ｃｈａｒｇｅ Ｐｕｍｐ Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ）」で記載されている。この文献は、本願にその全体を参照することにより援用される。そこで詳細に記載されるように、低電流電圧源は、如何なる所望の電圧でも容易に発生させられる。このような電圧源は、必要に応じ、図２のバイアス電圧入力ＶＢ２２１０からＶＢＮ２１８のいずれかへ供給されうる。
【００５４】
図７は、ＦＥＴスタックのＦＥＴにバイアスをかけるために使用されうる自己調整バイアス供給源を表す。図２と同じく、単一入力２０６は、単入力ＦＥＴＭ１２０４のゲートへ結合されている。ＦＥＴＭ１２０４のソースは、ＶｄＲＥＦ２０２へ結合されており、一方、そのドレインは、Ｍ２２０８．．．ＭＮ２１６を含むスタックの夫々の次のＦＥＴに直列に結合されている。スタックの最後のＦＥＴＭＮ２１６のドレインは、Ｖｄｒｉｖｅ２２４へ結合されている。Ｖｄｒｉｖｅ２２４を反映するバイアス電圧を供給するよう、ダイオード（又は等価なもの）ＤＢ７０２は、バイアス供給キャパシタＣＢ７０４をＶｂｉａｓ７０６へと充電する。Ｖｂｉａｓは、ＶｄＲＥＦ２０２に対するＶｄｒｉｖｅ２２４のピーク値であるＶｐｅａｋまでほぼ充電しうる。ＣＢ７０４に関連する時定数が十分に長いならば、Ｖｂｉａｓは、実質的にこの値のままである。時定数は、ＲＢ１７０８，ＲＢ２７１０，．．．，ＲＢＮ７１２を含むＮ個の抵抗を有する抵抗分圧器の、ＶｄＲＥＦ２０２への抵抗を掛け合わされたＣＢ７０４のキャパシタンスの積である。この分圧器の総抵抗は、ＲＢｓｕｍで表される。
【００５５】
上記の式１、２及び３に関して、“Ｘ”はスタック内の特定のＦＥＴの部分を表し、Ｎはこのようなスタック内のＦＥＴの総数を表す。全てのＦＥＴがほぼ同一であるとすると、以下：
ＲＢ１＝ＲＢ２＝．．．＝ＲＢ（Ｎ−１） （式４）
が得られ、従って：
ＲＢＮ＝（Ｎ−１）ＲＢ１ （式５）
となる。
【００５６】
式１〜５を考慮して、スタックの最後のＦＥＴ（Ｘ＝Ｎ）に関して：
（ＣＧＸ＋ＣＯＸＸ）＝ＣＯＸ（Ｎ−１）／（Ｎ−２） （式６）
ＲＢＸ（ｅｑｕｉｖ）＝ＲＢ１（Ｎ−１）／２ （式７）
ＲＢ１≧２０（Ｎ−２）／［ＣＯＸ（（Ｎ−１）２ｆＯ］ （式８）
が得られる。従って、Ｎ＝３に関して、ＲＢ１≧５／ＣＯＸ／ｆＯとなり、ＲＢ１は、（ＣＯＸ及びｆＯの所定の値に関して）Ｎが大きくなるにつれて単調に減少する。
【００５７】
上述された抵抗分圧器の総抵抗ＲＢｓｕｍは、より低い（Ｎ−１）の抵抗がＲＢ１であって、最端部（即ち、Ｎ番目）の抵抗がより低い抵抗の和である場合に、単純に２（Ｎ−１）ＲＢ１である。Ｖｂｉａｓ７０６でのリップルは、時定数ＣＢ（ＲＢｓｕｍ）が１０／ｆＯ以下であるならば、容認できるほどに低くなりうる。その基準を式８と結び付けると：
ＣＢ≧ＣＯＸ（Ｎ−１）／（Ｎ−２）／４ （式９）
が得られる。従って、Ｎ＝３に関して、ＣＢ≧ＣＯＸ／２となる。Ｎが大きくなるにつれて、同じリップル電圧を実現するために必要とされる（ＣＯＸに対する）ＣＢの値は小さくなる。
【００５８】
大きなリップル電圧は必ずしも問題ではなく、ＣＢは、高速な自己調整応答が必要とされる場合に、望ましく、更に一層小さな値を取り得る。実際には、ＲＢＸ（ｅｑｕｉｖ）とともに夫々のゲートバイパスキャパシタＣＧＸにより達成されるフィルタリングを考慮すると、平均値は、Ｖｂｉａｓの主な考慮すべき事項である。しかし、Ｖｂｉａｓの平均値が、ＣＢでの十分なリップルの存在を含め、如何なる理由でもＶｐｅａｋを極めて下回って低下することが許容されるならば、当業者には明らかであるように、抵抗分圧器が然るべく調整されるべきである。
【００５９】
図８は、ＦＥＴＭ３及びその上のＦＥＴ（Ｘ≧３）にバイアス及びカップリングを供給するための代替案を表す。基準８０２は、単入力ＦＥＴＭ１８０４のソースへ結合されており、Ｍ１８０４のゲートは、入力信号８０６へ結合されている。Ｍ１８０４のドレインは、第２のＦＥＴＭ２８０８のソースへ結合されている。バイアス電圧は、バイアス入力部８１０へ印加されている。バイアス入力部８１０は、バイアス抵抗ＲＢ８１２を介してＭ２８０８のゲートへ、及び比較的大きなキャパシタンスＣＧ２８１４へ結合されている。Ｍ２８０８のドレインは、スタックの第３のＦＥＴＭ３８１６のソースへ結合されている。Ｍ３８１６のドレインは、存在するならば、更なるＦＥＴ段へ結合されうる。しかし、最終段のＦＥＴＭ３８１６のドレインは、図８で示されるように、出力ノードＶｄｒｉｖｅ８１８へ結合されている。
【００６０】
ＦＥＴＭ３８１６のゲートは、ツェナーダイオードＤＺ８２２を介して前段のＦＥＴＭ２８０８のゲートへ結合されている。ＤＺ８２２は、Ｍ３のＶＤＳのほぼ所望の最大値で導通閾値を有しても良い（ツェナーダイオードと同じように動作する回路がＤＺ８２２の代わりに用いられても良い。）。下付き文字“Ｙ”によって示される更なるＦＥＴ段が加えられても良い。このような更なる段に関して、対応する更なるツェナーダイオードは、ＤＺ８２２と同じ方法で使用されうる。即ち、更なるツェナーダイオードは、そのアノードを更なるＦＥＴＭＹのゲートへ、且つそのカソードをＭ（Ｙ−１）のゲートへ結合される。
【００６１】
［６−Ａ．代替の積層ＦＥＴスイッチ構成及び拡張］
図１〜８に関して先に説明されたＦＥＴスタックは、ＮチャネルＦＥＴ（Ｎ−ＦＥＴ）を用いる。ＰチャネルＦＥＴ（Ｐ−ＦＥＴ）スタックは、夫々の電圧と、スタックに結合された有極部品の極性を反転させることにより、同様に製造されうる。Ｐ−ＦＥＴスタックの基準電圧は、一般的に、第１の単入力ＦＥＴＭＰ１のソースへ結合されうる。このような逆回路は、上述されたＮ−ＦＥＴスタック回路と実質的に同じ原理に従って動作する。例えば、Ｖｄｒｉｖｅ８１８は、全てのＦＥＴがＰチャネルであって、且つツェナーＤＺ８２２接続が反転される（アノードとカソードとが交換される）ならば、図８の基準８０２に対して負となりうる。
【００６２】
図９は、ＮチャネルＦＥＴＭＮ１９０２、ＭＮ２９０４及びＭＮ３９０６を有するＮチャネルＦＥＴスタック、並びにＰチャネルＦＥＴＭＰ１９０８、ＭＰ２９１０及びＭＰ３９１２を有するＰチャネルＦＥＴスタックの両方を用いる、例となる回路である。Ｄ級動作では、入力矩形波は、Ｎ−ＦＥＴスタックへ入力部９１６において共通電位９１４に対して供給され、且つキャパシタＣＧＰ１９１８を介してＭＰ１９０８のゲートでＰ−ＦＥＴスタックの入力へ結合されている。バイアス電圧は、例えばＰ−ＦＥＴスタックの基準ＶＤＤ９３０を下回るＶＧＳ（ｏｎ）の２分の１に設定されており、バイアス抵抗ＲＢＰ１を介してＭＰ１９０８に供給されうる。代替的に、キャパシタＣＧＰ１９１８及びバイアス抵抗ＲＢＰ１９２０は削除され、入力部９１６及びＭＰ１９０８のゲートは、夫々、代わりに、非オーバーラップクロック発生器（図示せず。）によって駆動されても良い。
【００６３】
Ｎ−ＦＥＴのＭＮ２９０４及びＭＮ３９０６の制御は、（Ｎ＝３の場合に）図２に関して説明された制御と実質的に同じである。ＭＮ２９０４のゲートは、比較的大きな値を有するキャパシタＣＧＮ２９２２を介して共通電位へ結合（即ち、デカップリング）されており、バイアス抵抗ＲＢＮ２９２４を介して約（ＶＤＤ／３）の電圧にバイアスされうる。ＭＮ３９０６のゲートは、図２に関して説明されたように計算された値を有するキャパシタＣＧＮ３９２６を介して共通電位とデカップリングされており、バイアス抵抗ＲＢＮ３９２８を介して（ＶＤＤ／２）の電圧にバイアスされうる。
【００６４】
Ｐ−ＦＥＴスタックは、Ｎ−ＦＥＴスタックと同様に制御される。バイアス電圧の極性は反転され、この場合にはＶＤＤ９３０であるＰ−ＦＥＴスタックの基準電圧を基準とする。Ｐ−ＦＥＴのゲートを容量的にデカップリングするために、Ｐ−ＦＥＴの基準電圧がＶＤＤ９３０であるという事項は、ＶＤＤが、通常は、Ｎ−ＦＥＴの基準である回路共通電位９１４に密に結合されるので、僅かにしか相違を生じないと見込まれる。従って、キャパシタ９３２及び９３６のデカップリングは、代替的に、回路共通電位９１４へ接続されても良い。しかし、示されるように、ＭＰ２９１０のゲートは、比較的大きなキャパシタＣＧＰ２９３２を介してＶＤＤへデカップリングされており、バイアス抵抗ＲＢＰ２９３２を介して約２ＶＤＤ／３へバイアスされている。ＭＰ３９１２のゲートは、キャパシタＣＧＰ３９３６を介してＶＤＤへデカップリングされている。ＣＧＰ３９３６の値は、Ｘ＝３及びＮ＝３の場合に図２に関して説明されたように計算されうる。ＭＰ３９１２のゲートは、バイアス抵抗ＲＢＰ３９３８を介して約ＶＤＤ／２へバイアスされている。
【００６５】
出力電圧Ｖｄｒｉｖｅ９４０は、導通しているのがＮ−ＦＥＴスタックかＰ−ＦＥＴスタックかどうかに従って、共通電位とＶＤＤとの間で駆動されうる。出力電圧Ｖｄｒｉｖｅ９４０は、図１０を参照して更に詳細に以下で説明されるように、シャントフィルタ９５０によってシャントフィルタをかけられ、マッチング及びカップリング回路９６０によって処理されうる。マッチング及びカップリング回路９６０から、信号は、通常、伝送線路、１又はそれ以上の更なるフィルタ部、及びＲＦスイッチ（図示せず。）を介して、アンテナ９４２へ送られうる。
【００６６】
図９のシャントフィルタ９５０は、図４又は図６に示されたものに同様であっても良い。図９のマッチング及びカップリング回路９６０は、例えば、図３に示されたものと同様であっても良い。しかし、図１０は、図９の回路のブロック９５０及び９６０の両方に用いられ得るフィルタリングを表わす。キャパシタＣＳ９５２は、シャントフィルタ９５０として働きうる。図１０の残りの構成要素は、図９のマッチング及びカップリング回路９６０として機能しうる。インダクタＬＣ９５４は、物理的なカップリング接続を有しうる。カップリングキャパシタＣＣ９６２は、直流を遮断する働きをする。ＬＡ９６４、ＣＡ９６６、ＬＢ９６８及びＣＢ９７０は、出力インピーダンスＺＯＵＴに整合するために構成されうる。出力インピーダンスＺＯＵＴは、通常、５０Ωである。
【００６７】
［７．モノリシック構造で集積された中電力デュアルバンドＲＦ送信機］
ＲＦ送受信機は、例えば図１２に表わされたデュアルバンドＲＦ送受信機のように、通常、図１２の項目１２２６又は１２５６のような受信信号増幅器を有する。このような受信信号増幅器は、通常、低雑音増幅器（ＬＮＡ）であり、アンテナから受信された信号を調整するために用いられる。ＲＦフロントエンドは、ＬＮＡを必ずしも含まないＲＦ送受信機回路と考えられることがある。
【００６８】
ほとんどのＲＦ送受信機で、ディスクリート集積回路（ＩＣ）は、完全なＲＦフロントエンド部を作るためにモジュールと一体化されるべきである。通常は、少なくともアンテナスイッチは、ＰＡとは異なる別々のＩＣ上に作られ、しばしば、多数の更なるディスクリートＩＣが、ＲＦフロントエンドモジュールを作るために外部配線を介して接続されなければならない。夫々のこのようなディスクリートＩＣは、それに含まれるディスクリートＩＣが異なるロットから提供される場合、又は同じタスクを実行する他のＩＣとは違うふうに設計され、作られた場合でさえ、適切にそのモジュール機能を確実にする特定の性能要件によって決定されるべきである。このような性能要件は、種々様々なものを組み合わせて作った柔軟性及び信頼性を達成するためにこのように作成されており、これらのデバイスと一体化されるディスクリートＩＣのための費用を相当に必要とする。
【００６９】
多重ＩＣ送受信機モジュールにおけるＰＡは、通常、要求に応じて十分な電力の信号を生成する。アンテナスイッチユニットは、期待されるアンテナインピーダンス（例えば、５０Ω）に整合された送信信号、又は受信信号入力のいずれか一方へアンテナ（より正確には、アンテナ接続部）を結合する。しかし、アンテナ接続部又はアンテナへのダメージは、アンテナ接続線路からアンテナ接続点へ反射されたインピーダンスを、その期待値から大幅に変化させうる。このような場合に、大きな電圧定在波（ＶＳＷ）は、その反射インピーダンスと、送信信号が整合される期待値との間で結果として得られる不整合によって引き起こされうる。通常動作中に期待されるよりもずっと大きい電圧偏位が、このような不整合により誘引されたＶＳＷの結果として発生しうる。アンテナスイッチの耐圧要求は、通常、このような不整合状態の下でのダメージを回避するよう、通常のピーク動作電圧よりもずっと高く設定される。
【００７０】
例えばアンテナスイッチのような電力切替え回路におけるスイッチングデバイス（例えばＦＥＴ）によって占有されるＩＣ面積は、それらが耐えることができる電圧の２乗で増大しうる。従って、所要の耐圧を半分にすると、スイッチデバイス面積は１／４まで低減される。更に、これらのデバイスは、アンテナ切替え回路によって使用されるＩＣ面積の大半を占めるから、ＩＣ面積（ひいては製造費用）の非常に大幅な節約が、それらの所要の耐圧を下げることにより実現されうる。このような低減は、ディスクリートＩＣが送受信機全体を作るために結合されるべき場合には現実的ではない。しかし、ＰＡから、アンテナスイッチを介して、更にアンテナ接続部まで全てのデバイスを含む単一ＩＣは、高い不整合により誘引されたＶＳＷに対して保護するよう、信頼性のある内部カップリング及び密なデバイス整合を活用しうる。集積に関するこれらの利点に起因して、デバイス面積の大幅な節約が、同等に機能する送受信機を作るようディスクリートＩＣを一体化することに比べて、達成可能である。
【００７１】
図１２は、このような集積保護の利益を享受するよう構成されたデュアルバンド送受信機の主要なＲＦ部の簡単なブロック図である。第１の動作周波数ＦＯ１での低レベル信号は、同じＩＣチップ上にある（しかし、必ずしもその必要はない。）供給源から入力ノード１２０２へ結合される。信号は、増幅器１２０４により示されるような、如何なる適切な増幅器によっても増幅される。増幅器１２０４により生成された信号は、パルス調整回路１５００が矩形性を改善するよう、更に、望ましくは、最終的に電力増幅器（ＰＡ）１２０６に結合される波形のデューティーサイクルを調整するよう設けられる場合には、好ましい矩形形状から著しく外れても良い。
【００７２】
パルス調整回路１５００の出力は、ＰＡ１２０６への入力である。ＰＡ１２０６は、電源１１４から、直列レギュレータ１４００及びＲＦチョーク（ＲＦＣ）ＬＳ１０８を有する電源調整素子を介して電力を引き込んで、ＰＡ出力信号を発生させる。ＰＡ出力信号は、入力信号、ＰＡ回路素子、及び電源調整素子から生ずる特性インピーダンスを有しており、一般的に、アンテナノード１２１４で期待されるインピーダンスとは異なる。カップリング、マッチング及びフィルタリング回路は、例えばブロック１２１０によって表されるように、必要とされても良い。このような回路は、直流を遮断しながら、ＰＡ出力信号をアンテナスイッチへ結合し、更に、所望のアンテナノードインピーダンス（例えば５０Ω）へとＰＡ出力インピーダンスを変換しうる。それは、また、ＰＡ出力信号をアンテナスイッチ１７００のＡ入力部へ結合する前に、ＰＡ出力信号から、例えばＦＯ１の高調波などの不要な信号成分をフィルタ処理しうる。別々の接地が設計優先の問題として保持される場合には、カップリング、マッチング及びフィルタリングブロック１２１０の出力は、接地基準１１２を基準としても良い。接地基準１１２は、回路内の他の場所で使用される回路共通基準１０４とは区別されても良い。アンテナスイッチ１７００は、ＩＣチップから分離されうるアンテナへ、例えば伝送線路によって、結合されるアンテナノード１２１４へ信号を選択的に結合する。
【００７３】
ＰＡ（及び全ての介在する回路）と同じＩＣチップ上でのアンテナスイッチのアンテナ接続の有効性は、アンテナスイッチ回路によって、ＰＡによって、又はカップリング、マッチング若しくはフィルタリング素子によって耐えられるべき最大の電気的ストレスを確実に制限する機会を提供する。出力センサ１６００は、電気的ストレスを検知して、電気的ストレスが過度である場合にＰＡにその出力を下げさせる信号を供給するよう、アンテナノード１２１４へ結合されても良い。この目的のために、出力センサ１６００の出力部１２２０は、ＰＡ制御ブロック１３００の入力部Ｂへ結合されている。ＰＡ制御ブロック１３００へのＡ入力部１２２４は、ＰＡ出力信号の包絡線振幅を調整するよう振幅制御信号を受信しても良い。この入力部は、また、ＰＡからの出力を制限する、あるいは終端するために使用されても良い。Ａ及びＢの両入力部は、ＰＡ制御ブロック１３００から直列レギュレータブロック１４００へ結合された出力Ｄに影響を及ぼしうる。ＰＡ制御ブロック１３００へのＣ入力部１２２２は、ブロック１３００からのＥ出力を制御する情報又は信号を供給しても良い。Ｅ出力部は、ＰＡ１２０６へ入力される矩形波のデューティーサイクルを制御するようパルス調整回路１５００へ結合されても良い。デューティーサイクル制御は、例えば、ＰＡ出力信号の電力レベルを下げるよう他の手段を設けても良い。入力部１２０２からの信号経路は、ｆＯ１を含む動作周波数の第１の帯域に関して調整されても良い。
【００７４】
アンテナスイッチ１７００は、入力部Ａでの第１の帯域送信信号からアンテナノード１２１４を選択的に切り離し、第１の受信帯域に関してアンテナから受信前置増幅器１２２６へと受信された信号を伝送するように代わりに出力部Ｂへアンテナノード１２１４を結合する。望ましくは、受信前置増幅器１２２６（及び１２５６）は、低雑音増幅器（ＬＮＡ）である。ＬＮＡは、ここで説明されるような集積されたフロントエンドに必ずしも含まれないが、それらは、通常、完全な送受信機回路に含まれる。受信前置増幅器１２２６からの出力は、存在するならば、同じＩＣチップ上又はその外部の更なる第１の受信帯域回路へ伝送されても良い。アンテナスイッチ１７００は、同様に、アンテナノード１２１４を第２の受信帯域前置増幅器１２５６へ選択的に結合して、アンテナから第２の受信帯域出力ノード１２５８への信号を増幅する。その出力は、ＩＣチップ上又はその外部の更なる第２の受信帯域回路へ伝送されても良い。
【００７５】
同様に、第１の送信帯域回路に関して先に説明されたように、第２の動作周波数帯域内の第２の動作周波数ｆＯ２にある送信信号は、入力部１２３２へ供給されて、増幅器１２３４により増幅されても良い。増幅器１２３４から出力される信号のデューティーサイクル及び波形は、ＰＡ制御ブロック１３０１の制御下にあるパルス調整回路１５０１によって調整されて、第２の帯域ＰＡ１２０７への入力として送られる。第２の帯域ＰＡ１２０７は、ＲＦチョーク１０９を介して、ＰＡ制御ブロック１３０１の制御下にある直列レギュレータ１４０１によって制限されるように、ＶＤＤ１１４から供給される電力を用いて第２の帯域ＰＡ出力信号を発生させうる。第２の帯域ＰＡ出力は、特性インピーダンスを有しており、ブロック１２１１を介してアンテナスイッチ１７００のＤ入力部へ結合される。ブロック１２１１は、信号を結合し、ＰＡ出力とアンテナノードインピーダンスとを整合させ、出力信号をフィルタ処理する。アンテナスイッチ１７００は、アンテナノード１２１４へＤ入力部を結合するよう制御される。信号は、アンテナノード１２１４からアンテナ１２１６へ伝送される。出力センサ１６００の出力部１２２０は、また、第２の帯域ＰＡ制御ブロック１３０１へのＢ入力部へ結合されても良い。これによって、過度の出力電圧は、第２の帯域ＰＡ出力信号を安全なレベルまで低減させられる。第２の帯域ＰＡ制御ブロック１３０１は、また、Ｃ入力部１２５２でのデューティーサイクル制御信号はもちろん、Ａ入力部１２５４での包絡線制御信号を受け取っても良い。
【００７６】
示されないが、望ましくは、制御回路は、関連するＰＡが作動する場合にのみ有効とされる。例えば１３００又は１３０１等のＰＡ制御ブロックの例となる回路は図１３に示される。例えば１４００又は１４０１等の直列レギュレータの例となる回路は図１４に示される。例えば１５００又は１５０１等のパルス調整回路の例となる回路は図１５に示される。ＰＡ１２０６又は１２０７は、図１のブロック４００などのシャントフィルタ、又は図１１の適切な素子とともに、図１のドライバ素子ブロック２００に関して説明されたように作られても良い。カップリング、マッチング及びフィルタリング回路１２１０及び１２１１は、図３又は図１０に関して先で説明されたように、あるいは同様のカップリング、マッチング及びフィルタリング効果を得られる如何なる他の方法で作られても良い。留意すべきは、図１１に示されるような回路が用いられるべき場合には、カップリングキャパシタ３０２はシャントフィルタの前に配置され、マッチング及びフィルタリングはブロック９９０と同じく、その後に設けられることである。
【００７７】
図１３は、ＰＡ制御ブロック１３００の回路例を表す。イネーブル入力部Ａ１３０２は、入力部１３０２がほぼ接地電位である場合に、出力部Ｄ１３０６が電流を引き込まないように、ＦＥＴ１３０４へ直接的に結合されても良い。出力部Ｄ１３０６への導通は、出力部１３０６が電流を導かない場合に、電流がＰＡへ供給されずに、図１４に関して以下で説明されるように出力電力を零まで低下させるように、図１４に示されるような直列レギュレータを介してＰＡ出力電力を制御しうる。ＦＥＴ１３０８は、抵抗１３１０及び１３１２によってバイアスされる。抵抗１３１０及び１３１２は等しい値を有し、例えば３０〜５０Ωといった公称値は工学上の便宜のために選択される。この構成は、低電圧ＦＥＴを保護して、ＦＥＴ１３０４、１３０８及び１３１４の全てのＶＧＤ、ＶＧＳ及びＶＤＳが著しくＶＤＤ／２を超えないことを確実にする。
【００７８】
電力検知入力部Ｂ１３１６は、抵抗１３１８へ結合されうる。抵抗１３１８は、約３０〜５０Ωであって、演算増幅器１３２２の利得１を確立するよう抵抗１３２０に十分に等しい。電力設定入力部Ｃ１３２４は、一実施例において、０Ｖから２＊Ｖｔｈ（ＦＥＴの閾値電圧）までに設定される。なお、Ｖｔｈは、０．４〜０．７Ｖであって、通常は約０．５Ｖであり、回路内で一貫している。演算増幅器１３２２の非反転入力は、ダイオード接続ＦＥＴ１３２８及び１３３０とともに抵抗１３２６（例えば３０〜５０Ω）を用いて、この電圧範囲を超えることを防止され、このようにして、選択されうる最大電力を制限する。当業者は、選択可能な出力電力を不変な回路設計最大値とするように、回路値及び回路設計を変更することができる。具体的には、ダイオード接続ＦＥＴ１３２８及び１３３０の一方又は両方は、例えば電力設定及び出力電圧制限の精度を向上させるよう、バンドギャップ基準を含む回路により置換されても良い。多数の他の技術、同様の効果を達成するために用いられても良い。電力検知入力Ｂ１３１６が電力設定入力電圧により定められた値を超える場合に、ＦＥＴ１３１４は、導通を中断して、出力部Ｄ１３０６への導通を妨げる。
【００７９】
ＰＡ制御ブロック１３００は、また、図１２のパルス調整回路１５００によって実行されるデューティーサイクル調整を制御するよう出力部Ｅ１５１２を設ける。基準電圧は、製造工程パラメータなどの要素に従って調整可能であって、入力部１３３２に供給される。この電圧は、等分抵抗１３３６及び１３３８の制御下で演算増幅器１３３４によって２倍にされる。当然、他の実施例では、図１３に示されるような回路の利得は、異なることが考えられ、例えば、１３３６及び１３３８などの、このような利得を設定する抵抗は、然るべく値が異なる。幾らかデューティーサイクルを低減することにより、ＰＡ出力電力は対応して低下し、それを零まで低減することにより、ＰＡ出力は全体的に抑制されうる。抵抗１３３６及び抵抗１３３８により従来の方法でその利得を制御されうる増幅器１３３４の入力部１３３８へ供給される基準電圧は、ブロック１５００の出力デューティーサイクルを制御するよう、出力部Ｅで電圧を発生させる働きをする。
【００８０】
図１４は、ＰＡへ供給される実効電圧を制限して、ひいてはＰＡ出力振幅を制限するための例となる直列レギュレータ回路１４００を表す。入力部１３０６へ供給される電圧は、ＶＤＤと比較して、ＰチャネルＦＥＴ１４０２を制御し、更に、いずれか２つのノード間の過電圧からＦＥＴ１４０２を保護するよう、抵抗１４０６及び１４０４を介して分割されている。ＰチャネルＦＥＴ１４０８は、ＦＥＴ１４０２と１４０８との間でほぼ同様に、ＶＤＤと出力部１４１４との間で発生した最大電圧を分割するように、抵抗１４１０及び１４１２によってバイアスをかけられている。出力部１４１４は、ＲＦチョークを介してＰＡへ電力を供給する。ＦＥＴ１４０２及び１４０８は、例えば、−０．４Ｖから−０．７Ｖの間のＶＧＳ閾値電圧を有する。抵抗１４０４、１４０６、１４１０及び１４１２は、全て実質的に等しく、例えば３０〜５０Ωであるよう工学上の便宜のために選択された大きさを有しても良い。これらの例となる値及び相対的値は、工学上の便宜のために変更されても良い。
【００８１】
図１５は、例となる信号調整回路１５００の回路図である。入力信号は、入力ノード１５０２で供給されて、ダイオード接続ＦＥＴ１５０４を介してインバータ１５０６の入力部へ結合されうる。ＦＥＴ１５０４のＶＤＳ閾値を加えた入力信号電圧がインバータ１５０６の閾値よりも低い場合には、インバータ１５０８の出力は低電位（ｌｏｗ）となる。しかし、入力信号の電圧がこの値を上回る場合には、ＦＥＴ１５０４は導通を中断する。その後、入力部１５０２の電圧が極めて高い（例えばＶＤＤ）場合でさえ、入力部からの電流は、入力電圧１５１２の制御下でＰチャネルＦＥＴ１５１０によって制限される。ＦＥＴ１５１０を流れるこのような電流は、インバータ１５０６への入力がそのスイッチング閾値を上回るまで、（約０．２５〜０．５ｐＦの金属−絶縁−金属、即ちＭＩＭキャパシタでありうる）キャパシタ１５１４を充電すべきである。その時点で、インバータ１５０６及び１５０８がキャパシタ１５１４を介する正のフィードバックにより急速に状態を変化させて、出力ノード１５１６で矩形端を生じさせる。立ち上がり及び立ち下がり時間は、主にインバータ１５０６及び１５０８による遅延により制限される。入力部１５０２での信号が、おおよそ、約５０％デューティーサイクルの矩形波である場合には、制御入力部１５１２での電圧は、出力デューティーサイクルが５０％から、零に達するほど任意により低い値へと低減される。入力信号は、出力デューティーサイクルの幅がより広いことが望まれる場合に、５０％を超えるデューティーサイクルを有するよう構成されても良い。
【００８２】
図１６は、検知ノード１６０２でピーク電圧を検知するための例となる回路１６００の回路図である。検知ノード１６０２は、例えば、図１２のアンテナノード１２１４へ直接的に接続されても良い。入力分割器は、比較的高い電圧を検知するために、示されるように使用されうる。例えば１ｋΩといった比較的低い抵抗値を有する４つのほぼ等しい抵抗１６０４、１６０６、１６０８及び１６１０が使用されても良い。ダイオード接続ＦＥＴ１６１２は、この電圧が高い場合に導通して、約２４ｋΩの抵抗１６１４を介して約１ｐＦのキャパシタ１６１６へ電流を供給する。抵抗１６１４及びキャパシタ１６１６によって決定される時定数が、（ＰＡ出力信号の所定のレベルに関して）出力電圧を上昇させうる如何なる事象の存続期間よりもずっと小さい限りは、多数の他の値が用いられても良い。例えば、アンテナインピーダンスを設計値から大幅に変化させて、高電圧定在波を発生させるアンテナの機械的事象は、発生するのに少なくとも数ミリ秒を要する。例となる回路１６００の約２４ｎｓの時定数は、このような事象存続期間を十分に下回る。しかし、それらの要素に起因するコーナー周波数は、回路発振を回避するために、一般的に、第１及び第２の帯域動作周波数ｆＯ１及びｆＯ２の両方を十分に下回るべきである。事象存続期間が１／ｆＯに近づく場合に、他の共通の回路設計配慮は、過電圧を防ぐほど十分に応答が速いことを確実にしながら発振を回避するよう、更に複雑な回路を必要としうる。
【００８３】
図１７は、アンテナスイッチの例となる回路１７００の簡単化された図である。このようなＲＦスイッチの設計及び製造に関する更なる詳細は、２００４年１０月１２日に出願され、「無線周波数信号を切り替えるスイッチ回路及び方法（Ｓｗｉｔｃｈ Ｃｉｒｃｕｉｔ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｓｗｉｔｃｈｉｎｇ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｓｉｇｎａｌｓ）」と題された米国特許番号６，８０４，５０２号で知られる。制御信号を供給する回路は、図示されない。更に、制御電圧は、望ましくは、ＶＤＤに近い高電位（ｈｉｇｈ）又は−ＶＤＤに近い低電位（ｌｏｗ）のいずれか一方であるべきである。−ＶＤＤ制御電圧を発生させるよう、負電圧発生器が有用であり、望ましくは、例えば、２００３年９月８日に出願され、「低雑音電荷ポンプの方法及び装置（Ｌｏｗ Ｎｏｉｓｅ Ｃｈａｒｇｅ Ｐｕｍｐ Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ）」と題された米国特許公開番号１０／６５８，１５４号に記載されるような低雑音回路が用いられる。このような低雑音電荷ポンプは、アンテナからの意図されない放射を回避するために重要である。
【００８４】
ポートノード１７８０は、スイッチ１７００の共通接続部である。図１２において、スイッチ１７００の共通接続部は、アンテナノード１２１４へ結合されている。共通接続部は、一般的に、１度に１つのＲＦポート（ポートＡ１７１０、ポートＢ１７３０、ポートＣ１７５０、又はポートＤ１７７０）のみへ結合される。夫々のＲＦポートは、対応する“＋”制御ノードと、対応する“−”制御ノードとを有する。ポートＡ、Ｂ、Ｃ及びＤに関して、“＋”制御ノードは、夫々、ノード１７０８、１７２８、１７４８及び１７６８であり、一方、“−”制御ノードは、夫々、ノード１７１８、１７３８、１７５８及び１７７８である。
【００８５】
共通接続部へＲＦポートを結合するよう、“高”電圧（〜ＶＤＤ）はポートの対応する“＋”制御ノードへ印加され、一方、“低”電圧（〜−ＶＤＤ）はポートの対応する“−”制御ノードへ印加される。その間に、“低”電圧は、他のＲＦポートに対応する夫々の“＋”制御ノードへ印加され、“高”電圧は、他のＲＦポートに対応する夫々の“−”制御ノードへ印加される。それによって、選択されたＲＦポートは、共通接続部へ結合され、一方、全ての他のＲＦポートは、接地へ結合されうる。従って、共通接続部１７８０へＲＦポートＡ１７１０を結合するよう、“高”電圧は制御ノード１７０８、１７３８、１７５８及び１７７８へ印加され、一方、“低”電圧は全ての他の制御ノード（１７１８、１７２８、１７４８及び１７６８）へ印加される。
【００８６】
全ての抵抗は、通常、同じ値を有する。ある実施例では、その値はおよそ３０〜５０Ωである。抵抗は、ＦＥＴ（例えばＭ１Ａ１７０１）の寄生ゲート容量の時定数が、その対応するゲート抵抗（例えば１７０４）の値とともに、ｆＯが制御されるＲＦ信号の最小周波数である場合に、１／ｆＯよりもずっと大きくなるように選択される。表される構成は、ＦＥＴスタック（例えば、ＦＥＴＭ１Ａ１７０１、Ｍ１Ｂ１７０２及びＭ１Ｃ１７０３から成るスタック、ＦＥＴＭ２Ａ１７０４、Ｍ２Ｂ１７０５及びＭ２Ｃ１７０６から成るスタックなど）の両端に現れる電圧を均一に分割する働きをして、圧縮効果を低減する。スイッチング機能を提供するＦＥＴスタック（例えば、ＦＥＴ１７０１、１７０２及び１７０３）は、説明のために示された３よりも多い又は少ないデバイスを有しても良い。少なくとも９個のデバイスから成るスタックが、うまく作られている。電圧ストレス分布一様性に起因して、幅広い信号電圧及び製造工程パラメータが適合されうる。
【００８７】
［集積回路の製造及び設計］
集積回路製造の詳細は、上記で示されていない。約２．４ＧＨｚで１Ｗより過度に出力電力を有するものも含め、幾つかの好ましい実施例で、集積回路は、１９９７年９月２日に公報が発行され、「サファイヤチップ上の単一極薄シリコンにおける高周波無線通信システム（Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ Ｗｉｒｅｌｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ ｏｎ ａ Ｓｉｎｇｌｅ Ｕｌｔｒａｔｈｉｎ Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ Ｃｈｉｐ）」と題された米国特許番号５，６６３，５７０号に記載されるようなサファイヤ処理における極薄シリコンに従って作られても良い。他のセミコンダクタ・オン・インシュレータ（ＳＩＯ）技術は、少なくとも幾つかの周波数帯域及び電力レベルに関して、上述されたデュアルバンド送受信機集積回路を作るために使用されても良い。
【００８８】
上記の好ましい集積回路製造技術は、むしろ低い最大値ＶＤＳを有するＦＥＴを容易に作る。従って、様々な技術は、一貫性のある工程を維持しながらより高い電圧の制御を実現するよう、ＦＥＴをスタックすることについて説明される。他の製造技術又はより低い電圧及びインピーダンスを用いると、カスコード又は多重積層ＦＥＴに対する必要性は回避可能となりうる。
【００８９】
［結び］
上記は、集積回路における一対のノード間の導通を制御するよう積層トランジスタを用いる方法及び装置の実施例及び新規な特徴について説明する。当業者には明らかであるように、表される方法及び装置の形状及び詳細に対する様々な削除、置換及び変更は、本発明の適用範囲から逸脱することなく行われる。多数の代わりの実施例が考えられるが、全ての実施例を明示的に列挙することは実際的ではない。このようにして、先に挙げられ、且つ／あるいは示された装置又は方法の代替案の夫々の実際的な組み合わせは、主たる装置又は方法の明確な代替実施例を構成する。このような装置又は方法の代替案の均等に係る夫々の組み合わせは、また、主たる装置又は方法の明確な代替実施例を構成する。従って、本発明の適用範囲は、添付の特許請求の範囲によってのみ決定されるべきであり、このような制限が添付の特許請求の範囲で挙げられる又は意図的に関係する限りにおいて、先に示された特徴によって制限されるべきではない。
【００９０】
明らかなように、集積に係る同様の利点が、他の機能ブロックを有する回路のものとなりうる。例えば、混合器は、このような装置に組み込まれても良く、送信信号処理の更なる部分の集積を可能となる。位相ロックループは、ＲＦフロントエンド又は送受信機と同じモノリシックＩＣ上で送信信号を発生させるよう能力を更に高めうる。更なる形式のフィルタは、受信及び送信の処理のいずれか一方又は両方に対して有用となりうる。
【００９１】
様々な請求要素の均等の意味及び範囲内で生ずる全ての変形は、対応する請求項の適用範囲内に包含される。夫々の請求項は、このようなシステム又は方法が従来技術の実施例でない場合に、このような請求項の文言としか非現実的には異ならない如何なるシステム又は方法をも包含する。この目的のために、夫々の請求項で記載される夫々の要素は、可能な限り幅広く解釈されるべきであり、更に、従来技術を包含せずに可能な程度にこのような要素と等価な如何なるものをも包含すると理解されるべきである。
【００９２】
本願は、２００４年６月２３日に出願され、「積層トランジスタに係る方法及び装置（Ｓｔａｃｋｅｄ Ｔｒａｎｓｉｓｔｏｒ Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ）」と題された、同時継続中であって、通例譲渡された米国特許出願番号１０／８７５，４０５に対する優先権の主張を伴うものであり、以下の公知の米国特許文献、即ち、１９９７年９月２日に公報が発行され、「サファイヤチップ上の単一極薄シリコンにおける高周波無線通信システム（Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ Ｗｉｒｅｌｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ ｏｎ ａ Ｓｉｎｇｌｅ Ｕｌｔｒａｔｈｉｎ Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ Ｃｈｉｐ）」と題された米国特許番号５，６６３，５７０号と、２００４年１０月１２日に出願され、「無線周波数信号を切り替えるスイッチ回路及び方法（Ｓｗｉｔｃｈ Ｃｉｒｃｕｉｔ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｓｗｉｔｃｈｉｎｇ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｓｉｇｎａｌｓ）」と題された米国特許番号６，８０４，５０２号と、２００３年９月８日に出願され、「低雑音電荷ポンプの方法及び装置（Ｌｏｗ Ｎｏｉｓｅ Ｃｈａｒｇｅ Ｐｕｍｐ Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ）」と題された同時継続中の米国特許公開番号１０／６５８，１５４号とに関連しており、これら４つの米国特許文献の夫々の内容は、参照することによりその全体を本願に援用される。
【技術分野】
【０００１】
本発明は、幅広くは集積電子回路に関し、更に具体的には、ＲＦ送受信機回路に関する。
【背景技術】
【０００２】
無線通信装置、特に携帯型の装置は、持続的発展をし続けている。おそらくは、他の要素の何よりも、携帯電話の極度の大衆性は、携帯型装置におけるＲＦ送信回路の効率、速度、大きさ及び費用効果での改善の動機付けとなってきた。このような回路の効率を高めることは、必要とされるバッテリーの大きさが小さくなるとともに、バッテリー寿命が延びるので極めて望ましい。費用効果は、特にこのような製品が技術の変化に遅れないよう周期的な交換を必要とする場合に、消費者製品にとって、明らかに常に望ましい。携帯電話の機能における安定した発展は、軽くて小さい装置に対する消費者嗜好と結びついており、ＲＦ送信回路に必要とされる容量を小さくすることを重要視する。更に、送受信機は、最小電力レベルでの高い通信密度を容易にするために定められた厳しい放射限度を満足しなければならない。
【０００３】
例えば携帯電話などのほとんどの無線通信ユニットは、少なくとも１つのＲＦ送受信機を有する。例えば携帯電話などの通信装置は、本願での主な関心であるところの多様なＲＦ（無線周波数）フロントエンド回路を有しうる。ＲＦフロントエンド回路（又はサブ回路）は、通常、ＲＦ送信信号増幅器と、電力増幅器（ＰＡ）と、マッチング及びフィルタリング部と、アンテナスイッチとを有しており、更に、受信信号増幅器を有しても良い。完全な送受信機は、一般に、また、受信信号用の低雑音増幅器を有する。これらの回路の中で、ＰＡサブ回路は、通常、このような送信機の最大の電力消費部であり、また、通常、最も多くの意図されない又は誤った放射の供給源である。バッテリー寿命を延ばし、厳しい誤放射規格を満足し、これらの高容量な消費財の費用を最低限とするために、このようなＰＡサブ回路には、誤放射及び製造費用を低減しながら速度及び効率を改善する必要性がある。高い電力を扱うそれらの必要性に起因して、ＰＡ及びアンテナスイッチのサブ回路は、ほとんどの集積回路面積を占有する。集積回路の製造費用は、夫々の回路に必要とされるデバイス面積の量に極めて依存する。結果として、様々なＲＦ送受信機サブ回路に必要な面積の実質的な低減は、概して、送受信機回路の製造費用の相応の低減をもたらす。
【０００４】
ＰＡトポロジーの範囲は、夫々が異なる利点を伴いながら発展してきた。例えば、Ａ、Ｂ、Ｃ、Ｄ、Ｅ及びＦ級のＰＡは、当該術分野においてよく知られる。Ａ〜Ｃ級のＰＡにおける増幅デバイスは、それらの動作範囲の作動領域で動作するよう設計されており、電圧がデバイス両端にある間は意図的に導通する。
【０００５】
Ｄ、Ｅ及びＦ級のＰＡは、線形増幅器としてよりもむしろ、作動領域での動作を最小限とするスイッチとして増幅器デバイスを用いることによって、このような線形な動作により引き起こされた電力損失を低減しようとする。しかし、このような増幅器からのパルス状出力は、概して、通常必要とされるように、狭帯域正弦波出力を生成するために広範囲に及ぶフィルタ処理を必要とする。Ｄ〜Ｆ級のＰＡの通常動作は、電圧がデバイス両端に存在している間は意図的に駆動素子デバイスを導通させない。一方、まさに切り替えられたデバイスは、有限なスイッチング期間中に電圧が存在している間流れている電流に起因して実際の電力を消費する。更に、同じ送信中心周波数で動作するアナログＰＡにおける駆動デバイスと比較して、Ｄ〜Ｆ級のスイッチング回路における駆動デバイスは、しばしば、より一層高い周波数で動作しなければならない。より高い周波数の信号は、好ましくない周波数で著しいエネルギーを有し、このような好ましくない信号エネルギーは回路電力を消費するのみならず、放射限度を満足するためにフィルタ処理をも必要とする。
【０００６】
デバイスの集積は、一般的に、例えば動作周波数及び信頼度といった、結果として得られる製品の様々な特性を改善するために望ましく、また、回路によって占有される容量を低減するとともに、製造費用全体を下げることができる。電界効果トランジスタ（ＦＥＴ）は、集積回路において線形増幅及びスイッチングの両目的のために極めてよく知られる。しかし、集積回路（ＩＣ）ＦＥＴは、ゲート−ソース、ゲート−ドレイン、及びドレイン−ソースのノード対を含むいずれかの２つのノードの間の電圧に耐える能力が制限される。このような耐圧限界は、特に、高電力スイッチング回路におけるＩＣＦＥＴの実用性を損なうことがある。高電力スイッチング回路では、誘導電圧は、供給電圧をはるかに超えることがある。具体例として、ＲＦ電力増幅器の送信出力電力性能は、出力電圧の振幅に極めて依存する。既存のＰＡ技術に伴う困難の１つは、多数の他の望ましく高速なデバイスが、比較的低い故障電圧を有するＦＥＴをもたらす傾向がある工程を用いて作られることである。この問題を解決して、他の好ましい集積デバイスの特性を残したまま、より広い電圧レンジを提供することが非常に望ましい。このような解決法は、例えばＰＡ機能及びＲＦスイッチ機能などの、別々の工程を予め必要とした電力及び制御機能のモノリシック集積回路上での集積を可能にする。もともと別個であった集積回路の集積は、モノリシック集積において特有であるプロセス整合に起因して、歩留まり及び予測可能性を高めうる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許番号第５，６６３，５７０号
【特許文献２】米国特許番号第６，８０４，５０２号
【特許文献３】米国特許出願公開第１０／６５８，１５４号
【特許文献４】米国特許番号第７，２４８，１２０Ｂ２号明細書
【特許文献５】米国特許番号第７，０８８，９７１Ｂ２号明細書
【特許文献６】米国特許番号第６，４４９，４６５Ｂ１号明細書
【特許文献７】米国特許出願公開第２００３／０２２４７４３Ａ１号明細書
【特許文献８】米国特許番号第６，２９７，６９６Ｂ１号明細書
【特許文献９】米国特許出願公開第２００４／０１２１７４５Ａ１号明細書
【特許文献１０】米国特許番号第５，３７５，２５６号明細書
【特許文献１１】米国特許番号第６，３８０，８０２Ｂ１号明細書
【特許文献１２】米国特許番号第６，２３９，６５７号明細書
【特許文献１３】米国特許番号第６，３０８，０４７Ｂ１号明細書
【特許文献１４】米国特許出願公開第２００３／００３２３９６Ａ１号明細書
【特許文献１５】米国特許番号第６，１９１，６５３Ｂ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
単一の集積回路上へのデュアルバンド送受信機の送受信機ＲＦ回路の全ての製造を容易にし、それによって上記問題を解決して、上記利点を得る方法及び回路が、本願で記載される。その利点の多くは、必ずしもデュアルバンド動作を有さない送受信機のフロントエンド部でさえ集積することにより達成される。１又はそれ以上の代替案は、多数のサブ回路（又は対応する方法）の夫々に関して記載され、完全に集積されたＲＦフロントエンド、即ち、集積ＲＦ送受信機は、送受信機の夫々の部位に関してこのような代替案の中のいずれかの互換性のあるものを用いることにより作られうる。更に、集積ＲＦ送受信機が実現されることを可能にするサブ回路（又は対応する方法）の幾つかは、また、しばしば他のＲＦ送受信機サブ回路とは無関係に、他の状況で有用である。従って、本願で記載される機能の様々な小結合は、独立して有用な発明を構成する。これらの小結合の組み合わされた様々な態様は、同時に、上記利点の全てを有する集積デュアルバンドＲＦ送受信機を実現する。独立して有用なサブ回路の中でも特に注目に値すべきは、積層ＦＥＴ無線周波数スイッチ及び特定のＰＡ回路トポロジーである。最後に、あるＲＦ送受信機の小部分の集積は、最終製品の安全性及び信頼性を妥協することなく、製造の際の能率性を可能にする。
【課題を解決するための手段】
【０００９】
通信送受信機のＲＦフロントエンド部の全てを含む自己保護型モノリシック集積回路の製造を可能にする方法及び／又は回路の組み合わせが記載される。このような自己保護型ＲＦフロントエンド回路は、具体的に、不適切な、欠落した、あるいは損傷を受けたアンテナによる過負荷からの効果的な内部保護を可能にする、電力増幅器（ＰＡ）からアンテナ接続部までの部分を有する。
【００１０】
自己保護型モノリシック集積ＲＦフロントエンド回路の幾つかの小結合は、独立した重要性を有する。１つのこのような小結合は、集積された積層ＦＥＴスイッチである。この小結合の一実施例は、回路においてノード間の導通を制御するよう直列に結合されたドレイン−ソース間チャネルを有するスタックで非常に多数のＦＥＴを有する回路である。制御信号は、第１のＦＥＴの導通を変化させるよう前記第１のＦＥＴへ結合され、残りのＦＥＴの導通は、前記第１のＦＥＴの導通にスレーブ化される。ＦＥＴスタックの直列結合の両端における耐圧性能は、そのスタックの個々のＦＥＴのドレイン−ソース間耐圧性能の合計に実質的に等しくなりうる。前記第１のＦＥＴ以外の夫々のＦＥＴのゲートは、共通電圧へ容量的に結合されうる。
【００１１】
他の小結合は、集積ｉ級ＰＡと呼ばれうるＲＦ電力増幅器（ＰＡ）である。この小結合の一実施例は、ＲＦスイッチを制御する入力を有する。ＲＦスイッチは、その出力をＲＦチョークを介して電源へ結合され、動作周波数ｆＯでの特性駆動出力インピーダンスを伴って動作する。駆動出力は、駆動出力インピーダンスを期待されるアンテナインピーダンスに整合させる回路を有するカップリング回路を介して、期待されるアンテナインピーダンスを有するアンテナ接続へ結合され、また、動作周波数ｆＯの１又はそれ以上の高調波にある信号を散逸的に終端する。ｉ級ＲＦ電力増幅器は、ｆＯの偶数高調波とｆＯの１ではない奇数高調波とを含む複数の周波数で、駆動出力と基準との間に極小インピーダンスを提供するよう構成されたシャントフィルタを更に有する。これらの最小インピーダンスは、特性駆動インピーダンスにほぼ等しくなりうる。
【００１２】
自己保護型フロントエンド回路の一実施例は、出力制限制御器により制御される出力振幅レギュレータ回路を有するＰＡを含む集積回路である。この実施例は、アンテナ接続を、マッチング及びカップリング回路を介してＰＡへ、あるいは受信信号増幅器へ選択的に結合するアンテナスイッチを更に有する。この実施例は、また、前記アンテナ接続を流れる電流及び／または前記アンテナ接続での電圧を検知するよう構成されたアンテナ接続センサと、該アンテナ接続センサを前記出力制限制御器へ結合する回路とを有する。前記回路は、前記アンテナ接続で設計限度を超える電流または電圧の存在を防ぐよう前記出力振幅レギュレータ回路に影響を及ぼすよう構成される。
【００１３】
関連する実施例は、不適切なアンテナインピーダンスに起因する高電圧定在波比率（ＶＳＷＲ）によって引き起こされた過度な出力値からの保護を伴うモノリシック構造で集積されたＰＡを作る方法である。この実施例は、送信信号を受信するよう集積回路チップ上にＲＦ電力増幅器（ＰＡ）を作るステップと、前記ＰＡに出力電力制限回路を設けるステップとを有する。それは、また、ＰＡ出力インピーダンスを有するＰＡ出力信号を、前記集積回路へ接続された接続素子に求められる異なるインピーダンスへと調整して、調整された信号をアンテナへ結合するよう同じ集積回路上にカップリング、マッチング及びフィルタリング回路を作るステップを更に有する。この実施例は、前記ＰＡと前記接続素子との間の前記集積回路上にアンテナスイッチを配置して、前記接続素子が前記ＰＡからの調整信号又は前記集積回路上に配置された受信増幅回路のいずれか一方へ制御可能なように結合されうるようにするステップを更に有する。この実施例は、前記接続素子へ送られる信号のパラメータを検知する検知回路と、過剰であると見なされる検知されたパラメータの値に応答して、ＰＡ出力信号の電力を低減するＰＡ制御回路とを設けるステップを有する。
【００１４】
更なる小結合の実施例は、ＲＦ信号を増幅する方法であり、出力駆動ノードと基準ノードとの間の導通を制御して、動作周波数ｆＯで特性インピーダンスを生じるよう複数のＦＥＴスタックを設けるステップを有する。この実施例は、前記出力駆動ノードと前記基準ノードとの間に、前記動作周波数ｆＯの高調波を散逸的に終端するよう構成されたシャントフィルタを配置するステップを更に有する。前記シャントフィルタは、ｆＯの偶数高調波及び１ではない奇数高調波で極小インピーダンスを有し、該極小インピーダンスは、前記ＦＥＴスタックの特性インピーダンスにほぼ等しくなりうる。
【図面の簡単な説明】
【００１５】
【図１】ある形式のＲＦ電力増幅器（ＰＡ）回路を表すブロック図である。
【図２】図１に示されたＰＡとともに利用可能な積層ＦＥＴ制御回路の一般化された回路図である。
【図３】図１に示されたＰＡで利用可能なインピーダンスマッチング及びカップリング帯域通過フィルタの簡単化された回路図である。
【図４】図１に示されたＰＡで利用可能なシャントフィルタの簡単化された回路図である。
【図５】図１に示されたＰＡで利用可能なシャント電力制御回路の簡単化された回路図である。
【図６】図１に示されたＰＡのＦ級動作に係る出力フィルタの簡単化された回路図である。
【図７】積層ＦＥＴ増幅回路の代替のバイアス特性を表す回路図である。
【図８】ＦＥＴスタックのＦＥＴにバイアスをかける代替方法を表す簡単化された回路図である。
【図９】相補形積層ＦＥＴ駆動素子を用いるＤ級ＰＡの簡単化された回路図である。
【図１０】図９に表されたＤ級ＰＡの例となる出力フィルタリングの回路図である。
【図１１】図１に示されたＰＡで利用可能な高調波終端シャントフィルタの簡単化された回路図である。
【図１２】集積デュアルバンドＲＦ送受信機の簡単化された回路図である。
【図１３】図１２の送受信機において出力電力レベルを指示するための例となるＰＡ出力監督装置の回路図である。
【図１４】図１２の送受信機用の例となる直列出力レギュレータの回路図である。
【図１５】図１２の送受信機用の例となるパルス幅制御器の回路図である。
【図１６】図１２の送受信機用の例となる出力電圧検出器の回路図である。
【図１７】図１２の送受信機用の例となるデュアルバンドアンテナスイッチの回路図である。
【発明を実施するための形態】
【００１６】
本発明の実施例については、添付の図面を参照して更に容易に理解されるであろう。図面において、同じ参照番号及び符号は同じ要素を示す。
【００１７】
［１．電流増幅器の概説］
図１は、ＲＦ電力増幅器（ＰＡ）のブロック図である。表されたＲＦ電力増幅器は、ドライバ素子ブロック２００でデバイスのバイアスを変化させること、及び／又は他のブロックの細部を変更することにより、図１に表されたＲＦ電力増幅器がＡ、Ｂ、Ｃ、Ｅ、Ｆ級のいずれかのクラスの増幅器、即ち、ｉ級増幅器としてここで更に説明される増幅器で動作することを可能にする点で、極めて一般的である。図２〜５は、夫々、図１で示されるブロックの１つを実施するための例となる回路を示す。
【００１８】
入力１０２は、回路基準、即ち共通電位１０４に対してＰＡへ供給される。入力１０２は、一般的に、中心駆動周波数ｆＯで適切にバイアスをかけられた信号を有する。入力１０２に応答して、ドライバ素子ブロック２００は、駆動出力ノード１０６と回路共通電位１０４との間の導通を制御する。ドライバ素子ブロック２００は、ＶＤＤからＲＦチョーク（ＲＦＣ）ＬＳ１０８を介する電流と連動して、特定のインピーダンスＺｄｒｉｖｅを有する信号を供給する。Ｚｄｒｉｖｅは周波数と共に変化しうるが、他に指示がない限り、中心動作周波数ｆＯでの駆動インピーダンスと呼ぶ。シャントフィルタ４００は、駆動出力ノード１０６と回路共通電位１０４との間に結合されうる。多種多様なフィルタリング配置が用いられても良く、以下、それらのうちの幾つかについて説明する。
【００１９】
アンテナ１１０は、（他に指示がない限り、中心周波数ｆＯで）一般的に５０Ωである特性インピーダンスＺＯＵＴを有する。ブロック３００は、通常、（Ｚｄｒｉｖｅにある）駆動ノード１０６とＺＯＵＴにある出力部との間のマッチング及びカップリングを提供するために必要とされる。マッチング及びカップリングの後に、例えばＬＯ１１６及びＣＯ１１８の組み合わせ等の出力フィルタ部が、通常、ＲＦスイッチＳＲＦ１２０の前の信号経路に配置される。ＲＦスイッチＳＲＦ１２０は、出力部をアンテナ１１０へ適切に結合する。ＰＡ回路は、半導体デバイス上に集積されるので、アンテナ１１０は、通常、ＰＡを有するＩＣの外部であり、アンテナ１１０は、しばしば、異なる基準電圧、例えば筐体接地１１２により動作する。筐体接地１１２は、回路共通電位１０４に対して零以外のインピーダンスを有する。従って、マッチング／カップリングブロック３００は、フィルタ部１１６〜１１８と同じく、筐体接地１１２を基準とする出力部を有する。
【００２０】
電力制御は、随意的に提供されても良い。一例は、シャント電力制御ブロック５００を用いる。シャント電力制御ブロック５００は、筐体接地１１２と回路共通電位１０４との間の電圧オフセットを供給して、アンテナ１１０により受信された信号の振幅を低減しうる。例えば図１２の項目１４００〜１４０１のような直列レギュレータ回路は、高い確実性で、更に一般的に使用される。
【００２１】
ここで説明されるようなモノリシック構造で集積されたＲＦ電力増幅器、ＲＦフロントエンド、及びＲＦ送受信機は、少なくとも９００ＭＨｚ及び／又は２．４ＧＨｚの比較的高い周波数並びに中電力レベルで動作するよう作られても良い。これらの設計は、送受信機が整合されたアンテナへ適切に結合されている場合に、アンテナ接続へ導かれるＲＦ出力電力の少なくとも０．５Ｗ、１Ｗ、又は１．５ＷＲＭＳの送信電力最大値を有する送受信機に関して有用である。
【００２２】
［２．積層ＦＥＴドライバ］
図２は、駆動出力ノード１０６と回路共通電位１０４との間の導通を制御するために、図１のＲＦ電力増幅器内のドライバ素子ブロック２００に使用されうる積層ＦＥＴ（スタックされたＦＥＴ）回路の簡単化された回路図である。スタックは、同じ極性の２又はそれ以上のＦＥＴを有する。即ち、１つのスタック内の全てのＦＥＴはＮチャネルＦＥＴであり、又は全てのＦＥＴはＰチャネルＦＥＴであり、即ち、１つのスタック内の少なくとも全てのＦＥＴは互いに実質的に同じように動作する。
【００２３】
図２のＦＥＴスタック２００は、集積回路の２つのノード間の導通を制御するよう構成される。端子ＶｄｒｉｖｅＲＥＦ２０２は、２つのノードのうちの１つ（例えば、図１の回路共通電位１０４）へ接続され、一方、端子Ｖｄｒｉｖｅ２２４は、他のノード（例えば、図１のＶｄｒｉｖｅ１０６）へ接続される。図２に表されるようなＮチャネルＦＥＴ（Ｎ−ＦＥＴ）に関して、ＶｄｒｉｖｅＲＥＦ２０２は、２つのノードのうちのより陰性であるノードへ、例えば、図１の回路共通電位１０４へ接続されうる。端子ＶｄｒｉｖｅＲＥＦ２０２は、スタック２００の第１のＦＥＴＭ１２０４へ結合されている。
【００２４】
ＦＥＴスタック２００は、端子ＶｄｒｉｖｅＲＥＦ２０２に対して、入力端子２０６を介して単入力ＦＥＴＭ１２０４のゲートへ結合されている入力信号により制御される。Ｍ１２０４のドレインは、第２のＦＥＴＭ２２０８のソースへ結合されている。Ｍ２２０８のゲートは、バイアスレジスタＲＢ２２１２を介してバイアス電圧ＶＢ２２１０を供給され、ＣＧ２２１４を介してＶｄｒｉｖｅＲＥＦ２０２にデカップリングされている。ある実施例では、何れか１つのデバイスの故障限界を超えることを回避するように印加電圧を分割して、例えばＰＡ又は４重化混合器等の回路で増大する電圧を扱うように導通制御回路として働くよう適切に構成される場合には、これら２つのＦＥＴで十分である。
【００２５】
しかし、他の実施例では、同じ極性の１又はそれ以上のＦＥＴが、Ｍ１２０４及びＭ２２０８に直列に接続される。このような更なるＦＥＴは、Ｎ番目のＦＥＴであるＭＮ２１６により図２中に表されている。スタックの夫々の更なるＦＥＴに関して、ＭＮ２１６のソースは、スタックの前のＦＥＴのドレインへ、即ち、ＦＥＴＭＮ−１のドレイン（図示せず。Ｎ＝３ならば、ＭＮ−１はＭ２２０８である。）へ結合されている。スタックの最後のＦＥＴであるＭＮ２１６のドレインは、出力端子Ｖｄｒｉｖｅ２０４へ結合されている。バイアス電圧ＶＢＮ２１８は夫々の更なるＦＥＴに結合されている。バイアス電圧ＶＢＮ２１８は、ＲＢＮ２２０のようなバイアスインピーダンスを介してＦＥＴのゲートへ、及び、ＦＥＴが単入力ＦＥＴ（ここでは、Ｍ１２０４）による導通にスレーブさせるような電圧へゲートを結合するためにキャパシタＣＧＮ２２２へ結合されている。明らかなように、上記スレーブ化は、夫々の更なるＦＥＴのゲートをＶｄｒｉｖｅＲＥＦ２０２へ結合することにより実行される。
【００２６】
直列に少なくとも９個のＦＥＴを有するＦＥＴスタックが製造又はシミュレーションされており、より一層多くの直列なＦＥＴから成るスタックが確実に可能である。留意すべきは、物理的な回路カップリングは、一般的に、有限なキャパシタンス、インダクタンス、及び抵抗を有することである。多数の目的のために、ＦＥＴスタック２００のＦＥＴが最低限のインピーダンスで直列にドレインをソースへ結合されることが望ましい。しかし、インピーダンスは、このようなカップリングへ意図的に加えられても良い。例えば、より詳しく駆動インピーダンスを制御すること、及び、ＦＥＴ自体の内部よりむしろ特定の抵抗性直列カップリング素子で熱を消散させることが望ましい。また、駆動回路の導通を調整するようにＦＥＴスタック２００のＦＥＴ間にインピーダンスを加えることも望ましい。
【００２７】
［２−Ａ．ＦＥＴスタックバイアス］
ある実施例で、ＦＥＴスタックのＦＥＴは、全て、例えば、故障電圧ＶＧＳ（ｂｒ）、ＶＤＳ（ｂｒ）、及びＶＤＧ（ｂｒ）等の実質的に同様の耐圧容量を有しても良い。ある集積回路製造工程に関して、これらの値は、全てのＦＥＴで同様である。更に、ある集積回路製造工程に関して、故障電圧ＶＧＳ（ｂｒ）、ＶＤＳ（ｂｒ）、及びＶＤＧ（ｂｒ）は、互いにほぼ等しくても良い。適切なバイアスは、これらの故障電圧のいずれも回路の通常動作中に超えられないことを有効に確実にしうる。ある実施例では、適切なバイアスにより、ＶｄｒｉｖｅＲＥＦ２０２とＶｄｒｉｖｅ２０４との間の電圧偏位は、スタックの夫々の構成要素であるＦＥＴに関してＶＤＳ故障電圧の合計に近づくことを可能にされても良い。
【００２８】
後述されるようなＦＥＴスタックのＦＥＴに対するバイアス及びカップリングは、Ｖｄｒｉｖｅ２２４からＶｄｒｉｖｅＲＥＦ２０２へと印加される総電圧がスタックの個々のＦＥＴの最大許容電圧ＶＤＳの合計にほぼ等しい場合でさえ、電圧がスタックの如何なるＦＥＴに関しても如何なる最大許容ノード間電圧をも超えることを防ぎうる。特に断りのない限り、ＦＥＴのいずれか２つのノード間の最大許容電圧（即ち、ＶＧＳ、ＶＤＳ、及びＶＤＧ）は、一般的に、夫々のＦＥＴの様々なノード及び全てのノードに関して、実質的に等しいと仮定される。これは、例となる半導体製造工程と一致する。しかし、当業者は、これらの最大許容電圧が等しくない状況を包含するよう、以下で挙げられた原理を容易に拡張しうる。また、ＮチャネルＦＥＴスタックに関して以下で挙げられた計算は、極性及び符号を適切に反転させることによりＰチャネルＦＥＴに適用されうる。
【００２９】
Ｍ１のゲート駆動のインピーダンスは、普通のトランジスタ駆動原理に従って選択されても良い。この実施例では、ＶＤＳ（ｍａｘ）は、スタックの全てのＦＥＴに関して同じである。従って、Ｍ１のＶＤＳは、（Ｖｄｒｉｖｅ−ＶｄｒｉｖｅＲＥＦ）／Ｎに近似しうる。夫々のＦＥＴＭ“Ｘ”に関して、Ｘの値が２〜Ｎである場合に、夫々のバイアス抵抗ＲＢＸの実効値は、ゲートカップリングの時定数τＧＸを制御するよう選択される。τＧＸは、おおよそ、ゲートカップリングキャパシタＣＧＸと寄生ゲートキャパシタンスＣＧＰＸとを足した実効容量の合計に、バイアス電圧に対する直列インピーダンスを掛け合わせたものである。このような直列インピーダンスは、通常、抵抗性であり、ＲＢＸ（ｅｑｕｉｖ）で示される。τＧＸが、中心駆動周波数の周期１／ｆＯとよりもずっと長く、望ましくは５〜２０の時間長さであることが望ましい。従って、良好な設計センター目標は：
ＲＢＸ（ｅｑｕｉｖ）（ＣＧＸ＋ＣＧＰＸ）＝１０／ｆＯ （式１）
である。
【００３０】
ＶｄｒｉｖｅＲＥＦに対して、且つＶｄｒｉｖｅの最大期待値であるＶｐｅａｋに関して、１つの適切なバイアス電圧値は、単純にＶｐｅａｋの１／２の比例部分：
ＶＢＸ＝Ｘ（Ｖｐｅａｋ）／２Ｎ （式２）
である。従って、Ｎ＝４である場合には、ＶＢ２＝Ｖｐｅａｌ／４、ＶＢ３＝３（Ｖｐｅａｋ）／８、及びＶＢ４＝Ｖｐｅａｋ／２が得られる。
【００３１】
［２−Ｂ．ＦＥＴスタックゲート信号結合］
図２及び７で、夫々のゲートノード（ＶＧＸ）は、キャパシタＣＧＸを介して基準電圧ＶｄｒｉｖｅＲＥＦへ結合されている。夫々のゲートノードは、また、バイアス抵抗を介して直流バイアス電圧へ結合されている。この構成で、ＦＥＴスタックの夫々のＦＥＴＭＸの実効駆動電圧ＶＧＳＸは、ソースからゲートノードへの、及びゲートノードから交流接地へのインピーダンスとともに、そのソースの電圧偏位ＶＳＸに依存する。これらのインピーダンスは、ゲート−ソース間容量とカップリングキャパシタＣＧＸとによって決定づけられる。ＣＧＸの適切な値は、以下で決定されうる。
【００３２】
実施例で、夫々のＥＦＴの夫々のノード対の間の最大電圧は同じである。従って、ＦＥＴＭ２のソースの電圧偏位は、Ｍ１の最大電圧ＶＤＳを超えるべきではない。そのようなものとして、ＣＧ２の値は、Ｍ２のゲートの交流接地を実行して、最大共通ゲート駆動信号をＭ２へ供給するために、制限されず、望ましく大きい。ＶＧＳ（ｍａｘ）は、ゲートの（直流）電圧がソース電圧偏位の範囲内に保持される場合に、Ｍ２に関しては超えられない。しかし、（上記仮定と反対に）最大電圧ＶＤＳ１が最大電圧ＶＧＳ２を超えるならば、ＣＧ２は、Ｘが２からＮであるところのＣＧＸに関して以下で記述された方法と同様の方法で制限される必要がある。
【００３３】
ＶｄｒｉｖｅＲＥＦに対する夫々のＦＥＴＭＸのソースの電圧偏位ΔＶＳＸは、Ｍ（Ｘ−１）のドレイン電圧偏位ΔＶＤ（Ｘ−１）に等しくなりうる。この電圧は、様々なＦＥＴの間で等しく分割されるとすると、Ｘ（Ｖｐｅａｋ−Ｖｍｉｎ）／Ｎである。Ｖｍｉｎ＝０では、これは、単純にＸ（Ｖｐｅａｋ）／Ｎであり、更にΔＶＳＸ＝（Ｘ−１）（Ｖｐｅａｋ）／Ｎである。
【００３４】
ＦＥＴの寄生ゲート−ソース容量ＣＧＳは、ＶＧＳ＝ＶＧＳ（ｏｎ）である場合に、酸化物キャパシタンスＣＯＸまで増大する。特定のＦＥＴＭＸのＣＯＸは、ＣＯＸＸで示される。ＣＧＸは基準電圧ＶｄｒｉｖｅＲＥＦへ結合されているから、正味のＶＧＳＸは、ＣＧＸとＣＯＸＸとの間で容量的に分けられうる。従って、ゲート−ソース間偏位は、ΔＶＧＳＸ＝（ΔＶＳＸ）／（１＋ＣＯＸＸ／ＣＧＳＸ）である。ＶＧＳの最大値とＶＤＳの最大値とが等しいとすると、ΔＶＧＳＸ≦Ｖｐｅａｋ／Ｎと制限することが望まれる。従って、ΔＶＧＳＸ及びΔＶＳＸに代わって、Ｖｐｅａｋ／Ｎ≧［（Ｘ−１）（Ｖｐｅａｋ）／Ｎ］／［１＋ＣＯＸＸ／ＣＧＳＸ］となる。適切な演算により：
ＣＧＸ≦ＣＯＸＸ／（Ｘ−２） （式３）
が得られる。Ｘ＝２では、期待されるようにＣＧＸ≦無限大となる。また、期待されるように、ＣＧＸの過度な値は、過度なゲート−ソース間電圧偏位（ΔＶＧＳＸ）を引き起こす傾向を有する。式３の不等式は、デバイスのノード間の過電圧を防ぎうる。しかし、ＣＧＸは、望ましくは、故障電圧を超えない範囲で最大許容駆動レベルを供給するように可能な限り大きくあるべきである。従って、式３の不等式は、近似等式として扱われても良い。
【００３５】
上記の結果は、スタックの異なるＦＥＴ間で違うように電圧を分割することが望まれる場合、又は最大ゲート−ソース間電圧が最大ドレイン−ソース間電圧とは異なる場合には適用され得ない。しかし、当業者は、適切に変形された仮定により、上記に対応する計算によってこのような様々な環境でもＣＧＸの好ましい値を難なく決定することができるであろう。キャパシタＣＧＸは、対応するＦＥＴＭＸのバイアス電圧を超える電圧を保持すべきであるから、金属−絶縁―金属（ＭＩＭ）キャパシタが適している。更に、（寄生）酸化物キャパシタとＭＩＭキャパシタの両方のキャパシタンスは、幾何学の一次関数である。従って、例えばリソグラフ変数のような、ある製造変数は、どちらの種類のキャパシタンスでも同様の効果を有し、このような変数に夫々影響されないこのようなキャパシタンスの比率を残しうる。
【００３６】
図３は、例となるマッチング、カップリング及びフィルタリングブロック３００を示す。このブロック３００は、図１で示されるように、駆動出力ノード１０６とアンテナ１１０との間に配置されうる。マッチング機能は、当業者に周知である方法で、通常は５０Ωであるアンテナの特性インピーダンスＺＯＵＴを駆動出力ノード１０６の特性インピーダンスへ変換する（両インピーダンスとも動作周波数ｆＯでのインピーダンスである。）。カップリングキャパシタＣＣ３０２は、駆動出力ノード１０６から直流を遮断し、キャパシタ３０２のいずれか一方の側から筐体接地１１２又は回路共通部１０４に対するインピーダンスよも少ない、望ましくはずっと少ないｆＯでのインピーダンスを有するよう選択されうる。マッチング回路３００は、インダクタＬＡ３０４及びキャパシタＣＡを有するＡフィルタ素子を有する。Ａフィルタ素子は、集積回路の一部として製造されても良い。マッチング回路３００は、また、（図１のアンテナ１１０の基準である）筐体接地１１２に対してインダクタＬＢ３０８及びキャパシタＣＢ３１０を有するＢフィルタ素子を有する。カップリングキャパシタＣＣ３０２、並びにインダクタＬＢ３０８及びキャパシタＣＢ３１０は、ＰＡとともに集積回路上に製造されても良いが、これらのデバイスの幾つかは、通常、集積回路の外部である。
【００３７】
［３．シャントフィルタ］
図４は、図１で表されるようなｉ級ＰＡで用いられうるシャントフィルタ４００を表す。シャントフィルタ４００のノード４０２は、図１の駆動出力ノード１０６へ接続され、反対のノード４０４は、図１の回路共通電位１０４へ接続されうる。シャントフィルタ４００は、１又はそれ以上の特定の周波数の夫々で極小インピーダンスを供給しうる。最小インピーダンスは、（例えば、駆動素子２００及びＲＦチョークＬＳ１０８によって生成される）駆動回路インピーダンスと整合されうる。シャントフィルタ素子は、駆動素子２００を有する集積回路の一部として製造されても良く、シャントフィルタ４００の素子を流れる電流のループ領域を低減する。
【００３８】
図１のシャントフィルタ４００は、例えばｆＯで１／４波長等の適切な長さに亘って実質的に分布したリアクタンス素子から製造された伝送線路フィルタであっても良い。このような伝送ラインは、例えば図６で表され、以下で更に詳細に説明されるフィルタ６００等のｆＯで最大インピーダンスを有する共振回路を介して回路共通部へ結合されても良い。シャントフィルタ４００のこのような構成は、ｆＯの夫々の偶数高調波での極小インピーダンス最小値（約０）と、ｆＯの夫々の奇数高調波での極大インピーダンスとを供給する。更に簡潔に述べると、このような構成は、通常、全ての奇数高調波を反射し、全ての偶数高調波を短絡して、Ｆ級ＰＡのような動作を実行すると考えられても良い。
【００３９】
しかし、ｉ級ＰＡでの使用のための図４で表されたシャントフィルタ４００は、一般に、このような伝送線路フィルタとは異なる。第１に、シャントフィルタ４００は、分割されるよりもむしろ、ひとまとめにされた素子を用いる。結果として、極小インピーダンスは、共振周波数（例えばｆＯ）の全ての奇数高調波又は全ての偶数高調波でよりもむしろ、選択された周波数で生じうる。第２に、フィルタは、極小インピーダンスの零以外の値を意図的に生じさせるよう直列抵抗素子を用いても良い。例えば、対応する周波数（又は、代替的にｆＯ）での駆動回路のインピーダンスを整合させるように極小インピーダンスの最小値を制御することが有効でありうる。図４に表された回路と、従来の伝送線路フィルタとの間のこのような相異の結果として、電流ループを流れる電流の大きさは減少しうる。更に、駆動素子の電力消費は、選択された最小インピーダンスに対応する周波数で減少しうる。
【００４０】
図４で、第１のシャントフィルタ素子は、ＬＳＦ１４０６と、ＲＳＦ１４０８と、ＣＳＦ１４１０とを有する。これらの構成要素は、特定の周波数で極小インピーダンスを生じさせ、このとき、インピーダンスは、より高い及びより低いいずれの周波数でも増大する。スイッチＳ１４１２は、更なるキャパシタＣＳＦ３４１４とともに、第１のフィルタ素子の最小インピーダンスの周波数を調整するための随意的な回路を表す。明らかなように、第１のフィルタ素子の直列キャパシタの実効値は、Ｓ１が閉じられて、ＣＳＦ３４１４がＣＳＦ１４１０と並列配置される場合に増大する。
【００４１】
当然、このような周波数調整は、多種多様な方法で実行されうる。例えば、Ｓ１４１２は、電子的に周波数を切り替えるＦＥＴであっても良い。更に、又は代替的に、ＣＳＦ１４１０及び随意的なＣＳＦ３４１４は、（バラクタでの直流電圧のための適切な制御回路の対応する追加部分を有する）バラクタであっても良い。更に、キャパシタＣＳＦ３４１４は、スイッチＳ１がキャパシタＣ１４１４をバイパスするよう構成されうる場合に、ＣＳＦ１４１０に対して、並列接続ではなく、直列接続で配置されても良い。また更に、同様の技術は、キャパシタンスよりもむしろ、インダクタンスを変更するために用いられても良い。例えば、スイッチＳ１４１２は、第１のシャントフィルタ素子の実効インダクタンスを変更するように、第２の誘導性素子を選択的にバイパスしても良い。
【００４２】
第２のシャントフィルタは、インダクタＬＳＦ２４１６と、抵抗素子ＲＳＦ２４１８と、キャパシタＣＳＦ２４２０とを有する。シャントフィルタ４００の第２のフィルタ素子（又は、実際には、いずれかの更なるフィルタ素子）の共振周波数は、第１のフィルタ素子に対して上述されたのと同様の技術によって変更されうる。実質的に抵抗性であり、且つ／あるいは零以外である最小インピーダンスを有することが有利であり得る。一実施例で、第１及び第２のフィルタ素子は、動作周波数ｆＯの二次高調波及び三次高調波の夫々で、極小インピーダンスを供給するよう設計されている。この極小インピーダンスは、駆動回路インピーダンスにほぼ等しい。２つのフィルタ素子のみが表されているが、更なる高調波が、望ましくは、更なるフィルタ素子（図示せず。）により扱われうる。
【００４３】
図１１は、マッチング及びカップリング回路３００並びにシャントフィルタ４００に関する代替回路の回路図である。図１１のＺｄｒｉｖｅ及びＺＯＵＴは、図１で示されたように接続されている。ＣＣ３０２は、図３と実質的に同じであり、アンテナ出力部からのＰＡの直流分離を提供する。シャントフィルタは、主としてＣＳＦ９８０及びＬＳＦ９８２から成る並列共振回路を有し、ＣＳＦ９８０及びＬＳＦ９８２は、ともに、ｆＯで共振するタンク回路として機能する。ｆＯの全ての整数高調波周波数は、Ｒｄｒｉｖｅ９８４を介して結合されている。Ｒｄｒｉｖｅ９８４は、望ましくは、ＰＡスイッチング回路の特性駆動インピーダンスにほぼ等しいように選択される。それによって、ｆＯの全ての高調波は、駆動インピーダンスで終端される。ある実施例で、例えばｆＯ近辺で夫々共振する２個の並列なタンク回路のような、代替のフィルタ処理がＲｄｒｉｖｅ９８４の上流に直列に配置されても良い。二重タンク回路は、実質的に同一の周波数で共振して、ｆＯでのインピーダンスを増大させ、一方ｆＯでの電力損失を低減させるよう、又は僅かに異なる周波数で共振して、回路が製造公差を緩和するほど高いインピーダンスを有するところの周波数の範囲を広くするよう構成されうる。シャントフィルタの後に、マッチング及びフィルタリング回路９９０が、２つの相違点を除いて、図３で表された回路と同じように配置されうる。第１の相違点は、カップリングキャパシタＣＣ３０２が削除されている点であり、第２の相違点は、ＣＡ３０６がカップリングキャパシタＣＣ３０２のアンテナ側にあって、回路共通電位１０４ではなく接地１１２へ結合されている点である。２つの共通電位は、ある集積回路レイアウトで効果的に同じにされても良い。
【００４４】
［４．電力増幅器の出力電力制御］
図５は、図１の１つの可能なシャント電力制御回路５００の素子を表す。電力制御入力部５０２は、筐体接地１１２に対してバイアスを生じうる。（例えば、ボンドワイヤのインダクタンスを反映しうる）誘導性インピーダンスＬｇ１５０４は、筐体接地１１２と、電力制御ＦＥＴＭＰＣ５０６のソースとの間に表されている。接続部５０８は、図１の回路共通電位１０４へ結合されても良い。インダクタンスＬｇ２５１０は、通常、電力制御回路のバイパスキャパシタＣＰＣ５１２に直列に存在する。直流電圧ＶＤＤが筐体接地１１２に対するとすると、ＣＰＣ５１２の両端に発生した十分に直流である電圧は、回路共通電位１０４に対して実効供給電圧を減らしうる。
【００４５】
他の技術は、また、特にＦ級構成で動作する場合に、図１に示された回路の出力電力を制御するために使用されても良い（矩形波入力制御）。このような他の技術は、図５に関して上述されたシャント電力制御に加えて、又はそれに代わって、使用されても良い。
【００４６】
第１の例として、同じく図２を参照すると、ＦＥＴＭ２２０８．．．ＭＮ２１６のバイアス電圧は調整されても良い。効率は下がるが、電力出力は更に急速に減少しうる。上述されたように、バイアスは、通常、ＶＢＸ＝Ｘ（Ｖｐｅａｋ）／２Ｎであるように設定されうる。しかし、ＶＢ２が計算値を相当に下回るまで減少する場合には、（高調波終端を有するｉ級動作での）出力電圧Ｖｄｒｉｖｅはまた下降する。従って、例えば、回路は、Ｍ２２０８のゲートでの実効平均電圧が制御可能なように減少しうる点を除いて、図７に示されるように構成されても良い。これは、ＲＢ１７０８の値を可変とすることによって（例えば、並列ＦＥＴを用いて）実現されうる。代替的に、ＲＢ１７０８の値は減少し、ＲＢ１７０８は、基準２０２よりもむしろ、可変な電圧源へ結合されうる。バイアス電圧が減少することにより、駆動出力でも相応の減少が生ずる。以下で更に詳細に記述されるように、図７の自己調整バイアス供給回路は、ＲＢＮでのバイアスが、Ｍ２のゲートでの電圧を変化させることによって引き起こされるＶｄｒｉｖｅ（ｐｅａｋ）の減少に徐々に追随することを可能にする。
【００４７】
ＰＡ出力電力は、また、駆動信号の振幅を変化させることにより制御されても良い。駆動素子の導通インピーダンスは、より低い振幅の矩形波により駆動される場合に、より高くなり、より小さな実効駆動電圧をもたらす。この技術の効率は、通常、変化するバイアス電圧の効率に相当する。
【００４８】
図１２及び１４に関して後述されるように、直列レギュレータ回路は、単独で、あるいは１又はそれ以上の他の電力制御技術とともに、ＰＡの出力電力を制御するために使用されても良い。
【００４９】
［５．代替の電力増幅器の実施例］
図６は、多目的なＰＡアーキテクチャを形成するよう図１のシャントフィルタ４００と同様の方法で用いられうるフィルタ回路６００の簡単化された回路図である。図１の駆動出力ノード１０６は、１／４波長伝送線路６０２と、カップリングＣＣ１６１２とを介して出力フィルタ部へ結合されても良い。出力フィルタ部は、動作周波数ｆＯで共振するＬＯＦ１６１０及びＣＯＦ１６０８の並列結合を有しうる。シャントフィルタ４００の幾つかの実施例とは異なり、図６の出力フィルタ部は、通常、ＰＡ集積回路の一部ではなく、従って、回路共通部よりもむしろ筐体接地１１２を基準とする。接地１１２に対するこのバイパスフィルタのインピーダンスは、周波数がｆＯから逸脱するにつれて急速に低下し、従って、動作周波数の高調波は、伝送線路６０２の出力フィルタ端部へ効果的に短絡される。従って、適切に調整された１／４波長伝送線路の定在波は、Ｚｄｒｉｖｅノードで見られるように、夫々の奇数高調波では高いインピーダンスを、夫々の偶数高調波では低いインピーダンスを供給する。ＺＯＵＴノード６０４は、図１に示されるように、更なる出力フィルタ部１１６〜１１８と、ＲＦスイッチ１２０と、アンテナ１１０とへ結合されても良い。マッチング回路（図示せず。）が、また、必要とされても良く、これは、カップリングキャパシタＣＣ３０２が削除される以外は図３で表される回路と同様である。このような更なるフィルタリング及びマッチング回路、又はそれに結合された伝送線路は、動作周波数ｆＯでの抵抗インピーダンスＲＯＵＴｅｑｕｉｖ６０６としてフィルタ回路６００に理想的に現れる。
【００５０】
上述されたように変形されると、図１の回路は、Ａ級、Ｂ級、Ｃ級、Ｅ級又はＦ級のＲＦ電力増幅器として動作しうる。Ａ級動作では、入力信号１０２は正弦波であり、図２のＭ１２０２を流れる電流を零にさせない。Ｂ級動作では、入力信号１０２は正弦波であるが、Ｍ１２０２はその周期の５０％しか導通しない（導通角１８０度）。Ｃ級動作では、１８０度よりも少ない導通角を有し、これによりＢ級動作と比べてある程度の効率改善がもたらされる。いずれの場合にも、ＦＥＴＭ２からＭＮはＭ１にスレーブし、図２のＦＥＴスタックは、実質的に単一デバイスとして機能する。図１の回路は、また、Ｆ級に関する構造においてｉ級ＰＡとして動作しても良いが、動作周波数の高調波に対して散逸的な終端を有する。
【００５１】
図１の回路は、上述されたように構成されており、更にＦ級のＲＦ電力増幅器として動作しても良い。Ｆ級動作では、入力信号は、望ましくは、回路２００を正確に５０％のデューティーサイクルで導通させるデューティーサイクルを有する矩形波である。Ｆ級動作より得られる出力電圧は、一般に、導通デューティーサイクルが５０％から外れる場合に大幅に増大する。残念ながら、従来の製造部品のばらつきは、デューティーサイクルを５０％から逸脱させる傾向を有しており、結果として、回路は、駆動素子の全耐圧容量を安全且つ確実に利用することができない。
【００５２】
［６．代替のバイアス及びスレーブ］
ここで記述されるようなＦＥＴスタックの実施例は、そのソースへ結合された基準電圧に対してそのゲートへ結合された駆動信号を受信する単入力ＦＥＴを有しうる。スタックの残りのＦＥＴは、それらが単入力ＦＥＴでの導通の制御下で導通するように、単入力ＦＥＴへスレーブされうる。ＦＥＴスタックの他のＦＥＴが単入力ＦＥＴにスレーブされるところの方法は、ＦＥＴに適切にバイアスをかけるために用いられる方法と協働する。従って、スレーブ化及びバイアスは、同時に扱われる。
【００５３】
一般に図１に従うＲＦ電力増幅器では、（回路共通電位１０４に対する）駆動出力ノードのピーク電圧は、しばしば、利用可能な供給電圧ＶＤＤの２倍を超えうる。そのようなものとして、図２のドライバ素子に必要とされるバイアス電圧は、容易には利用可能ではない。この欠点は、例えば、電荷ポンプへの償還により改善されうる。最小限の雑音発生の観点から望ましい電荷ポンプについては、周知且つ同時継続の米国特許出願１０／６５８，１５４「低雑音電荷ポンプ方法及び装置（Ｌｏｗ−Ｎｏｉｓｅ Ｃｈａｒｇｅ Ｐｕｍｐ Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ）」で記載されている。この文献は、本願にその全体を参照することにより援用される。そこで詳細に記載されるように、低電流電圧源は、如何なる所望の電圧でも容易に発生させられる。このような電圧源は、必要に応じ、図２のバイアス電圧入力ＶＢ２２１０からＶＢＮ２１８のいずれかへ供給されうる。
【００５４】
図７は、ＦＥＴスタックのＦＥＴにバイアスをかけるために使用されうる自己調整バイアス供給源を表す。図２と同じく、単一入力２０６は、単入力ＦＥＴＭ１２０４のゲートへ結合されている。ＦＥＴＭ１２０４のソースは、ＶｄＲＥＦ２０２へ結合されており、一方、そのドレインは、Ｍ２２０８．．．ＭＮ２１６を含むスタックの夫々の次のＦＥＴに直列に結合されている。スタックの最後のＦＥＴＭＮ２１６のドレインは、Ｖｄｒｉｖｅ２２４へ結合されている。Ｖｄｒｉｖｅ２２４を反映するバイアス電圧を供給するよう、ダイオード（又は等価なもの）ＤＢ７０２は、バイアス供給キャパシタＣＢ７０４をＶｂｉａｓ７０６へと充電する。Ｖｂｉａｓは、ＶｄＲＥＦ２０２に対するＶｄｒｉｖｅ２２４のピーク値であるＶｐｅａｋまでほぼ充電しうる。ＣＢ７０４に関連する時定数が十分に長いならば、Ｖｂｉａｓは、実質的にこの値のままである。時定数は、ＲＢ１７０８，ＲＢ２７１０，．．．，ＲＢＮ７１２を含むＮ個の抵抗を有する抵抗分圧器の、ＶｄＲＥＦ２０２への抵抗を掛け合わされたＣＢ７０４のキャパシタンスの積である。この分圧器の総抵抗は、ＲＢｓｕｍで表される。
【００５５】
上記の式１、２及び３に関して、“Ｘ”はスタック内の特定のＦＥＴの部分を表し、Ｎはこのようなスタック内のＦＥＴの総数を表す。全てのＦＥＴがほぼ同一であるとすると、以下：
ＲＢ１＝ＲＢ２＝．．．＝ＲＢ（Ｎ−１） （式４）
が得られ、従って：
ＲＢＮ＝（Ｎ−１）ＲＢ１ （式５）
となる。
【００５６】
式１〜５を考慮して、スタックの最後のＦＥＴ（Ｘ＝Ｎ）に関して：
（ＣＧＸ＋ＣＯＸＸ）＝ＣＯＸ（Ｎ−１）／（Ｎ−２） （式６）
ＲＢＸ（ｅｑｕｉｖ）＝ＲＢ１（Ｎ−１）／２ （式７）
ＲＢ１≧２０（Ｎ−２）／［ＣＯＸ（（Ｎ−１）２ｆＯ］ （式８）
が得られる。従って、Ｎ＝３に関して、ＲＢ１≧５／ＣＯＸ／ｆＯとなり、ＲＢ１は、（ＣＯＸ及びｆＯの所定の値に関して）Ｎが大きくなるにつれて単調に減少する。
【００５７】
上述された抵抗分圧器の総抵抗ＲＢｓｕｍは、より低い（Ｎ−１）の抵抗がＲＢ１であって、最端部（即ち、Ｎ番目）の抵抗がより低い抵抗の和である場合に、単純に２（Ｎ−１）ＲＢ１である。Ｖｂｉａｓ７０６でのリップルは、時定数ＣＢ（ＲＢｓｕｍ）が１０／ｆＯ以下であるならば、容認できるほどに低くなりうる。その基準を式８と結び付けると：
ＣＢ≧ＣＯＸ（Ｎ−１）／（Ｎ−２）／４ （式９）
が得られる。従って、Ｎ＝３に関して、ＣＢ≧ＣＯＸ／２となる。Ｎが大きくなるにつれて、同じリップル電圧を実現するために必要とされる（ＣＯＸに対する）ＣＢの値は小さくなる。
【００５８】
大きなリップル電圧は必ずしも問題ではなく、ＣＢは、高速な自己調整応答が必要とされる場合に、望ましく、更に一層小さな値を取り得る。実際には、ＲＢＸ（ｅｑｕｉｖ）とともに夫々のゲートバイパスキャパシタＣＧＸにより達成されるフィルタリングを考慮すると、平均値は、Ｖｂｉａｓの主な考慮すべき事項である。しかし、Ｖｂｉａｓの平均値が、ＣＢでの十分なリップルの存在を含め、如何なる理由でもＶｐｅａｋを極めて下回って低下することが許容されるならば、当業者には明らかであるように、抵抗分圧器が然るべく調整されるべきである。
【００５９】
図８は、ＦＥＴＭ３及びその上のＦＥＴ（Ｘ≧３）にバイアス及びカップリングを供給するための代替案を表す。基準８０２は、単入力ＦＥＴＭ１８０４のソースへ結合されており、Ｍ１８０４のゲートは、入力信号８０６へ結合されている。Ｍ１８０４のドレインは、第２のＦＥＴＭ２８０８のソースへ結合されている。バイアス電圧は、バイアス入力部８１０へ印加されている。バイアス入力部８１０は、バイアス抵抗ＲＢ８１２を介してＭ２８０８のゲートへ、及び比較的大きなキャパシタンスＣＧ２８１４へ結合されている。Ｍ２８０８のドレインは、スタックの第３のＦＥＴＭ３８１６のソースへ結合されている。Ｍ３８１６のドレインは、存在するならば、更なるＦＥＴ段へ結合されうる。しかし、最終段のＦＥＴＭ３８１６のドレインは、図８で示されるように、出力ノードＶｄｒｉｖｅ８１８へ結合されている。
【００６０】
ＦＥＴＭ３８１６のゲートは、ツェナーダイオードＤＺ８２２を介して前段のＦＥＴＭ２８０８のゲートへ結合されている。ＤＺ８２２は、Ｍ３のＶＤＳのほぼ所望の最大値で導通閾値を有しても良い（ツェナーダイオードと同じように動作する回路がＤＺ８２２の代わりに用いられても良い。）。下付き文字“Ｙ”によって示される更なるＦＥＴ段が加えられても良い。このような更なる段に関して、対応する更なるツェナーダイオードは、ＤＺ８２２と同じ方法で使用されうる。即ち、更なるツェナーダイオードは、そのアノードを更なるＦＥＴＭＹのゲートへ、且つそのカソードをＭ（Ｙ−１）のゲートへ結合される。
【００６１】
［６−Ａ．代替の積層ＦＥＴスイッチ構成及び拡張］
図１〜８に関して先に説明されたＦＥＴスタックは、ＮチャネルＦＥＴ（Ｎ−ＦＥＴ）を用いる。ＰチャネルＦＥＴ（Ｐ−ＦＥＴ）スタックは、夫々の電圧と、スタックに結合された有極部品の極性を反転させることにより、同様に製造されうる。Ｐ−ＦＥＴスタックの基準電圧は、一般的に、第１の単入力ＦＥＴＭＰ１のソースへ結合されうる。このような逆回路は、上述されたＮ−ＦＥＴスタック回路と実質的に同じ原理に従って動作する。例えば、Ｖｄｒｉｖｅ８１８は、全てのＦＥＴがＰチャネルであって、且つツェナーＤＺ８２２接続が反転される（アノードとカソードとが交換される）ならば、図８の基準８０２に対して負となりうる。
【００６２】
図９は、ＮチャネルＦＥＴＭＮ１９０２、ＭＮ２９０４及びＭＮ３９０６を有するＮチャネルＦＥＴスタック、並びにＰチャネルＦＥＴＭＰ１９０８、ＭＰ２９１０及びＭＰ３９１２を有するＰチャネルＦＥＴスタックの両方を用いる、例となる回路である。Ｄ級動作では、入力矩形波は、Ｎ−ＦＥＴスタックへ入力部９１６において共通電位９１４に対して供給され、且つキャパシタＣＧＰ１９１８を介してＭＰ１９０８のゲートでＰ−ＦＥＴスタックの入力へ結合されている。バイアス電圧は、例えばＰ−ＦＥＴスタックの基準ＶＤＤ９３０を下回るＶＧＳ（ｏｎ）の２分の１に設定されており、バイアス抵抗ＲＢＰ１を介してＭＰ１９０８に供給されうる。代替的に、キャパシタＣＧＰ１９１８及びバイアス抵抗ＲＢＰ１９２０は削除され、入力部９１６及びＭＰ１９０８のゲートは、夫々、代わりに、非オーバーラップクロック発生器（図示せず。）によって駆動されても良い。
【００６３】
Ｎ−ＦＥＴのＭＮ２９０４及びＭＮ３９０６の制御は、（Ｎ＝３の場合に）図２に関して説明された制御と実質的に同じである。ＭＮ２９０４のゲートは、比較的大きな値を有するキャパシタＣＧＮ２９２２を介して共通電位へ結合（即ち、デカップリング）されており、バイアス抵抗ＲＢＮ２９２４を介して約（ＶＤＤ／３）の電圧にバイアスされうる。ＭＮ３９０６のゲートは、図２に関して説明されたように計算された値を有するキャパシタＣＧＮ３９２６を介して共通電位とデカップリングされており、バイアス抵抗ＲＢＮ３９２８を介して（ＶＤＤ／２）の電圧にバイアスされうる。
【００６４】
Ｐ−ＦＥＴスタックは、Ｎ−ＦＥＴスタックと同様に制御される。バイアス電圧の極性は反転され、この場合にはＶＤＤ９３０であるＰ−ＦＥＴスタックの基準電圧を基準とする。Ｐ−ＦＥＴのゲートを容量的にデカップリングするために、Ｐ−ＦＥＴの基準電圧がＶＤＤ９３０であるという事項は、ＶＤＤが、通常は、Ｎ−ＦＥＴの基準である回路共通電位９１４に密に結合されるので、僅かにしか相違を生じないと見込まれる。従って、キャパシタ９３２及び９３６のデカップリングは、代替的に、回路共通電位９１４へ接続されても良い。しかし、示されるように、ＭＰ２９１０のゲートは、比較的大きなキャパシタＣＧＰ２９３２を介してＶＤＤへデカップリングされており、バイアス抵抗ＲＢＰ２９３２を介して約２ＶＤＤ／３へバイアスされている。ＭＰ３９１２のゲートは、キャパシタＣＧＰ３９３６を介してＶＤＤへデカップリングされている。ＣＧＰ３９３６の値は、Ｘ＝３及びＮ＝３の場合に図２に関して説明されたように計算されうる。ＭＰ３９１２のゲートは、バイアス抵抗ＲＢＰ３９３８を介して約ＶＤＤ／２へバイアスされている。
【００６５】
出力電圧Ｖｄｒｉｖｅ９４０は、導通しているのがＮ−ＦＥＴスタックかＰ−ＦＥＴスタックかどうかに従って、共通電位とＶＤＤとの間で駆動されうる。出力電圧Ｖｄｒｉｖｅ９４０は、図１０を参照して更に詳細に以下で説明されるように、シャントフィルタ９５０によってシャントフィルタをかけられ、マッチング及びカップリング回路９６０によって処理されうる。マッチング及びカップリング回路９６０から、信号は、通常、伝送線路、１又はそれ以上の更なるフィルタ部、及びＲＦスイッチ（図示せず。）を介して、アンテナ９４２へ送られうる。
【００６６】
図９のシャントフィルタ９５０は、図４又は図６に示されたものに同様であっても良い。図９のマッチング及びカップリング回路９６０は、例えば、図３に示されたものと同様であっても良い。しかし、図１０は、図９の回路のブロック９５０及び９６０の両方に用いられ得るフィルタリングを表わす。キャパシタＣＳ９５２は、シャントフィルタ９５０として働きうる。図１０の残りの構成要素は、図９のマッチング及びカップリング回路９６０として機能しうる。インダクタＬＣ９５４は、物理的なカップリング接続を有しうる。カップリングキャパシタＣＣ９６２は、直流を遮断する働きをする。ＬＡ９６４、ＣＡ９６６、ＬＢ９６８及びＣＢ９７０は、出力インピーダンスＺＯＵＴに整合するために構成されうる。出力インピーダンスＺＯＵＴは、通常、５０Ωである。
【００６７】
［７．モノリシック構造で集積された中電力デュアルバンドＲＦ送信機］
ＲＦ送受信機は、例えば図１２に表わされたデュアルバンドＲＦ送受信機のように、通常、図１２の項目１２２６又は１２５６のような受信信号増幅器を有する。このような受信信号増幅器は、通常、低雑音増幅器（ＬＮＡ）であり、アンテナから受信された信号を調整するために用いられる。ＲＦフロントエンドは、ＬＮＡを必ずしも含まないＲＦ送受信機回路と考えられることがある。
【００６８】
ほとんどのＲＦ送受信機で、ディスクリート集積回路（ＩＣ）は、完全なＲＦフロントエンド部を作るためにモジュールと一体化されるべきである。通常は、少なくともアンテナスイッチは、ＰＡとは異なる別々のＩＣ上に作られ、しばしば、多数の更なるディスクリートＩＣが、ＲＦフロントエンドモジュールを作るために外部配線を介して接続されなければならない。夫々のこのようなディスクリートＩＣは、それに含まれるディスクリートＩＣが異なるロットから提供される場合、又は同じタスクを実行する他のＩＣとは違うふうに設計され、作られた場合でさえ、適切にそのモジュール機能を確実にする特定の性能要件によって決定されるべきである。このような性能要件は、種々様々なものを組み合わせて作った柔軟性及び信頼性を達成するためにこのように作成されており、これらのデバイスと一体化されるディスクリートＩＣのための費用を相当に必要とする。
【００６９】
多重ＩＣ送受信機モジュールにおけるＰＡは、通常、要求に応じて十分な電力の信号を生成する。アンテナスイッチユニットは、期待されるアンテナインピーダンス（例えば、５０Ω）に整合された送信信号、又は受信信号入力のいずれか一方へアンテナ（より正確には、アンテナ接続部）を結合する。しかし、アンテナ接続部又はアンテナへのダメージは、アンテナ接続線路からアンテナ接続点へ反射されたインピーダンスを、その期待値から大幅に変化させうる。このような場合に、大きな電圧定在波（ＶＳＷ）は、その反射インピーダンスと、送信信号が整合される期待値との間で結果として得られる不整合によって引き起こされうる。通常動作中に期待されるよりもずっと大きい電圧偏位が、このような不整合により誘引されたＶＳＷの結果として発生しうる。アンテナスイッチの耐圧要求は、通常、このような不整合状態の下でのダメージを回避するよう、通常のピーク動作電圧よりもずっと高く設定される。
【００７０】
例えばアンテナスイッチのような電力切替え回路におけるスイッチングデバイス（例えばＦＥＴ）によって占有されるＩＣ面積は、それらが耐えることができる電圧の２乗で増大しうる。従って、所要の耐圧を半分にすると、スイッチデバイス面積は１／４まで低減される。更に、これらのデバイスは、アンテナ切替え回路によって使用されるＩＣ面積の大半を占めるから、ＩＣ面積（ひいては製造費用）の非常に大幅な節約が、それらの所要の耐圧を下げることにより実現されうる。このような低減は、ディスクリートＩＣが送受信機全体を作るために結合されるべき場合には現実的ではない。しかし、ＰＡから、アンテナスイッチを介して、更にアンテナ接続部まで全てのデバイスを含む単一ＩＣは、高い不整合により誘引されたＶＳＷに対して保護するよう、信頼性のある内部カップリング及び密なデバイス整合を活用しうる。集積に関するこれらの利点に起因して、デバイス面積の大幅な節約が、同等に機能する送受信機を作るようディスクリートＩＣを一体化することに比べて、達成可能である。
【００７１】
図１２は、このような集積保護の利益を享受するよう構成されたデュアルバンド送受信機の主要なＲＦ部の簡単なブロック図である。第１の動作周波数ＦＯ１での低レベル信号は、同じＩＣチップ上にある（しかし、必ずしもその必要はない。）供給源から入力ノード１２０２へ結合される。信号は、増幅器１２０４により示されるような、如何なる適切な増幅器によっても増幅される。増幅器１２０４により生成された信号は、パルス調整回路１５００が矩形性を改善するよう、更に、望ましくは、最終的に電力増幅器（ＰＡ）１２０６に結合される波形のデューティーサイクルを調整するよう設けられる場合には、好ましい矩形形状から著しく外れても良い。
【００７２】
パルス調整回路１５００の出力は、ＰＡ１２０６への入力である。ＰＡ１２０６は、電源１１４から、直列レギュレータ１４００及びＲＦチョーク（ＲＦＣ）ＬＳ１０８を有する電源調整素子を介して電力を引き込んで、ＰＡ出力信号を発生させる。ＰＡ出力信号は、入力信号、ＰＡ回路素子、及び電源調整素子から生ずる特性インピーダンスを有しており、一般的に、アンテナノード１２１４で期待されるインピーダンスとは異なる。カップリング、マッチング及びフィルタリング回路は、例えばブロック１２１０によって表されるように、必要とされても良い。このような回路は、直流を遮断しながら、ＰＡ出力信号をアンテナスイッチへ結合し、更に、所望のアンテナノードインピーダンス（例えば５０Ω）へとＰＡ出力インピーダンスを変換しうる。それは、また、ＰＡ出力信号をアンテナスイッチ１７００のＡ入力部へ結合する前に、ＰＡ出力信号から、例えばＦＯ１の高調波などの不要な信号成分をフィルタ処理しうる。別々の接地が設計優先の問題として保持される場合には、カップリング、マッチング及びフィルタリングブロック１２１０の出力は、接地基準１１２を基準としても良い。接地基準１１２は、回路内の他の場所で使用される回路共通基準１０４とは区別されても良い。アンテナスイッチ１７００は、ＩＣチップから分離されうるアンテナへ、例えば伝送線路によって、結合されるアンテナノード１２１４へ信号を選択的に結合する。
【００７３】
ＰＡ（及び全ての介在する回路）と同じＩＣチップ上でのアンテナスイッチのアンテナ接続の有効性は、アンテナスイッチ回路によって、ＰＡによって、又はカップリング、マッチング若しくはフィルタリング素子によって耐えられるべき最大の電気的ストレスを確実に制限する機会を提供する。出力センサ１６００は、電気的ストレスを検知して、電気的ストレスが過度である場合にＰＡにその出力を下げさせる信号を供給するよう、アンテナノード１２１４へ結合されても良い。この目的のために、出力センサ１６００の出力部１２２０は、ＰＡ制御ブロック１３００の入力部Ｂへ結合されている。ＰＡ制御ブロック１３００へのＡ入力部１２２４は、ＰＡ出力信号の包絡線振幅を調整するよう振幅制御信号を受信しても良い。この入力部は、また、ＰＡからの出力を制限する、あるいは終端するために使用されても良い。Ａ及びＢの両入力部は、ＰＡ制御ブロック１３００から直列レギュレータブロック１４００へ結合された出力Ｄに影響を及ぼしうる。ＰＡ制御ブロック１３００へのＣ入力部１２２２は、ブロック１３００からのＥ出力を制御する情報又は信号を供給しても良い。Ｅ出力部は、ＰＡ１２０６へ入力される矩形波のデューティーサイクルを制御するようパルス調整回路１５００へ結合されても良い。デューティーサイクル制御は、例えば、ＰＡ出力信号の電力レベルを下げるよう他の手段を設けても良い。入力部１２０２からの信号経路は、ｆＯ１を含む動作周波数の第１の帯域に関して調整されても良い。
【００７４】
アンテナスイッチ１７００は、入力部Ａでの第１の帯域送信信号からアンテナノード１２１４を選択的に切り離し、第１の受信帯域に関してアンテナから受信前置増幅器１２２６へと受信された信号を伝送するように代わりに出力部Ｂへアンテナノード１２１４を結合する。望ましくは、受信前置増幅器１２２６（及び１２５６）は、低雑音増幅器（ＬＮＡ）である。ＬＮＡは、ここで説明されるような集積されたフロントエンドに必ずしも含まれないが、それらは、通常、完全な送受信機回路に含まれる。受信前置増幅器１２２６からの出力は、存在するならば、同じＩＣチップ上又はその外部の更なる第１の受信帯域回路へ伝送されても良い。アンテナスイッチ１７００は、同様に、アンテナノード１２１４を第２の受信帯域前置増幅器１２５６へ選択的に結合して、アンテナから第２の受信帯域出力ノード１２５８への信号を増幅する。その出力は、ＩＣチップ上又はその外部の更なる第２の受信帯域回路へ伝送されても良い。
【００７５】
同様に、第１の送信帯域回路に関して先に説明されたように、第２の動作周波数帯域内の第２の動作周波数ｆＯ２にある送信信号は、入力部１２３２へ供給されて、増幅器１２３４により増幅されても良い。増幅器１２３４から出力される信号のデューティーサイクル及び波形は、ＰＡ制御ブロック１３０１の制御下にあるパルス調整回路１５０１によって調整されて、第２の帯域ＰＡ１２０７への入力として送られる。第２の帯域ＰＡ１２０７は、ＲＦチョーク１０９を介して、ＰＡ制御ブロック１３０１の制御下にある直列レギュレータ１４０１によって制限されるように、ＶＤＤ１１４から供給される電力を用いて第２の帯域ＰＡ出力信号を発生させうる。第２の帯域ＰＡ出力は、特性インピーダンスを有しており、ブロック１２１１を介してアンテナスイッチ１７００のＤ入力部へ結合される。ブロック１２１１は、信号を結合し、ＰＡ出力とアンテナノードインピーダンスとを整合させ、出力信号をフィルタ処理する。アンテナスイッチ１７００は、アンテナノード１２１４へＤ入力部を結合するよう制御される。信号は、アンテナノード１２１４からアンテナ１２１６へ伝送される。出力センサ１６００の出力部１２２０は、また、第２の帯域ＰＡ制御ブロック１３０１へのＢ入力部へ結合されても良い。これによって、過度の出力電圧は、第２の帯域ＰＡ出力信号を安全なレベルまで低減させられる。第２の帯域ＰＡ制御ブロック１３０１は、また、Ｃ入力部１２５２でのデューティーサイクル制御信号はもちろん、Ａ入力部１２５４での包絡線制御信号を受け取っても良い。
【００７６】
示されないが、望ましくは、制御回路は、関連するＰＡが作動する場合にのみ有効とされる。例えば１３００又は１３０１等のＰＡ制御ブロックの例となる回路は図１３に示される。例えば１４００又は１４０１等の直列レギュレータの例となる回路は図１４に示される。例えば１５００又は１５０１等のパルス調整回路の例となる回路は図１５に示される。ＰＡ１２０６又は１２０７は、図１のブロック４００などのシャントフィルタ、又は図１１の適切な素子とともに、図１のドライバ素子ブロック２００に関して説明されたように作られても良い。カップリング、マッチング及びフィルタリング回路１２１０及び１２１１は、図３又は図１０に関して先で説明されたように、あるいは同様のカップリング、マッチング及びフィルタリング効果を得られる如何なる他の方法で作られても良い。留意すべきは、図１１に示されるような回路が用いられるべき場合には、カップリングキャパシタ３０２はシャントフィルタの前に配置され、マッチング及びフィルタリングはブロック９９０と同じく、その後に設けられることである。
【００７７】
図１３は、ＰＡ制御ブロック１３００の回路例を表す。イネーブル入力部Ａ１３０２は、入力部１３０２がほぼ接地電位である場合に、出力部Ｄ１３０６が電流を引き込まないように、ＦＥＴ１３０４へ直接的に結合されても良い。出力部Ｄ１３０６への導通は、出力部１３０６が電流を導かない場合に、電流がＰＡへ供給されずに、図１４に関して以下で説明されるように出力電力を零まで低下させるように、図１４に示されるような直列レギュレータを介してＰＡ出力電力を制御しうる。ＦＥＴ１３０８は、抵抗１３１０及び１３１２によってバイアスされる。抵抗１３１０及び１３１２は等しい値を有し、例えば３０〜５０Ωといった公称値は工学上の便宜のために選択される。この構成は、低電圧ＦＥＴを保護して、ＦＥＴ１３０４、１３０８及び１３１４の全てのＶＧＤ、ＶＧＳ及びＶＤＳが著しくＶＤＤ／２を超えないことを確実にする。
【００７８】
電力検知入力部Ｂ１３１６は、抵抗１３１８へ結合されうる。抵抗１３１８は、約３０〜５０Ωであって、演算増幅器１３２２の利得１を確立するよう抵抗１３２０に十分に等しい。電力設定入力部Ｃ１３２４は、一実施例において、０Ｖから２＊Ｖｔｈ（ＦＥＴの閾値電圧）までに設定される。なお、Ｖｔｈは、０．４〜０．７Ｖであって、通常は約０．５Ｖであり、回路内で一貫している。演算増幅器１３２２の非反転入力は、ダイオード接続ＦＥＴ１３２８及び１３３０とともに抵抗１３２６（例えば３０〜５０Ω）を用いて、この電圧範囲を超えることを防止され、このようにして、選択されうる最大電力を制限する。当業者は、選択可能な出力電力を不変な回路設計最大値とするように、回路値及び回路設計を変更することができる。具体的には、ダイオード接続ＦＥＴ１３２８及び１３３０の一方又は両方は、例えば電力設定及び出力電圧制限の精度を向上させるよう、バンドギャップ基準を含む回路により置換されても良い。多数の他の技術、同様の効果を達成するために用いられても良い。電力検知入力Ｂ１３１６が電力設定入力電圧により定められた値を超える場合に、ＦＥＴ１３１４は、導通を中断して、出力部Ｄ１３０６への導通を妨げる。
【００７９】
ＰＡ制御ブロック１３００は、また、図１２のパルス調整回路１５００によって実行されるデューティーサイクル調整を制御するよう出力部Ｅ１５１２を設ける。基準電圧は、製造工程パラメータなどの要素に従って調整可能であって、入力部１３３２に供給される。この電圧は、等分抵抗１３３６及び１３３８の制御下で演算増幅器１３３４によって２倍にされる。当然、他の実施例では、図１３に示されるような回路の利得は、異なることが考えられ、例えば、１３３６及び１３３８などの、このような利得を設定する抵抗は、然るべく値が異なる。幾らかデューティーサイクルを低減することにより、ＰＡ出力電力は対応して低下し、それを零まで低減することにより、ＰＡ出力は全体的に抑制されうる。抵抗１３３６及び抵抗１３３８により従来の方法でその利得を制御されうる増幅器１３３４の入力部１３３８へ供給される基準電圧は、ブロック１５００の出力デューティーサイクルを制御するよう、出力部Ｅで電圧を発生させる働きをする。
【００８０】
図１４は、ＰＡへ供給される実効電圧を制限して、ひいてはＰＡ出力振幅を制限するための例となる直列レギュレータ回路１４００を表す。入力部１３０６へ供給される電圧は、ＶＤＤと比較して、ＰチャネルＦＥＴ１４０２を制御し、更に、いずれか２つのノード間の過電圧からＦＥＴ１４０２を保護するよう、抵抗１４０６及び１４０４を介して分割されている。ＰチャネルＦＥＴ１４０８は、ＦＥＴ１４０２と１４０８との間でほぼ同様に、ＶＤＤと出力部１４１４との間で発生した最大電圧を分割するように、抵抗１４１０及び１４１２によってバイアスをかけられている。出力部１４１４は、ＲＦチョークを介してＰＡへ電力を供給する。ＦＥＴ１４０２及び１４０８は、例えば、−０．４Ｖから−０．７Ｖの間のＶＧＳ閾値電圧を有する。抵抗１４０４、１４０６、１４１０及び１４１２は、全て実質的に等しく、例えば３０〜５０Ωであるよう工学上の便宜のために選択された大きさを有しても良い。これらの例となる値及び相対的値は、工学上の便宜のために変更されても良い。
【００８１】
図１５は、例となる信号調整回路１５００の回路図である。入力信号は、入力ノード１５０２で供給されて、ダイオード接続ＦＥＴ１５０４を介してインバータ１５０６の入力部へ結合されうる。ＦＥＴ１５０４のＶＤＳ閾値を加えた入力信号電圧がインバータ１５０６の閾値よりも低い場合には、インバータ１５０８の出力は低電位（ｌｏｗ）となる。しかし、入力信号の電圧がこの値を上回る場合には、ＦＥＴ１５０４は導通を中断する。その後、入力部１５０２の電圧が極めて高い（例えばＶＤＤ）場合でさえ、入力部からの電流は、入力電圧１５１２の制御下でＰチャネルＦＥＴ１５１０によって制限される。ＦＥＴ１５１０を流れるこのような電流は、インバータ１５０６への入力がそのスイッチング閾値を上回るまで、（約０．２５〜０．５ｐＦの金属−絶縁−金属、即ちＭＩＭキャパシタでありうる）キャパシタ１５１４を充電すべきである。その時点で、インバータ１５０６及び１５０８がキャパシタ１５１４を介する正のフィードバックにより急速に状態を変化させて、出力ノード１５１６で矩形端を生じさせる。立ち上がり及び立ち下がり時間は、主にインバータ１５０６及び１５０８による遅延により制限される。入力部１５０２での信号が、おおよそ、約５０％デューティーサイクルの矩形波である場合には、制御入力部１５１２での電圧は、出力デューティーサイクルが５０％から、零に達するほど任意により低い値へと低減される。入力信号は、出力デューティーサイクルの幅がより広いことが望まれる場合に、５０％を超えるデューティーサイクルを有するよう構成されても良い。
【００８２】
図１６は、検知ノード１６０２でピーク電圧を検知するための例となる回路１６００の回路図である。検知ノード１６０２は、例えば、図１２のアンテナノード１２１４へ直接的に接続されても良い。入力分割器は、比較的高い電圧を検知するために、示されるように使用されうる。例えば１ｋΩといった比較的低い抵抗値を有する４つのほぼ等しい抵抗１６０４、１６０６、１６０８及び１６１０が使用されても良い。ダイオード接続ＦＥＴ１６１２は、この電圧が高い場合に導通して、約２４ｋΩの抵抗１６１４を介して約１ｐＦのキャパシタ１６１６へ電流を供給する。抵抗１６１４及びキャパシタ１６１６によって決定される時定数が、（ＰＡ出力信号の所定のレベルに関して）出力電圧を上昇させうる如何なる事象の存続期間よりもずっと小さい限りは、多数の他の値が用いられても良い。例えば、アンテナインピーダンスを設計値から大幅に変化させて、高電圧定在波を発生させるアンテナの機械的事象は、発生するのに少なくとも数ミリ秒を要する。例となる回路１６００の約２４ｎｓの時定数は、このような事象存続期間を十分に下回る。しかし、それらの要素に起因するコーナー周波数は、回路発振を回避するために、一般的に、第１及び第２の帯域動作周波数ｆＯ１及びｆＯ２の両方を十分に下回るべきである。事象存続期間が１／ｆＯに近づく場合に、他の共通の回路設計配慮は、過電圧を防ぐほど十分に応答が速いことを確実にしながら発振を回避するよう、更に複雑な回路を必要としうる。
【００８３】
図１７は、アンテナスイッチの例となる回路１７００の簡単化された図である。このようなＲＦスイッチの設計及び製造に関する更なる詳細は、２００４年１０月１２日に出願され、「無線周波数信号を切り替えるスイッチ回路及び方法（Ｓｗｉｔｃｈ Ｃｉｒｃｕｉｔ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｓｗｉｔｃｈｉｎｇ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｓｉｇｎａｌｓ）」と題された米国特許番号６，８０４，５０２号で知られる。制御信号を供給する回路は、図示されない。更に、制御電圧は、望ましくは、ＶＤＤに近い高電位（ｈｉｇｈ）又は−ＶＤＤに近い低電位（ｌｏｗ）のいずれか一方であるべきである。−ＶＤＤ制御電圧を発生させるよう、負電圧発生器が有用であり、望ましくは、例えば、２００３年９月８日に出願され、「低雑音電荷ポンプの方法及び装置（Ｌｏｗ Ｎｏｉｓｅ Ｃｈａｒｇｅ Ｐｕｍｐ Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ）」と題された米国特許公開番号１０／６５８，１５４号に記載されるような低雑音回路が用いられる。このような低雑音電荷ポンプは、アンテナからの意図されない放射を回避するために重要である。
【００８４】
ポートノード１７８０は、スイッチ１７００の共通接続部である。図１２において、スイッチ１７００の共通接続部は、アンテナノード１２１４へ結合されている。共通接続部は、一般的に、１度に１つのＲＦポート（ポートＡ１７１０、ポートＢ１７３０、ポートＣ１７５０、又はポートＤ１７７０）のみへ結合される。夫々のＲＦポートは、対応する“＋”制御ノードと、対応する“−”制御ノードとを有する。ポートＡ、Ｂ、Ｃ及びＤに関して、“＋”制御ノードは、夫々、ノード１７０８、１７２８、１７４８及び１７６８であり、一方、“−”制御ノードは、夫々、ノード１７１８、１７３８、１７５８及び１７７８である。
【００８５】
共通接続部へＲＦポートを結合するよう、“高”電圧（〜ＶＤＤ）はポートの対応する“＋”制御ノードへ印加され、一方、“低”電圧（〜−ＶＤＤ）はポートの対応する“−”制御ノードへ印加される。その間に、“低”電圧は、他のＲＦポートに対応する夫々の“＋”制御ノードへ印加され、“高”電圧は、他のＲＦポートに対応する夫々の“−”制御ノードへ印加される。それによって、選択されたＲＦポートは、共通接続部へ結合され、一方、全ての他のＲＦポートは、接地へ結合されうる。従って、共通接続部１７８０へＲＦポートＡ１７１０を結合するよう、“高”電圧は制御ノード１７０８、１７３８、１７５８及び１７７８へ印加され、一方、“低”電圧は全ての他の制御ノード（１７１８、１７２８、１７４８及び１７６８）へ印加される。
【００８６】
全ての抵抗は、通常、同じ値を有する。ある実施例では、その値はおよそ３０〜５０Ωである。抵抗は、ＦＥＴ（例えばＭ１Ａ１７０１）の寄生ゲート容量の時定数が、その対応するゲート抵抗（例えば１７０４）の値とともに、ｆＯが制御されるＲＦ信号の最小周波数である場合に、１／ｆＯよりもずっと大きくなるように選択される。表される構成は、ＦＥＴスタック（例えば、ＦＥＴＭ１Ａ１７０１、Ｍ１Ｂ１７０２及びＭ１Ｃ１７０３から成るスタック、ＦＥＴＭ２Ａ１７０４、Ｍ２Ｂ１７０５及びＭ２Ｃ１７０６から成るスタックなど）の両端に現れる電圧を均一に分割する働きをして、圧縮効果を低減する。スイッチング機能を提供するＦＥＴスタック（例えば、ＦＥＴ１７０１、１７０２及び１７０３）は、説明のために示された３よりも多い又は少ないデバイスを有しても良い。少なくとも９個のデバイスから成るスタックが、うまく作られている。電圧ストレス分布一様性に起因して、幅広い信号電圧及び製造工程パラメータが適合されうる。
【００８７】
［集積回路の製造及び設計］
集積回路製造の詳細は、上記で示されていない。約２．４ＧＨｚで１Ｗより過度に出力電力を有するものも含め、幾つかの好ましい実施例で、集積回路は、１９９７年９月２日に公報が発行され、「サファイヤチップ上の単一極薄シリコンにおける高周波無線通信システム（Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ Ｗｉｒｅｌｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ ｏｎ ａ Ｓｉｎｇｌｅ Ｕｌｔｒａｔｈｉｎ Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ Ｃｈｉｐ）」と題された米国特許番号５，６６３，５７０号に記載されるようなサファイヤ処理における極薄シリコンに従って作られても良い。他のセミコンダクタ・オン・インシュレータ（ＳＩＯ）技術は、少なくとも幾つかの周波数帯域及び電力レベルに関して、上述されたデュアルバンド送受信機集積回路を作るために使用されても良い。
【００８８】
上記の好ましい集積回路製造技術は、むしろ低い最大値ＶＤＳを有するＦＥＴを容易に作る。従って、様々な技術は、一貫性のある工程を維持しながらより高い電圧の制御を実現するよう、ＦＥＴをスタックすることについて説明される。他の製造技術又はより低い電圧及びインピーダンスを用いると、カスコード又は多重積層ＦＥＴに対する必要性は回避可能となりうる。
【００８９】
［結び］
上記は、集積回路における一対のノード間の導通を制御するよう積層トランジスタを用いる方法及び装置の実施例及び新規な特徴について説明する。当業者には明らかであるように、表される方法及び装置の形状及び詳細に対する様々な削除、置換及び変更は、本発明の適用範囲から逸脱することなく行われる。多数の代わりの実施例が考えられるが、全ての実施例を明示的に列挙することは実際的ではない。このようにして、先に挙げられ、且つ／あるいは示された装置又は方法の代替案の夫々の実際的な組み合わせは、主たる装置又は方法の明確な代替実施例を構成する。このような装置又は方法の代替案の均等に係る夫々の組み合わせは、また、主たる装置又は方法の明確な代替実施例を構成する。従って、本発明の適用範囲は、添付の特許請求の範囲によってのみ決定されるべきであり、このような制限が添付の特許請求の範囲で挙げられる又は意図的に関係する限りにおいて、先に示された特徴によって制限されるべきではない。
【００９０】
明らかなように、集積に係る同様の利点が、他の機能ブロックを有する回路のものとなりうる。例えば、混合器は、このような装置に組み込まれても良く、送信信号処理の更なる部分の集積を可能となる。位相ロックループは、ＲＦフロントエンド又は送受信機と同じモノリシックＩＣ上で送信信号を発生させるよう能力を更に高めうる。更なる形式のフィルタは、受信及び送信の処理のいずれか一方又は両方に対して有用となりうる。
【００９１】
様々な請求要素の均等の意味及び範囲内で生ずる全ての変形は、対応する請求項の適用範囲内に包含される。夫々の請求項は、このようなシステム又は方法が従来技術の実施例でない場合に、このような請求項の文言としか非現実的には異ならない如何なるシステム又は方法をも包含する。この目的のために、夫々の請求項で記載される夫々の要素は、可能な限り幅広く解釈されるべきであり、更に、従来技術を包含せずに可能な程度にこのような要素と等価な如何なるものをも包含すると理解されるべきである。
【００９２】
本願は、２００４年６月２３日に出願され、「積層トランジスタに係る方法及び装置（Ｓｔａｃｋｅｄ Ｔｒａｎｓｉｓｔｏｒ Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ）」と題された、同時継続中であって、通例譲渡された米国特許出願番号１０／８７５，４０５に対する優先権の主張を伴うものであり、以下の公知の米国特許文献、即ち、１９９７年９月２日に公報が発行され、「サファイヤチップ上の単一極薄シリコンにおける高周波無線通信システム（Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ Ｗｉｒｅｌｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ ｏｎ ａ Ｓｉｎｇｌｅ Ｕｌｔｒａｔｈｉｎ Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ Ｃｈｉｐ）」と題された米国特許番号５，６６３，５７０号と、２００４年１０月１２日に出願され、「無線周波数信号を切り替えるスイッチ回路及び方法（Ｓｗｉｔｃｈ Ｃｉｒｃｕｉｔ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｓｗｉｔｃｈｉｎｇ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｓｉｇｎａｌｓ）」と題された米国特許番号６，８０４，５０２号と、２００３年９月８日に出願され、「低雑音電荷ポンプの方法及び装置（Ｌｏｗ Ｎｏｉｓｅ Ｃｈａｒｇｅ Ｐｕｍｐ Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ）」と題された同時継続中の米国特許公開番号１０／６５８，１５４号とに関連しており、これら４つの米国特許文献の夫々の内容は、参照することによりその全体を本願に援用される。
【特許請求の範囲】
【請求項１】
第１のＦＥＴＭ１のゲートＧ１へ結合され、基準電圧Ｖｒｅｆに対して入力信号を受ける入力ノードと、
対応するゲートＧ２乃至Ｇｎ及び前記第１のＦＥＴＭ１と同じ極性を有し、前記第１のＦＥＴＭ１と直列に接続されて、前記基準電圧と出力駆動ノードとの間の導通を制御するよう構成される制御回路を形成し、夫々が前記第１のＦＥＴＭ１に従属する複数の追加のＦＥＴＭ２乃至Ｍｎと、
前記出力駆動ノードを出力負荷ノードへ結合する出力結合キャパシタと、
夫々のゲートＧ２乃至Ｇｎと前記基準電圧Ｖｒｅｆとの間に直接に接続される、主に容量性である対応する素子と
を有するＲＦ電力増幅器（ＰＡ）集積回路。
【請求項２】
ＲＦ電力増幅器（ＰＡ）集積回路であって、
第１のＦＥＴＭ１のゲートＧ１へ結合され、基準電圧Ｖｒｅｆに対して入力信号を受ける入力ノードと、
前記第１のＦＥＴＭ１と同じ極性を有し、前記第１のＦＥＴＭ１と直列に接続されて、前記基準電圧と出力駆動ノードとの間の導通を制御するよう構成される制御回路を形成し、夫々が前記第１のＦＥＴＭ１に従属する複数の追加のＦＥＴＭ２乃至Ｍｎと、
前記出力駆動ノードを出力負荷ノードへ結合する出力結合キャパシタと、
前記出力駆動ノードと前記基準電圧との間に結合され、当該電力増幅器（ＰＡ）の中心動作周波数ＦＯの高調波である周波数で最小インピーダンスを有するよう構成されるシャント共振回路と
を有するＲＦ電力増幅器（ＰＡ）集積回路。
【請求項３】
入力信号ノードと基準電圧ノードＶｒｅｆとの間に加えられる入力信号の制御下で、駆動出力ノードＶｄｒｉｖｅと前記基準電圧ノードＶｒｅｆとの間の導通を制御するマルチプルＦＥＴスタック回路を有する集積回路であって、
夫々がソースＳＮ、ゲートＧＮ及びドレインＤＮを有する、Ｊ個の同じ極性のＦＥＴＭＮ（Ｎ＝１〜Ｊ、Ｊは整数３又はそれ以上の数。）の直列スタックと、
前記ＦＥＴスタックの中の信号入力ＦＥＴＭ１のゲートＧ１へ結合される入力信号ノードと、
０＜Ｎ＜Ｊに関し、夫々のドレインＤＮと、前記ＦＥＴスタックの中の次に高次のＦＥＴＭ（Ｎ＋１）のソースＳ（Ｎ＋１）との間の直列結合と、
１＜Ｎ≦Ｊに関し、前記信号入力ＦＥＴＭ１での導通と略同時に且つ該前記信号入力ＦＥＴＭ１での導通の制御下で導通するように夫々のＦＥＴＭ（Ｎ＋１）乃至Ｍ１を従属させる構成において、夫々のゲートＧＮと前記基準電圧Ｖｒｅｆとの間に直接に接続される、主に容量性の素子であるゲート結合素子と、
前記信号入力ＦＥＴＭ１のソースＳ１と前記基準電圧Ｖｒｅｆとの間のＦＥＴスタックのソース結合と、
Ｊ番目のＦＥＴＭＪのドレインＤＪと前記駆動出力ノードＶｄｒｉｖｅとの間のＦＥＴスタックのドレイン結合と
を有する集積回路。
【請求項４】
入力信号ノードと基準電圧ノードＶｒｅｆとの間に加えられる入力信号の制御下で、駆動出力ノードＶｄｒｉｖｅと前記基準電圧ノードＶｒｅｆとの間の導通を制御するマルチプルＦＥＴスタック回路を有する集積回路であって、
夫々がソースＳＮ、ゲートＧＮ及びドレインＤＮを有する、Ｊ個の同じ極性のＦＥＴＭＮ（Ｎ＝１〜Ｊ、Ｊは整数３又はそれ以上の数。）の直列スタックと、
前記ＦＥＴスタックの中の信号入力ＦＥＴＭ１のゲートＧ１へ結合される入力信号ノードと、
０＜Ｎ＜Ｊに関し、夫々のドレインＤＮと、前記ＦＥＴスタックの中の次に高次のＦＥＴＭ（Ｎ＋１）のソースＳ（Ｎ＋１）との間の直列結合と、
１＜Ｎ≦Ｊに関し、前記信号入力ＦＥＴＭ１での導通と略同時に且つ該信号入力ＦＥＴＭ１での導通の制御下で導通するように夫々のＦＥＴＭ（Ｎ＋１）乃至Ｍ１を従属させる構成において、夫々のゲートＧＮと少なくとも１つの低次のＦＥＴＭ（Ｎ−Ｋ）（Ｋは１〜（Ｎ−１）の整数。）との間のゲート結合と、
前記信号入力ＦＥＴＭ１のソースＳ１と前記基準電圧Ｖｒｅｆとの間のＦＥＴスタックのソース結合と、
Ｊ番目のＦＥＴＭＪのドレインＤＪと前記駆動出力ノードＶｄｒｉｖｅとの間のＦＥＴスタックのドレイン結合と、
ツェナーダイオードを有する、ＦＥＴＭＮ（２＜Ｎ≦Ｊ）のゲート結合回路と
を有する集積回路。
【請求項５】
入力信号ノードと基準電圧ノードＶｒｅｆとの間に加えられる入力信号の制御下で、駆動出力ノードＶｄｒｉｖｅと前記基準電圧ノードＶｒｅｆとの間の導通を制御する複数ＦＥＴスタック回路を有する集積回路であって、
夫々がソースＳＮ、ゲートＧＮ及びドレインＤＮを有する、Ｊ個の同じ極性のＦＥＴＭＮ（Ｎ＝１〜Ｊ、Ｊは整数３又はそれ以上の数。）の直列スタックと、
前記ＦＥＴスタックの中の信号入力ＦＥＴＭ１のゲートＧ１へ結合される入力信号ノードと、
０＜Ｎ＜Ｊに関し、夫々のドレインＤＮと、前記ＦＥＴスタックの中の次に高次のＦＥＴＭ（Ｎ＋１）のソースＳ（Ｎ＋１）との間の直列結合と、
１＜Ｎ≦Ｊに関し、前記信号入力ＦＥＴＭ１での導通と略同時に且つ該信号入力ＦＥＴＭ１での導通の制御下で導通するように夫々のＦＥＴＭ（Ｎ＋１）乃至Ｍ１を従属させる構成において、夫々のゲートＧＮと少なくとも１つの低次のＦＥＴＭ（Ｎ−Ｋ）（Ｋは１〜（Ｎ−１）の整数。）との間のゲート結合と、
前記信号入力ＦＥＴＭ１のソースＳ１と前記基準電圧Ｖｒｅｆとの間のＦＥＴスタックのソース結合と、
Ｊ番目のＦＥＴＭＪのドレインＤＪと前記駆動出力ノードＶｄｒｉｖｅとの間のＦＥＴスタックのドレイン結合と、
前記ＦＥＴスタックの中のＦＥＴＭＮ（Ｎ＞１）にバイアスをかけるよう電荷ポンプ回路において構成されるダイオードと
を有する集積回路。
【請求項６】
モノリシック基板上に集積され、中心周波数ＦＯでの動作のために構成されるＲＦ電力増幅器（ＰＡ）回路であって、
夫々がソースＳＮ、ゲートＧＮ及びドレインＤＮを有する、Ｊ個の同じ極性のＦＥＴＭＮ（Ｎ＝１〜Ｊ、Ｊは整数３又はそれ以上の数。）の直列スタックであって、Ｚｄｒｉｖｅの特性インピーダンスで基準電圧Ｖｒｅｆに対して出力信号Ｖｄｒｉｖｅを制御するよう構成され、
最も低次のＦＥＴＭ１のゲートＧ１へ結合される入力信号ノードと、
夫々のＦＥＴＭＮ（Ｎ＞１）のソースＳＮから、次に低次のＦＥＴＭ（Ｎ−１）のドレインＤ（Ｎ−１）へのチャネル結合と、
ＦＥＴＭＮを前記最も低次のＦＥＴＭ１と略同時に導通させるための、夫々のＦＥＴＭＮ（Ｎ＞１）のドレインＤＮから前記最も低次のＦＥＴＭ１へのゲート結合と、
前記最も低次のＦＥＴＭ１のソースＳ１と前記基準電圧Ｖｒｅｆとの間のＦＥＴスタック基準結合と、
ｊ番目のＦＥＴＭｊのドレインＤｊと前記出力信号Ｖｄｒｉｖｅとの間のＦＥＴスタック出力結合と
を有する直列スタックと、
前記中心周波数ＦＯのおよそ高調波周波数で極小インピーダンスを有して、前記基準電圧Ｖｒｅｆと前記出力信号Ｖｄｒｉｖｅとの間のシャント経路を生ずるよう構成されるシャントフィルタと
を有するＲＦ電力増幅器（ＰＡ）回路。
【請求項７】
第１の極性を有する第１のＦＥＴＭ１のゲートＧ１へ結合され、第１の基準電圧Ｖｒｅｆ１に対して入力信号を受ける入力ノードと、
前記第１のＦＥＴＭ１と同じ極性を有し、前記第１のＦＥＴＭ１と直列に接続されて、前記基準電圧と出力駆動ノードとの間の導通を制御するよう構成される制御回路を形成し、夫々が前記第１のＦＥＴＭ１に従属する複数の追加のＦＥＴＭ２乃至Ｍｎと、
前記第１のＦＥＴＭ１とは反対の極性を有し、前記第１の基準電圧Ｖｒｅｆ１とは異なる第２の供給電圧基準Ｖｒｅｆ２へ結合されるチャネルを有し、且つ、位相反転を伴わずに前記入力信号へ結合されるゲートを有するＦＥＴ−Ｍ１と、
前記ＦＥＴ−Ｍ１と同じ極性を有し、前記ＦＥＴ−Ｍ１と直列に接続されて、前記第２の供給電圧基準Ｖｒｅｆ２と前記出力駆動ノードとの間の導通を制御するよう構成される制御回路を形成し、夫々が前記ＦＥＴ−Ｍ１に従属する複数の追加のＦＥＴ−Ｍ２乃至−Ｍｎと
を有するＲＦ電力増幅器（ＰＡ）集積回路。
【請求項１】
第１のＦＥＴＭ１のゲートＧ１へ結合され、基準電圧Ｖｒｅｆに対して入力信号を受ける入力ノードと、
対応するゲートＧ２乃至Ｇｎ及び前記第１のＦＥＴＭ１と同じ極性を有し、前記第１のＦＥＴＭ１と直列に接続されて、前記基準電圧と出力駆動ノードとの間の導通を制御するよう構成される制御回路を形成し、夫々が前記第１のＦＥＴＭ１に従属する複数の追加のＦＥＴＭ２乃至Ｍｎと、
前記出力駆動ノードを出力負荷ノードへ結合する出力結合キャパシタと、
夫々のゲートＧ２乃至Ｇｎと前記基準電圧Ｖｒｅｆとの間に直接に接続される、主に容量性である対応する素子と
を有するＲＦ電力増幅器（ＰＡ）集積回路。
【請求項２】
ＲＦ電力増幅器（ＰＡ）集積回路であって、
第１のＦＥＴＭ１のゲートＧ１へ結合され、基準電圧Ｖｒｅｆに対して入力信号を受ける入力ノードと、
前記第１のＦＥＴＭ１と同じ極性を有し、前記第１のＦＥＴＭ１と直列に接続されて、前記基準電圧と出力駆動ノードとの間の導通を制御するよう構成される制御回路を形成し、夫々が前記第１のＦＥＴＭ１に従属する複数の追加のＦＥＴＭ２乃至Ｍｎと、
前記出力駆動ノードを出力負荷ノードへ結合する出力結合キャパシタと、
前記出力駆動ノードと前記基準電圧との間に結合され、当該電力増幅器（ＰＡ）の中心動作周波数ＦＯの高調波である周波数で最小インピーダンスを有するよう構成されるシャント共振回路と
を有するＲＦ電力増幅器（ＰＡ）集積回路。
【請求項３】
入力信号ノードと基準電圧ノードＶｒｅｆとの間に加えられる入力信号の制御下で、駆動出力ノードＶｄｒｉｖｅと前記基準電圧ノードＶｒｅｆとの間の導通を制御するマルチプルＦＥＴスタック回路を有する集積回路であって、
夫々がソースＳＮ、ゲートＧＮ及びドレインＤＮを有する、Ｊ個の同じ極性のＦＥＴＭＮ（Ｎ＝１〜Ｊ、Ｊは整数３又はそれ以上の数。）の直列スタックと、
前記ＦＥＴスタックの中の信号入力ＦＥＴＭ１のゲートＧ１へ結合される入力信号ノードと、
０＜Ｎ＜Ｊに関し、夫々のドレインＤＮと、前記ＦＥＴスタックの中の次に高次のＦＥＴＭ（Ｎ＋１）のソースＳ（Ｎ＋１）との間の直列結合と、
１＜Ｎ≦Ｊに関し、前記信号入力ＦＥＴＭ１での導通と略同時に且つ該前記信号入力ＦＥＴＭ１での導通の制御下で導通するように夫々のＦＥＴＭ（Ｎ＋１）乃至Ｍ１を従属させる構成において、夫々のゲートＧＮと前記基準電圧Ｖｒｅｆとの間に直接に接続される、主に容量性の素子であるゲート結合素子と、
前記信号入力ＦＥＴＭ１のソースＳ１と前記基準電圧Ｖｒｅｆとの間のＦＥＴスタックのソース結合と、
Ｊ番目のＦＥＴＭＪのドレインＤＪと前記駆動出力ノードＶｄｒｉｖｅとの間のＦＥＴスタックのドレイン結合と
を有する集積回路。
【請求項４】
入力信号ノードと基準電圧ノードＶｒｅｆとの間に加えられる入力信号の制御下で、駆動出力ノードＶｄｒｉｖｅと前記基準電圧ノードＶｒｅｆとの間の導通を制御するマルチプルＦＥＴスタック回路を有する集積回路であって、
夫々がソースＳＮ、ゲートＧＮ及びドレインＤＮを有する、Ｊ個の同じ極性のＦＥＴＭＮ（Ｎ＝１〜Ｊ、Ｊは整数３又はそれ以上の数。）の直列スタックと、
前記ＦＥＴスタックの中の信号入力ＦＥＴＭ１のゲートＧ１へ結合される入力信号ノードと、
０＜Ｎ＜Ｊに関し、夫々のドレインＤＮと、前記ＦＥＴスタックの中の次に高次のＦＥＴＭ（Ｎ＋１）のソースＳ（Ｎ＋１）との間の直列結合と、
１＜Ｎ≦Ｊに関し、前記信号入力ＦＥＴＭ１での導通と略同時に且つ該信号入力ＦＥＴＭ１での導通の制御下で導通するように夫々のＦＥＴＭ（Ｎ＋１）乃至Ｍ１を従属させる構成において、夫々のゲートＧＮと少なくとも１つの低次のＦＥＴＭ（Ｎ−Ｋ）（Ｋは１〜（Ｎ−１）の整数。）との間のゲート結合と、
前記信号入力ＦＥＴＭ１のソースＳ１と前記基準電圧Ｖｒｅｆとの間のＦＥＴスタックのソース結合と、
Ｊ番目のＦＥＴＭＪのドレインＤＪと前記駆動出力ノードＶｄｒｉｖｅとの間のＦＥＴスタックのドレイン結合と、
ツェナーダイオードを有する、ＦＥＴＭＮ（２＜Ｎ≦Ｊ）のゲート結合回路と
を有する集積回路。
【請求項５】
入力信号ノードと基準電圧ノードＶｒｅｆとの間に加えられる入力信号の制御下で、駆動出力ノードＶｄｒｉｖｅと前記基準電圧ノードＶｒｅｆとの間の導通を制御する複数ＦＥＴスタック回路を有する集積回路であって、
夫々がソースＳＮ、ゲートＧＮ及びドレインＤＮを有する、Ｊ個の同じ極性のＦＥＴＭＮ（Ｎ＝１〜Ｊ、Ｊは整数３又はそれ以上の数。）の直列スタックと、
前記ＦＥＴスタックの中の信号入力ＦＥＴＭ１のゲートＧ１へ結合される入力信号ノードと、
０＜Ｎ＜Ｊに関し、夫々のドレインＤＮと、前記ＦＥＴスタックの中の次に高次のＦＥＴＭ（Ｎ＋１）のソースＳ（Ｎ＋１）との間の直列結合と、
１＜Ｎ≦Ｊに関し、前記信号入力ＦＥＴＭ１での導通と略同時に且つ該信号入力ＦＥＴＭ１での導通の制御下で導通するように夫々のＦＥＴＭ（Ｎ＋１）乃至Ｍ１を従属させる構成において、夫々のゲートＧＮと少なくとも１つの低次のＦＥＴＭ（Ｎ−Ｋ）（Ｋは１〜（Ｎ−１）の整数。）との間のゲート結合と、
前記信号入力ＦＥＴＭ１のソースＳ１と前記基準電圧Ｖｒｅｆとの間のＦＥＴスタックのソース結合と、
Ｊ番目のＦＥＴＭＪのドレインＤＪと前記駆動出力ノードＶｄｒｉｖｅとの間のＦＥＴスタックのドレイン結合と、
前記ＦＥＴスタックの中のＦＥＴＭＮ（Ｎ＞１）にバイアスをかけるよう電荷ポンプ回路において構成されるダイオードと
を有する集積回路。
【請求項６】
モノリシック基板上に集積され、中心周波数ＦＯでの動作のために構成されるＲＦ電力増幅器（ＰＡ）回路であって、
夫々がソースＳＮ、ゲートＧＮ及びドレインＤＮを有する、Ｊ個の同じ極性のＦＥＴＭＮ（Ｎ＝１〜Ｊ、Ｊは整数３又はそれ以上の数。）の直列スタックであって、Ｚｄｒｉｖｅの特性インピーダンスで基準電圧Ｖｒｅｆに対して出力信号Ｖｄｒｉｖｅを制御するよう構成され、
最も低次のＦＥＴＭ１のゲートＧ１へ結合される入力信号ノードと、
夫々のＦＥＴＭＮ（Ｎ＞１）のソースＳＮから、次に低次のＦＥＴＭ（Ｎ−１）のドレインＤ（Ｎ−１）へのチャネル結合と、
ＦＥＴＭＮを前記最も低次のＦＥＴＭ１と略同時に導通させるための、夫々のＦＥＴＭＮ（Ｎ＞１）のドレインＤＮから前記最も低次のＦＥＴＭ１へのゲート結合と、
前記最も低次のＦＥＴＭ１のソースＳ１と前記基準電圧Ｖｒｅｆとの間のＦＥＴスタック基準結合と、
ｊ番目のＦＥＴＭｊのドレインＤｊと前記出力信号Ｖｄｒｉｖｅとの間のＦＥＴスタック出力結合と
を有する直列スタックと、
前記中心周波数ＦＯのおよそ高調波周波数で極小インピーダンスを有して、前記基準電圧Ｖｒｅｆと前記出力信号Ｖｄｒｉｖｅとの間のシャント経路を生ずるよう構成されるシャントフィルタと
を有するＲＦ電力増幅器（ＰＡ）回路。
【請求項７】
第１の極性を有する第１のＦＥＴＭ１のゲートＧ１へ結合され、第１の基準電圧Ｖｒｅｆ１に対して入力信号を受ける入力ノードと、
前記第１のＦＥＴＭ１と同じ極性を有し、前記第１のＦＥＴＭ１と直列に接続されて、前記基準電圧と出力駆動ノードとの間の導通を制御するよう構成される制御回路を形成し、夫々が前記第１のＦＥＴＭ１に従属する複数の追加のＦＥＴＭ２乃至Ｍｎと、
前記第１のＦＥＴＭ１とは反対の極性を有し、前記第１の基準電圧Ｖｒｅｆ１とは異なる第２の供給電圧基準Ｖｒｅｆ２へ結合されるチャネルを有し、且つ、位相反転を伴わずに前記入力信号へ結合されるゲートを有するＦＥＴ−Ｍ１と、
前記ＦＥＴ−Ｍ１と同じ極性を有し、前記ＦＥＴ−Ｍ１と直列に接続されて、前記第２の供給電圧基準Ｖｒｅｆ２と前記出力駆動ノードとの間の導通を制御するよう構成される制御回路を形成し、夫々が前記ＦＥＴ−Ｍ１に従属する複数の追加のＦＥＴ−Ｍ２乃至−Ｍｎと
を有するＲＦ電力増幅器（ＰＡ）集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１１−４１３１５（Ｐ２０１１−４１３１５Ａ）
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願番号】特願２０１０−２３２５６３（Ｐ２０１０−２３２５６３）
【出願日】平成２２年１０月１５日（２０１０．１０．１５）
【分割の表示】特願２００７−５１８２９８（Ｐ２００７−５１８２９８）の分割
【原出願日】平成１７年６月２３日（２００５．６．２３）
【出願人】（５０６４１７７６２）ペレグリン セミコンダクター コーポレーション (2)
【Ｆターム（参考）】
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願日】平成２２年１０月１５日（２０１０．１０．１５）
【分割の表示】特願２００７−５１８２９８（Ｐ２００７−５１８２９８）の分割
【原出願日】平成１７年６月２３日（２００５．６．２３）
【出願人】（５０６４１７７６２）ペレグリン セミコンダクター コーポレーション (2)
【Ｆターム（参考）】
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