【課題】半導体チップ本体を貫通する電極を有する半導体チップにおいて、半導体チップ本体が厚い場合であっても、電極と半導体チップ本体との間に介在する絶縁部を容易に形成でき、且つ電極の信頼性を高くすることができるようにする。
【解決手段】半導体チップ１は、第１の面２ａおよび第２の面２ｂと、４つの側面を有する半導体チップ本体２を備えている。半導体チップ１は、更に、半導体チップ本体２を貫通する電極収容部４と、少なくとも一部が電極収容部４内に収容された電極７と、電極収容部４内において、電極７と半導体チップ本体２との間に介在する絶縁部５とを備えている。絶縁部５に接する電極収容部４の壁面４Ｗは、第１の面２ａに垂直な方向に対して傾いている。電極７と絶縁部５の界面が第１の面２ａに垂直な方向に対してなす角度は、壁面４Ｗが第１の面２ａに垂直な方向に対してなす角度よりも小さい。 （もっと読む）

【課題】 半導体装置全体の応力緩和を実現すると共に、応力制御するための特別な構造が不要となり、装置の設計自由度も確保することができる半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置１において、シリコン基板２とその上部に形成される金属配線層との絶縁を確保するために形成される絶縁部５を二層（第一絶縁部５ａ、第二絶縁部５ｂ）に分離し、その一部に他の成膜工程で発生する残留応力と逆方向の残留応力を持たせることにより、半導体装置全体に作用する残留応力を低減する。 （もっと読む）

【課題】液体に対し金属膜の表面の濡れ性を改質し、金属表面と液体との接触角を増加させて液体の濡れ広がりを抑制し、信頼性の高い機能膜を低コストで実現すること。
【解決手段】基材１の平板面１ａに金属膜２を形成する（金属膜形成工程）。次いで、金属膜２の表面２ａに機能材料を含有する液体３を付与し、液体３を固化させて機能膜３Ａを形成する（機能膜形成工程）。金属膜形成工程では、平板面１ａに対する成膜入射角αが５°以上１５°以下となる条件で平板面１ａに金属を真空蒸着し、金属膜２を平板面１ａに対して２０°以上４５°以下に傾斜する柱状結晶構造に形成する。 （もっと読む）

【課題】 ３次元集積化構造中の不良を超音波スキャンによって検出することであって、シリコンウエハなどのボードに配列されているシリコン貫通配線（ＴＳＶ）においてプロセス中に発生してしまう可能性のあるボイドの存在を非破壊的に検出すること。
【解決手段】 ボード面にわたって超音波スキャンをすると、（はんだ）バンプ等が物理的な遮蔽物として超音波を散乱させてしまい、超音波スキャンによる測定を妨げてしまう。そこで、これら複数のＴＳＶの中から、テスト要素グループ（ＴＥＧ）に属する単数または複数のＴＳＶを選び出すにあたって、物理的な遮蔽物を少なく存在するように選び出す。 （もっと読む）

【課題】基板と貫通電極との間で形成される浮遊容量が小さい基板を提供する。
【解決手段】第１面２ａと第１面２ａと対向する第２面２ｂとを貫通して開口するビアホール２ｃを有する基板２と、基板２の第１面２ａに設置され熱酸化膜を含む第１絶縁膜３と、ビアホール２ｃ内の面とに設置され熱酸化膜を含む第３絶縁膜５と、ビアホール２ｃ内で第３絶縁膜５に囲まれた導電体７と、を有し、第１面２ａにおける第１絶縁膜３の厚みに比べてビアホール２ｃ内の面における第３絶縁膜５の厚みが厚くなっている。 （もっと読む）

【課題】サイドエッチ発生の可能性を軽減させた半導体基板の製造方法を提供する。
【解決手段】絶縁膜の形成後、シード膜の形成の前に配線パターンの形成を行う。次いで、シード膜の形成後、配線パターン用レジストの剥離を行う。次いで、メッキマスクレジストの形成を行なったのち、半導体基板の表面からのメッキ電流により、ウエットエッチング工法を行うこと無く、配線パターンの形成を行う。 （もっと読む）

【課題】３次元積層ＩＣデバイスにおいて、相互接続領域のコンタクトレベルのスタックへの電気接続形成工程を簡略化する製造方法を提供する。
【解決手段】各コンタクトレベルは導電層と絶縁層とを有する。コンタクト開口を作り出すために、第１のコンタクトレベルを露出させるように上部層の一部が除去される。Ｎ個のマスクを用いて、最大２^Ｎ個のコンタクトレベルまでコンタクト開口がエッチングされる。各マスクは、コンタクト開口のうちの実効的に半数をエッチングするために使用される。Ｎが３であるとき、第１のマスクにより１つのコンタクトレベルがエッチングされ、第２のマスクにより２つのコンタクトレベルがエッチングされ、第３のマスクにより４つのコンタクトレベルがエッチングされる。コンタクト開口の側壁に誘電体層が形成され得る。コンタクト開口内に導電体が形成され、前記誘電体層が該導電体を前記側壁から電気的に絶縁する。 （もっと読む）

【課題】素子に不具合が生じることが抑制された電子デバイス、及び、その製造方法を提供する。
【解決手段】接合された２つの基板（１０，５０）に素子（２０，６０）と貫通電極（３０）とが形成されて成る電子デバイスであって、素子（２０，６０）は、２つの基板（１０，５０）の少なくとも一方に形成され、貫通電極（３０）は、２つの基板（１０，５０）の少なくとも一方に形成されており、貫通電極（３０）は、一方の基板（１０）における他方の基板（５０）との接合面（１０ａ）側から、その裏面（１０ｂ）まで除去されて成るトレンチ（３１）と、該トレンチ（３１）を構成する壁面の一部に形成された導電膜（３５）と、を有する。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】 ボンディングパッドを有する半導体デバイス及びその製造方法を提供する。
【解決手段】 表面側及び裏面側を有するデバイス基板、前記デバイス基板の前記表面側に配置され、n層数の金属層を有する相互接続構造、及び前記相互接続構造を通過して延伸し、前記n層数の金属層の前記第n番目の金属層に直接接触するボンディングパッドを含む半導体デバイス。半導体デバイスは、前記デバイス基板の前記裏面側に配置された遮蔽構造、及び、前記デバイス基板の前記表面側に配置され、前記デバイス基板の前記裏面側から前記放射線検出領域に向けて投射された放射線を検出することができる放射線検出領域をさらに備える。 （もっと読む）

【課題】 プローバーテストの製品への影響をさらに軽減して、より一層信頼性の高い半導体装置を提供する。
【解決手段】 半導体装置１００を、半導体基板１０ａと、半導体基板１０ａの一方の面上に形成された絶縁膜１０ｂと、縦孔配線部３０と、金属膜１１と、導電性保護膜１２とを備える構成とする。金属膜１１は、絶縁膜１０ｂ内に形成され、縦孔配線部３０と電気的に接続される。そして、導電性保護膜１２は、絶縁膜１０ｂ内において金属膜１１に接して形成され、かつ、金属膜１１の膜面において製造途中で行うプローバーテスト時のプローブの接触領域を含む領域に形成される。 （もっと読む）

【課題】貫通電極と直接に接続される配線の信頼性を向上できるようにする。
【解決手段】半導体装置１００は、貫通孔１Ａを有する半導体基板１と、半導体基板１の上に形成された第２層間絶縁膜７ｂと、第２層間絶縁膜７ｂに貫通孔１Ａを覆うように形成された第１の外部接続用配線８ａ_１と、第２層間絶縁膜７ｂの上に、第１の外部接続用配線８ａ_１を覆うように形成された第３層間絶縁膜７ｃと、第３層間絶縁膜７ｃにおける第１の外部接続用配線８ａ_１の上側部分に形成された第２の外部接続用配線８ｂ_１と、貫通孔１Ａにおける少なくとも内壁面に形成されると共に、各外部接続用配線８ａ_１、８ｂ_１とそれぞれ電気的に接続される貫通電極１５Ａとを備えている。第１の外部接続用配線８ａ_１は、複数の孔部１９ａを有し、第２の外部接続用配線８ｂ_１は、第１の外部接続用配線８ａ_１の孔部１９ａを覆うように形成されている。 （もっと読む）

【課題】ビアホール表面上の絶縁コーティングとビアホール内に挿入される導電材料との付着性を向上する。
【解決手段】導電性ビアを形成する方法は、一つ以上のビアホールを基板内に形成するステップを含む。ビアホールは、単一マスク、保護層、ボンドパッド、もしくは、エッチングプロセスの間にフォトマスクが除去される場合にハードマスクとして機能する、基板のその他のフィーチャで形成され得る。ビアホールは、その表面に低誘電率（低K）誘電材料を含む誘電体コーティングの付着を促進するように構成されてもよい。障壁層が各ビアホールの表面の上に形成されてもよい。種材料（seed material）を含み得るベース層は、その後のビアホールの表面上の導電材料の選択的堆積を促進するように形成されてもよい。 （もっと読む）

【課題】電極パッドと貫通電極との接続面積を確保しつつ、下地膜が確実に形成される半導体装置、半導体装置の製造方法、回路基板および電子機器を提供する。
【解決手段】半導体基板１０の能動面１０ａ側に設けられた第一絶縁膜２２と、第一絶縁膜２２上に設けられた電極パッド１２と、電極パッド１２の形成位置に対応し、半導体基板１０および第一絶縁膜２２に形成された貫通孔Ｈ３と、貫通孔Ｈ３の少なくとも側面に設けられた第二絶縁膜２３と、第二絶縁膜２３と電極パッド１２とを覆うように設けられた下地膜２４と、下地膜２４の内側で、貫通孔Ｈ３に埋め込まれた導電材料からなる貫通電極３０と、を具備した半導体装置１００において、貫通孔Ｈ３の側面と電極パッド１２の裏面との角部２３ａに、第二絶縁膜２３がフィレット状に形成されている。 （もっと読む）

【課題】貫通電極の形成過程で、余分な酸化膜を確実に除去する。
【解決手段】貫通電極を形成するビアホール２５の内面に酸化膜２６を形成した後、Ｃｕ膜２８を埋め込む。第１層間絶縁膜２２の上に形成された余分なＣｕ膜２８をＣＭＰ法による研磨で除去するときに、酸化膜２６も研磨されて膜厚が薄くなる。膜厚が薄くなった酸化膜２６Ｂをハードマスクとして第１層間絶縁膜１４に配線溝を形成する。このとき、酸化膜２６Ｂの膜厚が薄くなる。配線溝に導電材を埋め込んだ後、余分な導電材を研磨によって除去する。このとき、残りの酸化膜２６Ｂが全て研磨により除去される。 （もっと読む）

【課題】公知のプロセスよりも高速であり、充てんされたビアにボイド、凹み又はキーホールを残さず、製造の費用効果が高い、改善された方法を提供する。
【解決手段】第１の表面２１４及び対向する第２の表面２１６を有する基板２１２を設け、基板の第１の表面に部分的にのみ前記基板の中に広がる少なくとも１つのブラインドビア２１８を形成する。酸化材料によって前記少なくとも１つのブラインドビアの表面をパッシベーションし、少なくとも一つのブラインドビアの酸化材料の表面に銅を含むシード材料２２８を、シード材料を前記少なくとも一つのブラインドビアの内部に閉じ込め、かつ、基板の前記第１の表面を露出させるように形成する。シード材料の上に導電性材料２３０を前記少なくとも一つのブラインドビアを充填するように無電解めっきし、少なくとも一つのブラインドビアの導電性材料を露出させるために基板の前記第２の表面に研磨平坦化を実施する。 （もっと読む）

【課題】半導体基板の一表面上に絶縁膜を介して形成された導電層と、半導体基板の他面上に形成されたバンプ部と、導電層とバンプ部とを接続する半導体基板を貫通する貫通電極部とを有する半導体装置を提供する。
【解決手段】半導体基板の他面側から導電層に接続する貫通孔を形成し、貫通孔及び他面上にメタル膜（バリアメタル及びシードメタル）６を形成し、その上にフォトレジスト１０を形成し、貫通孔より大きなパターンに加工してメッキマスク層を形成し、電解メッキ法により銅からなる第１メッキ膜７を形成して、貫通電極部と第１バンプ部を形成し、第１バンプ部上に第２バンプ部となる第２メッキ膜８を形成する。 （もっと読む）

【課題】多孔性低誘電率絶縁膜のトレンチおよびビア内にカバレージ良くライニング層を形成する半導体装置の製造方法を提供する。
【解決手段】第１パルス期間に供給される第１反応物と、第２パルス期間に供給される第２反応物とを利用する原子層堆積（ＡＬＤ）プロセスにより成膜する。まずシーリング層を低コンフォマリティーを有する条件で成膜し、ポアをブロックする。この後、接着層を高いコンフォマリティーを有する条件で成膜する。 （もっと読む）

【課題】 ビア形成時のエッチングによる基板や配線への影響を抑制しつつ積層された半導体ウェハの回路どうしを接続する。
【解決手段】 半導体装置の製造方法は、第１基板と第１基板の一面と接するように形成された第１絶縁層を有する第１の半導体ウェハと、第２基板と第２基板の一面と接するように形成された第２絶縁層を有する第２の半導体ウェハを接合する工程と、第１基板の他面に第３絶縁層を形成する工程と、第３絶縁層、第１基板、及び第１絶縁層を貫通し第２絶縁層に形成された第２の配線上に第２絶縁層が残るようにエッチングを行い第１接続孔を形成する工程と、第１接続孔に絶縁膜を形成する工程と、第２の配線上の第２絶縁層及び絶縁膜のエッチングを行い第２接続孔を形成し第２の配線を露出させる工程と、第１及び第２接続孔の内部に形成され第２の配線と接続する第１のビアを形成する工程とを備え、第１基板の他面に形成された第１接続孔の径は第３絶縁層に形成された前記第１接続孔の径より大きい。 （もっと読む）

【課題】信頼性に優れた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、主面に複数の埋込導電部（埋込導電部１０６）が設けられたシリコンウエハ１０２と、シリコンウエハ１０２の主面に配置された、埋込導電部１０６に電気的に接続する複数の第１の半導体素子（半導体チップ１０８）と、を備える構造体を用意する工程と、半導体封止用樹脂組成物を用いて、シリコンウエハ１０２の主面上の複数の半導体チップ１０８を封止する封止材層１１０を形成する工程と、シリコンウエハ１０２の裏面を研削して、裏面に埋込導電部１０６を露出させて、貫通プラグ１０５とする工程と、を含む。 （もっと読む）