半導体装置及びその製造方法
【課題】半導体基板の一表面上に絶縁膜を介して形成された導電層と、半導体基板の他面上に形成されたバンプ部と、導電層とバンプ部とを接続する半導体基板を貫通する貫通電極部とを有する半導体装置を提供する。
【解決手段】半導体基板の他面側から導電層に接続する貫通孔を形成し、貫通孔及び他面上にメタル膜（バリアメタル及びシードメタル）６を形成し、その上にフォトレジスト１０を形成し、貫通孔より大きなパターンに加工してメッキマスク層を形成し、電解メッキ法により銅からなる第１メッキ膜７を形成して、貫通電極部と第１バンプ部を形成し、第１バンプ部上に第２バンプ部となる第２メッキ膜８を形成する。
【解決手段】半導体基板の他面側から導電層に接続する貫通孔を形成し、貫通孔及び他面上にメタル膜（バリアメタル及びシードメタル）６を形成し、その上にフォトレジスト１０を形成し、貫通孔より大きなパターンに加工してメッキマスク層を形成し、電解メッキ法により銅からなる第１メッキ膜７を形成して、貫通電極部と第１バンプ部を形成し、第１バンプ部上に第２バンプ部となる第２メッキ膜８を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の表面と裏面に形成された導電層間を接続する貫通電極を含む半導体装置及びその貫通電極の形成方法を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路のさらなる高密度集積化、高性能化を達成するための技術として半導体チップの表面と裏面に形成された導電層間を接続する貫通電極とバンプを設けた半導体チップを積層し、半導体チップ上に形成された導電層間を貫通電極及びバンプを介して電気的に接続する技術がある。半導体チップの厚さ方向に相互に接続するのでワイヤ接続と比較すると格段に配線長を短くすることができ、微細加工によって多くの信号をやりとりできる点、高性能実現に対して有利である。
【０００３】
貫通電極の形成方法及び構造としては、特許文献１−３に記載の技術が知られている。
特許文献１に記載の技術は、半導体基板に貫通孔を形成して貫通孔内に銅をメッキ成膜し、半導体基板表面の銅はＣＭＰ法を用いて除去することで貫通電極を完成させ、次にレジストをマスクとしてバンプを形成する。このようにすることで、チップ積層の際に必要なバンプの形状及び大きさと、内部応力の抑制の観点から貫通電極の断面形状や径について異なるフォトリソグラフィー技術によって形成され、完全に独立に調整可能という利点がある。通常、バンプは貫通電極よりも大きく形成することが好ましく、このように独立したフォトリソグラフィー技術が常用されている。
【０００４】
特許文献２及び３に記載の技術では、半導体チップ表面に形成された絶縁膜上の導電層と貫通電極が絶縁膜に形成された開口部を介して接続されているが、この開口部径は貫通電極の径よりも小さく形成され、貫通電極とバンプは一体形成されている。貫通電極及びバンプは開口部に露出した金属層（導電層）をシード層として又は貫通孔の底面を覆うシード層を用いて無電解メッキにより形成されている。この結果、チップ上にはメッキ層は成膜せず貫通孔内に選択的にメッキ層を成膜させている。このため製造工程が短く、一体形成されていることから低い電気抵抗が得られるという利点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１２４０８７号公報
【特許文献２】特開２００９−２９５８５１号公報
【特許文献３】特開２００８−５３５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術では、貫通電極とバンプとを別々に形成しているので工程が長く、特に貫通電極形成の際にチップ表面に成膜された銅を除去する必要があり、高コストのＣＭＰ工程を要する点、好ましくない。また、貫通電極とバンプの間には層抵抗の比較的高いバリア層及びシード層があり、また、各層間の界面抵抗が原因で電気抵抗を十分下げることが難しい。
【０００７】
特許文献２に記載の技術では、開口部によって露出した金属層をシード層として、引用文献３に記載の技術では、貫通孔底部にシード層を形成し、その後、いずれも無電解メッキを用いて貫通電極及びバンプを形成していることから、これらの形状及び大きさは貫通孔の形状で決まり、独立に調整できない。特許文献２及び３は、貫通電極とバンプ径は実質同一であり、結果として太い貫通電極は大きな内部応力を持つことになり、ストレスマイグレーション起因のボイドを生じるなど不具合につながる可能性がある。また、無電解メッキは、成膜速度が極めて遅いため、生産上は好ましい方法とは言い難い。
【課題を解決するための手段】
【０００８】
本発明の一実施形態によれば、
半導体基板の一表面上に絶縁膜を介して形成された導電層と、
前記導電層と電気的に接続され、前記半導体基板の一表面から他表面に貫通して形成された貫通孔内に形成された貫通電極部と、
前記半導体基板の他表面上に形成されたバンプ部と
を有し、
前記貫通電極部は、その基板面に平行な断面積が前記バンプ部の基板面に平行な断面積より小さい形状を有し、前記バンプ部は前記貫通電極部と一体に形成された第１バンプ部を含む半導体装置が提供される。
【０００９】
また、本発明の別の実施形態によれば、
半導体基板の一表面上に絶縁膜を介して形成された導電層と、前記半導体基板の他面上に形成されたバンプ部と、前記導電層と前記バンプ部とを接続する前記半導体基板を貫通する貫通電極部とを有する半導体装置の製造方法であって、
前記半導体基板の他表面から前記導電層に接続する貫通孔を形成する工程と、
前記半導体基板の他表面上及び前記貫通孔内表面に金属シード層を形成する工程と、
前記半導体基板の他表面上に前記貫通孔開口部を包含し前記貫通孔開口部より大きい開口部を有するメッキマスク層を形成する工程と、
前記メッキマスク層をマスクとして前記貫通孔及び前記メッキマスク層開口部内に電解メッキ法を用いて連続して第１メッキ膜を成膜して前記貫通電極部と前記バンプ部の少なくとも一部となる第１バンプ部とを一体に形成する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の実施形態によれば、貫通電極とバンプの平面形状および大きさ（断面積）をそれぞれ任意に形成可能でかつ、貫通電極とバンプを連続して一体形成できる。その結果、貫通電極を形成する導電層のストレスマイグレーション起因のボイドの原因となる内部応力を緩和し、かつ、電気抵抗の低減が図れる。
また、電解メッキ法は無電解メッキ法と比較して成膜速度が速く、生産効率の向上が図れる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態例１に係る半導体装置の構造を示す概略縦断面図である。
【図２−１】実施形態例１の半導体装置の製造方法を示す工程断面図である。
【図２−２】実施形態例１の半導体装置の製造方法を示す工程断面図である。
【図３】ＴＳＶ内のレジスト除去工程を説明するフロー図である。
【図４】高レート埋め込みメッキ成膜条件を用いて貫通電極、バンプを連続して一体形成する例について示しており、時間の経過と共に成膜がどのように行われるか示す概念図である。
【図５】コンフォーマル傾向メッキ成膜条件を用いて貫通電極、バンプを連続して一体形成する例について示しており、時間の経過と共に成膜がどのように行われるか示す概念図（図５−ａ）と、バンプ中央部が平坦となる形状まで第１メッキ膜を形成した後、第３メッキ膜でバンプ厚を厚くした構成を示す図（図５−ｂ）である。
【図６】本発明の実施形態例２に係る半導体装置の構造を示す概略縦断面図（図６−ａ）と、平断面図（図６−ｂ）である。
【図７】実施形態例２の半導体装置の製造方法を示す工程断面図である。
【図８】本発明に係る半導体装置の応用例を示す概略断面図であり、積層モジュールを形成した例を示す。
【図９】本発明に係る半導体装置の応用例を示す概略断面図であり、図８の積層モジュールを用いたパッケージの例を示す。
【発明を実施するための形態】
【００１２】
以下、具体的な実施形態例を挙げて本発明の実施形態を具体的に説明するが、本発明はこれらの実施形態例のみに限定されるものではなく、当業者が適宜本発明の主旨を逸脱しない範囲内で変更可能である。
【００１３】
実施形態例１
図１は実施形態例１の半導体装置の構造を示す。ここでは、絶縁膜ライナー型ＴＳＶについての実施形態を示す。
【００１４】
なお、本発明では主として貫通電極に着目して説明し、主として係わらない半導体装置の他の構造は省略している。
【００１５】
本例の半導体装置はシリコン基板１上の片面に第１絶縁膜２と導電層（パッドという）３を配置し、反対側から貫通孔（Ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ：ＴＳＶという）を形成し、シリコン基板１の他面とＴＳＶ側面を覆う第２絶縁膜４と第３絶縁膜５、バリアメタルとシードメタル（合わせてメタル膜６という）、第１メッキ膜７と第２メッキ膜８で構成される。シリコン基板１を貫通している第１メッキ膜７の部分が貫通電極部であり、シリコン基板１上のメタル膜６、第１メッキ膜７及び第２メッキ膜８がバンプ部である。
【００１６】
図２は実施形態例１の半導体装置の製造方法を示す工程断面図である。
図２−ａに示すように、シリコン基板１の片面に第１絶縁膜２とパッド３を配置したものを準備する。
図２−ｂに示すように、シリコン基板１の反対側に第２絶縁膜４を形成する。
図２−ｃに示すように、第２絶縁膜４上に第１フォトレジスト９を塗布、露光、現像し、ＴＳＶパターンを形成する。
図２−ｄに示すように、第１フォトレジスト９のパターンにてＴＳＶを形成する。この時ＴＳＶはドライエッチングで形成する。
図２−ｅに示すように、ＴＳＶ形成後に、第１フォトレジスト８を除去する。
図２−ｆに示すように、ＴＳＶ形成側から、第３絶縁膜５を形成する。
図２−ｇに示すように、ＴＳＶ形成側から、ドライエッチングで第３絶縁膜５をエッチバックし、さらに第１絶縁膜２に貫通穴をあけて、パッド３までのＴＳＶを形成する。
図２−ｈに示すように、ＴＳＶ形成側から、スパッタでバリアメタルとシードメタル（合わせてメタル膜６と表示する）を形成する。本実施例ではＴｉによるバリアメタルと、Ｃｕによるシードメタルを形成する。
図２−ｉに示すように、ＴＳＶ形成側から、第２フォトレジスト１０を塗布する。第２フォトレジスト１０はスピンコートでポジ型フォトレジストを塗布する。
図２−ｊに示すように、ＴＳＶ形成側から、第２フォトレジスト１０を露光して、形成するバンプの形状に合わせて、第２フォトレジスト露光部１１を形成する。
図２−ｋに示すように、ＴＳＶ形成側から、第２フォトレジスト露光部１１を現像することにより、パターン形成を行う。現像を分割して実施するが、回数を増やすことにより、ＴＳＶ内のレジストを確実に除去する。
【００１７】
ここで、ＴＳＶ内のレジストを除去する工程について詳述する。
【００１８】
非常に深いＴＳＶ内のレジストの除去は従来非常に困難なものである。特許文献１−３に記載の技術はいずれもＴＳＶ内のレジストを除去する工程を含まない。
【００１９】
ＴＳＶ内にレジストが残ると電解メッキ工程で成膜異常が発生するため、ＴＳＶ内に設けたシードメタルの表面をクリーニングする必要がある。また、一方、基板表面に残したレジスト層に与えるダメージは最小限に止める必要がある。例えば、基板表面に残したレジストの側壁の形状や表面状態が変化すると出来上がったバンプの形状に影響し、好ましくないことがある。
【００２０】
図３はＴＳＶ内のレジストを除去する工程を説明するフロー図である。
【００２１】
通常、現像工程はシリコンウェハを低速回転させながらノズルからシリコンウェハ上に現像液を供給するステップと、シリコンウェハの回転を止め、シリコンウェハ上に現像液を止まらせ現像を行うステップと、シリコンウェハを低速回転させシリコンウェハ上の現像液を振り切るステップとよりなる。
【００２２】
本実施例では上記３ステップよりなる現像工程を５回くりかえすことで貫通孔内のレジストを除去することができた。
【００２３】
この場合、最初の現像工程で使用する現像液に対して２回目以降の現像工程で使用する現像液の濃度を低減させるとより効果的である。後の現像工程は現像の作用よりもＴＳＶ内のレジスト除去の作用が期待され、一方、基板表面に残したレジスト層に与えるダメージは最小限に止める必要があるためである。より具体的には、２回目以降の現像液濃度を順次若しくは階段状に低減させる方法が挙げられる。
【００２４】
また、現像工程の間に水洗工程を挿入する方法も効果的であった。現像工程の間にＴＳＶ内のレジストを除去するクリーニング工程を挿入することで除去効果を高めることができる。また、現像工程とＴＳＶ内のレジストを除去するクリーニング工程を交互に設けても同様の効果が得られる。ここで例えば水洗工程として回転するシリコンウェハ上にノズルから純水を供給する方法があるが、低速回転よりも高い回転数を用いることも有効である。さらに、超音波振動を与える、あるいはシリコンウェハの近傍に電極を設けて高周波電圧を印加する方法もある。水洗工程は、現像工程の間に１回挿入すれば、効果を奏するが、複数回挿入しても良い。以上、３ステップよりなる現像工程を例として詳述したが、他の公知の現像方法を適用しても同様の作用効果が得られる。
【００２５】
一連の工程を経た後、シリコンウェハを高速回転させる乾燥ステップで終了する。
【００２６】
実施形態例１では、現像工程を複数回実施することにより、ＴＳＶ内に入り込んだレジストを確実に除去することができ、貫通電極とバンプを連続して電解メッキ法により形成することが可能になる。この結果、従来貫通電極のメッキ工程後に実施していたメッキ層のＣＭＰ、ＣＭＰ後のバリアメタル及びシードメタルの形成、その後のバンプのパターニングのリソグラフィー工程を省略することが可能である。
【００２７】
さらに、現像工程の途中に水洗工程を入れることで、現像工程の回数を減らし、現像液の使用量を減らすことも可能になる。
【００２８】
このように、ＴＳＶ内に入り込んだレジストを確実に除去した後、以下の工程を実施する。
【００２９】
図２−ｌに示すように、ＴＳＶ形成側から、第１メッキ膜７として電解メッキ法によりＣｕ膜を形成する。残存する第２フォトレジスト１０は、メッキマスク層となる。ここでは、貫通電極とバンプの一部を第１メッキ膜７で形成する。ここで貫通電極と一体に形成されるバンプ部を第1バンプ部という。なお、本発明において「一体に形成される」とは、連続して同じ材料で形成されることを意味し、別材料との接合面を有して一体に形成されるものを除く。続いて、第２メッキ膜８として電解メッキ法によりＳｎＡｇ膜を形成する。第２メッキ膜８によるバンプ部を第２バンプ部という。
図２−ｍに示すように、第２フォトレジスト（メッキマスク層）１０を除去する。
図２−ｎに示すように、バリアメタルとシードメタルのメタル膜６を除去する。第１バンプ部（第１メッキ膜７）の下であってシリコン基板表面上のメタル膜６を第３バンプ部という。
【００３０】
電解メッキ技術を用いてシリコン基板に形成したＴＳＶ内に金属材料を埋設し貫通電極を形成し、さらに連続して貫通電極上にバンプを一体形成する工程について詳述する。
【００３１】
ここで留意すべきことは、貫通電極及びバンプを一体形成した際にバンプ（第１バンプ部）表面の凹みあるいは突起の形成を抑制することである。バンプ表面の凹みあるいは突起は、その後の、第２メッキ膜８（第２バンプ部）形成時に異常成長を招くなど不具合を生じることがある。
【００３２】
一般に電解メッキに用いるメッキ液は成膜する金属材料イオンを含む基本液と添加剤よりなる。添加剤は促進剤と抑制剤を含み、貫通電極形成のように深い孔内に金属材料を埋め込む際には重要な役割をはたす。これらの混合比を適正に設定することでシリコン基板表面での成膜レートを抑えつつ、孔内の成膜を促進し、深孔の埋め込みに最適なメッキ成膜条件を得ることができる。また、この混合比によって所望のメッキ成膜特性を得ることが可能である。この場合、所望の成膜特性が得られる成膜条件は、孔の開口径やアスペクト比、さらには成膜時に与える電流密度によっても変化する。
【００３３】
ここで、基板表面及びＴＳＶ上部開口部付近の成膜レートを強く抑え、孔底部から孔開口部へ向かって成膜するレートを加速するメッキ成膜条件を「高レート埋め込みメッキ成膜条件」とし、一方、基板表面及びＴＳＶ上部開口部付近の成膜レートの抑制を弱めて、ある程度成膜レートが得られるメッキ成膜条件を「コンフォーマル傾向メッキ成膜条件」と定義する。
【００３４】
より具体的には、「高レート埋め込みメッキ成膜条件」は、開口部付近の水平方向の成膜により開口部が閉塞するよりも先に孔底部から上方に向かって成膜する成膜レートが速く基板表面に達する成膜条件をいう。ここで、ＴＳＶ（メタル膜６形成後）の半径をＲ、ＴＳＶの深さをｄ、ＴＳＶ開口部付近の水平方向の平均成膜レートをｒ１、ＴＳＶ底部から上方に向かって成膜する平均成膜レートをｒ２とそれぞれ定義すると、「高レート埋め込みメッキ成膜条件」は目安としてｄ／ｒ２≦Ｒ／ｒ１とする。「コンフォーマル傾向メッキ成膜条件」は、孔底部から上方に向かっての成膜が基板表面に達するよりも先に開口部付近の水平方向の成膜により開口部が閉塞する成膜条件をいう。すなわち、目安としてｄ／ｒ２＞Ｒ／ｒ１となる。ただし、この定義は従来技術を説明するものではなく、本発明の説明の便宜のためのものである。ここでＴＳＶが正多角形の場合はメタル膜６形成後のＴＳＶに内接する円の半径をＲとする。
【００３５】
次に図面を用いて貫通電極、バンプ（第１バンプ部）を連続して一体形成する工程について説明する。
【００３６】
図４は高レート埋め込みメッキ成膜条件を用いて貫通電極、バンプを連続して一体形成する例について示しており、時間の経過と共に成膜がどのように行われるか示している。開口部付近の水平方向の成膜により開口部が閉塞するよりも先に孔底部から上方に向かって成膜する成膜レートが速く基板表面に達する成膜条件を用いて貫通電極、バンプを連続して一体形成することで、幅の狭い凹みは形成されにくく、ほぼ平坦なバンプ表面を得ることができる。この場合、底部から上方に向かって成膜する膜が基板表面に達したときに第１メッキ膜７の表面はほぼ平坦になる。このとき、開口部付近の水平方向の成膜は開口部中央に達しておらず閉塞していないところに特徴がある。また、バンプ厚ｄｐが所望の厚さに対して不足する場合は、バンプ表面がほぼ平坦になった後にさらに添加剤の混合比等、異なる電解メッキ液に変更して連続して成膜する２ステップ電解メッキをすることでバンプ中央部に凸部が形成されるのを回避しながら所望のバンプ膜厚を得ることができる。このとき、平坦部にメッキするのに最適なメッキ液を用いることが好ましい。
【００３７】
一方、図５−ａはコンフォーマル傾向メッキ成膜条件を用いて貫通電極、バンプを連続して一体形成する例について示しており、時間の経過と共に成膜がどのように行われるか示している。この場合は、ＴＳＶ内に成膜すると同時にバンプ部にもある程度成膜がなされる特徴を有しているが、メッキ膜表面には幅の狭い凹みが形成される。成膜を継続し、バンプ膜厚ｄｐがほぼＴＳＶの半径（Ｒ）に達するとバンプの表面は平坦になる。さらに成膜を行うと、図示するようにバンプの表面の中央が凸型に盛り上がるという特徴がある。
【００３８】
本発明者らの実験によるとバンプ厚ｄｐはＴＳＶの半径（Ｒ）と同等の場合が最適であるが、ＴＳＶの半径の３０％以上（ｄｐ≧０．３（Ｒ））とするとバンプ表面の凹みは許容範囲内にはいる。また、ＴＳＶの半径を若干超えて若干凸状となっても、ＴＳＶ半径の１２０％以下であれば、許容範囲である。したがって、第１メッキ膜７はバンプ厚がＴＳＶ半径の３０〜１２０％の範囲となるように形成することが好ましい。
【００３９】
図５−ｂに示すように、第１メッキ膜７をバンプの表面の中央が平坦になる時間（ｄｐ＝（Ｒ））で止めて、さらに第３メッキ膜（第１メッキ膜と同一材料）１２をさらに添加剤の混合比等、異なる電解メッキ液に変更して連続して成膜する２ステップ電解メッキをすることで、バンプ表面の平坦性を維持したまま、バンプ膜厚を厚くすることが可能になる。このとき、平坦部にメッキするのに最適なメッキ液を用いることが好ましい。
【００４０】
このようにして、第１バンプ部（第３メッキ膜１２を含む）を形成した後、第２バンプ部となる第２メッキ膜８を形成する。形成されるバンプ部は、メッキマスク層（第２フォトレジスト１０）の側壁の形状が反映され、ほぼシリコン基板１の平面に対して垂直な壁面を有する形状となる。
【００４１】
実施形態例１では、ＴＳＶをドライエッチングで形成する例で示したが、ウェットエッチングで形成してもよい。また、第１フォトレジスト８を使用せず、レーザーで形成してもよい。
【００４２】
実施形態例１では、第３絶縁膜５のエッチバックと第１絶縁膜２の開口部をドライエッチングで形成する例で示したが、ウェットエッチング、レーザーで形成してもよい。
【００４３】
実施形態例１は第３絶縁膜５と第１絶縁膜２に貫通穴を形成する際に、フォトレジストのパターニング無しで形成する例で示したが、フォトレジストでパターン形成後に形成し、フォトレジストを除去してもよい。
【００４４】
実施形態例１はＴｉによるバリアメタルと、Ｃｕによるシードメタルを形成する例で示したが、一般的に使用されている他の材料で形成してもよい。
【００４５】
実施形態例１はスピンコートでフォトレジストを塗布する例で示したが、感光型レジストフィルムを貼り付けることで形成してもよい。感光型レジストフィルムを貼り付けることで、ＴＳＶ内へのレジストの入り込みを防止することができ、現像時に溶解したレジスト材料のＴＳＶ内への侵入物は水洗等で容易に除去することができる。
【００４６】
実施形態例１ではポジ型のフォトレジストを使用し、バンプのパターンを形成し、現像時に露光部１１を除去する例で示したが、ネガ型のフォトレジストを使用してもよい。この場合は、バンプのパターンを未露光部として、基板上を露光部とすればよい。
【００４７】
実施形態例１は、電解銅メッキにて貫通電極及びバンプの一部となる第１メッキ膜を形成しているが、他の電解メッキ可能な材料で貫通電極及びバンプを形成してもよい。導電性の観点からは銅メッキが好ましい。第２メッキ膜８は、電解メッキ法で形成しているが、無電解メッキ法で形成しても良い。第２メッキ膜として、上記のＳｎＡｇ以外に、ＮｉとＡｕを含む膜、Ｎｉ、Ｐｂ、Ａｕとを含む膜、無鉛半田などを挙げることができる。
【００４８】
第１絶縁膜、第２絶縁膜、第３絶縁膜としては、絶縁性の材料であればいずれも使用することができるが、第１絶縁膜、第２絶縁膜は基板面に形成されることから応力の小さい酸化シリコン膜であることが好ましい。また、第２絶縁膜として酸化シリコン膜と窒化シリコン膜の積層膜としても良い。また、第３絶縁膜は、貫通電極からの金属拡散を防止するバリア機能を有する膜であることが好ましく、窒化シリコン膜を含む膜であることが好ましい。
【００４９】
〔実施形態例２〕
実施形態例１では、貫通電極の側面に絶縁膜（第３絶縁膜）を有する絶縁膜ライナー型ＴＳＶについて説明しているが、本発明はこれに限定されず、ＴＳＶから隔離された領域にＴＳＶを囲み、半導体基板を一表面から他表面に貫通する絶縁分離部（絶縁リング）を形成しても良い。
【００５０】
図６は、絶縁リング付きＴＳＶを示す断面図であり、図１と同様に主として係わらない半導体装置の他の構造は省略している。
【００５１】
本例の半導体装置はシリコン基板１上の片面に第１絶縁膜２とパッド３を配置し、反対側からＴＳＶを形成し、シリコン基板１の他面を覆う第２絶縁膜４と、バリアメタルとシードメタル６、第１メッキ膜７と第２メッキ膜８で構成される。また、ＴＳＶの周囲に環状の絶縁層（絶縁リング２３）が形成されている。絶縁リング２３は窒化シリコン膜２１と酸化シリコン膜２２とで構成される。窒化シリコン膜２１は、貫通電極からの金属拡散を防止するバリア機能を有する。
【００５２】
図７は、実施形態例２の半導体装置の製造方法を示す工程断面図である。
【００５３】
まず、図７−ａに示すように、シリコン基板１の片面に第４絶縁膜２４を形成し、絶縁リング２３を形成するリング状の溝をシリコン基板１に形成した状態を示す。形成する溝は、例えば溝幅２μｍ、深さ５０μｍに形成する。なお、図７の工程では、図６に示す構造とは上下が逆に表示される。
【００５４】
次に図７−ｂに示すように、第４絶縁膜２４を除去した後、全面に窒化シリコン膜２１と酸化シリコン膜２２とを成膜する。
【００５５】
図７−ｃに示すように、ＣＭＰ等により、シリコン基板１表面を露出させると共に、溝内に窒化シリコン膜２１と酸化シリコン膜２２とで構成される絶縁リング２３を形成する。
【００５６】
絶縁リングを形成した面に第１絶縁膜２とパッド３とを配置する。この例では、第１絶縁膜２中にパッド３が埋め込まれた構造を示している。
【００５７】
最後に、第１絶縁膜２及びパッド３の形成面とは反対面のシリコン基板１を研削し、絶縁リング２３の底部を露出させる。例えば、シリコン基板１の厚みが４０μｍとなるように研削する。
【００５８】
以降は、実施形態例１において、第３絶縁膜５の形成を除いて同様に、シリコン基板の反対面に第２絶縁膜４を形成し、ＴＳＶ形成、バリアメタル及びシードメタルからなるメタル膜６形成、第１メッキ膜７，第２メッキ膜８の形成を行うことで、図６に示す装置が完成する。
【００５９】
このように、絶縁リングを用いることで、絶縁性、金属原子の拡散防止性がより向上する。さらに、寄生容量の低減を図ることができる。また、パッド及びバンプの外周よりも絶縁リングを外側に配置することで、これらとシリコン基板上の素子や配線との電気的絶縁性も向上する。
【００６０】
なお、絶縁リングは、図６に示すような円形リングに限定されず、矩形などの他形状の絶縁リングであっても良い。また、絶縁リングは１重のリングに限定されず、多重リングとしても良い。
【００６１】
以上、シリコン基板１上の片面に形成された第１絶縁膜２上に平面方向に延在する導電層（パッド）３に達する貫通孔を開口した場合を例として詳述したが、第１の絶縁膜２、もしくは第１の絶縁膜よりも上方に設けられた他の絶縁膜中にシリコン基板表面に対し垂直方向に延在する導電プラグに接続するように貫通孔を開口した場合でも本発明は適用可能であり、全く同様の作用効果を有するものである。
【００６２】
〔応用例〕
図８，図９に本発明に係る半導体装置の応用例を示す。
【００６３】
図８は、バンプ一体型の貫通電極とバンプの反対面に形成されたパッドとが接続された、本発明に係る半導体チップ５１を複数積層した積層モジュール５０を示す概略断面図である。各半導体チップ５１のバッドにはＢＧＡ等の接続端子５２が形成されており、積層した下層の半導体チップのバンプと接続される。また、各チップ間には絶縁のために絶縁材料５３がアンダーフィル充填されている。
【００６４】
図９は、このように形成した積層モジュール５０を配線基板１０１上に搭載し、モールド樹脂１０３で封止したパッケージ１００を示す。配線基板１０１には不図示の配線層が形成されており、下層に向かって配線幅及び間隔が広くなるように配線層が複数積層されている。１０２はＢＧＡ等の外部端子であり、さらに、パッケージ１００をマザーボード等に搭載することができる。
【符号の説明】
【００６５】
１…シリコン基板
２…第１絶縁膜
３…パッド
４…第２絶縁膜
５…第３絶縁膜
６…メタル膜（バリアメタル及びシードメタル）
７…第１メッキ膜
８…第２メッキ膜
９…第１フォトレジスト
１０…第２フォトレジスト
１１…露光部
１２…第３メッキ膜
２１…窒化シリコン膜
２２…酸化シリコン膜
２３…絶縁リング
２４…第４絶縁膜
５０…積層モジュール
５１…半導体チップ
５２…接続端子
５３…アンダーフィル絶縁層
１００…パッケージ
１０１…配線基板
１０２…外部端子
１０３…モールド樹脂
【技術分野】
【０００１】
本発明は、半導体基板の表面と裏面に形成された導電層間を接続する貫通電極を含む半導体装置及びその貫通電極の形成方法を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路のさらなる高密度集積化、高性能化を達成するための技術として半導体チップの表面と裏面に形成された導電層間を接続する貫通電極とバンプを設けた半導体チップを積層し、半導体チップ上に形成された導電層間を貫通電極及びバンプを介して電気的に接続する技術がある。半導体チップの厚さ方向に相互に接続するのでワイヤ接続と比較すると格段に配線長を短くすることができ、微細加工によって多くの信号をやりとりできる点、高性能実現に対して有利である。
【０００３】
貫通電極の形成方法及び構造としては、特許文献１−３に記載の技術が知られている。
特許文献１に記載の技術は、半導体基板に貫通孔を形成して貫通孔内に銅をメッキ成膜し、半導体基板表面の銅はＣＭＰ法を用いて除去することで貫通電極を完成させ、次にレジストをマスクとしてバンプを形成する。このようにすることで、チップ積層の際に必要なバンプの形状及び大きさと、内部応力の抑制の観点から貫通電極の断面形状や径について異なるフォトリソグラフィー技術によって形成され、完全に独立に調整可能という利点がある。通常、バンプは貫通電極よりも大きく形成することが好ましく、このように独立したフォトリソグラフィー技術が常用されている。
【０００４】
特許文献２及び３に記載の技術では、半導体チップ表面に形成された絶縁膜上の導電層と貫通電極が絶縁膜に形成された開口部を介して接続されているが、この開口部径は貫通電極の径よりも小さく形成され、貫通電極とバンプは一体形成されている。貫通電極及びバンプは開口部に露出した金属層（導電層）をシード層として又は貫通孔の底面を覆うシード層を用いて無電解メッキにより形成されている。この結果、チップ上にはメッキ層は成膜せず貫通孔内に選択的にメッキ層を成膜させている。このため製造工程が短く、一体形成されていることから低い電気抵抗が得られるという利点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１２４０８７号公報
【特許文献２】特開２００９−２９５８５１号公報
【特許文献３】特開２００８−５３５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術では、貫通電極とバンプとを別々に形成しているので工程が長く、特に貫通電極形成の際にチップ表面に成膜された銅を除去する必要があり、高コストのＣＭＰ工程を要する点、好ましくない。また、貫通電極とバンプの間には層抵抗の比較的高いバリア層及びシード層があり、また、各層間の界面抵抗が原因で電気抵抗を十分下げることが難しい。
【０００７】
特許文献２に記載の技術では、開口部によって露出した金属層をシード層として、引用文献３に記載の技術では、貫通孔底部にシード層を形成し、その後、いずれも無電解メッキを用いて貫通電極及びバンプを形成していることから、これらの形状及び大きさは貫通孔の形状で決まり、独立に調整できない。特許文献２及び３は、貫通電極とバンプ径は実質同一であり、結果として太い貫通電極は大きな内部応力を持つことになり、ストレスマイグレーション起因のボイドを生じるなど不具合につながる可能性がある。また、無電解メッキは、成膜速度が極めて遅いため、生産上は好ましい方法とは言い難い。
【課題を解決するための手段】
【０００８】
本発明の一実施形態によれば、
半導体基板の一表面上に絶縁膜を介して形成された導電層と、
前記導電層と電気的に接続され、前記半導体基板の一表面から他表面に貫通して形成された貫通孔内に形成された貫通電極部と、
前記半導体基板の他表面上に形成されたバンプ部と
を有し、
前記貫通電極部は、その基板面に平行な断面積が前記バンプ部の基板面に平行な断面積より小さい形状を有し、前記バンプ部は前記貫通電極部と一体に形成された第１バンプ部を含む半導体装置が提供される。
【０００９】
また、本発明の別の実施形態によれば、
半導体基板の一表面上に絶縁膜を介して形成された導電層と、前記半導体基板の他面上に形成されたバンプ部と、前記導電層と前記バンプ部とを接続する前記半導体基板を貫通する貫通電極部とを有する半導体装置の製造方法であって、
前記半導体基板の他表面から前記導電層に接続する貫通孔を形成する工程と、
前記半導体基板の他表面上及び前記貫通孔内表面に金属シード層を形成する工程と、
前記半導体基板の他表面上に前記貫通孔開口部を包含し前記貫通孔開口部より大きい開口部を有するメッキマスク層を形成する工程と、
前記メッキマスク層をマスクとして前記貫通孔及び前記メッキマスク層開口部内に電解メッキ法を用いて連続して第１メッキ膜を成膜して前記貫通電極部と前記バンプ部の少なくとも一部となる第１バンプ部とを一体に形成する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の実施形態によれば、貫通電極とバンプの平面形状および大きさ（断面積）をそれぞれ任意に形成可能でかつ、貫通電極とバンプを連続して一体形成できる。その結果、貫通電極を形成する導電層のストレスマイグレーション起因のボイドの原因となる内部応力を緩和し、かつ、電気抵抗の低減が図れる。
また、電解メッキ法は無電解メッキ法と比較して成膜速度が速く、生産効率の向上が図れる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態例１に係る半導体装置の構造を示す概略縦断面図である。
【図２−１】実施形態例１の半導体装置の製造方法を示す工程断面図である。
【図２−２】実施形態例１の半導体装置の製造方法を示す工程断面図である。
【図３】ＴＳＶ内のレジスト除去工程を説明するフロー図である。
【図４】高レート埋め込みメッキ成膜条件を用いて貫通電極、バンプを連続して一体形成する例について示しており、時間の経過と共に成膜がどのように行われるか示す概念図である。
【図５】コンフォーマル傾向メッキ成膜条件を用いて貫通電極、バンプを連続して一体形成する例について示しており、時間の経過と共に成膜がどのように行われるか示す概念図（図５−ａ）と、バンプ中央部が平坦となる形状まで第１メッキ膜を形成した後、第３メッキ膜でバンプ厚を厚くした構成を示す図（図５−ｂ）である。
【図６】本発明の実施形態例２に係る半導体装置の構造を示す概略縦断面図（図６−ａ）と、平断面図（図６−ｂ）である。
【図７】実施形態例２の半導体装置の製造方法を示す工程断面図である。
【図８】本発明に係る半導体装置の応用例を示す概略断面図であり、積層モジュールを形成した例を示す。
【図９】本発明に係る半導体装置の応用例を示す概略断面図であり、図８の積層モジュールを用いたパッケージの例を示す。
【発明を実施するための形態】
【００１２】
以下、具体的な実施形態例を挙げて本発明の実施形態を具体的に説明するが、本発明はこれらの実施形態例のみに限定されるものではなく、当業者が適宜本発明の主旨を逸脱しない範囲内で変更可能である。
【００１３】
実施形態例１
図１は実施形態例１の半導体装置の構造を示す。ここでは、絶縁膜ライナー型ＴＳＶについての実施形態を示す。
【００１４】
なお、本発明では主として貫通電極に着目して説明し、主として係わらない半導体装置の他の構造は省略している。
【００１５】
本例の半導体装置はシリコン基板１上の片面に第１絶縁膜２と導電層（パッドという）３を配置し、反対側から貫通孔（Ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ：ＴＳＶという）を形成し、シリコン基板１の他面とＴＳＶ側面を覆う第２絶縁膜４と第３絶縁膜５、バリアメタルとシードメタル（合わせてメタル膜６という）、第１メッキ膜７と第２メッキ膜８で構成される。シリコン基板１を貫通している第１メッキ膜７の部分が貫通電極部であり、シリコン基板１上のメタル膜６、第１メッキ膜７及び第２メッキ膜８がバンプ部である。
【００１６】
図２は実施形態例１の半導体装置の製造方法を示す工程断面図である。
図２−ａに示すように、シリコン基板１の片面に第１絶縁膜２とパッド３を配置したものを準備する。
図２−ｂに示すように、シリコン基板１の反対側に第２絶縁膜４を形成する。
図２−ｃに示すように、第２絶縁膜４上に第１フォトレジスト９を塗布、露光、現像し、ＴＳＶパターンを形成する。
図２−ｄに示すように、第１フォトレジスト９のパターンにてＴＳＶを形成する。この時ＴＳＶはドライエッチングで形成する。
図２−ｅに示すように、ＴＳＶ形成後に、第１フォトレジスト８を除去する。
図２−ｆに示すように、ＴＳＶ形成側から、第３絶縁膜５を形成する。
図２−ｇに示すように、ＴＳＶ形成側から、ドライエッチングで第３絶縁膜５をエッチバックし、さらに第１絶縁膜２に貫通穴をあけて、パッド３までのＴＳＶを形成する。
図２−ｈに示すように、ＴＳＶ形成側から、スパッタでバリアメタルとシードメタル（合わせてメタル膜６と表示する）を形成する。本実施例ではＴｉによるバリアメタルと、Ｃｕによるシードメタルを形成する。
図２−ｉに示すように、ＴＳＶ形成側から、第２フォトレジスト１０を塗布する。第２フォトレジスト１０はスピンコートでポジ型フォトレジストを塗布する。
図２−ｊに示すように、ＴＳＶ形成側から、第２フォトレジスト１０を露光して、形成するバンプの形状に合わせて、第２フォトレジスト露光部１１を形成する。
図２−ｋに示すように、ＴＳＶ形成側から、第２フォトレジスト露光部１１を現像することにより、パターン形成を行う。現像を分割して実施するが、回数を増やすことにより、ＴＳＶ内のレジストを確実に除去する。
【００１７】
ここで、ＴＳＶ内のレジストを除去する工程について詳述する。
【００１８】
非常に深いＴＳＶ内のレジストの除去は従来非常に困難なものである。特許文献１−３に記載の技術はいずれもＴＳＶ内のレジストを除去する工程を含まない。
【００１９】
ＴＳＶ内にレジストが残ると電解メッキ工程で成膜異常が発生するため、ＴＳＶ内に設けたシードメタルの表面をクリーニングする必要がある。また、一方、基板表面に残したレジスト層に与えるダメージは最小限に止める必要がある。例えば、基板表面に残したレジストの側壁の形状や表面状態が変化すると出来上がったバンプの形状に影響し、好ましくないことがある。
【００２０】
図３はＴＳＶ内のレジストを除去する工程を説明するフロー図である。
【００２１】
通常、現像工程はシリコンウェハを低速回転させながらノズルからシリコンウェハ上に現像液を供給するステップと、シリコンウェハの回転を止め、シリコンウェハ上に現像液を止まらせ現像を行うステップと、シリコンウェハを低速回転させシリコンウェハ上の現像液を振り切るステップとよりなる。
【００２２】
本実施例では上記３ステップよりなる現像工程を５回くりかえすことで貫通孔内のレジストを除去することができた。
【００２３】
この場合、最初の現像工程で使用する現像液に対して２回目以降の現像工程で使用する現像液の濃度を低減させるとより効果的である。後の現像工程は現像の作用よりもＴＳＶ内のレジスト除去の作用が期待され、一方、基板表面に残したレジスト層に与えるダメージは最小限に止める必要があるためである。より具体的には、２回目以降の現像液濃度を順次若しくは階段状に低減させる方法が挙げられる。
【００２４】
また、現像工程の間に水洗工程を挿入する方法も効果的であった。現像工程の間にＴＳＶ内のレジストを除去するクリーニング工程を挿入することで除去効果を高めることができる。また、現像工程とＴＳＶ内のレジストを除去するクリーニング工程を交互に設けても同様の効果が得られる。ここで例えば水洗工程として回転するシリコンウェハ上にノズルから純水を供給する方法があるが、低速回転よりも高い回転数を用いることも有効である。さらに、超音波振動を与える、あるいはシリコンウェハの近傍に電極を設けて高周波電圧を印加する方法もある。水洗工程は、現像工程の間に１回挿入すれば、効果を奏するが、複数回挿入しても良い。以上、３ステップよりなる現像工程を例として詳述したが、他の公知の現像方法を適用しても同様の作用効果が得られる。
【００２５】
一連の工程を経た後、シリコンウェハを高速回転させる乾燥ステップで終了する。
【００２６】
実施形態例１では、現像工程を複数回実施することにより、ＴＳＶ内に入り込んだレジストを確実に除去することができ、貫通電極とバンプを連続して電解メッキ法により形成することが可能になる。この結果、従来貫通電極のメッキ工程後に実施していたメッキ層のＣＭＰ、ＣＭＰ後のバリアメタル及びシードメタルの形成、その後のバンプのパターニングのリソグラフィー工程を省略することが可能である。
【００２７】
さらに、現像工程の途中に水洗工程を入れることで、現像工程の回数を減らし、現像液の使用量を減らすことも可能になる。
【００２８】
このように、ＴＳＶ内に入り込んだレジストを確実に除去した後、以下の工程を実施する。
【００２９】
図２−ｌに示すように、ＴＳＶ形成側から、第１メッキ膜７として電解メッキ法によりＣｕ膜を形成する。残存する第２フォトレジスト１０は、メッキマスク層となる。ここでは、貫通電極とバンプの一部を第１メッキ膜７で形成する。ここで貫通電極と一体に形成されるバンプ部を第1バンプ部という。なお、本発明において「一体に形成される」とは、連続して同じ材料で形成されることを意味し、別材料との接合面を有して一体に形成されるものを除く。続いて、第２メッキ膜８として電解メッキ法によりＳｎＡｇ膜を形成する。第２メッキ膜８によるバンプ部を第２バンプ部という。
図２−ｍに示すように、第２フォトレジスト（メッキマスク層）１０を除去する。
図２−ｎに示すように、バリアメタルとシードメタルのメタル膜６を除去する。第１バンプ部（第１メッキ膜７）の下であってシリコン基板表面上のメタル膜６を第３バンプ部という。
【００３０】
電解メッキ技術を用いてシリコン基板に形成したＴＳＶ内に金属材料を埋設し貫通電極を形成し、さらに連続して貫通電極上にバンプを一体形成する工程について詳述する。
【００３１】
ここで留意すべきことは、貫通電極及びバンプを一体形成した際にバンプ（第１バンプ部）表面の凹みあるいは突起の形成を抑制することである。バンプ表面の凹みあるいは突起は、その後の、第２メッキ膜８（第２バンプ部）形成時に異常成長を招くなど不具合を生じることがある。
【００３２】
一般に電解メッキに用いるメッキ液は成膜する金属材料イオンを含む基本液と添加剤よりなる。添加剤は促進剤と抑制剤を含み、貫通電極形成のように深い孔内に金属材料を埋め込む際には重要な役割をはたす。これらの混合比を適正に設定することでシリコン基板表面での成膜レートを抑えつつ、孔内の成膜を促進し、深孔の埋め込みに最適なメッキ成膜条件を得ることができる。また、この混合比によって所望のメッキ成膜特性を得ることが可能である。この場合、所望の成膜特性が得られる成膜条件は、孔の開口径やアスペクト比、さらには成膜時に与える電流密度によっても変化する。
【００３３】
ここで、基板表面及びＴＳＶ上部開口部付近の成膜レートを強く抑え、孔底部から孔開口部へ向かって成膜するレートを加速するメッキ成膜条件を「高レート埋め込みメッキ成膜条件」とし、一方、基板表面及びＴＳＶ上部開口部付近の成膜レートの抑制を弱めて、ある程度成膜レートが得られるメッキ成膜条件を「コンフォーマル傾向メッキ成膜条件」と定義する。
【００３４】
より具体的には、「高レート埋め込みメッキ成膜条件」は、開口部付近の水平方向の成膜により開口部が閉塞するよりも先に孔底部から上方に向かって成膜する成膜レートが速く基板表面に達する成膜条件をいう。ここで、ＴＳＶ（メタル膜６形成後）の半径をＲ、ＴＳＶの深さをｄ、ＴＳＶ開口部付近の水平方向の平均成膜レートをｒ１、ＴＳＶ底部から上方に向かって成膜する平均成膜レートをｒ２とそれぞれ定義すると、「高レート埋め込みメッキ成膜条件」は目安としてｄ／ｒ２≦Ｒ／ｒ１とする。「コンフォーマル傾向メッキ成膜条件」は、孔底部から上方に向かっての成膜が基板表面に達するよりも先に開口部付近の水平方向の成膜により開口部が閉塞する成膜条件をいう。すなわち、目安としてｄ／ｒ２＞Ｒ／ｒ１となる。ただし、この定義は従来技術を説明するものではなく、本発明の説明の便宜のためのものである。ここでＴＳＶが正多角形の場合はメタル膜６形成後のＴＳＶに内接する円の半径をＲとする。
【００３５】
次に図面を用いて貫通電極、バンプ（第１バンプ部）を連続して一体形成する工程について説明する。
【００３６】
図４は高レート埋め込みメッキ成膜条件を用いて貫通電極、バンプを連続して一体形成する例について示しており、時間の経過と共に成膜がどのように行われるか示している。開口部付近の水平方向の成膜により開口部が閉塞するよりも先に孔底部から上方に向かって成膜する成膜レートが速く基板表面に達する成膜条件を用いて貫通電極、バンプを連続して一体形成することで、幅の狭い凹みは形成されにくく、ほぼ平坦なバンプ表面を得ることができる。この場合、底部から上方に向かって成膜する膜が基板表面に達したときに第１メッキ膜７の表面はほぼ平坦になる。このとき、開口部付近の水平方向の成膜は開口部中央に達しておらず閉塞していないところに特徴がある。また、バンプ厚ｄｐが所望の厚さに対して不足する場合は、バンプ表面がほぼ平坦になった後にさらに添加剤の混合比等、異なる電解メッキ液に変更して連続して成膜する２ステップ電解メッキをすることでバンプ中央部に凸部が形成されるのを回避しながら所望のバンプ膜厚を得ることができる。このとき、平坦部にメッキするのに最適なメッキ液を用いることが好ましい。
【００３７】
一方、図５−ａはコンフォーマル傾向メッキ成膜条件を用いて貫通電極、バンプを連続して一体形成する例について示しており、時間の経過と共に成膜がどのように行われるか示している。この場合は、ＴＳＶ内に成膜すると同時にバンプ部にもある程度成膜がなされる特徴を有しているが、メッキ膜表面には幅の狭い凹みが形成される。成膜を継続し、バンプ膜厚ｄｐがほぼＴＳＶの半径（Ｒ）に達するとバンプの表面は平坦になる。さらに成膜を行うと、図示するようにバンプの表面の中央が凸型に盛り上がるという特徴がある。
【００３８】
本発明者らの実験によるとバンプ厚ｄｐはＴＳＶの半径（Ｒ）と同等の場合が最適であるが、ＴＳＶの半径の３０％以上（ｄｐ≧０．３（Ｒ））とするとバンプ表面の凹みは許容範囲内にはいる。また、ＴＳＶの半径を若干超えて若干凸状となっても、ＴＳＶ半径の１２０％以下であれば、許容範囲である。したがって、第１メッキ膜７はバンプ厚がＴＳＶ半径の３０〜１２０％の範囲となるように形成することが好ましい。
【００３９】
図５−ｂに示すように、第１メッキ膜７をバンプの表面の中央が平坦になる時間（ｄｐ＝（Ｒ））で止めて、さらに第３メッキ膜（第１メッキ膜と同一材料）１２をさらに添加剤の混合比等、異なる電解メッキ液に変更して連続して成膜する２ステップ電解メッキをすることで、バンプ表面の平坦性を維持したまま、バンプ膜厚を厚くすることが可能になる。このとき、平坦部にメッキするのに最適なメッキ液を用いることが好ましい。
【００４０】
このようにして、第１バンプ部（第３メッキ膜１２を含む）を形成した後、第２バンプ部となる第２メッキ膜８を形成する。形成されるバンプ部は、メッキマスク層（第２フォトレジスト１０）の側壁の形状が反映され、ほぼシリコン基板１の平面に対して垂直な壁面を有する形状となる。
【００４１】
実施形態例１では、ＴＳＶをドライエッチングで形成する例で示したが、ウェットエッチングで形成してもよい。また、第１フォトレジスト８を使用せず、レーザーで形成してもよい。
【００４２】
実施形態例１では、第３絶縁膜５のエッチバックと第１絶縁膜２の開口部をドライエッチングで形成する例で示したが、ウェットエッチング、レーザーで形成してもよい。
【００４３】
実施形態例１は第３絶縁膜５と第１絶縁膜２に貫通穴を形成する際に、フォトレジストのパターニング無しで形成する例で示したが、フォトレジストでパターン形成後に形成し、フォトレジストを除去してもよい。
【００４４】
実施形態例１はＴｉによるバリアメタルと、Ｃｕによるシードメタルを形成する例で示したが、一般的に使用されている他の材料で形成してもよい。
【００４５】
実施形態例１はスピンコートでフォトレジストを塗布する例で示したが、感光型レジストフィルムを貼り付けることで形成してもよい。感光型レジストフィルムを貼り付けることで、ＴＳＶ内へのレジストの入り込みを防止することができ、現像時に溶解したレジスト材料のＴＳＶ内への侵入物は水洗等で容易に除去することができる。
【００４６】
実施形態例１ではポジ型のフォトレジストを使用し、バンプのパターンを形成し、現像時に露光部１１を除去する例で示したが、ネガ型のフォトレジストを使用してもよい。この場合は、バンプのパターンを未露光部として、基板上を露光部とすればよい。
【００４７】
実施形態例１は、電解銅メッキにて貫通電極及びバンプの一部となる第１メッキ膜を形成しているが、他の電解メッキ可能な材料で貫通電極及びバンプを形成してもよい。導電性の観点からは銅メッキが好ましい。第２メッキ膜８は、電解メッキ法で形成しているが、無電解メッキ法で形成しても良い。第２メッキ膜として、上記のＳｎＡｇ以外に、ＮｉとＡｕを含む膜、Ｎｉ、Ｐｂ、Ａｕとを含む膜、無鉛半田などを挙げることができる。
【００４８】
第１絶縁膜、第２絶縁膜、第３絶縁膜としては、絶縁性の材料であればいずれも使用することができるが、第１絶縁膜、第２絶縁膜は基板面に形成されることから応力の小さい酸化シリコン膜であることが好ましい。また、第２絶縁膜として酸化シリコン膜と窒化シリコン膜の積層膜としても良い。また、第３絶縁膜は、貫通電極からの金属拡散を防止するバリア機能を有する膜であることが好ましく、窒化シリコン膜を含む膜であることが好ましい。
【００４９】
〔実施形態例２〕
実施形態例１では、貫通電極の側面に絶縁膜（第３絶縁膜）を有する絶縁膜ライナー型ＴＳＶについて説明しているが、本発明はこれに限定されず、ＴＳＶから隔離された領域にＴＳＶを囲み、半導体基板を一表面から他表面に貫通する絶縁分離部（絶縁リング）を形成しても良い。
【００５０】
図６は、絶縁リング付きＴＳＶを示す断面図であり、図１と同様に主として係わらない半導体装置の他の構造は省略している。
【００５１】
本例の半導体装置はシリコン基板１上の片面に第１絶縁膜２とパッド３を配置し、反対側からＴＳＶを形成し、シリコン基板１の他面を覆う第２絶縁膜４と、バリアメタルとシードメタル６、第１メッキ膜７と第２メッキ膜８で構成される。また、ＴＳＶの周囲に環状の絶縁層（絶縁リング２３）が形成されている。絶縁リング２３は窒化シリコン膜２１と酸化シリコン膜２２とで構成される。窒化シリコン膜２１は、貫通電極からの金属拡散を防止するバリア機能を有する。
【００５２】
図７は、実施形態例２の半導体装置の製造方法を示す工程断面図である。
【００５３】
まず、図７−ａに示すように、シリコン基板１の片面に第４絶縁膜２４を形成し、絶縁リング２３を形成するリング状の溝をシリコン基板１に形成した状態を示す。形成する溝は、例えば溝幅２μｍ、深さ５０μｍに形成する。なお、図７の工程では、図６に示す構造とは上下が逆に表示される。
【００５４】
次に図７−ｂに示すように、第４絶縁膜２４を除去した後、全面に窒化シリコン膜２１と酸化シリコン膜２２とを成膜する。
【００５５】
図７−ｃに示すように、ＣＭＰ等により、シリコン基板１表面を露出させると共に、溝内に窒化シリコン膜２１と酸化シリコン膜２２とで構成される絶縁リング２３を形成する。
【００５６】
絶縁リングを形成した面に第１絶縁膜２とパッド３とを配置する。この例では、第１絶縁膜２中にパッド３が埋め込まれた構造を示している。
【００５７】
最後に、第１絶縁膜２及びパッド３の形成面とは反対面のシリコン基板１を研削し、絶縁リング２３の底部を露出させる。例えば、シリコン基板１の厚みが４０μｍとなるように研削する。
【００５８】
以降は、実施形態例１において、第３絶縁膜５の形成を除いて同様に、シリコン基板の反対面に第２絶縁膜４を形成し、ＴＳＶ形成、バリアメタル及びシードメタルからなるメタル膜６形成、第１メッキ膜７，第２メッキ膜８の形成を行うことで、図６に示す装置が完成する。
【００５９】
このように、絶縁リングを用いることで、絶縁性、金属原子の拡散防止性がより向上する。さらに、寄生容量の低減を図ることができる。また、パッド及びバンプの外周よりも絶縁リングを外側に配置することで、これらとシリコン基板上の素子や配線との電気的絶縁性も向上する。
【００６０】
なお、絶縁リングは、図６に示すような円形リングに限定されず、矩形などの他形状の絶縁リングであっても良い。また、絶縁リングは１重のリングに限定されず、多重リングとしても良い。
【００６１】
以上、シリコン基板１上の片面に形成された第１絶縁膜２上に平面方向に延在する導電層（パッド）３に達する貫通孔を開口した場合を例として詳述したが、第１の絶縁膜２、もしくは第１の絶縁膜よりも上方に設けられた他の絶縁膜中にシリコン基板表面に対し垂直方向に延在する導電プラグに接続するように貫通孔を開口した場合でも本発明は適用可能であり、全く同様の作用効果を有するものである。
【００６２】
〔応用例〕
図８，図９に本発明に係る半導体装置の応用例を示す。
【００６３】
図８は、バンプ一体型の貫通電極とバンプの反対面に形成されたパッドとが接続された、本発明に係る半導体チップ５１を複数積層した積層モジュール５０を示す概略断面図である。各半導体チップ５１のバッドにはＢＧＡ等の接続端子５２が形成されており、積層した下層の半導体チップのバンプと接続される。また、各チップ間には絶縁のために絶縁材料５３がアンダーフィル充填されている。
【００６４】
図９は、このように形成した積層モジュール５０を配線基板１０１上に搭載し、モールド樹脂１０３で封止したパッケージ１００を示す。配線基板１０１には不図示の配線層が形成されており、下層に向かって配線幅及び間隔が広くなるように配線層が複数積層されている。１０２はＢＧＡ等の外部端子であり、さらに、パッケージ１００をマザーボード等に搭載することができる。
【符号の説明】
【００６５】
１…シリコン基板
２…第１絶縁膜
３…パッド
４…第２絶縁膜
５…第３絶縁膜
６…メタル膜（バリアメタル及びシードメタル）
７…第１メッキ膜
８…第２メッキ膜
９…第１フォトレジスト
１０…第２フォトレジスト
１１…露光部
１２…第３メッキ膜
２１…窒化シリコン膜
２２…酸化シリコン膜
２３…絶縁リング
２４…第４絶縁膜
５０…積層モジュール
５１…半導体チップ
５２…接続端子
５３…アンダーフィル絶縁層
１００…パッケージ
１０１…配線基板
１０２…外部端子
１０３…モールド樹脂
【特許請求の範囲】
【請求項１】
半導体基板の一表面上に絶縁膜を介して形成された導電層と、
前記導電層と電気的に接続され、前記半導体基板の一表面から他表面に貫通して形成された貫通孔内に形成された貫通電極部と、
前記半導体基板の他表面上に形成されたバンプ部と
を有し、
前記貫通電極部は、その基板面に平行な断面積が前記バンプ部の基板面に平行な断面積より小さい形状を有し、前記バンプ部は前記貫通電極部と一体に形成された第１バンプ部を含む半導体装置。
【請求項２】
前記貫通電極部及び前記バンプ部は、その基板面に平行な断面形状が非相似形である請求項１に記載の半導体装置。
【請求項３】
前記バンプ部の側面は、基板面に対してほぼ垂直である請求項１又は２に記載の半導体装置。
【請求項４】
前記バンプ部の表面がほぼ平坦である請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記貫通電極部の側壁及び底面に金属シード層を有し、該金属シード層は前記第１バンプ部下の半導体基板表面上に延在してなる請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記バンプ部は、前記貫通電極部と一体に形成された前記第１バンプ部と、該第１バンプ部上に異なる材料よりなる第２バンプ部を含む請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記貫通電極部と前記第１バンプ部は銅を主体としてなり、前記第２バンプ部は、ニッケルと金、ニッケルと鉛と金、錫と銀とを含む合金若しくは無鉛半田よりなる請求項６に記載の半導体装置。
【請求項８】
前記貫通電極部及びバンプ部は貫通電極部の側壁及びバンプ部下に形成された絶縁膜により半導体基板と絶縁されている請求項１ないし７のいずれか１項に記載の半導体装置。
【請求項９】
前記貫通電極部は半導体基板と接しており、該貫通電極部から隔離された外周部に前記半導体基板を貫通した絶縁分離部で、絶縁分離部外周の半導体基板と前記貫通電極部及びバンプ部が少なくとも絶縁されている請求項１ないし７のいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板の一表面上に絶縁膜を介して形成された導電層と、前記半導体基板の他面上に形成されたバンプ部と、前記導電層と前記バンプ部とを接続する前記半導体基板を貫通する貫通電極部とを有する半導体装置の製造方法であって、
前記半導体基板の他表面から前記導電層に接続する貫通孔を形成する工程と、
前記半導体基板の他表面上及び前記貫通孔内表面に金属シード層を形成する工程と、
前記半導体基板の他表面上に前記貫通孔開口部を包含し前記貫通孔開口部より大きい開口部を有するメッキマスク層を形成する工程と、
前記メッキマスク層をマスクとして前記貫通孔及び前記メッキマスク層開口部内に電解メッキ法を用いて連続して第１メッキ膜を成膜して前記貫通電極部と前記バンプ部の少なくとも一部となる第１バンプ部とを一体に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記メッキマスク層を形成する工程は、フォトレジスト膜に露光及び現像する工程を含む請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記フォトレジスト膜を現像する工程は、前記貫通孔内の前記金属シード層表面のレジスト残渣の除去を含む請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記現像工程は、基板を低速回転させながらノズルから基板上に現像液を供給するステップと、基板の回転を止め、基板上に現像液を止まらせ現像を行うステップと、基板を低速回転させ基板上の現像液を振り切るステップとよりなり、該現像工程を複数回実施することで、前記貫通孔内の前記金属シード層表面のレジスト残渣の除去を行う請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記複数回の現像工程において、現像液の濃度を順次若しくは階段状に低減することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
複数回の現像工程の間に、少なくとも１回の水洗工程を含む請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１６】
前記第１メッキ膜を形成する工程は、金属シード層形成後の貫通孔の半径をＲ、深さをｄとし、電解メッキ法で形成される第１メッキ膜の貫通孔開口部付近の水平方向の平均成膜レートをｒ１、貫通孔底部から上方に向かって成膜する平均成膜レートをｒ２とそれぞれ定義したとき、ｄ／ｒ２＞Ｒ／ｒ１となるメッキ膜成膜条件で実施する請求項１０ないし１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第１メッキ膜を形成する工程は、前記貫通孔底部から上方に向かっての成膜が前記基板表面に達するよりも先に前記貫通孔開口部付近の水平方向の成膜により前記貫通孔開口部が閉塞するメッキ膜成膜条件で実施する請求項１０ないし１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１バンプ部における第１メッキ膜の高さをｄｐとして、０．３（Ｒ）≦ｄｐ≦１．２（Ｒ）となる高さまで成膜する請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
さらに、前記メッキ膜成膜とは異なるメッキ膜成膜条件にて同材料のメッキ膜を前記第１メッキ膜上に成膜する請求項１６ないし１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記第１メッキ膜を形成する工程は、金属シード層形成後の貫通孔の半径をＲ、深さをｄとし、電解メッキ法で形成される第１メッキ膜の貫通孔開口部付近の水平方向の平均成膜レートをｒ１、貫通孔底部から上方に向かって成膜する平均成膜レートをｒ２とそれぞれ定義したとき、ｄ／ｒ２≦Ｒ／ｒ１となる条件で実施する請求項１０ないし１５のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記第１メッキ膜を形成する工程は、前記貫通孔開口部付近の水平方向の成膜により前記貫通孔開口部が閉塞するよりも先に前記貫通孔底部から上方に向かって成膜する成膜レートが速く基板表面に達するメッキ膜成膜条件で実施する請求項１０ないし１５のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
さらに、前記メッキ膜成膜とは異なるメッキ膜成膜条件にて同材料のメッキ膜を前記第１メッキ膜上に成膜する請求項２０又は２１に記載の半導体装置の製造方法。
【請求項２３】
前記貫通電極部と同材料で形成されるバンプ部上に、異なる材料よりなる第２バンプ部を形成する工程を有する請求項１０ないし２２のいずれか１項に記載の半導体装置の製造方法。
【請求項２４】
前記貫通電極部と同材料で形成されるバンプ部は銅を主体としてなり、前記第２バンプ部は、ニッケルと金、ニッケルと鉛と金、錫と銀とを含む合金若しくは無鉛半田よりなる請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記メッキマスク層を除去した後、露出する金属シード層を除去する工程をさらに含む請求項１０ないし２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２６】
前記貫通孔を形成する工程の後であって、金属シード層を形成する工程の前に、前記貫通孔の側壁に絶縁膜を形成する工程を有する請求項１０ないし２５のいずれか１項に記載半導体装置の製造方法。
【請求項２７】
前記半導体基板に、前記貫通孔から隔離された領域に、貫通孔を囲み、前記半導体基板の一表面から他表面に貫通する絶縁分離部を形成する工程を有する請求項１０ないし２５のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の一表面上に絶縁膜を介して形成された導電層と、
前記導電層と電気的に接続され、前記半導体基板の一表面から他表面に貫通して形成された貫通孔内に形成された貫通電極部と、
前記半導体基板の他表面上に形成されたバンプ部と
を有し、
前記貫通電極部は、その基板面に平行な断面積が前記バンプ部の基板面に平行な断面積より小さい形状を有し、前記バンプ部は前記貫通電極部と一体に形成された第１バンプ部を含む半導体装置。
【請求項２】
前記貫通電極部及び前記バンプ部は、その基板面に平行な断面形状が非相似形である請求項１に記載の半導体装置。
【請求項３】
前記バンプ部の側面は、基板面に対してほぼ垂直である請求項１又は２に記載の半導体装置。
【請求項４】
前記バンプ部の表面がほぼ平坦である請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記貫通電極部の側壁及び底面に金属シード層を有し、該金属シード層は前記第１バンプ部下の半導体基板表面上に延在してなる請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記バンプ部は、前記貫通電極部と一体に形成された前記第１バンプ部と、該第１バンプ部上に異なる材料よりなる第２バンプ部を含む請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記貫通電極部と前記第１バンプ部は銅を主体としてなり、前記第２バンプ部は、ニッケルと金、ニッケルと鉛と金、錫と銀とを含む合金若しくは無鉛半田よりなる請求項６に記載の半導体装置。
【請求項８】
前記貫通電極部及びバンプ部は貫通電極部の側壁及びバンプ部下に形成された絶縁膜により半導体基板と絶縁されている請求項１ないし７のいずれか１項に記載の半導体装置。
【請求項９】
前記貫通電極部は半導体基板と接しており、該貫通電極部から隔離された外周部に前記半導体基板を貫通した絶縁分離部で、絶縁分離部外周の半導体基板と前記貫通電極部及びバンプ部が少なくとも絶縁されている請求項１ないし７のいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板の一表面上に絶縁膜を介して形成された導電層と、前記半導体基板の他面上に形成されたバンプ部と、前記導電層と前記バンプ部とを接続する前記半導体基板を貫通する貫通電極部とを有する半導体装置の製造方法であって、
前記半導体基板の他表面から前記導電層に接続する貫通孔を形成する工程と、
前記半導体基板の他表面上及び前記貫通孔内表面に金属シード層を形成する工程と、
前記半導体基板の他表面上に前記貫通孔開口部を包含し前記貫通孔開口部より大きい開口部を有するメッキマスク層を形成する工程と、
前記メッキマスク層をマスクとして前記貫通孔及び前記メッキマスク層開口部内に電解メッキ法を用いて連続して第１メッキ膜を成膜して前記貫通電極部と前記バンプ部の少なくとも一部となる第１バンプ部とを一体に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記メッキマスク層を形成する工程は、フォトレジスト膜に露光及び現像する工程を含む請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記フォトレジスト膜を現像する工程は、前記貫通孔内の前記金属シード層表面のレジスト残渣の除去を含む請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記現像工程は、基板を低速回転させながらノズルから基板上に現像液を供給するステップと、基板の回転を止め、基板上に現像液を止まらせ現像を行うステップと、基板を低速回転させ基板上の現像液を振り切るステップとよりなり、該現像工程を複数回実施することで、前記貫通孔内の前記金属シード層表面のレジスト残渣の除去を行う請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記複数回の現像工程において、現像液の濃度を順次若しくは階段状に低減することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
複数回の現像工程の間に、少なくとも１回の水洗工程を含む請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１６】
前記第１メッキ膜を形成する工程は、金属シード層形成後の貫通孔の半径をＲ、深さをｄとし、電解メッキ法で形成される第１メッキ膜の貫通孔開口部付近の水平方向の平均成膜レートをｒ１、貫通孔底部から上方に向かって成膜する平均成膜レートをｒ２とそれぞれ定義したとき、ｄ／ｒ２＞Ｒ／ｒ１となるメッキ膜成膜条件で実施する請求項１０ないし１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第１メッキ膜を形成する工程は、前記貫通孔底部から上方に向かっての成膜が前記基板表面に達するよりも先に前記貫通孔開口部付近の水平方向の成膜により前記貫通孔開口部が閉塞するメッキ膜成膜条件で実施する請求項１０ないし１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１バンプ部における第１メッキ膜の高さをｄｐとして、０．３（Ｒ）≦ｄｐ≦１．２（Ｒ）となる高さまで成膜する請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
さらに、前記メッキ膜成膜とは異なるメッキ膜成膜条件にて同材料のメッキ膜を前記第１メッキ膜上に成膜する請求項１６ないし１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記第１メッキ膜を形成する工程は、金属シード層形成後の貫通孔の半径をＲ、深さをｄとし、電解メッキ法で形成される第１メッキ膜の貫通孔開口部付近の水平方向の平均成膜レートをｒ１、貫通孔底部から上方に向かって成膜する平均成膜レートをｒ２とそれぞれ定義したとき、ｄ／ｒ２≦Ｒ／ｒ１となる条件で実施する請求項１０ないし１５のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記第１メッキ膜を形成する工程は、前記貫通孔開口部付近の水平方向の成膜により前記貫通孔開口部が閉塞するよりも先に前記貫通孔底部から上方に向かって成膜する成膜レートが速く基板表面に達するメッキ膜成膜条件で実施する請求項１０ないし１５のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
さらに、前記メッキ膜成膜とは異なるメッキ膜成膜条件にて同材料のメッキ膜を前記第１メッキ膜上に成膜する請求項２０又は２１に記載の半導体装置の製造方法。
【請求項２３】
前記貫通電極部と同材料で形成されるバンプ部上に、異なる材料よりなる第２バンプ部を形成する工程を有する請求項１０ないし２２のいずれか１項に記載の半導体装置の製造方法。
【請求項２４】
前記貫通電極部と同材料で形成されるバンプ部は銅を主体としてなり、前記第２バンプ部は、ニッケルと金、ニッケルと鉛と金、錫と銀とを含む合金若しくは無鉛半田よりなる請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記メッキマスク層を除去した後、露出する金属シード層を除去する工程をさらに含む請求項１０ないし２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２６】
前記貫通孔を形成する工程の後であって、金属シード層を形成する工程の前に、前記貫通孔の側壁に絶縁膜を形成する工程を有する請求項１０ないし２５のいずれか１項に記載半導体装置の製造方法。
【請求項２７】
前記半導体基板に、前記貫通孔から隔離された領域に、貫通孔を囲み、前記半導体基板の一表面から他表面に貫通する絶縁分離部を形成する工程を有する請求項１０ないし２５のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２−１】
【図２−２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２−１】
【図２−２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−２３１０９６（Ｐ２０１２−２３１０９６Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１１−１０００９９（Ｐ２０１１−１０００９９）
【出願日】平成２３年４月２７日（２０１１．４．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２３年４月２７日（２０１１．４．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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