【課題】メタル薄膜を用いた高性能な抵抗素子を提供する。
【解決手段】絶縁膜（３）を介して半導体基板（２）の上に形成された金属薄膜抵抗（４）と、金属薄膜抵抗（４）の表面の一部を覆う導電部材（５）とを具備する抵抗素子（１）を構成する。ここにおいて、金属薄膜抵抗（４）は、熱処理によって抵抗率が変化する材質の材料で構成される。 （もっと読む）

【課題】チップ面積を増大させることなく、半導体チップにそれぞれウエハのどの部分に位置していたのかを示す情報を付加した半導体装置及びその製造方法を提供する。
【解決手段】ウエハ上に所定の素子及び配線等を形成した後、パッシベーション膜を形成する。そして、このパッシベーション膜の表面に、ウエハ上の位置を示す位置情報パターンとして、溝を形成する。この溝は、ウエハから形成される複数に半導体チップに連続するパターンで形成され、例えば太線と細線とを組み合わせてＸ座標及びＹ座標を表す。 （もっと読む）

【課題】簡便な手法で、従来の強誘電体薄膜よりも大幅に比誘電率を向上し得る、高容量密度の薄膜キャパシタ用途に適した強誘電体薄膜形成用組成物、強誘電体薄膜の形成方法並びに該方法により形成された強誘電体薄膜を提供する。
【解決手段】ＰＬＺＴなどの強誘電体薄膜を形成するための強誘電体薄膜形成用組成物であり、一般式：（Ｐｂ_xＬａ_y）（Ｚｒ_zＴｉ_(1-z)）Ｏ₃（式中０．９＜ｘ＜１．３、０≦ｙ＜０．１、０≦ｚ＜０．９）で示される複合金属酸化物Ａに、Ｂｉを含む複合金属酸化物Ｂが混合した混合複合金属酸化物の形態をとる薄膜を形成するための液状組成物であり、各原料が上記一般式で示される金属原子比を与えるような割合となるように、有機溶媒中に溶解している有機金属化合物溶液からなり、複合金属酸化物Ｂを構成するための原料が、ｎ−オクタン酸基がその酸素原子を介して金属元素と結合している化合物であることを特徴とする。 （もっと読む）

【課題】書き込み電圧が小さいアンチヒューズを提供する。
【解決手段】アンチヒューズは読み出し専用の記憶装置のメモリ素子に用いられる。アンチヒューズは、第１導電層、絶縁層、半導体層、及び第２導電層を有する。アンチヒューズに含まれる絶縁層は、原料ガス中にアンモニアを添加して形成した酸化窒化シリコンであり、層中に１．２×１０^２１以上３．４×１０^２１ａｔｏｍｓ／ｃｍ^３以下の水素、または３．２×１０^２０以上２．２×１０^２１ａｔｏｍｓ／ｃｍ^３以下の窒素を含むことで、低電圧での書き込みが可能となる。 （もっと読む）

【課題】多結晶シリコン抵抗の特性バラツキを抑制する。
【解決手段】結晶粒を有する多結晶シリコン膜（２）と、多結晶シリコン膜（２）の上に設けられ、多結晶シリコン膜（２）の第１端部から第１距離（ｄ１）の位置に配置された第１接続領域（３）と、多結晶シリコン膜（２）の上に設けられ、第１端部と異なる第２端部から第２距離（ｄ２）の位置に設けられた第２接続領域（３）とを具備する多結晶シリコン抵抗（１）を構成する。その多結晶シリコン抵抗（１）おいて、多結晶シリコン膜（２）は、第１端部と第１接続領域（３）との間の第１部分（６）と、第２端部と第２接続領域（３）との間の第２部分（７）と、第１接続領域（３）と第２接続領域（３）との間の第３部分（８）とを具備するものとする。そして、第３部分（８）に含まれる結晶粒の結晶粒径は、第１部分（６）または第２部分（７）に含まれる結晶粒の結晶粒径よりも小さい。 （もっと読む）

【課題】 可変容量素子の動作不良を防止し、可変容量素子の信頼性を向上する。
【解決手段】 可変容量素子は、固定電極と、固定電極上に積層された絶縁層を含む絶縁部と、絶縁層上に絶縁層から離れる方向に移動可能に積層された可動部および可動部の一端を絶縁部に固定する固定部を含む可動電極と、可動電極に間隔を空けて対向する対向電極とを有している。 （もっと読む）

【課題】トランジスタ等の電気的特性のばらつきを低減し得る半導体装置の設計方法及び半導体装置の製造方法を提供する。
【解決手段】素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、レイアウト領域を複数の分割領域に分割するステップと、レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、分割領域内における第１の実パターン、第２の実パターン、第１のダミーパターン及び第２のダミーパターンの周囲長の総和の、分割領域間におけるばらつきが、所定の範囲内となるように、第１のダミーパターン及び第２のダミーパターンを配置する。 （もっと読む）

【課題】オフトラ型ＥＳＤ保護素子のＥＳＤ耐量を増加する。
【解決手段】第２導電型ドレイン高濃度拡散層となる領域にトレンチを備え、トレンチ内に第２導電型の多結晶シリコン膜を埋め込むことで、第２導電型ドレイン高濃度拡散層の実効的な体積を増加することを実現する。これより、ゲート電極からドレインコンタクト孔の距離を大きくしたことと同じ効果が得られ、本発明の半導体装置はオフトラ型ＥＳＤ保護素子として、素子サイズを変更しなくてもＥＳＤ耐量の増加が可能となる。 （もっと読む）

【課題】検査コストや解析コスト、製品コストを低減可能な半導体装置の製造方法を提供する。
【解決手段】例えば、ウエハ検査工程（Ｓ１００３）で、半導体ウエハ上のロジック回路を対象とした電気的検査（ロジック部テスト）（Ｓ１００３ａ）と、メモリ回路を対象とした電気的検査（メモリ部テスト）（Ｓ１００３ｂ）を行い、それぞれの検査結果から得られた故障箇所を複合マップ２４上に重ねて表示する。この複合マップ２４を用いると、例えば、ロジック故障２２とメモリ故障２３が併存して分布する領域を判別でき、この領域に対してメモリ故障２３に対する詳細解析を優先的に行うことで、特にロジック故障２２とメモリ故障２３の故障原因が共通であった場合に効率的な詳細解析を行うことが可能となる。 （もっと読む）

【課題】不純物拡散領域の抵抗値のばらつきを抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体層にドーパント不純物を添加し、０．１秒〜１０秒の活性化熱処理を行う。次いで、半導体層にイオン注入を行い、半導体層のドーパント不純物が添加された領域をアモルファス化する。次いで、０．１ミリ秒〜１００ミリ秒の活性化熱処理を行い、アモルファス化した半導体層を再結晶化することにより、半導体層にドーパント不純物の拡散領域を形成する。 （もっと読む）

【課題】強誘電体膜の表面をレジストに曝すことなく、特性が異なる複数のキャパシタを有する半導体装置を製造する。
【解決手段】半導体装置の製造方法は、基板上方に絶縁膜を形成する工程、絶縁膜上方に下部電極層を形成する工程、下部電極層上に強誘電体膜を形成する工程、強誘電体膜上に第１上部電極層を形成する工程、第１上部電極層上に、第１領域を覆う第１レジストを形成する工程、第１レジストをマスクとしてエッチングを行うことにより、第２領域の第１上部電極層を除去するとともに、第２領域の強誘電体膜を削る工程、第１領域の第１上部電極層上及び第１領域以外の強誘電体膜上に、第２上部電極層を形成する工程、第１領域及び第２領域に第２レジストを形成する工程、第２レジストをマスクとして第１上部電極層、第２上部電極層、強誘電体膜及び下部電極層をエッチングし、第１のキャパシタ及び第２のキャパシタを形成する工程、を有する。 （もっと読む）

【課題】ポリシリコン抵抗体の上に急速熱酸化処理により形成され、シリサイド化ブロック用酸化膜の一部として用いる熱酸化膜の膜厚が多種のポリシリコン抵抗体間でばらつくことにより、ポリシリコン抵抗体が部分的にシリサイド化されることを回避する。
【解決手段】多種のポリシリコン抵抗体全てにおいて、急速熱酸化処理によりポリシリコン抵抗体上に生成される熱酸化膜の膜厚と、ポリシリコン抵抗体を含む非シリサイド化領域に形成された保護酸化膜の膜厚との和が、シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となるように、保護酸化膜の膜厚を決定する。多種のポリシリコン抵抗体間で急速熱酸化処理により生成される熱酸化膜の膜厚に差が生じる場合でも、熱酸化膜と保護酸化膜とをシリサイド化ブロック用酸化膜として用いることにより、充分なブロック性能を確保することができる。 （もっと読む）

【課題】ＧａＮ系ＨＥＭＴ及びＭＩＭキャパシタを同一基板上に設ける場合でも小型化することができる半導体装置及びその製造方法を提供する。
【解決手段】基板１の表面上に下部電極１１を形成し、下部電極１１上に誘電体膜１２を形成し、誘電体膜１２上に基板１の表面に接する上部電極１４ａを形成する。また、基板１の裏面から基板１をエッチングすることにより、上部電極１４ａの基板１の表面に接する部分に達するビアホール１ａを基板１に形成し、基板１の裏面上にビアホール１ａを介して上部電極１４ａに接するビア配線３６を形成する。 （もっと読む）

【課題】導体半導体接合を用いて、優れた特性を示す、あるいは、作製の簡単な、あるいは、より集積度の高い電界効果トランジスタを提供する。
【解決手段】半導体層の電子親和力よりも仕事関数の小さな導体との接合においては、導体より半導体層にキャリアが注入された領域が生じる。そのような領域を電界効果トランジスタ（ＦＥＴ）のオフセット領域、あるいは、インバータ等の半導体回路の抵抗として用いる。また、ひとつの半導体層中にこれらを設けることにより集積化した半導体装置を作製できる。 （もっと読む）

【課題】集積回路をＤＣおよびＲＦ遮蔽する方法と構造を提供すること。
【解決手段】組み合わせられて集積回路デバイスを形成する回路を電磁気的に遮蔽するための方法であって、導電性材料によって横方向および下方を囲まれた隔離型のシリコン・アイランドを供給する。 （もっと読む）

【目的】耐放射線特性を高めることが可能な半導体集積装置及び半導体集積装置の製造方法を提供することを目的とする。
【構成】半導体支持基板上の絶縁層の上面に形成されているシリコン薄膜層内における上記絶縁層との境界に隣接する境界近傍領域中に、この境界に近いほど不純物の濃度が高くなる領域が形成されている。 （もっと読む）

【課題】素子が破壊されるほど高い電圧が印加された場合であっても、素子の破壊を抑制する。
【解決手段】第１の電圧が入力されることにより動作を行う半導体装置であって、第１の電圧の絶対値が基準値より大きいとき、第１の電圧の値を変化させる保護回路を具備し、保護回路は、第１の電圧に応じて第２の電圧を生成し、生成した第２の電圧を出力する制御信号生成回路と、電圧制御回路と、を備え、電圧制御回路は、ソース、ドレイン、及びゲートを有し、ゲートに制御信号として第２の電圧が入力され、第２の電圧に応じてオン状態又はオフ状態になることにより、第１の電圧の値をソース及びドレインの間に流れる電流量に応じて変化させるか否かを制御するトランジスタを含み、トランジスタは、チャネル形成層としての機能を有する酸化物半導体層をさらに有し、酸化物半導体層のバンドギャップは、２ｅＶ以上である。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路の提供を目的の一つとする。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。そして、上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）

【課題】トランジスタにおけるオフ電流を低減し、電圧調整回路における出力電圧の変換効率を向上させる。
【解決手段】ゲート、ソース、及びドレインを有し、ゲートがソース又はドレインに電気的に接続され、ソース及びドレインの一方に第１の信号が入力され、チャネル形成層としてキャリア濃度が５×１０^１４／ｃｍ^３以下である酸化物半導体層を有するトランジスタと、第１の電極及び第２の電極を有し、第１の電極がトランジスタのソース及びドレインの他方に電気的に接続され、第２の電極にクロック信号である第２の信号が入力される容量素子と、を有し、第１の信号の電圧を昇圧又は降圧し、昇圧又は降圧した電圧である第３の信号を出力信号としてトランジスタのソース及びドレインの他方を介して出力する構成である。 （もっと読む）

【課題】比誘電率の低下を軽減しつつリーク電流値を低減し、スパッタ率の低下による堆積速度の減少を抑制し、かつ、面内均一性に優れた誘電体膜の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る誘電体膜の製造方法は、基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｂ／（Ａ＋Ｂ））≦０．１であり、非晶質構造を有する金属酸化物を形成する工程と、該非晶質構造を有する金属酸化物に１０００℃以上のアニール処理を施し、結晶相を含む金属酸化物を形成する工程と、を備える。 （もっと読む）