【課題】 ジッタの少ないクロックを発生させる
【解決手段】 第１の発振器と、前記第１の発振器から出力される第１のクロックの周波数とは異なる周波数の第２のクロックを出力する第２の発振器と、前記第１の発振器からの第１のクロックと前記第２の発振器からの第２のクロックのうちの一方を選択する選択手段と、前記選択手段により選択された第１のクロックまたは第２のクロックの周波数を逓倍し、出力クロックを生成する生成手段と、前記第１の発振器からの第１のクロックを逓倍する逓倍回路と、前記逓倍回路からの出力信号と前記生成手段からの出力クロックとの位相差を検出し、前記位相差を示す信号を前記第２の発振器に出力することにより前記第２の発振器からの第２のクロックの周波数を変更する位相検出手段とを備える。 （もっと読む）

【課題】本線系と冗長系との間に生じる出力位相の偏差を抑圧し、出力切替時に出力位相の変化を抑える。
【解決手段】基準クロックによるリファレンス信号から１／ｎ（ｎは任意の自然数）倍の第１の周波数信号を生成する１／ｎ分周器１１と、それぞれＶＣＸＯ１２１，１３１の出力信号から１／ｍ（ｍは任意の自然数）倍の第２の周波数信号を生成して１／ｎ分周器１１で生成される第１の周波数信号と位相比較し、その位相比較結果に基づいてＶＣＸＯ１２１，１３１の出力周波数を制御するＰＬＬ回路部１１，１２と、ＰＬＬ回路部１１，１２の出力を選択的に導出する出力選択スイッチ１４とを具備する。 （もっと読む）

【課題】 起動直後から安定した振動波形を有する出力信号を得ることができる発振回路を提供する。
【解決手段】 発振回路１Ａは、入力電圧に基づいて振動波形を有する振動出力電圧を出力する主発振回路２Ａと、主発振回路２Ａの振動出力電圧に応じた出力信号と予め定められた周波数を有するクロック同期信号ＳＹＮＣとが入力され、出力信号及びクロック同期信号ＳＹＮＣの位相差に応じた電圧を出力する位相比較器３と、位相比較器３の出力電圧を平滑化する第１ローパスフィルタ４と、第１ローパスフィルタ４の出力電圧が基準電圧Ｖｒｅｆ１以上の場合、第１ローパスフィルタ４の出力電圧を主発振回路２Ａに入力し、第１ローパスフィルタ４の出力電圧が基準電圧Ｖｒｅｆ１より低い場合、基準電圧Ｖｒｅｆ１を主発振回路２Ａに入力する切替回路５Ａとを備えている。 （もっと読む）

【課題】低電圧駆動において安定した定電流を供給する。
【解決手段】電流源１は、入力電流に応じた周波数の発振信号を出力する電流制御発振部１１と、発振信号と基準信号とを比較する比較部１３と、比較部１３の比較結果に応じた電流を出力するチャージポンプ１４と、チャージポンプ１４の出力電流により充放電される平滑キャパシタ４２を含むローパスフィルタ１５と、平滑キャパシタ４２に接続され、平滑キャパシタ４２が生成する電圧に応じた電流を生成し、入力電流として電流制御発振部１１へ供給するループ用変換部１６と、ローパスフィルタ１５に接続され、ローパスフィルタ１５において生成される電圧に応じた電流を生成し、出力電流として出力する出力用変換部１７とを有する。 （もっと読む）

【課題】
被測定クロックの周期または周波数を高精度に計測する周波数計測回路を提供する。
【解決手段】
周波数測定回路は，被測定クロックの被測定エッジをカウントするカウンタと，基準クロックの基準エッジに応答して，前記カウンタのカウント値を記憶するカウンタラッチ回路と，直列に接続された複数の基本遅延回路を有し，前記被測定クロックを初段の前記基本遅延回路に入力して伝搬させる遅延回路と，前記基準エッジに応答して，前記遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の遅延ラッチ回路と，前記遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて，前記被測定クロックの前記被測定エッジの前記遅延回路内での位置を検出するエッジ検出回路と，２つの基準エッジ間の前記カウント値と，前記２つの基準エッジでの前記第１のエッジ検出回路が検出する前記被測定エッジの位置情報とから，前記被測定クロックの周期または周波数を演算する演算器とを有する。 （もっと読む）

【課題】入力信号の周波数が変化するようなモータの駆動制御において、ステップ入力などのように入力信号の位相が急激に変化した場合でも、オーバーシュートやスリップによる振動などの過渡的な振動の発生を抑制することができる多重ＰＬＬ回路の構成を得る。
【解決手段】第２ＰＬＬ２１の第２位相比較回路２４によって検出される位相差が所定範囲外である場合には、ループ加算器２６を介さずに、第１ＰＬＬ１１を用いて第２ＰＬＬ２１のモータ部２２を制御する一方、上記位相差が所定範囲内である場合には、上記ループ加算器２６を介して上記第１ＰＬＬ１１と上記第２ＰＬＬ２１とを接続して多重ＰＬＬ回路を構成するように、信号経路切換部３３によって、該第１及び第２ＰＬＬ１１，１２の信号経路を切り換える。 （もっと読む）

【課題】ＰＬＬ回路の回路規模の増大を抑制しながら、安定性と周波数引込み速さとを独立に設定可能にする。
【解決手段】ＰＬＬ回路１は、信号を遅延する遅延閉ループ１９により発振信号を生成するリング発振部２と、位相比較部３、チャージポンプ４、平滑フィルタ５、平滑電流源６、遅れ成分フィルタ７、および補正電流源８を有する。遅れ成分フィルタ７は、平滑フィルタ５と並列にチャージポンプ４の出力に接続され、チャージポンプ４の出力信号に含まれる応答遅れ成分を抽出する。リング発振部２は、遅延閉ループ１９において信号を遅延する遅延部として、平滑電流源６および補正電流源８の少なくとも一方の電流源から供給される電流により動作して信号を遅延する遅延部１１を有する。 （もっと読む）

【課題】クロック生成回路において、カウンタ回路のスタックやロック動作の遅延を防止する。
【解決手段】位相判定信号ＰＤ０を生成する位相判定回路１２０と、位相判定信号ＰＤ０をサンプリングしこれに基づいて位相判定信号ＰＤ２を生成するサンプリング回路１３０と、位相判定信号ＰＤ２に基づいて内部クロック信号ＬＣＬＫを生成するクロック生成部１１０とを備える。サンプリング回路１３０は、サンプリング周期内に位相判定信号ＰＤ０の論理レベルが変化した場合に位相判定信号ＰＤ２を固定する連続判定回路１３２と、位相判定信号ＰＤ１がハイレベルを示すまで位相判定信号ＰＤ２をハイレベルに固定する初期動作回路１３３と、位相判定信号ＰＤ１がハイレベルを示した後、連続判定回路１３２の動作を無効化する無効化回路１３４とを備える。 （もっと読む）

【課題】ローカルオシレーターから出力された信号の位相補正方法を提供する。
【解決手段】方法は、同位相出力信号の位相と直交位相出力信号の位相との比較結果に相応するデジタルコードを発生させる。方法は、同位相出力信号の位相と直交位相出力信号の位相との差を９０°にするために、直交位相差動入力信号とデジタルコードとに応答して、同位相出力信号の位相を調節し、同位相差動入力信号とデジタルコードとに応答して、直交位相出力信号の位相を調節する。 （もっと読む）

【課題】同期モードと追跡動作モードを有する位相同期ループ（ＰＬＬ）システム。
【解決手段】ＰＬＬは、所望の周波数で信号を出力する電圧制御発振器（ＶＣＯ）を含む。位相検波器がＶＣＯからの出力に結合されている。位相検波器は、ＶＣＯからの信号出力の位相を基準信号の位相と比較する。ループフィルタ６０１がＶＣＯと位相検波器とに結合されている。ループフィルタ６０１はスイッチ６０３を含む。スイッチ６０３が垂直な位置に設定されるとき、ＶＣＯ信号の位相を基準信号の位相に同期させるために、ループフィルタ６０１は同期動作モードとなる。スイッチ６０３を水平な位置に設定することにより、ループフィルタを追跡動作モードに置くことができ、追跡動作モードはＶＣＯ信号の位相を調整して、基準信号の位相を追跡する。 （もっと読む）

【課題】 エージング特性を自動補正し、外部基準信号の未接続又はアンロック時に出力周波数変動を小さくできるＰＬＬ回路を提供する。
【解決手段】 基準信号が適正範囲内でロック状態の場合に、初期調整時に、チャージポンプ出力電圧（Ａ）の初期電圧を温度情報Ｔと共に読み取り、自走周波数設定用電圧（Ｂ）が電圧（Ａ）となるようのＤＡコンバータ又はＰＷＭ出力回路９の設定値を調整し、温度特性初期テーブルを生成し、運用中に、温度情報Ｔにおける電圧（Ａ）の最新電圧に対応する設定値を、温度特性初期テーブルを参照して特定し、初期電圧と最新電圧の設定値の差分で当該テーブルをオフセット補正して自走用温度補正テーブルを生成し、アンロック状態等になると特定された設定値による自走周波数設定用電圧（Ｂ）で自走するＰＬＬ回路である。 （もっと読む）

【課題】半導体チップ面積を低減して再生データと再生クロックの生成の誤動作の可能性を軽減する。
【解決手段】送受信装置７は、クロックデータリカバリ回路１１、デシリアライザ１５、シリアライザ１４、ＰＬＬ回路１３、周波数検出器１２を具備する。クロックデータリカバリ回路１１は受信信号ＲＸとＰＬＬ回路１３から生成されるクロック信号ＴＸＣＬＫに応答して、再生クロックＣＬＫと再生データＤＡＴＡを抽出する。デシリアライザ１５はＣＬＫとＤＡＴＡからパラレル受信データＤＴを生成し、シリアライザ１４はパラレル送信データＤＲとＴＸＣＬＫからシリアル送信信号ＴＸを生成する。検出器１２は受信信号ＲＸとクロック信号ＴＸＣＬＫの周波数の差を検出して周波数制御信号ＦＣＳを生成して、信号ＦＣＳに応答して周波数の記差を低減するように、ＰＬＬ回路１３はＴＸＣＬＫの周期を制御する。 （もっと読む）

【課題】クロックデータリカバリにおいて擬似ロック発生の検出に要する時間を短縮すること。
【解決手段】クロックデータリカバリ回路は、レシーバ回路と、ＰＬＬ回路と、擬似ロック検出回路とを備える。レシーバ回路は、所定のパターンを含むシリアルデータを受け取り、クロック信号に同期してシリアルデータをサンプリングしてサンプルドデータを生成する。ＰＬＬ回路は、サンプルドデータに基づいてクロックデータリカバリを行い、クロック信号を生成する。ここで、擬似ロックパターンとは、ＰＬＬ回路の擬似ロックが発生している場合にレシーバ回路が上記所定のパターンをサンプリングする結果得られるパターンである。擬似ロック検出回路は、サンプルドデータに含まれる擬似ロックパターンを検出することによって、ＰＬＬ回路の擬似ロックを検出する。 （もっと読む）

【課題】プロセスモニタに必要な回路面積を増加させることなく、高精度なプロセスキャリブレーションを短時間で行う。
【解決手段】ディジタル制御発振器３８が任意の発振バンドを選択した後、制御部２５はＴＤＣ４１の信号がプロセスモニタ制御部４０に入力されるようにスイッチ４４を切り換える。ＴＤＣ４１は、信号ＶＲＥＦの立ち上がりエッジと最も近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に、信号ＶＲＥＦの立ち上がりエッジと２番目に近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に変換し、その差を算出する。プロセスモニタ制御部４０は、ルックアップテーブルを参照し、算出した値と予め設定されている期待値とを比較し、プロセス値を決定する。そのプロセス値は、プロセス信号として調整制御部２６にそれぞれ出力され、プロセスキャリブレーションが行われる。 （もっと読む）

【課題】ノイズが混入した場合であっても、所望の周波数で発振信号を生成することが可能な位相同期回路を提供する。
【解決手段】位相同期回路は、低域通過フィルタからの出力電圧に応じて発振回路から出力される発振信号を、制御信号に基づいた利得で増幅する可変利得増幅回路と、可変利得増幅回路からの増幅信号の位相に応じた第１の位相と、増幅信号の基準となる基準信号の第２の位相とを比較して、第１の位相と第２の位相とを一致させるための比較信号を低域通過フィルタに出力する位相比較回路と、出力電圧に基づいて、第１の位相と第２の位相とが一致しているか否かを検出する検出回路と、検出回路の検出結果に基づいて、第１の位相と第２の位相とが一致している場合、利得が所定の値となるような制御信号を生成し、第１の位相と第２の位相とが一致していない場合、利得を所定の値より増加させるような制御信号を生成する制御信号生成回路と、を備える。 （もっと読む）

【課題】低消費電力化と小型化とが両立されたＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路の位相比較器２は、カウンタ１６と時間デジタル変換器１３とを含む。カウンタ１６は、参照クロック信号ＲＥＦと、デジタル制御発振器の出力を分周した低周波クロック信号ＣＬＫＡおよび高周波クロック信号ＣＬＫＢとを受ける。カウンタ１６は、高周波クロック信号ＣＬＫＢのクロック数をカウントすることによって参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を検出する。時間デジタル変換器１３は、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとを受ける。時間デジタル変換器１３は、カウンタ１６の出力が所定範囲になってから、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を、高周波クロック信号ＣＬＫＢの周期よりも短い時間の精度で検出する。 （もっと読む）

局部発振器（ＬＯ）経路内の平均消費電流を低減するための方法が開示される。ＬＯ信号は、マスター分周器とスレーブ分周器とで受信される。マスター分周器からの出力は、入力信号と混合されて、第１の混合出力を生成する。スレーブ分周器からの出力は、入力信号と混合されて、第２の混合出力を生成する。第２の混合出力は、第１の混合出力と同位相になるように強制される。 （もっと読む）

【課題】温度安定化された電圧制御発振器を提供する。
【解決手段】セルラー電話のような電池から電力を得る装置中の集積回路電圧制御発振器（ＶＣＯ）は、比較的狭い制御電圧範囲を使用して非常に広い周波数範囲にわたって同調するように構成されることができる。ＶＣＯの周波数応答は、ＶＣＯ共振回路の一部を形成するバラクタ３１０ａ、３１０ｂに温度可変電圧ソースを与えることにより温度補償されることができる。バラクタのレファレンス端部は、バラクタ温度依存性を実質的に補償する温度依存性を有する温度依存電圧ソース３７０、３８０により供給されることができる。温度依存電圧ソース３７０、３８０は、絶対温度比例（ＰＴＡＴ）装置であることができる。ＶＣＯは、基板上に製造されたＣＭＯＳ発振器、基板上のＬＣ共振タンク、および共通の陽極接続を有する少なくとも一対のバラクタ３１０ａ、３１０ｂ、３２０ａ、３２０ｂを含んでいる。 （もっと読む）

【課題】電圧制御発振器のゲイン特性の変動を抑制する。
【解決手段】電圧制御発振器11は、インダクタ100と、微調整コンデンサ101pと、粗調整コンデンサ102pとを含み、発振クロックCKoutを生成する。分周器12は、発振クロックCKoutを分周して分周クロックCKdivを生成する。直流電圧供給回路13は、粗調整モードにおいて、直流電圧V13を制御ノードNiに供給するとともに発振電圧VPの直流値に応じて直流電圧V13の電圧値を変化させる。周波数帯域選択回路14は、粗調整モードにおいて、電圧制御発振器11の発振周波数帯域が目標周波数に対応する発振周波数帯域に設定されるように、基準クロックと分周クロックとの周波数差に基づいて粗調整コンデンサ102pの容量値を切り替える。発振制御回路15は、微調整モードにおいて、基準クロックと分周クロックとの位相差に応じて制御電圧VTを増減させる。 （もっと読む）

電圧制御発振器（ＶＣＯ）バッファのための回路が説明される。回路は、ＶＣＯコアと接続されるＶＣＯバッファの入力と接続された第１のキャパシタを含む。回路は、また、ＶＣＯバッファの入力と、ｐ型金属酸化膜半導体電界効果（ＰＭＯＳ）トランジスタのゲートとに接続された第２のキャパシタを含む。回路は、さらに、第１のキャパシタと、ＰＭＯＳトランジスタのゲートとに接続された第１のスイッチを含む。回路は、また、ＶＣＯバッファの入力と接続された第３のキャパシタを含む。回路は、さらに、ＶＣＯバッファの入力と、ｎ型金属酸化膜半導体電界効果（ＮＭＯＳ）トランジスタのゲートとに接続された第４のキャパシタを含む。回路は、また、第３のキャパシタとＮＭＯＳトランジスタのゲートとに接続された第２のスイッチを含む。 （もっと読む）